JP3762972B2 - 記憶装置,デコーダ等のための自己検査装置 - Google Patents
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Description
本発明は、オンライン動作で使用するための、記憶装置、デコーダ等の自己検査装置に関する。この検査装置には多数のワード線路を検査するための手段が設けられている。
IEEE Trans.on Computer−Aided Design,vol.9,No.6,1990年6月、567〜572頁,「A Realistic Fault Model and Test Algorithms for Static Random Access Memories」から、記憶装置をオフライン検査するための方法が公知である。この方法は一部、「Built−in−self−Test」として使用することができるが、しかし所要の検査パターンが多数であることと、記憶内容が破壊されるため、連続動作での検査(準オンライン)に対しては制限的にしか使用できない。さらに検査に必要な長さがあるためオンライン検査での使用が困難となっている。
さらに「Defect and Fault Tolerance in VLSI Systems」,in Koren,Plenum Press,New York,1989年(Design of Fault−Tolerant DRAM with new on Chip ECC−Mazumber,P.)から、データ符号化を行う構成が公知である。ここでは種々異なるコードが使用される。しかしこの種の符号化では、検査すべき記憶装置に生じ得るハードウェアエラーのうちの非常に限られた一部しか発見されない。
さらにROMを介して、実際に選択されたメモリセルを探し出し、そのアドレスを所望のアドレスと比較する方法がある。
ここでは例えば、行および列アドレスが読出され、入力アドレスと自己検査チェッカにより比較される。この種の方法は例えば、「Self−checking Flash−EPROM」,M.Nicolaidis,Beitrag zum Projekt JESSI SE 11,Praesentation zum Vortrag am 16.9.1992 in Grenoble,または「Efficient ubist implempentation for microprocessor sequencing parts」,M.Nicolaidis,1990年6月,Veroeffentlichung des Instituts IMAG/TIM 3,46 Avenue Felix Viallet,38031 Grenoble,から公知である。しかしこれらの自己検査装置は回路技術的に非常にコストがかかり、しかもそれ自体はデコーダエラーをカバーするだけである。
まとめると、公知の自己検査装置および方法はそれぞれ、非常にわずかなエラー可能性をカバーするだけであるか、または所要のハードウェアの点で非常に面倒であったり、非常に時間がかかったりする。そのためオンライン動作には適さない。
発明の利点
これに対し、請求の範囲第1項の構成要件を有する本発明の自己検査装置は、ワード線路を監視するためにいわゆる1 out of nチェッカだけが使用され、このチェッカは同時に2つ以上のワード線路がアクティブである場合にオンライン動作でエラー通報をエラー検出器を介して送出する、という利点がある。これにより、デコーダにある通常のエラー源が検出され、さらにこの自己検査は非常にわずかなコストで非常に高速に実施することができる。さらに構造的規則およびコード検査に関連して適切なコードによりアドレスを符号化することによって個別のエラーが反対方向で2つのワード線路に影響を及ぼさないことが確実になれば、実質的にすべてのアドレシングエラーを識別することができる。さらにデータコードの識別によって、ワード線路が1つもアクティブでないときにエラーのあるコードが識別されることが保証される。
従属請求項に記載された手段により、請求の範囲第1項に記載された自己検査装置の有利な発展形態および改善が可能である。
本発明の1 out of nチェッカの有利な構成では、検査マトリクスの各ワード線路がそれぞれスイッチングマトリクスのz個のスイッチの制御端子と接続されており、このスイッチングマトリクスにより第1の電位Vddの印加されるz個の検査線路が、それぞれのワード線路の符号化に相応して、第2の電位Vssを有する端子またはセンサ線路(センサ線路にも同様に第1の電位Vddが印加されている)と接続され、エラー検出器はセンサ線路と接続されており、電流センサまたは電圧センサとして構成されている。2つのワード線路が同時にアクティブになると、エラー検出器が2つのスイッチを介して第2の電位に接続され、電流の上昇ないし電位の変化を検出することができる。
スイッチングマトリクスのスイッチは有利にはFETトランジスタとして構成され、第2の電位Vssを有する端子はアース端子として構成される。
検査確実性を高めるために、検査マトリクスは有利には自動的に検出装置によって検査される。検査装置はスイッチングマトリクスのスイッチの機能を検査する。ここではそれぞれ比較的に大きな間隔ですべてのスイッチがシーケンシャルに検査される。
この検査装置の有利な構成では、検査装置の検査線路がトライステートドライバと接続され、このトライステートドライバによって、検査すべきスイッチないし制御すべきスイッチと接続された検査線路が、スイッチコーディングに相応して第2の電位Vssまたはセンサ線路と接続される。これによってすべてのスイッチの機能性を順次検査することができる。
さらに有利には、ワード線路に並列に接続された給電線路を検査するための手段を設けることができる。この給電線路は第1の電位Vddおよび/または第2の電位Vssを導く。第2の電位が印加される給電線路の検査は、検査装置によるスイッチの検査と同じように行うことができる。第1の電位Vddの印加される給電線路を検査するためは、この第1の電位を導く給電線路を制御してセンサ線路と接続するための付加的スイッチが設けられる。この付加的スイッチはワード線路および/または付加的制御線路によって制御することができる。ここでは第2の電位を導く給電線路の検査を行うセンサ線路の放電後に、検査装置の出力ドライバが高抵抗であれば、付加的スイッチの導通制御後にセンサ通路の新たな充電状態が検査される。
自己検査装置が、例えばRAMまたはROMである記憶装置に使用されるならば、行線路に対する第1の検査マトリクスと列行線路に対する第2の検査マトリクスとを使用する。
本発明の1 out of nチェッカにより、アドレシングエラーを識別することができる。このアドレシングエラーは複数のワード線路のアクティブ状態を引き起こす。そのため間違って印加されたアドレスおよび個々の欠陥により間違えられたワード線路/列デコーダ線路を識別することができない。このようなエラーの可能性も識別するために、入力アドレスが符号化され、検査のためにコード検査器が設けられる。個々の欠陥によりアドレスビットの否定値および肯定値が変化することとなれば、コード検査器および1 out of nチェッカはこれを識別することができない。このようなエラー可能性も検出するために、個々のアドレス線路から分岐した非反転線路と、同様に分岐してインバータにより反転された反転線路とが相互に間隔をおいて共通の分岐点を必要とせずに実現される。これによって2つの線路が欠陥により同時に遮断することが排除される。これにより1 out of nチェッカはこの種の線路遮断を識別することができる。これらの線路に接続されたゲートすべてが同じ入力閾値を有していれば、すなわちこれらゲートがすべて、コード検査器も含めて同じ電圧レベルのときにそれらの出力レベルを切り替えれば、2つの線路間の短絡も検出することができる。しかしこの要求を常に満たすことはできないから、アドレス線路の入力インバータおよびデコーダゲート並びにコード検査器に対する次元化規則が設定される。これらにより反転アドレス線路間または非反転アドレス線路間の短絡の際には、コード検査器または1 out of nチェッカでエラーが識別される。
さらに確実性を高めるために、2つのインバータを電流監視装置と接続する。これにより短絡を直接、電流上昇を介して電流監視装置によって識別することができる。
さらに有利な解決手段では、各アドレス線路からまず相互に間隔を置き、かつ共通の分岐点なしに非反転線路が分岐し、分岐した反転線路に対するインバータがアドレス線路に接続され、アドレス線路の反転領域から相互に間隔を置き、かつ共通の分岐点なしに反転線路が分岐する。この厳しいデザイン規則により、1 out of nチェッカの代わりに簡単な隣接チェッカを使用することができる。この隣接チェッカは、隣接するアドレスに配属された2つのワード線路が同時にアクティブであるか否かを検査するだけである。この種の隣接チェッカは例えば、「Error Detecting Codes,Self−checking Circles and Applications」,J.Wakerly,Elsevier,North−Holland,1978年から公知である。
図面
本発明の実施例は図面に示されており、以下詳細に説明する。
図1は、列デコーダと行デコーダを有する記憶装置のブロック回路図、
図2は、1 out of nチェッカの概略図、
図3は、1 out of nチェッカに対する検査装置の概略図、
図4は、予充電線路、読出し増幅器および記憶装置の読出し信号を検査するためのROM列の回路図、
図5は、ワード線路に並列に配置された給電線路を付加的に検査するための変形1 out of nチェッカの概略図、
図6は、アドレス線路から分岐した非反転線路および反転線路の幾何的構成を示す概略図、
図7は、付加的な電流監視装置を有する同様の構成の概略図、
図8は、個々のアドレス線路から分岐した反転線路および非反転線路の幾何的構成の別の実施例の概略図、
図9は、付加的な電流監視装置を有する同様の構成の概略図、
図10は、スタティックCMOS技術でのゲートの概略図である。
実施例の説明
図1に示した記憶装置は例えばRAMメモリであり、それ自体公知のようにメモリマトリクス10、これに接続された行デコーダ11および相応に接続された列デコーダ12からなる。列デコーダは読出し増幅器13と署名チェッカ14を介して、データを書き込みおよび読出するためデータバス15と接続されている。アドレスバス16はy+zビットの幅を有し、zビットがワード線路選択に、yビットが列選択に使用され、行デコーダ11および列デコーダ12と接続されている。これはn=2zの行アドレスとp=2yの列アドレスを選択することができるようにするためである。したがって行デコーダ11は詳細には図示しないがn個の行線路ないしワード線路を介してメモリマトリクス10に、列デコーダ12はm×p個(m=データ語のビット幅)の列線路を介してメモリマトリクス10に接続されている。メモリマトリクス10のn個のワード線路には1 out of nチェッカ17が配属されており、列デコーダ12から発するp個の列線路には相応する1 out of nチェッカが配属されている。
1 out of nチェッカ17は図2に詳細に示されている。n個の行線路ないしワード線路のうち、簡単化のため2つのワード線路iとjだけが示されている。ワード線路は並列にスイッチングマトリクス19へ伸長し、スイッチングマトリクスではn個のワード線路に対して垂直にz個の検査線路20が延在している。スイッチングマトリクス19の外では、さらにセンサ線路21が検査線路20に並列に延在している。検査線路20とセンサ線路21には、予充電装置22によって第1の電位Vddが印加される。各ワード線路はFETトランジスタにより異なって符号化されており、特別な場合には符号化はそれぞれのワード線路のアドレスビットに相応することができる。各ワード線路はこのためにこれらのFETトランジスタのうちz個を並列に制御する。z個のFETトランジスタはz個の検査線路20と接続されている。符号化のためにそれぞれのFETトランジスタは検査線路をセンサ線路21または比較的に低い電位Vssにある端子(実施れではアース端子)に接続する。
図示の実施例では、ワード線路iの符号は例えば始めは1であり、終わりは0である。したがって、第1の検査線路に所属する相応の第1のFETトランジスタ23がこの第1の検査線路20をセンサ線路21と接続する。また最後の、すなわちz番目のFETトランジスタ24がz−検査線路をアースと接続する。ワード線路jでは反対である。ここでは第1のFETトランジスタ25が第1の検査線路をアースに接続し、最後のFETトランジスタ26がz−検査線路をセンサ線路21と接続する。
センサ線路21は電流センサ27と接続されている。電流センサはセンサ線路21における電位の変化によって、電流が検査線路20を介して比較的に低い電位Vss(実施例ではアース)に流れているか否かを検出する。さらに検査装置28はz−検査線路20およびセンサ線路21と接続されている。検査線路は図3と関連して詳細に説明する。
スイッチングマトリクス19では各ワード線路が異なって符号化されているから、電位Vddに予充電されたセンサ線路21は、2つ以上のワード線路がアクティブになると放電する。例えば2つのワード線路iとjがアクティブであれば、センサ線路の放電はトランジスタ23および25を介してと、トランジスタ24および26を介しての両方で行われる。各ワード線路は異なって符号化されているから、必然的に常に1つのトランジスタ・コンビネーションが発生し、このトランジスタ・コンビネーションがワード線路が2つアクティブであるときに放電を行う。放電によって電流センサ27では電流が識別され、詳細には示さないがエラー通報が出力される。エラー通報はユーザにエラーの存在することを指示する。
列アドレスを検査するために相応に構成された1 out of pチェッカ18が使用される。このチェッカはn個のワード線路の代わりにp個の列線路を検査する点で異なる。
図3には検査装置28が詳細に示されている。検査装置は実質的にz個のトライステートドライバ29からなる。各トライステートドライバは検査線路20の1つと接続されている。さらに電位Vddの印加されるセンサ線路21はすべてのトライステートドライバ29と接続されている。制御側ではすべてのトライステートドライバ29には共通の検査信号Pおよび個々の検査信号T1からTzが印加される。
この検査装置28によってスイッチングマトリクス19の全FETトランジスタ23〜26がその機能性について順次検査される。その際この検査は、呼び出されたワード線路に対する読出し/書き込みアクセス後に行うこともできるし、完全に比較的大きな時間間隔をおいて記憶装置の動作遮断時に行うこともできる。
センサ線路21と接続されたトランジスタ23、26の検査を、トランジスタ23の例で説明する。相応の検査信号PとTzによりz−検査線路はセンサ線路21と接続される。まず検査信号PとT1が形成され、これらによりトランジスタ23と接続された第1の検査線路が低電位Vssに印加される。次に制御信号がワード線路iに印加される。トランジスタ23が正常に機能しているときにはこのトランジスタ23がセンサ線路21の電位をVssにプルアップし、電流センサ27が応答する。この応答はここではこのトランジスタ23が正常に機能していることに対する確認信号を意味する。
アースと接続されたトランジスタ24,25の検査をトランジスタ24の例で説明する。相応する検査信号PとTzによりz−検査線路はセンサ線路21と接続される。次に信号がワードセンサiに印加されると、正常に機能しているときにはトランジスタ24がセンサ線路21の電位をここでもVssにプルアップする。したがって電流センサ27が応答する。このようにして順次すべてのトランジスタを検査することができる。所要の検査信号PとT並びに相応の信号をワード線路上で形成することは、図示しない信号シーケンス制御部ないし図示しないマイクロコンピュータによって行う。n×zの検査ステップにより全1 out of nチェッカが検査される。1 out of pチェッカ18の検査はこれと平行して行うことができる。
図4に示されたROM−行30は付加的に、動作中断中に、メモリマトリクス10に対する予充電線路、読出し増幅器13、読出し信号、並びに書き込み信号の非作用性の検査に使用することができる。実施例ではただ1つのROM−行30だけが示されている。このROM−行は4つのFETトランジスタ31からなり、これらのトランジスタは共通の制御線路32を介して制御される。図示された6つの列線路うち3つがFETトランジスタ31の3つを介してアースと接続することができ、第4のFETトランジスタ31を介してセンサ線路21がアースと接続することができる。p−列線路(そのうちの6つが図示されている)は予充電装置33によって電位Vddに予充電される。制御線路32の信号によって列線路の3つは電位Vssにプルダウンされる。これによりこのROM−行30によって各列で別のデータ語がアクティベートされる。これは列デコーダの正しい制御と読出し増幅器並びに出力段の正常機能を検査するためである。もちろんこのようなROM−行に種々異なるコーディングを施すこともできる。この場合、このROM−行により設定されたデータ語は、データがコード化されてメモリにファイルされている場合、必ずしもコード語である必要はない。列の個別検査のほかに、すべてのROM−データ語を順次固定の順序で読出し、これについて形成された署名を記憶されている目標署名と比較することもできる。これは図1に図示の署名チェッカ14で行われる。
通常の場合、Vdd給電線路とVss給電線路とはメモリマトリクス10内をビット線路(列)に対して平行に導かれている。構造的手段およびマトリクスのビット構成によって、同じ給電線路が同じデータ語の複数のビットに対して使用されないようになる。この分離は一貫して記憶装置の出力段まで続けなければならない。マトリクス内の給電電圧線路の影響によるコモンモードエラーがこれによって回避される。列ごとの給電が前提とされ、列デコーダ12は、各ビット箇所に対するデータビットを同じ順序で選択する。
特別の場合に給電線路をワード線路に対して平行に案内しなければならないときは、検査を図5に示した回路により行うことができる。この回路は図2に示した回路にほぼ相当する。ここで同じ部材または同じ作用を有する部材には同じ参照符号が付してあり、説明を繰り返さない。変形1 out of nチェッカ17’が得られる。図2とは異なり、ここでは2つのVss線路並びに2つのVdd線路がワード線路iとjに対して(もちろんほかの図示しないワード線路に対しても)平行に導かれている。さらに1つのVss線路が検査装置28に接続されている。各Vdd線路は、2つのFETトランジスタ34、35ないし36、37のスイッチ区間の直列回路を介してセンサ線路21と接続される。ここでFETトランジスタ34、36はワード線路iないしはjにより制御され、FETトランジスタ35、36は1つの制御線路38により共通に制御される。
図2によるワード線路の検査のほかにここでは付加的に、Vdd線路ないしVss線路の検査をさらに行うことができる。Vss線路は、エラーのないワード選択にしたがって検査装置28がアクティブされたときに、分岐点まで一緒に検査される。これはトランジスタ24と25の検査の際に行われる。分岐点がメモリマトリクス10の開始部にあれば、共通の行がVss線路ないしアース線路の遮断について共に検査される。アドレス“1111...1”を有するワード線路に対してはトランジスタがアース線路に接続されていない。したがってこれらのワード線路を検査装置28のアース端子との接続により、すなわちトライステードライバのアース端子との接続により共に検査することができる。さらに付加的にVdd線路を共に検査することができる。そのためには、Vss検査の後(放電されたセンサ線路21)検査装置28のそれぞれトライステートドライバ29が高抵抗であれば、制御線路38をアクティブにし、センサ線路21の新たな充電をトランジスタ34、35ないし36、38を介して(ワード線路iまたはjがアクティブであるか否かに応じて)検査する。
記憶装置、ないしワード線路と列線路のこれまでの検査に対する基礎は、行デコーダないし列デコーダ11、12でのエラーによってに1つまたは複数のワード線路ないし列線路が付加的にアクティブにされるという前提である。そのため、間違って印加されたアドレスおよび個別の欠陥により生じたワード線路/列線路の錯誤に起因するエラーを識別することができない。この種のエラーを識別するために、入口アドレスが例えばパリティビットにより符号化され、その際このコードの検査はコードチェッカによって行う。コードチェッカは例えばデコーダに含むことができる。付加的に所定の幾何的予防策を取り、アドレスビットの否定値および肯定値が個別のエラーによって変化しないようにすれば、アドレスのコードチェッカなしでもこの変化を識別することができる。これは図6に示された構成によって達成される。
簡単化のため図示されているのはただ1つのアドレス線路Ai ̄である。このアドレス線路は入力インバータ43を介してアドレス線路Aiを形成する。このアドレス線路Aiは図示しないほかのアドレス線路と共に、入力アドレスのコードを検査するためコードチェッカ39に接続されている。これにより、印加されたアドレスが間違っているか否かを識別することができる。このアドレス線路Aiから非反転線路40とインバータ41により反転された線路42が分岐する。これらの線路は再び公知のように分岐し、行デコーダないしは列コーダ11、12のゲートまで延在する。非反転線路40とインバータ41への線路は、(点状の)欠陥がこれら線路に共通に影響を及ぼさないような大きな間隔で相互に保持される。これにより2つの線路はデコーダ39への線路とは異なる電位をとることができ、少なくとも同じ電位となるようなことはない。ここで星状の分岐はあり得ない。すなわち、この2つの線路40、42はアドレス線路Aiの異なる箇所から間隔をおいて分岐する。
インバータ41と43、分岐された線路40と42の図示しないゲート並びにコートチェッカ39は次のように構成されている。すなわち(例えば線路40と42の短絡の際に)これらの線路40と42に接続された図示しないすべてのゲートおよびコードチェッカ39が、入力信号が高電位(Vdd)または低電位(Vss)の電位に正確に等しくない場合、同じ論理レベルを識別するように構成されている。線路40と42に接続された図示しないゲート並びにコードチェッカ39とインバータ41と43は例えば通常のスタティック回路技術で、コンプリメントFETトランジスタにより図10に従って実現される(CMOS技術)。Pチャネル分岐部45はこの技術では上側電位Vddと出力側48との間の電流を、該当する入力側(ここでは入力側47だけが図示されている)が低電位(Vss)であるときに切り替える。Nチャネル分岐部46はこれに対し、出力側48と低電位(Vss)との間の電流を、該当する入力側(ここでは入力側47として図示されている)が高電位Vddであるときに導通する。
線路40と42に直接接続されているすべてのゲート、すなわち図示されていないゲートおよびコードチェッカのゲートが例えば、ただ1つの経路だけが出力側48から低電位VssへのNチャネル分岐46で存在し、この経路がトランジスタの大きさにより、出力側48の高電位Vddからの放電の際には、出力側48の低電位Vssからの充電の際よりも多くの電流が正確に1つの任意の経路によりPチャネル分岐45で別の入力条件47で流れるように構成されていれば、インバータ41と43に対して次の条件が当てはまらなければならない。すなわち、Pチャネル分岐45のトランジスタが出力側48の低電位からの充電の開始時に、Nチャネル分岐46のトランジスタが高電位Vddからの出力側48の放電開始時のときよりも多くの電流を送出するという条件が当てはまらなければならない。この条件はすべてのインバータ41と42に対してすべてのアドレスビットAiで同じように実現されるものであり、これは線路40と42ならびにコードチェッカの図示しないすべてのゲートに対してもすべてのアドレスビットAiで同じような構成規則が適用されなければならない。
図6に図示した構成によって、点状欠陥により一般的にただ1つの線路だけが断線するか、または前述のように短絡することが保証される。したがってこのエラーによっては、2つ以上のワード線路がアクティブになるか、または1つもアクティブにならない。このことも1 out of pチェッカ17、17’によって識別することができる。
図7に図示した構成によって、線路間の短絡をさらに確実に識別することができる。2つのインバータ41、43は電流センサ44と接続されている。反転線路42と非反転線路40との間に短絡が発生すると、電流センサ44はインバータ41、43による電流消費の上昇を検出する。というのはこれらのインバータは出力側で相互に反対に動作するからである。この上昇した電流値を検出することによってエラー通報が発令される。電流センサは上側電位(Vdd)または下側電位(Vss)に配属することができる。
図8には別の択一的幾何構成が示されている。ここではインバータ41がアドレス線路Aiに接続されている。すなわち、非反転線路40の複数の分岐と反転線路42の複数の分岐間に接続されている。ここでは反転線路42も非反転線路40も相互に間隔をおいて配置されており、それぞれアドレス線路Aiからの固有の分岐点を有する。アドレス線路も同様に相互に間隔をおいている。線路40と42に接続された図示しないゲートおよびコードチェッカ39の直接接続されたゲートと、インバータ41および43とは、すべてのアドレス線路Aiに対して構成されている。これは図6の回路で説明したのと同じである。制限された大きさの個々の欠陥を前提とすれば、この幾何的規則を保持する際には1つのワード線路/列線路(そのアドレスは正確に1ビットだけ所望のアドレスから異なる)が付加的にアクティブになるか、またはまったくワード線路/列線路がアクティブにならない。両者の場合とも1 out of nチェッカ17、17’ないし1 out of pチェッカ18により識別される。アドレス的に相互に並んだワード線路/列線路だけがアクティブになることができるから、1 out of nチェッカの代わりに簡単な隣接チェッカを使用することもできる。これは冒頭に述べた従来の技術「Error Detecting Codes」に記載されたのと同じである。ワード線路または予充電線路の断線は一緒に識別される。隣接チェッカは1 out of nチェッカよりも回路技術的コストが少ないだけでなく、パワーオンテストに対する検査コストも明らかに少ない。パワーオンテストでは最初にエラーのない状態が証明されなければならない。
図9には、電流センサ44を有する図7と同様の相応する回路が示されている。
既述の自己検査装置は、パリティビットによる符号化の際に付加的に全体コストして約15%のチップ面積を必要とするだけである。そのうち符号化(8ビットデータ語と1つのパリティビット)には1 out of nチェッカに対して、256行、128列の4kバイトRAM(+16列パリティビット、+8列チェッカ−ROM)の場合に12.5%が割り当てられ、行−面積比RAM:ROM=10では付加的に約0.6%である。
さらに検査ハードウェアと制御部に付加的に約1%、そして列チェッカ、行−ROM、付加的ハードウェアおよび制御部に対するコストは全部で約0.8%である。したがって、2つのコードビットの使用によりすでに25%の付加コストがかかることとなり、その際のエラーカバー率は本発明の手段を付加的に有しなければ格段に悪化することとなる。
さらに前述の自己検査装置はもちろん別の記憶装置、例えば書き込み/読出しメモリ(RAM)および読出し専用メモリ(ROM,EPROM等)にも使用することができる。さらにこの自己検査装置はデコーダだけにも使用することができる。
Claims (17)
- オンライン動作で使用するための、記憶装置、デコーダ等に対する自己検査装置であって、
複数のワード線路および/または行線路に対する検査手段が設けられている自己検査装置において、
ワード線路および/または行線路は検査マトリクス(17、18)と接続されており、
該検査マトリクス(17,18)は少なくとも1つの1 out of nチェッカ有し、該1 out of nチェッカは少なくとも1つのセンサ線路を含み、
同時に2つ以上のワード線路がアクティブであるときにエラー信号を形成するエラー検出器(27)が検査マトリクス(17、18)のセンサ線路と接続されており、
各ワード線路および/または行線路は検査マトリクス(17、18)でそれぞれ、スイッチングマトリクスのz個のスイッチ(23〜26)の制御端子と接続されており、
前記スイッチングマトリクスにより、第1の電位(Vdd)の印加されるz個の検査線路(20)がそれぞれのワード線路および/または行線路の符号化に相応して、第2の電位(Vss)を有する端子またはセンサ線路(21)と接続され、
該センサ線路には同様に第1の電位(Vdd)が印加されており、
エラー検出器(27)がセンサ線路(21)と接続され、電流センサまたは電圧センサとして構成されている、
ことを特徴とする自己検査装置。 - スイッチングマトリクスのスイッチ(23〜26)はFETトランジスタとして構成されている、請求項1記載の自己検査装置。
- 第2の電位(Vss)を有する端子はアース端子として構成されている、請求項1または2記載の自己検査装置。
- 検査装置(28)が、スイッチングマトリクスのスイッチ(23〜26)の機能を検査するために検査マトリクス(17、18)と接続されている、請求項1から3までのいずれか1項記載の自己検査装置。
- すべてのスイッチ(23〜26)はシーケンシャルに検査される、請求項4記載の自己検査装置。
- 検査線路(20)は検査装置(28)内でトライステートドライバ(29)と接続されており、
該トライステートダライバにより、検査すべきおよび制御すべきスイッチ(23〜26)に接続された検査線路(20)がそれぞれスイッチコードに相応して、第2の電位(Vss)またはセンサ線路(21)に接続される、請求項4または5記載の自己検査装置。 - ワード線路に並列に配置された給電線路を検査するための手段が設けられており、
該給電線路は第1の電位(Vdd)および/または第2の電位(Vss)を導くものである、請求項1から6までのいずれか1項記載の自己検査装置。 - 付加的スイッチ(34〜37)が、第1の電位(Vdd)を導く給電線路をセンサ線路(21)と制御して接続するための設けられており、
前記スイッチ(34〜37)はワード線路/行線路および/または付加的制御線路(38)によって制御される、請求項7記載の自己検査装置。 - 列線路(ワード線路)に対する検査マトリクス(17)および/または記憶装置のメモリマトリクス(10)の行線路に対する検査マトリクス(18)が設けられている、請求項1から8までのいずれか1項記載の、記憶装置に対する自己検査装置。
- 少なくとも1つのROM−列(30)が記憶装置の予充電状態、読出し増幅器(13)および読出し信号を動作中断中(検査動作)に検査するため設けられており、
ROM−列(30)のスイッチ(31)により行で固定のデータ語がアクティブにされ、該データ語は読出し可能または検査可能である、請求項9記載の自己検査装置。 - 記憶装置は書き込み/読出しメモリ(RAM)または読出し専用メモリ(ROM)として構成されている、請求項9または10記載の自己検査装置。
- オンライン動作で使用するための、記憶装置、デコーダ等に対する自己検査装置であって、
複数のワード線路および/または行線路に対する検査手段が設けられている自己検査装置において、
入力アドレスが符号化されており、検査のためにコードチェッカ(39)が設けられており、
個々のアドレス線路(Ai)から分岐した非反転線路(40)と、分岐してインバータ(41)による反転線路(42)とは、相互に間隔をおいて実現されており、
ワード線路は検査マトリクス(17、18)と接続されており、
同時に2つ以上のワード線路がアクティブであるとき、または隣接するアドレスに割り当てられたワード線路が同時に2つアクティブであるときにエラー信号を形成するエラー検出器が検査マトリクス(17、18)のセンサ線路と接続されている、ことを特徴とする、請求項1から11までのいずれか1項に記載された自己検査装置。 - 各アドレス線路は入力側にもインバータ(43)を有し、
2つのインバータは(41、43)は電流監視装置(44)と接続されている、請求項12記載の自己検査装置。 - 各アドレス線路(Ai)から相互に間隔をおいて、共通の分岐点なしにまず非反転線路(40)が分岐し、
分岐した反転線路(42)に対するインバータ(41)はアドレス線路(Ai)に接続されており、
アドレス線路(Ai)の反転領域から相互に間隔をおいて、共通の分岐点なしに反転線路(42)が分岐する、請求項12または13記載の自己検査装置。 - メモリ語の種々のビットを記憶するために使用されるメモリセルが異なる電位(VddおよびVss)を有する給電線路にメモリマトリクス(10)内で接続されている、請求項11記載の自己検査装置。
- データ語の符号化により個々の給電線路(VddおよびVss)の断線がメモリマトリクス(10)内で識別される、請求項15記載の自己検査装置。
- すべてのインバータ(41、43)並びにすべての線路(40と42)に接続されたデコーダゲートの構成規則、およびすべてのアドレスビット(Ai)に対するコードチェッカ(39)の構成規則によって、2つの任意の線路(40と42)間の短絡がコードチェッカ(39)または検査マトリクス(17、18)で識別される、請求項12から14までのいずれか1項記載の自己検査装置。
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