JP3743503B2

JP3743503B2 - Scan driving circuit, display device, electro-optical device, and scan driving method

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Publication number: JP3743503B2
Application number: JP2001155195A
Authority: JP
Inventors: 晶森田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-05-24
Filing date: 2001-05-24
Publication date: 2006-02-08
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Description

【０００１】
【発明の属する技術分野】
本発明は、走査駆動回路、これを用いた表示装置、電気光学装置及び走査駆動方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
例えば携帯電話機のような電子機器の表示部には、液晶パネルが用いられており、電子機器の低消費電力化や小型軽量化等が図られている。この液晶パネルについては、近年の携帯電話機の普及によって情報性の高い静止画や動画が配信されるようになると、その高画質化が要求されるようになっている。
【０００３】
このような電子機器の表示部の高画質化を実現する液晶パネルとして、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）液晶を用いたアクティブマトリクス型液晶パネルが知られている。ＴＦＴ液晶を用いたアクティブマトリクス型液晶パネルは、ダイナミック駆動によるＳＴＮ（SuperTwisted Nematic）液晶を用いた単純マトリクス型液晶パネルに比べて、高速応答、高コントラストを実現し、動画等の表示に適している。
【０００４】
しかしながら、ＴＦＴ液晶を用いたアクティブマトリクス型液晶パネルは、消費電力が大きく、携帯電話機のようなバッテリ駆動が行われる携帯型の電子機器の表示部として採用することが困難とされている。
【０００５】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高画質化と低消費電力化とを両立させ、アクティブマトリクス型液晶パネルに好適な走査駆動回路、これを用いた表示装置、電気光学装置及び走査駆動方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するために本発明は、互いに交差する第１〜第Ｎ（Ｎは、自然数）の走査ライン及び第１〜第Ｍ（Ｍは、自然数）の信号ラインにより特定される画素を有する電気光学装置の第１〜第Ｎの走査ラインを駆動する走査駆動回路であって、各走査ラインに対応して設けられたフリップフロップが直列接続された第１〜第Ｎのフリップフロップを有し、所与のパルス信号を順次シフトするシフトレジスタと、前記第１〜第Ｎのフリップフロップの出力ノードの電圧レベルをシフトして出力する第１〜第Ｎのレベルシフタ回路を含むレベル変換手段と、第１〜第Ｎのレベルシフタ回路の出力ノードの論理レベルに対応して、第１〜第Ｎの走査ラインを順次駆動する第１〜第Ｎの駆動回路を含む走査ライン駆動手段とを有し、前記第１〜第Ｎの駆動回路は、前記第１〜第Ｎの走査ラインが複数の走査ラインごとのブロックに分割される場合に、ブロック単位で選択された走査ラインを、走査駆動することを特徴とする。
【０００７】
ここで、電気光学装置としては、例えば互いに交差する第１〜第Ｎの走査ライン及び第１〜第Ｍの信号ラインと、前記第１〜第Ｎの走査ラインと前記第１〜第Ｍの信号ラインに接続されたＮ×Ｍのスイッチング手段と、前記スイッチング手段に接続されたＮ×Ｍの画素電極とを有するように構成しても良い。
【０００８】
また、ブロック単位に分割される走査ラインは、互いに隣接した複数の走査ラインであっても良いし、任意に選択された複数の走査ラインであっても良い。
【０００９】
本発明によれば、電気光学装置の走査ラインを走査駆動する走査駆動回路に、所与の複数の走査ラインごとに分割されたブロックを単位とし、このブロック単位に選択された走査ラインを駆動する第１〜第Ｎの駆動回路を含む走査ライン駆動手段を設けるようにしたので、ブロック単位で走査駆動する表示エリアと、ブロック単位で走査駆動を行わない非表示エリアとからなるパーシャル表示制御を容易に行うことができるようになる。これにより、非表示エリアの走査駆動に伴う電力消費を削減することができる。また、これはライン反転駆動方式や、フレーム反転駆動方式等の反転駆動方式に依存することなく、効果的に低消費電力化を図ることができる。
【００１０】
また本発明は、走査駆動されるブロックの走査ラインの各走査タイミングに同期した出力イネーブル信号を入力するための入力端子と、前記出力イネーブル信号に基づいて、第１〜第Ｎのレベルシフタ回路の出力ノードの論理レベルをそれぞれマスクするための第１〜第Ｎのマスク回路とを含むことを特徴とする。
【００１１】
ここで、論理レベルをマスクする第１〜第Ｎのマスク回路は、対応する第１〜第Ｎのレベルシフタ回路の出力ノードの論理レベルにかかわらず、出力イネーブル信号の状態に応じて、対応する第１〜第Ｎのレベルシフタ回路の出力ノードを固定状態（例えば、論理レベル「Ｌ」）にする。そして、当該マスクした信号を、後段の第１〜第Ｎの走査ラインを順次駆動する第１〜第Ｎの駆動回路を含む走査ライン駆動手段に供給する。
【００１２】
本発明においては、第１〜第Ｎの走査ラインを順次走査駆動する第１〜第Ｎの駆動回路が、択一的に各走査ラインを選択するため、各走査タイミングに合わせて入力端子を介して出力イネーブル信号を供給することにより、走査駆動タイミングを変更することなく、所与の走査ラインの駆動を行わないようにすることができる。したがって、非表示エリアの走査ラインの走査タイミングに合わせて、出力イネーブル信号により各レベルシフタ回路の出力ノードの論理レベルをマスクすることで、容易にパーシャル表示制御を実現できる。これにより、非表示エリアの走査ラインに走査駆動に消費される電力分を削減することができるようになる。
【００１３】
また本発明は、走査駆動されるブロックを指定するブロック選択データを保持するブロック選択データ保持手段を含み、前記第１〜第Ｎの駆動回路は、前記ブロック選択データにより走査駆動するブロックとして指定されたブロックの各走査ラインを、走査駆動することを特徴とする。
【００１４】
本発明においては、ブロック選択データ保持手段を設け、ブロック単位で、各ブロックの走査ラインを駆動するか否かを示すブロック選択データを保持できるようにした。これにより、ブロック選択データにより選択されたブロックの走査ラインを順次走査駆動する第１〜第Ｎの駆動回路は、任意に走査駆動するブロックを変更することができ、ダイナミックに制御可能なパーシャル表示を容易に実現することができるようになる。
【００１５】
また本発明は、前記シフトレジスタを構成する第１〜第Ｎのフリップフロップのうち第Ｐのブロックの初段のフリップフロップに入力されるシフト入力と、第Ｐのブロックの最終段のフリップフロップから出力されるシフト出力のいずれか一方を、第Ｐのブロックに対応して設定されたブロック選択データに基づいて、第（Ｐ＋１）のブロックに対して出力するためのバイパス手段を含むことを特徴とする。
【００１６】
本発明においては、バイパス手段を設け、ブロック選択データにより走査駆動しないブロックとして指定されたブロックの走査ラインに対応して設けられたフリップフロップに入力されたシフト入力を、隣りのブロックの走査ラインに対応して設けられたフリップフロップにバイパスさせるようにした。したがって、表示エリアに設定されたブロックの走査ラインだけ走査駆動を行えばよいので、所与の一垂直走査期間のうち非表示エリアの走査ラインの駆動時間分の消費電力を削減することができる。
【００１７】
また本発明は、前記電気光学装置は、画素に対応して、前記走査ラインと前記信号ラインに接続されたスイッチング手段を介して設けられた画素電極を有し、フレームごとに、前記画素電極に対応する電気光学素子の印加電圧の極性反転駆動が行われる場合に、前記走査ライン駆動手段は、３フレーム以上の所与の奇数フレーム間隔で全走査ラインを順次走査駆動することを特徴とする。
【００１８】
本発明によれば、表示エリアに設定されたブロックの走査ラインについては１フレーム周期で走査駆動する一方、非表示エリアに設定されたブロックの走査ラインについては３フレーム以上の所与の奇数フレーム間隔で走査駆動するリフレッシュを行うようにしたので、画素に対応して設けられた電気光学素子の印加電圧の極性反転を行う極性反転駆動方式にも対応することができ、例えばＴＦＴに接続された液晶の劣化を防止させることができるようになる。
【００１９】
また本発明は、前記電気光学装置は、画素に対応して、前記走査ラインと前記信号ラインに接続されたスイッチング手段を介して設けられた画素電極を有し、前記走査ライン駆動手段は、少なくともブロック単位に走査駆動するブロックの指定が変更されるたびに、全走査ラインを順次走査駆動することを特徴とする。
【００２０】
本発明によれば、表示エリアに設定されたブロックの走査ラインについては１フレーム周期で走査駆動する一方、非表示エリアに設定されたブロックの走査ラインについては表示エリアの設定、変更、消滅が行われるたびに走査駆動するリフレッシュを行うようにしたので、画素に対応して設けられた電気光学素子に対して所与の頻度で駆動することができるようになる。したがって、例えば一定時間走査駆動が行われないＴＦＴのリークによる非表示エリアのグレイ表示をなくすことができるようになる。
【００２１】
また本発明は、前記ブロック単位は、８走査ライン単位であることを特徴とする。
【００２２】
本発明によれば、キャラクタ文字単位で表示エリアと非表示エリアの設定が可能となり、パーシャル表示制御の簡素化と、効果的なパーシャル表示による画像を提供することができる。
【００２３】
また本発明に係る表示装置は、互いに交差する第１〜第Ｎの走査ライン及び複数の信号ラインにより特定される画素を有する電気光学装置と、前記第１〜第Ｎの走査ラインを走査駆動する上記いずれか記載の走査駆動回路と、画像データに基づいて前記信号ラインを駆動する信号駆動回路とを含むことを特徴とする。
【００２４】
本発明によれば、パーシャル表示制御による低消費電力化を実現する表示装置を提供することができ、例えばアクティブマトリクス型液晶パネルを適用することで、高画質なパーシャル表示をも実現することができる。
【００２５】
また本発明に係る電気光学装置は、互いに交差する第１〜第Ｎの走査ライン及び複数の信号ラインにより特定される画素と、前記第１〜第Ｎの走査ラインを走査駆動する上記いずれか記載の走査駆動回路と、画像データに基づいて前記信号ラインを駆動する信号駆動回路とを含むことを特徴とする。
【００２６】
本発明によれば、パーシャル表示制御による低消費電力化を実現する電気光学装置を提供することができ、例えばアクティブマトリクス型液晶パネルに適用することで、高画質なパーシャル表示をも実現することができる。
【００２７】
また本発明は、各走査ラインに対応して設けられたフリップフロップが直列接続された第１〜第Ｎのフリップフロップを有し、所与のパルス信号を順次シフトするシフトレジスタと、前記第１〜第Ｎのフリップフロップの出力ノードの電圧レベルをシフトして出力する第１〜第Ｎのレベルシフタ回路を含むレベル変換手段と、第１〜第Ｎのレベルシフタ回路の出力ノードの論理レベルに対応して、第１〜第Ｎの走査ラインを順次駆動する第１〜第Ｎの駆動回路を含む走査ライン駆動手段とを有し、互いに交差する第１〜第Ｎの走査ライン及び第１〜第Ｍの信号ラインにより特定される画素を有する電気光学装置の第１〜第Ｎの走査ラインを駆動する走査駆動回路の走査駆動方法であって、前記第１〜第Ｎの走査ラインが複数の走査ラインごとのブロックに分割される場合に、ブロック単位で選択された走査ラインが、順次走査駆動されることを特徴とする。
【００２８】
本発明によれば、ブロック単位にパーシャル表示を制御することができるので、制御回路の簡素化と、低消費電力化とを図ることができ、例えばアクティブマトリクス型液晶パネルに適用することで、高画質なパーシャル表示をも実現することができる。
【００２９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００３０】
１．表示装置
１．１表示装置の構成
図１に、本実施形態における走査駆動回路（走査ドライバ）を適用した表示装置の構成の概要を示す。
【００３１】
表示装置としての液晶装置１０は、液晶ディスプレイ（Liquid Crystal Display：以下、ＬＣＤと略す。）パネル２０、信号ドライバ（信号駆動回路）（狭義には、ソースドライバ）３０、走査ドライバ（走査駆動回路）（狭義には、ゲートドライバ）５０、ＬＣＤコントローラ６０、電源回路８０を含む。
【００３２】
ＬＣＤパネル（広義には、電気光学装置）２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる走査ライン（狭義には、ゲートライン）Ｇ₁〜Ｇ_N（Ｎは、２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びる信号ライン（狭義には、ソースライン）信号ラインＳ₁〜Ｓ_M（Ｍは、２以上の自然数）とが配置されている。また、走査ラインＧ_n（１≦ｎ≦Ｎ、ｎは自然数）と信号ラインＳ_m（１≦ｍ≦Ｍ、ｍは自然数）との交差点に対応して、ＴＦＴ２２_nm（広義には、スイッチング手段）が設けられている。
【００３３】
ＴＦＴ２２_nmのゲート電極は、走査ラインＧ_nに接続されている。ＴＦＴ２２_nmのソース電極は、信号ラインＳ_mに接続されている。ＴＦＴ２２_nmのドレイン電極は、液晶容量（広義には液晶素子）２４_nmの画素電極２６_nmに接続されている。
【００３４】
液晶容量２４_nmにおいては、画素電極２６_nmに対向する対向電極２８_nmとの間に液晶が封入されて形成され、これら電極間の印加電圧に応じて画素の透過率が変化するようになっている。
【００３５】
対向電極２８_nmには、電源回路８０により生成された対向電極電圧Ｖｃｏｍが供給されている。
【００３６】
信号ドライバ３０は、一水平走査単位の画像データに基づいて、ＬＣＤパネル２０の信号ラインＳ₁〜Ｓ_Mを駆動する。
【００３７】
走査ドライバ５０は、一垂直走査期間内に、水平同期信号に同期して、ＬＣＤパネル２０の走査ラインＧ₁〜Ｇ_Nを順次走査駆動する。
【００３８】
ＬＣＤコントローラ６０は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、信号ドライバ３０、走査ドライバ５０及び電源回路８０を制御する。より具体的には、ＬＣＤコントローラ６０は、信号ドライバ３０及び走査ドライバ５０に対して、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路８０に対しては対向電極電圧Ｖｃｏｍの極性反転タイミングの供給を行う。
【００３９】
電源回路８０は、外部から供給される基準電圧に基づいて、ＬＣＤパネル２０の液晶駆動に必要な電圧レベルや、対向電極電圧Ｖｃｏｍを生成する。このような各種電圧レベルは、信号ドライバ３０、走査ドライバ５０及びＬＣＤパネル２０に供給される。また、対向電極電圧Ｖｃｏｍは、ＬＣＤパネル２０のＴＦＴの画素電極に対向して設けられた対向電極に供給される。
【００４０】
このような構成の液晶装置１０は、ＬＣＤコントローラ６０の制御の下、外部から供給される画像データに基づいて、信号ドライバ３０、走査ドライバ５０及び電源回路８０が協調してＬＣＤパネル２０を表示駆動する。
【００４１】
なお、図１では、液晶装置１０にＬＣＤコントローラ６０を含めて構成するようにしているが、ＬＣＤコントローラ６０を液晶装置１０の外部に設けて構成するようにしても良い。或いは、ＬＣＤコントローラ６０と共にホストを液晶装置１０に含めるように構成することも可能である。
【００４２】
（信号ドライバ）
図２に、図１に示した信号ドライバの構成の概要を示す。
【００４３】
信号ドライバ３０は、シフトレジスタ３２、ラインラッチ３４、３６、ディジタル・アナログ変換回路（広義には、駆動電圧生成回路）３８、信号ライン駆動回路４０を含む。
【００４４】
シフトレジスタ３２は、複数のフリップフロップを有しており、これらフリップフロップが順次接続される。このシフトレジスタ３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。
【００４５】
また、このシフトレジスタ３２には、シフト方向切り替え信号ＳＨＬが供給される。シフトレジスタ３２は、このシフト方向切り替え信号ＳＨＬにより、画像データ（ＤＩＯ）のシフト方向と、イネーブル入出力信号ＥＩＯの入出力方向が切り替えられる。したがって、このシフト方向切り替え信号ＳＨＬによりシフト方向を切り替えることによって、信号ドライバ３０の実装状態により信号ドライバ３０に対して画像データを供給するＬＣＤコントローラ６０の位置が異なった場合であっても、その配線の引き回しによって実装面積が拡大することなく、柔軟な実装を可能にすることができる。
【００４６】
ラインラッチ３４は、ＬＣＤコントローラ６０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で画像データ（ＤＩＯ）が入力される。ラインラッチ３４は、この画像データ（ＤＩＯ）を、シフトレジスタ３２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。
【００４７】
ラインラッチ３６は、ＬＣＤコントローラ６０から供給される水平同期信号ＬＰに同期して、ラインラッチ３４でラッチされた一水平走査単位の画像データをラッチする。
【００４８】
ＤＡＣ３８は、信号ラインごとに、画像データに基づいてアナログ化された駆動電圧を生成する。
【００４９】
信号ライン駆動回路４０は、ＤＡＣ３８によって生成された駆動電圧に基づいて、信号ラインを駆動する。
【００５０】
このような信号ドライバ３０は、ＬＣＤコントローラ６０から順次入力される所与の単位（例えば１８ビット単位）の画像データを順次取り込み、水平同期信号ＬＰに同期して一水平走査単位の画像データをラインラッチ３６で一旦保持する。そして、この画像データに基づいて、各信号ラインを駆動する。この結果、ＬＣＤパネル２０のＴＦＴのソース電極には、画像データに基づく駆動電圧が供給される。
【００５１】
（走査ドライバ）
図３に、図１に示した走査ドライバの構成の概要を示す。
【００５２】
走査ドライバ５０は、シフトレジスタ５２、レベルシフタ（Level Shifter：以下、Ｌ／Ｓと略す。）５４、５６、走査ライン駆動回路５８を含む。
【００５３】
シフトレジスタ５２は、各走査ラインに対応して設けられたフリップフロップが順次接続される。このシフトレジスタ５２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、ＬＣＤコントローラ６０から供給される垂直同期信号である。
【００５４】
Ｌ／Ｓ５４は、ＬＣＤパネル２０の液晶材とＴＦＴのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。
【００５５】
走査ライン駆動回路５８は、Ｌ／Ｓ５４によってシフトされた駆動電圧に基づいて、ＣＭＯＳ駆動を行う。また、この走査ドライバ５０は、Ｌ／Ｓ５６を有しており、ＬＣＤコントローラ６０から供給される出力イネーブル信号ＸＯＥＶの電圧シフトが行われる。走査ライン駆動回路５８は、Ｌ／Ｓ５６によってシフトされた出力イネーブル信号ＸＯＥＶにより、オンオフ制御が行われる。
【００５６】
このような走査ドライバ５０は、垂直同期信号として入力されたイネーブル入出力信号ＥＩＯが、クロック信号ＣＬＫに同期してシフトレジスタ５２の各フリップフロップに順次シフトされる。シフトレジスタ５２の各フリップフロップは、各走査ラインに対応して設けられているため、各フリップフロップに保持された垂直同期信号のパルスにより、走査ラインが択一的に順次選択される。選択された走査ラインは、Ｌ／Ｓ５４によってシフトされた電圧レベルで、走査ライン駆動回路５８により駆動される。これにより、ＬＣＤパネル２０のＴＦＴのゲート電極には、一垂直走査周期で所与の走査駆動電圧が供給されることになる。このとき、ＬＣＤパネル２０のＴＦＴのドレイン電極は、ソース電極に接続される信号ラインの電位に対応して、ほぼ同等の電位となる。
【００５７】
（ＬＣＤコントローラ）
図４に、図１に示したＬＣＤコントローラの構成の概要を示す。
【００５８】
ＬＣＤコントローラ６０は、制御回路６２、ランダムアクセスメモリ（Random Access Memory：以下、ＲＡＭと略す。）（広義には、記憶手段）６４、ホスト入出力回路（Ｉ／Ｏ）６６、ＬＣＤ入出力回路６８を含む。さらに、制御回路６２は、コマンドシーケンサ７０、コマンド設定レジスタ７２、コントロール信号生成回路７４を含む。
【００５９】
制御回路６２は、ホストによって設定された内容にしたがい、信号ドライバ３０、走査ドライバ５０及び電源回路８０の各種動作モード設定や同期制御等を行う。より具体的には、コマンドシーケンサ７０が、ホストからの指示に従って、コマンド設定レジスタ７２で設定された内容に基づいて、コントロール信号生成回路７４で同期タイミングを生成したり、信号ドライバ等に対して所与の動作モードを設定したりする。
【００６０】
ＲＡＭ６４は、画像表示を行うためのフレームバッファとしての機能を有するとともに、制御回路６２の作業領域にもなる。
【００６１】
このＬＣＤコントローラ６０は、ホストＩ／Ｏ６６を介して、画像データや、信号ドライバ３０及び走査ドライバ５０を制御するためのコマンドデータが供給される。ホストＩ／Ｏ６６には、図示しないＣＰＵや、ディジタル信号処理装置（Digital Signal Processor：ＤＳＰ）或いはマイクロプロセッサユニット（Micro Processor Unit：ＭＰＵ）が接続される。
【００６２】
ＬＣＤコントローラ６０は、画像データとして図示しないＣＰＵより静止画データが供給されたり、ＤＳＰ或いはＭＰＵより動画データが供給される。また、ＬＣＤコントローラ６０は、コマンドデータとして図示しないＣＰＵより、信号ドライバ３０又は走査ドライバ５０を制御するためのレジスタの内容や、各種動作モードを設定するためのデータが供給される。
【００６３】
画像データとコマンドデータは、それぞれ別個のデータバスを介してデータを供給するようにしても良いし、データバスを共用化しても良い。この場合、例えばコマンド（CoMmanD：ＣＭＤ）端子に入力された信号レベルによって、データバス上のデータが、画像データか、或いはコマンドデータかを識別できるようにすることで、画像データとコマンドデータとの共用化を容易に図ることができ、実装面積の縮小化が可能になる。
【００６４】
ＬＣＤコントローラ６０は、画像データが供給された場合、この画像データをフレームバッファとしてのＲＡＭ６４に保持する。一方、コマンドデータが供給された場合、ＬＣＤコントローラ６０は、コマンド設定レジスタ７２若しくはＲＡＭ６４に保持する。
【００６５】
コマンドシーケンサ７０は、コマンド設定レジスタ７２に設定された内容にしたがって、コントロール信号生成回路７４により各種タイミング信号を生成させる。また、コマンドシーケンサ７０は、コマンド設定レジスタ７２に設定された内容にしたがって、ＬＣＤ入出力回路６８を介して、信号ドライバ３０、走査ドライバ５０若しくは電源回路８０のモード設定を行う。
【００６６】
また、コマンドシーケンサ７０は、コントロール信号生成回路７４で生成された表示タイミングにより、ＲＡＭ６４に記憶された画像データから所与の形式の画像データを生成し、ＬＣＤ入出力回路６８を介して、信号ドライバ３０に供給するようになっている。
【００６７】
１．２反転駆動方式
ところで、液晶を表示駆動する場合、液晶の耐久性や、コントラストの観点から、周期的に液晶容量に蓄積される電荷を放電する必要がある。そのため、上述した液晶装置１０では、交流化駆動によって、所与の周期で液晶に印加される電圧の極性を反転させることが行われる。この交流化駆動方式としては、例えばフレーム反転駆動方式や、ライン反転駆動方式がある。
【００６８】
フレーム反転駆動方式は、フレームごとに液晶容量に印加される電圧の極性を反転する方式である。一方、ライン反転駆動方式は、ラインごとに液晶容量に印加される電圧の極性を反転する方式である。なお、ライン反転駆動方式の場合も、各ラインに着目すれば、フレーム周期で液晶容量に印加される電圧の極性も反転される。
【００６９】
図５（Ａ）、（Ｂ）に、フレーム反転駆動方式の動作を説明するための図を示す。図５（Ａ）は、フレーム反転駆動方式による信号ラインの駆動電圧及び対向電極電圧Ｖｃｏｍの波形を模式的に示したものである。図５（Ｂ）は、フレーム反転駆動方式を行った場合に、フレームごとに、各画素に対応した液晶容量に印加される電圧の極性を模式的に示したものである。
【００７０】
フレーム反転駆動方式では、図５（Ａ）に示すように信号ラインに印加される駆動電圧の極性が１フレーム周期ごとに反転されている。すなわち、信号ラインに接続されるＴＦＴのソース電極に供給される電圧Ｖ_Sは、フレームｆ１では正極性「＋Ｖ」、後続のフレームｆ２では負極性の「−Ｖ」となる。一方、ＴＦＴのドレイン電極に接続される画素電極に対向する対向電極に供給される対向電極電圧Ｖｃｏｍも、信号ラインの駆動電圧の極性反転周期に同期して反転される。
【００７１】
液晶容量には、画素電極と対向電極との電圧の差が印加されるため、図５（Ｂ）に示すようにフレームｆ１では正極性、フレーム２では負極性の電圧がそれぞれ印加されることになる。
【００７２】
図６（Ａ）、（Ｂ）に、ライン反転駆動方式の動作を説明するための図を示す。
【００７３】
図６（Ａ）は、ライン反転駆動方式による信号ラインの駆動電圧及び対向電極電圧Ｖｃｏｍの波形を模式的に示したものである。図６（Ｂ）は、ライン反転駆動方式を行った場合に、フレームごとに、各画素に対応した液晶容量に印加される電圧の極性を模式的に示したものである。
【００７４】
ライン反転駆動方式では、図６（Ａ）に示すように信号ラインに印加される駆動電圧の極性が、各水平走査周期（１Ｈ）ごとに、かつ１フレーム周期ごとに反転されている。すなわち、信号ラインに接続されるＴＦＴのソース電極に供給される電圧Ｖ_Sは、フレームｆ１の１Ｈでは正極性「＋Ｖ」、２Ｈでは負極性の「−Ｖ」となる。なお、当該電圧Ｖｓは、フレームｆ２の１Ｈでは負極性「−Ｖ」、２Ｈでは正極性の「＋Ｖ」となる。
【００７５】
一方、ＴＦＴのドレイン電極に接続される画素電極に対向する対向電極に供給される対向電極電圧Ｖｃｏｍも、信号ラインの駆動電圧の極性反転周期に同期して反転される。
【００７６】
液晶容量には、画素電極と対向電極との電圧の差が印加されるため、走査ラインごとに極性を反転することで、図６（Ｂ）に示すようにフレーム周期で、各ラインごとに極性が反転する電圧がそれぞれ印加されることになる。
【００７７】
一般的に、フレーム反転駆動方式に比べてライン反転駆動方式のほうが、変化の周期が１ライン周期となるため、画質の向上に貢献できるものの、消費電力が大きくなる。
【００７８】
１．３液晶駆動波形
図７に、上述した構成の液晶装置１０のＬＣＤパネル２０の駆動波形の一例を示す。ここでは、ライン反転駆動方式により駆動する場合を示している。
【００７９】
上述したように、液晶装置１０では、ＬＣＤコントローラ６０によって生成された表示タイミングに従って、信号ドライバ３０、走査ドライバ５０及び電源回路８０が制御される。ＬＣＤコントローラ６０は、信号ドライバ３０に対しては一水平走査単位の画像データを順次転送するとともに、内部で生成した水平同期信号や反転駆動タイミングを示す極性反転信号ＰＯＬを供給する。また、ＬＣＤコントローラ６０は、走査ドライバ５０に対しては、内部で生成した垂直同期信号を供給する。さらに、ＬＣＤコントローラ６０は、電源回路８０に対して対向電極電圧極性反転信号ＶＣＯＭを供給する。
【００８０】
これにより、信号ドライバ３０は、水平同期信号に同期して、一水平走査単位の画像データに基づいて信号ラインの駆動を行う。走査ドライバ５０は、垂直同期信号をトリガとして、ＬＣＤパネル２０にマトリックス状に配置されたＴＦＴのゲート電極に接続される走査ラインを、順次駆動電圧Ｖｇで走査駆動する。電源回路８０は、内部で生成した対向電極電圧Ｖｃｏｍを、対向電極電圧極性反転信号ＶＣＯＭに同期して極性反転を行いながら、ＬＣＤパネル２０の各対向電極に供給する。
【００８１】
液晶容量には、ＴＦＴのドレイン電極に接続される画素電極と対向電極の電圧Ｖｃｏｍとの電圧に応じた電荷が充電される。したがって、液晶容量に蓄積された電荷によって保持された画素電極電圧Ｖｐが、所与の閾値Ｖ_CLを越えると画像表示が可能となる。画素電極電圧Ｖｐが所与の閾値Ｖ_CLを越えると、その電圧レベルに応じて画素の透過率が変化し、階調表現が可能となる。
【００８２】
２．走査ドライバ
２．１ブロック単位の走査駆動制御
本実施形態における走査ドライバ５０は、所与の複数の信号ラインごとに分割されたブロックを単位として指定されたブロックの各走査ラインを順次走査駆動することによって、パーシャル表示を実現することができるようになっている。
【００８３】
より具体的には、本実施形態における走査ドライバ５０は、ブロック単位で設定された表示エリアに対応する走査ラインを対象に順次走査駆動を行い、ブロック単位で非表示エリアに対応する走査ラインについて走査駆動を行わない。こうすることで、不要な非表示エリアの走査駆動を省略することができ、低消費電力化を図ることができる。したがって、バッテリ駆動される電子機器において、高画質化を実現できるＴＦＴを用いたアクティブマトリクス型液晶パネルを採用すると、従来よりも長時間使用することができるようになる。
【００８４】
本実施形態では、このブロックを８走査ライン単位としている。これにより、ＬＣＤパネル２０の表示エリアをキャラクタ文字（１バイト）単位で設定することができるので、携帯電話機のようなキャラクタ文字の表示を行う電子機器において、効率的な表示エリアの設定及びその画像表示が可能となる。
【００８５】
図８（Ａ）、（Ｂ）、（Ｃ）に、このような本実施形態における走査ドライバにより実現したパーシャル表示の一例を模式的に示す。
【００８６】
例えば、図８（Ａ）に示すようにＬＣＤパネル２０に対して、Ｙ方向に複数の信号ラインが配列されるように信号ドライバ３０を配置し、Ｘ方向に複数の走査ラインが配列されるように走査ドライバ５０を配置した場合、図８（Ｂ）に示すようにブロック単位で非表示エリア１００Ｂを設定する。こうすることで、表示エリア１０２Ａ、１０４Ａに対応するブロックの走査ラインのみを順次走査駆動すればよい。
【００８７】
或いは、図８（Ｃ）に示すようにブロック単位で表示エリア１０６Ａを設定することで、非表示エリア１０８Ｂ、１１０Ｂに対応するブロックの走査ラインを走査駆動する必要がなくなる。また、図８（Ｂ）、（Ｃ）において、複数の非表示エリア若しくは表示エリアを設定するようにしても良い。
【００８８】
図９（Ａ）、（Ｂ）、（Ｃ）に、本実施形態による走査ドライバにより実現したパーシャル表示の他の例を模式的に示す。
【００８９】
この場合、図９（Ａ）に示すようにＬＣＤパネル２０に対して、Ｘ方向に複数の信号ラインが配列されるように信号ドライバ３０を配置し、Ｙ方向に複数の走査ラインが配列されるように走査ドライバ５０を配置すると、図９（Ｂ）に示すようにブロック単位で非表示エリア１２０Ｂを設定することで、表示エリア１２２Ａ、１２４Ａに対応するブロックの走査ラインのみを順次走査駆動すればよい。
【００９０】
或いは、図９（Ｃ）に示すようにブロック単位で表示エリア１２６Ａを設定することで、非表示エリア１２８Ｂ、１３０Ｂに対応するブロックの走査ラインを走査駆動する必要がない。なお、図９（Ｂ）、（Ｃ）において、複数の非表示エリア若しくは表示エリアを設定するようにしても良い。
【００９１】
また、各表示エリアは、例えば静止画表示エリアと動画表示エリアとを区切るようにしても良い。こうすることで、ユーザにとって見やすい画面を提供することができるとともに、低消費電力化を図ることが可能となる。
【００９２】
２．２リフレッシュ
これまで、ＴＦＴを用いたアクティブマトリクス型液晶パネルでは、ダイナミックに切り替え可能なパーシャル表示制御が行われていなかった。上述したように、液晶の寿命の関係で、例えば６０分の１秒ごとに交流化駆動を行っている。しかしながら、液晶容量に電荷が蓄積された状態でゲート電極をオンにしてしまうと液晶が劣化してしまうため、液晶容量に蓄積される電荷を放電する必要がある。そこで、ＴＦＴを用いたアクティブマトリクス型液晶パネルでは、非表示エリアについては、液晶容量の画素電極と対向電極との電圧差を０にすることが行われる。
【００９３】
ところが、ＴＦＴのリークによって液晶容量には次第に電荷が蓄積されてしまうので、ＴＦＴのゲート電極をオフの状態を維持したとしても、最終的には閾値Ｖ_CLを越える電荷が蓄積されることになり、その結果画素の透過率が変化し、例えばグレイ表示となり、いわゆるパーシャル表示ができなくなる。
【００９４】
すなわち、ＳＴＮ液晶を用いたパッシブマトリクス型液晶パネルの場合には走査駆動しない限り容易に実現できたパーシャル表示制御方法を、ＴＦＴを用いたアクティブマトリクス型液晶パネルにそのまま適用することはできない。したがって、これまでＴＦＴを用いたアクティブマトリクス型液晶パネルにおいて非表示エリアを設定した場合、電源投入時から固定的に設定するしかなく、ダイナミックに切り替え可能なパーシャル表示制御を行うことができなかった。
【００９５】
これに対して、本実施形態では、ＴＦＴのゲート電極の電圧を制御することにより、ダイナミックに切り替え可能なパーシャル表示制御を実現する。そして、このパーシャル表示制御により、非表示エリアの走査駆動に消費される電力を低減若しくは削減することが可能となる。
【００９６】
より具体的には、本実施形態における走査ドライバ５０は、ブロック単位で表示エリアに設定された走査ラインについて１フレーム周期で走査駆動を行い、ブロック単位で非表示エリアに設定された走査ラインを含む全走査ラインについて３フレーム以上の任意の奇数フレーム周期で走査駆動する。
【００９７】
図１０（Ａ）、（Ｂ）に、本実施形態における走査ドライバ５０の動作の一例を示す。
【００９８】
例えば、ＬＣＤパネル２０のＹ軸方向に複数の走査ラインが配列された場合に、図１０（Ａ）に示すようにブロック単位に表示エリア及び非表示エリアＡ、Ｂが設定されているものとする。
【００９９】
本実施形態における走査ドライバ５０は、表示エリア及び非表示エリアＡ、Ｂのブロックの全走査ラインを順次走査駆動するフレームを１フレーム目とした場合に、例えば図１０（Ｂ）に示すように２フレームを空けた４フレーム目で、ＬＣＤパネル２０の全走査ラインを順次走査駆動する。すなわち、図１０（Ｂ）では、３フレーム周期でＬＣＤパネル２０の全走査ラインを走査駆動している。
【０１００】
例えば１フレーム目の液晶容量の印加電圧の極性が正の場合、４フレーム目の当該液晶容量の印加電圧の極性が負となり、７フレーム目の当該液晶容量の印加電圧の極性が正となって、交流化駆動を実現させることができる。しかも、全走査ラインを走査駆動するフレーム（１フレーム目と４フレーム目）の間の２フレーム目及び３フレーム目において、非表示エリアＡ、Ｂに対応する走査ラインを走査駆動しないため、その分電力消費を低減させることが可能となる。
【０１０１】
これにより、ＴＦＴを用いたアクティブマトリクス型液晶パネルにおいてフレーム周期で交流化駆動が行われる場合に、液晶容量の印加電圧の極性反転を行うとともに、不要な走査駆動の削減による消費電力の低減が可能となる。
【０１０２】
以下では、このような本実施形態における走査ドライバ５０の具体的な構成例について説明する。
【０１０３】
３．本実施形態における走査ドライバの構成の具体例
３．１第１の構成例
図１１に、第１の構成例における走査ドライバの構成の概要を示す。
【０１０４】
第１の構成例における走査ドライバ２００は、シフトレジスタ２０２、Ｌ／Ｓ２０４、２０６、走査ライン駆動回路２０８を含む。
【０１０５】
シフトレジスタ２０２は、走査ラインＧ₁〜Ｇ_N（第１〜第Ｎの走査ライン）のそれぞれに対応して設けられたフリップフロップ（Flip-Flop：以下、ＦＦと略す。）₁〜ＦＦ_N（第１〜第ＮのＦＦ）が直列に接続される。ＦＦ₁（第１のＦＦ）には、ＬＣＤコントローラ６０から供給されるイネーブル入出力信号ＥＩＯが供給される。また、ＦＦ₁〜ＦＦ_Nは、同様にＬＣＤコントローラ６０からクロック信号ＣＬＫが供給される。したがって、ＦＦ₁〜ＦＦ_Nは、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯ（所与のパルス信号）を順次シフトする。
【０１０６】
ＬＣＤコントローラ６０から供給されるイネーブル入出力信号ＥＩＯは、垂直同期信号である。また、ＬＣＤコントローラ６０から供給されるクロック信号ＣＬＫは、水平同期信号である。
【０１０７】
Ｌ／Ｓ２０４は、走査ラインＧ₁〜Ｇ_Nのそれぞれに対応して設けられたレベルシフタ回路ＬＳ₁〜ＬＳ_N（第１〜第Ｎのレベルシフタ回路）を有しており、対応するＦＦ₁〜ＦＦ_Nの保持データの高電位側の電圧レベルを例えば２０〜５０Ｖの電圧レベルにシフトする。
【０１０８】
Ｌ／Ｓ２０６は、ＬＣＤコントローラ６０から供給される出力イネーブル信号ＸＯＥＶの反転信号の高電位側の電圧レベルを例えば２０Ｖ〜５０Ｖの電圧レベルにシフトする。
【０１０９】
走査ライン駆動回路２０８は、走査ラインＧ₁〜Ｇ_Nのそれぞれに対応して、マスク回路としてのＡＮＤ回路２１０₁〜２１０_N、ＣＭＯＳバッファ回路２１２₁〜２１２_Nを含む。ＡＮＤ回路２１０₁〜２１０_N及びＣＭＯＳバッファ回路２１２₁〜２１２_Nは、上述した例えば２０Ｖ〜５０Ｖの電圧レベルで動作可能な高耐圧プロセスにより形成される。なお、この電圧レベルは、例えば駆動対象のＬＣＤパネル２０の液晶材等に応じて決められる。
【０１１０】
このような構成の走査ドライバ２００は、ＬＣＤコントローラ６０から供給される出力イネーブル信号ＸＯＥＶのタイミング制御によって、表示エリアに設定された走査ラインを対象に順次走査駆動する。
【０１１１】
すなわち、図示しないホストによってＬＣＤパネル２０の表示領域が全て表示エリアに設定されたＬＣＤコントローラ６０は、所与の垂直走査周期で垂直同期信号、所与の水平走査周期で水平同期信号を、それぞれ走査ドライバ２００に供給する。このとき、ＬＣＤコントローラ６０は、出力イネーブル信号ＸＯＥＶの論理レベル「Ｌ」の状態のままにすることで、ＣＭＯＳバッファ回路２１２₁〜２１２_Nは、ＬＳ₁〜ＬＳ_Nの論理レベルに対応した電位で各走査ラインＧ₁〜Ｇ_Nを順次駆動する。
【０１１２】
一方、ＬＣＤパネル２０の表示領域において非表示エリアが設定されたＬＣＤコントローラ６０は、上述したタイミングと同じタイミングの垂直同期信号及び水平同期信号と、非表示エリアに対応する走査ラインの走査タイミングに同期して論理レベルが「Ｈ」となる出力イネーブル信号ＸＯＥＶを走査ドライバ２００に供給する。
【０１１３】
すなわち、走査ラインＧ₁〜Ｇ_Nは択一的に駆動されるため、非表示エリアに対応する走査タイミングに合わせて出力イネーブル信号ＸＯＥＶを供給することで、ＡＮＤ回路によりＬＳの出力ノードの論理レベルがマスクされて論理レベル「Ｌ」となるため、当該走査ラインの駆動は行われない。第１の構成例では、８走査ライン単位を１ブロックとしてパーシャル表示制御が行われる。そのため、ＬＣＤコントローラ６０は、走査ドライバ２００に対して、ブロック単位で制御される出力イネーブル信号ＸＯＥＶを供給する。
【０１１４】
図１２に、第１の構成例における走査ドライバ２００によるパーシャル表示制御タイミングの一例を示す。
【０１１５】
ここでは、ブロックＢ１のみが表示エリアに設定され、ブロックＢ０、Ｂ２、・・・が非表示エリアに設定されているものとする。
【０１１６】
上述したように液晶の劣化を防止するため、ＴＦＴに接続された液晶容量に蓄積された電荷を所与の頻度で放電する必要がある。走査ドライバ２００は、奇数（２ⁱ−１、ｉは自然数）フレーム周期でＬＣＤパネル２０の全走査ラインを順次駆動する。なお、走査ドライバ２００は、１フレーム周期（ｉ＝１）でＬＣＤパネル２０の全走査ラインを順次駆動した場合、パーシャル表示制御に伴う低消費電力化の効果を得ることができなくなるため、３フレーム周期より長い周期である方が望ましい。このフレーム周期は液晶材に依存するが、走査駆動電圧が低いほどフレーム周期を長く設定することができる。なお、図１２では、３（ｉ＝２）フレーム周期で全走査ラインを順次駆動する場合を示している。
【０１１７】
すなわち、走査ドライバ２００は、１フレーム目及び４フレーム目において、全走査ラインを順次走査駆動する。
【０１１８】
より具体的には、１フレーム目及び４フレーム目において、走査ドライバ２００は、入出力イネーブル信号ＥＩＯをクロック信号ＣＬＫに同期して取り込むと、シフトレジスタ２０２のＦＦ₁〜ＦＦ_Nにおいて順次シフトする。ＬＣＤコントローラ６０は、各ブロックの走査ラインの走査タイミングに合わせて、論理レベルが「Ｌ」となる出力イネーブル信号ＸＯＥＶを走査ドライバ２００に供給する。走査ドライバ２００において、走査ライン駆動回路２０８のＡＮＤ回路２１０₁〜２１０_Nは、ＬＳ₁〜ＬＳ_Nの出力ノードの電位をそのままＣＭＯＳバッファ回路２１２₁〜２１２_Nに供給する。したがって、走査ラインＧ₁〜Ｇ_Nに接続されるＴＦＴのゲート電極には、順次走査駆動が行われて、信号ラインに接続された電位が液晶容量に印加されることになる。このとき、液晶容量の画素電極には、液晶容量の対向電極電圧Ｖｃｏｍとの間の電圧差が液晶の所与の閾値ＶＣＬより小さくなるような電圧が印加されるようにする。或いは、液晶容量の画素電極には、液晶容量の対向電極電圧Ｖｃｏｍと同等の電圧が印加されるようにすることも可能である。
【０１１９】
また、走査ドライバ２００は、上述した１フレーム目と４フレーム目との間の２フレーム目及び３フレーム目において、表示エリアに対応する走査ラインのみを順次走査駆動し、非表示エリアに対応する走査ラインの駆動を行わない。
【０１２０】
より具体的には、２フレーム目及び３フレーム目において、走査ドライバ２００は、入出力イネーブル信号ＥＩＯをクロック信号ＣＬＫに同期して取り込むと、シフトレジスタ２０２のＦＦ₁〜ＦＦ_Nにおいて順次シフトする。ＬＣＤコントローラ６０は、非表示エリアに設定されたブロックＢ０の走査ラインＧ₁〜Ｇ₈の走査タイミングＴ０に合わせて、論理レベルが「Ｈ」となる出力イネーブル信号ＸＯＥＶを走査ドライバ２００に供給する。したがって、走査ドライバ２００において、走査ライン駆動回路２０８のＡＮＤ回路２１０₁〜２１０₈は、ＬＳ₁〜ＬＳ₈の出力ノードの論理レベルをマスクして論理レベルを「Ｌ」とする。これにより、走査ラインＧ₁〜Ｇ₈に接続されるＴＦＴのゲート電極には、低電位側の電位が供給されたままとなる。
【０１２１】
また、ＬＣＤコントローラ６０は、表示エリアに設定されたブロックＢ１の走査ラインＧ₉〜Ｇ₁₆の走査タイミングＴ１に合わせて、論理レベルが「Ｌ」となる出力イネーブル信号ＸＯＥＶを走査ドライバ２００に供給する。したがって、走査ドライバ２００において、走査ライン駆動回路２０８のＡＮＤ回路２１０₉２１０₁₆は、ＬＳ₉〜ＬＳ₁₆の出力ノードの電位をそのままＣＭＯＳバッファ回路２１２₉〜２１２₁₆に供給する。これにより、走査ラインＧ₉〜Ｇ₁₆に接続されるＴＦＴのゲート電極には、順次走査駆動が行われて、信号ラインに接続された電位が液晶容量に印加されることになる。
【０１２２】
さらに、ＬＣＤコントローラ６０は、非表示エリアに設定されたブロックＢ２の走査ラインＧ₁₇〜Ｇ₂₄の走査タイミングＴ２に合わせて、論理レベルが「Ｈ」となる出力イネーブル信号ＸＯＥＶを走査ドライバ２００に供給し、走査タイミングＴ１と同様に走査ラインへの駆動を停止させる。
【０１２３】
（その他のリフレッシュタイミング）
このような出力イネーブル信号ＸＯＥＶを走査ドライバ２００に供給するＬＣＤコントローラ６０は、図示しないホストからコマンド若しくは画像データを受け取り、その内容にしたがって走査ドライバ２００及び信号ドライバ３０を制御する。
【０１２４】
図１３に、このようなホストによって行われるパーシャル表示制御の制御内容の一例を示す。
【０１２５】
図示しないホスト（例えば、ＣＰＵ）は、メモリ等に記憶されたプログラムにしたがって、例えば表示エリア設定イベント、表示エリア消滅イベント若しくは表示エリア変更イベントの発生を監視する（ステップＳ１０：Ｎ、ステップＳ１２：Ｎ、ステップＳ１４：Ｎ）。
【０１２６】
ホストは、表示エリア設定イベントの発生を検出すると（ステップＳ１０：Ｙ）、当該表示エリアを設定すべき走査ラインを指定するコマンドをＬＣＤコントローラ６０に送信して（ステップＳ１１）、次のイベント発生の監視する（リターン）。
【０１２７】
ＬＣＤコントローラ６０は、ステップＳ１１で指定されたコマンドを受信すると、コマンドシーケンサ７０の制御の下、コントロール信号生成回路７４において、出力イネーブル信号ＸＯＥＶの論理レベルを「Ｌ」にして、全走査ラインを走査駆動してリフレッシュを行う。ＬＣＤコントローラ６０は、このリフレッシュが行われたフレームを図１２に示す１フレーム目とし、２フレーム目以降において、ホストによって指定された表示エリアに対応する走査ラインの走査タイミングに合わせて図１２に示したタイミングでパーシャル表示制御が行われる。
【０１２８】
ホストは、表示エリア消滅イベントの発生を検出すると（ステップＳ１０：Ｎ、ステップＳ１２：Ｙ）、当該表示エリアを更新するコマンドをＬＣＤコントローラ６０に送信して（ステップＳ１３）、次のイベント発生の監視する（リターン）。
【０１２９】
ＬＣＤコントローラ６０は、ステップＳ１３で指定されたコマンドを受信すると、コマンドシーケンサ７０の制御の下、コントロール信号生成回路７４において、出力イネーブル信号ＸＯＥＶの論理レベルを「Ｌ」にして、全走査ラインを走査駆動してリフレッシュを行う。ＬＣＤコントローラ６０は、このリフレッシュが行われたフレームを図１２に示す１フレーム目とし、２フレーム目以降において、ホストによって指示された消滅後の表示エリアに対応する走査ラインの走査タイミングに合わせて図１２に示したタイミングでパーシャル表示制御が行われる。
【０１３０】
ホストは、表示エリア変更イベントの発生を検出すると（ステップＳ１０：Ｎ、ステップＳ１２：Ｙ）、当該表示エリアを変更するコマンドをＬＣＤコントローラ６０に送信して（ステップＳ１５）、次のイベント発生の監視する（リターン）。
【０１３１】
ＬＣＤコントローラ６０は、ステップＳ１５で指定されたコマンドを受信すると、コマンドシーケンサ７０の制御の下、コントロール信号生成回路７４において、出力イネーブル信号ＸＯＥＶの論理レベルを「Ｌ」にして、全走査ラインを走査駆動してリフレッシュを行う。ＬＣＤコントローラ６０は、このリフレッシュが行われたフレームを図１２に示す１フレーム目とし、２フレーム目以降において、ホストによって指示された変更後の表示エリアに対応する走査ラインの走査タイミングに合わせて図１２に示したタイミングでパーシャル表示制御が行われる。
【０１３２】
このように、表示エリアの設定値が更新されるイベントを検出するたびに、図１２で示したように１フレーム目として全走査ラインを順次走査駆動することで、液晶劣化を回避するとともに非表示エリアの走査駆動を最低限に抑えて、適切なパーシャル表示制御が可能となる。
【０１３３】
３．２第２の構成例
第１の構成例における走査ドライバは、ＬＣＤコントローラにより制御されたタイミングに従って、パーシャル表示制御を行っていたが、第２の構成例における走査ドライバはＬＣＤコントローラに制御されることなく、パーシャル表示制御を行うことができるようになっている。そのため、第２の構成例における走査ドライバは、ブロック単位で指定されるブロック選択データを保持するブロック選択レジスタを含む。各ブロックの走査ラインは、各ブロックに対応して設定されたブロック選択データに基づいて、走査駆動のオンオフ制御が行われる。
【０１３４】
図１４に、第２の構成例における走査ドライバの構成の概要を示す。
【０１３５】
第２の構成例における走査ドライバ２２０は、シフトレジスタ２２２、Ｌ／Ｓ２２４、２２６、走査ライン駆動回路２２８を含む。
【０１３６】
シフトレジスタ２２２は、走査ラインＧ₁〜Ｇ_N（第１〜第Ｎの走査ライン）のそれぞれに対応して設けられたＦＦ₁〜ＦＦ_N（第１〜第ＮのＦＦ）が直列に接続される。ＦＦ₁（第１のＦＦ）には、ＬＣＤコントローラ６０から供給されるイネーブル入出力信号ＥＩＯが供給される。また、ＦＦ₁〜ＦＦ_Nは、同様にＬＣＤコントローラ６０から供給されるクロック信号ＣＬＫが供給される。したがって、ＦＦ₁〜ＦＦ_Nは、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯ（所与のパルス信号）を順次シフトする。
【０１３７】
ＬＣＤコントローラ６０から供給される入力イネーブル信号は、垂直同期信号である。また、ＬＣＤコントローラ６０から供給されるクロック信号ＣＬＫは、水平同期信号である。
【０１３８】
Ｌ／Ｓ２２４は、走査ラインＧ₁〜Ｇ_Nのそれぞれに対応して設けられたレベルシフタ回路ＬＳ₁〜ＬＳ_N（第１〜第ＮのＬＳ回路）を有しており、対応するＦＦ₁〜ＦＦ_Nの保持データの高電位側の電圧レベルを例えば２０Ｖ〜５０Ｖの電圧レベルにシフトする。
【０１３９】
Ｌ／Ｓ２２６は、ＬＣＤコントローラ６０から供給される出力イネーブル信号ＸＯＥＶの反転信号の高電位側の電圧レベルを例えば２０Ｖ〜５０Ｖの電圧レベルにシフトする。
【０１４０】
走査ライン駆動回路２２８は、走査ラインＧ₁〜Ｇ_Nのそれぞれに対応して、マスク回路としてのＡＮＤ回路２３０₁〜２３０_N、ＣＭＯＳバッファ回路２３２₁〜２３２_Nを含む。ＡＮＤ回路２３０₁〜２３０_N及びＣＭＯＳバッファ回路２３２₁〜２３２_Nは、上述した例えば２０Ｖ〜５０Ｖの電圧レベルで動作可能な高耐圧プロセスにより形成される。なお、この電圧レベルは、例えば駆動対象のＬＣＤパネル２０の液晶材等に応じて決められる。
【０１４１】
ＡＮＤ回路２３０₁〜２３０_Nは、ＬＳ₁〜ＬＳ_NによってレベルシフトされたＦＦ₁〜ＦＦ_Nの出力ノードの論理レベルを、Ｌ／Ｓ２２６によってレベルシフトされた出力イネーブル信号ＸＯＥＶと、ブロック単位で指定されるブロック選択データとによりマスクする。より具体的には、ブロック選択データが「０」に設定されている場合、出力イネーブル信号ＸＯＥＶの論理レベルにかかわらず、ＬＳ₁〜ＬＳ_Nの出力ノードの論理レベルを「Ｌ」にマスクする。また、ブロック選択データが「１」に設定されている場合、出力イネーブル信号ＸＯＥＶの論理レベルが「Ｌ」のとき、ＬＳ₁〜ＬＳ_Nの出力ノードの論理レベルを「Ｌ」にマスクする。
【０１４２】
ブロック選択データは、ブロック単位に設けられるＦＦ_B0〜ＦＦ_BQに保持される。ＦＦ_B0には、ＬＣＤコントローラ６０からシリアル入力されるブロック選択データＢＬＫが供給される。ＦＦ_B0〜ＦＦ_BQは、ＬＣＤコントローラ６０から、シリアル入力されるブロック選択データＢＬＫを順次取り込むためのクロック信号ＢＣＬＫが共通に供給される。ＦＦ_B0〜ＦＦ_BQは、ＦＦ_B0に供給されたブロック選択データＢＬＫを、クロック信号ＢＣＬＫに同期して順次シフトする。
【０１４３】
さらに、第２の構成例における走査ドライバ２２０は、イネーブル入出力信号ＥＩＯをブロック単位にバイパスするためのデータ切り替え回路（バイパス手段）２３４₀〜２３４_Q-1が設けられている。
【０１４４】
図１５（Ａ）、（Ｂ）に、データ切り替え回路の動作の概要を示す。
【０１４５】
第Ｐのブロック（１≦Ｐ≦Ｑ−１、Ｐは自然数）に対応して設けられたデータ切り替え回路２３４_Pは、ブロック選択データにより走査ラインの駆動を行うように指定された場合、図１５（Ａ）に示すように第（Ｐ−１）のブロックの最終段のＦＦからのシフト入力を順次シフトして、第（Ｐ＋１）のブロックに供給する。こうすることで、第Ｐのブロックのシフトレジスタを構成するＦＦのシフト出力に基づいて、第Ｐのブロックの走査ラインが駆動される。
【０１４６】
一方、データ切り替え回路２３４_Pは、ブロック選択データにより走査ラインの駆動を行わないように指定された場合、図１５（Ｂ）に示すように、第Ｐのブロックの初段のＦＦに入力されるシフト入力と、第Ｐのブロックの最終段のＦＦのシフト出力のうち、第Ｐのブロックの初段のＦＦに入力されるシフト入力をバイパスして第（Ｐ＋１）のブロックに供給する。
【０１４７】
例えば、ブロック選択データによりブロックＢ１の走査ライン駆動を行わないように指定した場合、ブロックＢ０のＦＦ₁に供給されるイネーブル入出力信号ＥＩＯは、ＦＦ₂〜ＦＦ₈によりクロック信号ＣＬＫに同期してシフトされるが、ブロックＢ１のＦＦ₉に対応して設けられたデータ切り替え回路２３４₁により、ブロックＢ２のＦＦ₁₇にＦＦ₈のシフト出力が供給されることになる。
【０１４８】
より具体的には、ブロックＢ０に対応して設けられたデータ切り替え回路２３４₀は、前段のブロックから供給されるシフト出力（ブロックＢ０ではＦＦ₁に供給されるイネーブル入出力信号ＥＩＯ）と、当該ブロックの最終段のＦＦのシフト出力（ブロックＢ０ではＦＦ₈から出力されるシフト出力）とを、当該ブロックのブロック選択データにより切り替える。データ切り替え回路２３４₀により切り替えらた出力信号は、ブロックＢ１に供給される。
【０１４９】
なお、このようなデータ切り替え回路は、所与のシフト方向切り替え信号ＳＨＬにより、イネーブル入出力信号ＥＩＯのシフト方向を切替可能とするために、各ブロックについて逆側に設けるようにすることも可能である。この場合、ブロックＢＱ〜Ｂ１に対応したデータ切り替え回路が設けられることになる。
【０１５０】
このような構成の走査ドライバ２２０においても、上述したようにブロック単位で表示エリアに設定された走査ラインについて１フレーム周期で走査駆動するが、ブロック単位で非表示エリアに設定された走査ラインを含む全走査ラインについても任意の奇数フレーム周期で走査駆動する。このため、走査ドライバ２２０では、ＬＣＤコントローラ６０により、走査駆動対象のブロックを変更するブロック選択データの更新が例えば帰線期間を利用して行われる。
【０１５１】
すなわち、ＬＣＤパネル２０の表示領域の全走査ラインを駆動するフレームの場合、ＬＣＤコントローラ６０は、走査ドライバ２２０の各ブロックに設けられたＦＦ_B0〜ＦＦ_BQに対し、全ブロックのブロック選択データが「１」となるように設定する。その後、ＬＣＤコントローラ６０は、所与の垂直走査周期で垂直同期信号、所与の水平走査周期で水平同期信号を、それぞれ走査ドライバ２２０に供給する。このとき、ＬＣＤコントローラ６０は、出力イネーブル信号ＸＯＥＶの論理レベル「Ｌ」の状態のままにすることで、ＣＭＯＳバッファ回路２３２₁〜２３２_Nは、ＬＳ₁〜ＬＳ_Nの論理レベルに対応した電位で各走査ラインＧ₁〜Ｇ_Nを順次駆動する。
【０１５２】
また、ＬＣＤコントローラ６０は、図示しないホストによってＬＣＤパネル２０の表示エリアのみを走査駆動するフレームの場合、ＬＣＤコントローラ６０は、走査ドライバ２２０の各ブロックに設けられたＦＦ_B0〜ＦＦ_BQに対し、表示エリアに設定されたブロックのブロック選択データが「１」、非表示エリアに設定されたブロックのブロック選択データが「０」となるように設定する。
【０１５３】
その後、ＬＣＤコントローラ６０は、上述したタイミングと同じタイミングの垂直同期信号及び水平同期信号を走査ドライバ２２０に供給する。このとき、ＬＣＤコントローラ６０は、出力イネーブル信号ＸＯＥＶの論理レベル「Ｌ」の状態のままにすることで、ＣＭＯＳバッファ回路２３２₁〜２３２_Nは、ブロック単位で設定されたブロック選択データが「０」の場合、ＡＮＤ回路によりＬＳの出力ノードの論理レベルがマスクされて論理レベル「Ｌ」となるため、当該走査ラインの駆動は行われない。
【０１５４】
図１６に、第２の構成例における走査ドライバ２２０によるパーシャル表示制御タイミングの一例を示す。
【０１５５】
ここでは、ブロックＢ１のみが表示エリアに設定され、ブロックＢ０、Ｂ２、・・・が非表示エリアに設定されているものとする。
【０１５６】
第２の構成例における走査ドライバ２２０についても、第１の構成例と同様に１フレーム目及び４フレーム目において、ブロックＢ０〜ＢＱに対応する全走査ラインを順次走査駆動し、２フレーム目及び３フレーム目において、表示エリアに設定されたブロックＢ１の走査ラインのみを走査駆動する。
【０１５７】
より具体的には、走査ドライバ２２０は、２フレーム目及び３フレーム目において、表示エリアに設定されたブロックの走査ラインにのみイネーブル入出力信号ＥＩＯが供給される。したがって、走査ドライバ２２０は、表示エリアに対応する期間Ｔ１１のみを走査駆動する。このとき、ＬＣＤコントローラ６０により制御される信号ドライバは、表示エリアに対応した画像データに基づいて信号ラインを駆動する。こうすることで、表示エリアに対応する走査タイミングだけ駆動を行えばよく、２フレーム目及び３フレーム目においては、走査駆動停止期間Ｔ１２を設けることができる。
【０１５８】
このため、２フレーム目及び３フレームにおいて、走査駆動停止期間の分だけ走査駆動する必要がなくなるので、その分低消費化が可能となる。
【０１５９】
こうすることで、不要な非表示エリアの走査駆動を省略することができ、低消費電力化を図ることができる。したがって、バッテリ駆動される電子機器において、高画質化を実現できるＴＦＴを用いたアクティブマトリクス型液晶パネルを採用することが可能となる。
【０１６０】
（変形例）
図１７に、第２の構成例における走査ドライバの変形例の構成を示す。
【０１６１】
ただし、図１６に示す走査ドライバと同一部分には同一符号を付し、適宜説明を省略する。
【０１６２】
本変形例における走査ドライバ２４０が、第２の構成例における走査ドライバ２２０と異なる点は、シフトレジスタ２４２において、クロック信号ＢＣＬＫのシフト出力に同期して、ブロック選択データＢＬＫをラッチ（ＬＴ）によりラッチさせるようにしたところにある。こうすることでも、ブロック単位にブロック選択データを設定することができ、上述した効果を得ることができる。
【０１６３】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述したＬＣＤパネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置にも適用可能である。
【０１６４】
また、本実施形態では、隣接する８走査ラインを１ブロックとして分割するものとして説明したが、これに限定されるものではない。また、隣接する複数の走査ラインごとに分割する必要もなく、所与の走査ライン間隔で選択した複数の走査ラインを１ブロックとして扱うようにしても良い。
【０１６５】
さらにまた、本実施形態における走査ドライバは、ライン反転駆動方式に限らず、フレーム反転駆動方式にも適用することができる。
【０１６６】
また、本実施形態では、表示装置に、ＬＣＤパネル、走査ドライバ及び信号ドライバを含むように構成したが、これに限定されるものではない。例えば、ＬＣＤパネルに、走査ドライバ及び信号ドライバを含んで構成するようにしても良い。
【０１６７】
さらに、本実施形態では、ＴＦＴ液晶を用いたアクティブマトリクス型液晶パネルを例に説明したが、これに限定されるものではない。
【図面の簡単な説明】
【図１】本実施形態における走査駆動回路（走査ドライバ）を適用した表示装置の構成の概要を示すブロック図である。
【図２】図１に示した信号ドライバの構成の概要を示すブロック図である。
【図３】図１に示した走査ドライバの構成の概要を示すブロック図である。
【図４】図１に示したＬＣＤコントローラの構成の概要を示すブロック図である。
【図５】図５（Ａ）は、フレーム反転駆動方式による信号ラインの駆動電圧及び対向電極電圧Ｖｃｏｍの波形を模式的に示す模式図である。図５（Ｂ）は、フレーム反転駆動方式を行った場合に、フレームごとに、各画素に対応した液晶容量に印加される電圧の極性を模式的に示す模式図である。
【図６】図６（Ａ）は、ライン反転駆動方式による信号ラインの駆動電圧及び対向電極電圧Ｖｃｏｍの波形を模式的に示す模式図である。図６（Ｂ）は、ライン反転駆動方式を行った場合に、フレームごとに、各画素に対応した液晶容量に印加される電圧の極性を模式的に示す模式図である。
【図７】液晶装置のＬＣＤパネルの駆動波形の一例を示す説明図である。
【図８】図８（Ａ）、（Ｂ）、（Ｃ）は、本実施形態における走査ドライバにより実現したパーシャル表示の一例を模式的に示す説明図である。
【図９】図９（Ａ）、（Ｂ）、（Ｃ）は、本実施形態における走査ドライバにより実現したパーシャル表示の他の例を模式的に示す説明図である。
【図１０】図１０（Ａ）、（Ｂ）は、本実施形態における走査ドライバの動作の一例を示す説明図である。
【図１１】第１の構成例における走査ドライバの構成の概要を示すブロック図である。
【図１２】第１の構成例における走査ドライバによるパーシャル表示制御タイミングの一例を示すタイミング図である。
【図１３】ホストによって行われるパーシャル表示制御の制御内容の一例を示すフロー図である。
【図１４】第２の構成例における走査ドライバの構成の概要を示すブロック図である。
【図１５】図１５（Ａ）、（Ｂ）は、データ切り替え回路の動作の概要を示す説明図である。
【図１６】第２の構成例における走査ドライバによるパーシャル表示制御タイミングの一例を示すタイミング図である。
【図１７】第２の構成例における走査ドライバの変形例の構成を示す構成図である。
【符号の説明】
１０液晶装置（表示装置）
２０ＬＣＤパネル（電気光学装置）
２２_nm ＴＦＴ
２４_nm 液晶容量
２６_nm 画素電極
２８_nm 対向電極
３０信号ドライバ
３２、２０２、２２２、２４２シフトレジスタ
３４、３６ラインラッチ
３８駆動電圧生成回路（ＤＡＣ）
４０信号ライン駆動回路
５０、２００、２２０、２４０走査ドライバ
５４、２０４、２２４、２２６Ｌ／Ｓ
５８、２０６、２２８走査ライン駆動回路
６０ＬＣＤコントローラ
６２制御回路
６４ＲＡＭ
６６ホストＩ／Ｏ
６８ＬＣＤＩ／Ｏ
７０コマンドシーケンサ
７２コマンド設定レジスタ
７４コントロール信号生成回路
８０電源回路
１００Ｂ、１０８Ｂ、１２０Ｂ、１２８Ｂ非表示エリア
１０２Ａ、１０６Ａ、１２２Ａ、１２６Ａ表示エリア
２１０₁〜２１０_N、２３０₁〜２３０_N ＡＮＤ回路
２１２₁〜２１２_N、２３２₁〜２３２_N ＣＭＯＳバッファ回路
２３４₁〜２３４_Q-1 データ切り替え回路
ＣＬＫクロック信号
ＥＩＯイネーブル入出力信号
ＬＰ水平同期信号
ＰＯＬ極性反転信号
ＸＯＥＶ出力イネーブル信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a scan drive circuit, a display device using the scan drive circuit, an electro-optical device, and a scan drive method.
[0002]
[Background Art and Problems to be Solved by the Invention]
For example, a liquid crystal panel is used for a display portion of an electronic device such as a mobile phone, and the power consumption and size and weight of the electronic device are reduced. As for this liquid crystal panel, when still images and moving images having high information properties are distributed due to the popularization of mobile phones in recent years, higher image quality is required.
[0003]
An active matrix liquid crystal panel using a thin film transistor (hereinafter abbreviated as TFT) liquid crystal is known as a liquid crystal panel that realizes high image quality in the display unit of such an electronic device. An active matrix type liquid crystal panel using TFT liquid crystal realizes high-speed response and high contrast compared to a simple matrix type liquid crystal panel using STN (SuperTwisted Nematic) liquid crystal by dynamic drive, and is suitable for displaying moving images and the like. .
[0004]
However, an active matrix liquid crystal panel using TFT liquid crystal consumes a large amount of power, and is difficult to employ as a display unit of a portable electronic device that is driven by a battery such as a cellular phone.
[0005]
The present invention has been made in view of the technical problems as described above, and an object of the present invention is to achieve a scanning drive circuit suitable for an active matrix liquid crystal panel that achieves both high image quality and low power consumption. Another object of the present invention is to provide a display device, an electro-optical device, and a scanning driving method using the same.
[0006]
[Means for Solving the Problems]
In order to solve the above-described problems, the present invention includes pixels specified by first to Nth (N is a natural number) scanning lines and first to Mth (M is a natural number) signal lines that intersect with each other. A scan driving circuit for driving first to Nth scanning lines of an electro-optical device, comprising first to Nth flip-flops connected in series with flip-flops provided corresponding to the scanning lines. Level shift means including a shift register that sequentially shifts a given pulse signal, and first to Nth level shifter circuits that shift and output voltage levels of output nodes of the first to Nth flip-flops; Scanning line driving means including first to Nth driving circuits for sequentially driving the first to Nth scanning lines corresponding to the logic levels of the output nodes of the first to Nth level shifter circuits, 1st to 1st Driving circuit of N, when the scanning lines of the first to N is divided into blocks for a plurality of scan lines, a scan line selected by the block units, characterized by scanning drive.
[0007]
Here, as the electro-optical device, for example, the first to Nth scanning lines and the first to Mth signal lines crossing each other, the first to Nth scanning lines, and the first to Mth signals. An N × M switching means connected to the line and an N × M pixel electrode connected to the switching means may be provided.
[0008]
Further, the scanning lines divided into block units may be a plurality of scanning lines adjacent to each other, or may be a plurality of scanning lines arbitrarily selected.
[0009]
According to the present invention, a scanning drive circuit that scans and drives a scanning line of an electro-optical device uses a block divided for each given scanning line as a unit, and drives the scanning line selected in this block unit. Since the scanning line driving means including the first to Nth driving circuits is provided, it is easy to perform partial display control including a display area that is scan-driven in units of blocks and a non-display area that is not scan-driven in units of blocks. To be able to do that. Thereby, the power consumption accompanying the scanning drive of a non-display area can be reduced. Further, this can effectively reduce the power consumption without depending on the inversion driving method such as the line inversion driving method or the frame inversion driving method.
[0010]
The present invention also provides an input terminal for inputting an output enable signal synchronized with each scan timing of the scan line of the scan driven block, and outputs of the first to Nth level shifter circuits based on the output enable signal. And first to Nth mask circuits for masking the logic levels of the nodes.
[0011]
Here, the first to Nth mask circuits for masking the logic level correspond to the first corresponding to the state of the output enable signal regardless of the logic level of the output node of the corresponding first to Nth level shifter circuit. The output nodes of the 1st to Nth level shifter circuits are set to a fixed state (for example, logic level “L”). Then, the masked signal is supplied to scanning line driving means including first to Nth driving circuits for sequentially driving the first to Nth scanning lines in the subsequent stage.
[0012]
In the present invention, since the first to Nth driving circuits that sequentially scan and drive the first to Nth scanning lines select each scanning line alternatively, the input terminals are connected to each scanning timing. By supplying the output enable signal, it is possible to prevent a given scan line from being driven without changing the scan drive timing. Therefore, partial display control can be easily realized by masking the logic level of the output node of each level shifter circuit with the output enable signal in accordance with the scanning timing of the scanning line in the non-display area. As a result, it is possible to reduce the amount of power consumed for scanning driving the scanning lines in the non-display area.
[0013]
Further, the present invention includes block selection data holding means for holding block selection data for designating a block to be scanned, and the first to Nth driving circuits are designated as blocks to be scanned by the block selection data. Each scanning line of the block is scan-driven.
[0014]
In the present invention, block selection data holding means is provided so that block selection data indicating whether or not to drive the scanning line of each block can be held in units of blocks. As a result, the first to Nth driving circuits that sequentially scan drive the scanning lines of the block selected by the block selection data can arbitrarily change the block to be scanned and driven, and can display a dynamically controllable partial display. It can be easily realized.
[0015]
The present invention also provides a shift input inputted to the first stage flip-flop of the P-th block among the first to N-th flip-flops constituting the shift register, and an output from the last stage flip-flop of the P-th block. And a bypass means for outputting to the (P + 1) -th block based on block selection data set corresponding to the P-th block. .
[0016]
In the present invention, a bypass means is provided, and a shift input input to a flip-flop provided corresponding to a scan line of a block designated as a block not to be driven by block selection data is input to a scan line of an adjacent block. It was made to bypass to the flip-flop provided correspondingly. Accordingly, since it is only necessary to perform scanning driving for the scanning lines of the block set in the display area, it is possible to reduce the power consumption for the driving time of the scanning lines in the non-display area within a given vertical scanning period.
[0017]
According to the present invention, the electro-optical device has a pixel electrode provided via a switching unit connected to the scanning line and the signal line corresponding to the pixel, and the pixel electrode is provided for each frame. When the polarity inversion driving of the applied voltage of the corresponding electro-optic element is performed, the scanning line driving means sequentially scans all scanning lines at given odd frame intervals of 3 frames or more.
[0018]
According to the present invention, the scanning line of the block set in the display area is scanned and driven at a cycle of one frame, while the scanning line of the block set in the non-display area is given a given odd frame interval of 3 frames or more. Therefore, it is possible to cope with the polarity inversion driving method in which the polarity of the applied voltage of the electro-optic element provided corresponding to the pixel is inverted. For example, the liquid crystal connected to the TFT It becomes possible to prevent the deterioration of the material.
[0019]
In the invention, it is preferable that the electro-optical device has a pixel electrode provided via a switching unit connected to the scanning line and the signal line corresponding to a pixel, and the scanning line driving unit includes at least It is characterized in that every time the designation of a block to be scanned and driven in block units is changed, all scanning lines are sequentially scanned and driven.
[0020]
According to the present invention, the scanning lines of the blocks set in the display area are scanned and driven at a cycle of one frame, while the scanning areas of the blocks set in the non-display area are set, changed, or deleted. Since refresh that performs scanning drive is performed every time, the electro-optical element provided corresponding to the pixel can be driven at a given frequency. Therefore, for example, gray display in a non-display area due to a TFT leak that is not scanned for a certain time can be eliminated.
[0021]
In the invention, it is preferable that the block unit is 8 scan line units.
[0022]
According to the present invention, it is possible to set a display area and a non-display area in units of character characters, thereby simplifying partial display control and providing an image by effective partial display.
[0023]
The display device according to the present invention scans and drives the electro-optical device having pixels specified by the first to Nth scanning lines and the plurality of signal lines intersecting each other, and the first to Nth scanning lines. The scanning drive circuit according to any one of the above, and a signal drive circuit that drives the signal line based on image data.
[0024]
According to the present invention, it is possible to provide a display device that realizes low power consumption through partial display control. For example, by applying an active matrix liquid crystal panel, high-quality partial display can also be realized. .
[0025]
The electro-optical device according to the aspect of the invention may include any one of the above-described pixels that are specified by the first to Nth scanning lines and the plurality of signal lines that intersect with each other, and that drives the first to Nth scanning lines. And a signal driving circuit for driving the signal line based on image data.
[0026]
According to the present invention, it is possible to provide an electro-optical device that achieves low power consumption through partial display control. For example, when applied to an active matrix liquid crystal panel, high-quality partial display can be realized. it can.
[0027]
The present invention also includes a shift register having first to Nth flip-flops in which flip-flops provided corresponding to the respective scan lines are connected in series, and sequentially shifting a given pulse signal, and the first Corresponding to the level conversion means including first to Nth level shifter circuits that shift and output the voltage level of the output node of the Nth flip-flop, and the logic levels of the output nodes of the first to Nth level shifter circuits Scanning line driving means including first to Nth driving circuits for sequentially driving the first to Nth scanning lines, and the first to Nth scanning lines and the first to Mth scanning lines intersecting each other. A scan driving method of a scan drive circuit for driving first to Nth scan lines of an electro-optical device having pixels specified by the signal lines, wherein the first to Nth scan lines are a plurality of scan lines. Every If divided into blocks, the scanning lines selected in block units, characterized in that it is sequentially scanned drive.
[0028]
According to the present invention, since partial display can be controlled in units of blocks, the control circuit can be simplified and the power consumption can be reduced. For example, when applied to an active matrix liquid crystal panel, a high Partial display with high image quality can also be realized.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
[0030]
1. Display device
1.1 Configuration of display device
FIG. 1 shows an outline of the configuration of a display device to which the scan drive circuit (scan driver) in this embodiment is applied.
[0031]
A liquid crystal device 10 as a display device includes a liquid crystal display (hereinafter abbreviated as LCD) panel 20, a signal driver (signal driving circuit) (a source driver in a narrow sense) 30, a scanning driver (scanning driving circuit). (Gate driver in a narrow sense) 50, LCD controller 60, and power supply circuit 80 are included.
[0032]
The LCD panel (electro-optical device in a broad sense) 20 is formed on a glass substrate, for example. On this glass substrate, a plurality of scanning lines arranged in the Y direction and extending in the X direction (in the narrow sense, gate lines) G ₁ ~ G _N (N is a natural number of 2 or more) and a plurality of signal lines arranged in the X direction and extending in the Y direction (in the narrow sense, source lines) signal lines S ₁ ~ S _M (M is a natural number of 2 or more). Scan line G _n (1 ≦ n ≦ N, n is a natural number) and signal line S _m Corresponding to the intersection with (1 ≦ m ≦ M, where m is a natural number), the TFT 22 _nm (Switching means in a broad sense) is provided.
[0033]
TFT22 _nm The gate electrode of the scan line G _n It is connected to the. TFT22 _nm The source electrode of the signal line S _m It is connected to the. TFT22 _nm The drain electrode is a liquid crystal capacitor (liquid crystal element in a broad sense) 24. _nm Pixel electrode 26 _nm It is connected to the.
[0034]
Liquid crystal capacity 24 _nm In the pixel electrode 26, _nm Counter electrode 28 facing _nm A liquid crystal is sealed between the electrodes, and the transmittance of the pixel changes according to the voltage applied between the electrodes.
[0035]
Counter electrode 28 _nm Is supplied with the counter electrode voltage Vcom generated by the power supply circuit 80.
[0036]
The signal driver 30 generates a signal line S of the LCD panel 20 based on the image data for one horizontal scanning unit. ₁ ~ S _M Drive.
[0037]
The scan driver 50 scans the scan line G of the LCD panel 20 in synchronization with the horizontal sync signal within one vertical scan period. ₁ ~ G _N Are sequentially scanned.
[0038]
The LCD controller 60 controls the signal driver 30, the scanning driver 50, and the power supply circuit 80 according to the contents set by a host such as a central processing unit (hereinafter abbreviated as CPU) (not shown). More specifically, the LCD controller 60 sets, for example, an operation mode and supplies an internally generated vertical synchronization signal and horizontal synchronization signal to the signal driver 30 and the scan driver 50, and supplies to the power supply circuit 80. Supplies the polarity inversion timing of the counter electrode voltage Vcom.
[0039]
The power supply circuit 80 generates a voltage level necessary for driving the liquid crystal of the LCD panel 20 and a counter electrode voltage Vcom based on a reference voltage supplied from the outside. Such various voltage levels are supplied to the signal driver 30, the scan driver 50, and the LCD panel 20. The counter electrode voltage Vcom is supplied to a counter electrode provided to face the pixel electrode of the TFT of the LCD panel 20.
[0040]
In the liquid crystal device 10 having such a configuration, the signal driver 30, the scanning driver 50, and the power supply circuit 80 cooperate to display and drive the LCD panel 20 based on image data supplied from outside under the control of the LCD controller 60. To do.
[0041]
In FIG. 1, the liquid crystal device 10 includes the LCD controller 60, but the LCD controller 60 may be provided outside the liquid crystal device 10. Alternatively, a host may be included in the liquid crystal device 10 together with the LCD controller 60.
[0042]
(Signal driver)
FIG. 2 shows an outline of the configuration of the signal driver shown in FIG.
[0043]
The signal driver 30 includes a shift register 32, line latches 34 and 36, a digital / analog conversion circuit (drive voltage generation circuit in a broad sense) 38, and a signal line drive circuit 40.
[0044]
The shift register 32 has a plurality of flip-flops, and these flip-flops are sequentially connected. When the shift register 32 holds the enable input / output signal EIO in synchronization with the clock signal CLK, the shift register 32 sequentially shifts the enable input / output signal EIO to the adjacent flip-flops in synchronization with the clock signal CLK.
[0045]
The shift register 32 is supplied with a shift direction switching signal SHL. The shift register 32 switches the shift direction of the image data (DIO) and the input / output direction of the enable input / output signal EIO by the shift direction switching signal SHL. Therefore, even if the position of the LCD controller 60 that supplies the image data to the signal driver 30 varies depending on the mounting state of the signal driver 30 by switching the shift direction by the shift direction switching signal SHL, the wiring Thus, flexible mounting can be achieved without increasing the mounting area.
[0046]
The line latch 34 receives image data (DIO) from the LCD controller 60 in units of, for example, 18 bits (6 bits (gradation data) × 3 (each RGB color)). The line latch 34 latches the image data (DIO) in synchronization with the enable input / output signal EIO sequentially shifted by each flip-flop of the shift register 32.
[0047]
The line latch 36 latches the image data of one horizontal scanning unit latched by the line latch 34 in synchronization with the horizontal synchronization signal LP supplied from the LCD controller 60.
[0048]
The DAC 38 generates an analog drive voltage for each signal line based on the image data.
[0049]
The signal line drive circuit 40 drives the signal line based on the drive voltage generated by the DAC 38.
[0050]
Such a signal driver 30 sequentially takes in image data of a given unit (for example, 18-bit unit) sequentially input from the LCD controller 60, and lines the image data of one horizontal scanning unit in synchronization with the horizontal synchronization signal LP. Once held by the latch 36. Then, each signal line is driven based on the image data. As a result, the drive voltage based on the image data is supplied to the source electrode of the TFT of the LCD panel 20.
[0051]
(Scanning driver)
FIG. 3 shows an outline of the configuration of the scan driver shown in FIG.
[0052]
The scanning driver 50 includes a shift register 52, level shifters (hereinafter abbreviated as L / S) 54 and 56, and a scanning line driving circuit 58.
[0053]
The shift register 52 is sequentially connected to flip-flops provided corresponding to the scanning lines. When the enable input / output signal EIO is held in the flip-flop in synchronization with the clock signal CLK, the shift register 52 sequentially shifts the enable input / output signal EIO to the adjacent flip-flop in synchronization with the clock signal CLK. The enable input / output signal EIO input here is a vertical synchronization signal supplied from the LCD controller 60.
[0054]
The L / S 54 shifts to a voltage level corresponding to the liquid crystal material of the LCD panel 20 and the transistor capability of the TFT. As this voltage level, for example, a high voltage level of 20 V to 50 V is required, and therefore a high breakdown voltage process different from other logic circuit units is used.
[0055]
The scanning line driving circuit 58 performs CMOS driving based on the driving voltage shifted by the L / S 54. The scan driver 50 has an L / S 56, and a voltage shift of the output enable signal XOEV supplied from the LCD controller 60 is performed. The scanning line driving circuit 58 is on / off controlled by the output enable signal XOEV shifted by the L / S 56.
[0056]
In such a scan driver 50, the enable input / output signal EIO input as the vertical synchronization signal is sequentially shifted to each flip-flop of the shift register 52 in synchronization with the clock signal CLK. Since each flip-flop of the shift register 52 is provided corresponding to each scanning line, the scanning lines are alternatively sequentially selected by the pulse of the vertical synchronizing signal held in each flip-flop. The selected scan line is driven by the scan line driving circuit 58 at the voltage level shifted by the L / S 54. As a result, a given scanning drive voltage is supplied to the TFT gate electrode of the LCD panel 20 in one vertical scanning cycle. At this time, the drain electrode of the TFT of the LCD panel 20 has substantially the same potential corresponding to the potential of the signal line connected to the source electrode.
[0057]
(LCD controller)
FIG. 4 shows an outline of the configuration of the LCD controller shown in FIG.
[0058]
The LCD controller 60 includes a control circuit 62, a random access memory (hereinafter abbreviated as RAM) (storage means in a broad sense) 64, a host input / output circuit (I / O) 66, and an LCD input / output circuit 68. including. Further, the control circuit 62 includes a command sequencer 70, a command setting register 72, and a control signal generation circuit 74.
[0059]
The control circuit 62 performs various operation mode settings and synchronization control of the signal driver 30, the scan driver 50, and the power supply circuit 80 in accordance with the contents set by the host. More specifically, the command sequencer 70 generates synchronization timing by the control signal generation circuit 74 based on the contents set in the command setting register 72 in accordance with an instruction from the host, Or set a given mode of operation.
[0060]
The RAM 64 has a function as a frame buffer for displaying an image and also serves as a work area for the control circuit 62.
[0061]
The LCD controller 60 is supplied with image data and command data for controlling the signal driver 30 and the scan driver 50 via the host I / O 66. The host I / O 66 is connected to a CPU, a digital signal processor (DSP), or a microprocessor unit (MPU) (not shown).
[0062]
The LCD controller 60 is supplied with still image data as image data from a CPU (not shown) or with moving image data from a DSP or MPU. In addition, the LCD controller 60 is supplied with command contents by a CPU (not shown) for register contents for controlling the signal driver 30 or the scanning driver 50 and data for setting various operation modes.
[0063]
Image data and command data may be supplied through separate data buses, or the data buses may be shared. In this case, for example, by making it possible to identify whether the data on the data bus is image data or command data based on the signal level input to the command (CoMmanD: CMD) terminal, the image data and the command data can be identified. Sharing is easy, and the mounting area can be reduced.
[0064]
When the image data is supplied, the LCD controller 60 holds the image data in the RAM 64 as a frame buffer. On the other hand, when command data is supplied, the LCD controller 60 holds it in the command setting register 72 or the RAM 64.
[0065]
The command sequencer 70 causes the control signal generation circuit 74 to generate various timing signals according to the contents set in the command setting register 72. Further, the command sequencer 70 sets the mode of the signal driver 30, the scanning driver 50, or the power supply circuit 80 via the LCD input / output circuit 68 according to the contents set in the command setting register 72.
[0066]
The command sequencer 70 generates image data in a given format from the image data stored in the RAM 64 at the display timing generated by the control signal generation circuit 74, and the signal driver via the LCD input / output circuit 68. 30.
[0067]
1.2 Inversion drive system
By the way, when the liquid crystal is driven to display, it is necessary to periodically discharge the charges accumulated in the liquid crystal capacitor from the viewpoint of durability and contrast of the liquid crystal. Therefore, in the liquid crystal device 10 described above, the polarity of the voltage applied to the liquid crystal is reversed at a given period by alternating drive. As this alternating drive method, for example, there are a frame inversion drive method and a line inversion drive method.
[0068]
The frame inversion driving method is a method of inverting the polarity of the voltage applied to the liquid crystal capacitor for each frame. On the other hand, the line inversion driving method is a method of inverting the polarity of the voltage applied to the liquid crystal capacitance for each line. Also in the case of the line inversion driving method, if attention is paid to each line, the polarity of the voltage applied to the liquid crystal capacitor in the frame period is also inverted.
[0069]
FIGS. 5A and 5B are diagrams for explaining the operation of the frame inversion driving method. FIG. 5A schematically shows waveforms of the signal line driving voltage and the counter electrode voltage Vcom by the frame inversion driving method. FIG. 5B schematically shows the polarity of the voltage applied to the liquid crystal capacitor corresponding to each pixel for each frame when the frame inversion driving method is performed.
[0070]
In the frame inversion driving method, as shown in FIG. 5A, the polarity of the driving voltage applied to the signal line is inverted every frame period. That is, the voltage V supplied to the source electrode of the TFT connected to the signal line _S The frame f1 has a positive polarity “+ V” and the subsequent frame f2 has a negative polarity “−V”. On the other hand, the counter electrode voltage Vcom supplied to the counter electrode facing the pixel electrode connected to the drain electrode of the TFT is also inverted in synchronization with the polarity inversion period of the drive voltage of the signal line.
[0071]
Since the voltage difference between the pixel electrode and the counter electrode is applied to the liquid crystal capacitor, a positive polarity voltage is applied to the frame f1 and a negative polarity voltage is applied to the frame 2 as shown in FIG. 5B. Become.
[0072]
6A and 6B are diagrams for explaining the operation of the line inversion driving method.
[0073]
FIG. 6A schematically shows waveforms of the signal line driving voltage and the counter electrode voltage Vcom by the line inversion driving method. FIG. 6B schematically shows the polarity of the voltage applied to the liquid crystal capacitance corresponding to each pixel for each frame when the line inversion driving method is performed.
[0074]
In the line inversion driving method, as shown in FIG. 6A, the polarity of the driving voltage applied to the signal line is inverted every horizontal scanning period (1H) and every frame period. That is, the voltage V supplied to the source electrode of the TFT connected to the signal line _S Is positive polarity “+ V” at 1H of the frame f1, and negative polarity “−V” at 2H. The voltage Vs has a negative polarity “−V” at 1H of the frame f2 and a positive polarity “+ V” at 2H.
[0075]
On the other hand, the counter electrode voltage Vcom supplied to the counter electrode facing the pixel electrode connected to the drain electrode of the TFT is also inverted in synchronization with the polarity inversion period of the drive voltage of the signal line.
[0076]
Since the voltage difference between the pixel electrode and the counter electrode is applied to the liquid crystal capacitor, the polarity is inverted for each scanning line, so that the polarity is set for each line in the frame period as shown in FIG. Will be applied respectively.
[0077]
In general, the line inversion driving method has a change cycle of one line cycle compared to the frame inversion driving method, which contributes to improvement in image quality but consumes more power.
[0078]
1.3 LCD driving waveform
FIG. 7 shows an example of a driving waveform of the LCD panel 20 of the liquid crystal device 10 having the above-described configuration. Here, a case of driving by a line inversion driving method is shown.
[0079]
As described above, in the liquid crystal device 10, the signal driver 30, the scan driver 50, and the power supply circuit 80 are controlled according to the display timing generated by the LCD controller 60. The LCD controller 60 sequentially transfers the image data of one horizontal scanning unit to the signal driver 30 and supplies the internally generated horizontal synchronization signal and the polarity inversion signal POL indicating the inversion driving timing. In addition, the LCD controller 60 supplies an internally generated vertical synchronization signal to the scan driver 50. Further, the LCD controller 60 supplies the common electrode voltage polarity inversion signal VCOM to the power supply circuit 80.
[0080]
Thereby, the signal driver 30 drives the signal line based on the image data of one horizontal scanning unit in synchronization with the horizontal synchronizing signal. The scan driver 50 sequentially scans the scan lines connected to the gate electrodes of the TFTs arranged in a matrix on the LCD panel 20 with the drive voltage Vg using the vertical synchronization signal as a trigger. The power supply circuit 80 supplies the internally generated counter electrode voltage Vcom to each counter electrode of the LCD panel 20 while performing polarity inversion in synchronization with the counter electrode voltage polarity inversion signal VCOM.
[0081]
The liquid crystal capacitor is charged with a charge corresponding to the voltage Vcom between the pixel electrode connected to the drain electrode of the TFT and the counter electrode. Therefore, the pixel electrode voltage Vp held by the charge accumulated in the liquid crystal capacitance is given by the given threshold V _CL If it exceeds, image display becomes possible. Pixel electrode voltage Vp is given threshold V _CL If it exceeds, the transmittance of the pixel changes according to the voltage level, and gradation expression becomes possible.
[0082]
2. Scan driver
2.1 Scan drive control in block units
The scan driver 50 in the present embodiment can realize partial display by sequentially scanning and driving each scan line of a designated block with a block divided for each given signal line as a unit. It has become.
[0083]
More specifically, the scan driver 50 according to the present embodiment sequentially scans scan lines corresponding to display areas set in units of blocks, and scans scan lines corresponding to non-display areas in units of blocks. Do not drive. By doing so, scanning driving of unnecessary non-display areas can be omitted, and power consumption can be reduced. Therefore, when an active matrix liquid crystal panel using TFTs capable of realizing high image quality is adopted in battery-driven electronic devices, it can be used for a longer time than before.
[0084]
In the present embodiment, this block is in units of 8 scan lines. Thus, the display area of the LCD panel 20 can be set in units of character characters (1 byte). Therefore, in an electronic device that displays character characters such as a mobile phone, the display area can be efficiently set and its image is displayed. Display is possible.
[0085]
FIGS. 8A, 8B, and 8C schematically show an example of partial display realized by the scan driver in this embodiment.
[0086]
For example, as shown in FIG. 8A, with respect to the LCD panel 20, the signal driver 30 is arranged so that a plurality of signal lines are arranged in the Y direction, and the plurality of scanning lines are arranged in the X direction. When the scanning driver 50 is disposed in the non-display area 100B, the non-display area 100B is set in units of blocks as shown in FIG. In this way, only the scanning lines of the blocks corresponding to the display areas 102A and 104A need be sequentially scanned.
[0087]
Alternatively, by setting the display area 106A in units of blocks as shown in FIG. 8C, it is not necessary to scan drive the scanning lines of the blocks corresponding to the non-display areas 108B and 110B. In FIGS. 8B and 8C, a plurality of non-display areas or display areas may be set.
[0088]
9A, 9B, and 9C schematically show other examples of partial display realized by the scan driver according to the present embodiment.
[0089]
In this case, as shown in FIG. 9A, with respect to the LCD panel 20, the signal driver 30 is arranged so that a plurality of signal lines are arranged in the X direction, and the plurality of scanning lines are arranged in the Y direction. If the scan driver 50 is arranged as described above, the non-display area 120B is set in units of blocks as shown in FIG. 9B, so that only the scan lines of the blocks corresponding to the display areas 122A and 124A are sequentially scanned and driven. Good.
[0090]
Alternatively, as shown in FIG. 9C, by setting the display area 126A in units of blocks, there is no need to scan drive the scanning lines of the blocks corresponding to the non-display areas 128B and 130B. In FIGS. 9B and 9C, a plurality of non-display areas or display areas may be set.
[0091]
Each display area may be divided into, for example, a still image display area and a moving image display area. In this way, it is possible to provide a screen that is easy for the user to see and reduce power consumption.
[0092]
2.2 Refresh
Until now, in an active matrix liquid crystal panel using TFTs, partial display control that can be dynamically switched has not been performed. As described above, the AC drive is performed, for example, every 1/60 second in relation to the life of the liquid crystal. However, since the liquid crystal deteriorates if the gate electrode is turned on while the charge is accumulated in the liquid crystal capacitor, it is necessary to discharge the charge accumulated in the liquid crystal capacitor. Therefore, in an active matrix liquid crystal panel using TFTs, the voltage difference between the pixel electrode and the counter electrode of the liquid crystal capacitor is set to 0 for the non-display area.
[0093]
However, since the charge gradually accumulates in the liquid crystal capacitance due to the leakage of the TFT, even if the TFT gate electrode is kept off, the threshold V _CL As a result, the transmissivity of the pixel changes, for example, gray display is performed, and so-called partial display cannot be performed.
[0094]
That is, in the case of a passive matrix type liquid crystal panel using STN liquid crystal, the partial display control method that can be easily realized unless it is driven by scanning cannot be directly applied to an active matrix type liquid crystal panel using TFTs. Therefore, until now, when a non-display area is set in an active matrix type liquid crystal panel using TFTs, it has to be fixedly set when the power is turned on, and partial display control capable of dynamically switching cannot be performed.
[0095]
On the other hand, in this embodiment, the partial display control which can be switched dynamically is realized by controlling the voltage of the gate electrode of the TFT. And by this partial display control, it becomes possible to reduce or reduce the electric power consumed for the scanning drive of a non-display area.
[0096]
More specifically, the scan driver 50 according to the present embodiment scans the scan lines set in the display area in units of blocks in one frame period, and includes the scan lines set in the non-display area in units of blocks. All the scanning lines are scanned and driven at an arbitrary odd frame period of 3 frames or more.
[0097]
10A and 10B show an example of the operation of the scan driver 50 in the present embodiment.
[0098]
For example, when a plurality of scanning lines are arranged in the Y-axis direction of the LCD panel 20, it is assumed that display areas and non-display areas A and B are set in units of blocks as shown in FIG. .
[0099]
In the present embodiment, the scan driver 50 is configured such that, for example, as shown in FIG. 10 (B), when the first frame is a frame that sequentially scans all the scan lines of the blocks in the display area and the non-display areas A and B. All the scanning lines of the LCD panel 20 are sequentially scanned and driven in the fourth frame after the frame is opened. That is, in FIG. 10B, all the scanning lines of the LCD panel 20 are scan-driven at a cycle of 3 frames.
[0100]
For example, when the polarity of the applied voltage of the liquid crystal capacitor in the first frame is positive, the polarity of the applied voltage of the liquid crystal capacitor in the fourth frame is negative, and the polarity of the applied voltage of the liquid crystal capacitor in the seventh frame is positive. AC drive can be realized. Moreover, since the scan lines corresponding to the non-display areas A and B are not scan-driven in the second and third frames between the frames (first and fourth frames) in which all the scan lines are scan-driven, the corresponding amount It becomes possible to reduce power consumption.
[0101]
As a result, the polarity of the voltage applied to the liquid crystal capacitor can be reversed and the power consumption can be reduced by reducing unnecessary scanning drive when the active matrix liquid crystal panel using TFTs is driven with alternating current in the frame period. It becomes.
[0102]
Hereinafter, a specific configuration example of the scan driver 50 in the present embodiment will be described.
[0103]
3. Specific example of configuration of scan driver in this embodiment
3.1 First configuration example
FIG. 11 shows an outline of the configuration of the scan driver in the first configuration example.
[0104]
The scan driver 200 in the first configuration example includes a shift register 202, L / S 204 and 206, and a scan line driving circuit 208.
[0105]
The shift register 202 is connected to the scanning line G ₁ ~ G _N Flip-flops (Flip-Flop: hereinafter abbreviated as FF) provided corresponding to each of the (first to Nth scanning lines). ₁ ~ FF _N (First to Nth FFs) are connected in series. FF ₁ The enable input / output signal EIO supplied from the LCD controller 60 is supplied to (first FF). Also, FF ₁ ~ FF _N Similarly, the clock signal CLK is supplied from the LCD controller 60. Therefore, FF ₁ ~ FF _N Sequentially shifts the enable input / output signal EIO (given pulse signal) in synchronization with the clock signal CLK.
[0106]
The enable input / output signal EIO supplied from the LCD controller 60 is a vertical synchronization signal. The clock signal CLK supplied from the LCD controller 60 is a horizontal synchronization signal.
[0107]
L / S 204 is scan line G ₁ ~ G _N Level shifter circuit LS provided corresponding to each of ₁ ~ LS _N (First to Nth level shifter circuits) and corresponding FFs ₁ ~ FF _N The voltage level on the high potential side of the stored data is shifted to a voltage level of 20 to 50V, for example.
[0108]
The L / S 206 shifts the voltage level on the high potential side of the inverted signal of the output enable signal XOEV supplied from the LCD controller 60 to a voltage level of 20 V to 50 V, for example.
[0109]
The scan line driving circuit 208 ₁ ~ G _N Corresponding to each of the AND circuit 210 as a mask circuit. ₁ ~ 210 _N CMOS buffer circuit 212 ₁ ~ 212 _N including. AND circuit 210 ₁ ~ 210 _N And CMOS buffer circuit 212 ₁ ~ 212 _N Is formed by the above-described high withstand voltage process operable at a voltage level of, for example, 20V to 50V. This voltage level is determined according to, for example, the liquid crystal material of the LCD panel 20 to be driven.
[0110]
The scan driver 200 having such a configuration sequentially scans and drives the scan lines set in the display area by the timing control of the output enable signal XOEV supplied from the LCD controller 60.
[0111]
That is, the LCD controller 60 in which the display area of the LCD panel 20 is set as a display area by a host (not shown) scans the vertical synchronization signal at a given vertical scanning period and the horizontal synchronization signal at a given horizontal scanning period, respectively. Supplied to the driver 200. At this time, the LCD controller 60 maintains the state of the logic level “L” of the output enable signal XOEV, thereby the CMOS buffer circuit 212. ₁ ~ 212 _N LS ₁ ~ LS _N Each scanning line G at a potential corresponding to the logic level of ₁ ~ G _N Are driven sequentially.
[0112]
On the other hand, the LCD controller 60 in which the non-display area is set in the display area of the LCD panel 20 is synchronized with the vertical synchronization signal and horizontal synchronization signal at the same timing as described above, and the scanning timing of the scanning line corresponding to the non-display area. Then, an output enable signal XOEV having a logic level “H” is supplied to the scan driver 200.
[0113]
That is, the scanning line G ₁ ~ G _N Since the output enable signal XOEV is supplied in accordance with the scanning timing corresponding to the non-display area, the logical level of the output node of the LS is masked by the AND circuit and the logical level “L” is driven. Therefore, the scanning line is not driven. In the first configuration example, partial display control is performed with 8 scan line units as one block. Therefore, the LCD controller 60 supplies an output enable signal XOEV that is controlled in units of blocks to the scan driver 200.
[0114]
FIG. 12 shows an example of partial display control timing by the scan driver 200 in the first configuration example.
[0115]
Here, it is assumed that only the block B1 is set as the display area and the blocks B0, B2,... Are set as the non-display area.
[0116]
As described above, in order to prevent the deterioration of the liquid crystal, it is necessary to discharge the charge accumulated in the liquid crystal capacitor connected to the TFT at a given frequency. Scan driver 200 is odd (2 ⁱ -1 and i are natural numbers) All the scanning lines of the LCD panel 20 are sequentially driven in a frame cycle. Note that when all the scan lines of the LCD panel 20 are sequentially driven in one frame period (i = 1), the scan driver 200 cannot obtain the effect of low power consumption associated with the partial display control. It is desirable that the cycle is longer than the cycle. Although the frame period depends on the liquid crystal material, the frame period can be set longer as the scanning drive voltage is lower. FIG. 12 shows a case where all the scanning lines are sequentially driven in 3 (i = 2) frame periods.
[0117]
That is, the scan driver 200 sequentially scans and drives all the scan lines in the first frame and the fourth frame.
[0118]
More specifically, in the first frame and the fourth frame, when the scan driver 200 captures the input / output enable signal EIO in synchronization with the clock signal CLK, the FF of the shift register 202 ₁ ~ FF _N Shift sequentially. The LCD controller 60 supplies the scan driver 200 with an output enable signal XOEV whose logic level is “L” in accordance with the scan timing of the scan line of each block. In the scan driver 200, the AND circuit 210 of the scan line drive circuit 208. ₁ ~ 210 _N LS ₁ ~ LS _N The potential of the output node of the CMOS buffer circuit 212 is used as it is. ₁ ~ 212 _N To supply. Therefore, scan line G ₁ ~ G _N Scanning driving is sequentially performed on the gate electrode of the TFT connected to, and the potential connected to the signal line is applied to the liquid crystal capacitor. At this time, a voltage is applied to the pixel electrode of the liquid crystal capacitor so that the voltage difference from the counter electrode voltage Vcom of the liquid crystal capacitor is smaller than a given threshold value VCL of the liquid crystal. Alternatively, a voltage equivalent to the counter electrode voltage Vcom of the liquid crystal capacitor can be applied to the pixel electrode of the liquid crystal capacitor.
[0119]
The scan driver 200 sequentially scans and drives only the scan lines corresponding to the display area in the second and third frames between the first frame and the fourth frame, and scans corresponding to the non-display area. Do not drive the line.
[0120]
More specifically, in the second and third frames, when the scan driver 200 captures the input / output enable signal EIO in synchronization with the clock signal CLK, the FF of the shift register 202 ₁ ~ FF _N Shift sequentially. The LCD controller 60 scans the scanning line G of the block B0 set in the non-display area. ₁ ~ G ₈ The output enable signal XOEV whose logic level becomes “H” is supplied to the scan driver 200 in synchronization with the scan timing T0. Therefore, in the scan driver 200, the AND circuit 210 of the scan line driving circuit 208. ₁ ~ 210 ₈ LS ₁ ~ LS ₈ The logic level of the output node is masked and the logic level is set to “L”. As a result, the scanning line G ₁ ~ G ₈ The potential on the low potential side remains supplied to the gate electrode of the TFT connected to.
[0121]
The LCD controller 60 also scans the scanning line G of the block B1 set in the display area. ₉ ~ G ₁₆ The output enable signal XOEV whose logic level is “L” is supplied to the scan driver 200 in synchronization with the scan timing T1. Therefore, in the scan driver 200, the AND circuit 210 of the scan line driving circuit 208. ₉ 210 ₁₆ LS ₉ ~ LS ₁₆ The potential of the output node of the CMOS buffer circuit 212 is used as it is. ₉ ~ 212 ₁₆ To supply. As a result, the scanning line G ₉ ~ G ₁₆ Scanning driving is sequentially performed on the gate electrode of the TFT connected to, and the potential connected to the signal line is applied to the liquid crystal capacitor.
[0122]
Further, the LCD controller 60 scans the scanning line G of the block B2 set in the non-display area. ₁₇ ~ G _{twenty four} In synchronization with the scanning timing T2, the output enable signal XOEV whose logic level is “H” is supplied to the scanning driver 200, and the driving to the scanning line is stopped similarly to the scanning timing T1.
[0123]
(Other refresh timings)
The LCD controller 60 that supplies the output enable signal XOEV to the scan driver 200 receives a command or image data from a host (not shown), and controls the scan driver 200 and the signal driver 30 according to the contents.
[0124]
FIG. 13 shows an example of the contents of partial display control performed by such a host.
[0125]
A host (eg, CPU) (not shown) monitors the occurrence of, for example, a display area setting event, a display area disappearance event, or a display area change event according to a program stored in a memory or the like (step S10: N, step S12: N). Step S14: N).
[0126]
When the host detects the occurrence of the display area setting event (step S10: Y), the host transmits a command for designating the scanning line for setting the display area to the LCD controller 60 (step S11), and the next event occurrence is detected. Monitor (return).
[0127]
When the LCD controller 60 receives the command specified in step S11, under the control of the command sequencer 70, the control signal generation circuit 74 sets the logic level of the output enable signal XOEV to “L” and scans all the scan lines. Drive to refresh. The LCD controller 60 designates the refreshed frame as the first frame shown in FIG. 12, and the second and subsequent frames are shown in FIG. 12 in accordance with the scanning timing of the scanning line corresponding to the display area designated by the host. Partial display control is performed at the same timing.
[0128]
When the host detects the occurrence of the display area disappearance event (step S10: N, step S12: Y), it sends a command to update the display area to the LCD controller 60 (step S13), and monitors the next event occurrence. (Return)
[0129]
When the LCD controller 60 receives the command specified in step S13, under the control of the command sequencer 70, the control signal generation circuit 74 sets the logic level of the output enable signal XOEV to “L” and scans all scan lines. Drive to refresh. The LCD controller 60 sets the refreshed frame as the first frame shown in FIG. 12, and in the second and subsequent frames, adjusts the scanning timing of the scanning line corresponding to the display area after disappearance instructed by the host. Partial display control is performed at the timing shown in FIG.
[0130]
When the host detects the occurrence of the display area change event (step S10: N, step S12: Y), the host transmits a command for changing the display area to the LCD controller 60 (step S15), and monitors the next event occurrence. (Return)
[0131]
When the LCD controller 60 receives the command specified in step S15, under the control of the command sequencer 70, the control signal generation circuit 74 sets the logic level of the output enable signal XOEV to “L” and scans all the scan lines. Drive to refresh. The LCD controller 60 sets the refreshed frame as the first frame shown in FIG. 12, and the second and subsequent frames are displayed in accordance with the scanning timing of the scanning line corresponding to the changed display area instructed by the host. Partial display control is performed at the timing shown in FIG.
[0132]
In this way, every time an event in which the setting value of the display area is updated is detected, all the scanning lines are sequentially scanned and driven as the first frame as shown in FIG. Appropriate partial display control can be performed while minimizing scanning of the area.
[0133]
3.2 Second configuration example
The scan driver in the first configuration example performs the partial display control according to the timing controlled by the LCD controller. However, the scan driver in the second configuration example performs the partial display control without being controlled by the LCD controller. Can be done. Therefore, the scan driver in the second configuration example includes a block selection register that holds block selection data specified in units of blocks. The scanning line of each block is subjected to on / off control of scanning driving based on block selection data set corresponding to each block.
[0134]
FIG. 14 shows an outline of the configuration of the scan driver in the second configuration example.
[0135]
The scan driver 220 in the second configuration example includes a shift register 222, L / S 224 and 226, and a scan line driving circuit 228.
[0136]
The shift register 222 is connected to the scanning line G ₁ ~ G _N FF provided corresponding to each of (first to Nth scanning lines) ₁ ~ FF _N (First to Nth FFs) are connected in series. FF ₁ The enable input / output signal EIO supplied from the LCD controller 60 is supplied to (first FF). Also, FF ₁ ~ FF _N Similarly, the clock signal CLK supplied from the LCD controller 60 is supplied. Therefore, FF ₁ ~ FF _N Sequentially shifts the enable input / output signal EIO (given pulse signal) in synchronization with the clock signal CLK.
[0137]
The input enable signal supplied from the LCD controller 60 is a vertical synchronization signal. The clock signal CLK supplied from the LCD controller 60 is a horizontal synchronization signal.
[0138]
L / S 224 is scan line G ₁ ~ G _N Level shifter circuit LS provided corresponding to each of ₁ ~ LS _N (First to Nth LS circuits) and corresponding FFs ₁ ~ FF _N The voltage level on the high potential side of the stored data is shifted to a voltage level of 20 V to 50 V, for example.
[0139]
The L / S 226 shifts the voltage level on the high potential side of the inverted signal of the output enable signal XOEV supplied from the LCD controller 60 to a voltage level of 20V to 50V, for example.
[0140]
The scanning line driving circuit 228 is configured to scan the scanning line G ₁ ~ G _N Corresponding to each of the AND circuit 230 as a mask circuit. ₁ ~ 230 _N CMOS buffer circuit 232 ₁ ~ 232 _N including. AND circuit 230 ₁ ~ 230 _N And CMOS buffer circuit 232 ₁ ~ 232 _N Is formed by the above-described high withstand voltage process operable at a voltage level of, for example, 20V to 50V. This voltage level is determined according to, for example, the liquid crystal material of the LCD panel 20 to be driven.
[0141]
AND circuit 230 ₁ ~ 230 _N LS ₁ ~ LS _N FF level-shifted by ₁ ~ FF _N Is masked by the output enable signal XOEV level-shifted by the L / S 226 and the block selection data specified in block units. More specifically, when the block selection data is set to “0”, the LS is output regardless of the logic level of the output enable signal XOEV. ₁ ~ LS _N The logic level of the output node is masked to “L”. Further, when the block selection data is set to “1”, when the logic level of the output enable signal XOEV is “L”, the LS ₁ ~ LS _N The logic level of the output node is masked to “L”.
[0142]
Block selection data is FF provided in block units. _B0 ~ FF _BQ Retained. FF _B0 Is supplied with block selection data BLK serially input from the LCD controller 60. FF _B0 ~ FF _BQ The LCD controller 60 is commonly supplied with a clock signal BCLK for sequentially fetching serially input block selection data BLK. FF _B0 ~ FF _BQ Is FF _B0 Are sequentially shifted in synchronization with the clock signal BCLK.
[0143]
Further, the scan driver 220 in the second configuration example has a data switching circuit (bypass means) 234 for bypassing the enable input / output signal EIO in units of blocks. ₀ ~ 234 _Q-1 Is provided.
[0144]
15A and 15B show an outline of the operation of the data switching circuit.
[0145]
A data switching circuit 234 provided corresponding to the Pth block (1 ≦ P ≦ Q−1, P is a natural number). _P When the scan selection is designated by the block selection data, the shift input from the FF at the final stage of the (P-1) th block is sequentially shifted as shown in FIG. , To the (P + 1) th block. In this way, the scan line of the Pth block is driven based on the shift output of the FFs constituting the shift register of the Pth block.
[0146]
On the other hand, the data switching circuit 234 _P When it is specified by the block selection data that the scanning line is not driven, as shown in FIG. 15B, the shift input inputted to the first stage FF of the Pth block and the Pth block Of the last stage FF, the shift input inputted to the first stage FF of the Pth block is bypassed and supplied to the (P + 1) th block.
[0147]
For example, when the block selection data specifies that the scanning line drive of the block B1 is not performed, the FF of the block B0 ₁ The enable input / output signal EIO supplied to the ₂ ~ FF ₈ Is shifted in synchronization with the clock signal CLK, but the FF of the block B1 ₉ The data switching circuit 234 provided corresponding to ₁ FF of block B2 ₁₇ FF ₈ Shift output is supplied.
[0148]
More specifically, the data switching circuit 234 provided corresponding to the block B0. ₀ Is the shift output (FF in block B0) supplied from the previous block. ₁ Enable input / output signal EIO) and the shift output of the last stage FF of the block (FF in block B0) ₈ The shift output is output by the block selection data of the block. Data switching circuit 234 ₀ The output signal switched by is supplied to the block B1.
[0149]
Such a data switching circuit can be provided on the opposite side of each block so that the shift direction of the enable input / output signal EIO can be switched by a given shift direction switching signal SHL. is there. In this case, a data switching circuit corresponding to the blocks BQ to B1 is provided.
[0150]
Also in the scan driver 220 having such a configuration, the scan line set in the display area in block units as described above is scanned and driven in one frame period, but includes the scan line set in the non-display area in block units. All the scanning lines are also scanned and driven at an arbitrary odd frame period. Therefore, in the scan driver 220, the LCD controller 60 updates the block selection data for changing the scan drive target block, for example, using the blanking period.
[0151]
That is, in the case of a frame that drives all the scanning lines in the display area of the LCD panel 20, the LCD controller 60 includes an FF provided in each block of the scanning driver 220. _B0 ~ FF _BQ On the other hand, the block selection data of all blocks is set to “1”. Thereafter, the LCD controller 60 supplies the vertical synchronizing signal in a given vertical scanning cycle and the horizontal synchronizing signal in a given horizontal scanning cycle to the scanning driver 220, respectively. At this time, the LCD controller 60 keeps the state of the logic level “L” of the output enable signal XOEV, thereby the CMOS buffer circuit 232. ₁ ~ 232 _N LS ₁ ~ LS _N Each scanning line G at a potential corresponding to the logic level of ₁ ~ G _N Are driven sequentially.
[0152]
In the case where the LCD controller 60 is a frame that scans only the display area of the LCD panel 20 by a host (not shown), the LCD controller 60 is a FF provided in each block of the scan driver 220. _B0 ~ FF _BQ On the other hand, the block selection data of the block set in the display area is set to “1”, and the block selection data of the block set in the non-display area is set to “0”.
[0153]
Thereafter, the LCD controller 60 supplies the scan driver 220 with a vertical synchronization signal and a horizontal synchronization signal having the same timing as described above. At this time, the LCD controller 60 keeps the state of the logic level “L” of the output enable signal XOEV, thereby the CMOS buffer circuit 232. ₁ ~ 232 _N When the block selection data set for each block is “0”, the logical level of the output node of the LS is masked by the AND circuit to become the logical level “L”, so that the scanning line is not driven. .
[0154]
FIG. 16 shows an example of partial display control timing by the scan driver 220 in the second configuration example.
[0155]
Here, it is assumed that only the block B1 is set as the display area and the blocks B0, B2,... Are set as the non-display area.
[0156]
Similarly to the first configuration example, the scan driver 220 in the second configuration example sequentially drives all the scan lines corresponding to the blocks B0 to BQ in the first frame and the fourth frame, and performs the second frame and the third frame. In the frame, only the scanning line of the block B1 set in the display area is scan-driven.
[0157]
More specifically, the scan driver 220 supplies the enable input / output signal EIO only to the scan lines of the blocks set in the display area in the second and third frames. Accordingly, the scan driver 220 scans and drives only the period T11 corresponding to the display area. At this time, the signal driver controlled by the LCD controller 60 drives the signal line based on the image data corresponding to the display area. In this way, it is sufficient to drive only at the scanning timing corresponding to the display area, and the scanning drive stop period T12 can be provided in the second frame and the third frame.
[0158]
For this reason, in the second frame and the third frame, it is not necessary to perform the scanning driving for the scanning driving stop period, so that the consumption can be reduced correspondingly.
[0159]
By doing so, scanning driving of unnecessary non-display areas can be omitted, and power consumption can be reduced. Therefore, it is possible to employ an active matrix liquid crystal panel using TFTs that can achieve high image quality in battery-driven electronic devices.
[0160]
(Modification)
FIG. 17 shows a configuration of a modified example of the scan driver in the second configuration example.
[0161]
However, the same parts as those of the scanning driver shown in FIG.
[0162]
The difference between the scan driver 240 in the present modification and the scan driver 220 in the second configuration example is that the shift register 242 latches the block selection data BLK with a latch (LT) in synchronization with the shift output of the clock signal BCLK. It is in the place where it was made to let me. Also by doing this, the block selection data can be set for each block, and the above-described effects can be obtained.
[0163]
In addition, this invention is not limited to embodiment mentioned above, A various deformation | transformation implementation is possible within the range of the summary of this invention. For example, the present invention can be applied not only to the above-described driving of the LCD panel but also to electroluminescence and plasma display devices.
[0164]
In the present embodiment, the description has been given on the assumption that adjacent eight scanning lines are divided as one block, but the present invention is not limited to this. Further, it is not necessary to divide each of a plurality of adjacent scanning lines, and a plurality of scanning lines selected at given scanning line intervals may be handled as one block.
[0165]
Furthermore, the scan driver in this embodiment can be applied not only to the line inversion driving method but also to the frame inversion driving method.
[0166]
In this embodiment, the display device is configured to include an LCD panel, a scan driver, and a signal driver, but the present invention is not limited to this. For example, the LCD panel may include a scanning driver and a signal driver.
[0167]
Furthermore, in the present embodiment, an active matrix type liquid crystal panel using TFT liquid crystal has been described as an example, but the present invention is not limited to this.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an outline of a configuration of a display device to which a scan driving circuit (scan driver) according to an embodiment is applied.
2 is a block diagram showing an outline of a configuration of a signal driver shown in FIG. 1. FIG.
3 is a block diagram showing an outline of a configuration of a scan driver shown in FIG. 1. FIG.
4 is a block diagram showing an outline of the configuration of the LCD controller shown in FIG. 1. FIG.
FIG. 5A is a schematic diagram schematically showing waveforms of a signal line driving voltage and a counter electrode voltage Vcom by a frame inversion driving method. FIG. 5B is a schematic diagram schematically showing the polarity of the voltage applied to the liquid crystal capacitor corresponding to each pixel for each frame when the frame inversion driving method is performed.
FIG. 6A is a schematic diagram schematically showing waveforms of a signal line driving voltage and a counter electrode voltage Vcom by a line inversion driving method. FIG. 6B is a schematic diagram schematically showing the polarity of the voltage applied to the liquid crystal capacitance corresponding to each pixel for each frame when the line inversion driving method is performed.
FIG. 7 is an explanatory diagram showing an example of drive waveforms of the LCD panel of the liquid crystal device.
FIGS. 8A, 8B, and 8C are explanatory diagrams schematically illustrating an example of partial display realized by the scan driver according to the present embodiment.
FIGS. 9A, 9B, and 9C are explanatory diagrams schematically illustrating another example of partial display realized by the scan driver according to the present embodiment.
FIGS. 10A and 10B are explanatory diagrams illustrating an example of the operation of the scan driver according to the present embodiment.
FIG. 11 is a block diagram showing an outline of a configuration of a scan driver in a first configuration example.
FIG. 12 is a timing chart showing an example of partial display control timing by the scan driver in the first configuration example.
FIG. 13 is a flowchart showing an example of control content of partial display control performed by a host.
FIG. 14 is a block diagram showing an outline of a configuration of a scan driver in a second configuration example.
FIGS. 15A and 15B are explanatory diagrams showing an outline of the operation of the data switching circuit. FIG.
FIG. 16 is a timing chart showing an example of partial display control timing by the scanning driver in the second configuration example.
FIG. 17 is a configuration diagram illustrating a configuration of a modified example of the scan driver in the second configuration example;
[Explanation of symbols]
10 Liquid crystal device (display device)
20 LCD panel (electro-optical device)
22 _nm TFT
24 _nm LCD capacity
26 _nm Pixel electrode
28 _nm Counter electrode
30 Signal driver
32, 202, 222, 242 shift register
34, 36 line latch
38 Drive voltage generation circuit (DAC)
40 Signal line drive circuit
50, 200, 220, 240 Scan driver
54, 204, 224, 226 L / S
58, 206, 228 Scanning line drive circuit
60 LCD controller
62 Control circuit
64 RAM
66 Host I / O
68 LCDI / O
70 Command sequencer
72 Command setting register
74 Control signal generation circuit
80 Power supply circuit
100B, 108B, 120B, 128B non-display area
102A, 106A, 122A, 126A Display area
210 ₁ ~ 210 _N 230 ₁ ~ 230 _N AND circuit
212 ₁ ~ 212 _N 232 ₁ ~ 232 _N CMOS buffer circuit
234 ₁ ~ 234 _Q-1 Data switching circuit
CLK clock signal
EIO enable I / O signal
LP Horizontal sync signal
POL polarity inversion signal
XOEV output enable signal

Claims

First to Nth scans of an electro-optical device having pixels specified by first to Nth (N is a natural number) scan lines and first to Mth (M is a natural number) signal lines intersecting each other. A scan driving circuit for driving a line,
A shift register that has first to Nth flip-flops connected in series with flip-flops provided corresponding to each scanning line, and sequentially shifts a given pulse signal;
Level converting means including first to Nth level shifter circuits for shifting and outputting voltage levels at output nodes of the first to Nth flip-flops;
Scanning line driving means including first to Nth driving circuits for sequentially driving the first to Nth scanning lines corresponding to the logic levels of the output nodes of the first to Nth level shifter circuits;
Have
The electro-optical device has a pixel electrode provided through switching means connected to the scanning line and the signal line,
The first to Nth driving circuits are:
When the first to Nth scan lines are divided into blocks for each of a plurality of scan lines, the scan lines selected in units of blocks are scan-driven,
The scanning line driving means includes
A scan driving circuit that sequentially scans and drives all scan lines each time the designation of a block to be scanned and driven is changed at least in block units.

In claim 1,
An input terminal for inputting an output enable signal synchronized with each scanning timing of the scanning line of the scan-driven block;
First to Nth mask circuits for masking the logic levels of the output nodes of the first to Nth level shifter circuits based on the output enable signal;
A scan driving circuit comprising:

In claim 1,
Including block selection data holding means for holding block selection data for designating blocks to be scanned,
The first to Nth driving circuits are:
A scan driving circuit, which scan-drives each scan line of a block designated as a block to be scan-driven by the block selection data.

In claim 3,
Of the first to Nth flip-flops constituting the shift register, the shift input input to the first stage flip-flop of the Pth (P is a natural number) block and the last stage flipflop of the Pth block Including a bypass means for outputting any one of the output shift outputs to the (P + 1) -th block based on block selection data set corresponding to the P-th block, Scanning drive circuit.

In any one of Claims 1 thru | or 4,
When the polarity inversion drive of the applied voltage of the electro-optic element corresponding to the pixel electrode is performed for each frame,
The scanning line driving means includes
A scan driving circuit that sequentially scans and scans all scan lines at given odd frame intervals of 3 frames or more.

In any one of Claims 1 thru | or 5,
The scan driving circuit according to claim 1, wherein the block unit is an 8-scan line unit.

An electro-optical device having pixels specified by first to Nth scanning lines and a plurality of signal lines intersecting each other;
The scan driving circuit according to any one of claims 1 to 6, wherein the first to Nth scan lines are scan-driven.
A signal driving circuit for driving the signal line based on image data;
A display device comprising:

Pixels specified by the first to Nth scan lines and the plurality of signal lines intersecting each other;
The scan driving circuit according to any one of claims 1 to 6, wherein the first to Nth scan lines are scan-driven.
A signal driving circuit for driving the signal line based on image data;
An electro-optical device comprising:

A shift register that has first to Nth flip-flops connected in series with flip-flops provided corresponding to each scanning line, and sequentially shifts a given pulse signal;
Level converting means including first to Nth level shifter circuits for shifting and outputting voltage levels at output nodes of the first to Nth flip-flops;
Scanning line driving means including first to Nth driving circuits for sequentially driving the first to Nth scanning lines corresponding to the logic levels of the output nodes of the first to Nth level shifter circuits;
Have
A scanning driving method of a scanning driving circuit for driving first to Nth scanning lines of an electro-optical device having pixels specified by first to Nth scanning lines and first to Mth signal lines intersecting each other. There,
When the first to Nth scan lines are divided into blocks for a plurality of scan lines, the scan lines selected in units of blocks are sequentially scanned and driven,
The electro-optical device has a pixel electrode provided through switching means connected to the scanning line and the signal line,
The scanning line driving means includes
A scan driving method characterized in that, every time the designation of a block to be scanned and driven is changed at least in block units, all the scan lines are sequentially scanned and driven.