JP3717813B2

JP3717813B2 - Data processing device

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Publication number: JP3717813B2
Application number: JP2001230107A
Authority: JP
Inventors: 政文松本
Original assignee: Ｎｅｃマイクロシステム株式会社
Priority date: 2001-07-30
Filing date: 2001-07-30
Publication date: 2005-11-16
Anticipated expiration: 2021-07-30
Also published as: JP2003044367A

Description

【０００１】
【発明の属する技術分野】
本発明は、データ処理装置に関し、特に、ＥＣＣ補正処理を含むデータ処理装置に関する。
【０００２】
【従来の技術】
近年、外部ユーザーメモリ又は内部ユーザーメモリからのメモリデータをアクセスして、データ処理をするデータ処理装置は、パーソナルコンピュータまたは通信端末などに用いられていることは、衆知である。
【０００３】
このような従来技術のデータ処理装置は、例えば、特開平７−５６７５８号公報に開示されている。
【０００４】
このような従来技術のデータ処理装置の一構成例を図１０に、その動作例のタイミングチャートを図１１に示す。
【０００５】
図１０を参照して、従来技術のデータ処理装置の構成を説明する。
【０００６】
従来のデータ処理装置は、図１０に示すように、ＥＣＣ補正回路１０９を内蔵した外部ユーザーメモリ１と、ＥＣＣ補正回路１１０を内蔵した内部ユーザメモリ２と、インストラクション・フェッチ・ユニット３（以下、ＩＦＵと略記する）内蔵のＣＰＵ４、外部ユーザーメモリ１又は内部ユーザーメモリ２とＣＰＵ４のデータアクセスに必要なデータバス５、アドレスバス６を具備し、さらに、外部ユーザーメモリとのアクセスに必要なデータポート７とアドレスポート８とを具備する。
【０００７】
次に、図１１を参照して、従来技術のデータ処理装置の動作を説明する。
【０００８】
まず、従来技術のデータ処理装置では、アドレスバス６を経て送られたアドレス信号により、外部ユーザーメモリ１と内部ユーザーメモリ２のいずれかのアドレスが指定される。
【０００９】
次に、アドレス指定された外部ユーザーメモリ１又は内部ユーザーメモリ２は外部ユーザーメモリ１に設けているＥＣＣ補正回路１０９又は内部ユーザーメモリ２に設けているＥＣＣ回路１１０により、メモリデータの補正検出を行う。
【００１０】
外部ユーザーメモリ１に設けるＥＣＣ補正回路１０９のＥＣＣ補正データは、データポート７を経てデータバス５に出力される。また、内部ユーザーメモリ２に設けるＥＣＣ補正回路１１０のＥＣＣ補正データは、データバス５に出力される。
【００１１】
次に、データバス５に出力されたＥＣＣ補正データは、ＣＰＵ４に内蔵されたＩＦＵ３の１ｓｔレジスタ１５にセットされる。
【００１２】
次に、セットされたＥＣＣ補正データは、図１１に示すように、マシンサイクルの進行により、１ｓｔレジスタ１５から２ｎｄレジスタにセット１６され、３ｒｄレジスタ１７、４ｔｈレジスタ１８、５ｔｈレジスタ１９へと順次セットされていく。
【００１３】
最後に、最終段５ｔｈレジスタ１９にセットされたＥＣＣ補正データは、インストラクションデコーダ１４へ出力され、ＣＰＵ４にて命令の実行が行われる。
【００１４】
なお、ここでは、最終段レジスタ（ｎｔｈレジスタ）２０を５ｔｈレジスタ１９とした例で説明している。
【００１５】
【発明が解決しようとする課題】
しかしながら、従来技術では、外部ユーザーメモリ１又は内部ユーザーメモリ２からメモリデータをアクセスして、データ処理をするデータ処理装置は、外部ユーザーメモリ１に設けられたＥＣＣ補正回路１０９又は内部ユーザーメモリ２に設けられたＥＣＣ補正回路１１０が補正検出を行ない、補正データがメモリから出力される期間内はメモリデータのアクセスができず、ＥＣＣ補正に占める時間が大きいため、メモリアクセスサイクルの高速化に限界があった。
【００１６】
また、データ処理装置の高性能化及び低価格化は市場からの重要な要求であり、ＥＣＣ補正回路を、外部ユーザーメモリや内部ユーザーメモリ及びデータバスで必要としないデータ処理装置が必要であった。
すなわち、第１の問題は、外部ユーザーメモリ１又は内部ユーザーメモリ２からメモリデータをアクセスする場合、外部ユーザーメモリ１に設けているＥＣＣ補正回路１０９又は内部ユーザーメモリ２に設けているＥＣＣ補正回路１１０がデータバス５のマシンサイクルの限られたアクセス期間中にＥＣＣ補正検出を行なう為、メモリアクセス期間をＥＣＣ補正時間が圧迫し、本来持っているメモリのアクセス時間でアクセスする事ができない。
【００１７】
第２の問題は、特開平７−５６７５８号公報に記載のデータ処理装置のように、ＥＰＵにＥＣＣ補正回路を付加しただけだと、メモリデータのアクセス期間はかぎられており、ＥＣＣ補正を行なうと、読み出し期間中のＥＣＣ補正時間でスピードが厳しくなる。また、補正検出を行なうにあたり、メモリデータとチェックビットデータを必要とする為、データバスの本数が大きくなる。
【００１８】
例えば、メモリデータバス８本の時、チェックビットデータバスは、４本必要であり、メモリデータバス１６本の時、チェックビットデータは、バス５本必要であり、メモリデータバス３２本の時、チェックビットデータは、バス６本必要である。従って、このデータ処理装置を半導体集積回路で構成した場合、半導体集積回路のチップ面積が大きくなる。
【００１９】
第３の問題は、内部ユーザーメモリ２に設けているＥＣＣ補正回路１１０が多くなると、このデータ処理装置を半導体集積回路で構成した場合、半導体集積回路のチップ面積が大きくなる。
【００２０】
第４の問題は、外部ユーザーメモリ１に設けているＥＣＣ補正回路１０９と内部ユーザーメモリ２に設けているＥＣＣ補正回路１１０の補正検出を「使用する、しない」の機能切り替えは、外部ユーザーメモリ１に設けているＥＣＣ補正回路１０９と内部ユーザーメモリ２に設けているＥＣＣ補正回路１１０で各々セレクト制御の設定を行なわなければならない。
【００２１】
第５の問題は、外部ユーザーメモリ１でメモリデータをアクセスする場合、外部ユーザーメモリ１は、ＥＣＣ補正回路付の高価なメモリを使用しないと、データの信頼性が保証できない。
【００２２】
したがって、本発明は、上記の問題に鑑み、これらの問題を解決したデータ処理装置を提供することにある。
【００２３】
【課題を解決するための手段】
本発明のデータ処理装置は、外部ユーザーメモリと、内部ユーザメモリと、１ｓｔレジスタ、２ｎｄレジスタ、３ｒｄレジスタ及びＮｔｈレジスタ（Ｎは、４以上の整数）、ＥＣＣ補正回路およびＥＣＣ処理選択セレクタを具備するＩＦＵと、インストラクションレジスタとを具備するＣＰＵと、前記外部ユーザーメモリ及び前記内部ユーザーメモリと前記ＣＰＵとのデータアクセスに必要なデータバスおよびアドレスバスと、前記外部ユーザーメモリとのアクセスに必要なデータポートとアドレスポートとを備え、前記データバスに出力されたメモリデータは、前記ＣＰＵに内蔵された前記ＩＦＵの１ｓｔレジスタにセットされ、さらに、前記１ｓｔレジスタにセットされたメモリデータは、所定のマシンサイクルで１ｓｔレジスタから２ｎｄレジスタにシフトされると同時に、予め、外部ユーザーメモリ又は、内部ユーザーメモリにライトされたチェックビットデータを前記１ｓｔレジスタにセットし、前記２ｎｄレジスタにセットされたメモリデータは、前記１ｓｔレジスタにセットされたチェックビットデータとＥＣＣ補正回路で補正検出を行ない、ＥＣＣ処理選択セレクタへ出力され、ＥＣＣ処理選択セレクタは、ＥＣＣ補正回路から出力された前記ＥＣＣ補正データと前記２ｎｄレジスタにセットしていたメモリデータを受け取り、ＥＣＣ選択信号により、いずれかのデータを前記３ｒｄレジスタに保管する構成である。
【００２４】
さらに、本発明のデータ処理装置は、データを一時保管する機能を持ち、ＥＣＣ処理されたデータを順次保管する２次ＩＦＵをＥＣＣ処理選択セレクタのデータ出力部に具備する構成である。
【００２５】
またさらに、本発明のデータ処理装置は、ＥＣＣ補正処理されたデータを保持する２次ＩＦＵおよび３次ＩＦＵと、書込み選択回路と、データセレクタとを前記ＥＣＣ選択セレクタのデータ出力部に具備する構成である。
【００２６】
また、本発明のデータ処理装置は、ＥＣＣ処理選択セレクタから出力されたデータは、書込み選択回路で、２次ＩＦＵ、３次ＩＦＵに書込むか又は直接データセレクタに出力するかの選択を命令の内容を判断して実行する構成である。
【００２７】
さらにまた、本発明のデータ処理装置は、割り込み要求１が発生した場合、分岐１で分岐しない補正データＡは、２次ＩＦＵに保管され、分岐１で分岐する補正データＢは、３次ＩＦＵに保管され、同時に、補正データＢを前記書込み選択回路からデータセレクタに直接出力し、必要な補正データをデータセレクタにて選択し、前記３ｒｄレジスタへ保管する構成である。
【００２８】
また、本発明のデータ処理装置は、割り込み要求１の割り込み発生後、割り込み要求２の割り込みが発生し、更に、後続する割り込みが発生した場合、分岐２で分岐する補正データＣを前記補正データＡと置換して２次ＩＦＵに保管し、同時に、前記補正データＣを書込み選択回路からデータセレクタに直接出力し、必要な補正データをデータセレクタにて選択して前記第３レジスタへ保管するとともに、前記補正データＢを前記Ｎｔｈレジスタへ順次保管する構成である。
【００２９】
また、本発明のデータ処理装置は、前記後続する割り込みで分岐する補正データｎを前記補正データＢと置換して前記３次ＩＦＵに保管し、同時に、前記補正データｎを前記書き込み選択回路から前記データセレクタに直接出力し、必要な補正データを前記データセレクタにて選択して前記第３レジスタに保管するとともに、前記補正データＢ及び補正データＣを前記Ｎｔｈレジスタへ順次保管する構成である。
【００３０】
また、本発明のデータ処理装置は、割り込み要求１が発生し、更に割り込み要求２が発生した時で後続する割り込み要求がない場合、分岐１で分岐しない補正データＡは２次ＩＦＵに保管され、分岐１で分岐する補正データＢは３次ＩＦＵに保管されるとともに、分岐２で分岐した補正データＣは前記書き込み選択回路から前記データセレクタに直接出力し、必要な補正データを前記データセレクタにて選択して前記３ｒｄレジスタへ保管する構成である。
【００３１】
また、本発明のデータ処理装置は、外部ユーザーメモリと内部ユーザーメモリとのＤＭＡ（ダイナミックメモリアクセス）と、前記ＤＭＡを制御するＤＭＡコントローラを具備する構成である。
【００３２】
さらに、本発明のデータ処理装置は、前記ＣＰＵのデータ出力部にＥＣＣチェックビット生成回路とデータセレクタを具備する構成である。
【００３３】
さらにまた、本発明のデータ処理装置は、内部ユーザメモリの入力側にＥＣＣチェックビット生成回路を具備する構成である。
【００３４】
【発明の実施の形態】
次に、図面を参照しながら、本発明の実施の形態を以下に詳述する。
【００３５】
本発明の特徴は、複数の外部ユーザーメモリと複数の内部ユーザーメモリに設けるＥＣＣ補正回路をＣＰＵ内に内蔵したＥＣＣ補正回路で、一括してＥＣＣ補正を行なうデータ処理装置である。この装置により、このデータ処理装置を半導体集積回路で構成した場合、その半導体集積回路のチップ面積を縮小し、安価なメモリを使用しても高速で信頼性の高いメモリアクセスを実現する事ができる。
【００３６】
図１は、本発明の第１の実施の形態のデータ処理装置の構成図である。図１を参照すると、本発明の第１の実施の形態のデータ処理装置は、外部ユーザーメモリ１と内部ユーザメモリ２と、ＣＰＵ４と、外部ユーザーメモリ１及び内部ユーザーメモリ２とＣＰＵ４とのデータアクセスに必要なデータバス５およびアドレスバス６と、外部ユーザーメモリ１とのアクセスに必要なデータポート７とアドレスポート８を備える。
【００３７】
さらに、本発明の第１の実施の形態のデータ処理装置のＣＰＵ４は、１ｓｔレジスタ乃至５ｔｈレジスタ（１５，１６，１７，１８，１９）、ＥＣＣ補正回路１１およびＥＣＣ処理選択セレクタ１２を具備するＩＦＵ３と、インストラクションレジスタ１４とを備える。
【００３８】
以降の各実施の形態の説明において、外部ユーザーメモリ１及び内部ユーザーメモリ２と、各１個ずつしか示していないが、実際は１個以上の複数個存在している事を示している。
【００３９】
また、ＩＦＵ３においては、実際には複数個のレジスタが存在しているが、以降の各実施の形態の説明では、説明の便宜上、５ｔｈレジスタまでを有するものとする。
【００４０】
次に、本発明の第１の実施の形態のデータ処理装置の動作について、図２を参照して、説明する。
【００４１】
本発明の第１の実施の形態のデータ処理装置では、まず、アドレスバス６を経て送られたアドレス信号で外部ユーザーメモリ１と内部ユーザーメモリ２のいずれかのアドレスが指定される。
【００４２】
次に、指定されたアドレスのメモリデータはデータバス５へ出力される。
【００４３】
そして次に、データバス５に出力されたメモリデータは、ＣＰＵ４に内蔵されたＩＦＵ３の１ｓｔレジスタ１５にセットされる。
【００４４】
さらに、１ｓｔレジスタ１５にセットされたメモリデータは、図２に示すように、マシンサイクル２で１ｓｔレジスタから２ｎｄレジスタ１６にシフトされる。その時、予め、外部ユーザーメモリ１又は、内部ユーザーメモリ２にライトされたチェックビットデータを１ｓｔレジスタ１５にセットする。
【００４５】
次に、２ｎｄレジスタ１６にセットされたメモリデータは、１ｓｔレジスタ１５にセットされたチェックビットデータとＥＣＣ補正回路１１で補正検出を行ない、ＥＣＣ処理選択セレクタ１２へ出力される。
【００４６】
次に、ＥＣＣ処理選択セレクタ１２は、ＥＣＣ補正回路１１から出力されたＥＣＣ補正データと２ｎｄレジスタ１６にセットしていたメモリデータを受け取り、ＥＣＣ選択信号１３により、いずれかのデータを３ｒｄレジスタ１７にセットする。
【００４７】
最後に、３ｒｄレジスタ１７にセットされたＥＣＣ処理選択レジスタ１２の出力は、マシンサイクルの進行とともに４ｔｈレジスタ１８および５ｔｈレジスタへ１９セットされ、インストラクションレジスタ１４へと出力されＣＰＵ４で命令の実行を行なう。
【００４８】
次に、本発明の第２の実施の形態のデータ処理装置について図面を参照して詳細に説明する。
【００４９】
図３は、本発明の第２の実施の形態のデータ処理装置の構成図である。図３を参照すると、本発明の第２の実施の形態のデータ処理装置は、本発明の第１の実施の形態のデータ処理装置に、さらに、２次ＩＦＵをＥＣＣ選択セレクタ１２のデータ出力部に具備する。この２次ＩＦＵは、データを一時保管しておく機能を持ち、ＥＣＣ処理されたデータを順次保管する機能を有する。
【００５０】
次に、本発明の第２の実施の形態のデータ処理装置の動作について説明する。
【００５１】
まず、本発明の第２の実施の形態のデータ処理装置では、アドレスバス６を経て送られたアドレス信号で外部ユーザーメモリ１と内部ユーザーメモリ２のいずれかのアドレスが指定される。
【００５２】
次に、外部ユーザーメモリ１又は内部ユーザーメモリ２内の指定されたアドレスのメモリデータはデータバス５へ出力される。
【００５３】
さらに、データバス５に出力されたメモリデータは、ＣＰＵ４に内蔵されたＩＦＵ３の１ｓｔレジスタにセットされる。
【００５４】
そして、１ｓｔレジスタにセットされたメモリデータは、図２に示すように、マシンサイクル２で１ｓｔレジスタから２ｎｄレジスタにシフトされる。
【００５５】
その時、予め外部ユーザーメモリ１又は、内部ユーザーメモリ２にライトされたチェックビットデータを１ｓｔレジスタにセットする。
【００５６】
次に、２ｎｄレジスタにセットされたメモリデータは、１ｓｔレジスタにセットされたチェックビットデータとＥＣＣ補正回路１１で補正検出を行ない、ＥＣＣ処理選択セレクタ１２へ出力される。
【００５７】
さらに、ＥＣＣ処理選択セレクタ１２は、ＥＣＣ補正回路１１から出力されたＥＣＣ補正データと２ｎｄレジスタにセットしていたメモリデータを受け取り、ＥＣＣ選択信号１３によりＥＣＣ補正データまたは２ｎｄレジスタのメモリデータを、図２のＥＣＣ選択セレクタ１２までのタイミングチャートのように順次、２次ＩＦＵに随時蓄積していく。
【００５８】
２次ＩＦＵからデータを読み出す際は、図９のタイミングチャートのように１マシンサイクル毎に３ｒｄレジスタに出力し、１マシンサイクル毎に４ｔｈ、５ｔｈレジスタへデータをシフトし、インストラクションレジスタ１４へ出力する。
【００５９】
以上の説明より、本発明の第２の実施の形態のデータ処理装置によれば、ＥＣＣ補正処理を行なったデータを順次２次ＩＦＵへ保管する事により、必要に応じてＥＣＣ補正処理済のデータを読み出す事ができ、ＥＣＣ処理に依存することなく、ＣＰＵの命令の実行を行なう事ができる。
【００６０】
次に、本発明の第３の実施の形態のデータ処理装置について図面を参照して詳細に説明する。
【００６１】
図４は、本発明の第３の実施の形態のデータ処理装置の構成図であり、図８は、データ処理のフローチャートを示す。
【００６２】
図４を参照すると、本発明の第３の実施の形態のデータ処理装置は、本発明の第１の実施の形態のデータ処理装置に、さらに、２次ＩＦＵ４３と３次ＩＦＵ４４と書込み選択回路４２をＥＣＣ選択セレクタ１２のデータ出力部に具備し、データセレクタ４５を付加したものである。
【００６３】
２次ＩＦＵ４３および３次ＩＦＵ４４は、ＥＣＣ補正処理されたデータを保持する機能を有する。
【００６４】
次に、本発明の第３の実施の形態のデータ処理装置の動作について説明する。
【００６５】
本発明の第３の実施の形態のデータ処理装置では、まず、アドレスバス６を経て送られたアドレス信号で外部ユーザーメモリ１と内部ユーザーメモリ２のいずれかのアドレスが指定される。
【００６６】
次に、指定されたアドレスのメモリデータはデータバス５へ出力される。
【００６７】
そして次に、データバス５に出力されたメモリデータは、ＣＰＵ４に内蔵されたＩＦＵ３の１ｓｔレジスタにセットされる。
【００６８】
さらに、１ｓｔレジスタにセットされたメモリデータは、図２に示すように、マシンサイクル２で１ｓｔレジスタから２ｎｄレジスタにシフトされる。その時、予め、外部ユーザーメモリ１又は、内部ユーザーメモリ２にライトされたチェックビットデータを１ｓｔレジスタにセットする。
【００６９】
次に、２ｎｄレジスタにセットされたメモリデータは、１ｓｔレジスタにセットされたチェックビットデータとＥＣＣ補正回路１１で補正検出を行ない、ＥＣＣ処理選択セレクタ１２へ出力される。
【００７０】
次に、ＥＣＣ処理選択セレクタ１２は、ＥＣＣ補正回路１１から出力されたＥＣＣ補正データと２ｎｄレジスタにセットしていたメモリデータを受け取り、ＥＣＣ選択信号１３により、いずれかのデータが選択され、ＥＣＣ処理選択セレクタ１２から出力される。
【００７１】
次に、ＥＣＣ処理選択セレクタ１２から出力されたデータは、書込み選択回路４２で、２次ＩＦＵ、３次ＩＦＵに書込むか又は直接データセレクタ４５に出力するかの選択を命令の内容を判断して実行する。
【００７２】
この処理を図４および図８を参照して、詳細に説明する。
【００７３】
まず、（ａ）割り込み要求１が発生した場合、分岐１で分岐しない（ＮＯ）補正データＡは、２次ＩＦＵに保管され、分岐１で分岐する（ＹＥＳ）補正テ゛ータＢは、３次ＩＦＵに保管される。
【００７４】
同時に、補正データＢを書込み選択回路４２からデータセレクタ４５に直接出力し、必要な補正データをデータセレクタ４５にて選択し、３，４，５ｔｈレジスタへ順次保管する。
【００７５】
次に、（ｂ）割り込み要求１の割り込みが発生し、更に、割込み要求２の割り込み要求が発生した場合、分岐２で分岐しない（ＮＯ）補正データＢは、既に３次ＩＦＵに保管している為、分岐２で分岐する（ＹＥＳ）補正データＣを２次ＩＦＵに順次保管する（２次ＩＦＵに書込まれた補正データＡは消去される）。
【００７６】
同時に、補正データＣを書込み選択回路４２からデータセレクタ４５に直接出力し、必要な補正データをデータセレクタ４５にて選択し、３，４，５ｔｈレ
ジスタへ順次保管する。
【００７７】
次に、（ｃ）割り込み要求２の割り込みが発生し、更に割り込み要求ｎの割り込みが発生した場合、分岐ｎで分岐しない（ＮＯ）補正データＣは、既に２次ＩＦＵに保管している為、分岐ｎで分岐する（ＹＥＳ）補正データｎを３次ＩＦＵに順次保管する（３次ＩＦＵに書込まれていた補正データＢは消去される）。
【００７８】
同時に、補正データｎを書込み選択回路４２からデータセレクタ４５に直接出力し、必要な補正データをデータセレクタ４５にて選択し、３，４，５ｔｈレジスタへ順次保管する。
【００７９】
（ｄ）割り込み要求１が発生し、更に割り込み要求２が発生した時で、割り込み要求ｎがない場合、２次ＩＦＵの補正データＡは消去されず、分岐２で分岐した（ＹＥＳ）補正データＣは、書込み選択回路４２からデータセレクタ４５に直接出力し、必要な補正データをデータセレクタ４５にて選択し、３，４，５ｔｈレジスタへ順次保管する。
【００８０】
この場合、分岐２で分岐した（ＹＥＳ）補正データＣの処理が終了し、メインルーチンに戻ってきた時処理される補正データＡと補正データＢは、再度メモリデータを読み直し、ＥＣＣ補正をする必要がない。
【００８１】
そして、２次ＩＦＵ，３次ＩＦＵで一時保管されたデータとＥＣＣ処理選択セレクタから直接送られたデータは、データセレクタ４５により、ＣＰＵ４の命令実行に必要なデータを３ｒｄレジスタにセットする。
【００８２】
その後、マシンサイクルの進行とともに、４ｔｈ，５ｔｈレジスタへセットされ、インストラクションレジスタ１４へと出力されＣＰＵ４で命令の実行を行なう。
【００８３】
したがって、本発明の第３の実施の形態のデータ処理装置によれば、本発明の第１の実施の形態のデータ処理装置で示した発明の効果及び、本発明の第２の実施の形態のデータ処理装置に示した発明の効果に加え、分岐しないデータと分岐するのデータのＥＣＣ処理済の両データを、命令の内容を予め判断し、２次ＩＦＵ及び３次ＩＦＵに保管しておく事ができ、データバスの負荷をより軽減でき、処理スピードを向上させる事ができる。
【００８４】
次に、本発明の第４の実施の形態のデータ処理装置について図面を参照して詳細に説明する。
【００８５】
図５は、本発明の第４の実施の形態のデータ処理装置の構成図である。
【００８６】
図５を参照すると、本発明の第４の実施の形態のデータ処理装置は、外部ユーザーメモリ１と内部ユーザーメモリ２とのＤＭＡ（ダイナミックメモリアクセス）実行時の構成であり、ＤＭＡを制御するＤＭＡコントローラ５１を具備する以外は、本発明の第１の実施の形態のデータ処理装置と同じ構成要素を有している。同一構成要素には、同一参照符号を付し、構成の詳細な説明は省略する。
【００８７】
次に、本発明の第４の実施の形態のデータ処理装置の動作について説明する。
【００８８】
本発明の第４の実施の形態のデータ処理装置では、ＣＰＵ４にて、ＤＭＡの実行指示がＤＭＡコントローラ５１に送られる。ＤＭＡコントローラ５１は、外部ユーザーメモリ１のアドレスを指定し、内部ユーザーメモリ２にデータ転送を行なう。
【００８９】
次に、ＤＭＡコントローラ５１は、あらかじめ内部ユーザーメモリ２に、メモリデータが転送されるよう設定されており、転送はＣＰＵ４を介さず、外部ユーザーメモリ１から内部ユーザーメモリ２へ直接転送される。
【００９０】
さらに、必要なメモリデータが転送された後、ＣＰＵ４は内部ユーザーメモリのアドレスを指定し、アドレスバス６を経て内部ユーザーメモリ２のいずれかのアドレスが指定される。
【００９１】
そして、指定されたアドレスのメモリデータはデータバス５へ出力される。
【００９２】
さらに、データバス５に出力されたメモリデータは、ＣＰＵ４に内蔵されたＩＦＵ３の１ｓｔレジスタにセットされ、１ｓｔレジスタにセットされたメモリデータは、図２のタイミングチャートのように、マシンサイクル２で１ｓｔレジスタから２ｎｄレジスタにシフトされる。
【００９３】
その時、予め、内部ユーザーメモリ２にライトされたチェックビットデータを１ｓｔレジスタにセットする。
【００９４】
次に、２ｎｄレジスタにセットされたメモリデータは、１ｓｔレジスタにセットされたチェックビットデータとＥＣＣ補正回路１１で補正検出を行ない、ＥＣＣ処理選択セレクタ１２へ出力される。
【００９５】
さらに、ＥＣＣ処理選択セレクタ１２は、ＥＣＣ補正回路１１から出力されたＥＣＣ補正データと２ｎｄレジスタにセットしていたメモリデータを受け取り、ＥＣＣ選択信号１３によりいずれかのデータを３ｒｄレジスタにセットし、３ｒｄレジスタにセットされたＥＣＣ処理選択レジスタ１２の出力はマシンサイクルの進行とともに４ｔｈ、５ｔｈレジスタへセットされ、インストラクションレジスタ１４へと出力されＣＰＵ４で命令の実行を行なう。
【００９６】
本発明の第４の実施の形態のデータ処理装置によれば、ＣＰＵ４は、ＤＭＡ転送時に関わる命令実行は行なわない為、ＤＭＡ転送中においても、ＣＰＵ動作は可能であり、内部ユーザーメモリ２にＣＰＵ４の命令実行に関わるデータが書き込まれしだい、予め必要なデータを先読みし、ＥＣＣ補正を行なったデータをＣＰＵ４で命令の実行をさせる事ができる。
【００９７】
次に、本発明の第５の実施の形態のデータ処理装置について図面を参照して詳細に説明する。
【００９８】
図６は、本発明の第５の実施の形態のデータ処理装置の構成図である。
【００９９】
図６を参照すると、本発明の第５の実施の形態のデータ処理装置は、ＣＰＵ４のデータ出力部にＥＣＣチェックビット生成回路６３とデータセレクタ６２を具備する以外は、本発明の第１の実施の形態のデータ処理装置と同じ構成要素を有している。同一構成要素には、同一参照符号を付し、その構成の詳細な説明は省略する。
【０１００】
次に、本発明の第５の実施の形態のデータ処理装置の動作について説明する。
【０１０１】
本発明の第５の実施の形態のデータ処理装置では、外部ユーザーメモリ１と内部ユーザーメモリ２のデータ読み出しからＣＰＵ４の命令実行までは、本発明の第１の実施の形態のデータ処理装置の同一である。
【０１０２】
したがって、ＣＰＵ４の命令実行後のＥＣＣチェックビット生成と外部ユーザーメモリ１及び外部ユーザーメモリ２に書き込むまでの動作を説明する。
【０１０３】
本発明の第５の実施の形態のデータ処理装置では、演算処理されたデータは、ＥＣＣチェックビット生成回路６３に入力され、チェックビット生成回路６３は、演算処理データを元にＥＣＣ補正で必要なチェックビットデータを生成する。すなわち、ＣＰＵ演算処理データが８ｂｉｔの時、チェックビットデータは４ｂｉｔが生成され、ＣＰＵ演算処理データが１６ｂｉｔの時、チェックビットデータは５ｂｉｔが生成され、ＣＰＵ演算処理データが３２ｂｉｔの時、チェックビットデータは６ｂｉｔが生成される。
【０１０４】
次に、チェックビットデータは、外部ユーザーメモリ１又は内部ユーザーメモリ２に書き込み指示がある場合のみ、データセレクタ６２でデータバス５への出力を制御する。
さらに、データバス５に出力されたチェックビットデータは、内部ユーザーメモリ２又は外部ユーザーメモリ１に書き込まれる。
【０１０５】
また、ＤＭＡを使用する場合は、一旦、内部ユーザーメモリ２に書き込まれた後、ＤＭＡにより直接外部に転送される。
【０１０６】
ＥＣＣ補正を行う場合、補正用のチェックビットデータが必要であり、特開平７−５６７５８号公報に記載の従来のデータ処理装置では、バス制御部に設けていたが、本発明の第５の実施の形態のデータ処理装置によれば、ＣＰＵ４の出力部にＥＣＣチェックビット生成回路６３を付加することにより、ＣＰＵで命令を実行したデータは全てチェックビットデータを生成させる事ができ、ＥＣＣチェックビット生成から補正検出を一貫して行なう事ができる。
【０１０７】
次に、本発明の第６の実施の形態のデータ処理装置について図面を参照して詳細に説明する。
【０１０８】
図７は、本発明の第６の実施の形態のデータ処理装置の構成図である。
【０１０９】
図７を参照すると、本発明の第６の実施の形態のデータ処理装置は、内部ユーザメモリ２の入力側にＥＣＣチェックビット生成回路７１を具備する以外は、本発明の第１の実施の形態のデータ処理装置と同じ構成要素を有している。同一構成要素には、同一参照符号を付し、その構成の詳細な説明は省略する。
【０１１０】
次に、本発明の第６の実施の形態のデータ処理装置の動作について説明する。
【０１１１】
本発明の第６の実施の形態のデータ処理装置では、外部ユーザーメモリ１と内部ユーザーメモリ２のデータ読み出しからＣＰＵ４の命令実行までは、本発明の第１の実施の形態のデータ処理装置と同一であるため、ＣＰＵ４の命令実行後、外部ユーザーメモリ１及び外部ユーザーメモリ２に書き込むまでの動作を説明する。
【０１１２】
本発明の第６の実施の形態のデータ処理装置では、内部ユーザーメモリ２に書き込むためのアドレスがＣＰＵ４にて指定される。
【０１１３】
次に、指定されたアドレスを元に、ＣＰＵ４より出力されたデータは、データバス５を経てＥＣＣチェックビット生成回路７１に送られ、ＥＣＣチェックビット生成回路７１は、ＣＰＵ出力データを元にチェックビットデータを生成する。具体的には、ＣＰＵ演算処理データが８ｂｉｔの時、チェックビットデータは４ｂｉｔが生成され、ＣＰＵ演算処理データが１６ｂｉｔの時、チェックビットデータは５ｂｉｔが生成され、ＣＰＵ演算処理データが３２ｂｉｔの時、チェックビットデータは６ｂｉｔが生成される。
【０１１４】
そして、ＣＰＵ出力データとチェックビット生成データは、内部ユーザーメモリ２に書き込まれる。
【０１１５】
一方、外部ユーザーメモリ１に書き込む場合、本発明の第４の実施の形態のデータ処理装置のように、ＤＭＡにより内部ユーザーメモリ２から外部ユーザーメモリ１に書き込まれるが、チェックビットデータを外部ユーザーメモリ１に書込むか書込まないかは、外部ユーザーメモリ１のチェックビット生成回路の有無により変わる為、制御する必要がある。
【０１１６】
上記の説明のように、本発明の第６の実施の形態のデータ処理装置では、ＥＣＣ補正を行う場合、チェックビットデータが必要であり、メモリのデータ入力部にＥＣＣチェックビット生成回路７１を具備することにより、チェックビットデータを生成することができる。
【０１１７】
【発明の効果】
以上説明した通り、本発明による第１の効果は、外部ユーザーメモリ１又は内部ユーザーメモリ２からメモリデータをアクセスする時、外部ユーザーメモリ１又は内部ユーザーメモリ２は、読み出し時にＥＣＣ補正処理を行なわない為、メモリデータアクセスの限られたマシンサイクル期間中は、ＥＣＣ補正時間を省いたメモリアクセスができ、本来メモリが持っているメモリアクセススピードを出す事ができる。
【０１１８】
本発明による第２の効果は、従来技術のように、内部ユーザーメモリ２に設けているＥＣＣ補正回路回路１０を設ける必要がなくなり半導体集積回路のチップ面積を縮小する事ができる。
【０１１９】
特に、内部ユーザーメモリ２の数が多くなるほど効果は大きくなる。さらに、ＥＣＣ付きの外部ユーザーメモリを使用しなくても良い為、安価なメモリが使用できる。
【０１２０】
本発明による第３の効果は、特開平７−５６７５８号公報に記載のように、バス制御部にチェックビット生成回路を設け、ＣＰＵにＥＣＣ補正回路を設けると、プロセッサバスのビット幅が多くなり、チップサイズが大きくなるが、（例：メモリデータバス８本の時、チェックビットデータバス４本必要。メモリデータバス１６本の時、チェックビットデータバス５本必要。メモリデータバス３２本の時、チェックビットデータバス６本必要）本発明の第１の実施の形態のデータ処理装置では、内部ユーザーメモリ２からメモリデータとチェックビットデータを分割して転送する為、データバス数はメモリデータ数の幅のみで実現できるので、本発明はチップサイズに影響を与えない。
【０１２１】
本発明による第４の効果は、図３の外部ユーザーメモリ１のＥＣＣ補正回路９と内部ユーザーメモリ２のＥＣＣ補正回路１０内に設けているＥＣＣ補正データを「使用する、しない」の機能切り替えを、図１のＥＣＣ補正回路１１に設ける事により、各々セレクト制御設定をせずに済み、容易に切り替えが可能となる。
【０１２２】
本発明による第５の効果は、外部ユーザーメモリ１でメモリデータをアクセスする場合、ＥＣＣなしの外部ユーザーメモリ１を使用しても、ＣＰＵ内部でＥＣＣ補正を行なう事ができる為、信頼性の高いデータ処理を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のデータ処理装置のブロック図である。
【図２】図１に示す本発明の第１の実施の形態のデータ処理装置の動作を説明するタイムチャートである。
【図３】本発明の第２の実施の形態のデータ処理装置のブロック図である。
【図４】本発明の第３の実施の形態のデータ処理装置のブロック図である。
【図５】本発明の第４の実施の形態のデータ処理装置のブロック図である。
【図６】本発明の第５の実施の形態のデータ処理装置のブロック図である。
【図７】本発明の第６の実施の形態のデータ処理装置のブロック図である。
【図８】分岐命令のフローチャートである。
【図９】図３に示す本発明の第２の実施の形態のデータ処理装置の動作を説明するタイムチャートである。
【図１０】従来のデータ処理装置のブロック図である。
【図１１】従来のデータ処理装置の動作を説明するタイムチャートである。
【符号の説明】
１外部ユーザーメモリ
２内部ユーザーメモリ
３ＩＦＵ
４ＣＰＵ
５データバス
６アドレスバス
７データポート
８アドレスポート
１１ＥＣＣ補正回路
１２ＥＣＣ処理選択セレクタ
１３ＥＣＣデータ選択信号
１４インストラクションレジスタ
１５１ｓｔレジスタ
１６２ｎｄレジスタ
１７３ｒｄレジスタ
１８４ｔｈレジスタ
１９５ｔｈレジスタ
２０ｎｔｈレジスタ
２１ＥＣＣ補正回路およびＥＣＣ処理選択セレクタレジスタ
３１２次ＩＦＵ
４２書き込み選択回路
４３２次ＩＦＵ
４４３次ＩＦＵ
４５データセレクタ
５１ＤＭＡコントローラ
５２，５３ＤＭＡバス
６２データセレクタ
６３，７１ＥＣＣチェックビット生成回路
１０９，１１０ＥＣＣ補正回路
Ｓ１１〜Ｓ２３ステップ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data processing apparatus, and more particularly to a data processing apparatus including ECC correction processing.
[0002]
[Prior art]
In recent years, it is well known that data processing apparatuses that access memory data from an external user memory or internal user memory and perform data processing are used in personal computers or communication terminals.
[0003]
Such a conventional data processing apparatus is disclosed in, for example, Japanese Patent Laid-Open No. 7-56758.
[0004]
FIG. 10 shows a configuration example of such a conventional data processing apparatus, and FIG. 11 shows a timing chart of an operation example thereof.
[0005]
With reference to FIG. 10, the configuration of a data processing apparatus of the prior art will be described.
[0006]
As shown in FIG. 10, the conventional data processing apparatus includes an external user memory 1 having an ECC correction circuit 109, an internal user memory 2 having an ECC correction circuit 110, and an instruction fetch unit 3 (hereinafter referred to as IFU). The internal CPU 4, the external user memory 1 or the internal user memory 2, a data bus 5 necessary for data access of the CPU 4, and an address bus 6, and a data port 7 required for access to the external user memory And an address port 8.
[0007]
Next, the operation of the conventional data processing apparatus will be described with reference to FIG.
[0008]
First, in the conventional data processing apparatus, the address of either the external user memory 1 or the internal user memory 2 is designated by the address signal sent via the address bus 6.
[0009]
Next, the addressed external user memory 1 or internal user memory 2 detects correction of memory data by the ECC correction circuit 109 provided in the external user memory 1 or the ECC circuit 110 provided in the internal user memory 2. .
[0010]
The ECC correction data of the ECC correction circuit 109 provided in the external user memory 1 is output to the data bus 5 via the data port 7. The ECC correction data of the ECC correction circuit 110 provided in the internal user memory 2 is output to the data bus 5.
[0011]
Next, the ECC correction data output to the data bus 5 is set in the 1st register 15 of the IFU 3 built in the CPU 4.
[0012]
Next, as shown in FIG. 11, the set ECC correction data is set 16 from the 1st register 15 to the 2nd register as the machine cycle progresses, and sequentially set to the 3rd register 17, the 4th register 18, and the 5th register 19. It will be done.
[0013]
Finally, the ECC correction data set in the final stage 5th register 19 is output to the instruction decoder 14 and the CPU 4 executes the instruction.
[0014]
Here, an example in which the last stage register (nth register) 20 is the 5th register 19 is described.
[0015]
[Problems to be solved by the invention]
However, in the prior art, a data processing device that accesses memory data from the external user memory 1 or the internal user memory 2 and performs data processing is connected to the ECC correction circuit 109 or the internal user memory 2 provided in the external user memory 1. The provided ECC correction circuit 110 performs correction detection, and the memory data cannot be accessed during the period in which the correction data is output from the memory, and the time taken for the ECC correction is large. Therefore, there is a limit to speeding up the memory access cycle. there were.
[0016]
Further, high performance and low price of the data processing device are important demands from the market, and a data processing device that does not require the ECC correction circuit in the external user memory, the internal user memory, and the data bus is required. .
That is, the first problem is that when memory data is accessed from the external user memory 1 or the internal user memory 2, the ECC correction circuit 109 provided in the external user memory 1 or the ECC correction circuit 110 provided in the internal user memory 2. However, since the ECC correction is detected during the limited access period of the machine cycle of the data bus 5, the ECC correction time is squeezed during the memory access period, and the access cannot be performed with the memory access time originally possessed.
[0017]
The second problem is that if an ECC correction circuit is added to the EPU as in the data processing apparatus described in Japanese Patent Laid-Open No. 7-56758, the memory data access period is limited, and ECC correction is performed. Then, the speed becomes severe in the ECC correction time during the reading period. Further, since memory data and check bit data are required for correction detection, the number of data buses is increased.
[0018]
For example, when there are eight memory data buses, four check bit data buses are required. When there are sixteen memory data buses, five check bit data are required and when there are 32 memory data buses, Check bit data requires six buses. Therefore, when this data processing apparatus is constituted by a semiconductor integrated circuit, the chip area of the semiconductor integrated circuit becomes large.
[0019]
A third problem is that if the number of ECC correction circuits 110 provided in the internal user memory 2 increases, the chip area of the semiconductor integrated circuit increases when this data processing device is configured by a semiconductor integrated circuit.
[0020]
The fourth problem is that the function switching of “use / do not use” correction detection of the ECC correction circuit 109 provided in the external user memory 1 and the ECC correction circuit 110 provided in the internal user memory 2 is performed in the external user memory 1. The ECC correction circuit 109 provided in the internal user memory 2 and the ECC correction circuit 110 provided in the internal user memory 2 must be set for selection control.
[0021]
A fifth problem is that when accessing the memory data in the external user memory 1, the external user memory 1 cannot guarantee the data reliability unless an expensive memory with an ECC correction circuit is used.
[0022]
Therefore, in view of the above problems, the present invention is to provide a data processing apparatus that solves these problems.
[0023]
[Means for Solving the Problems]
A data processing apparatus of the present invention includes an external user memory, an internal user memory, and a 1st register2nd register, 3rd register and Nth register (NIs4 or more), An IFU having an ECC correction circuit and an ECC processing selection selector, a CPU having an instruction register, a data bus and an address necessary for data access to the external user memory, the internal user memory and the CPU A data port and an address port necessary for accessing the bus and the external user memory, and the memory data output to the data bus is set in a 1st register of the IFU built in the CPU; The memory data set in the 1st register is shifted from the 1st register to the 2nd register in a predetermined machine cycle, and at the same time, the check bit data written in the external user memory or the internal user memory is stored in advance.SaidSet to 1st register,SaidThe memory data set in the 2nd register isSaidCorrection is detected by the check bit data set in the 1st register and the ECC correction circuit, and output to the ECC processing selection selector. The ECC processing selection selector is output from the ECC correction circuit.SaidECC correction data andSaidThe memory data set in the 2nd register is received, and any data is received by the ECC selection signal.3rdRegisterStorageIt is the structure to do.
[0024]
Furthermore, the data processing apparatus of the present invention has a function of temporarily storing data, and includes a secondary IFU that sequentially stores ECC processed data in the data output unit of the ECC processing selection selector.
[0025]
Furthermore, the data processing apparatus of the present invention includes a secondary IFU and a tertiary IFU that hold data subjected to ECC correction processing, a write selection circuit, and a data selector in the data output unit of the ECC selection selector. It is.
[0026]
The data processing apparatus according to the present invention selects whether the data output from the ECC processing selection selector is to be written in the secondary IFU, tertiary IFU, or directly output to the data selector by the write selection circuit. It is the structure which judges and performs the content.
[0027]
Furthermore, the data processing apparatus of the present invention does not branch at branch 1 when interrupt request 1 occurs.SupplementPositive data A is stored in the secondary IFU and branches at branch 1ComplementThe positive data B is stored in the tertiary IFU and the correction data B isSaidWrite selection timesRoadOutput directly to the data selector, select the necessary correction data with the data selector,3rdregisterHeoIt is the structure to pipe.
[0028]
In addition, the data processing apparatus of the present invention provides an interrupt request 1 interrupt.After the occurrence, an interrupt of interrupt request 2 occurs, and further interrupts occurIf so, branch at branch 2ComplementPositive data CReplace with the correction data ASecondary IFUStored inat the same time,SaidThe correction data C is directly output from the write selection circuit to the data selector, and the necessary correction data is selected by the data selector.And storing the correction data B in the Nth registerIn this configuration, the data is sequentially stored in registers.
[0029]
The data processing apparatus of the present inventionThe correction data n branched by the subsequent interrupt is replaced with the correction data B and stored in the tertiary IFU. At the same time, the correction data n is directly output from the write selection circuit to the data selector, and necessary correction is performed. Data is selected by the data selector and stored in the third register, and the correction data B and correction data C are sequentially stored in the Nth register.This is a configuration.
[0030]
In addition, the data processing apparatus of the present invention is configured so that when an interrupt request 1 is generated and an interrupt request 2 is further generated,FollowInterrupt requiredWantedIf not,Correction data A that does not branch in branch 1 is stored in the secondary IFU, correction data B that branches in branch 1 is stored in the tertiary IFU,Branch at branch 2ComplementPositive data C is obtained from the write selection circuit.SaidOutput directly to the data selector to provide the necessary correction dataSaidSelect with the data selectorIn this configuration, the data is stored in the 3rd register.
[0031]
The data processing apparatus according to the present invention includes a DMA (dynamic memory access) between an external user memory and an internal user memory, and a DMA controller that controls the DMA.
[0032]
Furthermore, the data processing apparatus of the present invention is configured to include an ECC check bit generation circuit and a data selector in the data output unit of the CPU.
[0033]
Furthermore, the data processing apparatus of the present invention is configured to include an ECC check bit generation circuit on the input side of the internal user memory.
[0034]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described in detail below with reference to the drawings.
[0035]
A feature of the present invention is a data processing apparatus that performs ECC correction collectively with an ECC correction circuit having an ECC correction circuit provided in a plurality of external user memories and a plurality of internal user memories built in the CPU. With this device, when this data processing device is constituted by a semiconductor integrated circuit, the chip area of the semiconductor integrated circuit can be reduced, and high-speed and reliable memory access can be realized even if an inexpensive memory is used. .
[0036]
FIG. 1 is a configuration diagram of a data processing apparatus according to the first embodiment of this invention. Referring to FIG. 1, the data processing apparatus according to the first embodiment of the present invention includes an external user memory 1, an internal user memory 2, a CPU 4, a data access between the external user memory 1, the internal user memory 2, and the CPU 4. The data bus 5 and the address bus 6 necessary for the access, and the data port 7 and the address port 8 necessary for accessing the external user memory 1 are provided.
[0037]
Further, the CPU 4 of the data processing apparatus according to the first embodiment of the present invention includes an IFU 3 including a 1st register to a 5th register (15, 16, 17, 18, 19), an ECC correction circuit 11, and an ECC processing selection selector 12. And an instruction register 14.
[0038]
In the following description of each embodiment, only one external user memory 1 and one internal user memory 2 are shown, but it is shown that there are actually one or more.
[0039]
In the IFU 3, there are actually a plurality of registers. However, in the following description of each embodiment, it is assumed that the registers have up to 5th registers for convenience of explanation.
[0040]
Next, the operation of the data processing apparatus according to the first embodiment of this invention will be described with reference to FIG.
[0041]
In the data processing apparatus according to the first embodiment of the present invention, first, the address of either the external user memory 1 or the internal user memory 2 is designated by an address signal sent via the address bus 6.
[0042]
Next, the memory data at the designated address is output to the data bus 5.
[0043]
Then, the memory data output to the data bus 5 is set in the 1st register 15 of the IFU 3 built in the CPU 4.
[0044]
Further, the memory data set in the 1st register 15 is shifted from the 1st register to the 2nd register 16 in the machine cycle 2 as shown in FIG. At that time, the check bit data written in advance in the external user memory 1 or the internal user memory 2 is set in the 1st register 15.
[0045]
Next, the memory data set in the 2nd register 16 is corrected and detected by the check bit data set in the 1st register 15 and the ECC correction circuit 11 and output to the ECC processing selection selector 12.
[0046]
Next, the ECC processing selection selector 12 receives the ECC correction data output from the ECC correction circuit 11 and the memory data set in the 2nd register 16, and either data is input to the 3rd register 17 by the ECC selection signal 13. set.
[0047]
Finally, the output of the ECC processing selection register 12 set in the 3rd register 17 is set to 19 in the 4th register 18 and the 5th register as the machine cycle proceeds, and is output to the instruction register 14 so that the CPU 4 executes the instruction.
[0048]
Next, a data processing apparatus according to a second embodiment of the present invention will be described in detail with reference to the drawings.
[0049]
FIG. 3 is a configuration diagram of the data processing apparatus according to the second embodiment of this invention. Referring to FIG. 3, the data processing apparatus according to the second embodiment of the present invention further adds a secondary IFU to the data output unit of the ECC selection selector 12 in the data processing apparatus according to the first embodiment of the present invention. It comprises. The secondary IFU has a function of temporarily storing data, and a function of sequentially storing ECC processed data.
[0050]
Next, the operation of the data processing apparatus according to the second embodiment of the present invention will be described.
[0051]
First, in the data processing apparatus according to the second embodiment of the present invention, the address of either the external user memory 1 or the internal user memory 2 is designated by the address signal sent via the address bus 6.
[0052]
Next, the memory data of the designated address in the external user memory 1 or the internal user memory 2 is output to the data bus 5.
[0053]
Further, the memory data output to the data bus 5 is set in the 1st register of the IFU 3 built in the CPU 4.
[0054]
The memory data set in the 1st register is shifted from the 1st register to the 2nd register in machine cycle 2 as shown in FIG.
[0055]
At that time, check bit data previously written in the external user memory 1 or the internal user memory 2 is set in the 1st register.
[0056]
Next, the memory data set in the 2nd register is corrected and detected by the check bit data set in the 1st register and the ECC correction circuit 11 and output to the ECC processing selection selector 12.
[0057]
Further, the ECC processing selection selector 12 receives the ECC correction data output from the ECC correction circuit 11 and the memory data set in the 2nd register, and the ECC selection signal 13 receives the ECC correction data or the memory data in the 2nd register. As shown in the timing chart up to the second ECC selection selector 12, data is sequentially stored in the secondary IFU.
[0058]
When reading data from the secondary IFU, as shown in the timing chart of FIG. 9, the data is output to the 3rd register every machine cycle, and the data is shifted to the 4th and 5th registers every machine cycle and output to the instruction register 14. .
[0059]
As described above, according to the data processing apparatus of the second embodiment of the present invention, the data subjected to the ECC correction processing is stored in the secondary IFU sequentially, so that the data subjected to the ECC correction processing as necessary. The CPU instruction can be executed without depending on the ECC processing.
[0060]
Next, a data processing apparatus according to a third embodiment of the present invention will be described in detail with reference to the drawings.
[0061]
FIG. 4 is a configuration diagram of a data processing apparatus according to the third embodiment of this invention, and FIG. 8 shows a flowchart of data processing.
[0062]
Referring to FIG. 4, the data processing apparatus according to the third embodiment of the present invention further includes a secondary IFU 43, a tertiary IFU 44, and a write selection circuit 42 in addition to the data processing apparatus according to the first embodiment of the present invention. Are provided in the data output section of the ECC selection selector 12 and a data selector 45 is added.
[0063]
The secondary IFU 43 and the tertiary IFU 44 have a function of holding data subjected to ECC correction processing.
[0064]
Next, the operation of the data processing apparatus according to the third embodiment of the present invention will be described.
[0065]
In the data processing apparatus according to the third embodiment of the present invention, first, the address of either the external user memory 1 or the internal user memory 2 is designated by the address signal sent via the address bus 6.
[0066]
Next, the memory data at the designated address is output to the data bus 5.
[0067]
Then, the memory data output to the data bus 5 is set in the 1st register of the IFU 3 built in the CPU 4.
[0068]
Further, the memory data set in the 1st register is shifted from the 1st register to the 2nd register in machine cycle 2 as shown in FIG. At that time, the check bit data written in advance to the external user memory 1 or the internal user memory 2 is set in the 1st register.
[0069]
Next, the memory data set in the 2nd register is corrected and detected by the check bit data set in the 1st register and the ECC correction circuit 11 and output to the ECC processing selection selector 12.
[0070]
Next, the ECC processing selection selector 12 receives the ECC correction data output from the ECC correction circuit 11 and the memory data set in the 2nd register, and any data is selected by the ECC selection signal 13, and the ECC processing is performed. Output from the selector 12.
[0071]
Next, the data output from the ECC processing selection selector 12 is determined by the write selection circuit 42 to determine whether to write to the secondary IFU, tertiary IFU, or directly output to the data selector 45. And execute.
[0072]
This process will be described in detail with reference to FIG. 4 and FIG.
[0073]
First, (a) when interrupt request 1 occurs, correction data A that does not branch at branch 1 (NO) is stored in the secondary IFU, and correction data B that branches at branch 1 (YES) is corrected to the tertiary IFU. Stored.
[0074]
At the same time, the correction data B is directly output from the write selection circuit 42 to the data selector 45, the necessary correction data is selected by the data selector 45, and sequentially stored in the 3, 4 and 5th registers.
[0075]
Next, (b) when an interrupt of interrupt request 1 occurs and further an interrupt request of interrupt request 2 occurs, the correction data B that does not branch at branch 2 (NO) is already stored in the tertiary IFU. Therefore, the correction data C branched at branch 2 (YES) is sequentially stored in the secondary IFU (the correction data A written in the secondary IFU is deleted).
[0076]
At the same time, the correction data C is directly output from the write selection circuit 42 to the data selector 45, the necessary correction data is selected by the data selector 45, and the 3, 4, 5th level is selected.
Store sequentially in Jister.
[0077]
Next, (c) when the interrupt of interrupt request 2 occurs, and when the interrupt of interrupt request n occurs, the correction data C that does not branch at branch n is already stored in the secondary IFU. Correction data n branched at branch n (YES) is sequentially stored in the tertiary IFU (correction data B written in the tertiary IFU is erased).
[0078]
At the same time, the correction data n is directly output from the write selection circuit 42 to the data selector 45, the necessary correction data is selected by the data selector 45, and sequentially stored in the 3, 4 and 5th registers.
[0079]
(D) When interrupt request 1 is generated and interrupt request 2 is generated and there is no interrupt request n, the correction data A of the secondary IFU is not erased and the correction data C branched at branch 2 (YES) Is directly output from the write selection circuit 42 to the data selector 45, the necessary correction data is selected by the data selector 45, and sequentially stored in the 3, 4 and 5th registers.
[0080]
In this case, the correction data A and correction data B that are processed when the processing of the correction data C branched at branch 2 (YES) is completed and returned to the main routine need to read the memory data again and perform ECC correction. There is no.
[0081]
The data temporarily stored in the secondary IFU and tertiary IFU and the data sent directly from the ECC processing selection selector are set by the data selector 45 in the 3rd register with data necessary for the CPU 4 to execute an instruction.
[0082]
Thereafter, as the machine cycle progresses, the 4th and 5th registers are set, output to the instruction register 14, and the CPU 4 executes the instructions.
[0083]
Therefore, according to the data processing apparatus of the third embodiment of the present invention, the effects of the invention shown in the data processing apparatus of the first embodiment of the present invention and the effects of the second embodiment of the present invention. In addition to the effects of the invention shown in the data processing apparatus, both the data that has not been branched and the ECC-processed data of the branched data that have been subjected to ECC processing are determined in advance and stored in the secondary IFU and the tertiary IFU. It is possible to reduce the load on the data bus and improve the processing speed.
[0084]
Next, a data processing apparatus according to a fourth embodiment of the present invention will be described in detail with reference to the drawings.
[0085]
FIG. 5 is a configuration diagram of a data processing apparatus according to the fourth embodiment of this invention.
[0086]
Referring to FIG. 5, the data processing apparatus according to the fourth embodiment of the present invention has a configuration at the time of executing DMA (dynamic memory access) between the external user memory 1 and the internal user memory 2, and a DMA for controlling the DMA. Except for having the controller 51, it has the same components as the data processing apparatus of the first embodiment of the present invention. The same components are denoted by the same reference numerals, and detailed description of the configuration is omitted.
[0087]
Next, the operation of the data processing apparatus according to the fourth embodiment of the present invention will be described.
[0088]
In the data processing apparatus according to the fourth embodiment of the present invention, the CPU 4 sends a DMA execution instruction to the DMA controller 51. The DMA controller 51 designates the address of the external user memory 1 and transfers data to the internal user memory 2.
[0089]
Next, the DMA controller 51 is set in advance so that the memory data is transferred to the internal user memory 2, and the transfer is directly transferred from the external user memory 1 to the internal user memory 2 without going through the CPU 4.
[0090]
Further, after the necessary memory data is transferred, the CPU 4 designates the address of the internal user memory, and any address of the internal user memory 2 is designated via the address bus 6.
[0091]
Then, the memory data at the designated address is output to the data bus 5.
[0092]
Further, the memory data output to the data bus 5 is set in the 1st register of the IFU 3 built in the CPU 4, and the memory data set in the 1st register is 1st in the machine cycle 2 as shown in the timing chart of FIG. Shift from register to 2nd register.
[0093]
At that time, the check bit data written in the internal user memory 2 in advance is set in the 1st register.
[0094]
Next, the memory data set in the 2nd register is corrected and detected by the check bit data set in the 1st register and the ECC correction circuit 11 and output to the ECC processing selection selector 12.
[0095]
Further, the ECC processing selection selector 12 receives the ECC correction data output from the ECC correction circuit 11 and the memory data set in the 2nd register, sets one of the data in the 3rd register by the ECC selection signal 13, and 3rd The output of the ECC processing selection register 12 set in the register is set in the 4th and 5th registers as the machine cycle proceeds, and is output to the instruction register 14 where the CPU 4 executes the instruction.
[0096]
According to the data processing apparatus of the fourth embodiment of the present invention, the CPU 4 does not execute instructions related to the DMA transfer. Therefore, the CPU operation is possible even during the DMA transfer. As soon as data relating to the execution of the instruction is written, the CPU 4 can pre-read necessary data and execute the instruction on the data subjected to the ECC correction by the CPU 4.
[0097]
Next, a data processing apparatus according to a fifth embodiment of the present invention will be described in detail with reference to the drawings.
[0098]
FIG. 6 is a configuration diagram of a data processing apparatus according to the fifth embodiment of this invention.
[0099]
Referring to FIG. 6, the data processing apparatus according to the fifth embodiment of the present invention is the first embodiment of the present invention except that the data output unit of the CPU 4 includes an ECC check bit generation circuit 63 and a data selector 62. It has the same component as the data processing apparatus of the form. The same reference numerals are assigned to the same components, and detailed description of the configuration is omitted.
[0100]
Next, the operation of the data processing apparatus according to the fifth embodiment of the present invention will be described.
[0101]
In the data processing apparatus according to the fifth embodiment of the present invention, from the data reading of the external user memory 1 and the internal user memory 2 to the execution of the instruction of the CPU 4, the same as the data processing apparatus of the first embodiment of the present invention. It is.
[0102]
Therefore, an operation from generation of an ECC check bit after execution of an instruction of the CPU 4 and writing to the external user memory 1 and the external user memory 2 will be described.
[0103]
In the data processing apparatus according to the fifth embodiment of the present invention, the arithmetically processed data is input to the ECC check bit generation circuit 63, and the check bit generation circuit 63 is necessary for ECC correction based on the arithmetic processing data. Generate check bit data. That is, when the CPU arithmetic processing data is 8 bits, the check bit data is 4 bits, when the CPU arithmetic processing data is 16 bits, the check bit data is 5 bits, and when the CPU arithmetic processing data is 32 bits, the check bit data 6 bits are generated.
[0104]
Next, the check bit data is controlled to be output to the data bus 5 by the data selector 62 only when there is a write instruction to the external user memory 1 or the internal user memory 2.
Further, the check bit data output to the data bus 5 is written into the internal user memory 2 or the external user memory 1.
[0105]
When DMA is used, it is once written in the internal user memory 2 and then directly transferred to the outside by DMA.
[0106]
When performing ECC correction, check bit data for correction is required. In the conventional data processing apparatus described in Japanese Patent Laid-Open No. 7-56758, which is provided in the bus control unit, the fifth embodiment of the present invention is implemented. According to the data processing apparatus of this form, by adding the ECC check bit generation circuit 63 to the output unit of the CPU 4, all data executed by the CPU can generate check bit data, and ECC check bit generation Correction detection can be performed consistently.
[0107]
Next, a data processing apparatus according to a sixth embodiment of the present invention will be described in detail with reference to the drawings.
[0108]
FIG. 7 is a configuration diagram of a data processing apparatus according to the sixth embodiment of this invention.
[0109]
Referring to FIG. 7, the data processing apparatus according to the sixth embodiment of the present invention is the first embodiment of the present invention except that the ECC check bit generation circuit 71 is provided on the input side of the internal user memory 2. It has the same components as the data processing apparatus. The same reference numerals are assigned to the same components, and detailed description of the configuration is omitted.
[0110]
Next, the operation of the data processing apparatus according to the sixth embodiment of the present invention will be described.
[0111]
The data processing apparatus according to the sixth embodiment of the present invention is the same as the data processing apparatus according to the first embodiment of the present invention from the data reading of the external user memory 1 and the internal user memory 2 to the instruction execution of the CPU 4. Therefore, the operation from the execution of the instruction of the CPU 4 to the writing to the external user memory 1 and the external user memory 2 will be described.
[0112]
In the data processing apparatus according to the sixth embodiment of the present invention, the CPU 4 designates an address for writing into the internal user memory 2.
[0113]
Next, the data output from the CPU 4 based on the designated address is sent to the ECC check bit generation circuit 71 via the data bus 5, and the ECC check bit generation circuit 71 checks the check bit based on the CPU output data. Generate data. Specifically, when the CPU arithmetic processing data is 8 bits, the check bit data is generated by 4 bits, when the CPU arithmetic processing data is 16 bits, the check bit data is generated by 5 bits, and when the CPU arithmetic processing data is 32 bits, 6 bits are generated for the check bit data.
[0114]
Then, the CPU output data and check bit generation data are written into the internal user memory 2.
[0115]
On the other hand, when writing to the external user memory 1, the DMA is written from the internal user memory 2 to the external user memory 1 by DMA as in the data processing apparatus of the fourth embodiment of the present invention. Whether data is written to 1 or not depends on whether or not the check bit generation circuit of the external user memory 1 is present, and therefore must be controlled.
[0116]
As described above, in the data processing apparatus according to the sixth embodiment of the present invention, when performing ECC correction, check bit data is required, and the ECC check bit generation circuit 71 is provided in the data input unit of the memory. By doing so, check bit data can be generated.
[0117]
【The invention's effect】
As described above, the first effect of the present invention is that when the memory data is accessed from the external user memory 1 or the internal user memory 2, the external user memory 1 or the internal user memory 2 does not perform the ECC correction process at the time of reading. Therefore, during the machine cycle period in which memory data access is limited, memory access without the ECC correction time can be performed, and the memory access speed originally possessed by the memory can be increased.
[0118]
The second effect of the present invention is that it is not necessary to provide the ECC correction circuit circuit 10 provided in the internal user memory 2 as in the prior art, and the chip area of the semiconductor integrated circuit can be reduced.
[0119]
In particular, the effect increases as the number of internal user memories 2 increases. Furthermore, since it is not necessary to use an external user memory with ECC, an inexpensive memory can be used.
[0120]
According to the third effect of the present invention, as described in JP-A-7-56758, if a check bit generation circuit is provided in the bus control unit and an ECC correction circuit is provided in the CPU, the bit width of the processor bus increases. Although the chip size increases, (e.g., when 8 memory data buses are used, 4 check bit data buses are required. When 16 memory data buses are used, 5 check bit data buses are required. When 32 memory data buses are used. In the data processing apparatus according to the first embodiment of the present invention, since the memory data and the check bit data are divided and transferred from the internal user memory 2, the number of data buses is the number of memory data. Therefore, the present invention does not affect the chip size.
[0121]
The fourth effect of the present invention is to switch the function of “use / do not use” the ECC correction data provided in the ECC correction circuit 9 of the external user memory 1 and the ECC correction circuit 10 of the internal user memory 2 of FIG. By providing in the ECC correction circuit 11 of FIG. 1, it is not necessary to set each select control, and switching can be easily performed.
[0122]
According to the fifth effect of the present invention, when memory data is accessed in the external user memory 1, ECC correction can be performed inside the CPU even when the external user memory 1 without ECC is used, so that the reliability is high. Data processing can be realized.
[Brief description of the drawings]
FIG. 1 is a block diagram of a data processing apparatus according to a first embodiment of this invention.
FIG. 2 is a time chart for explaining the operation of the data processing apparatus according to the first embodiment of this invention shown in FIG. 1;
FIG. 3 is a block diagram of a data processing apparatus according to a second embodiment of this invention.
FIG. 4 is a block diagram of a data processing apparatus according to a third embodiment of this invention.
FIG. 5 is a block diagram of a data processing apparatus according to a fourth embodiment of this invention.
FIG. 6 is a block diagram of a data processing apparatus according to a fifth embodiment of this invention.
FIG. 7 is a block diagram of a data processing apparatus according to a sixth embodiment of this invention.
FIG. 8 is a flowchart of a branch instruction.
FIG. 9 is a time chart for explaining the operation of the data processing apparatus according to the second embodiment of the present invention shown in FIG. 3;
FIG. 10 is a block diagram of a conventional data processing apparatus.
FIG. 11 is a time chart for explaining the operation of a conventional data processing apparatus.
[Explanation of symbols]
1 External user memory
2 Internal user memory
3 IFU
4 CPU
5 Data bus
6 Address bus
7 Data port
8 Address port
11 ECC correction circuit
12 ECC processing selection selector
13 ECC data selection signal
14 Instruction register
15 1st register
16 2nd register
17 3rd register
18 4th register
19 5th register
20 nth register
21 ECC correction circuit and ECC processing selection selector register
31 Secondary IFU
42 Write selection circuit
43 Secondary IFU
44 3rd IFU
45 Data selector
51 DMA controller
52,53 DMA bus
62 Data selector
63, 71 ECC check bit generation circuit
109, 110 ECC correction circuit
Steps S11 to S23

Claims

External user memory, internal user memory, 1st register , 2nd register, 3rd register, Nth register (N is an integer of 4 or more ), ECC correction circuit, ECC processing selection selector, IFU, and instruction register CPU to
A data bus and an address bus necessary for data access between the external user memory and the internal user memory and the CPU;
A data port and an address port necessary for accessing the external user memory;
The memory data output to the data bus is set in the 1st register of the IFU built in the CPU,
Further, the memory data set in the 1st register, at the same time is shifted from the 1st register 2nd register at a given machine cycle, in advance, an external user memory or the check bit data written in the internal user memory 1st Set to register,
The memory data set in the 2nd register, said check bit data and the ECC correction circuit set in the 1st register performs correction detection is output to the ECC processing selection selector,
ECC processing selection selector characterized by storing receive memory data which has been set in the 2nd register and the ECC correction data outputted from the ECC correction circuit, the ECC selection signal, any data on the 3rd register A data processing device.

The data processing apparatus according to claim 1, further comprising a secondary IFU having a function of temporarily storing data and sequentially storing ECC processed data in a data output unit of the ECC selection selector.

A secondary IFU and tertiary IFU for holding the ECC correction processing data, writing a selection circuit, the data processing device of the data selector and the 請 Motomeko 1, wherein you provided to the data output unit of ECC processing selection selector.

4. The data output from the ECC processing selection selector is selected by a write selection circuit to determine whether to write to the secondary IFU, tertiary IFU, or directly output to the data selector by determining the content of the instruction. The data processing apparatus described.

If an interrupt request 1 occurs, have compensation data A such branched at the branch 1, is stored in the secondary IFU, compensation data B you branched at the branch 1 is stored in the third-order IFU, at the same time, correction directly outputs the data B to the write select circuits or data from the selector, to select the required correction data by the data selector, the data processing apparatus according to claim 3 or 4, wherein for holding pipe to said 3rd register.

After an interrupt occurs the interrupt request 1, an interrupt request 2 interrupt is generated, further, when a subsequent interrupt occurs, the compensation data C you branched at the branch 2 is replaced with the correction data A to the secondary IFU storage and, at the same time, the correction data C is output directly to the data selector from the write select circuit, as well as store and select the required correction data in the data selector to the third register, the correction the data B Nth register 6. The data processing apparatus according to claim 5, wherein the data processing apparatus sequentially stores the data.

The correction data n branched by the subsequent interrupt is replaced with the correction data B and stored in the tertiary IFU. At the same time, the correction data n is directly output from the write selection circuit to the data selector, and necessary correction is performed. with the data selected by the data selector to store the third register, the correction data B and the correction data processing device data C sequentially store according to claim 6 to the Nth register.

Interrupt request 1 is generated, further when the interrupt request 2 is not an interrupt request is to be followed when generated, correction data A is not branched at the branch 1 is stored in the secondary IFU, the correction data B which branches in branch 1 while it is kept in tertiary IFU, branching compensation data C branched in two and outputs directly to said data selector from said write select circuit, the necessary correction data selected by said data selector into the 3rd register The data processing device according to claim 3 or 4, wherein the data processing device is stored.

2. A data processing apparatus according to claim 1, further comprising a DMA (dynamic memory access) between an external user memory and an internal user memory, and a DMA controller for controlling the DMA.

The data processing apparatus according to claim 1, wherein the data output unit of the CPU includes an ECC check bit generation circuit and a data selector.

10. The data processing apparatus according to claim 1, further comprising an ECC check bit generation circuit on an input side of the internal user memory.