JP3676958B2 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、絶縁膜に形成した高アスペクト比の孔（凹部）の内部にＲｕ（ルテニウム）を主成分とする金属または合金からなる導電膜を形成する構造およびその製造プロセスに適用して有効な技術に関する。
【０００２】
【従来の技術】
特開平８−７８３９６号公報（渡嘉敷ら）には、フッ素ガス、塩素ガス、臭素ガス、ヨウ素ガス、これらのうち少なくとも一つを含むハロゲンガス並びにハロゲン化水素からなる群より選択される少なくとも一種類またはそれ以上と、酸素ガスまたはオゾンガスとを含む混合ガスから生成されたプラズマを用いてＲｕ酸化物をドライエッチングする工程を含む半導体装置の製造技術が開示されている。
【０００３】
特開平１１−５０１６３号公報（新藤ら）には、粗ルテニウム粉に次亜塩素酸を添加しながらオゾン含有ガスを吹き込むことにより、四酸化ルテニウムを生成させた後、この四酸化ルテニウムを塩酸溶液に吸収させ、さらにその溶液を蒸発乾固し、得られたＲｕＯＣｌ3結晶を水素雰囲気中で焙焼することにより、高純度の薄膜形成用ルテニウム材料を得る方法が開示されている。
【０００４】
レースベルクおよびミューラ(Rainer Loessberg und Ulrich Mueller)の“Zeitschrift Fuer Naturforschung,Section B,Chemical Sciences,Vol,36B,No.3,1981,pp395”には、ルテニウムとオゾンとを室温で反応させることによって純粋な四酸化ルテニウムを得る方法が開示されている。その要旨（訳）は概略次の通りである。「ＲｕＯ4は、Ｒｕ金属とオゾンとから室温で合成できる。この方法では純粋なＲｕＯ4を直接得ることができ、標準的な調整方法でのような水との分離の問題がない。よく知られたＲｕ(VIII)酸化物の合成方法では、ルテニウム化合物(ＲｕＣｌ3,ＲｕＯ2,ＲｕＯ4等)の水溶液を酸化剤(ＢｒＯ3 -,ＩＯ4 -,ＭｎＯ4 -等)と混合し、発生するＲｕＯ4を蒸留あるいは抽出する。系に存在する水を分離するために、大なり小なりの困難な操作がひきつづき必要となり、それは収率の低下につながる。我々は、金属ルテニウムをオゾンと室温で反応させるという簡単な合成方法を見出した。オゾンは酸素を含まないことが必要である。というのは、もしそうでなければ反応は著しくゆっくりとしたものになるからである(ルテニウムの低級酸化物生成による不動態化か)。そのために、オゾン発生器からのＯ2/Ｏ3混合物を供給するＵ字管にはあらかじめ乾燥したシリカゲルを充填して−７８℃に保持し、Ｏ3を吸着することでシリカゲルは濃い青に変るが、Ｏ2は吸着されない。オゾンを脱離させるためには、冷却機をＵ字管から徐々に遠ざけ、乾燥した窒素をゆっくりと通す。Ｎ2／Ｏ3混合ガスは長さ約３０ｃｍで幅３ｃｍの細かく分散したＲｕ粉末(粒径６０μｍ)が均一に存在する管へと導かれる。生成したＲｕＯ4はガスの流れによって運ばれ、−７８℃の冷却管内で金色の結晶として分離される。水による汚染を防ぐために、装置を反応のはじめから完全に乾燥した窒素で満たしてある。オゾン発生器に導かれる酸素は乾燥していなければならないので、冷却分離管の入り口にはＰ2Ｏ5を詰めた乾燥管が接続されている。充填されたＲｕは定量的に変換され、Ｏ3は過剰量が必要となる。同じ時間が経過すれば、同じ量のＲｕＯ4が得られる。」
渡利らの「日本原子力学会誌、Vol.28,No.6(1986)」(pp493-500)には、使用済み核燃料を再処理する観点から、核分裂によって生じる白金族金属の一種であるＲｕの酸化物の揮発性が論じられている。
【０００５】
【発明が解決しようとする課題】
２５６Ｍbit（メガビット）以降の大容量ＤＲＡＭ(Dynamic Random Access Memory)は、メモリセルの微細化に伴う蓄積電荷量の減少を補う対策として、情報蓄積容量素子のキャパシタ絶縁膜を比誘電率が５０以上でＡＢＯ3型複酸化物すなわちペロブスカイト型複酸化物であるＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3）などの高誘電体材料、さらには、比誘電率が１００以上のＰＺＴ（ＰｂＺｒX Ｔｉ1- X Ｏ3)、ＰＬＴ（ＰｂＬａX Ｔｉ1-X Ｏ3)、ＰＬＺＴ、ＰｂＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3といったペロブスカイト構造の結晶構造を含む強誘電体で構成することが検討されている。
【０００６】
キャパシタ絶縁膜を従来の技術のような高（強）誘電体材料で構成する場合は、高（強）誘電体材料を挟む電極用の導電膜をこれらの材料に対して親和性の高い材料で構成する必要がある。このような電極材料として、ＲｕやＯｓに代表される白金族金属やその導電性酸化物が候補に挙げられており、特にＲｕの導入が進められている。
【０００７】
上記Ｒｕを情報蓄積容量素子の下部電極材料として使う場合は、厚い膜厚の酸化シリコン膜に孔（凹部）を形成し、酸化シリコン膜の上部およびこの孔の内部（側壁、底面）にＲｕ膜を堆積した後、酸化シリコン膜の上部のＲｕ膜をエッチングで除去し、孔の側壁および底面にＲｕの下部電極を形成する工程が必要となる。
【０００８】
ところが、既存のエッチング方法では、酸素を主要なエッチングガスとするイオンアシストプラズマエッチングでは、孔の内部のＲｕ膜を削ることなく、酸化シリコン膜の上部のＲｕ膜を除去することが困難で、これがＲｕを下部電極材料として使う情報蓄積容量素子の実現を妨げる大きな要因となっている。
【０００９】
本発明の目的は、高アスペクト比の孔の内部のＲｕ膜を削ることなく、孔の外部のＲｕ膜を除去することのできるエッチング技術を提供することにある。
【００１０】
本発明の他の目的は、アスペクト比が極めて大きい孔の内部に情報蓄積容量素子の下部電極を形成することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に項に分けて説明すれば、次のとおりである。
１．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上にルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成する工程、
（ｂ）前記第１の導電膜に対して、オゾンガスを含むガス雰囲気中において等方性ドライエッチングを施す工程。
２．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上にルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成する工程、
（ｂ）前記第１の導電膜に対して、オゾンガスを含むガス雰囲気中において非プラズマ型ドライエッチングを施す工程。
３．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上にルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成する工程、
（ｂ）前記第１の導電膜が形成された前記ウエハの前記第１の主面上に第１のレジストパターンを形成する工程、
（ｃ）前記第１のレジストパターンを耐エッチングマスクとして、前記第１の導電膜に対して、等方性ドライエッチングを施す工程。
４．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上にルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成する工程、
（ｂ）前記第１の導電膜が形成された前記ウエハの前記第１の主面上に第１のレジストパターンを形成する工程、
（ｃ）前記第１のレジストパターンが存在する状態で、前記第１の導電膜に対して、等方性ドライエッチングを施す工程、
（ｄ）工程（ｃ）の後、前記第１のレジストパターンを除去する工程。
５．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）第１の凹部を有するウエハの第１の主面上に、前記凹部外部の第１の主面、前記凹部の底面および側壁を覆い、かつ前記凹部を埋め込まないように、ルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成することによって、側壁および底面が前記第１の導電膜で覆われた凹部を残す工程、
（ｂ）前記凹部の内、少なくともその上端部を覆うように、フォトレジストパターンを形成する工程、
（ｃ）オゾンガスを含むガス雰囲気中において、上記フォトレジストパターンを耐エッチングマスクとして、前記ウエハの前記第１の主面に対してドライエッチングを施すことによって、前記凹部外部の前記第１の主面上の前記第１の導電膜を除去する工程。
６．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）第１の凹部を有するウエハの第１の主面上に、前記凹部外部の第１の主面、前記凹部の底面および側壁を覆い、かつ前記凹部を埋め込まないように、ルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成することによって、側壁および底面が前記第１の導電膜で覆われた凹部を残す工程、
（ｂ）前記凹部の内、少なくともその上端部を覆うように、フォトレジストパターンを形成する工程、
（ｃ）オゾンガスを含むガス雰囲気中において、上記フォトレジストパターンが存在する状態で、前記ウエハの前記第１の主面に対してドライエッチングを施すことによって、前記凹部外部の前記第１の主面上の前記第１の導電膜を除去する工程、
（ｄ）前記工程（ｃ）の後、前記フォトレジストパターンを除去する工程。
７．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上にルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成する工程、
（ｂ）前記第１の導電膜が形成された前記ウエハの前記第１の主面上に第１のレジストパターンを形成する工程、
（ｃ）前記第１のレジストパターンを耐エッチングマスクとして、前記第１の導電膜に対して、対レジスト選択比が４以上のドライエッチングを施す工程。
８．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上にルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成する工程、
（ｂ）前記第１の導電膜が形成された前記ウエハの前記第１の主面上に第１のレジストパターンを形成する工程、
（ｃ）前記第１のレジストパターンが存在する状態で、前記第１の導電膜に対して、対レジスト選択比が４以上のドライエッチングを施す工程、
（ｄ）前記工程（ｃ）の後、前記フォトレジストパターンを除去する工程。
９．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上にルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成する工程、
（ｂ）前記第１の導電膜が形成された前記ウエハの前記第１の主面上に第１のレジストパターンを形成する工程、
（ｃ）前記第１のレジストパターンを耐エッチングマスクとして、前記第１の導電膜に対して、対レジスト選択比が０．５以上のドライエッチングを施す工程。
１０．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上にルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成する工程、
（ｂ）前記第１の導電膜が形成された前記ウエハの前記第１の主面上に第１のレジストパターンを形成する工程、
（ｃ）前記第１のレジストパターンを耐エッチングマスクとして、前記第１の導電膜に対して、対レジスト選択比が０．５以上のケミカルドライエッチングを施す工程、
（ｄ）前記工程（ｃ）の後、前記フォトレジストパターンを除去する工程。
１１．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上の第１の絶縁膜に第１の凹部を開孔する工程、
（ｂ）前記第１の凹部外部の前記第１の主面、前記第１の凹部の底面および側壁を覆い、かつ前記第１の凹部を埋め込まないように、ルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成することによって、側壁および底面が前記第１の導電膜からなる凹部を残す工程、
（ｃ）前記残された凹部内を充填するフォトレジスト膜パターンを形成する工程、
（ｄ）前記フォトレジスト膜パターンの存在したで、前記第１の主面に対して、オゾンガスを含むガス雰囲気中においてドライエッチングを施すことによって、前記凹部外部の前記第１の導電膜を除去する工程、
（ｅ）工程（ｄ）の後、前記フォトレジスト膜パターンを除去する工程、
（ｆ）前記フォトレジスト膜パターンが除去された前記第１の凹部内にペロブスカイト型高誘電体または強誘電体を主要な成分とするキャパシタ絶縁膜を形成する工程。
１２．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上にルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成する工程、
（ｂ）前記第１の導電膜が形成された前記ウエハの前記第１の主面上に第１のレジストパターンを形成する工程、
（ｃ）前記第１のレジストパターンを耐エッチングマスクとして、前記第１の導電膜に対して、非プラズマ型ドライエッチングを施す工程。
１３．本発明の半導体集積回路装置は以下の構成からなる；
（ａ）第１の主面を有する半導体集積回路基板、
（ｂ）ルテニウムまたはオスミウムを主成分とする金属または合金からなり、前記第１の主面上に形成された第１の導電膜、
（ｃ）前記第１の導電膜上に形成されたルテニウムまたはオスミウムの金属二酸化物、あるいはそれらを主要な構成要素とする多元系金属二酸化物を主要な成分とする導電性酸化膜。
１４．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上にルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成する工程、
（ｂ）前記第１の導電膜上に、ルテニウムまたはオスミウムの金属二酸化物、あるいはそれらを主要な構成要素とする多元系金属二酸化物を主要な成分とする第１の導電性酸化膜を形成する工程、
（ｃ）前記第１の導電性酸化膜上に、第１のレジスト膜パターンを形成する工程、
（ｄ）前記第１のレジスト膜パターンを耐エッチングマスクとして、前記第１の導電性酸化膜および前記第１の導電膜に対して、異方性ドライエッチングを施すことにより、前記第１の導電性酸化膜および前記第１の導電膜からなる第１の導電膜パターンを形成する工程、
（ｅ）前記第１の導電膜パターン上の前記第１のレジスト膜パターンに対して、オゾンガスを含むガス雰囲気中でアッシング処理を施すことにより、前記第１のレジスト膜を除去する工程。
１５．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上にルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成する工程、
（ｂ）前記第１の導電膜を、２００ｎｍ／分以上のエッチング速度を有するドライエッチングによってエッチングする工程。
１６．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上に、シリコン部材が露出した第１の領域およびシリコン部材が露出していない第２の領域を区画する工程、
（ｂ）前記第１および第２の領域が区画された前記ウエハの前記第１の主面上に、ルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成する工程、
（ｃ）前記第１の導電膜が形成された前記第１の主面を熱処理することによって、前記第１の領域上の前記第１の導電膜の少なくとも一部をシリサイド化する工程、
（ｄ）前記熱処理が施された前記第１の主面に対して、オゾンガスを含むガス雰囲気中でドライエッチングを施すことによって、前記シリサイド化された部分を残し、それ以外の部分の前記第１の導電膜を除去する工程。
１７．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上の第１の絶縁膜に第１の凹部を形成することによって、前記第１の凹部の底面の第１の領域のシリコン部材を露出させる工程、
（ｂ）少なくとも前記第１の凹部の底面を覆うように、ルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成する工程、
（ｃ）前記第１の導電膜が形成された前記ウエハの前記第１の主面を熱処理することによって、前記第１の領域上の前記第１の導電膜の少なくとも一部をシリサイド化する工程、
（ｄ）前記熱処理が施された前記第１の主面に対して、オゾンガスを含むガス雰囲気中でドライエッチングを施すことによって、前記シリサイド化された部分を残し、それ以外の部分の前記第１の導電膜を除去する工程。
１８．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）アスペクト比が５より大きい第１の凹部を有するウエハの第１の主面上に、前記凹部外部の第１の主面、前記凹部の底面および側壁を覆い、かつ前記凹部を埋め込まないように第１の導電膜を形成することによって、側壁および底面が前記第１の導電膜からなるアスペクト比が１０より大きい凹部を残す工程、
（ｂ）前記ウエハの前記第１の主面に対して、異方性ドライエッチングを施すことにより、前記凹部の底面の前記第１の導電膜の下地底面を露出させることなく、前記凹部外部の第１の主面上の前記第１の膜を除去する工程。
１９．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上の第１の絶縁膜に、アスペクト比が５より大きい第１の凹部を開孔する工程、
（ｂ）前記第１の凹部外部の前記第１の主面、前記第１の凹部の底面および側壁を覆い、かつ前記第１の凹部を埋め込まないように、ルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成することによって、側壁および底面が前記第１の導電膜からなるアスペクト比が１０より大きい凹部を残す工程、
（ｃ）前記第１の凹部内の前記第１の導電膜が露出した状態で、前記第１の主面に対して、異方性ドライエッチングを施すことにより、前記第１の凹部外部の前記第１の導電膜を除去する工程、
（ｄ）前記工程（ｃ）の後、前記第１の凹部内に非ペロブスカイト型高誘電体を主要な成分とするキャパシタ絶縁膜を形成する工程。
２０．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上の第１の絶縁膜に、アスペクト比が５より大きい第１の凹部を開孔する工程、
（ｂ）前記第１の凹部外部の前記第１の主面、前記第１の凹部の底面および側壁を覆い、かつ前記第１の凹部を埋め込まないように、ルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成することによって、側壁および底面が前記第１の導電膜からなるアスペクト比が１０より大きい凹部を残す工程、
（ｃ）前記第１の凹部を耐エッチングマスクで被覆しない状態で、前記第１の主面に対して、異方性ドライエッチングを施すことにより、前記第１の凹部外部の前記第１の導電膜を除去する工程、
（ｄ）前記工程（ｃ）の後、前記第１の凹部内に非ペロブスカイト型高誘電体を主要な成分とするキャパシタ絶縁膜を形成する工程。
２１．本発明の半導体集積回路装置は、以下の構成からなる；
（ａ）第１の主面上に半導体表面を有する集積回路基板、
（ｂ）前記第１の主面上に形成された第１の絶縁膜、
（ｃ）前記第１の絶縁膜に開孔された、アスペクト比が１２以上の第１の凹部。２２．本発明の半導体集積回路装置の製造方法は以下の工程からなる；
（ａ）ウエハの第１の主面上の第１の絶縁膜上に、第１の無機部材膜を形成する工程、
（ｂ）前記第１の無機部材上に第１のフォトレジスト膜を形成する工程、
（ｃ）前記第１のフォトレジスト膜をパターニングすることにより、第１のレジスト膜パターンを形成する工程、
（ｄ）前記第１のレジスト膜パターンの存在下、前記第１の主面に対して第１のドライエッチング処理を施すことにより、前記第１の無機部材膜に第１および第２の開孔を形成する工程、
（ｅ）前記第１および第２の開孔が形成された前記第１の無機部材膜の存在下、前記第１の主面に対して第２のドライエッチング処理を施すことにより、前記第１の絶縁膜に、アスペクト比が１２以上の第１および第２の凹部を形成する工程。
２３．本発明の半導体集積回路装置は、以下の構成からなる；
（ａ）第１の凹部を有するウエハの第１の主面上に、前記凹部外部の第１の主面、前記凹部の底面および側壁を覆い、かつ前記凹部を埋め込まないように、ルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成することによって、側壁および底面が前記第１の導電膜で覆われた凹部を残す工程、
（ｂ）前記凹部の内部を覆うように、フォトレジストパターンを形成する工程、
（ｃ）前記フォトレジストパターンを耐エッチングマスクとして、前記ウエハの前記第１の主面に対してエッチングを施す工程、
（ｄ）前記工程（ｃ）の後、オゾンを含む気相中で前記フォトレジストパターンを処理することによって除去する工程。
２４．本発明の半導体集積回路装置は、以下の構成からなる；
（ａ）ウエハの第１の主面上に、ルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成する工程、
（ｂ）前記第１の主面を覆うように、フォトレジストパターンを形成する工程、
（ｃ）前記フォトレジストパターンを耐エッチングマスクとして、前記ウエハの前記第１の主面に対してエッチングを施す工程、
（ｄ）前記工程（ｃ）の後、オゾンを含む気相中で、かつ摂氏１８０度から２８０度の処理温度において、前記フォトレジストパターンを処理することによって除去する工程。
２５．本発明の半導体集積回路装置は、以下の構成からなる；
（ａ）第１の凹部を有するウエハの第１の主面上に、前記凹部外部の第１の主面、前記凹部の底面および側壁を覆い、かつ前記凹部を埋め込まないように、ルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成することによって、側壁および底面が前記第１の導電膜で覆われたアスペクト比が５以上の凹部を残す工程、
（ｂ）前記凹部の内部を覆うように、フォトレジストパターンを形成する工程、
（ｃ）前記フォトレジストパターンを耐エッチングマスクとして、前記ウエハの前記第１の主面に対してエッチングを施す工程、
（ｄ）前記工程（ｃ）の後、前記フォトレジストパターンを液相中で処理することによって除去する工程。
２６．本発明の半導体集積回路装置は、以下の構成からなる；
（ａ）第１の凹部を有するウエハの第１の主面上に、前記凹部外部の第１の主面、前記凹部の底面および側壁を覆い、かつ前記凹部を埋め込まないように、ルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成することによって、側壁および底面が前記第１の導電膜で覆われた凹部を残す工程、
（ｂ）前記凹部の内部に有機系塗布膜を埋め込む工程、
（ｃ）オゾンガスを含むガス雰囲気中において、上記有機系塗布膜を耐エッチングマスクとして、前記ウエハの前記第１の主面に対してドライエッチングを施すことによって、前記凹部外部の前記第１の主面上の前記第１の導電膜を除去する工程。
【００１３】
本願のその他の発明の概要を簡単に項に分けて説明すれば、次のとおりである。
１．以下の工程を有する半導体集積回路装置の製造方法；
（ａ）基板の主面上に絶縁膜を形成した後、前記絶縁膜に孔を形成する工程、
（ｂ）前記孔の内部を含む前記絶縁膜上に、前記孔の内部を埋め込まない程度の膜厚を有するルテニウムまたはオスミウムを主成分とする第１導電膜を形成する工程、
（ｃ）前記孔の内部にフォトレジスト膜を埋め込んだ後、オゾンを含むガス雰囲気中において、前記フォトレジスト膜を耐エッチングマスクにしたドライエッチング処理を施すことによって、前記孔の外部の前記第１導電膜を除去し、前記孔の内部に前記第１導電膜を残す工程。
２．前記項１において、前記第１導電膜は、ルテニウムを主成分とする導電膜であることを特徴とする半導体集積回路装置の製造方法。
３．前記項１において、前記工程（ｃ）の後、前記孔の内部の前記フォトレジスト膜を除去する形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
４．前記項１において、前記第１導電膜のドライエッチングは、等方性ドライエッチングであることを特徴とする半導体集積回路装置の製造方法。
５．前記項１において、前記第１導電膜のドライエッチングは、非プラズマ型ドライエッチングであることを特徴とする半導体集積回路装置の製造方法。
６．前記項１において、前記第１導電膜のドライエッチングは、前記第１導電膜のエッチングレートが酸化による膜厚の増加速度を上回る温度で行われることを特徴とする半導体集積回路装置の製造方法。
７．前記項１において、前記第１導電膜をドライエッチングする際の前記基板の温度は、摂氏２５度以上、摂氏１５０度以下であることを特徴とする半導体集積回路装置の製造方法。
８．前記項７において、前記第１導電膜をドライエッチングする際の前記基板の温度は、摂氏２５度以上、摂氏１１０度以下であることを特徴とする半導体集積回路装置の製造方法。
９．前記項１において、前記オゾンを含むガスには紫外線を照射しないことを特徴とする半導体集積回路装置の製造方法。
１０．前記項１において、前記第１導電膜をドライエッチングする際の対レジスト選択比は２０以上であることを特徴とする半導体集積回路装置の製造方法。
１１．前記項１において、前記第１導電膜をドライエッチングする際の対レジスト選択比は１００以上であることを特徴とする半導体集積回路装置の製造方法。
１２．前記項１において、前記第１導電膜が形成された前記孔のアスペクト比は、１２以下であることを特徴とする半導体集積回路装置の製造方法。
１３．前記項１２において、前記絶縁膜は酸化シリコン系の絶縁膜からなり、前記孔の形成は、フォトレジスト膜を耐エッチングマスクにしたドライエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
１４．以下の工程を有する半導体集積回路装置の製造方法；
（ａ）基板の主面上にＭＩＳＦＥＴを形成し、前記ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に第１プラグを形成することによって、前記第１プラグと前記ＭＩＳＦＥＴとを電気的に接続する工程、
（ｃ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第１接続孔の上部の前記第２絶縁膜に孔を形成することによって、前記孔の底部に前記第１プラグの表面を露出させる工程、
（ｄ）前記孔の内部を含む前記第２絶縁膜上に、前記孔の内部を埋め込まない程度の膜厚を有するルテニウムまたはオスミウムを主成分とする第１導電膜を形成する工程、
（ｅ）前記孔の内部にフォトレジスト膜を埋め込んだ後、オゾンを含むガス雰囲気中において、前記フォトレジスト膜を耐エッチングマスクにしたドライエッチング処理を施すことによって、前記孔の外部の前記第１導電膜を除去する工程、
（ｆ）前記孔の内部の前記フォトレジスト膜を除去することによって、前記孔の内部に残留した前記第１導電膜からなり、前記第１プラグと電気的に接続されるキャパシタ電極を形成する工程。
１５．前記項１４において、前記第１導電膜は、ルテニウムを主成分とする導電膜であることを特徴とする半導体集積回路装置の製造方法。
１６．前記項１４において、前記工程（ｆ）の後、前記第１電極の上部に前記メモリセルの他の一部を形成する容量素子のキャパシタ絶縁膜を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
１７．前記項１６において、前記キャパシタ絶縁膜の比誘電率は５０以上であることを特徴とする半導体集積回路装置の製造方法。
１８．前記項１７において、前記キャパシタ絶縁膜は、ペロブスカイト型金属酸化物を主成分とする高誘電体または強誘電体からなることを特徴とする半導体集積回路装置の製造方法。
１９．前記項１８において、前記ペロブスカイト型金属酸化物は、ＢＳＴであることを特徴とする半導体集積回路装置の製造方法。
２０．前記項１７において、前記第１導電膜が形成された前記孔のアスペクト比は、１２以下であることを特徴とする半導体集積回路装置の製造方法。
２１．前記項１４において、前記第１導電膜のドライエッチングは、等方性ドライエッチングであることを特徴とする半導体集積回路装置の製造方法。
２２．前記項１４において、前記第１導電膜のドライエッチングは、非プラズマ型ドライエッチングであることを特徴とする半導体集積回路装置の製造方法。
２３．前記項１４において、前記第１導電膜のドライエッチングは、前記第１導電膜のエッチングレートが酸化による膜厚の増加速度を上回る温度で行われることを特徴とする半導体集積回路装置の製造方法。
２４．前記項１４において、前記第１導電膜をドライエッチングする際の前記基板の温度は、摂氏２５度以上、摂氏１５０度以下であることを特徴とする半導体集積回路装置の製造方法。
２５．前記項２４において、前記第１導電膜をドライエッチングする際の前記基板の温度は、摂氏２５度以上、摂氏１１０度以下であることを特徴とする半導体集積回路装置の製造方法。
２６．前記項１４において、前記オゾンを含むガスには紫外線を照射しないことを特徴とする半導体集積回路装置の製造方法。
２７．前記項１４において、前記第１導電膜をドライエッチングする際の対レジスト選択比は２０以上であることを特徴とする半導体集積回路装置の製造方法。
２８．前記項１４において、前記第１導電膜をドライエッチングする際の対レジスト選択比は１００以上であることを特徴とする半導体集積回路装置の製造方法。
２９．前記項２０において、前記第２絶縁膜は酸化シリコン系の絶縁膜からなり、前記孔の形成は、フォトレジスト膜を耐エッチングマスクにしたドライエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
３０．以下の工程を有する半導体集積回路装置の製造方法；
（ａ）基板の主面上に絶縁膜を形成した後、前記絶縁膜に孔を形成する工程、
（ｂ）前記孔の内部を含む前記絶縁膜上に、前記孔の内部を埋め込まない程度の膜厚を有する第１導電膜を形成することによって、前記孔のアスペクト比を１２以上とする工程、
（ｃ）酸素を含むガス雰囲気中でのイオンアシストドライエッチングによって前記孔の外部の前記第１導電膜を除去し、前記孔の内部に前記第１導電膜を残す工程。
３１．前記項３０において、前記第１導電膜が形成された前記孔のアスペクト比は、２０以上であることを特徴とする半導体集積回路装置の製造方法。
３２．前記項３１において、前記第１導電膜が形成された前記孔のアスペクト比は、３０以上であることを特徴とする半導体集積回路装置の製造方法。
３３．前記項３０において、前記絶縁膜は酸化シリコン系の絶縁膜からなり、前記孔の形成は、前記絶縁膜の上部に形成した対レジスト選択比が前記酸化シリコン系の絶縁膜のそれよりも大きいハードマスクを耐エッチングマスクにしたドライエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
３４．前記項３３において、前記ハードマスクの対レジスト選択比は４以上であることを特徴とする半導体集積回路装置の製造方法。
３５．前記項３３において、前記ハードマスクはタングステンからなることを特徴とする半導体集積回路装置の製造方法。
３６．以下の工程を有する半導体集積回路装置の製造方法；
（ａ）基板の主面上にＭＩＳＦＥＴを形成し、前記ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に第１プラグを形成することによって、前記第１プラグと前記ＭＩＳＦＥＴとを電気的に接続する工程、
（ｃ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第１接続孔の上部の前記第２絶縁膜に孔を形成することによって、前記孔の底部に前記第１プラグの表面を露出させる工程、
（ｄ）前記孔の内部を含む前記第２絶縁膜上に、前記孔の内部を埋め込まない程度の膜厚を有する第１導電膜を形成する工程、
（ｅ）酸素を含むガス雰囲気中でのイオンアシストドライエッチングによって前記孔の外部の前記第１導電膜を除去し、前記孔の内部に前記第１導電膜からなり、前記第１プラグと電気的に接続されるキャパシタ電極を形成する工程。
３７．前記項３６において、前記第１導電膜は、ルテニウムまたはオスミウムを主成分とする導電膜であることを特徴とする半導体集積回路装置の製造方法。
３８．前記項３７において、前記第１導電膜は、ルテニウムを主成分とする導電膜であることを特徴とする半導体集積回路装置の製造方法。
３９．前記項３６において、前記第１導電膜が形成された前記孔のアスペクト比は、１２以上であることを特徴とする半導体集積回路装置の製造方法。
４０．前記項３９において、前記第１導電膜が形成された前記孔のアスペクト比は、２０以上であることを特徴とする半導体集積回路装置の製造方法。
４１．前記項４０において、前記第１導電膜が形成された前記孔のアスペクト比は、３０以上であることを特徴とする半導体集積回路装置の製造方法。
４２．前記項３６において、前記第２絶縁膜は酸化シリコン系の絶縁膜からなり、前記孔の形成は、前記田尾２絶縁膜の上部に形成した対レジスト選択比が前記酸化シリコン系の絶縁膜のそれよりも大きいハードマスクを耐エッチングマスクにしたドライエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
４３．前記項４２において、前記ハードマスクの対レジスト選択比は４以上であることを特徴とする半導体集積回路装置の製造方法。
４４．前記項４２において、前記ハードマスクはタングステンからなることを特徴とする半導体集積回路装置の製造方法。
４５．前記項３９において、前記工程（ｅ）の後、前記キャパシタ電極の上部にキャパシタ絶縁膜を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
４６．前記項４５において、前記キャパシタ絶縁膜の比誘電率は５０未満であることを特徴とする半導体集積回路装置の製造方法。
４７．前記項４５において、前記キャパシタ絶縁膜は、非ペロブスカイト型金属酸化物を主成分とする高誘電体からなることを特徴とする半導体集積回路装置の製造方法。
４８．前記項４７において、前記非ペロブスカイト型金属酸化物は、酸化タンタルであることを特徴とする半導体集積回路装置の製造方法。
４９．以下の工程を有する半導体集積回路装置の製造方法；
（ａ）基板の主面上にルテニウムまたはオスミウムを主成分とする第１導電膜を形成し、前記第１導電膜の上部に前記ルテニウムまたはオスミウムの第二酸化物からなる第２導電膜を形成する工程、
（ｂ）前記第２導電膜の上部にその一部を覆うフォトレジスト膜を形成した後、オゾンを含むガス雰囲気中において、前記フォトレジスト膜を耐エッチングマスクにしたドライエッチング処理を施すことによって、前記フォトレジスト膜で覆われていない領域の前記第２導電膜および前記第１導電膜をパターニングする工程。
５０．前記項４９において、前記第１導電膜は、ルテニウムを主成分とする導電膜であることを特徴とする半導体集積回路装置の製造方法。
５１．前記項４９において、前記第１導電膜をドライエッチングする際の前記基板の温度は、摂氏２５度以上、摂氏１５０度以下であることを特徴とする半導体集積回路装置の製造方法。
５２．前記項５１において、前記第１導電膜をドライエッチングする際の前記基板の温度は、摂氏２５度以上、摂氏１１０度以下であることを特徴とする半導体集積回路装置の製造方法。
５３．前記項４９において、前記オゾンを含むガスには紫外線を照射しないことを特徴とする半導体集積回路装置の製造方法。
５４．前記項１において、前記第１導電膜をドライエッチングする際の対レジスト選択比は２０以上であることを特徴とする半導体集積回路装置の製造方法。
５５．前記項５４において、前記第１導電膜をドライエッチングする際の対レジスト選択比は１００以上であることを特徴とする半導体集積回路装置の製造方法。
５６．以下の工程を有する半導体集積回路装置の製造方法；
（ａ）基板の主面上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部にシリコン系の導電膜からなる第１プラグを形成する工程、
（ｃ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第１接続孔の上部の前記第２絶縁膜に孔を形成することによって、前記孔の底部に前記第１プラグの表面を露出させる工程、
（ｄ）前記孔の内部を含む前記第２絶縁膜上にルテニウムまたはオスミウムを主成分とする第１導電膜を形成する工程、
（ｅ）前記基板を熱処理することによって、前記第１プラグとその上部の前記第１導電膜との界面にルテニウムシリサイドまたはオスミウムシリサイドからなる導電層を形成する工程、
（ｆ）オゾンを含むガス雰囲気中でのドライエッチングによって、前記孔の内部および前記第２絶縁膜上の前記第１導電膜を除去する工程。
５７．前記項５６において、前記第１導電膜は、ルテニウムを主成分とする導電膜であることを特徴とする半導体集積回路装置の製造方法。
５８．前記項５６において、前記第１導電膜のドライエッチングは、等方性ドライエッチングであることを特徴とする半導体集積回路装置の製造方法。
５９．前記項５６において、前記第１導電膜のドライエッチングは、非プラズマ型ドライエッチングであることを特徴とする半導体集積回路装置の製造方法。
６０．前記項５６において、前記第１導電膜のドライエッチングは、前記第１導電膜のエッチングレートが酸化による膜厚の増加速度を上回る温度で行われることを特徴とする半導体集積回路装置の製造方法。
６１．前記項５６において、前記第１導電膜をドライエッチングする際の前記基板の温度は、摂氏２５度以上、摂氏１５０度以下であることを特徴とする半導体集積回路装置の製造方法。
６２．前記項６１において、前記第１導電膜をドライエッチングする際の前記基板の温度は、摂氏２５度以上、摂氏１１０度以下であることを特徴とする半導体集積回路装置の製造方法。
６３．前記項５６において、前記オゾンを含むガスには紫外線を照射しないことを特徴とする半導体集積回路装置の製造方法。
【００１４】
【発明の実施の形態】
以下の実施形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、以下の実施形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１５】
本願で半導体集積回路装置というときは、シリコンウエハ上に作られるものだけでなく、特にそうでない旨明示された場合を除き、ＴＦＴ液晶等の他の基板上に作られるもの等も含むものとする。また、本願でウエハの主面または主面上という場合は、状況により基板の主面それ自体または基板上に単層または多層の薄膜が形成された上面をいう。
【００１６】
また、ウエハまたは基板というときは、半導体集積回路をその主面状に形成するための単結晶シリコンウエハ、半導体や絶縁基板上に単一または複数の半導体領域を形成した絶縁ウエハまたはそれらの複合体などからなる半導体集積回路装置製造用ウエハを指す。また、いうまでもないことであるが、ウエハまたは基板の主面という場合、裸のウエハ主面だけでなく、同主面上に形成された単一または複数の膜を含めてその上面をいうものとする。
【００１７】
以下の実施形態において、要素の数等（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施形態において、その構成要素（要素ステップなどを含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものではないことはいうまでもない。
【００１９】
同様に、以下の実施形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは前記数値、範囲などについても同様である。
【００２０】
ケミカルドライエッチングとは、純粋にイオンのスパッタリング作用によってエッチングが進行するスパッタエッチングや、反応性イオンエッチング（ＲＩＥ）またはイオンアシストエッチングのように、反応種と加速されたイオンの作用（被処理基板近傍に生じたイオンシースにより加速するものだけでなく、イオンビームエッチングのように他の加速手段によってイオンを被処理基板にほぼ垂直に入射させるものを含む）により主としてエッチング反応が進行する異方性エッチングと異なり、エッチングガスと被処理物とで構成される化学反応系が自由エネルギーなどの差によって自発的に反応を進行させるバレルエッチング(Barrel etching)、ダウンフローエッチング、その他の被処理ウエハに強いバイアスを印加したり、高エネルギーのイオンを入射させたりしないタイプの気相エッチングなどの等方性エッチングである。
【００２１】
異方性ドライエッチングとは、スパッタエッチング、反応性イオンエッチング、イオンアシストエッチング、イオンビームエッチングなどの高エネルギーイオン入射を利用し、垂直方向のエッチング速度を横方向のエッチング速度よりも相当程度速くすることによって、マスクの膜減りがないとした場合に垂直に近いエッチングプロファイルが得られるようにしたエッチングである。
【００２２】
等方性ドライエッチングとは、バレルエッチング、ダウンフロープラズマエッチング、ケミカルエッチングなどの強い基板バイアスやその他の方法による高エネルギーイオン入射を利用せず、結果として等方的なエッチングプロファイルが得られるようにしたエッチングである。
【００２３】
非プラズマ型エッチングとは、被処理ウエハの近傍（イオンシースの厚さ程度の距離）にプラズマが存在しないタイプのドライエッチング、すなわち単純な気相エッチングである。ただし、被処理ウエハから離れた部分で、エッチング種の生成にプラズマ、ＵＶ光、無声放電を利用してもよい。具体的には、オゾンを含むガス雰囲気中でのプラズマを伴わないエッチングなどをいう。
【００２４】
（実施の形態１）
図１は、本実施形態のＤＲＡＭを形成した半導体チップ１Ａの全体平面図である。長方形の半導体チップ１Ａの主面には、例えば２５６Ｍbit(メガビット)〜１Ｇbit(ギガビット)の記憶容量を有するＤＲＡＭが形成されている。このＤＲＡＭは、複数のメモリアレイ（ＭＡＲＹ）に分割された記憶部とそれらの周囲に配置された周辺回路部（ＰＣ）とを有している。半導体チップ１Ａの中央部には、ワイヤなどが接続される複数のボンディングパッド（ＢＰ）が１列に配置されている。
【００２５】
図２は、本実施形態のＤＲＡＭの等価回路図である。図示のように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線ＷＬ（ＷＬ0、ＷＬ1、ＷＬn…）と複数のビット線ＢＬおよびそれらの交点に配置された複数のメモリセル（ＭＣ）によって構成されている。１ビットの情報を記憶する１個のメモリセル（ＭＣ）は、１個の情報蓄積容量素子（キャパシタ）Ｃとこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬの一端は、ワードドライバＷＤに接続され、ビット線ＢＬの一端は、センスアンプＳＡに接続されている。
【００２６】
本実施形態のＤＲＡＭは、メモリセルの情報蓄積容量部である情報蓄積容量素子Ｃをメモリセル選択用ＭＩＳＦＥＴＱｓの上部に配置するスタックド・キャパシタ(Stacked capacitor)構造を採用している。後に詳述するように、この情報蓄積用容量素子Ｃは、メモリセル選択用ＭＩＳＦＥＴＱｓの上部の厚い膜厚の酸化シリコン膜に形成した高アスペクト比の孔（凹部）の内部に形成される。また、この情報蓄積用容量素子Ｃは、Ｒｕ（ルテニウム）を主成分とする金属または合金からなる導電膜によって構成される下部電極（ストレージノード）と、下部電極の上部に形成されたＢＳＴ（ＢａXＳｒ1-XＴｉＯ3 ;Barium Strontium Titanate）を主要な成分として含むキャパシタ絶縁膜と、キャパシタ絶縁膜の上部に形成されたＲｕ、ＴｉＮ（窒化チタン）およびＷ（タングステン）からなる３層の導電膜によって構成される上部電極（プレート電極）とによって構成される。
【００２７】
次に、本実施形態のＤＲＡＭの製造方法を図３〜図８５を用いて工程順に説明する。なお、以下で説明するＤＲＡＭの製造工程のうち、半導体基板（以下、単に基板という）の主面上にメモリセル選択用ＭＩＳＦＥＴＱｓを形成し、さらにメモリセル選択用ＭＩＳＦＥＴＱｓの上部にビット線ＢＬを形成するまでの工程については、例えば特願平１１−１６６３２０号（松岡ら）に詳細な記載がある。従って、本願ではビット線ＢＬを形成するまでの工程については、その概要を記載するに止め、主要な構成部分である情報蓄積用容量素子Ｃの構造およびその製造工程について詳述する。また、ビット線ＢＬを形成するまでの工程は、本願で説明する工程に限定されるものではない。さらに、Ｒｕを主成分とする導電膜を使って情報蓄積用容量素子Ｃの下部電極を形成する先願発明として、本発明者らによる特願平１１−２４４５２号があるが、この先願発明は下部電極を柱状構造とするものであって、高アスペクト比の孔（凹部）の内部に形成される本願の下部電極とは構造および製造方法が異なる。
【００２８】
まず、図３（メモリアレイの要部平面図）、図４（図３のＡ−Ａ線に沿った断面図）、図５（図３のＢ−Ｂ線に沿った断面図）および図６（図３のＣ−Ｃ線に沿った断面図）に示すように、例えばｐ型の単結晶シリコンからなる基板（ウエハ）１の主面の素子分離領域に素子分離溝２を形成する。また、この素子分離溝２を形成することにより、図３に示すような、素子分離溝２によって周囲を囲まれた細長い島状の活性領域（Ｌ）が同時に形成される。これらの活性領域（Ｌ）のそれぞれには、ソース、ドレインの一方を共有するメモリセル選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００２９】
上記素子分離溝２は、基板１の表面をエッチングして深さ３００〜４００ｎｍ程度の溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ(Chemical Vapor Deposition)法で酸化シリコン膜４（膜厚６００ｎｍ程度）を堆積した後、酸化シリコン膜４を化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法でポリッシュバックすることによって形成する。このとき、溝の内部の酸化シリコン膜４の表面を活性領域（Ｌ）の表面とほぼ同じ高さになるように平坦化する。酸化シリコン膜４は、例えば酸素（またはオゾン）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、１０００℃程度のドライ酸化を行って膜を緻密化（デンシファイ）する。
【００３０】
なお、本願でウエハ（基板）というときは、半導体集積回路装置製造用のウエハまたは半導体ウエハであって、ＳＯＳ(Silicon On Sapphire)、ＳＯＩ(Silicon On Insulator)、単結晶シリコン基板、ＴＦＴ(Thin Film Transistor)などの絶縁基板が含まれる。また、いうまでもないが、未加工のウエハだけでなく、ウエハ工程途中の絶縁膜や導電膜が形成されたものも含まれる。また、一般に半導体チップはペレットを指し、場合により半導体集積回路装置用ウエハまたは半導体ウエハであって、ＳＯＳ、ＳＯＩ、単結晶シリコン基板、ＴＦＴなどの絶縁基板が含まれる。
【００３１】
次に、基板１にＢ（ホウ素）をイオン打ち込みすることによってｐ型ウエル３を形成し、続いてｐ型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、基板１を熱酸化することによってｐ型ウエル３の活性領域（Ｌ）の表面に酸化シリコン系の清浄なゲート絶縁膜５（膜厚６ｎｍ程度）を形成する。なお、ゲート絶縁膜５は、基板１の熱酸化によって形成される酸化シリコン系絶縁膜の他、それよりも誘電率が大きい窒化シリコン系絶縁膜、金属酸化物系絶縁膜（酸化タンタル膜、酸化チタン膜など）であってもよい。これらの絶縁膜は、基板１上にＣＶＤ法やスパッタリング法で成膜することによって形成する。
【００３２】
次に、図７〜図９に示すように、ゲート絶縁膜５の上部にゲート電極６を形成する。ゲート電極６は、活性領域以外の領域ではワード線（ＷＬ）として機能する。ゲート電極６（ワード線ＷＬ）は、例えばゲート絶縁膜５の上部にＰ（リン）などをドープしたｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ（窒化タングステン）またはＴｉＮ（窒化チタン）からなるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ膜（膜厚１００ｎｍ程度）および窒化シリコン膜７（膜厚１５０ｎｍ程度）を順次堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングすることによって形成する。多結晶シリコン膜および窒化シリコン膜７はＣＶＤ法で堆積し、バリアメタル膜およびＷ膜はスパッタリング法で堆積する。
【００３３】
次に、図１０〜図１２に示すように、ｐ型ウエル３にＡｓ（ヒ素）またはＰ（リン）をイオン打ち込みしてゲート電極６の両側のｐ型ウエル３にｎ型半導体領域８（ソース、ドレイン）を形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００３４】
次に、図１３〜図１６に示すように、基板１上にＣＶＤ法で窒化シリコン膜９（膜厚５０ｎｍ）および酸化シリコン膜１０（膜厚６００ｎｍ程度）を堆積し、続いて酸化シリコン膜１０の表面を化学機械研磨法で平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜１０および窒化シリコン膜９をドライエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）の上部にコンタクトホール１１、１２を形成する。酸化シリコン膜１０のエッチングは、窒化シリコン膜に対する選択比が大きい条件で行い、窒化シリコン膜９のエッチングは、シリコンや酸化シリコン膜に対するエッチング選択比が大きい条件で行う。これにより、コンタクトホール１１、１２がゲート電極６（ワード線）に対して自己整合（セルフアライン）で形成される。
【００３５】
次に、図１７および図１８に示すように、コンタクトホール１１、１２の内部にプラグ１３を形成する。プラグ１３を形成するには、酸化シリコン膜１０の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってコンタクトホール１１、１２の内部にこのｎ型多結晶シリコン膜を埋め込んだ後、コンタクトホール１１、１２の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。
【００３６】
次に、酸化シリコン膜１０の上部にＣＶＤ法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積した後、図１９〜図２１に示すように、フォトレジスト膜（図示せず）をマスクにしてコンタクトホール１１の上部の酸化シリコン膜１４をドライエッチングすることにより、後に形成されるビット線（ＢＬ）とコンタクトホール１１とを接続するためのスルーホール１５を形成する。
【００３７】
次に、図２２および図２３に示すように、スルーホール１５の内部にプラグ１６を形成する。プラグ１６を形成するには、酸化シリコン膜１４の上部に例えばスパッタリング法でＴｉ膜とＴｉＮ膜との積層膜からなるバリアメタル膜を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ膜を堆積することによってスルーホール１５の内部にこれらの膜を埋め込んだ後、スルーホール１５の外部のこれらの膜を化学機械研磨法で除去する。
【００３８】
次に、図２４〜図２７に示すように、酸化シリコン膜１４の上部にビット線ＢＬを形成する。ビット線ＢＬを形成するには、例えば酸化シリコン膜１４の上部にスパッタリング法でＴｉＮ膜（膜厚１０ｎｍ程度）を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜（膜厚５０ｎｍ程度）を堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングする。
【００３９】
次に、図２８〜図３１に示すように、ビット線ＢＬの上部にＣＶＤ法で酸化シリコン膜１７（膜厚３００ｎｍ程度）し、続いて化学機械研磨法でその表面を平坦化する。次に、酸化シリコン膜１７の上部にＣＶＤ法で窒化シリコン膜１８（膜厚５０ｎｍ程度）を堆積し、続いて窒化シリコン膜１８および酸化シリコン膜１７をドライエッチングすることによって、プラグ１３が埋め込まれたコンタクトホール１１の上部にスルーホール１９を形成する。
【００４０】
スルーホール１９は、その径がその下部のコンタクトホール１１の径よりも小さくなるように形成する。具体的には、窒化シリコン膜１８の上部にＣＶＤ法で多結晶シリコン膜２０を堆積し、続いてスルーホール１９を形成する領域の多結晶シリコン膜２０をドライエッチングして孔を形成した後、多結晶シリコン膜２０の上部にさらに多結晶シリコン膜（図示せず）を堆積する。次に、多結晶シリコン膜２０の上部の多結晶シリコン膜を異方性エッチングすることによって孔の側壁にサイドウォールスペーサ２１を形成し、続いて多結晶シリコン膜２０とサイドウォールスペーサ２１とをハードマスクに用いて孔の底面の窒化シリコン膜１８および酸化シリコン膜１７をドライエッチングする。
【００４１】
また、図２８および図３１に示すように、スルーホール１９は、その中心がその下部のコンタクトホール１１の中心よりもビット線ＢＬから離れる方向にオフセットする。このように、スルーホール１９の径をその下部のコンタクトホール１１の径よりも小さくし、かつその中心をビット線ＢＬから離れる方向にオフセットすることにより、メモリセルサイズを縮小した場合においても自己整合コンタクト(Self Align Contact；ＳＡＣ)技術を用いることなく、スルーホール１９（の内部に埋め込まれるプラグ）とビット線ＢＬとのショートを防止することができる。また、スルーホール１９の径をその下部のコンタクトホール１１の径よりも小さくすることにより、それらの中心をずらしても両者のコンタクト面積を十分に確保することができる。
【００４２】
次に、ハードマスク（多結晶シリコン膜２０およびサイドウォールスペーサ２１）をドライエッチングで除去した後、図３２〜図３４に示すように、スルーホール１９の内部にプラグ２２を形成し、さらにプラグ２２の表面にバリアメタル膜２３を形成する。プラグ２２およびバリアメタル膜２３を形成するには、まず窒化シリコン膜１８の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってスルーホール１９の内部にｎ型多結晶シリコン膜を埋め込んだ後、スルーホール１９の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。またこのとき、スルーホール１９の内部のｎ型多結晶シリコン膜をオーバー研磨（オーバーエッチング）し、プラグ２２の表面を窒化シリコン膜１８の表面よりも下方に後退させることによって、プラグ２２の上部にバリアメタル膜２３を埋め込むスペースを確保する。次に、窒化シリコン膜１８の上部にスパッタリング法でＴｉＮ膜を堆積することによって、プラグ２２の上部のスルーホール１９内にＴｉＮ膜を埋め込んだ後、スルーホール１９の外部のＴｉＮ膜を化学機械研磨法（またはエッチバック）で除去する。
【００４３】
後の工程でスルーホール１９の上部に形成する情報蓄積用容量素子の下部電極とプラグ２２との間に介在する上記バリアメタル膜２３は、情報蓄積容量素子のキャパシタ絶縁膜形成工程で行われる高温熱処理の際に、下部電極材料であるＲｕとプラグ２２の材料である多結晶シリコン膜との界面で所望しない反応が生じるのを抑制するために形成する。この種のバリアメタル材料としては、ＴｉＮの他、ＲｕシリサイドやＴｉ−Ａｌ（アルミニウム）−Ｓｉ（シリコン）合金などを用いることもできる。
【００４４】
次に、図３５および図３６に示すように、窒化シリコン膜１８の上部に酸化シリコン膜２４を堆積し、続いて酸化シリコン膜２４の上部にＢＡＲＣ(Bottom Anti-Reflective Coating)などの反射防止膜２５（膜厚８０ｎｍ程度）をスピン塗布した後、反射防止膜２５の上部にフォトレジスト膜をスピン塗布し、これを露光、現像することによって酸化シリコン膜２４をエッチングするためのフォトレジストパターン２６を形成する。情報蓄積用容量素子の下部電極は、次の工程でこの酸化シリコン膜２４に形成する孔（凹部）の内部に形成される。従って、酸化シリコン膜２４の膜厚がこの下部電極の高さとなるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜２４を厚い膜厚（０．８μｍ程度）で堆積する必要がある。酸化シリコン膜２４は、例えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。また、厚い膜厚の酸化シリコン膜２４をエッチングする際の耐エッチングマスクとなるフォトレジストパターン２６は、エッチング過程での膜減りを考慮し、その膜厚を４８０ｎｍ程度とする。
【００４５】
次に、図３７および図３８に示すように、フォトレジストパターン２６をマスクにしてその下層の反射防止膜２５をドライエッチングする。反射防止膜２５のドライエッチングは、例えば狭電極平行平板型ＲＩＥ(Reactive Ion Etching)装置を用い、ＲＦバイアス電力＝９００Ｗ（ワット）、ガス（ＣＨＦ3／ＣＦ4／Ａｒ＝１０／９０／９５ｓｃｃｍ）圧＝７５ｍＴｏｒｒ、下部電極（ウエハステージ）温度＝１０℃、オーバーエッチング量＝６０％の条件で行う。
【００４６】
次に、図３９〜図４１に示すように、フォトレジストパターン２６をマスクにして酸化シリコン膜２４をドライエッチングすることにより、その底面にスルーホール１９内のバリアメタル膜２３の表面が露出する深い孔（凹部）２７を形成する。酸化シリコン膜２４のドライエッチングは、例えば２周波励起狭電極平行平板型ＲＩＥ装置を用い、ＲＦバイアス電力＝２２００Ｗ（上部電極）／１４００Ｗ（下部電極）、ガス（Ｃ4Ｆ8／Ｏ2／Ａｒ＝１８／１３／４２０ｓｃｃｍ）圧＝３０ｍＴｏｒｒ、下部電極温度＝−２０℃、オーバーエッチング量＝２０％の条件で行う。
【００４７】
図４２は、情報蓄積用容量素子の下部電極が形成される孔（凹部）２７の平面形状および寸法を示す図である。孔２７は、ワード線ＷＬの延在方向に長辺を有し、かつビット線ＢＬの延在方向に短辺を有する矩形の平面パターンで構成され、長辺方向の径（ａ）は２６０ｎｍ、短辺方向の径（ｂ）は１３０ｎｍである。また、長辺方向の隣接する孔２７との間隔および短辺方向の隣接する孔２７との間隔は、それぞれ１３０ｎｍである。なお、フォトレジストパターン２６を形成するためのフォトマスクに描画された孔２７のパターンは上記のような寸法を有する長方形であるが、基板（ウエハ）１に転写されるパターンは、露光光の回折現象などによって変形するために、図のような角丸の長方形あるいは楕円に近い平面形状となる。
【００４８】
次に、酸化シリコン膜２４の上部に残ったフォトレジストパターン２６およびその下層の反射防止膜２５をアッシングで除去した後、図４３および図４４に示すように、酸化シリコン膜２４の上部および孔２７の内部にＲｕ膜３０を堆積する。Ｒｕ膜３０は、ＣＶＤ法、スパッタリング法のいずれでも成膜できるが、孔２７の内部がＲｕ膜３０で埋め込まれてしまうことのないような薄い膜厚で堆積し、孔２７の底面および側壁にＲｕ膜３０を付着させる。具体的には、平坦な面である酸化シリコン膜２４の上部にスパッタリング法で２５ｎｍ堆積し、続いてＣＶＤ法で５０ｎｍ堆積する。これにより、酸化シリコン膜２４の上面に比べて膜のカバレージが低い孔２７の底面および側壁に膜厚３０ｎｍ程度のＲｕ膜３０が堆積する。
【００４９】
ここで、「孔（凹部）のアスペクト比」について定義する。図４５（ａ）は、側壁および底面に下部電極材料（Ｒｕ）が堆積された孔２７の概略平面図、同図（ｂ）はこの孔２７の短辺方向に沿った概略断面図である。下部電極材料が堆積された状態での実効的なアスペクト比が問題となる本願発明では、孔２７の短辺方向に沿った径（Ｗeff）と、酸化シリコン膜（２４）の上部に堆積された下部電極材料（Ｒｕ）の表面から孔の底面に堆積された下部電極材料（Ｒｕ）の表面までの深さ（Ｄeff）との比（＝Ｄeff／Ｗeff）を孔のアスペクト比とする。上記の例では、短辺の径が１３０ｎｍの孔２７の側壁に膜厚３０ｎｍ×２＝６０ｎｍのＲｕ膜３０を堆積するので、Ｗeff＝７０ｎｍとなる。側壁に堆積したＲｕ膜３０の膜厚が孔２７の底面と上端部とで異なるような場合は、最も膜厚が厚い箇所（通常は上端部近傍）における径をＷeffとする。また、膜厚０．８μｍ（＝８００ｎｍ）の酸化シリコン膜２４に孔２７を形成してその底面に膜厚３０ｎｍのＲｕ膜３０を堆積し、酸化シリコン膜２４の上部に膜厚７５ｎｍのＲｕ膜３０を堆積するので、Ｄeff＝８２５ｎｍとなる。従って、このときの孔２７の実効的なアスペクト比は、８２５÷７０≒１１．８となる。以下の説明で、「孔（凹部）のアスペクト比」というときは、特に断らない限り、下部電極材料が堆積された状態での実効的なアスペクト比（Ｄeff／Ｗeff）をいうものとする。
【００５０】
次に、図４６および図４７に示すように、孔２７の内部にフォトレジスト膜３１を埋め込む。このフォトレジスト膜３１は、次の工程で酸化シリコン膜２４の上部の不要なＲｕ膜３０をドライエッチングで除去する際に、孔２７の内部（側壁および底面）のＲｕ膜３０が除去されるのを防ぐ保護膜として使用される。
【００５１】
孔２７の内部にフォトレジスト膜３１を埋め込むには、例えばポジ型のフォトレジスト膜を孔２７の内部を含む基板１の全面にスピン塗布した後、全面露光および現像を行って孔２７の外部の露光部を除去し、孔２７の内部に未露光部を残せばよい。
【００５２】
次に、フォトレジスト膜３１で覆われていない孔２７の外部のＲｕ膜３０をドライエッチングによって除去する。このエッチングは、孔２７の内部（側壁および底面）のＲｕ膜３０を保護するフォトレジスト膜３１を削ることなく、孔２７の外部のＲｕ膜３０を選択的に除去することのできるエッチングでなければならない。
【００５３】
ここで、上記のようなＲｕ膜３０の選択的なドライエッチングを実現するために、本発明者らが２種のオゾンエッチング装置を使って行った実験（第１実験および第２実験）について説明する。図４８は、第１の実験で使用したオゾンエッチング装置の概略構成図、図４９は、このオゾンエッチング装置のオゾン発生機構を示す原理図である。このオゾンエッチング装置１００は、石英製のプレート１０１上に搭載したウエハ１を水平面内で回転するステージ１０２、仕切板１０３、ＵＶランプ１０４および排気管１０５などを備えた処理室１０６とオゾン発生器１０７とを有しており、オゾン発生機１０７内で酸素と窒素とから発生させたオゾンをウエハ１の主面に供給し、紫外線および／または熱のエネルギーによるオゾンの分解によって生成した酸素ラジカルによってフォトレジスト膜をアッシングする装置である。また、このオゾンエッチング装置の特徴は、その処理圧力がほぼ大気圧であることにある（例えば「日立評論 Vol.79, No.10(1997)」参照）。
【００５４】
図５０は、Ｒｕ膜、ＲｕＯ2(酸化ルテニウム)膜およびフォトレジスト膜のエッチングレートの処理温度依存性を示すグラフである。ここでは、４．７vol％のオゾンを含む酸素（流量＝１０ｓｌｍ）＋窒素（流量＝７５ｓｃｃｍ）の混合ガスをウエハの表面に供給してそれぞれの膜をエッチングした。膜のエッチングレートは、膜の断面を走査型電子顕微鏡（ＳＥＭ）で観測し、膜の減少量から算出した。また、オゾンを含む上記の混合ガスには紫外線を照射しなかった。なお、処理温度という場合は、処理中のウエハの主面の温度をいう。
【００５５】
図示のように、Ｒｕ膜のエッチングレートは、処理温度が室温よりも高くなるにつれて増加し、１００℃近辺で最大となった。しかし、処理温度をさらに上げるとエッチングレートが次第に低下し、２００℃近辺よりも高温になると膜厚がむしろ増加した。これは、１００℃近辺よりも高温の条件ではエッチングによる膜の減少と酸化による膜厚の増加とが競合し、２００℃近辺よりも高温では酸化による膜厚の増加がエッチングによる膜厚の減少を上回るようになることを示唆している。
【００５６】
一方、フォトレジスト膜は低温ではほとんどエッチング（アッシング）されなかったが、１００℃近辺よりも高温の条件では温度上昇に伴って急速にエッチングレートが増加した。また、ＲｕＯ2膜は処理温度の高低に拘わらずオゾンではエッチングされなかった。これは、高温処理時にＲｕ膜が酸化（＝ＲｕＯ2膜が生成）してエッチングレートが低下するという前記の推測を支持している。
【００５７】
図５１は、Ｒｕ膜のエッチング量の処理温度依存性を示すグラフであり、エッチング時間を６０秒と３０秒とに設定した他は、上記と同じ条件で処理を行った。図示のように、エッチング時間を６０秒とした場合は、上記と同様の結果が得られたが、エッチング時間が３０秒ではエッチングレートが小さく、かつ処理温度依存性も少なかった。
【００５８】
図５２は、処理温度１００℃および１５０℃でＲｕ膜をオゾンエッチングしたときのエッチング量の処理時間依存性を示すグラフである。図示のように、エッチングを開始してからある時間が経過する迄は膜減りがなく、その後急速に膜厚が減少した。
【００５９】
図５３は、図５０の実験で得られたＲｕ膜のエッチングレートとフォトレジスト膜のエッチングレートとからＲｕ膜の対レジスト選択比（Ｒｕ／ＰＲ選択比）を求めたグラフである。このグラフから、１００℃近辺よりも高温の条件では処理温度の上昇に伴ってＲｕ膜の対レジスト選択比が急速に低下することが判る。なお、本願で「膜Ａの対レジスト選択比」という場合は、レジストを耐エッチングマスクにして膜Ａをエッチングする場合において、膜厚方向のレジストのエッチングレートをＲｒ、膜ＡのエッチングレートをＲａとしたときの比（Ｒａ／Ｒｒ）をいう。
【００６０】
図５４は、オゾン濃度を一定（４．７vol％）に保った酸素＋窒素混合ガスの流量を変えて測定したＲｕ膜のエッチングレートを示すグラフである。図示のように、Ｒｕ膜のエッチングレートは、オゾン含有混合ガスの流量にほぼ比例して増加した。これは、ウエハの表面に供給されるオゾン含有混合ガスの流量が増えると、ウエハ表面へのオゾン含有混合ガスの拡散およびウエハ表面からの反応生成物の拡散が促進され、未反応のＲｕ膜表面に速やかにオゾンが供給されるようになるためと推測される。
【００６１】
図５５は、流量を一定に保ったオゾン含有混合ガスのオゾン濃度を変えて測定したＲｕ膜のエッチングレートを示すグラフである。図示のように、Ｒｕ膜のエッチングレートは、オゾン濃度にほぼ比例して増加した。これは、混合ガス中のオゾンによってＲｕ膜がエッチングされることを示している。
【００６２】
図５６は、紫外線の有無によるエッチング量の相違を示すグラフである。図示のように、オゾン含有混合ガスに紫外線を照射した場合は、照射しなかった場合に比べてＲｕ膜のエッチング量が減少した。これは、オゾン含有混合ガスに紫外線を照射するとオゾンの一部が分解されて酸素ラジカルになる結果、オゾン濃度が低下するためと推定され、前記の実験と同じくＲｕ膜をエッチングするのはオゾンであることを示唆している。
【００６３】
図５７は、ＣＶＤ法およびスパッタリング法で堆積したＲｕ膜のエッチングレートの処理温度依存性を示すグラフである。図示のように、ＣＶＤ−Ｒｕ膜とスパッタ−Ｒｕ膜とで若干の特性の相違が見られるが、いずれも１００℃近辺の処理温度で最大のエッチングレートが得られた。
【００６４】
これら実験の結果から、オゾンによるＲｕ膜のエッチングレートには顕著な処理温度依存性があり、１００℃近辺で極めて大きいエッチングレートが得られると共に、対レジスト選択比も最大となることが明らかとなった。
【００６５】
次に、第２の実験で使用したオゾンエッチング装置の概略構成を図５８に示す。図５９は、このオゾンエッチング装置を使って測定したＲｕ膜のエッチング量の処理時間依存性を示すグラフである。ここでは、５vol％のオゾンを含む酸素（流量＝１０ｓｌｍ）＋窒素（流量＝０．１ｓｌｍ）の混合ガスをウエハの表面に供給し、処理圧力＝７００Ｔｏｒｒ、処理温度＝８０℃の条件でＲｕ膜をエッチングした。エッチング量は、Ｒｕ膜の表面にＸ線を照射したときに膜から放出される特性Ｘ線の強度からＲｕの原子数を算出することによって求めた。なお、第２の実験ではいずれの場合もオゾンに紫外線を照射しなかった。
【００６６】
図示のように、オゾンによるＲｕ膜のエッチングでは、エッチングレートの時間依存性がほどんど認められなかった。この知見と前記第１実験（図５２）で得られた知見とから、処理の開始当初はエッチングが外観上は進行していないように見えても、膜の内部ではエッチングが進行しているものと推定される。
【００６７】
図６０は、Ｒｕ膜、ＲｕＯ2膜およびフォトレジスト膜のエッチングレートの処理温度依存性を示すグラフである。ここでは、５vol％のオゾンを含む上記混合ガスをウエハの表面に供給し、処理圧力＝１００Ｔｏｒｒ、７００Ｔｏｒｒの条件で３分間Ｒｕ膜をエッチングしたところ、前記第１の実験（図５０）とほぼ同様の結果が得られた。図６１は、図６０のグラフ（ＲｕＯ2膜を除く）をアレニウスプロットしたグラフであり、横軸は絶対温度の逆数を示している。また、これらのデータからＲｕ膜の対レジスト選択比（Ｒｕ／ＰＲ選択比）の温度依存性を計算したところ、前記第１の実験（図５３）とほぼ同様の結果が得られた（図６２）。
【００６８】
次に、Ｒｕ膜のエッチング中に下流側においた別のシリコンウエハの表面を分析したところ、図６３に示すように、反応生成物の再付着量は検出限界以下であった。また、通常のスパッタリング法（ＮＳ）で堆積したＲｕ膜と、ウエハとターゲットとの距離を長くしたロングスロースパッタ（ＬＴＳ）法で堆積したＲｕ膜とでウエハ表面に残ったエッチング残渣量を測定したところ、いずれも場合も僅かな残渣が認められたが、これらのエッチング残渣は過ヨウ素酸と硝酸とを含む洗浄液を使うことによって問題とならないレベルまで低減することができた。なお、過ヨウ素酸と硝酸とを含む洗浄液を使ったＲｕ残渣の除去技術については、特願平１１−２４５１４３号（二瀬ら）に詳細な記載がある。また、Ｒｕ膜を基板上に成膜する装置のクリーニング方法については、特願平１０−３０４１３９号（鈴木ら）および特願平１１−２８９９４１号（鈴木ら）に詳細な記載がある。
【００６９】
図６４は、オゾンによるエッチング後のＲｕ膜表面中に含まれるＲｕＯ2の割合をＸ線光電子分光法(X-ray Photoelectron Spectroscopy)によって測定した結果を示すグラフである。図示のように、ＲｕＯ2の生成量は処理温度が高くなるに従って増加した。これは、処理温度の上昇に伴ってエッチングによる膜の減少と酸化による膜厚の増加とが競合し、２００℃近辺よりも高温では酸化による膜厚の増加がエッチングによる膜厚の減少を上回るという第１実験（図５０）の結果と一致している。
【００７０】
図６５は、オゾンによるＲｕ膜のエッチング中に生成する物質をガス質量分析装置（ＱＭＳ）を使って測定した結果を示すグラフである。図示のように、酸化数の異なる数種類のルテニウム酸化物が検出されたが、主要なピークはＲｕＯ4（四酸化ルテニウム）であった。
【００７１】
ここまでの実験の結果、Ｒｕ膜は、図６６に示すような反応メカニズムによってオゾンエッチングされるものと考えられる。まず、オゾンがＲｕ膜の表面に供給されて吸着すると、白金族元素の一種であるＲｕの触媒作用によって活性な原子状酸素（Ｏ）と酸素（Ｏ2）とに分解する。次に、この原子状酸素（Ｏ）とＲｕとが反応し（ＲＯ）、さらに新たに供給されたオゾン（Ｏ3）が結合してＲｕＯ4（四酸化ルテニウム）が生成すると、これが膜表面から離脱することによってエッチングが進行する。一方、図６７に示すように、ＲｕＯ2膜およびフォトレジスト膜がオゾンによって分解されない理由は、これらの膜の表面がオゾン分解の触媒としては機能しないため、比較的低い温度領域ではオゾンが原子状酸素（Ｏ）と酸素（Ｏ2）とに分解しないからであると考えられる。また、ＲｕＯ2は熱力学的に安定な化合物であるために、オゾンが供給されても両者が反応してＲｕＯ4が生成され難く、これが高い温度領域でもＲｕＯ2膜がエッチングされない理由であると考えられる。
【００７２】
図６８は、オゾン分圧を一定に保った酸素＋窒素混合ガスの圧力を変えて測定した処理温度８０℃におけるＲｕ膜のエッチングレートを示すグラフである。図示のように、Ｒｕ膜のエッチングレートは、オゾン含有混合ガスの圧力には依存しなかった。従って、オゾンによるＲｕのエッチング反応は、反応生成物であるＲｕＯ4の膜表面からの離脱が律速する反応ではないと考えられる。一方、図６９に示すように、オゾン含有混合ガスのオゾン分圧を１〜５vol％の範囲で変えてエッチングレートを測定したところ、オゾン分圧に比例してエッチングレートが増加した。また、図７０に示すように、オゾン含有混合ガスの流速を変えてエッチングレートを測定したところ、流速の０．５乗に比例してエッチングレートが増加した。これらの実験から、処理温度８０℃におけるＲｕのエッチング反応は、Ｒｕ表面へのオゾンの供給が律速する反応であると考えられる。図７１は、Ｒｕ表面へのオゾンの供給が律速するエッチング反応のモデル図である。オゾンはＲｕ膜表面付近の境界層内を拡散して膜表面に供給されるが、オゾン含有混合ガスの流速が遅い場合は境界層が厚いために膜表面へのオゾン供給量が少ない。一方、流速が速い場合は境界層が薄くなるために膜表面へのオゾン供給量が増加する。また、オゾン含有混合ガスのオゾン分圧が大きくなると膜表面へのオゾン供給量も増加する。
【００７３】
図７２は、オゾンエッチング装置別に測定したＲｕ膜のエッチングレートをアレニウスプロットしたグラフである。装置Ａが実験２で使用したオゾンエッチング装置、装置Ｂが実験１で使用したオゾンエッチング装置であるが、いずれの場合も１００℃近辺（０．００２７（１／Ｔ）〜０．００２９（１／Ｔ））で極めて大きいエッチングレートが得られることを示している。
【００７４】
以上のように、オゾンを使用することによって、従来困難とされていたＲｕ膜の高速エッチングが可能となり、かつその際の処理温度を最適化することによって、対レジスト選択比を極めて大きくできることが本発明者らによって明らかとなった。
【００７５】
オゾンを含むガス雰囲気中におけるＲｕ膜のエッチングは、例えば前記の実験１や実験２で用いたような既存のオゾンエッチング装置（オゾンアッシング装置）を使用して行うことができる。ただし、紫外線の照射はオゾン濃度を低下させるので好ましくない。
【００７６】
前記の実験から明らかなように、処理温度が２００℃近辺よりも高温になると酸化による膜厚の増加がエッチングによる膜厚の減少を上回るようになる。従って、処理温度の上限は、少なくともエッチングレートが酸化による膜厚の増加速度を上回る温度、すなわち１８０℃程度以下とし、下限は室温（２５℃程度）以上とする。また、２００ｎｍ／分以上、好ましくは２５０ｎｍ／分以上、より好ましくは３５０ｎｍ／分以上の高いレートでＲｕ膜をエッチングし、かつ対レジスト選択比を少なくとも２０以上とするためには、処理温度の上限を１５０℃以下、より好ましくは１１０℃以下とする。
【００７７】
Ｒｕ膜のエッチングレートはオゾン濃度に依存するため、基板（ウエハ）１に供給するガス中のオゾン濃度を高くするほどＲｕ膜を高速にエッチングすることができる。しかし、例えば杉光英俊著「オゾンの基礎と応用」（株）光琳（１９９６年発行）の表７．１１（１８７頁）には、オゾン濃度が１４．３vol％まではゆっくりと分解し、４４vol％以上で爆発するとの記載があり、また表７．１０（１８５頁）には、２５vol％では反応は緩慢であるが、３８vol％ではガラスが破損したとの記載がある。一般的には、３０ｗ％（２２vol％）が限界といわれている（日本化学会「新実験化学講座１５巻 酸化と還元Ｉ−２」丸善、５９４頁）が、前記の文献では２５vol％でも反応は緩慢であるとされている。従って、オゾン濃度の限界は２５vol％〜３８vol％の間にあると考えられ、安全性を考慮すると２５vol％を限界とすべきである。
【００７８】
オゾンによるＲｕ膜のドライエッチングは、非プラズマ型エッチング、すなわちウエハの近傍にプラズマが存在しない単純な気相エッチングであり、強い基板バイアスやその他の方法による高速イオン入射を主なエッチング反応に利用しないために、等方的なエッチングプロファイルが得られるという特徴がある。また、オゾンによるＲｕ膜のドライエッチングは、ケミカルドライエッチング、すなわちオゾンとＲｕとによって構成される化学反応系が自由エネルギーなどの差によって自発的に反応を進行させる、被処理ウエハに強いバイアスを印加したり、高エネルギーのイオンを入射させたりしないタイプの等方性エッチングである。
【００７９】
図７３および図７４は、前記図４６および図４７に引き続く工程であり、オゾンを使用したドライエッチングによってフォトレジスト膜３１で覆われていない孔２７の外部のＲｕ膜３０を除去した状態を示している。本発明者らの実験では、５５０ｎｍ／分という高いエッチングレートで孔２７の外部のＲｕ膜３０を除去することができた。また、このときのフォトレジスト膜３１のエッチングレートは３ｎｍ／分、すなわち対レジスト選択比は５５０÷３≒１８３と極めて高く、孔２７に埋め込んだフォトレジスト膜３１の削れはほとんど無かった。
【００８０】
図７５は、比較のために、１０％の塩素（Ｃｌ2）を含む酸素ガスによるイオンアシストエッチングでＲｕ膜３０をエッチングした状態を示している。この場合のＲｕ膜３０のエッチングレートは１２０ｎｍ／分、フォトレジスト膜３１のエッチングレートは１４１４ｎｍ／分であった。すなわち、フォトレジスト膜３１が酸素ラジカルによって高速にエッチングされたため、孔２７の外部のＲｕ膜３０を除去した段階で孔２７内のフォトレジスト膜３１がすべて消失し、さらに孔２７の底面のＲｕ膜３０も消失してしまった。また、孔２７の側壁のＲｕ膜３０も薄膜化してしまった。
【００８１】
図７６は、同じく比較のために、Ｒｕ膜３０をＡｒスパッタでエッチングした状態を示している。この場合のＲｕ膜３０のエッチングレートは７０ｎｍ／分、フォトレジスト膜３１のエッチングレートは２６ｎｍ／分（対レジスト選択比≒２．７）であった。すなわち、オゾンを使用したドライエッチングに比べてＲｕ膜３０のエッチングレートも対レジスト選択比も極めて小さいため、Ｒｕ膜３０の除去に長時間（オゾンエッチングの約８倍）を要し、孔２７内のフォトレジスト膜３１もある程度後退してしまった。
【００８２】
孔２７の内部にフォトレジスト膜３１を埋め込む場合、露光条件などによっては、図７７に示すように、フォトレジスト膜３１の表面の高さがＲｕ膜３０のそれとほぼ同じになることもある。
【００８３】
このような場合でも、オゾンを使用したドライエッチングでは、図７８に示すように、孔２７に埋め込んだフォトレジスト膜３１をほとんど削ることなく孔２７の外部のＲｕ膜３０を除去することができた。一方、イオンアシストエッチングでは、図７９に示すように、孔２７の外部のＲｕ膜３０を除去した段階で孔２７内のフォトレジスト膜３１がすべて消失し、孔２７の底面のＲｕ膜３０も消失した。さらに、孔２７の側壁のＲｕ膜３０も薄膜化した。また、Ａｒスパッタエッチングでは、Ｒｕ膜３０の除去に長時間（オゾンエッチングの約８倍）を要しさらに図８０に示すように、孔２７の上端部のＲｕ膜３０に突起のようなものが生じた。
【００８４】
このように、オゾンを使用したドライエッチングでは、いずれの場合も孔２７の内部（側壁および底面）のＲｕ膜３０を保護するフォトレジスト膜３１を削ることなく、孔２７の外部のＲｕ膜３０を高速に除去することができた。
【００８５】
次に、図８１および図８２に示すように、孔２７の内部のフォトレジスト膜３１を酸素ラジカルによるアッシングで除去することにより、孔２７の側壁および底面にＲｕ膜３０からなる下部電極３０ａを形成する。このとき、フォトレジスト膜３１のアッシングを２００℃〜２５０℃の高温で行うことにより、Ｒｕ膜３０の膜減りを防ぐことができる。フォトレジスト膜３１のアッシングは、プラズマアッシング装置やバレル型アッシング装置を使って行うこともできる。
【００８６】
次に、図８３および図８４に示すように、下部電極３０ａが形成された孔２７の内部および酸化シリコン膜２４上にキャパシタ絶縁膜となるＢＳＴ膜３２を堆積する。ＢＳＴ膜３２はＣＶＤ法で堆積し、その膜厚は２０ｎｍ程度とする。キャパシタ絶縁膜は、上記ＢＳＴ膜３２の他、例えばＢａＴｉＯ3（チタン酸バリウム）、ＰｂＴｉＯ3（チタン酸鉛）、ＰＺＴ（ＰｂＺｒXＴｉ1-XＯ3）、ＰＬＴ（ＰｂＬａXＴｉ1-XＯ3）、ＰＬＺＴなどのペロブスカイト型金属酸化物からなる高（強）誘電体で構成することもできる。
【００８７】
次に、ＢＳＴ膜３２を約７００℃の酸素雰囲気中で熱処理（アニール）することによって酸素欠陥などの修復を行った後、図８５に示すように、ＢＳＴ膜３２の上部に上部電極３３を形成する。上部電極３３は、例えばＢＳＴ膜３２の上部にＣＶＤ法またはスパッタリング法でＲｕ膜（膜厚７０ｎｍ程度）、ＴｉＮ膜（膜厚３０ｎｍ程度）およびＷ膜（膜厚１００ｎｍ程度）を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでメモリアレイ以外の領域のこれらの膜を除去することによって形成する。Ｗ膜は、上部電極３３と上層配線とのコンタクト抵抗を低減するために使用され、ＴｉＮ膜は、キャパシタ絶縁膜（ＢＳＴ膜３２）からＷ膜へのガス（酸素や水素）の拡散による抵抗増大を防ぐために使用される。
【００８８】
ここまでの工程により、Ｒｕ膜３０からなる下部電極３０ａ、ＢＳＴ膜３２からなるキャパシタ絶縁膜およびＷ膜／ＴｉＮ膜／Ｒｕ膜からなる上部電極３２によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する。
【００８９】
その後、情報蓄積用容量素子Ｃの上部に層間絶縁膜を挟んで２層程度のＡｌ配線を形成し、最上層のＡｌ配線の上部にパッシベーション膜を形成するがこれらの図示は省略する。
【００９０】
以上詳述したように、本実施形態によれば、Ｒｕ膜を高速にエッチングすることができ、かつその際の対レジスト選択比を極めて大きくすることができるので、高アスペクト比の孔の内部に情報蓄積用容量素子の下部電極を歩留まりよく形成することができる。
【００９１】
（実施の形態２）
本実施形態では、情報蓄積用容量素子のキャパシタ絶縁膜をＴａ2Ｏ5（酸化タンタル）で構成する場合について説明する。
【００９２】
非ペロブスカイト型高誘電体の一種であるＴａ2Ｏ5は、情報蓄積用容量素子のキャパシタ絶縁材料として従来より使用されており、ペロブスカイト型高誘電体である前記ＢＳＴのような三元系の誘電体材料に比べて特性の制御が容易であるという利点がある。しかし、ＢＳＴの比誘電率が５０以上であるのに対してＴａ2Ｏ5のそれは２０〜２５であることから、キャパシタ絶縁膜にＢＳＴを使った同一サイズのメモリセルと同等の蓄積電荷量を確保するためには、下部電極の表面積をより大きくすることが要求される。すなわち、前記実施の形態１のように、孔（凹部）の側壁および底面に下部電極を形成するキャパシタ構造を採用する場合には、Ｒｕ膜が側壁および底面に堆積された状態での孔のアスペクト比を少なくとも１２以上、好ましくは１５以上、より好ましくは２０以上と極めて大きくしなければならない。
【００９３】
ここで、３０を超える超高アスペクト比を有する孔の底面に堆積された下部電極材料（Ｒｕ膜）の下地底面を露出させることなく、孔の外部の酸化シリコン膜上の下部電極材料をエッチングで除去する方法について本発明者らが行った検討結果を説明する。
【００９４】
まず、１０％程度の塩素を含む酸素＋塩素混合ガスによるイオンアシストエッチングについて検討した。ここで、イオンアシストエッチングにおける孔の底面のイオンフラックスの計算方法およびラジカルフラックスの計算方法を図８６および図８７を用いて説明する。
【００９５】
図８６に示すように、孔の底面のイオンフラックス（Ｆｉ）は、ガス圧の関数であるφ（Ｐ）および孔のアスペクト比（ｒ）の関数として計算した。φ（Ｐ）は、イオンの入射角であり、ガス圧が大きくなるとイオン同士の衝突による散乱によって角度が大きくなるため、孔底に到達するイオンフラックスは小さくなる。一方、図８７に示すように、孔の底面の酸素ラジカルフラックス（Ｆｒ）は、孔の側壁に対するラジカルの吸着係数（Ｃ１）、底面に対するラジカルの吸着係数（Ｃ２）および孔のアスペクト比（ｒ）の関数として計算した。イオンアシストエッチングでは、イオンのエネルギーによって励起された酸素ラジカルによってＲｕ膜のエッチングが進行するため、孔の底部でのＲｕ膜のエッチングレートは、イオンフラックス（Ｆｉ）とラジカルフラックス（Ｆｒ）との積として計算できる。
【００９６】
図８８は、ガス圧を２０ｍＴｏｒｒとしたときの孔底の相対イオンフラックス、相対ラジカルフラックスおよび相対エッチングレートのアスペクト比依存性を示すグラフである。例えばアスペクト比が３０程度の孔の場合、孔底のイオンフラックスは０．４程度、孔底のラジカルフラックスは０．１程度、従ってそれらの積であるエッチングレートは０．１以下となる。すなわち、孔底でのＲｕ膜のエッチングレートは孔の上端部でのエッチングレートの数％にまで低下する。
【００９７】
図８９は、ガス圧を５ｍＴｏｒｒ〜６０ｍＴｏｒｒの間で変化させたときの孔底におけるＲｕ膜の相対エッチングレートのアスペクト比依存性を示すグラフである。前記計算式で示したように、ガス圧が増えると底面に達するイオンが減少するので、エッチングレートは低下する。
【００９８】
図９０〜図９２は、孔底に堆積した膜厚３０ｎｍのＲｕ膜のエッチング時間のアスペクト比依存性を示すグラフである。例えばアスペクト比が２９．５の孔の底面に堆積したＲｕ膜のエッチング時間は、２０ｍＴｏｒｒのガス圧で６００秒程度（図９０）、６０ｍＴｏｒｒのガス圧で１７００秒程度（図９１）、５ｍＴｏｒｒのガス圧で２８０秒程度（図９２）である。また、現状のエッチング装置を使用した場合、孔の外部の平坦な酸化シリコン膜上に堆積した膜厚３０ｎｍのＲｕ膜をエッチングするのに要する時間は、ジャストエッチングで９０秒、５０％のオーバーエッチングを行うとしても１３５秒である。このことから、キャパシタ絶縁膜にＴａ2Ｏ5を使用する場合に要求されるアスペクト比が３０程度の孔の場合、イオンアシストエッチングを用いることにより、孔底のＲｕ膜を除去することなく孔の外部のＲｕ膜を除去できることが明らかとなった。
【００９９】
一方、アスペクト比が１２．４の孔の底面に堆積したＲｕ膜のエッチング時間は、孔の外部の同じ膜厚のＲｕ膜をエッチングするのに要する時間とほぼ等しい（図９０〜図９２）。このことから、前記実施の形態１で説明したようなキャパシタ絶縁膜にＢＳＴを使用するアスペクト比が１２程度の孔の場合、イオンアシストエッチングでは孔底のＲｕ膜を除去することなく孔の外部のＲｕ膜を除去することは困難であることが判る。すなわち、アスペクト比が１２程度の孔の場合、孔底のＲｕ膜を除去することなく孔の外部のＲｕ膜を除去するためには、前記実施の形態１で説明したようなフォトレジスト膜を耐エッチングマスクに用いたオゾンエッチングが好適である。
【０１００】
次に、ＡｒスパッタによるＲｕ膜のエッチングについて検討した。図９３は、ガス圧を５ｍＴｏｒｒとしたときの相対イオンフラックスのアスペクト比依存性を示すグラフ、図９４は、ガス圧を５ｍＴｏｒｒ〜６０ｍＴｏｒｒの間で変化させたときのアスペクト比依存性を示すグラフ、図９５、図９６は、孔底に堆積した膜厚３０ｎｍのＲｕ膜のエッチング時間のアスペクト比依存性を示すグラフである。
【０１０１】
図９３から明らかなように、孔のアスペクト比が３０程度の場合、孔の底面に堆積したＲｕ膜のエッチング時間は、孔の外部の同じ膜厚のＲｕ膜をエッチングするのに要する時間とほぼ等しい。また、孔のアスペクト比が１２程度の場合は、孔の底面に堆積したＲｕ膜の方が孔の外部のＲｕ膜よりも先にエッチングされてしまう。このことから、キャパシタ絶縁膜にＢＳＴを使用する場合でもＴａ2Ｏ5を使用する場合でも、イオンスパッタエッチングでは、孔底のＲｕ膜を除去することなく孔の外部のＲｕ膜を除去することは困難である。
【０１０２】
上記の検討結果から、２５６Ｍbit(メガビット)〜１Ｇbit(ギガビット)の記憶容量を有するＤＲＡＭの製造プロセスにおいては、イオンアシストエッチングを用いてＲｕ膜をエッチングすることにより、超高アスペクト比の孔の内部にＲｕからなる下部電極を形成し、キャパシタ絶縁膜としてＴａ2Ｏ5を用いるキャパシタ構造を実現することができる。
【０１０３】
次に、本実施形態による情報蓄積用容量素子の形成方法の一例を図９７〜図１１２を用いて工程順に説明する。
【０１０４】
まず、図９７に示すように、前記実施の形態１の図３〜図３６に示した工程に従って窒化シリコン膜１８の上部に酸化シリコン膜２４を堆積する。ここまでの工程は前記実施の形態１とほぼ同じであるが、本実施形態では下部電極が形成される孔のアスペクト比を３０程度とするため、酸化シリコン膜２４の膜厚を２μｍ程度とする（前記実施の形態１は０．８μｍ程度）。次に、本実施形態では、酸化シリコン膜２４の上部に膜厚２００ｎｍ程度のＷ膜４０をスパッタリング法で堆積し、その上部に反射防止膜２５（膜厚８０ｎｍ程度）をスピン塗布した後、反射防止膜２５の上部にフォトレジストパターン２６を形成する。
【０１０５】
次に、図９８に示すように、フォトレジストパターン２６をマスクにしてその下層の反射防止膜２５をドライエッチングする。反射防止膜２５のエッチング条件は前記実施の形態１と同じである。
【０１０６】
次に、図９９に示すように、フォトレジストパターン２６をマスクにしてその下層のＷ膜４０をドライエッチングすることにより、酸化シリコン膜２４をエッチングするためのハードマスクを形成する。このように、酸化シリコン膜２４の膜厚が厚い場合は、、酸化シリコン膜２４の耐エッチングマスクにフォトレジスト膜を用いたのではフォトレジスト膜の膜減りが大きくなるため、本実施形態では、酸化シリコン膜２４の耐エッチングマスクとして、対酸化膜選択比がフォトレジストよりも大きいＷを使用する。酸化シリコン膜２４の耐エッチングマスクとしては、Ｗの他、例えばＭｏ（モリブデン）のような対酸化膜選択比が少なくとも４以上の無機部材膜が使用できる。
【０１０７】
Ｗ膜４０のドライエッチングは、例えばマイクロ波プラズマエッチング装置を用い、マイクロ波電力＝９００Ｗ、ＲＦバイアス電力＝４５Ｗ、ＳＦ6／Ｃｌ2＝７０／３０ｓｃｃｍ（０．７５Ｐａ）、下部電極（ウエハステージ）温度＝−５０℃の条件で行う。このエッチングを行うと、開孔面積や断面形状が不揃いとなったハードマスクが得られる。
【０１０８】
次に、図１００に示すように、フォトレジストパターン２６およびその下層の反射防止膜２５をアッシングで除去した後、図１０１〜図１０４に示すように、Ｗ膜４０をハードマスクにして酸化シリコン膜２４をエッチングすることにより、下部電極が形成される孔２７を形成する。反射防止膜２５のエッチング条件は前記実施の形態１とほぼ同じである。開孔面積や断面形状が不揃いとなった上記Ｗ膜４０をハードマスクを使って酸化シリコン膜２４をエッチングすると、開孔面積の大きい箇所からエッチングが進行し始め、断面がボーイング状となった孔２７が形成される（図１０４）。
【０１０９】
次に、図１０５に示すように、酸化シリコン膜２４の上部および孔２７の内部にＲｕ膜３０を堆積する。具体的には、Ｗ膜４０の上部にＣＶＤ法で５０ｎｍ堆積し、続いてスパッタリング法で２５ｎｍ堆積する。これにより、孔２７の底面および側壁に膜厚３０ｎｍ程度のＲｕ膜３０が堆積する。このときの孔２７のアスペクト比は約３０である。
【０１１０】
次に、図１０６に示すように、イオンアシストエッチングを用いて孔２７の外部のＲｕ膜３０を除去し、孔２７の側壁および底面にＲｕ膜３０を残すことにより、約３０という超高アスペクト比の孔２７の内部にＲｕ膜３０からなる下部電極３０ａを形成する。Ｒｕ膜３０のエッチングは、誘導結合プラズマ（Inductively Coupled Plasma；ＩＣＰ）エッチング装置を用い、ＩＣＰ電力＝８００Ｗ、ＲＦバイアス電力＝１５０Ｗ、Ｏ2／Ｃｌ2＝９００／１００ｓｃｃｍ（２０ｍＴｏｒｒ）、下部電極（ウエハステージ）温度＝５０℃、Ｒｕ膜のエッチングレート＝１００ｎｍ／分の条件で行う。
【０１１１】
次に、図１０７に示すように、ハードマスクとして使用したＷ膜４０をアンモニア過水を使ったウェットエッチングで除去した後、図１０８に示すように、下部電極３０ａが形成された孔２７の内部および酸化シリコン膜２４上にキャパシタ絶縁膜となるＴａ2Ｏ5膜４１を堆積する。Ｔａ2Ｏ5膜４１はＣＶＤ法で堆積し、その膜厚は１５ｎｍ程度とする。
【０１１２】
次に、Ｔａ2Ｏ5膜４１を約６５０℃の酸素雰囲気中で熱処理（アニール）することによって酸素欠陥などの修復を行った後、図１０９〜図１１１に示すように、例えばＴａ2Ｏ5膜４１の上部にＣＶＤ法またはスパッタリング法でＲｕ膜（膜厚７０ｎｍ程度）、ＴｉＮ膜（膜厚３０ｎｍ程度）およびＷ膜（膜厚１００ｎｍ程度）を堆積した後、図１１２に示すようにフォトレジスト膜４２をマスクにしたドライエッチングでメモリアレイ以外の領域のこれらの膜を除去することによってＴａ2Ｏ5膜４１の上部に上部電極３３を形成する。このエッチングは、例えば誘導結合プラズマエッチング装置を用い、ＩＣＰ電力＝１０００Ｗ、ＲＦバイアス電力＝５００Ｗ、Ｃｌ2／Ａｒ＝５０／５０ｓｃｃｍ（１０ｍＴｏｒｒ）、下部電極（ウエハステージ）温度＝５０℃、オーバーエッチング＝２０％の条件で行う。このとき、図１１０に示すように、フォトレジスト膜４２の端部をラウンド状に加工しておくことにより、上記膜のエッチングを制御性よく行うことができる。
【０１１３】
以上詳述したように、本実施形態によれば、超高アスペクト比の孔の内部にＲｕ膜を残し、孔の外部のＲｕ膜を選択的に除去することができるので、Ｔａ2Ｏ5をキャパシタ絶縁膜に用いた情報蓄積用容量素子を超高アスペクト比の孔の内部に歩留まりよく形成することができる。
【０１１４】
（実施の形態３）
オゾンを用いたＲｕ膜のエッチングの他の実施形態を図１１３〜図１１６を用いて説明する。まず、図１１３に示すように、酸化シリコン膜２４をドライエッチングすることにより、その底面にスルーホール１９内のプラグ２２の表面が露出する孔（凹部）２７を形成する。次に、図１１４に示すように、酸化シリコン膜２４の上部および孔２７の内部にＲｕ膜４３を堆積した後、熱処理によってＲｕ膜４３とその下部のプラグ２２を構成する多結晶シリコン膜とを反応させることによって、図１１５に示すように、孔の底部にＲｕシリサイドからなるバリアメタル膜４４を形成する。次に、図１１６に示すように、オゾンを用いたエッチングで未反応のＲｕ膜４３を除去することにより、孔の底部にバリアメタル膜４４が完成する。オゾンを用いたＲｕ膜４３のエッチングでは、Ｒｕシリサイドに対する選択比が１００以上となるため、孔の底部のバリアメタル膜４４を削ることなく、未反応のＲｕ膜４３を除去することができる。その後、例えば前記実施の形態１で説明した方法によって、孔２７の内部に下部電極を形成する。
【０１１５】
（実施の形態４）
オゾンを用いたＲｕ膜のエッチングの他の実施形態を図１１７を用いて説明する。例えばフォトレジスト膜をマスクにしてＲｕ膜をエッチングした場合、その後にフォトレジスト膜をアッシングで除去すると、酸素ラジカルによるエッチングよってＲｕ膜が消失してしまうことがある。特に、情報蓄積用容量素子の上部電極をＲｕ膜で構成する場合、その膜厚は２０ｎｍ〜３０ｎｍと薄いため、エッチング条件によっては上記のような不具合が生じることがある。
【０１１６】
そこで、図１１７（ａ）〜（ｃ）に示すように、Ｒｕ膜４６とフォトレジスト膜４５との間に保護膜としてＲｕＯ2膜４７を形成し、Ｒｕ膜４６とＲｕＯ2膜４７とで電極を構成する。この場合、ＲｕＯ2膜４７はフォトレジスト膜４４をアッシングで除去する際の酸素ラジカルによってはエッチングされないため、その下層のＲｕ膜４６の消失を防ぐことができる。
【０１１７】
Ｒｕ膜４６の上部に形成する保護膜材料としては、ＲｕＯ2に限定されるものではなく、例えばＯｓＯ2あるいはＲｕＯ2やＯｓＯ2を主要な構成要素とする多元系金属二酸化物を使用することができる。
【０１１８】
（実施の形態５）
本実施形態では、情報蓄積用容量素子のキャパシタ絶縁膜をＴａ2Ｏ5（酸化タンタル）で構成する場合について説明する。
【０１１９】
まず、前記実施の形態１の図７４までに示した工程に従い、孔２７の内部にフォトレジスト膜３１を埋め込んだ後、オゾンを使用したドライエッチングによってフォトレジスト膜３１で覆われていない孔２７の外部のＲｕ膜３０を除去する。ただし、本実施形態の孔２７は、前記実施の形態２のそれと同じく、Ｒｕ膜３０が側壁および底面に堆積された状態でのアスペクト比が３０程度である。
【０１２０】
次に、本実施形態では、孔２７の内部のフォトレジスト膜３１に対し、温度２５０℃で２分程度のアッシングを行った。これにより、孔２７の側壁および底面のＲｕ膜３０を除去することなくフォトレジスト膜３１のみを除去することができた。しかし、アッシング温度が１５０℃以下ではフォトレジスト膜３１のアッシングレートが極めて遅くなり、フォトレジスト膜３１が除去された部分の側壁のＲｕ膜３０も除去されてしまった。また、温度２５０℃で４分程度のアッシングを行った場合は、フォトレジスト膜３１だけでなくＲｕ膜３０も除去されてしまった。
【０１２１】
従って、温度１８０℃〜２８０℃の範囲、好ましくは２５０℃付近の温度で１〜３分程度のアッシングを行うことにより、孔２７の側壁および底面のＲｕ膜３０を除去したり、変質させたりすることなくフォトレジスト膜３１のみを除去することができる。またこの場合は、オゾンに紫外線を照射することによりフォトレジスト膜３１のアッシングレートは増加し、Ｒｕ膜３０のエッチングレートは減少するので、よりマージンが広がる。
【０１２２】
孔２７の内部のフォトレジスト膜３１を除去する第２の方法として、フォトレジスト膜３１を液相中で処理した。具体的には、９６wt％の硫酸と３０wt％の過酸化水素水とを１：１または４：１で混合し、１２０℃に加熱した液にウエハを１分間浸した。その間、混合液を撹拌し続けた。その後、純水で１０分間リンスしたところ、１：１の場合も４：１の場合もフォトレジスト膜３１のみを除去することができた。
【０１２３】
温度は１００℃〜１６０℃の範囲であれば上記とほぼ同様の効果が得られる。また、上記混合液に代えてオゾン硫酸、オゾン水、アセトン、有機系レジスト除去液などを使うことによっても、孔２７の内部のＲｕ膜３０を除去することなくフォトレジスト膜３１のみを除去することができる。
【０１２４】
以上、本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２５】
前記実施の形態では、情報蓄積用容量素子の下部電極をＲｕ膜で構成する場合について説明したが、Ｒｕ以外の白金族元素すなわち、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、白金（Ｐｔ））を主構成材料とする金属、あるいはそれらの酸化物で構成する場合にも適用することができる。
【０１２６】
前記実施の形態１、５では、孔の内部のＲｕ膜を保護するために孔にフォトレジスト膜を充填したが、孔の内部を含む酸化シリコン膜上にＢＡＲＣなどの反射防止膜（非感光性有機系塗布膜）を塗布し、その後、孔の外部の膜を洗浄によって除去することにより、孔の内部にＢＡＲＣなどの保護膜を充填することができる。
【０１２７】
前記実施の形態では、ＤＲＡＭおよびその製造プロセスに適用した場合について説明したが、汎用ＤＲＡＭのみならず、ロジック混載ＤＲＡＭやＦｅＲＡＭなどにも適用することができる。
【０１２８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）高アスペクト比の孔の内部のＲｕ膜を削ることなく、孔の外部のＲｕ膜を除去することができる。また、これによりＤＲＡＭの高集積化を推進することができる。
（２）アスペクト比が極めて大きい孔の内部に情報蓄積容量素子の下部電極を形成することができる。また、これによりＤＲＡＭの高集積化を推進することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭを形成した半導体チップの全体平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの等価回路図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図４０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４２】情報蓄積用容量素子の下部電極が形成される孔（凹部）の平面形状および寸法を示す図である。
【図４３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４５】（ａ）は側壁および底面に下部電極材料が堆積された孔の概略平面図、（ｂ）はこの孔の短辺方向に沿った概略断面図である。
【図４６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４８】本発明の第１の実験で用いたオゾンエッチング装置の概略構成図である。
【図４９】図４８に示すオゾンエッチング装置のオゾン発生機構を示す原理図である。
【図５０】Ｒｕ膜、ＲｕＯ2(酸化ルテニウム)膜およびフォトレジスト膜のエッチングレートの処理温度依存性を示すグラフである。
【図５１】Ｒｕ膜のエッチング量の処理温度依存性を示すグラフである。
【図５２】Ｒｕ膜のエッチング量の処理時間依存性を示すグラフである。
【図５３】Ｒｕ膜の対レジスト選択比を示すグラフである。
【図５４】オゾン含有混合ガスの流量を変えて測定したＲｕ膜のエッチングレートを示すグラフである。
【図５５】Ｒｕ膜のエッチングレートのオゾン濃度依存性を示すグラフである。
【図５６】紫外線の有無によるエッチング量の相違を示すグラフである。
【図５７】ＣＶＤ法およびスパッタリング法で堆積したＲｕ膜のエッチングレートの処理温度依存性を示すグラフである。
【図５８】本発明の第２の実験で用いたオゾンエッチング装置の概略構成図である。
【図５９】図５８に示すオゾンエッチング装置を使って測定したＲｕ膜のエッチング量の処理時間依存性を示すグラフである。
【図６０】Ｒｕ膜、ＲｕＯ2膜およびフォトレジスト膜のエッチングレートの処理温度依存性を示すグラフである。
【図６１】図６０のグラフ（ＲｕＯ2膜を除く）をアレニウスプロットしたグラフである。
【図６２】Ｒｕ膜の対レジスト選択比の温度依存性を示すグラフである。
【図６３】Ｒｕ膜エッチング後の反応生成物の再付着量を測定した結果およびウエハ表面に残ったエッチング残渣量を測定した結果を示す説明図である。
【図６４】エッチング後のＲｕ膜表面中に含まれるＲｕＯ2の割合をＸ線光電子分光法によって測定した結果を示すグラフである。
【図６５】Ｒｕ膜のエッチング中に生成する物質をガス質量分析装置（を使って測定した結果を示すグラフである。
【図６６】オゾンによるＲｕ膜のエッチングのメカニズムを説明する図である。
【図６７】ＲｕＯ2膜およびフォトレジスト膜がオゾンによってエッチングされ難い理由を説明する図である。
【図６８】処理温度８０℃におけるＲｕ膜のエッチングレートを示すグラフである。
【図６９】オゾンによるＲｕ膜のエッチングレートのオゾン分圧依存性を示すグラフである。
【図７０】オゾンによるＲｕ膜のエッチングレートのガス流速依存性を示すグラフである。
【図７１】オゾンによるＲｕ膜のエッチングレートのガス流速依存性を説明する図である。
【図７２】オゾンによるＲｕ膜のエッチングレートの装置依存性を説明するグラフである。
【図７３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７５】イオンアシストエッチングによってＲｕ膜をエッチングした状態を示す半導体基板の要部断面図である。
【図７６】ＡｒスパッタエッチングによってＲｕ膜をエッチングした状態を示す半導体基板の要部断面図である。
【図７７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７９】イオンアシストエッチングによってＲｕ膜をエッチングした状態を示す半導体基板の要部断面図である。
【図８０】ＡｒスパッタエッチングによってＲｕ膜をエッチングした状態を示す半導体基板の要部断面図である。
【図８１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８６】孔底におけるイオンフラックスの計算方法を説明する図である。
【図８７】孔底におけるラジカルフラックスの計算方法を説明する図である。
【図８８】孔底における相対イオンフラックス、相対ラジカルフラックスおよび相対エッチングレートのアスペクト比依存性を示すグラフである。
【図８９】孔底におけるＲｕ膜の相対エッチングレートのアスペクト比依存性を示すグラフである。
【図９０】Ｒｕ膜のエッチング時間のアスペクト比依存性を示すグラフである。
【図９１】Ｒｕ膜のエッチング時間のアスペクト比依存性を示すグラフである。
【図９２】Ｒｕ膜のエッチング時間のアスペクト比依存性を示すグラフである。
【図９３】孔底における相対イオンフラックスのアスペクト比依存性を示すグラフである。
【図９４】孔底におけるＲｕ膜の相対エッチングレートのアスペクト比依存性を示すグラフである。
【図９５】Ｒｕ膜のエッチング時間のアスペクト比依存性を示すグラフである。
【図９６】Ｒｕ膜のエッチング時間のアスペクト比依存性を示すグラフである。
【図９７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１００】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０３】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０４】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０６】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１０】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１３】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１４】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１６】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１７】（ａ）〜（ｃ）は、本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板（ウエハ）
２ 素子分離溝
３ ｐ型ウエル
５ ゲート絶縁膜
６ ゲート電極
７ 酸化シリコン膜
８ ｎ型半導体領域
９ 窒化シリコン膜
１０ 酸化シリコン膜
１１、１２ コンタクトホール
１３ プラグ
１４ 酸化シリコン膜
１５ スルーホール
１６ プラグ
１７ 酸化シリコン膜
１８ 窒化シリコン膜
１９ スルーホール
２０ 多結晶シリコン膜
２１ サイドウォールスペーサ
２２ プラグ
２３ バリアメタル膜
２４ 酸化シリコン膜
２５ 反射防止膜
２６ フォトレジストパターン
２７ 孔（凹部）
３０ Ｒｕ膜
３０ａ 下部電極
３１ フォトレジスト膜
３２ ＢＳＴ膜
３３ 上部電極
４０ Ｗ膜
４１ Ｔａ2Ｏ5膜
４２ フォトレジスト膜
４３ Ｒｕ膜
４４ バリアメタル膜
４５ フォトレジスト膜
４６ Ｒｕ膜
４７ ＲｕＯ2膜
１００ オゾンエッチング装置
１０１ プレート
１０２ ステージ
１０３ 仕切板
１０４ ＵＶランプ
１０５ 排気管
１０６ 処理室
１０７ オゾン発生器
ＢＬ ビット線
ＢＰ ボンディングパッド
Ｃ 情報蓄積容量素子
ＭＡＲＹ メモリアレイ
ＰＣ 周辺回路部
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＷＤ ワードドライバ
ＷＬ ワード線

Claims (4)

  1. 以下の工程を含む半導体集積回路装置の製造方法；
    （ａ）第１の凹部を有するウエハの第１の主面上に、前記凹部外部の第１の主面、前記凹部の底面および側壁を覆い、かつ前記凹部を埋め込まないように、ルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成することによって、側壁および底面が前記第１の導電膜で覆われた凹部を残す工程、
    （ｂ）前記凹部の内、少なくともその上端部を覆うように、フォトレジストパターンを形成する工程、
    （ｃ）オゾンガスを含むガス雰囲気中において、前記フォトレジストパターンを耐エッチングマスクとして、前記ウエハの第１の主面に対してドライエッチングを施すことによって、前記凹部外部の前記第１の主面上の前記第１の導電膜を除去する工程。
  2. 以下の工程を含む半導体集積回路装置の製造方法；
    （ａ）第１の凹部を有するウエハの第１の主面上に、前記凹部外部の第１の主面、前記凹部の底面および側壁を覆い、かつ前記凹部を埋め込まないように、ルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成することによって、側壁および底面が前記第１の導電膜で覆われた凹部を残す工程、
    （ｂ）前記凹部の内、少なくともその上端部を覆うように、フォトレジストパターンを形成する工程、
    （ｃ）オゾンガスを含むガス雰囲気中において、前記フォトレジストパターンが存在する状態で、前記ウエハの前記第１の主面に対してドライエッチングを施すことによって、前記凹部外部の前記第１の主面上の前記第１の導電膜を除去する工程、
    （ｄ）前記工程（ｃ）の後、前記フォトレジストパターンを除去する工程。
  3. 以下の工程を含む半導体集積回路装置の製造方法；
    （ａ）ウエハの第１の主面上の第１の絶縁膜に第１の凹部を開孔する工程、
    （ｂ）前記第１の凹部外部の前記第１の主面、前記第１の凹部の底面および側壁を覆い、かつ前記第１の凹部を埋め込まないように、ルテニウムまたはオスミウムを主成分とする金属または合金からなる第１の導電膜を形成することによって、側壁および底面が前記第１の導電膜からなる凹部を残す工程、
    （ｃ）前記残された凹部内を充填するフォトレジスト膜パターンを形成する工程、（ｄ）前記フォトレジスト膜パターンの存在下で、前記第１の主面に対して、オゾンガスを含むガス雰囲気中においてドライエッチングを施すことによって、前記凹部外部の前記第１の導電膜を除去する工程、
    （ｅ）前記工程（ｄ）の後、前記フォトレジスト膜パターンを除去する工程、
    （ｆ）前記フォトレジスト膜パターンが除去された前記第１の凹部内にペロブスカイト型高誘電体または強誘電体を主要な成分とするキャパシタ絶縁膜を形成する工程。
  4. 請求項１〜３のいずれか一項に記載の半導体集積回路装置の製造方法において、
    前記ドライエッチング工程中の前記ウエハの温度は、摂氏２５度以上、摂氏１８０度以下であることを特徴とする半導体集積回路装置の製造方法。
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