JP3668157B2

JP3668157B2 - Frequency synthesizer

Info

Publication number: JP3668157B2
Application number: JP2001198411A
Authority: JP
Inventors: 潤今井; 一樹吉野
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-06-29
Filing date: 2001-06-29
Publication date: 2005-07-06
Anticipated expiration: 2021-06-29
Also published as: JP2003018005A

Description

【０００１】
【発明の属する技術分野】
本発明は周波数シンセサイザ、特に比較周波数が小さい広帯域可変の周波数シンセサイザに関するものである。
【０００２】
【従来の技術】
従来、周波数シンセサイザの切り替え時間を短縮するために、シンセサイザ内の低域ろ波回路の定数を切り替えて所定の出力を得る方式の提案が、たとえば特開平７−２１２２２８号や特開平７−２６０９０４号などの公報に記載されたものが知られている。図５はそのような従来の一例の概略構成を示すブロック図である。図において、基準信号発生回路１の基準信号を分周する固定分周器２、入力された２つの周波数の位相を比較し、位相差に対応した信号、例えば位相差に対応したパルスを有する信号を出力する位相比較器３、その位相比較信号が入力される低域ろ波回路４、入力電圧に対応した周波数を出力する電圧制御発振器５、電圧制御発振器の出力を出力周波数にあわせて分周する可変分周器６、可変分周器６と低域ろ波回路４の帯域特性を出力周波数にあわせて可変する制御回路７である。
【０００３】
次に動作について説明する。基準信号１の信号を固定分周器２で分周し、位相比較器３に出力する。電圧制御発振器５は制御電圧に対応した出力を出力する。この出力を２分配したものの一方を出力側に出力し、他方を帰還側として可変分周器６に出力する。このとき、電圧制御発振器５の出力をｆ０、可変分周器６からの出力をｆｐ、可変分周器６の分周数をＮとすると、
ｆｐ＝ｆ０／Ｎ
となる。
【０００４】
また、基準信号回路１の出力を分周した固定分周器２の出力をｆｒとすると位相比較器３は、ｆｒとｆｐの位相比較を行い、位相差に対応した電圧を低域ろ波回路４に出力する。低域ろ波回路４は、位相比較器３の出力電圧のリップルを除去したものを電圧制御発振器５に制御電圧として出力する。このようにして周波数シンセサイザのループが構成され、位相比較器３が常にｆｒとｆｐの位相差を検出し、低域ろ波回路４を通り、電圧制御発振器５がその位相差分だけ出力周波数を変化させ、これを再び帰還させることによりｆｒ＝ｆｐとなるように動作する。従ってこの周波数シンセサイザの出力周波数は、
ｆ０＝Ｎ・ｆｒ
が保たれることになる。
【０００５】
周波数シンセサイザにおけるループの伝達関数のループ自然周波数ωｎは、

となる。ただし、
Ｋφ ：位相比較器の利得
Ｋｖ：電圧制御発振器の利得
Ｔ：低域ろ波回路の定数
ωｎと周波数切り替え時間ｔとの関係は、
ωｎ・ｔ＝ｘ
となる。ｘはループのダンピングファクタにより決定される。このことより、低域ろ波回路の定数Ｔが大きいと、周波数切り替え時間tが大きくなり、Ｔが小さいとtは小さくなることが分かる。
【０００６】
一方、電圧制御発振器５の出力信号の純度を向上させるには、不要となるスプリアス等を抑圧させるために、低域ろ波回路の定数を大きくする必要がある。従来例では、出力周波数の可変量に応じて、制御回路７から低域ろ波回路４の定数を可変し、シンセサイザの切り替え速度を向上させた後、所定の切り替え周波数に引き込み終わった後に低域ろ波回路の定数を元の帯域に戻すことで、周波数切り替え速度の向上が行われている。
【０００７】
【発明が解決しようとする課題】
しかしながら、周波数シンセサイザのωｎを決定する低域ろ波回路が周波数−電圧変換機能をはたすために、周波数シンセサイザのωｎは比較周波数ｆｒの固有周波数ωｒ以下に設定する必要がある。したがって、従来のシンセサイザにおいては、ｆｒが固定されているため、１ループの周波数シンセサイザで、部分分周を行わない場合には、分解能と比較周波数は同一となり、分解能の高い周波数シンセサイザを構築しようとした場合に低域ろ波回路の定数Ｔの上限に限界があり、十分な高速化が困難であるといった問題があった。
【０００８】
本発明は、従来の問題を解決するためになされたもので、分解能の高い周波数シンセサイザにおいても、出力周波数の切り替え動作の改善が大幅な付加回路もなく、切り替え時に制御容易な切り替え信号のみで実現でき、所定の出力周波数を容易に得ることができる周波数シンセサイザを提供し、したがって、低域ろ波回路の定数Ｔの上限に無関係に、十分な高速化を図ることを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、基準信号発生手段と、基準信号発生手段の基準信号を分周する切り替え機能付き分周手段と、入力された２つの周波数の位相を比較し、位相差に対応した信号を出力する位相比較手段と、位相比較手段に接続された低域ろ波手段と、入力電圧に対応した周波数を出力する電圧制御発振手段と、電圧制御発振手段の出力を出力周波数にあわせて分周する可変分周手段と、切り替え機能付き分周手段と低域ろ波手段および可変分周手段に対する制御手段を有する周波数シンセサイザにおいて、切り替え機能付き分周手段は、制御手段からの切り替え信号に応じて２つの出力信号を出力することが可能であり、かつ可変分周手段は、制御手段からの切り替え信号に応じてモジュラス制御分周とモジュラス制御を行わない分周とに切り替え可能な機能を有する周波数シンセサイザである。
【００１０】
この構成により、回路構成を大きく変えることなく周波数の切り替え速度の高速化が可能となる。
【００１１】
また、本発明は、切り替え機能付き分周手段と制御手段の間に切り替え機能付き分周手段から生成される基準信号発生手段と同期した比較周波数同期信号に分周切り替え信号を同期させるためのタイミング補正手段を有し、タイミング補正手段からの比較周波数同期信号に同期した分周切り替え信号により、切り替え機能付き分周手段の出力及び可変分周手段の分周数を変更する周波数シンセサイザである。
【００１２】
この構成により、切り替え時の位相変化を最小限に抑えて、滑らかな切り替えを可能とし、切り替え速度を更に高速化することができる。
【００１３】
この構成により、基準信号周波数および第１の分周手段を切り替える際に、位相ずれを防止することにより、より高速での周波数切り替え動作が可能となる。
【００１４】
また、本発明は、制御手段は、比較周波数の切り替え時に切り替え機能付き分周手段、可変分周手段および位相比較手段をリセットする周波数シンセサイザである。
【００１５】
この構成により、切り替え時の位相差をなくすことおよび切り替え指示の即時の実効性により、切り替え時の切り替え時間にかかるロスをなくすことができ、切り替え速度をさらに高速化することができる。
【００１６】
また、本発明は、制御手段は、比較周波数の切り替え時に切り替え機能付き分周手段からの同期信号に応じて、可変分周手段および位相比較手段をリセットする周波数シンセサイザである。
【００１７】
この構成により、切り替え時の位相差をなくすことで、切り替え時の切り替え時間にかかるロスをなくすことができ、切り替え速度をさらに高速化することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００１９】
本発明の第１の実施の形態の周波数シンセサイザを図１に示す。
【００２０】
図１において、本発明の第１の実施の形態の周波数シンセサイザは、基準信号発生回路１１と、基準信号発生回路１１の基準信号を分周し、２系統の出力周波数を取り出す切り替え機能を含んだ分周器１２と、入力された２つの周波数の位相を比較し、位相差に対応した信号、例えば位相差に対応したパルスを有する信号を出力する位相比較器１３と、その位相比較信号が入力される低域ろ波回路１４と、入力電圧に対応した周波数を出力する電圧制御発振器１５と、電圧制御発振器１５の出力を出力周波数にあわせて分周する可変分周器１６とを有する。そして、可変分周器１６は、デュアルモジュラス形式で分周する場合と固定の分周出力に切り替え可能なプリスケーラ１７と、プリスケーラ１７がデュアルモジュラス形式で分周した場合の余り値をカウントするスワローカウンタ１８と、プリスケーラ１７がデュアルモジュラス形式で分周した場合の商値をカウントするプログラマブルカウンタ１９とから構成される。さらに、本発明の第１の実施の形態の周波数シンセサイザは、切り替え機能付き分周器１２の切り替え制御、低域ろ波回路１４の帯域特性の切り替え制御、プリスケーラ１７をデュアルモジュラス形式で分周する場合と固定の分周出力の場合の切り替え制御を出力周波数にあわせて制御する制御回路２０を有するものである。図４に示された従来の周波数シンセサイザと異なる点は、基準信号を分周する固定分周器１２が２つの出力を切り替えて送出できる機能を有していること、および可変分周器１６として、パルススワローカウンタ方式を用い、そのデュアルモジュラス形式のプリスケーラがスワローカウンタからのモジュラス信号を無視して、固定の分周器となる機能を有していることである。
【００２１】
第１の実施の形態の構成は以上のようであり、以下にその動作を説明する。
【００２２】
基準信号１１の信号を切り替え機能付き分周器１２で分周し、位相比較器１３に出力する。電圧制御発振器１５は制御電圧に対応した出力を出力する。この出力を２分配したものの一方を出力側出力し、他方を帰還側として可変分周器１６に出力する。このとき、電圧制御発振器１５の出力をｆ０、可変分周器１６からの出力をｆｐ、可変分周器１６の分周数をＮとすると、
ｆｐ＝ｆ０／Ｎ
となる。
【００２３】
この可変分周器１６は、プリスケーラ１７と、スワローカウンタ１８と、プログラマブルカウンタ１９とで構成されおり、プリスケーラ１７は分周数ＭまたはＭ＋１のモジュラス動作と、Ｓ／Ｍの固定動作の機能を持っている。スワローカウンタ１８はパルススワロー方式での余り値のカウンタで、カウンタ値をＡとする。プログラマブルカウンタ１９はパルススワロー方式での商値のカウンタで、カウンタ値をＰとする。
【００２４】
通常時に、可変分周器はパルススワローカウンタの動作を行うので、分周数Ｎは、
Ｎ＝Ａ・（Ｍ＋１）＋（Ｐ−Ａ）・Ｍ＝Ｍ・Ｐ＋Ａ
で表される。以下このときのＮをＮ１とする。
【００２５】
周波数切り替え情報から周波数可変量が大きな場合に可変分周器１６の分周器を以下のように変更し、比較周波数を上げる。プリスケーラ１７は高速動作が要求されることからカウンタの内部構成としてＭ＝２^mの形式を用いている。周波数の可変量が大きい場合にプリスケーラ１７の分周比をＳ＝２^s（Ｓ＜ｍ）とする。分周比が２のべき乗の関係式にあることから内部の構成を大きく変更せずに構築できる。この高速動作時のＮは、
Ｎ＝Ｓ・Ｐ
で表される。以下このときのＮをＮ２とする。
ｆｐ１＝ｆ０／Ｎ１（通常動作時）
ｆｐ２＝ｆ０／Ｎ２（高速動作時）
また、基準周波数１１を分周する切り替え機能付き分周器１２は通常の分周数をｒ１とすると切り替え時の分周数ｒ２は、
ｒ２＝ｒ１・（Ｓ／Ｍ）
で表される。基準信号１１の出力をｆｙとし、分周した切り替え機能付き分周器１２の出力をｆｒとすると、以下の２種類の出力を切り替える。
ｆｒ１＝ｆｙ／ｒ１
ｆｒ２＝ｆｙ／ｒ２＝ｆｙ／｛ｒ１・（Ｓ／Ｍ）｝
位相比較器１３は、ｆｒとｆｐの位相比較を行い、位相差に対応した電圧を低域ろ波回路１４に出力する。低域ろ波回路１４は、位相比較器１３の出力電圧のリップルを除去したものを電圧制御発振器１５に制御電圧として出力する。このようにして周波数シンセサイザのループが構成され、位相比較器１３が常にｆｒとｆｐの位相差を検出し、低域ろ波回路１４を通り、電圧制御発振器１５がその位相差分だけ出力周波数を変化させ、これを再び帰還させることによりｆｒ＝ｆｐとなるように動作する。従ってこの周波数シンセサイザの出力周波数は、
ｆ０＝Ｎ・ｆｒ
が保たれることになる。
【００２６】
通常動作時には
ｆ０１＝Ｎ１・ｆｒ１＝（Ｍ・Ｐ＋Ａ）・（ｆｙ／ｒ１）
高速動作時には
ｆ０２＝Ｎ２・ｆｒ２＝（Ｓ・Ｐ）・［ｆｙ／｛ｒ１・（Ｓ／Ｍ）｝］
となる。
【００２７】
通常時と高速時の比較周波数は、
ｒ２/ｒ１＝｛ｒ１・（Ｓ／Ｍ）｝／ｒ１＝Ｓ／Ｍとなり、高速時にはＭ／Ｓ倍で動作する。
【００２８】
通常時と高速時の周波数ロックしたときの誤差は、

となる。
【００２９】
（ｆｙ／ｒ１）は通常時の比較周波数、Ａは余り演算なので、最大Ｍ−１の値となる。
具体的なシステム例としては、
出力周波数：７０ＭＨｚ〜１４０ＭＨｚ
最小分解能：１００Ｈｚ
プリスケーラの分周比として
通常のスワローカウンタ動作時：１２８又は１２９（Ｍ＝１２８）
高速動作時：８
とすると、高速時にはＭ／Ｓ＝１２８／８＝１６倍の比較周波数で動作する。
【００３０】
通常時と高速時の周波数ロックしたときの誤差の最大値は（ｆｙ／ｒ１）・Ａ＝１００・１２７Ｈｚ＝１２．７ｋＨｚとなる。

ωｎ・ｔ＝ｘ
との関係から、上記比較周波数の可変動作とその高速化した比較周波数に呼応し、低域ろ波回路の帯域特性を可変することで、一時的な高速動作時にＮ、Ｔをともに小さな値にとることができる。一方、高速動作時の周波数ロックの誤差は上記の様なシステムのように広帯域可変をする場合、数十ＭＨｚ可変することが要求されるので、大きな誤差とはならない。また、制御方法についても周波数設定のカウンタ値を変更することが無いので、切り替えタイミングをロジック動作で行うことができる。
【００３１】
すなわち、本発明の第１の実施の形態の周波数シンセサイザは、入力電圧に対応した周波数を出力する電圧制御発振器１５と周波数可変情報により、電圧制御発振器１５の出力を可変分周する可変分周器１６でパルススワローカウンタ構成を用いながら、可変分周器１６を構成するモジュララスプリスケーラ１７の分周比を小さく固定し、余り演算識別制御用のモジュラス信号を一時的に無視できる手段と、基準信号を比較周波数まで分周する際に、周波数可変情報により、分周出力が切り替え可能な機能付き分周器１２と可変分周器１６および基準信号の分周器１２の出力を位相比較する位相比較器１３とこの位相比較器１３からの信号を電圧制御発振器１５に出力する周波数可変情報により、帯域可変可能な低域ろ波回路１４と、可変分手段１６、切り替え可能な機能を有する分周手段１２、低域ろ波回路１４を所定のタイミングで切り替える切り替え手段とを有し、切り替え時にカウンタの設定を変更しない周波数シンセサイザである。
【００３２】
このように、第１の実施の形態の周波数シンセサイザによれば、出力周波数を切り替えるときに、前記デュアルモジュラス形式で分周する場合と固定の分周出力の場合に切り替え可能なプリスケーラ１７と系統の出力周波数を取り出す切り替え機能付き分周器１２により比較周波数を高くし、その比較周波数に対応して低域ろ波回路１４の帯域を切り替えることで、周波数の切り替え速度を高速化することができる。
【００３３】
次に、本発明の第２の実施の形態の周波数シンセサイザを図２に示す。
【００３４】
本発明の第２の実施の形態の周波数シンセサイザは、上述した第１の実施の形態に対して、切り替え機能付き分周器１２と制御回路２０との間に、比較周波数の切り替えタイミングを補正するタイミング補正回路２１を追加して構成したものである。図２には、このように切り替えタイミング回路２１を追加した場合の周波数シンセサイザの構成ブロック図が示されている。図２において参照符号１１〜１９を付している構成要素は、図１の場合と同一のものであるから説明は省略する。
【００３５】
以上のように構成された周波数シンセサイザについて、図２を用いてその追加動作を説明する。制御回路２０から切り替えタイミング回路２１に切り替え信号が入力される。切り替えタイミング回路２１は、その切り替え信号と切り替え機能付き分周器１２での通常比較周波数と同期させて、切り替え機能付き分周器１２の出力およびプリスケーラ１７の分周数を変更する。
【００３６】
本発明の第１の実施の形態の周波数シンセサイザでは、ｆｒとｆｐの切り替え時に位相がはずれる可能性があるが、その位相ずれを最小限にするために、本発明の第２の実施の形態では、切り替えタイミング回路２１を設けて位相ずれを防止することができるものである。
【００３７】
このように、本発明の第２の実施の形態の周波数シンセサイザによれば、基準信号周波数および分周器を切り替える際に、位相のずれを最小限に抑えることにより、実施例１の場合に比べてより高速での周波数切り替え動作が可能となる。
【００３８】
次に、本発明の第３の実施の形態の周波数シンセサイザを図３に示す。
【００３９】
本発明の第３の実施の形態の周波数シンセサイザは、上述した、本発明の第１の実施の形態の周波数シンセサイザに対して、比較周波数の切り替え時に、切り替え機能付き分周器１２と可変分周器１６と位相比較器１３をリセットさせる機能を制御回路１９にもたせて構成することもできる。図３には、このように切り替え時にリセット信号を追加した場合の周波数シンセサイザの構成ブロック図が示されている。図３において参照符号１１〜１９を付している構成要素は、図１と同一のものであるから説明は省略する。
【００４０】
以上のように構成された周波数シンセサイザについて、図３を用いてその追加動作を説明する。制御回路１９から切り替え信号を送信する際、リセット信号も送出し、切り替え機能付き分周器１２と可変分周器１６と位相比較器１３をリセットさせる。
【００４１】
第１の実施の形態の周波数シンセサイザでは、ｆｒとｆｐの切り替え時に位相がはずれる可能性があるが、第３の実施の形態の周波数シンセサイザでは、その位相ずれを最小限にするために、切り替え機能付き分周器１２と可変分周器１６と位相比較器１３をリセットし、位相ずれを防止することができる。
【００４２】
このように、本発明の第３の実施の形態の周波数シンセサイザによれば、基準信号周波数および分周器を切り替える際に、位相のずれを最小限に抑えることおよび切り替え指示の即時の実効性により、切り替え時の切り替え時間にかかるロスをなくすことを可能にし、また第１の実施の形態の周波数シンセサイザに比べて切り替え速度をさらに高速化することができる。
【００４３】
次に、本発明の第４の実施の形態の周波数シンセサイザを図４に示す。
【００４４】
本発明の第４の実施の形態の周波数シンセサイザは、第１の実施の形態の周波数シンセサイザに対して、比較周波数の切り替え時に、切り替え機能付き分周器１２の通常比較周波数と同期させて、可変分周器１６と位相比較器１３をリセットさせる機能を制御回路１９にもたせて構成したものである。図４には、このように切り替え時にリセット信号を追加した場合の周波数シンセサイザの構成ブロック図が示されている。図４において参照符号１１〜１９を付している構成要素は、図１と同一のものであるから説明は省略する。
【００４５】
以上のように構成された第４の実施の形態の周波数シンセサイザについて、図４を用いてその追加動作を説明する。制御回路２０から切り替え信号を送信する際、切り替え機能付き分周器１２の通常比較周波数と同期させて、リセット信号も送出し、可変分周器１６と位相比較器１３をリセットさせている。
【００４６】
第１の実施の形態周波数シンセサイザでは、ｆｒとｆｐの切り替え時に位相がはずれる可能性があるが、第４の実施の形態周波数シンセサイザでは、その位相ずれを最小限にするために、可変分周器１６と位相比較器１３をリセットし、位相ずれを防止することができる。
【００４７】
このように、第４の実施の形態の周波数シンセサイザによれば、切り替え時の位相ずれを最小限に抑えることにより、切り替え時の切り替え時間にかかるロスを最小限にすることができ、第１の実施の形態の周波数シンセサイザに比べて切り替え速度をさらに高速化することができる。
【００４８】
【発明の効果】
以上説明したように、本発明は、基準信号発生手段と、基準信号発生手段の基準信号を分周する切り替え機能付き分周手段と、入力された２つの周波数の位相を比較し、位相差に対応した信号を出力する位相比較手段と、位相比較手段に接続された低域ろ波手段と、入力電圧に対応した周波数を出力する電圧制御発振手段と、電圧制御発振手段の出力を出力周波数にあわせて分周する可変分周手段と、切り替え機能付分周手段と低域ろ波手段および可変分周手段に対する制御手段を有する周波数シンセサイザにおいて、切り替え機能付き分周手段は、制御手段からの切り替え信号に応じて２つの出力信号を出力することが可能であり、かつ可変分周手段は、制御手段からの切り替え信号に応じてモジュラス制御分周とモジュラス制御を行わない分周とに切り替え可能であることにより、出力周波数を切り替えるときに、切り替え機能付き分周手段により比較周波数を高くし、その比較周波数に対応して低域ろ波手段の帯域を切り替えることで、大きく周波数を可変にした場合に引き込み動作を高速化することができると言う優れた効果を有する周波数シンセサイザを提供することができるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の周波数シンセサイザのブロック図
【図２】本発明の第２の実施の形態の周波数シンセサイザのブロック図
【図３】本発明の第３の実施の形態の周波数シンセサイザのブロック図
【図４】本発明の第４の実施の形態の周波数シンセサイザのブロック図
【図５】従来の周波数シンセサイザのブロック図
【符号の説明】
１基準信号
２固定分周器
３位相比較器
４低域ろ波回路
５電圧制御発振器
６可変分周器
７制御回路
１１基準信号
１２切り替え機能付き分周器
１３位相比較器
１４低域ろ波回路
１５電圧制御発振器
１６可変分周器
１７プリスケーラ
１８スワローカウンタ
１９プログラマブルカウンタ
２０制御回路
２１タイミング補正回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a frequency synthesizer, and more particularly to a broadband variable frequency synthesizer with a small comparison frequency.
[0002]
[Prior art]
Conventionally, in order to shorten the switching time of the frequency synthesizer, proposals of a method for obtaining a predetermined output by switching constants of a low-pass filter circuit in the synthesizer are disclosed in, for example, Japanese Patent Laid-Open Nos. 7-212228 and 7-260904. Those described in such publications are known. FIG. 5 is a block diagram showing a schematic configuration of such a conventional example. In the figure, a fixed frequency divider 2 that divides the reference signal of the reference signal generation circuit 1, compares the phase of two input frequencies, and a signal corresponding to the phase difference, for example, a signal having a pulse corresponding to the phase difference A phase comparator 3 that outputs a signal, a low-pass filtering circuit 4 to which the phase comparison signal is input, a voltage controlled oscillator 5 that outputs a frequency corresponding to the input voltage, and an output of the voltage controlled oscillator according to the output frequency The variable frequency divider 6 and the control circuit 7 that varies the band characteristics of the variable frequency divider 6 and the low-pass filter circuit 4 according to the output frequency.
[0003]
Next, the operation will be described. The signal of the reference signal 1 is divided by the fixed divider 2 and output to the phase comparator 3. The voltage controlled oscillator 5 outputs an output corresponding to the control voltage. One of the divided outputs is output to the output side, and the other is output to the variable frequency divider 6 as the feedback side. At this time, if the output of the voltage controlled oscillator 5 is f0, the output from the variable frequency divider 6 is fp, and the frequency division number of the variable frequency divider 6 is N,
fp = f0 / N
It becomes.
[0004]
Further, when the output of the fixed frequency divider 2 obtained by dividing the output of the reference signal circuit 1 is fr, the phase comparator 3 compares the phase of fr and fp, and the voltage corresponding to the phase difference is a low-pass filter circuit. 4 is output. The low-pass filter circuit 4 outputs the output voltage ripple of the phase comparator 3 as a control voltage to the voltage controlled oscillator 5. In this way, a frequency synthesizer loop is constructed, the phase comparator 3 always detects the phase difference between fr and fp, passes through the low-pass filtering circuit 4, and the voltage controlled oscillator 5 changes the output frequency by the phase difference. Then, this is fed back again to operate so that fr = fp. Therefore, the output frequency of this frequency synthesizer is
f0 = N · fr
Will be maintained.
[0005]
The loop natural frequency ωn of the transfer function of the loop in the frequency synthesizer is

It becomes. However,
Kφ: gain of phase comparator Kv: gain of voltage controlled oscillator T: relationship between constant ωn of low-pass filter circuit and frequency switching time t
ωn · t = x
It becomes. x is determined by the damping factor of the loop. From this, it can be seen that when the constant T of the low-pass filter circuit is large, the frequency switching time t is large, and when T is small, t is small.
[0006]
On the other hand, in order to improve the purity of the output signal of the voltage controlled oscillator 5, it is necessary to increase the constant of the low-pass filter circuit in order to suppress unnecessary spurious and the like. In the conventional example, the constant of the low-pass filter circuit 4 is varied from the control circuit 7 in accordance with the variable amount of the output frequency to improve the switching speed of the synthesizer, and then the low-pass after the pulling to the predetermined switching frequency is completed. The frequency switching speed is improved by returning the constant of the filtering circuit to the original band.
[0007]
[Problems to be solved by the invention]
However, in order for the low-pass filtering circuit that determines ωn of the frequency synthesizer to perform the frequency-voltage conversion function, it is necessary to set ωn of the frequency synthesizer to be equal to or lower than the natural frequency ωr of the comparison frequency fr. Therefore, in the conventional synthesizer, since fr is fixed, if the partial frequency division is not performed in the frequency synthesizer of one loop, the resolution and the comparison frequency are the same, and an attempt is made to construct a high-resolution frequency synthesizer. In such a case, there is a problem that the upper limit of the constant T of the low-pass filter circuit is limited, and it is difficult to sufficiently increase the speed.
[0008]
The present invention was made to solve the conventional problems, and even in a high-resolution frequency synthesizer, there is no significant improvement in the switching operation of the output frequency, and it is realized only by a switching signal that is easy to control at the time of switching. An object of the present invention is to provide a frequency synthesizer capable of easily obtaining a predetermined output frequency, and therefore to increase the speed sufficiently regardless of the upper limit of the constant T of the low-pass filter circuit.
[0009]
[Means for Solving the Problems]
The present invention compares the reference signal generating means, the dividing means with switching function for dividing the reference signal of the reference signal generating means, and the phase of the two input frequencies, and outputs a signal corresponding to the phase difference. Phase comparison means, low-pass filtering means connected to the phase comparison means, voltage-controlled oscillation means for outputting a frequency corresponding to the input voltage, and variable for dividing the output of the voltage-controlled oscillation means in accordance with the output frequency In a frequency synthesizer having a frequency dividing means , a frequency dividing means with a switching function, a low frequency filtering means, and a control means for the variable frequency dividing means, the frequency dividing means with a switching function is divided into two according to a switching signal from the control means. switching may output an output signal, and variable frequency divider means, the frequency division and that does not perform modulus control division and modulus control in accordance with the switching signal from the control means A frequency synthesizer having the ability functions.
[0010]
With this configuration, it is possible to increase the frequency switching speed without greatly changing the circuit configuration.
[0011]
Further, the present invention provides a timing for synchronizing the frequency division switching signal with the comparison frequency synchronization signal synchronized with the reference signal generation means generated from the frequency division means with the switching function between the frequency division means with the switching function and the control means. This is a frequency synthesizer that has correction means and changes the output of the frequency dividing means with switching function and the frequency dividing number of the variable frequency dividing means by a frequency division switching signal synchronized with the comparison frequency synchronization signal from the timing correction means.
[0012]
With this configuration, the phase change at the time of switching can be minimized, smooth switching can be performed, and the switching speed can be further increased.
[0013]
With this configuration, when the reference signal frequency and the first frequency dividing means are switched, a phase shift operation is prevented by preventing a phase shift.
[0014]
Further, the present invention is a frequency synthesizer in which the control means resets the frequency dividing means with switching function , the variable frequency dividing means, and the phase comparing means when the comparison frequency is switched.
[0015]
With this configuration, the loss in the switching time at the time of switching can be eliminated by eliminating the phase difference at the time of switching and the immediate effectiveness of the switching instruction, and the switching speed can be further increased.
[0016]
Further, the present invention is a frequency synthesizer in which the control means resets the variable frequency dividing means and the phase comparing means in accordance with the synchronization signal from the frequency dividing means with a switching function when the comparison frequency is switched.
[0017]
With this configuration, by eliminating the phase difference at the time of switching, it is possible to eliminate a loss in switching time at the time of switching, and it is possible to further increase the switching speed.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0019]
A frequency synthesizer according to a first embodiment of the present invention is shown in FIG.
[0020]
In FIG. 1, the frequency synthesizer according to the first embodiment of the present invention includes a reference signal generation circuit 11 and a switching function for dividing the reference signal of the reference signal generation circuit 11 and extracting two output frequencies. The phase divider 13 compares the phase of the two input frequencies and outputs a signal corresponding to the phase difference, for example, a signal having a pulse corresponding to the phase difference, and the phase comparison signal is input. A low-pass filtering circuit 14, a voltage controlled oscillator 15 that outputs a frequency corresponding to the input voltage, and a variable frequency divider 16 that divides the output of the voltage controlled oscillator 15 in accordance with the output frequency. The variable frequency divider 16 includes a prescaler 17 that can be switched to a dual-modulus format and a fixed frequency-divided output, and a swallow counter that counts the remainder when the prescaler 17 divides the frequency in the dual-modulus format. 18 and a programmable counter 19 that counts the quotient value when the prescaler 17 divides in the dual modulus format. Furthermore, the frequency synthesizer according to the first embodiment of the present invention performs switching control of the frequency divider 12 with switching function, switching control of band characteristics of the low-pass filter circuit 14, and frequency division of the prescaler 17 in a dual modulus format. The control circuit 20 controls the switching control between the case and the fixed frequency division output according to the output frequency. The difference from the conventional frequency synthesizer shown in FIG. 4 is that the fixed frequency divider 12 that divides the reference signal has a function capable of switching and sending two outputs, and the variable frequency divider 16. The pulse swallow counter system is used, and the dual modulus prescaler has a function of ignoring the modulus signal from the swallow counter and serving as a fixed frequency divider.
[0021]
The configuration of the first embodiment is as described above, and the operation thereof will be described below.
[0022]
The reference signal 11 is frequency-divided by a frequency divider 12 with a switching function and output to the phase comparator 13. The voltage controlled oscillator 15 outputs an output corresponding to the control voltage. One of the divided outputs is output on the output side, and the other is output to the variable frequency divider 16 as the feedback side. At this time, if the output of the voltage controlled oscillator 15 is f0, the output from the variable frequency divider 16 is fp, and the frequency division number of the variable frequency divider 16 is N,
fp = f0 / N
It becomes.
[0023]
The variable frequency divider 16 includes a prescaler 17, a swallow counter 18, and a programmable counter 19. The prescaler 17 has a function of a modulus operation with a frequency division number M or M + 1 and a fixed operation of S / M. ing. The swallow counter 18 is a counter of the remainder value in the pulse swallow method, and the counter value is A. The programmable counter 19 is a quotient value counter using a pulse swallow method, and the counter value is P.
[0024]
During normal operation, the variable frequency divider operates the pulse swallow counter, so the frequency division number N is
N = A · (M + 1) + (PA) · M = M · P + A
It is represented by Hereinafter, N at this time is N1.
[0025]
When the frequency variable amount is large from the frequency switching information, the frequency divider of the variable frequency divider 16 is changed as follows to increase the comparison frequency. Since the prescaler 17 is required to operate at high speed, the M = 2 ^m format is used as the internal configuration of the counter. When the frequency variable amount is large, the division ratio of the prescaler 17 is set to S = 2 ^s (S <m). Since the division ratio is in the relational expression of powers of 2, it can be constructed without greatly changing the internal configuration. N at this high speed operation is
N = S ・ P
It is represented by Hereinafter, N at this time is N2.
fp1 = f0 / N1 (during normal operation)
fp2 = f0 / N2 (high speed operation)
Further, the frequency divider 12 with a switching function that divides the reference frequency 11 has a normal frequency dividing number r1.
r2 = r1 · (S / M)
It is represented by When the output of the reference signal 11 is fy and the output of the divided frequency divider 12 with a switching function is fr, the following two types of outputs are switched.
fr1 = fy / r1
fr2 = fy / r2 = fy / {r1 · (S / M)}
The phase comparator 13 compares the phases of fr and fp and outputs a voltage corresponding to the phase difference to the low-pass filter circuit 14. The low-pass filter circuit 14 outputs the output voltage ripple of the phase comparator 13 as a control voltage to the voltage controlled oscillator 15. In this way, a frequency synthesizer loop is formed, the phase comparator 13 always detects the phase difference between fr and fp, passes through the low-pass filter circuit 14, and the voltage controlled oscillator 15 changes the output frequency by the phase difference. Then, this is fed back again to operate so that fr = fp. Therefore, the output frequency of this frequency synthesizer is
f0 = N · fr
Will be maintained.
[0026]
During normal operation, f01 = N1 · fr1 = (M · P + A) · (fy / r1)
F02 = N2 · fr2 = (S · P) · [fy / {r1 · (S / M)}] during high-speed operation
It becomes.
[0027]
The comparison frequency between normal and high speed is
r2 / r1 = {r1 · (S / M)} / r1 = S / M, and operates at M / S times at high speed.
[0028]
The error when locking the frequency at normal time and high speed is

It becomes.
[0029]
Since (fy / r1) is a comparison frequency in a normal state and A is a remainder calculation, the maximum value is M-1.
As a specific system example,
Output frequency: 70 MHz to 140 MHz
Minimum resolution: 100Hz
Normal swallow counter operation as the prescaler division ratio: 128 or 129 (M = 128)
High-speed operation: 8
Then, at high speed, it operates at a comparison frequency of M / S = 128/8 = 16 times.
[0030]
The maximum value of error when the frequency is locked at normal time and high speed is (fy / r1) · A = 100 · 127 Hz = 12.7 kHz.

ωn · t = x
Therefore, in response to the variable operation of the comparison frequency and the increased comparison frequency, the band characteristics of the low-pass filter circuit are varied to reduce both N and T during temporary high-speed operation. Can take. On the other hand, the frequency lock error during high-speed operation is not a large error because it is required to vary by several tens of MHz when performing wide-band variable as in the above-described system. Further, since the frequency setting counter value is not changed in the control method, the switching timing can be performed by a logic operation.
[0031]
That is, the frequency synthesizer according to the first embodiment of the present invention includes a voltage controlled oscillator 15 that outputs a frequency corresponding to an input voltage and a variable frequency divider that variably divides the output of the voltage controlled oscillator 15 according to frequency variable information. 16, a means for fixing the frequency division ratio of the modular prescaler 17 constituting the variable frequency divider 16 to a small value while using the pulse swallow counter structure, and temporarily ignoring the modulus signal for the remainder calculation identification control; Phase comparison of the output of the frequency divider 12 with a function that can switch the frequency division output by the frequency variable information, the variable frequency divider 16 and the output of the frequency divider 12 of the reference signal The low-pass filter circuit 14 capable of changing the band according to the frequency variable information for outputting the signal from the comparator 13 and the phase comparator 13 to the voltage controlled oscillator 15, Stage 16, the dividing means 12 which has a switchable function, a low-pass filter 14 and a switching means for switching at a predetermined timing, a frequency synthesizer that does not change the counter settings when switching.
[0032]
As described above, according to the frequency synthesizer of the first embodiment, when the output frequency is switched, the prescaler 17 and the system which can be switched between the case of frequency division in the dual modulus format and the case of fixed frequency division output are switched. The frequency switching speed can be increased by increasing the comparison frequency by using the frequency divider 12 with a switching function for extracting the output frequency and switching the band of the low-pass filtering circuit 14 in accordance with the comparison frequency.
[0033]
Next, a frequency synthesizer according to a second embodiment of the present invention is shown in FIG.
[0034]
The frequency synthesizer according to the second embodiment of the present invention corrects the switching timing of the comparison frequency between the

frequency divider

12 with a switching function and the control circuit 20 with respect to the above-described first embodiment. The timing correction circuit 21 is added. FIG. 2 shows a configuration block diagram of the frequency synthesizer when the switching timing circuit 21 is added in this way. The components denoted by reference numerals 11 to 19 in FIG. 2 are the same as those in FIG.
[0035]
An additional operation of the frequency synthesizer configured as described above will be described with reference to FIG. A switching signal is input from the control circuit 20 to the switching timing circuit 21. The switching timing circuit 21 changes the output of the frequency divider 12 with switching function and the frequency division number of the prescaler 17 in synchronization with the switching signal and the normal comparison frequency in the frequency divider 12 with switching function.
[0036]
In the frequency synthesizer according to the first embodiment of the present invention, there is a possibility that the phase is shifted at the time of switching between fr and fp, but in order to minimize the phase shift, the second embodiment of the present invention The switching timing circuit 21 can be provided to prevent phase shift.
[0037]
As described above, according to the frequency synthesizer of the second exemplary embodiment of the present invention, when the reference signal frequency and the frequency divider are switched, the phase shift is suppressed to a minimum. Thus, frequency switching operation at higher speed becomes possible.
[0038]
Next, a frequency synthesizer according to a third embodiment of the present invention is shown in FIG.
[0039]
The frequency synthesizer according to the third embodiment of the present invention is different from the above-described frequency synthesizer according to the first embodiment of the present invention when the comparison frequency is switched and the frequency divider 12 with a switching function and the variable frequency divider. A function for resetting the detector 16 and the phase comparator 13 can also be provided in the control circuit 19. FIG. 3 shows a configuration block diagram of a frequency synthesizer when a reset signal is added at the time of switching as described above. The components denoted by reference numerals 11 to 19 in FIG. 3 are the same as those in FIG.
[0040]
The additional operation of the frequency synthesizer configured as described above will be described with reference to FIG. When the switching signal is transmitted from the control circuit 19, a reset signal is also transmitted to reset the frequency divider 12 with the switching function, the variable frequency divider 16, and the phase comparator 13.
[0041]
In the frequency synthesizer of the first embodiment, the phase may be shifted when switching between fr and fp. In the frequency synthesizer of the third embodiment, a switching function is used to minimize the phase shift. The attached frequency divider 12, variable frequency divider 16, and phase comparator 13 can be reset to prevent phase shift.
[0042]
As described above, according to the frequency synthesizer of the third embodiment of the present invention, when the reference signal frequency and the frequency divider are switched, the phase shift is minimized and the immediate effectiveness of the switching instruction is achieved. Thus, it is possible to eliminate a loss in switching time at the time of switching, and it is possible to further increase the switching speed as compared with the frequency synthesizer of the first embodiment.
[0043]
Next, a frequency synthesizer according to a fourth embodiment of the present invention is shown in FIG.
[0044]
The frequency synthesizer of the fourth embodiment of the present invention is variable with respect to the frequency synthesizer of the first embodiment in synchronization with the normal comparison frequency of the frequency divider 12 with a switching function when the comparison frequency is switched. A function for resetting the frequency divider 16 and the phase comparator 13 is provided to the control circuit 19. FIG. 4 shows a configuration block diagram of the frequency synthesizer when the reset signal is added at the time of switching as described above. The components denoted by reference numerals 11 to 19 in FIG. 4 are the same as those in FIG.
[0045]
The additional operation of the frequency synthesizer of the fourth embodiment configured as described above will be described with reference to FIG. When the switching signal is transmitted from the control circuit 20, a reset signal is also transmitted in synchronization with the normal comparison frequency of the frequency divider 12 with a switching function, and the variable frequency divider 16 and the phase comparator 13 are reset.
[0046]
In the frequency synthesizer of the first embodiment, the phase may be shifted when switching between fr and fp. In the frequency synthesizer of the fourth embodiment, a variable frequency divider is used to minimize the phase shift. 16 and the phase comparator 13 can be reset to prevent phase shift.
[0047]
As described above, according to the frequency synthesizer of the fourth embodiment, by minimizing the phase shift at the time of switching, it is possible to minimize the loss required for the switching time at the time of switching. The switching speed can be further increased compared to the frequency synthesizer of the embodiment.
[0048]
【The invention's effect】
As described above, the present invention compares the phase of two input frequencies with the reference signal generating means, the frequency dividing means with a switching function that divides the reference signal of the reference signal generating means, and calculates the phase difference. A phase comparison means for outputting a corresponding signal, a low-pass filtering means connected to the phase comparison means, a voltage controlled oscillation means for outputting a frequency corresponding to the input voltage, and an output of the voltage controlled oscillation means as an output frequency a variable frequency division means for dividing together, in a frequency synthesizer having a control means for the dividing unit and Teiikiroha unit and a variable frequency dividing means with switching function, dividing means with switching function, switching from the control means it is possible to output two output signals in response to the signal, and variable frequency divider means, Do perform modulus control division and modulus control in accordance with the switching signal from the control means By be switched to the division and, when switching the output frequency, a higher comparison frequency by a switching function dividing unit, by switching the band of low-pass filter means in response to the comparison frequency, It is possible to provide a frequency synthesizer having an excellent effect that the pull-in operation can be speeded up when the frequency is greatly variable.
[Brief description of the drawings]
FIG. 1 is a block diagram of a frequency synthesizer according to a first embodiment of the present invention. FIG. 2 is a block diagram of a frequency synthesizer according to a second embodiment of the present invention. FIG. 4 is a block diagram of a frequency synthesizer according to a fourth embodiment of the present invention. FIG. 5 is a block diagram of a conventional frequency synthesizer.
DESCRIPTION OF SYMBOLS 1 Reference signal 2 Fixed frequency divider 3 Phase comparator 4 Low frequency filter circuit 5 Voltage controlled oscillator 6 Variable frequency divider 7 Control circuit 11 Reference signal 12 Frequency divider with switching function 13 Phase comparator 14 Low frequency filter circuit 15 Voltage Control Oscillator 16 Variable Divider 17 Prescaler 18 Swallow Counter 19 Programmable Counter 20 Control Circuit 21 Timing Correction Circuit

Claims

Reference signal generating means, frequency dividing means with switching function for dividing the reference signal of the reference signal generating means, and phase comparing means for comparing the phases of two input frequencies and outputting a signal corresponding to the phase difference A low-pass filtering unit connected to the phase comparison unit, a voltage-controlled oscillation unit that outputs a frequency corresponding to an input voltage, and a variable divider that divides the output of the voltage-controlled oscillation unit in accordance with the output frequency. In a frequency synthesizer having a frequency dividing means, a frequency dividing means with a switching function , a control means for the low-pass filtering means, and the variable frequency dividing means, the frequency dividing means with a switching function receives a switching signal from the control means. Correspondingly it is possible to output two output signals, and the variable frequency divider means, modulus control division and modulus in accordance with the switching signal from said control means Frequency synthesizer and having a switchable division and does not perform the control function.

Timing correction means for synchronizing the frequency division switching signal with a comparison frequency synchronization signal synchronized with the reference signal generation means generated from the frequency division means with switching function between the frequency division means with switching function and the control means. And changing the output of the frequency dividing means with the switching function and the frequency dividing number of the variable frequency dividing means according to the frequency division switching signal synchronized with the comparison frequency synchronization signal from the timing correction means. Item 1. A frequency synthesizer according to Item 1.

2. The frequency synthesizer according to claim 1, wherein the control means resets the frequency dividing means with a switching function , the variable frequency dividing means, and the phase comparing means when the comparison frequency is switched.

2. The frequency synthesizer according to claim 1, wherein said control means resets said variable frequency dividing means and said phase comparing means in accordance with a synchronizing signal from said frequency dividing means with a switching function when switching comparison frequency. .