JP3660494B2

JP3660494B2 - Communication protocol processing method and communication protocol processing apparatus

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Publication number: JP3660494B2
Application number: JP02201398A
Authority: JP
Inventors: 哲也鈴鹿; 進中屋敷; 基阿部; 達也横山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-02-03
Filing date: 1998-02-03
Publication date: 2005-06-15
Anticipated expiration: 2018-02-03
Also published as: JPH11220475A

Description

【０００１】
【発明の属する技術分野】
本発明は、Internet，LAN，ＡＴＭ等の技術を適用したネットワークを構成する通信装置において通信プロトコルを処理する技術に関するものである。
【０００２】
【従来の技術】
近年の通信の大容量化・多様化は、高速かつマルチメディア対応の基幹網によって支えられている。そして、このような基幹網の有力なものの一つは、ＡＴＭ(Asynchronous Transfer Mode)通信網である。ここで、従来、高速なＡＴＭ通信を実現するために、通信装置における、物理レイヤ及びデータリンクレイヤといった低位のプロトコル処理を行う論理回路は、一般的にＡＳＩＣ(Application Specific Integrated Circuit)によって実現されてきた。
【０００３】
しかし、ＡＴＭに限らず、通信プロトコルの仕様はしばしば変更されることがある。たとえば、通信環境の変化に従ってプロトコル仕様の国際標準が変更されることもあれば、適応先の網に固有の運用・管理手順を追加するためにプロトコル仕様が変更されることもある。そして、従来のＡＳＩＣを用いた論理回路によってプロトコル処理を行う構成では、プロトコル仕様が変更されると、これに伴いＡＳＩＣを、製造プロセスのマスクパターンを変更して製造した、ASIC内の論理素子間の物理的接続が異なる新たなASICに交換する必要がある。これは、ＡＳＩＣの動作を決定する、ＡＳＩＣ内の論理素子間の物理的接続は、製造プロセスの段階で固定化されているため、その動作を変更することができないためである。
【０００４】
このためＡＳＩＣを用いる技術では、プロトコル仕様の変更に柔軟に対応することができず、プロトコル仕様の変更への対応には長い開発時間とコストがかかる。
【０００５】
一方、ＦＰＧＡ(Field Programmable Gate Array)等のプログラム可能な論理デバイスを用いて、プロトコル処理を行う論理回路を構成することにより、プロトコル仕様の変更に柔軟に対応できるようになる。
【０００６】
プログラム可能な論理デバイスの論理素子間の接続は、論理素子間の接続の記述（Configuration Dataと呼ぶ）を結線情報用の内部メモリ上に配置することで実現される。このため、内部メモリ上の論理素子間の接続の記述を書き換えることにより、論理素子間の接続を変更し、プログラム可能な論理デバイスに異なる動作を行わせることができる。このため、プログラム可能な論理デバイスを用いる技術によれば、プロトコル仕様の変更に内部メモリの書換えで対応することができるようになる。
【０００７】
ここで、このようなプログラム可能な論理デバイスをプロトコル処理に用いる技術としては、たとえば、次の二つの技術が知られている。
【０００８】
第１の技術は、藤井他「ＦＰＧＡを用いたプログラマブルな高速通信ネットワークＨＵＢ装置」（電子通信学会技術研究報告交換システム，SSE95-91，pp127-132，1995年9月）に記述された、ＡＴＭ網とメモリーバス網との相互接続に用いられるＡＴＭインタフェース装置についてのものである。
【０００９】
この装置では、ＡＴＭプロトコル及びバス伝送プロトコルのプロトコル処理を行わせるConfiguration Dataが外部記憶装置上に格納されており、このConfiguration Data全体が、装置の立上げ時にＦＰＧＡの内部メモリに読込まれ、動作中は内部メモリ上に保持される。
【００１０】
この技術では、外部記憶装置上のConfiguration Dataの変更でプロトコル仕様の変更に対応できるようになる。
【００１１】
第２の技術は、ＵＳ特許５４１４７０７“Broadband ISDN Processing Method And System”に記載された、複数の通信サービスをサポート可能なＡＴＭ端末アダプタについてのものである。
【００１２】
この技術では、プロトコル処理を行わせるConfiguration Dataが通信サービス毎に外部記憶装置上に格納されている。一方、アダプタは、入力された通信データから、その通信サービスと通信プロトコルを決定して、対応するConfiguration Dataを外部記憶装置から内部メモリにロードする。
【００１３】
この技術では、複数の通信プロトコルのプロトコル処理を実現するためのConfiguration Dataの全てを内部メモリにロードすることなく、複数の通信プロトコルに対応しようとするものである。
【００１４】
【発明が解決しようとする課題】
前記従来のプログラム可能な論理デバイスをプロトコル処理に用いる技術によれば、プロトコル処理全体を行わせるConfiguration Dataを内部メモリにロードし、これに従って論理回路をプログラム可能な論理デバイス内に形成させる。
【００１５】
一方、プログラム可能な論理デバイスは、個々の論理素子の構造が複雑であり、論理素子間の配線の自由度が低く、ＡＳＩＣに比べて集積度が低い。このため、プロトコル処理の規模が大きくなり、これを行わせるConfiguration Dataに従った論理素子間の接続によって実現される論理回路規模が大きくなると、ＡＳＩＣの場合と比べて、プログラム可能な論理デバイスのサイズが大きくなる。また、論理素子間の配線の自由度が低いことなどより、プロトコル処理を行わせるConfiguration Dataに従った論理素子間の接続によって実現される論理回路規模が大きくなると、個々のイベントに対する処理を行う論路回路部分を、その処理に対して最適な構成に形成することができず、処理速度が低下する。なお、イベントに対する処理とは、通信プロトコルに関連するイベント（ATMセル受信、タイムアウト等）発生に対して行う処理（セル受信処理、タイムアウト処理）であり、プロトコル処理は、基本的には、複数のイベントに対する処理の集合である。
【００１６】
したがって、前記従来の技術によれば、プロトコル処理の規模が大きい場合、処理速度の低下や、論理デバイスサイズの増大化を招く。
【００１７】
そこで、本発明は、プログラム可能な論理デバイスを用いたプロトコル処理を、プロトコル処理の規模が大きい場合でも、処理速度の低下や論理デバイスサイズの増大化を、より抑えて実現することを課題とする。
【００１８】
【課題を解決するための手段】
前記課題達成のために、本発明は、たとえば、通信プロトコルの処理を行う通信プロトコル処理装置において、設定された構成データに従った論理回路を形成するプログラマブル論理デバイスを用いて通信プロトコルの処理を行う方法であって、
相互に独立して行われる通信プロトコルの処理の部分毎に、通信プロトコルの処理の部分を行う論理回路を前記プログラマブル論理デバイス上に形成する構成データを用意し
通信プロトコルの処理を実行すべき時点において、動的に、当該時点において実行すべき通信プロトコルの処理の部分を判定し、判定した通信プロトコルの処理の部分に対応する構成データを選択し、前記プログラマブル論理デバイスに設定することを特徴とする通信プロトコル処理方法を提供する。
【００１９】
このような通信プロトコル処理方法によれば、全ての通信プロトコル処理を実現する論理回路を形成する構成データを、プログラマブル論理デバイスに設定するのではなく、その時点で行う必要のある通信プロトコル処理の部分を行う論理回路を形成する構成データのみをプログラマブル論理デバイスに設定する。これにより、一度に、プログラム可能な論理デバイス上に形成する論理回路の論理量が少なくても済むようになっている。言い換えるならば、その時点で行う処理すと無関係な処理を行う論理回路をプログラム可能な論理デバイス上に形成しない。
【００２０】
したがって、このような方法によれば、プロトコル処理を実現するために必要な、プログラマブル論理デバイスのハード量は少なくて済み、また、プログラマブル論理デバイスを用いてより多数の機能を実現することが可能である。さらに、プログラマブル論理デバイス上に形成される論理回路が大規模化しないので、配線遅延などによる処理の遅延を低減することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について、ATM網への適用を例にとり説明する。また、本実施形態では、論理素子間の接続をプログラム可能な論理デバイスとしてFPGAを用いる場合を例にとる。
【００２２】
図１に、ＡＴＭ通信網の全体構成を示す。
【００２３】
図中において、端末（１１０，１１０−１，１１０−２，１１０−３）間の通信は、ＡＴＭ交換機（１００，１００−１，１００−２）及び、それらを相互に接続する中継ＡＴＭ網１３０を介して実行される。ＡＴＭ交換機（１００）は、ＣｅｌｌＲｅｌａｙやＦｒａｍｅＲｅｌａｙといた各種の通信サービスを提供する回線（１２０Ａ，１２０Ｆ）を介して端末（１１０，１１０−１）と接続している。。
【００２４】
ＡＴＭ交換機（１００）は、各種の回線を収容する回線ｉｎｔｅｒｆａｃｅ（４０A，４０Ｆ，４０Ｔ，４０Ｓ）、通信データに対する交換を実行するＡＴＭＳｗｉｔｃｈ（１０１）及び、ＡＴＭ交換機全体の動作を制御する制御部（１０２）より構成されている。
【００２５】
ＡＴＭ交換機（１００）において、端末からの通信データは、回線ｉｎｔｅｒｆａｃｅ（４０A，４０Ｆ）により内部回線１２０Ｌ上に収容される。内部回線間の接続は、ＡＴＭＳｗｉｔｃｈ（１０１）の交換機能により実現されている。通信データは、その宛先端末により端末と接続する回線ｉｎｔｅｒｆａｃｅ（４０A，４０Ｆ）または中継ＡＴＭ網（１３０）と接続する回線ｉｎｔｅｒｆａｃｅ（４０Ｔ）に交換される。また、通信データが後述する信号である場合は、信号回線（１２０）に交換されて、信号用の回線ｉｎｔｅｒｆａｃｅ（４０Ｓ）で終端される。
【００２６】
また、制御部（１０２）は、システムバス（１０３）により回線ｉｎｔｅｒｆａｃｅ（４０A、４０Ｆ、４０Ｔ、４０Ｓ）及び、ＡＴＭＳｗｉｔｃｈ（１０１）に接続している。制御部（１０２）は、回線ｉｎｔｅｒｆａｃｅ（４０Ｓ）で終端された信号に基づいてＡＴＭＳｗｉｔｃｈ（１０１）の交換動作及び、回線ｉｎｔｅｒｆａｃｅ（４０A、４０Ｆ、４０Ｔ）の回線収容動作を制御する。
【００２７】
一方、端末（１１０）において、回線ｉｎｔｅｒｆａｃｅ（４０Ａ‘）はプロセッサ（１１１）とＣｅｌｌＲｅｌａｙ回線（１２０Ａ）の間で通信データの受け渡しを実行する。
【００２８】
次に、図２に、端末（１１０）とＡＴＭ交換機（１００）における通信データフロー及び、プロトコルスタックを示す。
【００２９】
プロトコルレイヤとしては、物理レイヤ（２１０）、ＡＴＭレイヤ（２２０）、ＡＡＬ(ATM Adaptation Layer)（２３０）及び、上位レイヤ（２４０）がある。
【００３０】
物理レイヤ（２１０）、ＡＴＭレイヤ（２２０）、ＡＡＬ（２３０）は、回線ｉｎｔｅｒｆａｃｅの機能（２００）で処理するレイヤである。上位レイヤ（２４０）は、端末内のプロセッサ（１１１）またはＡＴＭ交換機内の制御部（１０２）の機能で処理するレイヤある。
【００３１】
ＡＴＭレイヤ（２２０）では、ＡＴＭセルと呼ばれる５３バイト長のパケットにより通信を実現する。物理レイヤ（２１０）は、物理媒体（光ファイバ等）上でのビット伝送機能と、ＡＴＭセルの物理レイヤ伝送へのマッピング機能を提供する。ＡＡＬ（２３０）はＡＴＭレイヤと上位レイヤ間のマッピングをサポートしている。
【００３２】
次に、通信データのフローとしては、Ｕｓｅｒｆｌｏｗ（３０１）、信号ｆｌｏｗ（３０２）及びＯＡＭｆｌｏｗ（３０３）がある。
Ｕｓｅｒｆｌｏｗ（３０１）は、端末間でのユーザ情報の通信フローである。
【００３３】
端末１１０が送信する場合は、Ｕｓｅｒ用上位レイヤ（２４１−１）からのユーザ情報がＡＡＬ（２３０−１）で固定長のセルに分解される。この固定長セルは、ＡＴＭレイヤ（２２０―１）でＡＴＭセル化され、物理レイヤ２１０−１によりビット転送される。ＡＴＭ交換機１００では、Ｕｓｅｒｆｌｏｗ（３０１）に対してはＡＴＭレイヤ（２２０−２）の処理が実行される。
【００３４】
逆に、端末（１１０）がＵｓｅｒｆｌｏｗ（３０１）受信する場合は、物理レイヤ（２１０−１）が転送されてきたビットストリームからＡＴＭセルを再構成し、ＡＴＭレイヤ（２２０−１）はそのＡＴＭセルに対してＡＴＭ処理を実行する。ＡＡＬ（２３０−１）は、受信したＡＴＭセルからユーザ情報を組み立て、Ｕｓｅｒ用上位レイヤ（２４１−１）に渡す。
【００３５】
次に、信号ｆｌｏｗ（３０２）は、データフローを制御するための信号情報（通信経路、通信品質等）を端末（１１０）とＡＴＭ交換機（１００）及び、ＡＴＭ交換機間で転送するフローである。
【００３６】
信号情報は信号処理用上位レイヤ（２４２−１，２４２−２）により終端される。端末（１１０）における信号ｆｌｏｗ（３０２）の送受信処理は、前記のＵｓｅｒｆｌｏｗの場合と同様である。ＡＴＭ交換機（１００）でも、端末（１１０）と同様に信号ｆｌｏｗ（３０２）が終端される。
【００３７】
次に、ＯＡＭ(Operations And Maintenance)ｆｌｏｗ（３０３）は、通信を管理するための管理情報を通信装置間で転送するフローである。
【００３８】
管理情報としては、故障の通知、通信品質の監視情報等がある。管理情報は管理用上位レイヤ（２４３−１，２４３−２）により終端される。管理情報は１つのＡＴＭセルに収まるサイズであり、ＡＡＬ（２３０）を必要とせずＡＴＭレイヤ（２２０）と上位レイヤ（２４０）が直接通信データを受け渡す。
【００３９】
ＡＴＭ交換機（１００）に示すように、ＯＡＭｆｌｏｗ（３０３）は全ての通信装置で終端されるのではなく、予め設定された通信装置においてのみ終端される。そうでない通信装置では、ＡＴＭレイヤ（２２０−２）の処理を実行するのみで先に転送する。
【００４０】
次に、図３に、通信データのフォーマットを示す。
【００４１】
以下では、上位レイヤ（２４０）からＡＴＭレイヤ（２２０）へのデータの流れについて説明する。
【００４２】
まず、Ｕｓｅｒｆｌｏｗ（３０１）または信号ｆｌｏｗ（３０２）について述べる。
【００４３】
Ｕｓｅｒｆｌｏｗ（３０１）または信号ｆｌｏｗ（３０２）では、上位レイヤで発生したＵｓｅｒ情報または信号情報（２４５）がＡＡＬ（２３０）に渡される。ＡＡＬは、受取った情報（２４５）をＡＡＬＰａｙｌｏａｄ（２３２）とし、これにビットエラー検出符号等の制御情報をＡＡＬＴｒａｉｌｅｒ（２３３）として付与して、ＡＡＬ−ＰＤＵ（２３１）を構成する。そして、その後、２３１は４８バイト毎に分解されて、ＡＴＭレイヤ（２２０）に渡される。ＡＴＭレイヤは、ＡＡＬレイヤからの４８バイトデータをＣｅｌｌＰａｙｌｏａｄ（３１）とし、これに５バイトのＣｅｌｌＨｅａｄｅｒ（３２）を付加してＡＴＭＣｅｌｌ（３０）を構成する。
【００４４】
ＣｅｌｌＨｅａｄｅｒ（３２）は、ＶＰＩ(Virtual Path Identifier)３３、ＶＣＩ(Virtual Channel Identifier)３４、ＰＴＩ(Payload Type Identification)３５等からなる。ＶＰＩ（３３）とＶＣＩ（３４）は、通信フローを識別するためのラベルアドレスである。ＶＰＩ（３３）とＶＣＩ（３４）により、通信を２レベルでラベル多重することができる。通信の単位はコネクションと呼ばれ、コネクション単位でスイッチングやトラヒック制御が実行される。ＶＰＩ（３３）が同一であるＡＴＭセルの通信フローがＶＰコネクションを形成し、ＶＰＩ（３３）とＶＣＩ（３４）が同一であるＡＴＭセルフローがＶＣコネクションを形成する。ＰＴＩ（３５）の３ビットはＶＣコネクション上でのセル種別の識別に用いられる。
【００４５】
図４に、端末１（１１０−１）と端末２（１１０−２）間のＡＴＭ通信におけるＶＰＩとＶＣＩによる多重化を示す。端末１（１１０−１）と端末２（１１０−２）間のＡＴＭ回線１２０上に、ＶＰコネクションとして（３１０）と（３１０−１）が多重化されており、更に（３１０）上のＶＣコネクションとして（３２０）と（３２０−１）が多重化されている。
【００４６】
ＶＰコネクション（３１０）上のＡＴＭセルフローとしては、終端点（１１０−１，１１０−２）間にわたるＶＰ−Ｅｎｄ−ｔｏ−Ｅｎｄｆｌｏｗ（３１１）と、コネクションの一部分（例えば、１００−１と１００−２間）におけるＶＰ−Ｓｅｇｍｅｎｔｆｌｏｗ（３１２）がある。ＶＣコネクション（３２０）上のセルフローも同様に、ＶＣ−Ｅｎｄ−ｔｏ−Ｅｎｄｆｌｏｗ（３２１）と、ＶＣ−Ｓｅｇｍｅｎｔｆｌｏｗ（３２２）がある。
【００４７】
次に、図３のＯＡＭｆｌｏｗ（３０３）のデータフォーマットについて述べる。
【００４８】
ＯＡＭｆｌｏｗ（３０３）では、ＯＡＭＣｅｌｌ（３０‘）により管理情報（２４６）が転送される。ＯＡＭＣｅｌｌのＨｅａｄｅｒ（３２’）はＵｓｅｒｆｌｏｗ（３０１）及び信号ｆｌｏｗ（３０２）の場合（３２）と同様の構成である。ＯＡＭＣｅｌｌのＰａｙｌｏａｄ（３１‘）は、ＯＡＭｔｙｐｅ（３６）、ＯＡＭｆｕｎｃｔｉｏｎ（３７）及び、ＯＡＭ機能固有情報（３８）等からなる。上位レイヤ（２４０）からの管理情報（２４６）は、ＯＡＭ機能固有情報３８の一部分として転送される。３６と３７は、ＯＡＭＣｅｌｌ（３０’）の機能を識別するために使用される。
【００４９】
図５は、ＶＣＩ（３４）、ＰＴＩ（３５）、ＯＡＭｔｙｐｅ（３６）及び、ＯＡＭｆｕｎｃｔｉｏｎ（３７）によるＡＴＭセルの識別を示す。ＡＴＭセルは、ＶＣＩ値により識別されるＶＰコネクション上のセル（３０−１〜３０−８）と、ＰＴＩ値により識別されるＶＣコネクション上のセル（３０−９〜３０−１６）に分類される。
【００５０】
ＶＣＩ値が１、２及び、５のセルは、信号セル（３０−１）である。信号セル（３０−１）は前述の信号情報を転送し、コネクション設定／解除（５−１１）を制御するために使用される。
ＶＣＩ値が３のセルはＶＰ−ＳｅｇｍｅｎｔＯＡＭセル（３０−２，３０−３）であり、ＶＣＩ値が４のセルはＶＰ−Ｅｎｄ−ｔｏ−ＥｎｄＯＡＭセル（３０−４〜３０−７）である。ＯＡＭセルは、ＯＡＭｔｙｐｅ（３６）とＯＡＭｆｕｎｃｔｉｏｎ（３７）により識別される。ＯＡＭｔｙｐｅ（３６）が０００１かつ（ＯＡＭｆｕｎｃｔｉｏｎ３７）が００００ならばＡＩＳ(Alarm Indication Signal)セル（３０−４）であり、ＯＡＭｔｙｐｅ（３６）が０００１かつＯＡＭｆｕｎｃｔｉｏｎ（３７）が０００１ならばＲＤＩ(Remote Defect Indication)セル（３０−５）である。ＡＩＳセル（３０−４）とＲＤＩセル（３０―５）は通信装置の故障を伝えるために使用され、これによりＶＰ故障管理機能（５−１４）がサポートされる。
【００５１】
次に、ＯＡＭｔｙｐｅ（３６）が０００１かつＯＡＭｆｕｎｃｔｉｏｎ（３７）が１０００のＯＡＭセルは、ＬＢ(LoopBack)セル（３０−２，３０−６）である。ＬＢはＶＰコネクションの端点またはＶＰ−Ｓｅｇｍｅｎｔの端点で折返されてくる。そこで、ＬＢの送受信を監視することで対応する通信経路の正常性を確認できる。この機能は、ＬｏｏｐＢａｃｋ試験（５−１２，５−１５）と呼ばれる。ＯＡＭｔｙｐｅ（３６）が００１０のＯＡＭセルはＶＰ−ＭＣ(Monitoring Cell)（３０−７）である。ＶＰ−ＭＣ（３０−７）を定期的に送信することにより、ＶＰコネクション上を転送されるＵｓｅｒセルの通信品質（流量、廃棄量、ビットエラー率等）を監視する。この機能は、ＶＰ性能監視（５−１３，５−１６）と呼ばれる。
【００５２】
次に、ＶＣＩ値が６のセルは、ＶＰ−ＲＭ(Resource Management)セル（３０−８）である。ＶＰ−ＲＭセル（３０−８）により、受信端末または網の輻輳状態を送信端末に通知する。ＶＰ−ＲＭセル（３０−８）は、ＶＰコネクションの帯域を輻輳状態に応じて制御するために使用される。この動的な帯域制御は、ＡＢＲ(Available Bit Rate)制御（５−１７）と呼ばれる。
【００５３】
ＶＣＩ値が３１以上のセルは、ＶＣコネクション上のセル（３０−９〜３０−１６）であり、ＰＴＩ値により機能が識別される。ＰＴＩ（３５）の先頭ビットが０のセルは、Ｕｓｅｒセル（３０−９）である。Ｕｓｅｒセル（３０―９）は端末間でユーザ情報を転送するために使用される（情報転送機能５−１８）。ＰＴＩ値が１００のセルはＶＣ−ＳｅｇｍｅｎｔＯＡＭセル（３０−１０，３０−１１）であり、ＰＴＩ値が１０１のセルはＶＣ−Ｅｎｄ−ｔｏ−ＥｎｄＯＡＭセル（３０−１２〜３０−１５）である。ＯＡＭｔｙｐｅ（３６）とＯＡＭｆｕｎｃｔｉｏｎ（３７）によるＯＡＭセルの識別は、前記のＶＰコネクション上のＯＡＭセル（３０−２〜３０−７）の場合と同様である。ただし、管理の対象はＶＣコネクションである。ＰＴＩ値が１１０のセルは、ＶＣ−ＲＭセル（３０−１６）であり、ＶＣコネクションに対するＡＢＲ制御（５−２４）のために使用される。
【００５４】
以下、このようなATM網に適用された回線Ｉｎｔｅｒｆａｃｅ（図１、４０Ａ‘，４０Ａ，４０Ｆ，４０Ｔ，４０Ｓ）の詳細について説明する。
【００５５】
図６に、回線Ｉｎｔｅｒｆａｃｅ（４０Ａ‘，４０Ａ，４０Ｆ，４０Ｔ，４０Ｓ）の構成を示す。
【００５６】
図示するように、回線Ｉｎｔｅｒｆａｃｅ（４０）は、上位システム（４２）、受信物理レイヤ処理部（４１Ｒ）、送信物理レイヤ処理部（４１Ｔ）、ＡＴＭプロトコル処理部（１０）及び、後述するＦＰＧＡ（３）に対するConfiguration Dataを格納しているＦＰＧＡＰｒｏｇｒａｍＭｅｍｏｒｙ（１５）よりなる。
【００５７】
上位システム（４２）は、上位バス（４６）を介して受信物理レイヤ処理部（４１Ｒ）、送信物理レイヤ処理部（４１Ｔ）及び、ＡＴＭプロトコル処理部（１０）に接続しており、これらの動作を制御する。
【００５８】
また、上位システム（４２）は、Ｂｕｓｂｒｉｄｇｅ（４８）を経由してシステムバス（１０３）に接続しており、制御部（図１の１０２）とのインタフェース機能ももつ。
【００５９】
ここで、上位システム（４２）は、上位プロセッサ（４３）、上位プロセッサ４３のワークエリアである上位Ｍｅｍｏｒｙ（４４）及び、上位プロセッサ（４３）に対するプログラムを格納しているプロセッサＰｒｏｇｒａｍＭｅｍｏｒｙ（４５）から構成される。
【００６０】
受信物理レイヤ処理部（４１Ｒ）は、受信回線（１２０Ｒ）から受信した通信データに対して物理レイヤ（図２の２１０）の受信処理を実行する。送信物理レイヤ部（４１Ｔ）はＡＴＭプロトコル処理部（１０）からの送信セルに対して物理レイヤの送信処理を実行して、送信回線（１２０Ｔ）上へ送出する。
【００６１】
ＡＴＭプロトコル処理部（１０）は、ＡＴＭレイヤ（図３の２２０）及びＡＡＬ（図３の２３０）の処理を実行する。
【００６２】
ＡＴＭプロトコル処理部（１０）は、イベント受付部（１）、Ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ制御部（２）及び、ＦＰＧＡ（３）より構成される。
【００６３】
実際のレイヤ処理は、ＦＰＧＡ（３）内の論理素子によりＦＰＧＡＷｏｒｋＭｅｍｏｒｙ（１４）を作業エリアとして実行される。ＦＰＧＡ（３）内の論理素子としては、素子間の接続が固定的である固定論理素子（３Ｂ）と、素子間の接続がＰｒｏｇｒａｍＳＲＡＭ（３Ｓ）上のConfiguration Data（９−ｘ−ｙ）により決定されるプログラマブル論理素子（３Ｌ）が設けられている。
【００６４】
プログラマブル論理素子（３Ｌ）の素子間接続を決定するConfiguration Dataは、ＦＰＧＡＰｒｏｇｒａｍＭｅｍｏｒｙ（１５）からプログラムバス（４７）を介してＦＰＧＡＰｒｏｇｒａｍＭｅｍｏｒｙ（１５）にロードされる。ＦＰＧＡＰｒｏｇｒａｍＭｅｍｏｒｙ（１５）上には、発生イベント（７）と処理対象コネクションのタイプ（８）毎に、当該発生イベント（７）と処理対象コネクションのタイプ（８）に対して行うべき処理を実現する、プログラマブル論理素子（３L）の素子間接続を記述したConfiguration Data（９）が格納されている。固定論理素子（３Ｂ）では、全てのイベント（７）／コネクションタイプ（８）で共通の処理が実行される。
【００６５】
次に、イベント受付部（１）は、ＡＴＭレイヤ及びＡＡＬ処理上のイベントの発生を監視し、イベントの情報を内部制御バス（１１）によりＲｅｃｏｎｆｉｇｕｒａｔｉｏｎ制御部（２）及びＦＰＧＡ（３）に通知する。イベント受付部（１）は、上位システム（４２）、受信物理レイヤ処理部（４１Ｒ）及び、送信物理レイヤ処理部（４１Ｔ）からのイベントを受付けるＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ（１Ｓ）、ＡＴＭレイヤとＡＡＬのプロトコルタイマを実現するタイマ回路（１Ｔ）及び、受信物理レイヤ処理部４１Ｒからの受信セルを受取る受信セルＦＩＦＯ（１Ｒ）からなる。
【００６６】
次に、Ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ制御部（２）は、ＦＰＧＡのＰｒｏｇｒａｍＳＲＡＭ（３Ｓ）へのConfiguration Dataのロードをイベント発生毎に実行する。Ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ制御部（２）は、イベント受付部（１）からのイベントを分析するイベント分析回路（２Ｅ）と、ＦＰＧＡＰｒｏｇｒａｍＭｅｍｏｒｙ（１５）からＦＰＧＡのＰｒｏｇｒａｍＳＲＡＭ（３Ｓ）へのConfiguration Data（９−ｘ−ｙ）のロードを実行するＰｒｏｇｒａｍｌｏａｄｅｒ（２Ｐ）から構成される。
【００６７】
このような構成において、ＦＰＧＡ（３）は、ＦＰＧＡのＰｒｏｇｒａｍＳＲＡＭ（３Ｓ）へのConfiguration Dataのダウンロード完了後にＡＴＭレイヤとＡＡＬのレイヤ処理を実行する。
【００６８】
先に図２に示したように、ＦＰＧＡ（３）は、ＡＴＭレイヤ処理のみを行う場合と（ＡＴＭ交換機（１００）におけるＵｓｅｒｆｌｏｗ（３０１））と、ＡＡＬまで行う場合（１００における信号ｆｌｏｗ（３０２））がある。前者の場合ＦＰＧＡ（３）は、受信セルＦＩＦＯ（１Ｒ）からのセルに対してＡＴＭレイヤ処理を実行して、送信セルを送信物理レイヤ処理部（４１Ｔ）へ転送する。後者の場合ＦＰＧＡ（３）は、ＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ（１Ｓ）を介して上位Ｍｅｍｏｒｙ（４４）にアクセスしてＡＡＬ処理を実行する。すなわち、この場合は、ＦＰＧＡ(３)は、上位Ｍｅｍｏｒｙ（４４）上の上位レイヤ情報（図３の２４５，２４６）をＡＴＭセルに分解して送信し、受信ＡＴＭセルから上位レイヤ情報を組立てて上位Ｍｅｍｏｒｙ（４４）に格納する。
【００６９】
以下、ＡＴＭプロトコル処理部（１０）の行う処理の詳細について説明する。
【００７０】
図７に、ＡＴＭプロトコル処理部（１０）の行う処理のフローを示す。
【００７１】
図示するように、ＡＴＭプロトコル処理部（１０）の行う処理としては、イベント受付部（１）によるイベント受付（６０）、Ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ制御部（２）によるＦＰＧＡＰｒｏｇｒａｍ選択（７０）とＰｒｏｇｒａｍＬｏａｄ（８０）及び、ＦＰＧＡ（３）によるＰｒｏｇｒａｍ実行（９０）がある。
【００７２】
イベント受付処理（６０）は、受信セルＦＩＦＯ（図６の１Ｒ）で実行される処理（６Ｒ）、タイマ回路（図６の１Ｔ）で実行される処理（６Ｔ）及び、ＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ（図６の１Ｓ）で実行される処理（６Ｓ）から構成される。
【００７３】
受信セルＦＩＦＯ（1R)で実行される処理（６Ｒ）では、ＦＩＦＯ中に受信セルがある場合はセル受信信号を発生する（６Ｒ−２）。タイマ回路(1T)で実行される処理（６Ｔ）では、タイムアウトが存在する場合はタイムアウト信号を発生する（６Ｔ−２）。ＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ（１Ｓ）で実行される処理（６Ｓ）では、上位からのコマンドが存在する場合はコマンド信号を発生する（６Ｓ−２）。
【００７４】
次に、ＦＰＧＡＰｒｏｇｒａｍ選択処理（７０）では、イベント分析回路（図６の２Ｅ）が６０から信号を受取って発生イベントを分析する。セル受信信号を受取った場合（７２−Ｒ）は１Ｒ中の受信セルを識別し（７３−Ｒ）、タイムアウト信号を受取った場合（７２−Ｔ）はタイムアウトしたタイマを識別し（７３−Ｔ）、コマンド信号を受取った場合（７２−Ｓ）はコマンドの種別を識別する（７３−Ｓ）。
【００７５】
そして、イベントの分析後、処理対象コネクションのタイプを識別する（７４）。その後、発生イベントと処理対象コネクションに対応したConfiguration DataをＦＰＧＡＰｒｏｇｒａｍＭｅｍｏｒｙ（図６の１５）上から選択し（７５）、Ｐｒｏｇｒａｍｌｏａｄ信号を発生する（７６）。ここで、ＦＰＧＡＰｒｏｇｒａｍＭｅｍｏｒｙ（図６の１５）上の各Configuration Dataは、「通常コネクション上でのＵｓｅｒＣｅｌｌ受信処理」（９−４４−１１）のように、どのコネクションタイプに対するどのイベントに対する処理という単位毎に記述された、当該処理を実現させる素子間接続を記述した情報である。
【００７６】
次に、ＰｒｏｇｒａｍＬｏａｄ処理（８０）では、Ｐｒｏｇｒａｍｌｏａｄｅｒ（図６の２Ｐ）が処理８１においてＰｒｏｇｒａｍｌｏａｄ信号を受取り、処理（７５）で選択されたConfiguration DataをＦＰＧＡＰｒｏｇｒａｍＭｅｍｏｒｙ（図６の１５）からＰｒｏｇｒａｍＳＲＡＭ（図６の３Ｓ）へロードする（８４）。ここで、ｌｏａｄ可能数（８３，８５）はＰｒｏｇｒａｍＳＲＡＭ（３Ｓ）に対するＰｒｏｇｒａｍｌｏａｄｅｒ（２Ｐ）とＦＰＧＡ（３）間でのアクセス競合を解消するための変数である。ｌｏａｄ可能数はＰｒｏｇｒａｍＳＲＡＭ（３Ｓ）の数（図６の場合は１）で初期化される。ｌｏａｄ可能数がゼロの場合は、Ｐｒｏｇｒａｍｌｏａｄｅｒ（２Ｐ）がアクセス可能な３Ｓが存在しないので、再度Ｐｒｏｇｒａｍｌｏａｄ信号を発する（８７）ことにより、本信号に対する処理を保留する。ｌｏａｄ可能数が正の場合は、プログラムをロードし（８４）、ｌｏａｄ可能数をデクリメントし（８５）、ｌｏａｄ完了信号を発生する（８６）。
【００７７】
Ｐｒｏｇｒａｍ実行処理（９０）では、ＦＰＧＡ（図６の３）が処理９１においてｌｏａｄ完了信号を受取り（９２）、ロードしたConfiguration Dataに従って形成した素子間接続によって実現される論理回路でATM処理を実行し（９３）、完了したならばｌｏａｄ可能数をインクリメントする（９４）。
【００７８】
ここで、処理９３で実行される、一回のConfiguration Dataのロードに対応して行われるＡＴＭ処理（９）は、「通常コネクション上でのＵｓｅｒＣｅｌｌ受信処理」（９−４４−１１）のように、どのコネクションタイプに対するどのイベントの処理という単位の処理となる。すなわち、本実施形態では、イベント発生毎に、イベントとコネクションに対応するConfiguration Data（９−ｘ−ｙ）をＦＰＧＡＰｒｏｇｒａｍＭｅｍｏｒｙ（１５）からＰｒｏｇｒａｍＳＲＡＭ（３Ｓ）にロードし、発生イベントと処理対象コネクションに応じたプロトコル処理をFPGA（３）に実行させている。
【００７９】
以下、図７のＦＰＧＡＰｒｏｇｒａｍ選択処理（７０）の詳細について説明する。
【００８０】
図８に、このＦＰＧＡＰｒｏｇｒａｍ選択処理（７０）を行うためのATMプロトコル処理部（１０）の構成の詳細を示す。
【００８１】
図には、イベント分析回路（２Ｅ）が、イベント受付部（１）からの情報に基づき、イベントに対応するConfiguration Dataアドレス／サイズ（５５）を求め、Ｐｒｏｇｒａｍｌｏａｄｅｒ（２Ｐ）へ出力するまでのプロセスに関連するATMプロトコル処理部（１０）の部分を示している。
【００８２】
図中において、イベント受付部（１）では、ＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ（１Ｓ）、タイマ回路（１Ｔ）及び、受信セルＦＩＦＯ（１Ｒ）にイベントの情報が記憶されている。ＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ（１Ｓ）で受付けたイベント（上位／下位イベントと呼ぶ）は、コマンド情報としてコマンドレジスタ（５０Ｓ）に記録される。タイマ回路（１Ｔ）で発生したイベント（タイマイベントと呼ぶ）は、タイマ情報としてタイムアウトレジスタ（５０Ｔ）に記憶される。受信セルＦＩＦＯ（１Ｒ）には、受信セル（５０Ｒ）がセル受信イベントとして記憶される。
【００８３】
ここで、図９にイベントの一覧を示す。
【００８４】
イベントＩＤ（５３）はイベントを一意に識別するための番号であり、本図はイベントＩＤの一例を示している。
【００８５】
図示するように、上位イベント（７−１０）としては、ＬＢ(LoopBack)試験開始（７−１１）等の上位プロセッサ（図６の４３）からの命令がある。下位イベント（７−２０）としては、ＶＣ故障発生（７−２１）等の物理レイヤ処理部（図６の４１Ｒ，４１Ｔ）における状態変化イベントがある。また、タイマイベント（７−３０）としては、警報送信時刻（７−３２）等の一定時刻毎のセル送信イベントと、警報解除時刻（７−３３）のように一定時刻の受信状態監視による状態変化イベントがある。セル受信イベント（７−４０）としては、信号セル受信（７−４３）、Ｕｓｅｒセル受信（７−４４）等、図５に示すセル種別と対応したイベントがある。
【００８６】
さて、図８のイベント分析回路（２Ｅ）は、まず、イベント受付部（１）中のイベント情報によりイベントＩＤ（５３）とコネクションタイプ（５４）を求める。イベントＩＤ（５３）はイベントＩＤ識別部（２１）で導出される。上位／下位イベントのイベントＩＤはコマンドレジスタ（５０Ｓ）からのコマンドＩＤ（５１Ｓ）に基づいて求められ（２１Ｓ）、タイマイベントのイベントＩＤはタイムアウトレジスタ（５０Ｔ）からのタイマＩＤに基づいて導出される（２１Ｔ）。セル受信イベントのイベントＩＤは、受信セル（５０Ｒ）のフィールド、ＶＣＩ（３４）、ＰＴＩ（３５）、ＯＡＭｔｙｐｅ（３６）及び、OAMｆｕｎｃ（３７）を入力（５１Ｒ）として導出される（２１Ｒ）。
【００８７】
このようにしてイベントIDが導出されると、次に、イベント分析回路（２Ｅ）は処理対象のコネクションタイプの識別を行う。
【００８８】
図１０にコネクションタイプの一例を示す。
【００８９】
コネクションは、その上でサポートしている機能によりいくつかのタイプ（５４）に分類される。本例では、サポート可能な機能が、トラヒックポリシングを実行するＵＰＣ(Usage Parameter Control)（５−１）、装置故障を通知するＶＣ故障管理（５−２）、通信品質を監視するＶＣ性能監視（５−３）、通信経路の正常性を確認するＬｏｏｐｂａｃｋ試験（５−４）、通信量を計測する課金（５−５）、通信輻輳をフィードバック制御するＡＢＲ制御（５−６）、セル間の送信順序を制御するＢｕｆｆｅｒ制御（５−７）及び、ＡＴＭセルｈｅａｄｅｒ（図4の３２）を書換えるヘッダ変換（５−８）である場合を示している。Ｂｕｆｆｅｒ制御（５−７）及とヘッダ変換（５−８）は、コネクションのタイプに依らず共通にサポートされる共通機能（５―１０）である。５−１〜５−６は、コネクションタイプ（５４）によりサポート／非サポートが決まる付加機能（５−０）である。
【００９０】
コネクションは、Ｕｓｅｒセルを転送するもの（８−１０，８−２０）と、転送しない試験用コネクション（８−３０）に分類される。前者は、ＡＢＲ制御（５−６）を行わない通常コネクション（８−１０）と、行うＡＢＲコネクション（８−２０）に別れる。更に、通常コネクション（８−１０）とＡＢＲコネクション（８−２０）は、ＶＣ故障管理（５−２）とＶＣ性能監視（５−３）のサポート状態により細分化される。例えば、タイプ１１のコネクション（８―１１）ではＶＣ故障管理（５−２）とＶＣ性能監視（５−３）はサポートされず、タイプ１２（８−１２）上ではＶＣ故障管理（５―２）のみサポートされている。公衆網上での通信では、課金（５−５）は通常コネクション（８−１０）とＡＢＲコネクション（８−２０）でコネクションタイプに依らずサポートされる必要がある。
【００９１】
さて、図８のコネクションタイプ識別部（２２）は、イベント受付部（１）からのＶＰＩ、ＶＣＩ（５２）を入力として、処理対象コネクションのコネクションタイプ（５４）を導出する。コネクションタイプ識別部（２２）は、コネクション情報Ｍｅｍｏｒｙ（２４）上のＶＰＩ／ＶＣＩとコネクションタイプの対応表を参照して５４を求める。Ｐｒｏｇｒａｍ選択部（２３）は、イベントＩＤ（５３）とコネクションタイプ（５４）を入力として、イベント、コネクションタイプに対応するConfiguration Dataのアドレス／サイズ（５５）を出力する。Ｐｒｏｇｒａｍ選択部（２３）は、Ｐｒｏｇｒａｍ情報Ｍｅｍｏｒｙ（２５）上のイベントＩＤ／コネクションタイプとConfiguration Dataアドレス／サイズの対応表を参照して５５を導出する。コネクション情報Ｍｅｍｏｒｙ（２４）とＰｒｏｇｒａｍ情報Ｍｅｍｏｒｙ（２５）上の対応表は、回線インタフェース（図６の４０）の立ち上げ時に、上位プロセッサ（図６の４３）により設定される。
【００９２】
次に、このようにして選択され、ＰｒｏｇｒａｍＳＲＡＭ（３Ｓ）にロードされたConfiguration Data（９−ｘ−ｙ）によって素子間の接続が形成されたＦＰＧＡ（図６の３）が実行する処理の例を図１１に示す。
【００９３】
Ｂｕｆｆｅｒ制御（５−７）とヘッダ変換（５−８）は共通機能（図１０の５―１０）であり、これらを実現するための処理、優先制御（４−７−１）とヘッダ変換（４−８−１）は、固定論理素子（３Ｂ）上に予めインプリメントされている。ＵＰＣ（５−１）〜ＡＢＲ制御（５−６）は付加機能（図１０の５−０）であり、これらを実現するための処理はプログラマブル論理素子（３Ｌ）で実行される。すなわち、ＵＰＣ（５−１）〜ＡＢＲ制御（５−６）のための処理を実現する素子間の接続を、イベント／コネクションタイプ毎に記述したものがConfiguration Data（ｘ，ｙ）（９−ｘ−ｙ）である。
【００９４】
なお、図６の構成において、イベント発生毎にＰｒｏｇｒａｍＳＲＡＭ（３Ｓ）上のＰｒｏｇｒａｍ（ｘ，ｙ）（９−ｘ−ｙ）は更新される。よって、各プログラム９−ｘ−ｙ間においてグローバルに用いるグローバル変数は、ＦＰＧＡ
ＷｏｒｋＭｅｍｏｒｙ（１４）上に配置する必要がある。
【００９５】
さて、図１１には、４つのConfiguration Dataに対応する処理を例示してある。
【００９６】
Configuration Data（９−４４−１１）は、コネクションタイプ１１でのＵｓｅｒセル受信（イベント４４）処理である。図１０によると、タイプ１１のコネクション（図１０の８−１１）上ではＵＰＣ（５−１）と課金（５−５）が付加機能（５−０）としてサポートされている。そこで９−４４−１１では、ＵＰＣによるポリシング（４−１−１）と課金のための計数（４−５−１）のみが実行される。
【００９７】
Configuration Data（９−４４−２５）は前記と同様にＵｓｅｒセル受信処理（イベント４４）であるが、コネクションタイプ２５に対する処理である。タイプ２５のコネクション上では、ＵＰＣ（５−１）、ＶＣ故障管理（５−２）、ＶＣ性能監視（５−３）、課金（５−５）及び、ＡＢＲ制御（５−６）がサポートされている。よってConfiguration Data（９−４４−２５）では、ＵＰＣ（５−１）によるポリシング（４−１−２）、ＶＣ故障管理（５−２）のためのＶＣ回復監視（４−２−２）、ＶＣ性能監視（５−３）のための品質監視（４−３−２）／ＭＣ送信制御（４−３‘−２）、課金（５−５）のための計数（４−５−２）及び、ＡＢＲ制御（５−６）のための輻輳監視（４−６−２）／輻輳設定（４−６’−２）が実行される。
【００９８】
Configuration Data（９−４７−２５）は前記と同様にコネクション２５に対する処理であるが、イベントがＭＣ（ＶＣ−ＳＧ）受信である。そこで、Configuration Data（９−４７−２５）では、ＶＣ性能監視（５−３）のためのＭＣ（ＶＣ−ＳＧ）受信処理（４−３−３）のみが実行される。
【００９９】
このように、本実施形態では、FPGA(3)で実行される処理は発生イベントと処理対象コネクションのタイプによって異なる。
【０１００】
すなわち、図１２に示す従来のプログラム可能な論理デバイスをプロトコル用いた技術のように、全てのイベント／機能に対する処理を実現するConfiguration Data（９‘）をインプリメントせずに、本実施形態では、ＦＰＧＡ（図１の３）上には発生したイベントの処理に必要なConfiguration Dataのみを、その処理が終了するまでだけインプリメントすることになる。
【０１０１】
例えば図１１では、タイプ１１のコネクション上でＵｓｅｒセルを受信した場合は、Configuration Data（９−４４−１１）がＦＰＧＡ内にロードされ、ポリシング（４−１−１）と計数（４−５−１）のみがインプリメントされる。その他の処理、ＶＣ回復監視（４−２−２）、品質監視（４―３−２）等はＦＰＧＡ上にインプリメントされない。
【０１０２】
すなわち、本実施形態では、FPGA(3)のプログラムの発生イベントに応じた動的なConfiguration Dataのロード（ＤｙｎａｍｉｃＲｅｃｏｎｆｉｇｕｒａｔｉｏｎと呼ぶ）を行うことにより、一度に、FPGA(3)にインプリメントする論理量が少なくても済むようになっている。言い換えるならば、その時点で処理すべきイベントと無関係な処理に対応する論理部分をFPGA(3)上に形成しない。
【０１０３】
したがって、このようなＤｙｎａｍｉｃＲｅｃｏｎｆｉｇｕｒａｔｉｏｎにより、プロトコル処理を実現するために必要な、FPGA(3)のハード量は少なくて済み、また、FPGA(3)を用いてより多数の機能を実現することが可能である。さらに、FPGA(3)上に形成される論理回路が大規模化しないので、配線遅延などによる処理の遅延を低減することができる。
【０１０４】
以上、本発明の実施形態について説明した。
【０１０５】
ところで、以上の実施形態では、FPGA（３）のConfiguration DataをロードするＰｒｏｇｒａｍＳＲＡＭ（３Ｓ）を一つだけ備えた場合（図７のLoad可能数の初期値が１の場合）について示した。
【０１０６】
しかし、ＰｒｏｇｒａｍＳＲＡＭ（３Ｓ）が一つだけであると、ＰｒｏｇｒａｍＳＲＡＭ（３Ｓ）のアクセスにおいて、Ｐｒｏｇｒａｍｌｏａｄｅｒ（２Ｐ）とプログラマブル論理素子（３Ｌ）の間で発生する競合によって処理を高速に行えなくなる場合がある。
【０１０７】
たとえば、図１３に示すように、イベント１（７−１）に対するＰｒｏｇｒａｍ実行（９０―１）が完了するまで、イベント２（７−２）のＰｒｏｇｒａｍＬｏａｄ（８０−２）を開始できずに待たされることにより、処理のスループットを劣化させ、ひいては通信スループットに悪影響を与えることがある。
【０１０８】
そこで、図１４に示すように、ＰｒｏｇｒａｍＳＲＡＭを２面（３Ｓ−１，３Ｓ−２）化して（図７のLoad可能数の初期値を２として）、Ｐｒｏｇｒａｍ
ＬｏａｄとＰｒｏｇｒａｍ実行の並列化を図るようにすることが好ましい。
【０１０９】
図１４において、セレクタ１（３Ｘ−１）は、プログラムバス（４７）上の転送終了信号を検出して、プログラムバス（４７）と接続するＰｒｏｇｒａｍＳＲＡＭを切換える。セレクタ２（３Ｓ−２）は、FPGA３のプログラマブル論理素子（３Ｌ）からの実行終了信号（５６）を検出して、プログラマブル論理素子（３Ｌ）へ接続するＰｒｏｇｒａｍＳＲＡＭを切換える。本構成により、ＰｒｏｇｒａｍＳＲＡＭ（３Ｓ−１）上のConfiguration Dataに従ったProgram実行(90)中にＰｒｏｇｒａｍＳＲＡＭ（３Ｓ−２）へ次のConfiguration DataをＬｏａｄすることができる。
【０１１０】
すなわち、たとえば図１４に示すように、ＰｒｏｇｒａｍＬｏａｄ（８０）の所要時間がProgram実行（９０）の所要時間以下であればイベント２‘のＰｒｏｇｒａｍＬｏａｄ（８０−２’）は、イベント１‘のＰｒｏｇｒａｍ実行（９０−１’）中に完了する。したがって、ＰｒｏｇｒａｍＬｏａｄ（８０）のための処理オーバーヘッドは処理のスループットに影響を与えない。なお、１５５Ｍｂｉｔ／ｓの通信スループットの場合、１つのＡＴＭＣｅｌｌ当たりの処理時間は約２．７μｓである。
【０１１１】
また、以上の実施形態は、ＡＴＭ網への適用を例にとり説明したが、本実施形態は、ＩＰ(Internet Protocol)やIP OVER ATM等の他のパケット転送プロトコルを処理する通信装置の回線interface等にも同様に適用することができる。この場合は、ＩＰやIP OVER ATMのプロトコル処理を、FPGA(3)によって行うようにし、FPGA(3)に、ＩＰやIP OVER ATMに従って定まる発生イベントに応じたプログラムを動的にロードを行うようにする。
【０１１２】
また、以上の実施形態では、ロードするConfiguration Dataの選択を発生イベントから得られる情報（イベントＩＤ，コネクションタイプ）に基づいて行ったが、Configuration Data選択のための情報として、プロトコル上の状態番号などのＡＴＭプロトコル処理装置の内部情報も利用するようにしてもよい。
【０１１３】
【発明の効果】
以上のように本発明によれば、プログラム可能な論理デバイスを用いたプロトコル処理を、プロトコル処理全体の規模が大きい場合でも、処理速度の低下や論理デバイスサイズの増大化を、より抑えて実現することができる。
【図面の簡単な説明】
【図１】ATM網の構成を示すブロック図である。
【図２】ATM網におけるプロトコルスタックを示す図である。
【図３】ATMセルのフォーマットを示す図である。
【図４】ＡＴＭ通信コネクションの形態を示す図である。
【図５】ＡＴＭセルの種別を示す図ある。
【図６】本発明の実施形態に係る回線Interfaceの構成を示す図である。
【図７】本発明の実施形態に係るＡＴＭプロトコル処理装置の処理を示すフロー図である。
【図８】本発明の実施形態に係るＡＴＭプロトコル処理装置においてプログラムを選択するための構成を示した図である。
【図９】本発明の実施形態に係るＡＴＭ回線インタフェースが処理対象とするイベントの種別を示す図ある。
【図１０】本発明の実施形態に係るＡＴＭプロトコル処理装置がサポートする機能の一例を示す図である。
【図１１】本発明の実施形態においてFPGAが行うプロトコル処理例を示す図である。
【図１２】従来技術を適用した場合にFPGAが行うプロトコル処理例を示す図である。
【図１３】本発明の実施形態においてFPGA Program SRAMが一つの場合の処理スケジューリングの一例を示す図である。
【図１４】本発明の実施形態においてFPGA Program SRAMを２つ備えた場合のFPGAの構成を示すブロック図である。
【図１５】本発明の実施形態においてFPGA Program SRAMを２つ備えた場合の処理スケジューリングの一例を示す図である。
【符号の説明】
１・・・イベント受付部、２・・・Ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ制御部、３・・・ＦＰＧＡ、９・・・Configuration Data、１０・・・ＡＴＭプロトコル処理部、１５・・・ＦＰＧＡＰｒｏｇｒａｍＭｅｍｏｒｙ、４０・・・回線ｉｎｔｅｒｆａｃｅ、４１Ｒ・・・受信物理レイヤ処理部、４１Ｔ・・・送信物理レイヤ処理部、４２・・・上位システム、４６・・・上位バス、１００・・・ＡＴＭ交換機、１０２・・・制御部、１１０・・・端末、１２０・・・ＡＴＭ回線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a technology for processing a communication protocol in a communication device constituting a network to which a technology such as Internet, LAN, ATM or the like is applied.
[0002]
[Prior art]
The recent increase in capacity and diversification of communications is supported by high-speed, multimedia-compatible backbone networks. One of such promising backbone networks is an ATM (Asynchronous Transfer Mode) communication network. Heretofore, in order to realize high-speed ATM communication, a logic circuit that performs low-level protocol processing such as a physical layer and a data link layer in a communication apparatus has been generally realized by an ASIC (Application Specific Integrated Circuit). It was.
[0003]
However, the specification of the communication protocol is not limited to ATM and is often changed. For example, the international standard of the protocol specification may be changed according to changes in the communication environment, or the protocol specification may be changed to add an operation / management procedure specific to the network to which it is applied. In a configuration in which protocol processing is performed by a logic circuit using a conventional ASIC, when the protocol specification is changed, the ASIC is manufactured by changing the mask pattern of the manufacturing process. Needs to be replaced with a new ASIC with a different physical connection. This is because the physical connection between the logic elements in the ASIC that determines the operation of the ASIC is fixed at the stage of the manufacturing process, and thus the operation cannot be changed.
[0004]
For this reason, the technology using the ASIC cannot flexibly cope with the change of the protocol specification, and it takes a long development time and cost to cope with the change of the protocol specification.
[0005]
On the other hand, by configuring a logic circuit that performs protocol processing using a programmable logic device such as an FPGA (Field Programmable Gate Array), it becomes possible to flexibly cope with changes in protocol specifications.
[0006]
The connection between the logic elements of the programmable logic device is realized by placing a description of the connection between the logic elements (referred to as configuration data) on the internal memory for connection information. Therefore, by rewriting the description of the connection between the logic elements on the internal memory, the connection between the logic elements can be changed and the programmable logic device can perform different operations. For this reason, according to the technique using the programmable logic device, it becomes possible to cope with the change of the protocol specification by rewriting the internal memory.
[0007]
Here, as a technique for using such a programmable logic device for protocol processing, for example, the following two techniques are known.
[0008]
The first technology is the ATM described in Fujii et al. “Programmable high-speed communication network HUB device using FPGA” (Technical Report of IEICE Technical Report Exchange System, SSE95-91, pp127-132, September 1995) The present invention relates to an ATM interface device used for interconnection between a network and a memory bus network.
[0009]
In this device, Configuration Data for performing protocol processing of the ATM protocol and the bus transmission protocol is stored on the external storage device, and this entire Configuration Data is read into the internal memory of the FPGA when the device is started up and is operating. Is held in internal memory.
[0010]
With this technology, it becomes possible to cope with changes in protocol specifications by changing Configuration Data on an external storage device.
[0011]
The second technique relates to an ATM terminal adapter described in US Pat. No. 5,414,707 “Broadband ISDN Processing Method And System” that can support a plurality of communication services.
[0012]
In this technique, Configuration Data for performing protocol processing is stored on an external storage device for each communication service. On the other hand, the adapter determines the communication service and communication protocol from the input communication data, and loads the corresponding configuration data from the external storage device to the internal memory.
[0013]
With this technology, it is intended to support a plurality of communication protocols without loading all of Configuration Data for realizing protocol processing of a plurality of communication protocols into an internal memory.
[0014]
[Problems to be solved by the invention]
According to the technique using the conventional programmable logic device for protocol processing, Configuration Data for performing the entire protocol processing is loaded into the internal memory, and a logic circuit is formed in the programmable logic device according to this.
[0015]
On the other hand, a programmable logic device has a complicated structure of individual logic elements, has a low degree of freedom in wiring between logic elements, and is less integrated than an ASIC. For this reason, if the scale of the protocol processing increases and the logical circuit scale realized by the connection between the logical elements according to the configuration data for performing this increases, the size of the programmable logical device is larger than that of the ASIC. Becomes larger. In addition, due to the low degree of freedom of wiring between logic elements, when the logic circuit scale realized by the connection between logic elements in accordance with Configuration Data for performing protocol processing increases, the logic for processing individual events The path circuit portion cannot be formed in an optimum configuration for the processing, and the processing speed decreases. The process for an event is a process (cell reception process, timeout process) performed for an event related to a communication protocol (ATM cell reception, timeout, etc.). The protocol process basically includes a plurality of processes. It is a collection of processes for events.
[0016]
Therefore, according to the conventional technique, when the protocol processing scale is large, the processing speed is lowered and the logical device size is increased.
[0017]
Therefore, it is an object of the present invention to realize protocol processing using a programmable logic device while suppressing a decrease in processing speed and an increase in logical device size even when the scale of the protocol processing is large. .
[0018]
[Means for Solving the Problems]
In order to achieve the above object, the present invention performs communication protocol processing using a programmable logic device that forms a logic circuit according to set configuration data, for example, in a communication protocol processing apparatus that performs communication protocol processing. A method,
For each part of the communication protocol processing performed independently of each other, prepare configuration data for forming a logic circuit for performing the communication protocol processing part on the programmable logic device.
At the time when the communication protocol processing is to be executed, the portion of the communication protocol processing to be executed at the time is dynamically determined, the configuration data corresponding to the determined communication protocol processing portion is selected, and the programmable Provided is a communication protocol processing method characterized by being set in a logical device.
[0019]
According to such a communication protocol processing method, the configuration data that forms the logic circuit that realizes all the communication protocol processing is not set in the programmable logic device, but the portion of the communication protocol processing that needs to be performed at that time Only the configuration data that forms the logic circuit that performs is set in the programmable logic device. As a result, the logic amount of the logic circuit formed on the programmable logic device at a time can be reduced. In other words, a logic circuit that performs processing unrelated to processing performed at that time is not formed on a programmable logic device.
[0020]
Therefore, according to such a method, the amount of hardware of the programmable logic device required for realizing the protocol processing can be reduced, and more functions can be realized using the programmable logic device. is there. Furthermore, since the logic circuit formed on the programmable logic device does not increase in scale, processing delay due to wiring delay or the like can be reduced.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described taking application to an ATM network as an example. In the present embodiment, an example in which an FPGA is used as a logic device that can program connections between logic elements is taken.
[0022]
FIG. 1 shows the overall configuration of the ATM communication network.
[0023]
In the figure, communication between terminals (110, 110-1, 110-2, 110-3) is performed by an ATM switch (100, 100-1, 100-2) and a relay ATM network 130 connecting them to each other. Run through. The ATM exchange (100) is connected to the terminals (110, 110-1) via lines (120A, 120F) that provide various communication services such as Cell Relay and Frame Relay. .
[0024]
The ATM switch (100) includes a line interface (40A, 40F, 40T, 40S) that accommodates various lines, an ATMS switch (101) that executes exchange for communication data, and a control unit (102 that controls the operation of the entire ATM switch. ).
[0025]
In the ATM exchange (100), communication data from the terminal is accommodated on the internal line 120L by the line interface (40A, 40F). The connection between the internal lines is realized by the switching function of ATM Switch (101). The communication data is exchanged by the destination terminal to the line interface (40A, 40F) connected to the terminal or the line interface (40T) connected to the relay ATM network (130). Further, when the communication data is a signal described later, it is exchanged for the signal line (120) and terminated at the signal line interface (40S).
[0026]
Further, the control unit (102) is connected to the line interface (40A, 40F, 40T, 40S) and the ATM Switch (101) by the system bus (103). The control unit (102) controls the switching operation of the ATM Switch (101) and the line accommodation operation of the line interface (40A, 40F, 40T) based on the signal terminated at the line interface (40S).
[0027]
On the other hand, in the terminal (110), the line interface (40A ′) transfers communication data between the processor (111) and the Cell Relay line (120A).
[0028]
Next, FIG. 2 shows a communication data flow and a protocol stack in the terminal (110) and the ATM switch (100).
[0029]
Protocol layers include a physical layer (210), an ATM layer (220), an AAL (ATM Adaptation Layer) (230), and an upper layer (240).
[0030]
The physical layer (210), ATM layer (220), and AAL (230) are layers processed by the function (200) of the line interface. The upper layer (240) is a layer processed by the function of the processor (111) in the terminal or the control unit (102) in the ATM switch.
[0031]
In the ATM layer (220), communication is realized by a 53-byte packet called an ATM cell. The physical layer (210) provides a bit transmission function on a physical medium (such as an optical fiber) and a function of mapping ATM cells to physical layer transmission. AAL (230) supports mapping between ATM layers and higher layers.
[0032]
Next, the flow of communication data includes User flow (301), signal flow (302), and OAM flow (303).
User flow (301) is a communication flow of user information between terminals.
[0033]
When the terminal 110 transmits, the user information from the User upper layer (241-1) is decomposed into fixed-length cells by the AAL (230-1). This fixed-length cell is converted into an ATM cell by the ATM layer (220-1), and bit-transferred by the physical layer 210-1. In the ATM exchange 100, the ATM layer (220-2) processing is executed for the user flow (301).
[0034]
Conversely, when the terminal (110) receives the user flow (301), the physical layer (210-1) reconstructs the ATM cell from the transferred bit stream, and the ATM layer (220-1) Perform ATM processing on the cell. The AAL (230-1) assembles user information from the received ATM cell and passes it to the upper layer for User (241-1).
[0035]
Next, the signal flow (302) is a flow for transferring signal information (communication path, communication quality, etc.) for controlling the data flow between the terminal (110), the ATM switch (100), and the ATM switch.
[0036]
The signal information is terminated by signal processing upper layers (242-1, 242-2). The transmission / reception process of the signal flow (302) in the terminal (110) is the same as in the case of the user flow. In the ATM switch (100), the signal flow (302) is terminated in the same manner as the terminal (110).
[0037]
Next, OAM (Operations And Maintenance) flow (303) is a flow for transferring management information for managing communication between communication devices.
[0038]
The management information includes failure notification, communication quality monitoring information, and the like. The management information is terminated by the upper management layer (243-1, 243-2). The management information has a size that can be accommodated in one ATM cell, and does not require an AAL (230), and the ATM layer (220) and the upper layer (240) directly transfer communication data.
[0039]
As shown in the ATM switch (100), the OAM flow (303) is not terminated at all communication devices, but is terminated only at a preset communication device. In a communication apparatus that is not so, the transfer is performed first only by executing the processing of the ATM layer (220-2).
[0040]
Next, FIG. 3 shows a format of communication data.
[0041]
Hereinafter, a data flow from the upper layer (240) to the ATM layer (220) will be described.
[0042]
First, User flow (301) or signal flow (302) will be described.
[0043]
In User flow (301) or signal flow (302), User information or signal information (245) generated in an upper layer is passed to AAL (230). The AAL configures the AAL-PDU (231) by adding the received information (245) to the AAL Payload (232) and adding control information such as a bit error detection code to the AAL Trailer (233). Then, 231 is decomposed every 48 bytes and passed to the ATM layer (220). The ATM layer configures the ATM cell (30) by adding 48-byte data header (32) to the 48-byte data from the AAL layer and adding a 5-byte cell header (32) thereto.
[0044]
The cell header (32) includes a VPI (Virtual Path Identifier) 33, a VCI (Virtual Channel Identifier) 34, a PTI (Payload Type Identification) 35, and the like. VPI (33) and VCI (34) are label addresses for identifying communication flows. With VPI (33) and VCI (34), communication can be label-multiplexed at two levels. The unit of communication is called a connection, and switching and traffic control are executed on a connection basis. A communication flow of ATM cells having the same VPI (33) forms a VP connection, and an ATM cell flow having the same VPI (33) and VCI (34) forms a VC connection. Three bits of PTI (35) are used for identifying the cell type on the VC connection.
[0045]
FIG. 4 shows multiplexing by VPI and VCI in ATM communication between the terminal 1 (110-1) and the terminal 2 (110-2). (310) and (310-1) are multiplexed as VP connections on the ATM line 120 between the terminal 1 (110-1) and the terminal 2 (110-2), and a VC connection on (310). (320) and (320-1) are multiplexed.
[0046]
The ATM cell flow on the VP connection (310) includes VP-End-to-End flow (311) between the end points (110-1, 110-2) and a part of the connection (for example, 100-1 and 100-). VP-Segment flow (312). Similarly, the cell flow on the VC connection (320) includes a VC-End-to-End flow (321) and a VC-Segment flow (322).
[0047]
Next, the data format of the OAM flow (303) in FIG. 3 will be described.
[0048]
In OAM flow (303), management information (246) is transferred by OAM Cell (30 ′). The header (32 ′) of the OAM Cell has the same configuration as the case of the user flow (301) and the signal flow (302) (32). Payload (31 ′) of OAM Cell includes OAM type (36), OAM function (37), OAM function specific information (38), and the like. Management information (246) from the upper layer (240) is transferred as part of the OAM function specific information 38. 36 and 37 are used to identify the function of the OAM Cell (30 ′).
[0049]
FIG. 5 shows ATM cell identification by VCI (34), PTI (35), OAM type (36), and OAM function (37). The ATM cells are classified into cells (30-1 to 30-8) on the VP connection identified by the VCI value and cells (30-9 to 30-16) on the VC connection identified by the PTI value. .
[0050]
Cells with VCI values 1, 2, and 5 are signal cells (30-1). The signal cell (30-1) is used for transferring the above-described signal information and controlling connection setting / release (5-11).
Cells with a VCI value of 3 are VP-Segment OAM cells (30-2, 30-3), and cells with a VCI value of 4 are VP-End-to-End OAM cells (30-4 to 30-7). is there. The OAM cell is identified by an OAM type (36) and an OAM function (37). If OAM type (36) is 0001 and (OAM function 37) is 0000, it is an AIS (Alarm Indication Signal) cell (30-4), and if OAM type (36) is 0001 and OAM function (37) is 0001, RDI ( Remote Defect Indication) cell (30-5). The AIS cell (30-4) and the RDI cell (30-5) are used to communicate a communication device failure, thereby supporting the VP failure management function (5-14).
[0051]
Next, OAM cells with OAM type (36) of 0001 and OAM function (37) of 1000 are LB (LoopBack) cells (30-2, 30-6). The LB is returned at the end point of the VP connection or the end point of the VP-Segment. Therefore, the normality of the corresponding communication path can be confirmed by monitoring the transmission / reception of the LB. This function is called the LoopBack test (5-12, 5-15). An OAM cell whose OAM type (36) is 0010 is a VP-MC (Monitoring Cell) (30-7). By periodically transmitting VP-MC (30-7), the communication quality (flow rate, discard amount, bit error rate, etc.) of the User cell transferred over the VP connection is monitored. This function is called VP performance monitoring (5-13, 5-16).
[0052]
Next, a cell having a VCI value of 6 is a VP-RM (Resource Management) cell (30-8). The receiving terminal or the congestion state of the network is notified to the transmitting terminal by the VP-RM cell (30-8). The VP-RM cell (30-8) is used to control the bandwidth of the VP connection according to the congestion state. This dynamic bandwidth control is called ABR (Available Bit Rate) control (5-17).
[0053]
A cell having a VCI value of 31 or more is a cell (30-9 to 30-16) on the VC connection, and the function is identified by the PTI value. The cell in which the first bit of PTI (35) is 0 is the User cell (30-9). The User cell (30-9) is used to transfer user information between terminals (information transfer function 5-18). Cells with a PTI value of 100 are VC-Segment OAM cells (30-10, 30-11), and cells with a PTI value of 101 are VC-End-to-End OAM cells (30-12 to 30-15). is there. The identification of the OAM cell by the OAM type (36) and the OAM function (37) is the same as the case of the OAM cell (30-2 to 30-7) on the VP connection. However, the management target is a VC connection. A cell having a PTI value of 110 is a VC-RM cell (30-16), and is used for ABR control (5-24) for a VC connection.
[0054]
Details of the line interface (FIG. 1, 40A ′, 40A, 40F, 40T, 40S) applied to such an ATM network will be described below.
[0055]
FIG. 6 shows the configuration of the line interface (40A ′, 40A, 40F, 40T, 40S).
[0056]
As shown in the figure, the line interface (40) includes a host system (42), a reception physical layer processing unit (41R), a transmission physical layer processing unit (41T), an ATM protocol processing unit (10), and an FPGA (3 described later). FPGA Program Memory (15) that stores Configuration Data for).
[0057]
The host system (42) is connected to the reception physical layer processing unit (41R), the transmission physical layer processing unit (41T), and the ATM protocol processing unit (10) via the host bus (46). To control.
[0058]
The host system (42) is connected to the system bus (103) via the bus bridge (48) and has an interface function with the control unit (102 in FIG. 1).
[0059]
Here, the host system (42) includes a host processor (43), a host memory (44) that is a work area of the host processor 43, and a processor program memory (45) that stores a program for the host processor (43). Composed.
[0060]
The reception physical layer processing unit (41R) performs reception processing of the physical layer (210 in FIG. 2) on the communication data received from the reception line (120R). The transmission physical layer unit (41T) performs a physical layer transmission process on the transmission cell from the ATM protocol processing unit (10), and sends it to the transmission line (120T).
[0061]
The ATM protocol processing unit (10) executes processing of the ATM layer (220 in FIG. 3) and AAL (230 in FIG. 3).
[0062]
The ATM protocol processing unit (10) includes an event reception unit (1), a reconfiguration control unit (2), and an FPGA (3).
[0063]
The actual layer processing is executed by using the FPGA WorkMemory (14) as a work area by the logic element in the FPGA (3). As the logic elements in the FPGA (3), the fixed logic element (3B) in which the connection between the elements is fixed, and the connection between the elements is based on Configuration Data (9-xy) on the Program SRAM (3S). A programmable logic element (3L) to be determined is provided.
[0064]
Configuration Data for determining the inter-element connection of the programmable logic element (3L) is loaded from the FPGA Program Memory (15) to the FPGA Program Memory (15) via the program bus (47). On the FPGA Program Memory (15), for each occurrence event (7) and type of connection to be processed (8), processing to be performed for the occurrence event (7) and type of connection to be processed (8) is realized. Configuration Data (9) describing inter-element connections of programmable logic elements (3L) is stored. In the fixed logic element (3B), a common process is executed for all events (7) / connection type (8).
[0065]
Next, the event reception unit (1) monitors the occurrence of an event on the ATM layer and AAL processing, and notifies the event information to the Reconfiguration control unit (2) and the FPGA (3) through the internal control bus (11). . The event reception unit (1) includes a system interface (1S) that receives events from the host system (42), the reception physical layer processing unit (41R), and the transmission physical layer processing unit (41T), an ATM layer and an AAL protocol timer. And a reception cell FIFO (1R) that receives a reception cell from the reception physical layer processing unit 41R.
[0066]
Next, the Reconfiguration controller (2) loads Configuration Data to the Program SRAM (3S) of the FPGA every time an event occurs. The Reconfiguration control unit (2) includes an event analysis circuit (2E) that analyzes an event from the event reception unit (1), and Configuration Data (9-x) from the FPGA Program Memory (15) to the FPGA Program SRAM (3S). -Y) It is comprised from Program loader (2P) which performs load.
[0067]
In such a configuration, the FPGA (3) executes the ATM layer and AAL layer processing after the configuration data has been downloaded to the Program SRAM (3S) of the FPGA.
[0068]
As previously shown in FIG. 2, the FPGA (3) performs only ATM layer processing (User flow (301) in the ATM switch (100)), and performs up to AAL (signal flow (302 in 100)). )). In the former case, the FPGA (3) performs ATM layer processing on the cell from the reception cell FIFO (1R), and transfers the transmission cell to the transmission physical layer processing unit (41T). In the latter case, the FPGA (3) accesses the upper memory (44) via the system interface (1S) and executes the AAL process. That is, in this case, the FPGA (3) disassembles the upper layer information (245 and 246 in FIG. 3) on the upper memory (44) into ATM cells and transmits them, and assembles the upper layer information from the received ATM cells. Store in the upper memory (44).
[0069]
Details of the processing performed by the ATM protocol processing unit (10) will be described below.
[0070]
FIG. 7 shows a flow of processing performed by the ATM protocol processing unit (10).
[0071]
As shown in the figure, the ATM protocol processing unit (10) performs event reception (60) by the event reception unit (1), FPGA program selection (70) by the reconfiguration control unit (2), and Program Load (80). And there is Program execution (90) by FPGA (3).
[0072]
The event reception process (60) includes a process (6R) executed in the reception cell FIFO (1R in FIG. 6), a process (6T) executed in the timer circuit (1T in FIG. 6), and a System Interface (in FIG. 6). 1S) and the process (6S) executed.
[0073]
In the process (6R) executed in the reception cell FIFO (1R), if there is a reception cell in the FIFO, a cell reception signal is generated (6R-2). In the process (6T) executed by the timer circuit (1T), if a timeout exists, a timeout signal is generated (6T-2). In the process (6S) executed in the system interface (1S), a command signal is generated when a command from the upper level exists (6S-2).
[0074]
Next, in the FPGA program selection process (70), the event analysis circuit (2E in FIG. 6) receives the signal from 60 and analyzes the generated event. When a cell reception signal is received (72-R), a reception cell in 1R is identified (73-R), and when a timeout signal is received (72-T), a timer that has timed out is identified (73-T). When the command signal is received (72-S), the type of the command is identified (73-S).
[0075]
Then, after analyzing the event, the type of connection to be processed is identified (74). Thereafter, Configuration Data corresponding to the generated event and the connection to be processed is selected from the FPGA Program Memory (15 in FIG. 6) (75), and a Program load signal is generated (76). Here, each Configuration Data on the FPGA Program Memory (15 in FIG. 6) is a process for which event for which connection type as “User Cell reception process on normal connection” (9-44-11). This is information that describes the inter-element connection that realizes the processing described for each unit.
[0076]
Next, in the Program Load process (80), the Program loader (2P in FIG. 6) receives the Program load signal in the process 81, and the Configuration Data selected in the process (75) is transferred from the FPGA Program Memory (15 in FIG. 6) to the Program. The data is loaded into the SRAM (3S in FIG. 6) (84). Here, the loadable number (83, 85) is a variable for eliminating an access conflict between the Program loader (2P) and the FPGA (3) for the Program SRAM (3S). The loadable number is initialized with the number of Program SRAMs (3S) (1 in the case of FIG. 6). If the loadable number is zero, there is no 3S that can be accessed by the program loader (2P), so the program load signal is issued again (87), thereby suspending the processing for this signal. If the loadable number is positive, the program is loaded (84), the loadable number is decremented (85), and a load completion signal is generated (86).
[0077]
In the Program execution process (90), the FPGA (3 in FIG. 6) receives the load completion signal in the process 91 (92), and executes the ATM process in the logic circuit realized by the inter-element connection formed according to the loaded configuration data. (93) If completed, the loadable number is incremented (94).
[0078]
Here, the ATM process (9) executed in response to the single configuration data load executed in the process 93 is like “User Cell reception process on normal connection” (9-44-11). In addition, the processing is a unit of processing of which event for which connection type. That is, in this embodiment, every time an event occurs, Configuration Data (9-xy) corresponding to the event and the connection is loaded from the FPGA Program Memory (15) to the Program SRAM (3S), and the generated event and the processing target connection are loaded. Protocol processing corresponding to the above is executed by the FPGA (3).
[0079]
Details of the FPGA program selection processing (70) in FIG. 7 will be described below.
[0080]
FIG. 8 shows details of the configuration of the ATM protocol processing unit (10) for performing the FPGA program selection processing (70).
[0081]
In the figure, the process until the event analysis circuit (2E) obtains the Configuration Data address / size (55) corresponding to the event based on the information from the event reception unit (1) and outputs it to the Program loader (2P). The part of the ATM protocol processing unit (10) related to the is shown.
[0082]
In the figure, in the event reception unit (1), event information is stored in the system interface (1S), the timer circuit (1T), and the reception cell FIFO (1R). An event received by the System Interface (1S) (referred to as an upper / lower event) is recorded as command information in the command register (50S). An event (referred to as a timer event) that has occurred in the timer circuit (1T) is stored in the timeout register (50T) as timer information. In the reception cell FIFO (1R), the reception cell (50R) is stored as a cell reception event.
[0083]
Here, FIG. 9 shows a list of events.
[0084]
The event ID (53) is a number for uniquely identifying the event, and this figure shows an example of the event ID.
[0085]
As shown in the figure, as the upper event (7-10), there is an instruction from the upper processor (43 in FIG. 6) such as an LB (LoopBack) test start (7-11). As the lower event (7-20), there is a state change event in the physical layer processing unit (41R, 41T in FIG. 6) such as VC failure occurrence (7-21). In addition, the timer event (7-30) includes a cell transmission event at a certain time such as an alarm transmission time (7-32) and a state based on a reception state monitoring at a certain time such as an alarm release time (7-33). There is a change event. As the cell reception event (7-40), there are events corresponding to the cell types shown in FIG. 5, such as signal cell reception (7-43), user cell reception (7-44), and the like.
[0086]
The event analysis circuit (2E) in FIG. 8 first obtains the event ID (53) and the connection type (54) from the event information in the event reception unit (1). The event ID (53) is derived by the event ID identification unit (21). The event ID of the upper / lower event is obtained based on the command ID (51S) from the command register (50S) (21S), and the event ID of the timer event is derived based on the timer ID from the timeout register (50T). (21T). The event ID of the cell reception event is derived from the received cell (50R) field, VCI (34), PTI (35), OAM type (36), and OAMfunc (37) as input (51R) (21R).
[0087]
When the event ID is derived in this way, the event analysis circuit (2E) next identifies the connection type to be processed.
[0088]
FIG. 10 shows an example of the connection type.
[0089]
Connections are classified into several types (54) depending on the functions supported on them. In this example, supported functions are UPC (Usage Parameter Control) (5-1) for executing traffic policing, VC failure management (5-2) for notifying a device failure, and VC performance monitoring (for monitoring communication quality). 5-3) Loopback test (5-4) for confirming the normality of the communication path, billing (5-5) for measuring the traffic, ABR control (5-6) for feedback control of communication congestion, between cells In this example, buffer control (5-7) for controlling the transmission order and header conversion (5-8) for rewriting the ATM cell header (32 in FIG. 4) are shown. Buffer control (5-7) and header conversion (5-8) are common functions (5-10) that are commonly supported regardless of the type of connection. Reference numerals 5-1 to 5-6 denote additional functions (5-0) determined to be supported / not supported by the connection type (54).
[0090]
Connections are classified into those that transfer User cells (8-10, 8-20) and test connections that do not transfer (8-30). The former is divided into a normal connection (8-10) that does not perform ABR control (5-6) and an ABR connection (8-20) that is performed. Further, the normal connection (8-10) and the ABR connection (8-20) are subdivided according to the support states of the VC failure management (5-2) and the VC performance monitoring (5-3). For example, VC failure management (5-2) and VC performance monitoring (5-3) are not supported for type 11 connections (8-11), and VC failure management (5-2) on type 12 (8-12). Only supported). In communication on the public network, the billing (5-5) needs to be supported by the normal connection (8-10) and the ABR connection (8-20) regardless of the connection type.
[0091]
Now, the connection type identification unit (22) in FIG. 8 derives the connection type (54) of the processing target connection by using the VPI and VCI (52) from the event reception unit (1) as inputs. The connection type identification unit (22) obtains 54 by referring to the VPI / VCI and connection type correspondence table on the connection information Memory (24). The Program selection unit (23) receives the event ID (53) and the connection type (54) as inputs, and outputs the address / size (55) of Configuration Data corresponding to the event and connection type. The program selection unit (23) derives 55 by referring to the correspondence table between the event ID / connection type and the configuration data address / size on the program information memory (25). The correspondence table on the connection information Memory (24) and the Program information Memory (25) is set by the host processor (43 in FIG. 6) when the line interface (40 in FIG. 6) is started up.
[0092]
Next, an example of processing executed by the FPGA (3 in FIG. 6) in which connections between elements are formed by Configuration Data (9-xy) selected in this way and loaded into the Program SRAM (3S) Is shown in FIG.
[0093]
Buffer control (5-7) and header conversion (5-8) are common functions (5-10 in FIG. 10). Processing for realizing them, priority control (4-7-1) and header conversion ( 4-8-1) is implemented in advance on the fixed logic element (3B). The UPC (5-1) to ABR control (5-6) are additional functions (5-0 in FIG. 10), and processing for realizing them is executed by the programmable logic element (3L). That is, the configuration data (x, y) (9-x) describes the connection between elements that realize processing for UPC (5-1) to ABR control (5-6) for each event / connection type. -Y).
[0094]
In the configuration of FIG. 6, Program (x, y) (9-xy) on Program SRAM (3S) is updated every time an event occurs. Therefore, global variables used globally between the programs 9-xy are FPGA.
It is necessary to arrange on the work memory (14).
[0095]
FIG. 11 illustrates a process corresponding to four Configuration Data.
[0096]
Configuration Data (9-44-11) is User cell reception (event 44) processing in connection type 11. According to FIG. 10, UPC (5-1) and billing (5-5) are supported as additional functions (5-0) on the type 11 connection (8-11 in FIG. 10). Therefore, in 9-44-11, only UPC policing (4-1-1) and billing count (4-5-1) are executed.
[0097]
Configuration Data (9-44-25) is a User cell reception process (event 44) as described above, but is a process for connection type 25. On the type 25 connection, UPC (5-1), VC failure management (5-2), VC performance monitoring (5-3), billing (5-5), and ABR control (5-6) are supported. ing. Therefore, in Configuration Data (9-44-25), policing (4-1-2) by UPC (5-1), VC recovery monitoring (4-2-2) for VC failure management (5-2), Quality monitoring (4-3-2) for MC performance monitoring (5-3) / MC transmission control (4-3′-2), counting for charging (5-5) (4-5-2) And congestion monitoring (4-6-2) / congestion setting (4-6′-2) for ABR control (5-6) is executed.
[0098]
Configuration Data (9-47-25) is processing for the connection 25 as described above, but the event is MC (VC-SG) reception. Therefore, only MC (VC-SG) reception processing (4-3-3) for VC performance monitoring (5-3) is executed in Configuration Data (9-47-25).
[0099]
As described above, in the present embodiment, the processing executed by the FPGA (3) differs depending on the type of the generated event and the processing target connection.
[0100]
That is, the FPGA does not implement Configuration Data (9 ′) that realizes processing for all events / functions as in the technology using the conventional programmable logic device shown in FIG. (3 in FIG. 1) Above, only Configuration Data necessary for the processing of the generated event is implemented only until the processing is completed.
[0101]
For example, in FIG. 11, when a User cell is received on a type 11 connection, Configuration Data (9-44-11) is loaded into the FPGA, and policing (4-1-1) and counting (4-5) are performed. Only 1) is implemented. Other processes, VC recovery monitoring (4-2-2), quality monitoring (4-3-2), etc. are not implemented on the FPGA.
[0102]
In other words, in the present embodiment, by performing dynamic configuration data loading (called Dynamic Reconfiguration) according to an event generated by the FPGA (3) program, the logic amount to be implemented in the FPGA (3) at a time is reduced. You can do it less. In other words, a logic portion corresponding to processing unrelated to the event to be processed at that time is not formed on the FPGA (3).
[0103]
Therefore, with such Dynamic Reconfiguration, the amount of hardware of FPGA (3) required to realize protocol processing can be reduced, and more functions can be realized using FPGA (3). It is. Furthermore, since the logic circuit formed on the FPGA (3) does not increase in scale, processing delay due to wiring delay or the like can be reduced.
[0104]
The embodiment of the present invention has been described above.
[0105]
By the way, in the above embodiment, the case where only one Program SRAM (3S) for loading the Configuration Data of the FPGA (3) is provided (when the initial value of the loadable number in FIG. 7 is 1) is shown.
[0106]
However, when there is only one Program SRAM (3S), when accessing the Program SRAM (3S), the process cannot be performed at high speed due to the competition that occurs between the Program loader (2P) and the programmable logic element (3L). There is.
[0107]
For example, as shown in FIG. 13, the Program Load (80-2) of the event 2 (7-2) cannot be started until the Program execution (90-1) for the event 1 (7-1) is completed. As a result, the processing throughput may be deteriorated, and thus the communication throughput may be adversely affected.
[0108]
Therefore, as shown in FIG. 14, the Program SRAM is divided into two planes (3S-1, 3S-2) (the initial value of the loadable number in FIG. 7 is set to 2).
It is preferable to parallelize Load and Program execution.
[0109]
In FIG. 14, selector 1 (3X-1) detects a transfer end signal on program bus (47) and switches Program SRAM connected to program bus (47). The selector 2 (3S-2) detects the execution end signal (56) from the programmable logic element (3L) of the FPGA 3, and switches the Program SRAM connected to the programmable logic element (3L). With this configuration, it is possible to load the next configuration data to the program SRAM (3S-2) during program execution (90) according to the configuration data on the program SRAM (3S-1).
[0110]
That is, for example, as shown in FIG. 14, if the time required for Program Load (80) is less than the time required for Program execution (90), Program Load (80-2 ′) of event 2 ′ is Program of event 1 ′. Completed during execution (90-1 '). Therefore, the processing overhead for Program Load (80) does not affect the processing throughput. In the case of a communication throughput of 155 Mbit / s, the processing time per ATM cell is about 2.7 μs.
[0111]
In the above embodiment, application to an ATM network has been described as an example. However, in the present embodiment, a line interface of a communication apparatus that processes other packet transfer protocols such as IP (Internet Protocol) and IP OVER ATM is described. It can be similarly applied to. In this case, the protocol processing of IP or IP OVER ATM is performed by FPGA (3), and the program corresponding to the occurrence event determined according to IP or IP OVER ATM is dynamically loaded into FPGA (3). To.
[0112]
In the above embodiment, selection of Configuration Data to be loaded is performed based on information (event ID, connection type) obtained from an occurrence event. The internal information of the ATM protocol processor may also be used.
[0113]
【The invention's effect】
As described above, according to the present invention, protocol processing using a programmable logic device can be realized with reduced processing speed and increased logical device size even when the overall protocol processing size is large. be able to.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an ATM network.
FIG. 2 is a diagram showing a protocol stack in an ATM network.
FIG. 3 is a diagram showing a format of an ATM cell.
FIG. 4 is a diagram showing a form of an ATM communication connection.
FIG. 5 is a diagram showing types of ATM cells.
FIG. 6 is a diagram showing a configuration of a line interface according to the embodiment of the present invention.
FIG. 7 is a flowchart showing processing of the ATM protocol processing apparatus according to the embodiment of the present invention.
FIG. 8 is a diagram showing a configuration for selecting a program in the ATM protocol processing apparatus according to the embodiment of the present invention;
FIG. 9 is a diagram showing event types to be processed by the ATM line interface according to the embodiment of the present invention.
FIG. 10 is a diagram illustrating an example of functions supported by the ATM protocol processing apparatus according to the embodiment of the present invention.
FIG. 11 is a diagram illustrating an example of protocol processing performed by the FPGA in the embodiment of the present invention.
FIG. 12 is a diagram illustrating an example of protocol processing performed by the FPGA when a conventional technique is applied.
FIG. 13 is a diagram showing an example of processing scheduling when there is one FPGA Program SRAM in the embodiment of the present invention.
FIG. 14 is a block diagram showing a configuration of an FPGA when two FPGA Program SRAMs are provided in the embodiment of the present invention.
FIG. 15 is a diagram showing an example of processing scheduling when two FPGA Program SRAMs are provided in the embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Event reception part, 2 ... Reconfiguration control part, 3 ... FPGA, 9 ... Configuration Data, 10 ... ATM protocol processing part, 15 ... FPGA Program Memory, 40 ... Line interface, 41R ... reception physical layer processing unit, 41T ... transmission physical layer processing unit, 42 ... host system, 46 ... host bus, 100 ... ATM switch, 102 ... control unit 110 ... Terminal 120 ... ATM line

Claims

A communication protocol processing device for processing a communication protocol,
Programmable logic device comprising a plurality of configuration data storage devices, sequentially using one configuration data storage device as the current configuration, reading configuration data written to the current configuration data storage device, and forming a logic circuit according to the read configuration data When,
A secondary storage device storing configuration data for forming a logic circuit for performing a communication protocol processing part on the programmable logic device for each communication protocol processing part performed independently of each other;
At each time point at which communication protocol processing is to be executed, configuration data corresponding to a part of the communication protocol processing to be executed at that time point is selected, the selected configuration data is read from the secondary storage device, and the plurality of configurations A communication protocol processing device comprising: means for writing to a configuration data storage device which is next used by a programmable logic device among data storage devices.

The communication protocol processing device according to claim 1 ,
At each time point at which communication protocol processing is to be executed, a determination means for determining a portion of communication protocol processing to be executed at that time point,
The writing unit selects configuration data corresponding to the processing portion of the communication protocol determined by the determination unit, reads the selected configuration data from the secondary storage device, and selects the next of the plurality of configuration data storage devices. A communication protocol processing device, wherein the programmable logic device writes to a configuration data storage device currently used.

The communication protocol processing device according to claim 2, wherein the communication data is received via a connection.
A control means for issuing an instruction to start a process for managing or controlling the transmission line;
The determination means determines the processing part of the communication protocol by determining the type of received communication data, the type of instruction for starting the process for managing or controlling the transmission path issued by the control means, and receiving The communication protocol processing device is characterized in that it is performed based on at least one of a type of connection for transmitting the communication data and a state of the communication protocol processing device.

The communication protocol processing device according to claim 2, wherein an ATM (Asynchronous Transfer Mode) cell is received, communication protocol processing according to ATM is performed, and an ATM cell is transmitted.
A control means for issuing an instruction to start a process for managing or controlling the transmission line;
The determination means is a process for managing or controlling the received ATM cell destination information, the received ATM cell type information, and the transmission path issued by the control means for determining the processing part of the communication protocol. A communication protocol processing device, which is performed based on at least one of a type of start instruction and a state of the communication protocol processing device.

An ATM (Asynchronous Transfer Mode) exchange comprising the communication protocol processing device according to claim 4 ,
A plurality of the communication protocol processing devices;
A switch for exchanging ATM cells to be transmitted and received between the plurality of communication protocol processing devices.