JP3642180B2

JP3642180B2 - Clock regenerator

Info

Publication number: JP3642180B2
Application number: JP11536898A
Authority: JP
Inventors: 恵一白須賀; 友秀奥村; 正己林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-04-24
Filing date: 1998-04-24
Publication date: 2005-04-27
Anticipated expiration: 2018-04-24
Also published as: JPH11308203A

Description

【０００１】
【発明の属する技術分野】
この発明は、パケット信号受信装置に設けられて、受信したパケットの復元に必要なクロックを再生するための装置に関する。
【０００２】
【従来の技術】
図４は、例えばIEEE1394、ISO/IEC 13818-1,-2および3 、HD DIGITAL VCR CONFERENCE PART4 Specifications of MPEG DATA Transmission for Consumer-Use Digital Interface に準拠した各装置で構成された従来の信号受信装置の構成を示すブロック図で、高速シリアルバスIEEE1394バス上のMPEG2トランスポートストリームを受信するための装置である。
【０００３】
図において、１は高速転送帯域をもつがジッタを含むIEEE1394バス、２はIEEE1394バス１上を伝送されたパケットを受信するIEEE1394インターフェース、３は受信したパケットのペイロードであるMPEG2トランスポートストリームを再構成するためにバッファリングするためのFIFOメモリ、４は再構成したペイロードを後段に出力するタイミングを示すタイムスタンプを抽出するタイムスタンプ抽出装置、５はローカルの24.576MHz のクロックでカウントアップされるサイクルタイマで、定期的にIEEE1394インターフェース２で検出する絶対時間情報によりサイクルタイマ５が校正される。
【０００４】
６はタイムスタンプ抽出装置４で抽出したタイムスタンプの値と、サイクルタイマ５の値が一致したタイミングをタイムスタンプ抽出装置４に通知する出力タイミング制御装置、７はMPEG2トランスポートストリームデマルチプレクサ（以下、「MPEG2 TS デマルチプレクサ」という）で、27MHz のシステムクロックを再生するためにMPEG2トランスポートストリーム中に含まれているプログラムクロックリファレンス（PCR）を抽出する。
【０００５】
タイムスタンプ抽出装置４は出力タイミング制御装置６からの転送通知を受信すると、再構成されたMPEG2トランスポートストリームをMPEG2 TS デマルチプレクサ７に出力する。８はローカルカウンタで、クロックリカバリされた27MHz のシステムクロックでインクリメントされる。９はVCXO制御装置で、27MHz のシステムクロックを再生するためにPCR とローカルカウンタ８の値の情報をもとにVCXO１０をコントロールし、クロックリカバリを実現する。MPEG2のデータはMPEG2 TS デマルチプレクサ７からさらに後段のMPEG2 A/Vデコーダ１１に転送される。
【０００６】
上記のシステムにおいて、出力タイミング制御装置６で、タイムスタンプで指定されたタイミングになったことを知らせる通知が来るまでタイムスタンプ抽出装置４でペイロードをバッファリングしておくことで、IEEE1394バス上のジッタを吸収することができ、後段の27MHz システムクロックの再生にジッタの影響をあたえることなく、正確にクロック再生がなされる。
【０００７】
【発明が解決しようとする課題】
上記のような従来の処理では、出力タイミング制御装置がMPEG2 トランスポートストリームをMPEG2 TS デマルチプレクサに転送するタイミングを通知する。そのタイミングの検出のために、サイクルタイマの値とタイムスタンプ抽出装置で抽出したタイムスタンプの値を常に比較する処理が必要になる。この処理をソフトウエアで実現する場合、常に比較演算をやり続けなければいけないので、この処理に要する負荷が大きくなり、他のソフトウエア処理のパフォーマンスに大きな影響を及ぼすことになる。
【０００８】
また、比較演算の結果が一致したとき、瞬時にMPEG2 TS デマルチプレクサにデータを転送しなければ27MHzのクロックリカバリに影響を及ぼすので、高速なＣＰＵが必要となる。他方、ハードウエアで出力タイミング制御装置を実現すると、余分な32bitの比較演算回路が必要になる。さらにサイクルタイマの値がタイムスタンプの値と等しくなるまでの期間、タイムスタンプ抽出装置でデータを保持しておかなければならいため、余分なバッファが必要になる。
【０００９】
この発明は、上記のような課題の解決を目的としてなされたもので、ソフトおよびハードウエアいずれで構成しても、簡単な構成で正確なクロック再生を実行できるクロック再生装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るクロック再生装置は、伝送路を経由して入力されるパケットに含まれる、タイムスタンプ、ペイロード、および時刻基準参照値を抽出して、前記タイムスタンプで指定されるタイミングよりも先に前記ペイロードを出力するパケットデータ出力手段と、このパケットデータ出力手段から前記ペイロードが出力された時刻に対応するペイロード出力時刻を検出するペイロード出力時刻検出手段と、前記タイムスタンプと前記ペイロード出力時刻とに基づいて前記時刻基準参照値を補正して出力する時刻基準参照値補正手段と、この時刻基準参照値補正手段の出力に基づいて、前記ペイロードの再生に用いるシステムクロックの周波数を制御するシステムクロック周波数制御手段とを備えるものである。
【００１１】
また、伝送路を経由して入力されるパケットに含まれる、タイムスタンプとペイロードとを抽出して、前記タイムスタンプで指定されるタイミングよりも先に前記ペイロードを出力するパケットデータ出力手段と、このパケットデータ出力手段から前記ペイロードが出力された時刻に対応するペイロード出力時刻を検出するペイロード出力時刻検出手段と、前記タイムスタンプと前記ペイロード出力時刻とに基づいて、前記ペイロードの再生に用いるシステムクロックの個数をカウントして得られるカウント値を補正して出力するカウント値補正手段と、このカウント値補正手段の出力に基づいて、前記システムクロックの周波数を制御するシステムクロック周波数制御手段とを備えるものである。
【００１３】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
実施の形態１．
通信システムは、送信装置と受信装置を備えていて、送信装置からはMPEG2 トランスポートストリームをリアルタイムに高速で転送するために、IEEE1394バス１を介して伝送する。このために図５に示す形式で信号が送出されるようになっている。IEEE1394バス上をMPEG2トランスポートストリームを送信する際に、まずIEEE1394バス上のジッタを吸収するために受信側でそのパケットを受信側のMPEG2 TS デマルチプレクサにどのタイミングで転送すべきかを指定するソースパケットヘッダ(SPH) と呼ばれるタイムスタンプをMPEG2トランスポートストリームの各パケットの先頭に付加し、ソースパケットを構成する。
【００１４】
さらにIEEE1394バスの帯域を有効に使用するために、このソースパケットを転送レートに応じて複数個に分割し、ヘッダを付加してIEEE1394パケットを構成する。さらにIEEE1394バス上には、１２５μs 毎にサイクルスタートパケットと呼ばれるバス上の絶対時間情報を載せたパケットが送信される。またMPEG2トランスポートストリームは、図６のように１パケット１８８バイトで構成され、受信側で送信側のシステムクロックを正しく再生できMPEG2ストリームを正しく再生できるようにするために、プログラムクロックリファレンス（PCR ）を含んでいる。
【００１５】
図１はこの発明の実施の形態１である受信装置を示すもので、図において、１はMPEG2トランスポートストリームをペイロードとするIEEE1394入力パケット信号である。２はIEEE1394パケット構造からペイロードを抽出するIEEE1394インターフェース、３はペイロードである分割されたMPEG2トランスポートストリームを再構成するためのFIFOメモリ、１２はソースパケットヘッダ除去/ タイムスタンプ抽出装置で、SPH を抽出除去し、後段のMPEG2 TS デマルチプレクサにMPEG2
トランスポートストリームを転送する。
【００１６】
７はMPEG2 TS デマルチプレクサで、PCR を抽出してMPEG2 A/V デコーダ１１へMPEG2ストリームを転送する。５はサイクルタイマで、IEEE1394インターフェース２で検出したサイクルスタートパケットから絶対時間情報により１２５μs 毎に更正されるIEEE1394の絶対時刻を計時する。１３はサイクルタイマ、タイムスタンプ保持装置で、ソースパケットヘッダ除去／タイムスタンプ抽出装置１２で抽出したSPH を保持し、さらにソースパケットヘッダ除去／タイムスタンプ抽出装置１２からMPEG2 TS デマルチプレクサ７にMPEG2トランスポートストリームを転送したときのサイクルタイマ値を保持する。
【００１７】
８はクロック再生された27MHz のシステムクロックでカウントされるクロック再生のためのローカルカウンタ、１０は27MHz のVCXO、９はVCXO１０を制御するVCXO制御装置、１４はPCR 補正／差分計算装置で、サイクルタイマ、タイムスタンプ保持装置１３からの各情報とMPEG2 TS デマルチプレクサ７から抽出したPCRよりPCR を補正し、ローカルカウンタ８のカウンタ値との差分を求めてVCXO制御装置９に転送し、27MHzシステムクロック再生のためのフェーズドロックループ（PLL）を構成する。
【００１８】
ソースパケットヘッダ除去／タイムスタンプ抽出装置１２では、従来技術のようにMPEG2トランスポートストリームをSPHが表す時刻までバッファリングせずに即、MPEG2 TS デマルチプレクサ７に転送する。このためMPEG2 TS デマルチプレクサ７に入力されるMPEG2トランスポートストリームには、1394バスを伝送してきたことによるジッタが除去されず含まれている。このためMPEG2 TS デマルチプレクサ７で抽出されるPCR にもジッタが含まれており、これをそのままリファレンスとしてクロックリカバリに使用すると、誤ったクロックリカバリをしてしまうことになる。
【００１９】
そこで、このジッタを補償する手段が必要となる。MPEG2 TS デマルチプレクサ７には、その前段でジッタ吸収のための時間管理およびバッファリング処理がされずにMPEG2トランスポートストリームが入力される。このため抽出したPCR値は、本来届くべき時刻よりも早めに抽出されることになる。
【００２０】
従来技術では図４のVCXO制御装置９においてローカルカウンタ値と抽出したPCRの値を比較し、その差分値に応じて27MHzVCXO１０が発生する周波数をコントロールする。もし早めに抽出されたPCR をそのまま従来技術と同じ処理をVCXO制御装置９で行うと、PCR 値は、本来検出されるべきタイミングより早めに抽出されているので、ローカルカウンタ値と比べて大きな値になっているはずであるので、ローカルカウンタをインクリメントする27MHz クロック周波数が遅いと判断し、27MHzVCXO１０の出力周波数を上げる制御をしてしまうことになる。
【００２１】
しかし、実際は27MHzのシステムクロック周波数が低かったわけでなく、バッファリングされずに本来到着するタイミングより早めにMPEG2トランスポートストリームがMPEG2 TS デマルチプレクサ７に入力されたのが原因である。この問題を補償するために、どれだけ早く抽出されてしまったかを図１のPCR補正／差分計算装置１４で計算し、その分の値だけPCR 値に加算してPCR値を補正することで対応できる。
【００２２】
この処理をPCR補正／差分計算装置１４が以下のようににPCR補正を行う。
図２において、δは1394バス上の最大遅延時間、ｔ_i は、１８８バイトのMPEGトランスポートパケットに４バイトのタイムスタンプ(Ｔ_stmpi=ｔ_i+δ) を付加し、１９２バイトのソースパケットをIEEE1394バス上に送信する時刻、ｔ_cyciは受信側で１トランスポートパケットが再構成されMPEGデマルチプレクサに転送した時刻、ｔ_jiは1394バスによる伝送ジッタとする。
【００２３】
PCR補正／差分計算装置１４で下式に従ってジッタ量に応じたPCR 補正を行う。補正したPCR_i値をPCR_coriとし、PCR_i値およびPCR補正／差分計算装置１４で補正したPCR_cori値を時刻換算した値をそれぞれｔ_PCRi、ｔ_PCR＿_coriとし、以下の補正を行う。
ｔ_PCR＿_cori＝ｔ_PCRi＋ｔ_ji ………………………（１）
ここでｔ_jiは図２より
ｔ_jt＝ｔ_cyci−ｔ_i ………………………（２）
となる。Ｔ_stmpiは送信時刻ｔ_iに最大遅延時間δを加えた値なので、
Ｔ_stmpi＝ｔ_i＋δ ………………………（３）
となる。よって（２）式、（３）式より
ｔ_jt＝ｔ_cyci−（Ｔ_stmpi−δ） ………………………（４）
となる。
【００２４】
PCR 補正／差分計算装置１４では、時間的に隣り合うPCR 値およびローカルカウンタ値のそれぞれの変化量ΔPCR、ΔLMの値を求め、VCXO制御装置９では、その誤差量に応じた制御電値を発生する。この計算では、PCRの代わりに補正したPCR 値を用いる。そこでΔPCR_coriの時刻換算値、ｔ_PCR＿_coriを（１），（４）を用いて求めると、

となる。
【００２５】
よって、PCR 補正／差分計算装置１４では、（５）式のようにMPEG2 TS デマルチプレクサ７からのPCR値からΔPCRの時刻換算値ΔｔPCRを、サイクルタイマ、タイムスタンプ保持装置１３からΔｔ_cyc、ΔＴ_stmpを計算し（５）式に代入してΔｔ_PCR＿_coriを求める。
【００２６】
さらにPCR補正／差分計算装置１４でローカルカウンタ値と補正したPCR値との差分を求め、VCXO制御装置９で（６）式に従いVCXOコントロール電圧Ｖ_ctrlを発生する。
Ｖ_ctrl＝Ｇ（Δｔ_PCR＿_cor−Δｔ_{LMC i} ） ………… （６）
ここでＧはゲイン、Δｔ_LMCはローカルカウンタ値の時刻換算値である。
（６）式に従って発生されるコントロール電圧によって27MHzVCXO１０は正確にシステムクロックを再生することができる。
【００２７】
このような構成となっているからMPEG2 TS デマルチプレクサ７へMPEG2トランスポートストリームを転送するタイミングを監視する必要がなく、従来技術では必要だったSPHの値とサイクルタイマの値を逐次比較する手段が必要ない。このためソフトウエアで構成した場合には、SPHとサイクルタイマ値を常時比較する処理が不要となり、また高速なＣＰＵが不要となる。一方ハードウエアで構成した場合であっても、余分な比較演算回路が不要となり、また余分なバッファも不要となる。
【００２８】
実施の形態２．
図３では図１のPCR補正／差分計算装置１４の代わりにLMC 補正／差分計算装置１５を使用した受信装置である。
図３のソースパケットヘッダ除去／タイムスタンプ抽出装置１２では、従来技術のようにMPEG2トランスポートストリームをSPH が表す時刻までバッファリングせずに即、MPEG2 TS デマルチプレクサ７に転送する。
このためMPEG2 TS デマルチプレクサ７に入力されるMPEG2トランスポートストリームには、1394バスを伝送してきたことによるジッタが除去されず含まれている。このためMPEG2 TS デマルチプレクサ７で抽出されるPCRにもジッタが含まれており、これをそのままリファレンスとしてクロックリカバリに使用すると誤ったクロックリカバリをしてしまうことになる。
【００２９】
そこでこのジッタを補償する手段が必要となる。MPEG2 TS デマルチプレクサ７にはその前段でジッタ吸収のための時間管理およびバッファリング処理がされずにMPEG2 トランスポートストリームが入力される。このため抽出したPCR値は、本来届くべき時刻よりも早めに抽出されることになる。従来技術では図４のVCXO制御装置９においてローカルカウンタ値と抽出したPCR の値を比較し、その差分値に応じて27MHzVCXO１０が発生する周波数をコントロールする。
【００３０】
もし早めに抽出されたPCR をそのまま従来技術と同じ処理をVCXO制御装置９で行うと、PCR値は、本来検出されるべきタイミングより早めに抽出されているので、ローカルカウンタ値と比べて大きな値になっているはずであるので、ローカルカウンタをインクリメントする27MHzクロック周波数が遅いと判断し、27MHzVCXO１０の出力周波数を上げる制御をしてしまうことになる。
【００３１】
しかし、実際は27MHzのシステムクロック周波数が低かったわけでなく、バッファリングされずに本来到着するタイミングより早めにMPEG2トランスポートストリームがMPEG2 TS デマルチプレクサ７に入力されたのが原因である。この問題を補償するために、どれだけ早く抽出されてしまったかを図３のLMC補正／差分計算装置１５で計算し、その分の値だけローカルカウンタ値を減算してローカルカウンタ値を補正することで対応できる。
【００３２】
この処理をLMC補正／差分計算装置１５が以下のようにローカルカウンタ補正を行う。補正した時刻計測カウンタ値の時刻換算した値をｔ_LMCcori、タイムスタンプ値を時刻換算した値をｔ_stmpiとし以下の補正を行う。
ｔ_LMCcori ＝ｔ_LMCi− ｔ_ji …………………（７）
となる。（７）式に（４）式を代入すると
ｔ_LMCcori ＝ｔ_LMCi−ｔ_cyci−（Ｔ_stmp−δ） ……………（８）
となる。
【００３３】
図３のLMC補正／差分計算装置１５では時間的に隣り合うPCR値およびローカルカウンタ値のそれぞれの変化量ΔPCR 、ΔLMCの値の誤差を求め、VCXO制御装置９では、その誤差量に応じた制御電圧を発生する。この計算では、LMCの代わりに補正したLMC値を用いる。そこでΔｔ_LMCcoriの時刻換算値、Δｔ_LMC＿_coriを（８）式を用いて求めると、

となる。
【００３４】
よって、ローカルカウンタ値からΔLMCの時刻換算値Δｔ_LMCを、図３のサイクルタイマ／タイムスタンプ保持装置１３からΔｔ_cyc、ΔＴ_stmpを計算し上式に代入してΔｔ_LMC＿_coriを求める。
【００３５】
さらにLMC補正／差分計算装置１５でローカルカウンタ値と補正したPCR値との差分を求めVCXO制御装置９で（１０）式に従いVCXOコントロール電圧Ｖ_ctrlを発生する。
Ｖ_ctrl＝Ｇ（Δｔ_PCR−Δｔ_LMC＿_cori） ………… （１０）
ここでＧはゲイン、Δｔ_LMCはローカルカウンタ値の時刻換算値である。
（１０）式に従って発生されるコントロール電圧によって27MHzVCXO１０は正確にシステムクロックを再生することができる。
【００３６】
このような構成となっているからMPEG2 TS デマルチプレクサ７へMPEG2トランスポートストリームを転送するタイミングを監視する必要がなく、従来技術では必要だったSPH の値とサイクルタイマの値を逐次比較する手段が必要ない。このためソフトウエアで構成した場合には、SPHとサイクルタイマ値を常時比較する処理が不要となり、また高速なＣＰＵが不要となる。一方ハードウエアで構成した場合であっても、余分な比較演算回路が不要となり、また余分なバッファも不要となる。
【００３７】
【発明の効果】
この発明は、以上説明したように、タイムスタンプとペイロード出力時刻とに基づいて時刻基準参照値を補正することにより、前記タイムスタンプで指定されるタイミングよりも先にペイロードが出力されてもシステムクロックの周波数を正確に制御することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１を示すブロック構成図である。
【図２】実施の形態１のMPEG2 トランスポートパケットの送信受信方法の説明図である。
【図３】この発明の実施の形態２を示すブロック構成図である。
【図４】従来の信号受信装置の構成を示すブロック図である。
【図５】パケット信号受信装置に入力するMPEG2トランスポートストリームをペイロードとするIEEE1394パケットの構成図である。
【図６】 MPEG2トランスポートパケットのフォーマット図である。
【符号の説明】
１ IEEE1394バス、２ IEEE1394インターフェース、３ FIFOメモリ、４タイムスタンプ抽出装置、５サイクルタイマ、６出力タイミング制御装置、７ MPEG2 TS デマルチプレクサ、８ローカルカウンタ、９ VCXO制御装置、
１０ 27MHzVCXO 、１１ MPEG2 A/V デコーダ、１２ソースパケットヘッダ除去／タイムスタンプ抽出装置、１３サイクルタイマ、タイムスタンプ保持装置、１４ PCR補正／差分計算装置、１５ LMC補正／差分計算装置。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an apparatus provided in a packet signal receiving apparatus for regenerating a clock necessary for restoring a received packet.
[0002]
[Prior art]
FIG. 4 shows an example of a conventional signal receiving apparatus composed of devices conforming to IEEE1394, ISO / IEC 13818-1, -2 and 3, HD DIGITAL VCR CONFERENCE PART4 Specifications of MPEG DATA Transmission for Consumer-Use Digital Interface. In the block diagram showing the configuration, it is an apparatus for receiving an MPEG2 transport stream on a high-speed serial bus IEEE1394 bus.
[0003]
In the figure, 1 is an IEEE1394 bus that has a high-speed transfer band but includes jitter, 2 is an IEEE1394 interface that receives packets transmitted on the IEEE1394

bus

1, and 3 is an MPEG2 transport stream that is the payload of the received packet. FIFO memory for buffering, 4 is a time stamp extracting device for extracting a time stamp indicating the timing to output the reconstructed payload to the subsequent stage, and 5 is a cycle timer that is counted up by a local 24.576 MHz clock Thus, the cycle timer 5 is calibrated by the absolute time information periodically detected by the IEEE1394 interface 2.
[0004]
6 is an output timing control device for notifying the time stamp extraction device 4 of the timing when the value of the time stamp extracted by the time stamp extraction device 4 matches the value of the cycle timer 5, and 7 is an MPEG2 transport stream demultiplexer (hereinafter referred to as the MPEG2 transport stream demultiplexer). "MPEG2 TS demultiplexer") extracts the program clock reference (PCR) contained in the MPEG2 transport stream to reproduce the 27MHz system clock.
[0005]
When receiving the transfer notification from the output timing control device 6, the time stamp extraction device 4 outputs the reconstructed MPEG2 transport stream to the MPEG2 TS demultiplexer 7. Reference numeral 8 denotes a local counter which is incremented by a 27 MHz system clock recovered from the clock. Reference numeral 9 denotes a VCXO control device which controls the VCXO 10 based on the information of the PCR and the value of the local counter 8 in order to reproduce the 27 MHz system clock, thereby realizing clock recovery. The MPEG2 data is further transferred from the MPEG2 TS demultiplexer 7 to the subsequent MPEG2 A / V decoder 11.
[0006]
In the above system, the output timing control device 6 buffers the payload in the time stamp extraction device 4 until the notification indicating that the timing specified by the time stamp has come, so that the jitter on the IEEE1394 bus can be reduced. Therefore, the clock can be recovered accurately without affecting the playback of the 27 MHz system clock at the subsequent stage.
[0007]
[Problems to be solved by the invention]
In the conventional processing as described above, the output timing control device notifies the timing for transferring the MPEG2 transport stream to the MPEG2 TS demultiplexer. In order to detect the timing, it is necessary to always compare the value of the cycle timer with the value of the time stamp extracted by the time stamp extraction device. When this processing is realized by software, since comparison operations must be continuously performed, the load required for this processing increases, which greatly affects the performance of other software processing.
[0008]
In addition, when the result of the comparison operation matches, unless data is instantaneously transferred to the MPEG2 TS demultiplexer, the 27 MHz clock recovery is affected, so a high-speed CPU is required. On the other hand, if the output timing control device is realized by hardware, an extra 32-bit comparison operation circuit is required. Further, since the data must be held in the time stamp extraction device until the cycle timer value becomes equal to the time stamp value, an extra buffer is required.
[0009]
The present invention has been made for the purpose of solving the above-described problems, and an object of the present invention is to provide a clock recovery device that can execute accurate clock recovery with a simple configuration regardless of whether the configuration is software or hardware. To do.
[0010]
[Means for Solving the Problems]
Clock reproducing apparatus according to the invention, included in the packet that is input via the transfer sending passage, the time stamp, the payload, and extracts the clock reference, earlier than the timing specified by the time stamp Packet data output means for outputting the payload, payload output time detection means for detecting a payload output time corresponding to the time when the payload was output from the packet data output means, the time stamp and the payload output time, A time base reference value correcting means for correcting the time base reference value based on the output and a system clock for controlling the frequency of the system clock used for reproducing the payload based on the output of the time base reference value correcting means And a frequency control means .
[0011]
A packet data output means for extracting a time stamp and a payload included in a packet input via a transmission path, and outputting the payload before a timing specified by the time stamp; Payload output time detecting means for detecting a payload output time corresponding to the time when the payload was output from the packet data output means, and based on the time stamp and the payload output time, a system clock used for reproducing the payload A count value correction unit that corrects and outputs a count value obtained by counting the number, and a system clock frequency control unit that controls the frequency of the system clock based on the output of the count value correction unit. is there.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be specifically described with reference to the drawings showing embodiments thereof.
Embodiment 1 FIG.
The communication system includes a transmission device and a reception device, and transmits the MPEG2 transport stream from the transmission device via the IEEE1394 bus 1 in order to transfer the MPEG2 transport stream at high speed in real time. For this purpose, signals are transmitted in the format shown in FIG. When sending an MPEG2 transport stream on the IEEE1394 bus, first, a source packet that specifies when the packet should be transferred to the MPEG2 TS demultiplexer on the receiving side to absorb jitter on the IEEE1394 bus. A source packet is formed by adding a time stamp called a header (SPH) to the head of each packet of the MPEG2 transport stream.
[0014]
Further, in order to effectively use the bandwidth of the IEEE1394 bus, the source packet is divided into a plurality of pieces according to the transfer rate, and a header is added to form an IEEE1394 packet. Furthermore, a packet carrying absolute time information on the bus called a cycle start packet is transmitted every 125 μs on the IEEE1394 bus. The MPEG2 transport stream is composed of one packet of 188 bytes as shown in FIG. 6, and a program clock reference (PCR) is provided so that the receiving side can correctly reproduce the system clock on the transmitting side and can correctly reproduce the MPEG2 stream. Is included.
[0015]
FIG. 1 shows a receiving apparatus according to the first embodiment of the present invention. In FIG. 1, reference numeral 1 denotes an IEEE1394 input packet signal having an MPEG2 transport stream as a payload. 2 is an IEEE1394 interface for extracting the payload from the IEEE1394 packet structure, 3 is a FIFO memory for reconstructing the divided MPEG2 transport stream that is the payload, 12 is a source packet header removal / timestamp extraction device, and extracts SPH Remove MPEG2 TS to the subsequent MPEG2 TS demultiplexer
Transfer the transport stream.
[0016]
Reference numeral 7 denotes an MPEG2 TS demultiplexer which extracts PCR and transfers the MPEG2 stream to the MPEG2 A / V decoder 11. Reference numeral 5 denotes a cycle timer, which measures the IEEE1394 absolute time, which is corrected every 125 μs from the cycle start packet detected by the IEEE1394 interface 2 by the absolute time information. Reference numeral 13 denotes a cycle timer and a time stamp holding device which holds the SPH extracted by the source packet header removal / time stamp extraction device 12 and further transfers the MPEG2 transport from the source packet header removal / time stamp extraction device 12 to the MPEG2 TS demultiplexer 7. Holds the cycle timer value when the stream is transferred.
[0017]
Reference numeral 8 is a local counter for clock recovery counted by the 27 MHz system clock recovered from the clock, 10 is a VCXO of 27 MHz, 9 is a VCXO control device for controlling the VCXO 10, 14 is a PCR correction / difference calculation device, and a cycle timer. The PCR is corrected based on the information from the time stamp holding device 13 and the PCR extracted from the MPEG2 TS demultiplexer 7, and the difference from the counter value of the local counter 8 is obtained and transferred to the VCXO control device 9 to reproduce the 27 MHz system clock. Configure a phased lock loop (PLL) for
[0018]
The source packet header removal / time stamp extraction apparatus 12 immediately transfers the MPEG2 transport stream to the MPEG2 TS demultiplexer 7 without buffering until the time indicated by SPH as in the prior art. For this reason, the MPEG2 transport stream input to the MPEG2 TS demultiplexer 7 includes jitter without being removed due to transmission through the 1394 bus. For this reason, jitter is also included in the PCR extracted by the MPEG2 TS demultiplexer 7, and if this is used as it is as a reference for clock recovery, an erroneous clock recovery will occur.
[0019]
Therefore, a means for compensating for this jitter is required. An MPEG2 transport stream is input to the MPEG2 TS demultiplexer 7 without performing time management and buffering processing for jitter absorption in the preceding stage. For this reason, the extracted PCR value is extracted earlier than the time it should originally arrive.
[0020]
In the prior art, the VCXO controller 9 in FIG. 4 compares the local counter value with the extracted PCR value, and controls the frequency generated by the 27 MHz VCXO 10 according to the difference value. If the PCR extracted earlier is directly processed by the VCXO control device 9 as it is in the prior art, the PCR value is extracted earlier than the timing that should be detected, so it is larger than the local counter value. Therefore, it is determined that the 27 MHz clock frequency for incrementing the local counter is slow, and control is performed to increase the output frequency of the 27 MHz VCXO 10.
[0021]
However, the system clock frequency of 27 MHz is not actually low, and this is because the MPEG2 transport stream is input to the MPEG2 TS demultiplexer 7 earlier than the original arrival timing without being buffered. In order to compensate for this problem, the PCR correction / difference calculation unit 14 in FIG. 1 calculates how early the extraction has been performed, and the corresponding value is added to the PCR value to correct the PCR value. it can.
[0022]
The PCR correction / difference calculation unit 14 performs PCR correction for this processing as follows.
In FIG. 2, δ is the maximum delay time on the 1394 bus, t _i is a 188-byte MPEG transport packet with a 4-byte time stamp (T _stmpi = t _i + δ), and a 192-byte source packet. The transmission time on the IEEE 1394 bus, t _cyci is the time when one transport packet is reconstructed on the receiving side and transferred to the MPEG demultiplexer, and t _ji is the transmission jitter by the 1394 bus.
[0023]
The PCR correction / difference calculation unit 14 performs PCR correction according to the jitter amount according to the following equation. The corrected PCR _i values and PCR _cori, PCR _i values and PCR correction / difference calculation unit 14 by the corrected PCR _cori values the time-converted value respectively t _PCRi, and t _PCR _ _cori, performs the following correction.
_{_{_{t PCR _ cori = t PCRi +}}} t ji ........................... (1)
Here, t _ji is t _jt = t _cyci −t _i from FIG. 2 (2)
It becomes. Since T _stmpi is a value obtained by adding the maximum delay time δ to the transmission time t _i ,
T _stmpi = t _i + δ (3)
It becomes. Therefore, from formulas (2) and (3), t _jt = t _cyci- (T _stmpi -δ) (4)
It becomes.
[0024]
The PCR correction / difference calculation unit 14 obtains the values ΔPCR and ΔLM of the respective temporally adjacent PCR values and local counter values, and the VCXO control unit 9 generates a control power value corresponding to the error amount. To do. In this calculation, corrected PCR values are used instead of PCR. Therefore, when the time conversion value of ΔPCR _cori , t _PCR _ _cori is _obtained using (1) and (4),

It becomes.
[0025]
Therefore, in the PCR correction / difference calculation device 14, ΔPCR is converted from the PCR value from the MPEG2 TS demultiplexer 7 to the time-converted value ΔtPCR of ΔPCR, and Δt _cyc , ΔT _stmp from the cycle timer and time stamp holding device 13. _Is calculated and substituted into equation (5) to obtain Δt _{PCR —} _cori .
[0026]
Further obtains a difference between the PCR value corrected with the local counter value at PCR correction / difference calculation unit 14 generates a VCXO control voltage V _ctrl according (6) in VCXO controller 9.
V _ctrl = G (Δt _{PCR —} _cor −Δt _{LMC i} ) (6)
Here, G is a gain, and Δt _LMC is a time converted value of a local counter value.
The 27 MHz VCXO 10 can accurately reproduce the system clock by the control voltage generated according to the equation (6).
[0027]
With this configuration, there is no need to monitor the timing of transferring the MPEG2 transport stream to the MPEG2 TS demultiplexer 7, and there is a means for sequentially comparing the SPH value and the cycle timer value, which was necessary in the prior art. unnecessary. For this reason, when it is configured by software, processing for constantly comparing SPH and cycle timer value is not required, and a high-speed CPU is not required. On the other hand, even in the case of hardware configuration, an extra comparison operation circuit is unnecessary and an extra buffer is also unnecessary.
[0028]
Embodiment 2. FIG.
FIG. 3 shows a receiving apparatus using an LMC correction / difference calculation apparatus 15 instead of the PCR correction / difference calculation apparatus 14 of FIG.
The source packet header removal / time stamp extraction apparatus 12 in FIG. 3 immediately transfers the MPEG2 transport stream to the MPEG2 TS demultiplexer 7 without buffering until the time indicated by SPH as in the prior art.
For this reason, the MPEG2 transport stream input to the MPEG2 TS demultiplexer 7 includes jitter without being removed due to transmission through the 1394 bus. For this reason, jitter is also included in the PCR extracted by the MPEG2 TS demultiplexer 7. If this is used as a reference for clock recovery as it is, erroneous clock recovery will occur.
[0029]
Therefore, a means for compensating for this jitter is required. An MPEG2 transport stream is input to the MPEG2 TS demultiplexer 7 without performing time management and buffering processing for absorbing jitter in the preceding stage. For this reason, the extracted PCR value is extracted earlier than the time it should originally arrive. In the prior art, the VCXO controller 9 in FIG. 4 compares the local counter value with the extracted PCR value, and controls the frequency generated by the 27 MHz VCXO 10 according to the difference value.
[0030]
If the PCR extracted earlier is directly processed by the VCXO control device 9 as it is in the prior art, the PCR value is extracted earlier than the timing to be originally detected, and therefore a larger value than the local counter value. Therefore, it is determined that the 27 MHz clock frequency for incrementing the local counter is slow, and control is performed to increase the output frequency of the 27 MHz VCXO 10.
[0031]
However, the system clock frequency of 27 MHz is not actually low, and this is because the MPEG2 transport stream is input to the MPEG2 TS demultiplexer 7 earlier than the original arrival timing without being buffered. In order to compensate for this problem, the LMC correction / difference calculation device 15 in FIG. 3 calculates how early the extraction has been performed, and corrects the local counter value by subtracting the local counter value by that amount. It can respond.
[0032]
In this process, the LMC correction / difference calculation apparatus 15 performs local counter correction as follows. The following correction is performed with the time-converted value of the corrected time measurement counter value being t _LMCcori and the time-converted time-converted value being t _stmpi .
t _LMCcori = t _LMCi -t _ji ………………… (7)
It becomes. Substituting equation (4) into equation (7), t _LMCcori = t _LMCi −t _cyci − (T _stmp −δ) (8)
It becomes.
[0033]
The LMC correction / difference calculation device 15 of FIG. 3 obtains errors in the values ΔPCR and ΔLMC of the PCR values and local counter values that are temporally adjacent to each other, and the VCXO control device 9 performs control according to the error amount. Generate voltage. In this calculation, a corrected LMC value is used instead of the LMC. Therefore the time-converted value of Delta] t _LMCcori, when determined using the Δt _LMC _ _cori (8) formula,

It becomes.
[0034]
Therefore, the time conversion value Delta] t _LMC of ΔLMC from local counter value to determine the Delta] t _LMC _ _cori are substituted into the above equation to calculate the Delta] t _cyc, [Delta] T _stmp from the cycle timer / time stamp holding unit 13 of FIG. 3.
[0035]
Further, the difference between the local counter value and the corrected PCR value is obtained by the LMC correction / difference calculation device 15, and the VCXO control device 9 generates the VCXO control voltage V _ctrl according to the equation (10).
_{_{V ctrl = G (Δt PCR -Δt}} LMC _ cori) ............ (10)
Here, G is a gain, and Δt _LMC is a time converted value of a local counter value.
The 27 MHz VCXO 10 can accurately reproduce the system clock by the control voltage generated according to the equation (10).
[0036]
With this configuration, there is no need to monitor the timing for transferring the MPEG2 transport stream to the MPEG2 TS demultiplexer 7, and a means for sequentially comparing the SPH value and the cycle timer value required in the prior art. unnecessary. For this reason, when it is configured by software, processing for constantly comparing SPH and cycle timer value is not required, and a high-speed CPU is not required. On the other hand, even in the case of hardware configuration, an extra comparison operation circuit is unnecessary and an extra buffer is also unnecessary.
[0037]
【The invention's effect】
As described above, the present invention corrects the time base reference value based on the time stamp and the payload output time, so that the system clock can be output even if the payload is output earlier than the timing specified by the time stamp. Can be accurately controlled.
[Brief description of the drawings]
FIG. 1 is a block configuration diagram showing a first embodiment of the present invention.
FIG. 2 is an explanatory diagram of an MPEG2 transport packet transmission / reception method according to the first embodiment;
FIG. 3 is a block configuration diagram showing a second embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration of a conventional signal receiving apparatus.
FIG. 5 is a configuration diagram of an IEEE1394 packet having an MPEG2 transport stream input to the packet signal receiving apparatus as a payload.
FIG. 6 is a format diagram of an MPEG2 transport packet.
[Explanation of symbols]
1 IEEE1394 bus, 2 IEEE1394 interface, 3 FIFO memory, 4 time stamp extractor, 5 cycle timer, 6 output timing controller, 7 MPEG2 TS demultiplexer, 8 local counter, 9 VCXO controller,
10 27 MHz VCXO, 11 MPEG2 A / V decoder, 12 source packet header removal / time stamp extraction device, 13 cycle timer, time stamp holding device, 14 PCR correction / difference calculation device, 15 LMC correction / difference calculation device.

Claims

Included in a packet inputted via the transfer sending passage, the time stamp, the payload, and extracts the clock reference, a packet data output for outputting the payload before the timing specified by the time stamp Means,
Payload output time detection means for detecting a payload output time corresponding to the time when the payload was output from the packet data output means;
Time reference reference value correcting means for correcting and outputting the time reference reference value based on the time stamp and the payload output time;
A clock recovery apparatus comprising system clock frequency control means for controlling the frequency of a system clock used for reproducing the payload based on the output of the time reference reference value correction means .

2. The clock recovery device according to claim 1, wherein the time base reference value correcting means corrects the time base reference value so as to be delayed with respect to the original time base reference value .

A packet data output means for extracting a time stamp and a payload included in a packet input via a transmission path, and outputting the payload before a timing specified by the time stamp;
Payload output time detection means for detecting a payload output time corresponding to the time when the payload was output from the packet data output means;
Count value correcting means for correcting and outputting a count value obtained by counting the number of system clocks used for reproducing the payload based on the time stamp and the payload output time;
A clock recovery apparatus comprising system clock frequency control means for controlling the frequency of the system clock based on the output of the count value correction means .

4. The clock recovery device according to claim 3, wherein the count value correcting means corrects the count value so as to be delayed with respect to the original count value.

The system clock frequency control means is a time reference reference value correction method. 5. The clock recovery apparatus according to claim 1, wherein the frequency of the system clock is made constant based on the output of the stage or the count value correcting means.