JP3638729B2

JP3638729B2 - Data storage control method and apparatus

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Publication number: JP3638729B2
Application number: JP23670796A
Authority: JP
Inventors: 祐二菅谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-09-06
Filing date: 1996-09-06
Publication date: 2005-04-13
Anticipated expiration: 2016-09-06
Also published as: JPH1083357A

Description

【０００１】
【発明の属する技術分野】
本発明は、コンピュータシステムにおける主記憶装置をＥＣＣ実行により高信頼性を維持しつつ、高速アクセス可能なデータ記憶制御方法及び装置に関する。
【０００２】
【従来の技術】
ＣＰＵの中には主記憶装置への高速アクセスを狙いとして、内部に主記憶装置の内容の一部を格納するキャッシュメモリを有するものがある。このようなＣＰＵにおいては、キャッシュメモリにミスヒットした場合、アクセスデータのアドレスと下位の固定長ビットのみアドレスが異なるデータを連続して主記憶装置から読み出し、キャッシュメモリに格納して、キャッシュメモリの内容を更新する。
【０００３】
この際、ライトバックキャッシュメモリの場合は、キャッシュメモリの更新される部分に格納されていたデータを、キャッシュメモリの更新前に主記憶装置に書き戻す。この際の主記憶装置へのアクセスも、主記憶装置へのアクセスデータと下位の固定ビットのみ異なるデータの連続した書き込みである。
【０００４】
このような、アクセスデータのアドレスと下位の固定長ビットのみアドレスが異なるデータを連続してアクセスすることをバーストアクセスという。リードはバーストリード、ライトはバーストライトという。
【０００５】
メモリ素子の中には、連続したアドレスへのアクセスの高速化を目的として、バーストアクセス可能なものがある。最近のＣＰＵでは、キャッシュメモリの内容の更新の高速化を目的として、上記メモリ素子に対応した、バースト転送用の外部バスＩ／Ｆ（インターフェース）を備えるものがある。
【０００６】
通常の外部バスＩ／Ｆでは、ウェイト信号により、外部で１つのバスサイクルの長さを制御できるが、メモリ素子のバーストアクセスには対応しておらず、キャッシュメモリの内容の更新の際は、１つのバスサイクルを繰り返し行うことによって対応する。
【０００７】
バースト転送用の外部バスＩ／Ｆは、１つのバスサイクルでバーストアクセスを完了することができ、通常のバスＩ／Ｆよりも高速に、キャッシュメモリの内容を更新できる。一般的にＣＰＵのバースト転送用の外部バスＩ／Ｆは、バスサイクルの長さが固定であり、ウェイト信号により、外部から１つのバスサイクルの長さを制御することはできない。
【０００８】
また、半導体の分野では、微細化技術が著しく進展している。各種メモリ素子では、この微細化技術の進展によりメモリ素子１個あたりの記憶容量が増大する反面、記憶セル１個の占める体積の縮小による蓄積電荷量の減少や、微小欠陥の発生確率の高まり、動作の高速化に伴う電気的なノイズの印加等の外部要因により、データ中のエラービットの発生確率が高くなる。
【０００９】
メモリ装置におけるデータの信頼性向上の方法としては、ＥＣＣ機構が知られている。ＥＣＣ機構では、拡張ハミングコードを用いてデータビットよりチェックビットを生成し、データビットとチェックビットとをメモリ装置に書き込む。そして、読み出し時にはメモリ装置から読み出したデータビットとチェックビットとによりシンドロームを生成し、このシンドロームにより１ビットの誤り訂正及び２ビットの誤り検出を行う。
【００１０】
【発明が解決しようとする課題】
ところで、従来、主記憶に対してＥＣＣ機構によりエラー検出訂正を実行する場合、通常の外部バスＩ／Ｆを使用していた。主記憶装置の読みだしアクセス時にＥＣＣ機構により１ビットエラーが検出された場合、ＣＰＵには、ＥＣＣ機構により訂正されたデータが送られると共に、主記憶装置には訂正後のデータが書き込まれ、主記憶装置の内容が訂正される。この際、エラーが検出されない場合の読み出しアクセスよりも、主記憶装置の書き込みの時間だけバスサイクルが長くなるが、ウェイト信号によってバスサイクルの長さが制御される。
【００１１】
上述した通常の外部バスＩ／Ｆではなく、バースト転送用Ｉ／Ｆを使用してＥＣＣ機構によるエラー検出訂正を実施した場合、通常の外部バスＩ／Ｆを使用した場合よりも高速にキャッシュメモリの内容の更新を行うことができる。
【００１２】
しかし、主記憶装置の読み出しアクセス時に、ＥＣＣ機構により１ビットエラーが検出された場合、ＣＰＵには、ＥＣＣ機構により訂正されたデータが送られるが、バースト転送用Ｉ／Ｆはバスサイクルの長さが固定であるため、ウェイトさせることができず、主記憶装置に訂正データを書き込んで主記憶装置の内容を訂正することができない。
この場合、主記憶装置のデータを、１ビットの誤りを含んだままにしておくと、訂正不可能な２ビットエラーが発生する確率が高くなり、主記憶装置の信頼性が低くなる。
【００１３】
本発明の目的は、ＣＰＵのバースト転送用Ｉ／Ｆを使用して、キャッシュメモリの内容の更新を高速に行うと共に、ＥＣＣ機構により１ビットエラーが検出された場合に、主記憶装置の内容を訂正可能なデータ記憶制御方法及び装置を実現することである。
【００１４】
【課題を解決するための手段】
（１）上記目的を達成するため、本発明は次のように構成される。すなわち、連続したアドレスのデータを転送するバースト転送用の外部バスインタフェースを有するＣＰＵと、主記憶手段と、データの誤り検出訂正を行うＥＣＣ実行部とを有するコンピュータシステムのデータ記憶制御方法において、ＣＰＵから上記主記憶手段へのデータの読み出しが要求され、読み出されたデータに誤りがあることが上記ＥＣＣ実行部に検出されたときに、誤りのあるデータのアドレスを保持し、上記ＥＣＣ実行部によりデータの誤りが検出された際に、割込み情報を保持し、上記ＣＰＵに割込み要求を行い、ＣＰＵの割込み処理ルーチンにて、ＣＰＵを割込み禁止にし、主記憶手段から上記保持されたアドレスと下位の固定長ビットのみアドレスの異なる複数のデータを読み出し、上記読み出した複数のデータを上記ＥＣＣ実行部により誤り訂正を実行し、誤りを訂正した複数のデータを上記ＣＰＵが主記憶手段に書き戻し、上記割込み情報をクリアし、ＣＰＵを割込み許可状態とする。
【００１５】
ＣＰＵのバースト転送用Ｉ／Ｆを使用して、主記憶手段からＣＰＵ内のキャッシュメモリへ、又はキャッシュメモリから主記憶手段へ、ＥＣＣ実行部を介してデータ転送を実行する場合に、１ビットエラーが検出されたデータのアドレスを保持しておく。そして、ＣＰＵの割り込みを禁止し、保持したアドレスのデータのエラー訂正を実行した後に、これらのデータを主記憶手段に書き込み、ＣＰＵの割り込み禁止を解除する。
したがって、ＣＰＵのバースト転送用Ｉ／Ｆを使用して、キャッシュメモリの内容の更新を高速に行うと共に、ＥＣＣ実行部により１ビットエラーが検出された場合に、主記憶手段の内容を訂正可能なデータ記憶制御方法を実現することができる。
【００１６】
（２）また、連続したアドレスのデータを転送するバースト転送用の外部バスインタフェースを有するＣＰＵと、ダイレクトメモリアクセス可能なＤＭＡデバイスと、主記憶手段と、データの誤り検出訂正を行うＥＣＣ実行部とを有するコンピュータシステムのデータ記憶制御方法において、ＣＰＵ又はＤＭＡデバイスから上記主記憶手段へのデータの読み出しが要求され、読み出されたデータに誤りがあることが上記ＥＣＣ実行部に検出されたときに、誤りのあるデータのアドレスを保持し、上記ＥＣＣ実行部によりデータの誤りが検出された際に、割込み情報を保持し、上記ＣＰＵに割込み要求を行い、ＣＰＵの割込み処理ルーチンにて、上記ＤＭＡデバイスによるダイレクトメモリアクセスを禁止すると共に、ＣＰＵを割込み禁止にし、主記憶装置から上記保持されたアドレスと下位の固定長ビットのみアドレスの異なる複数のデータを読み出し、上記読み出した複数のデータを上記ＥＣＣ実行部により誤り訂正を実行し、誤りを訂正した複数のデータを上記ＣＰＵが主記憶装置に書き戻し、上記割込み情報をクリアし、上記ＤＭＡデバイスによるダイレクトメモリアクセスを許可状態とすると共に、ＣＰＵを割込み許可状態とする。
【００１７】
（３）また、連続したアドレスのデータを転送するバースト転送用の外部バスインタフェースを有するＣＰＵと、主記憶手段と、データの誤り検出訂正を行うＥＣＣ実行部とを有するコンピュータシステムのデータ記憶制御装置において、ＣＰＵから上記主記憶手段へのデータの読み出しが要求され、読み出されたデータに誤りがあることが上記ＥＣＣ実行部に検出されたときに、誤りのあるデータのアドレスを保持するアドレス保持部と、ＣＰＵの割り込み情報を保持する割り込み情報保持部と、上記ＥＣＣ実行部によりデータの誤りが検出された際に、上記割込み情報保持部に割り込み情報を設定し、上記ＣＰＵに割込み要求を行い、ＣＰＵの割込み処理ルーチンにて、ＣＰＵを割込み禁止にし、主記憶手段から上記アドレス保持部に保持されたアドレスと下位の固定長ビットのみアドレスの異なる複数のデータを読み出し、読み出した複数のデータを上記ＥＣＣ実行部により誤り訂正を実行し、誤りを訂正した複数のデータを上記ＣＰＵが主記憶装置に書き戻し、上記割込み情報保持部の割り込み情報をクリアし、ＣＰＵを割込み許可状態とする制御部とを備える。
【００１８】
ＣＰＵのバースト転送用Ｉ／Ｆを使用して、主記憶手段からＣＰＵ内のキャッシュメモリへ、又はキャッシュメモリから主記憶手段へ、ＥＣＣ実行部を介してデータ転送を実行する場合に、１ビットエラーが検出されたデータのアドレスをアドレス保持部に保持しておく。そして、制御部により、ＣＰＵの割り込みが禁止され、アドレス保持部に保持されたアドレスのデータを、ＥＣＣ実行部によりエラー訂正を実行させた後に、これらのデータを主記憶手段に書き込み、ＣＰＵの割り込み禁止を解除する。
したがって、ＣＰＵのバースト転送用Ｉ／Ｆを使用して、キャッシュメモリの内容の更新を高速に行うと共に、ＥＣＣ実行部により１ビットエラーが検出された場合に、主記憶手段の内容を訂正可能なデータ記憶制御装置を実現することができる。
【００１９】
（４）また、連続したアドレスのデータを転送するバースト転送用の外部バスインタフェースを有するＣＰＵと、ダイレクトメモリアクセス可能なＤＭＡデバイスと、主記憶手段と、データの誤り検出訂正を行うＥＣＣ実行部とを有するコンピュータシステムのデータ記憶制御装置において、ＣＰＵ又はＤＭＡデバイスから上記主記憶手段へのデータの読み出しが要求され、読み出されたデータに誤りがあることが上記ＥＣＣ実行部に検出されたときに、誤りのあるデータのアドレスを保持するアドレス保持部と、ＣＰＵの割り込み情報を保持する割り込み情報保持部と、上記ＤＭＡデバイスの制御情報を保持するＤＭＡ制御情報保持部と、上記ＥＣＣ実行部によりデータの誤りが検出された際に、上記割込み情報保持部に割り込み情報を設定し、上記ＣＰＵに割込み要求を行い、ＣＰＵの割込み処理ルーチンにて、ＤＭＡ制御情報部にＤＭＡ制御情報を設定し、上記ＤＭＡデバイスによるダイレクトメモリアクセスを禁止すると共に、ＣＰＵを割込み禁止にし、主記憶手段から上記アドレス保持部に保持されたアドレスと下位の固定長ビットのみアドレスの異なる複数のデータを読み出し、読み出した複数のデータを上記ＥＣＣ実行部により誤り訂正を実行し、誤りを訂正した複数のデータを上記ＣＰＵが主記憶装置に書き戻し、上記割込み情報保持部の割り込み情報をクリアし、ＣＰＵを割込み許可状態とし、上記ＤＭＡ制御情報保持部の制御情報をクリアし、上記ＤＭＡデバイスによるダイレクトメモリアクセスを許可状態とする制御部とを備える。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を用いて説明する。
図１は本発明の一実施形態であるデータ記憶制御装置の全体概略構成図である。図１において、１は連続したアドレスのデータを転送するバースト転送用の外部バスインタフェース及びキャッシュメモリ１Ｃを有するＣＰＵであり、２はＤＭＡ（ダイレクトメモリアクセス）実行可能なデバイスである。
【００２１】
３は、主記憶装置６からのデータの誤り検出訂正を行うＥＣＣ実行部であり、４はアドレス保持部である。このアドレス保持部４は、ＥＣＣ実行部３による主記憶装置６からのデータ読み出し時に１ビットエラーが検出された際に、１ビットエラーを含むデータのアドレスを保持する。
【００２２】
５ａは割込み情報保持部であり、この割り込み情報保持部５ａは、ＥＣＣ実行部３により主記憶装置６からのデータ読み出し時に１ビットエラーが検出された際にセットされる。
【００２３】
５ｂはＤＭＡ制御情報保持部であり、このＤＭＡ制御情報保持部５ｂがセットされると、主記憶装置６へのＤＭＡデバイス２のアクセスが禁止される。５は制御部であり、割込み情報保持部５ａと、ＤＭＡ制御情報保持部５ｂとを有する。そして、この制御部５は、主記憶装置６へのアクセス及びＥＣＣ実行部３及びアドレス保持部４を制御し、割込み保持部５ａがセットされた際に、制御線７に含まれる割込み要求線を介してＣＰＵ１に割込み要求をする。
【００２４】
８はアドレスバス、９はデータバス、１０はメモリ制御線、１１はメモリアドレスバス、１２はメモリデータバスである。また、１３はシステム制御線であり、制御部５はシステム制御線１３を介してＥＣＣ実行部３及びアドレス保持部４を制御する。１４は１ビットエラー報告線で、ＥＣＣ実行部３は１ビットエラー検出時に１ビットエラー報告線１４を介して制御部５に、その報告を行う。
【００２５】
図２及び図３は、ＣＰＵ１の通常の外部バスＩ／Ｆを用いた場合のリードサイクル及びライトサイクルを示すタイミングチャートであり、バスサイクル最小の場合の例である。そして、図２及び図３の例では、バスサイクルの長さは３バスクロックサイクルである。
【００２６】
ＣＰＵ１の外部バスＩ／Ｆは、各バスクロックの立ち上がりで外部からのウェイト信号をサンプリングし、ウェイト信号の値が“Ｈ”レベルであれば、そのバスクロックでバスサイクルを終了させる。
【００２７】
図４及び図５は、ＣＰＵ１の通常の外部バスＩ／Ｆを用いた場合であって、外部から３バスクロックサイクルだけウェイトサイクルを挿入した場合のタイミングチャートである。そして、図４がリードサイクルで、図５がライトサイクルである。図４及び図５に示した例は、図２及び図３に示した例に比べて、ウェイト信号が“Ｌ”レベルである期間が３バスクロックサイクルだけ長い。
【００２８】
図６及び図７は、ＣＰＵ１のバースト転送用外部バスＩ／Ｆを用いた場合であって、転送長が４の場合のタイミングチャートである。バースト転送であるので、アドレスＡ１、Ａ２、Ａ３、Ａ４は、互いに下位のビットのみが異なる。また、データＤ１、Ｄ２、Ｄ３、Ｄ４は、それぞれアドレスＡ１、Ａ２、Ａ３、Ａ４に格納されたデータである。ＣＰＵ１のバースト転送用外部バスＩ／Ｆは、バスサイクルの長さが固定長であり、外部からウェイト信号によりバスサイクルの長さを制御することはできない。
【００２９】
従来においては、主記憶装置６に対してＥＣＣ機構によるエラー検出訂正を実行する場合、ＣＰＵ１の通常の外部バスＩ／Ｆを使用していた。つまり、主記憶装置６の読み出しアクセス時に、ＥＣＣ実行部３により１ビットエラーが検出された場合、ＣＰＵ１には、ＥＣＣ実行部３より訂正されたデータが送られると共に、主記憶装置６には訂正後のデータが書き込まれ、主記憶装置６の内容が訂正される。
【００３０】
このエラーが検出された場合には、エラーが検出されない場合の読み出しアクセスよりも、主記憶装置６の書き込みの時間だけバスサイクルが長くなるが、ウェイト信号によってバスサイクルの長さが制御される。
【００３１】
図８は、通常の外部バスＩ／Ｆを使用し、主記憶装置６の読み出しアクセス時にＥＣＣ実行部３により１ビットエラーが検出された場合のバスサイクルを示すタイミングチャートである。図８において、メモリ素子リードアクセスサイクルがエラーが検出されない場合の読み出しアクセスである。そして、エラーが検出された場合は、メモリリードアクセスサイクルに、メモリ素子ライトアクセスサイクルが追加される。このメモリ素子ライトアクセスサイクルが、主記憶装置６の内容の訂正によりバスサイクルが延長される部分である。
【００３２】
なお、メモリ素子リードアクセスサイクルにおいては、メモリ素子アクセス時間が６０ｎｓ、ＥＣＣ時間が１５ｎｓである。また、メモリ素子ライトアクセスサイクルにおいては、メモリ素子アクセス時間が４５ｎｓとなっている。
【００３３】
図９は、本発明の一実施形態におけるＣＰＵ１の主記憶装置６への書き込みアクセス動作を表している。図９において、ＣＰＵ１の書き込みデータは、データバス９を介してＥＣＣ実行部３に送られる。そして、ＥＣＣ実行部３に送られた書き込みデータは、このＥＣＣ実行部３にて、チェックビットが生成され、ＣＰＵ１の書き込みデータとチェックビットが、メモリデータバス１２を介して主記憶装置６に書き込まれる。
【００３４】
図１０は、本発明の一実施形態における主記憶装置６への読み出しアクセスの動作フローチャートである。図１０のステップ１００において、ＣＰＵ１又はＤＭＡデバイス２により主記憶装置６へリードアクセスがあると、ステップ１０１に進み、主記憶装置６からデータが読み出される。次に、ステップ１０２において、主記憶装置６からの読み出しデータは、ＥＣＣ実行部３によりエラーの検出が行われる。そして、ステップ１０３において、主記憶装置６からの読み出しデータに１ビットエラーがない場合は、ステップ１０４に進み、ＣＰＵ１又はＤＭＡデバイス２に読み出しデータが送られ、主記憶装置６への読み出しアクセスサイクルが終了する。
【００３５】
ステップ１０３において、主記憶装置６からの読み出しデータから１ビットエラーが検出された場合、ステップ１０５に進み、アドレス保持部４に１ビットエラーが検出されたデータのアドレスを格納する。次に、ステップ１０６において、割込み情報保持部５ａをセットし、ステップ１０７において、制御部５から制御線７を介してＣＰＵ１に割込みを要求する。そして、ステップ１０８において、ＣＰＵ１又はＤＭＡデバイス２に１ビットエラー訂正後のデータが送られ、主記憶装置６への読み出しアクセスサイクルが終了する。
【００３６】
図１１は、ＣＰＵ１の主記憶６装置への読み出しアクセスにおいて、主記憶装置６からの読み出しデータに１ビットエラーがない場合の動作を表している。また、図１２は、ＣＰＵ１の主記憶装置６への読み出しアクセスにおいて、主記憶装置６からの読み出しデータに１ビットエラーがある場合の動作を表している。
【００３７】
図１２に示した動作は、図１１に示した動作に加え、ＥＣＣ実行部３から制御部５に１ビットエラー報告線１４を介しての１ビットエラーの報告、割込み情報保持部５ａのセット及び制御部５からの制御線７の中の割込み要求線を介してのＣＰＵ１への割込み要求の動作が加わっている。また、ＣＰＵ１には、ＥＣＣ実行部３によりエラー訂正後のデータが送られる。
【００３８】
本発明の一実施形態においては、ＥＣＣ実行部３により、１ビットエラーが検出された場合、主記憶装置６の内容の訂正は、制御部５により要求された割込みの処理ルーチンで行う。
【００３９】
図１３は、上記割込み処理ルーチンにおける主記憶装置６の内容訂正の動作フローチャートである。主記憶装置６の内容は、ＥＣＣ実行部３により訂正されたデータを主記憶６に書き戻せば訂正される。具体的には、主記憶装置６の１ビットエラーが発生したアドレスからＣＰＵ１が読み出しを行い、読み出したデータを主記憶装置６に書き戻せばよい。
【００４０】
この読み出しと書き戻しの間に、主記憶装置６の１ビットエラーの発生したアドレスに新たにデータが書き込まれた場合、主記憶装置６への訂正データ書き戻しにより主記憶装置６の内容が古いデータに戻される恐れがある。１ビットエラーの発生したアドレスへの新たなデータの書き込みはＤＭＡデバイス２によるか、ＣＰＵ１の１ビットエラー割込みよりもレベルの高い割込み処理ルーチンにより行われる。
【００４１】
そこで、本発明の一実施形態においては、図１３のステップ２００及び２０１に示すように、１ビットエラー発生アドレスからの読み出しと書き戻しの前にＤＭＡ制御情報保持部５ｂをセットし、ＤＭＡを禁止し、ＣＰＵ１を割込み禁止状態にする。これにより、１ビットエラー発生アドレスへの新たなデータの書き込みを禁止している。
【００４２】
そして、ステップ２０２において、制御部５はアドレス保持部４に格納されたエラー発生アドレスを読み出す。次に、ステップ２０３において、読み出したエラー発生アドレスからバーストで、つまり連続して主記億装置６からデータを読み出す。そして、ステップ２０４において、エラー訂正されたデータを、主記憶装置６のエラーが発生したアドレスにバーストで書き込む。
【００４３】
次に、ステップ２０５において、制御部５は、割り込み情報保持部５ａの内容をクリアし、割り込み要求を解除する。続いて、ステップ２０６において、制御部５は、ＣＰＵ１を割り込み許可状態とする。そして、ステップ２０７において、ＤＭＡ制御情報保持部５ｂの内容をクリアし、ＤＭＡを許可する。
なお、アドレス保持部４には、１ビットエラーの発生した最新のアドレスが格納されているため、バースト転送にて１ビットエラーが複数回発生した場合は、最後の１ビットエラー発生アドレスのみがアドレス保持部４に格納される。本発明の一実施形態においては、１ビットエラー発生アドレスからの読み出しと訂正データの書き戻しとをバーストで行うことにより、バースト転送において複数回１ビットエラーが発生した場合にも対応している。図１４は、アドレス保持部４からの１ビットエラー発生アドレスの読み出し動作を示している。
【００４４】
図１５は、ＣＰＵ１の通常の外部バスＩ／Ｆを使用した例であって、主記憶装置６にバーストモードを備えるＤＲＡＭを使用した場合の、主記憶装置６からＣＰＵ１のキャッシュメモリ１Ｃへのデータの転送例におけるタイミングチャートである。この図１５に示すように、ＣＰＵ１の通常の外部バスＩ／Ｆを使用した場合、４つのデータを転送するためには、１回のリードアクセスを４回実行しなければならないことになる。
【００４５】
図１６は、ＣＰＵ１のバースト転送用の外部バスＩ／Ｆを使用した例であって、主記憶装置６にバーストモードを備えるＤＲＡＭを使用した場合の、主記憶装置６からＣＰＵ１のキャッシュメモリ１Ｃへのデータの転送例におけるタイミングチャートである。
【００４６】
この図１６に示すように、ＤＲＡＭの連続アクセスを高速に実行できるバーストモードを使用するため、主記憶装置６からＣＰＵ１のキャッシュメモリ１Ｃへのデータ転送を高速に行うことができる。図１６では、バーストモード使用により一定間隔で連続してデータが読み出されている。
【００４７】
ここで、主記憶装置６のリードアクセス時間を６０ｎｓ、バーストモードによるデータ読み出し間隔を１０ｎｓ、ＥＣＣ実行時間を１５ｎｓとして、図１５に示した例と、図１６に示した例とを比較する。この比較結果から、ＣＰＵ１のバースト転送用の外部Ｉ／Ｆを使用することにより、通常の外部バスＩ／Ｆを使用するよりも主記憶装置６からＣＰＵ１のキャッシュメモリへデータの転送を１９５ｎｓ（３００ｎｓ−１０５ｎｓ）短縮できる。
【００４８】
図１７は、ＣＰＵ１の通常の外部バスＩ／Ｆを使用した例であって、主記憶装置６にバーストモードを備えるＤＲＡＭを使用した場合の、ＣＰＵ１のキャッシュメモリ１Ｃから主記憶装置６へのデータの転送例におけるタイミングチャートである。この図１７に示すように、ＣＰＵ１の通常の外部バスＩ／Ｆを使用した場合、４つのデータを転送するためには、１回のライトアクセスを４回実行しなければならないことになる。
【００４９】
図１８は、ＣＰＵ１のバースト転送用の外部バスＩ／Ｆを使用した例であって、主記憶装置６にバーストモードを備えるＤＲＡＭを使用した場合の、ＣＰＵ１のキャッシュメモリ１Ｃから主記憶装置６へのデータの転送例におけるタイミングチャートである。
【００５０】
この図１８に示すように、ＤＲＡＭの連続アクセスを高速に実行できるバーストモードを使用するため、ＣＰＵ１のキャッシュメモリ１Ｃから主記憶装置６へのデータの転送を高速に行うことができる。図１８では、バーストモード使用により一定間隔で連続してデータが書き込まれている。そして、１ビットエラーが検出された場合には、エラーが検出されたデータのアドレスを保持しておく。そして、ＣＰＵ１の割り込みを禁止し、保持したアドレスのデータのエラー訂正を実行した後に、これらのデータを主記億装置６に書き込み、ＣＰＵ１の割り込み禁止を解除する。
【００５１】
ここで、主記憶装置６のライトアクセス時間とＥＣＣ実行時間の和を４５ｎｓ、バーストモードによるデータ書き込み間隔を１０ｎｓとして、図１７に示した例と、図１８に示した例とを比較する。この比較結果から、ＣＰＵ１のバースト転送用の外部Ｉ／Ｆを使用することにより、通常の外部バスＩ／Ｆを使用するよりもＣＰＵ１のキャッシュメモリ１Ｃから主記憶装置６へデータの転送を１０５ｎｓ（１８０ｎｓ−７５ｎｓ）短縮できる。
【００５２】
以上のように、本発明の一実施形態によれば、ＣＰＵ１のバースト転送用Ｉ／Ｆを使用して、主記億装置６からキャッシュメモリ１Ｃへ、又はキャッシュメモリ１Ｃから主記億装置６へ、ＥＣＣ実行部３を介してデータ転送を実行する場合に、１ビットエラーが検出されたデータのアドレスを保持しておく。そして、ＣＰＵ１の割り込みを禁止し、保持したアドレスのデータのエラー訂正を実行した後に、これらのデータを主記億装置６に書き込み、ＣＰＵ１の割り込み禁止を解除するように構成したので、ＣＰＵのバースト転送用Ｉ／Ｆを使用して、キャッシュメモリの内容の更新を高速に行うと共に、ＥＣＣ機構により１ビットエラーが検出された場合に、主記憶装置の内容を訂正可能なデータ記憶制御方法及び装置を実現することができる。
【００５３】
なお、上述した例においては、ＤＭＡデバイス２を有するシステムに適用した例であるが、このＤＭＡデバイス２を有していないシステムに対しても、本発明は適用可能である。
【００５４】
【発明の効果】
本発明は、以上説明したように構成されているため、次のような効果がある。ＣＰＵのバースト転送用Ｉ／Ｆを使用して、主記億手段からＣＰＵ内のキャッシュメモリへ、又はキャッシュメモリから主記億手段へ、ＥＣＣ実行部を介してデータ転送を実行する場合に、１ビットエラーが検出されたデータのアドレスを保持しておく。そして、ＣＰＵの割り込みを禁止し、保持したアドレスのデータのエラー訂正を実行した後に、これらのデータを主記億手段に書き込み、ＣＰＵ１の割り込み禁止を解除する。
したがって、ＣＰＵのバースト転送用Ｉ／Ｆを使用して、キャッシュメモリの内容の更新を高速に行うと共に、ＥＣＣ実行部により１ビットエラーが検出された場合に、主記憶手段の内容を訂正可能なデータ記憶制御方法及び装置を実現することができる。
【００５５】
また、ＥＣＣ機構によるエラー訂正動作により、主記憶手段のデータの１ビット誤りが訂正され、訂正不可能な２ビットエラーが発生する確率を低くし、主記憶手段の信頼性を高くすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の全体概略図である。
【図２】ＣＰＵの通常の外部バスＩ／Ｆを用いた場合のリードサイクルを示すタイミングチャートである。
【図３】ＣＰＵの通常の外部バスＩ／Ｆを用いた場合のライトサイクルを示すタイミングチャートである。
【図４】ＣＰＵの通常の外部バスＩ／Ｆを用いた場合のウェイトサイクルを挿入したリードサイクルを示すタイミングチャートである。
【図５】ＣＰＵの通常の外部バスＩ／Ｆを用いた場合のウェイトサイクルを挿入したライトサイクルを示すタイミングチャートである。
【図６】ＣＰＵのバースト転送用の外部バスＩ／Ｆを用いた場合のリードサイクルを示すタイミングチャートである。
【図７】ＣＰＵのバースト転送用の外部バスＩ／Ｆを用いた場合のライトサイクルを示すタイミングチャートである。
【図８】ＣＰＵの通常のバスＩ／Ｆを用いた場合において、１ビットエラーが発生した際の主記憶装置の内容を訂正するサイクルを示すタイミングチャートである。
【図９】本発明の一実施形態におけるＣＰＵから主記憶装置への書き込みアクセスを表す図である。
【図１０】本発明の一実施例おける主記憶装置への読み出しアクセスの動作フローチャートである。
【図１１】ＣＰＵの主記憶装置への読み出しアクセスにおいて、主記憶装置からの読み出しデータに１ビットエラーがない場合の動作を表す図である。
【図１２】ＣＰＵの主記憶装置への読み出しアクセスにおいて、主記憶装置からの読み出しデータに１ビットエラーがある場合の動作を表す図である。
【図１３】割込み処理ルーチンにおける主記憶装置の内容訂正の動作フローチャートである。
【図１４】アドレス保持部からの１ビットエラーを発生したデータのアドレスの読み出し動作を示す図である。
【図１５】ＣＰＵの通常の外部バスＩ／Ｆを使用し、主記憶装置にバーストモードを備えるＤＲＡＭを使用した場合の、主記憶装置からＣＰＵのキャッシュメモリへのデータの転送例を示すタイミングチャートである。
【図１６】ＣＰＵのバースト転送用の外部バスＩ／Ｆを使用し、主記憶装置にバーストモードを備えるＤＲＡＭを使用した場合の、主記憶装置からＣＰＵのキャッシュメモリへのデータの転送例を示すタイミングチャートである。
【図１７】ＣＰＵの通常の外部バスＩ／Ｆを使用し、主記憶装置にバーストモードを備えるＤＲＡＭを使用した場合の、ＣＰＵのキャッシュメモリから主記憶装置へのデータの転送例を示すタイミングチャートである。
【図１８】ＣＰＵのバースト転送用の外部バスＩ／Ｆを使用し、主記憶装置にバーストモードを備えるＤＲＡＭを使用した場合の、ＣＰＵのキャッシュメモリから主記憶装置へのデータの転送例を示すタイミングチャートである。
【符号の説明】
１連続したアドレスのデータを転送するバースト転送用の外部バスインタフェースを有するＣＰＵ
１Ｃキャッシュメモリ
２ＤＭＡ実施可能なデバイス
３ＥＣＣ実行部
４アドレス保持部
５制御部
５ａ割込み情報保持部
５ｂＤＭＡ制御情報保持部
６主記憶装置
７制御線
８アドレスバス
９データバス
１０メモリ制御線
１１メモリアドレスバス
１２メモリデータバス
１３システム制御線
１４１ビットエラー報告線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data storage control method and apparatus capable of high-speed access while maintaining high reliability of a main storage device in a computer system through ECC execution.
[0002]
[Prior art]
Some CPUs have a cache memory for storing a part of the contents of the main storage device for the purpose of high-speed access to the main storage device. In such a CPU, when a miss occurs in the cache memory, data having different addresses only from the address of the access data and the lower fixed-length bits are continuously read from the main memory, stored in the cache memory, and stored in the cache memory. Update the content.
[0003]
At this time, in the case of the write-back cache memory, the data stored in the updated portion of the cache memory is written back to the main storage device before the cache memory is updated. Access to the main storage device at this time is also continuous writing of data different from the access data to the main storage device only in the lower fixed bits.
[0004]
Such continuous access to data having different addresses only in the address of the access data and the lower fixed length bits is called burst access. Read is called burst read, and write is called burst write.
[0005]
Some memory devices are capable of burst access for the purpose of speeding up access to consecutive addresses. Some recent CPUs include an external bus I / F (interface) for burst transfer corresponding to the memory element for the purpose of speeding up the update of the contents of the cache memory.
[0006]
In a normal external bus I / F, the length of one bus cycle can be controlled externally by a wait signal, but it does not support burst access of a memory element, and when updating the contents of a cache memory, This is dealt with by repeating one bus cycle.
[0007]
The external bus I / F for burst transfer can complete the burst access in one bus cycle, and can update the contents of the cache memory faster than the normal bus I / F. Generally, an external bus I / F for burst transfer of a CPU has a fixed bus cycle length, and the length of one bus cycle cannot be controlled from the outside by a wait signal.
[0008]
In the field of semiconductors, miniaturization technology has made significant progress. In various memory devices, the storage capacity per memory device increases due to the progress of this miniaturization technology, but the amount of accumulated charge is reduced due to the reduction of the volume occupied by one memory cell, and the probability of occurrence of micro defects is increased. Due to external factors such as the application of electrical noise accompanying an increase in operation speed, the probability of occurrence of error bits in the data increases.
[0009]
An ECC mechanism is known as a method for improving data reliability in a memory device. In the ECC mechanism, a check bit is generated from a data bit using an extended Hamming code, and the data bit and the check bit are written in a memory device. At the time of reading, a syndrome is generated from the data bit read from the memory device and the check bit, and 1-bit error correction and 2-bit error detection are performed by this syndrome.
[0010]
[Problems to be solved by the invention]
Conventionally, when performing error detection and correction on the main memory by the ECC mechanism, a normal external bus I / F has been used. When a 1-bit error is detected by the ECC mechanism during read access to the main storage device, the data corrected by the ECC mechanism is sent to the CPU, and the corrected data is written to the main storage device. The contents of the storage device are corrected. At this time, the bus cycle becomes longer by the write time of the main storage device than the read access when no error is detected, but the length of the bus cycle is controlled by the wait signal.
[0011]
When error detection and correction by the ECC mechanism is performed using the burst transfer I / F instead of the above-described normal external bus I / F, the cache memory is faster than when the normal external bus I / F is used. Can be updated.
[0012]
However, if a 1-bit error is detected by the ECC mechanism during read access to the main storage device, the data corrected by the ECC mechanism is sent to the CPU, but the burst transfer I / F has a bus cycle length. Is fixed, it is impossible to wait, and correction data cannot be written into the main storage device to correct the contents of the main storage device.
In this case, if the data in the main storage device is left including a 1-bit error, the probability of occurrence of an uncorrectable 2-bit error increases, and the reliability of the main storage device decreases.
[0013]
The object of the present invention is to use the burst transfer I / F of the CPU to update the contents of the cache memory at a high speed, and to change the contents of the main storage device when a 1-bit error is detected by the ECC mechanism. It is to realize a data storage control method and apparatus that can be corrected.
[0014]
[Means for Solving the Problems]
(1) In order to achieve the above object, the present invention is configured as follows. That is, in a data storage control method of a computer system having a CPU having an external bus interface for burst transfer for transferring data at continuous addresses, a main storage means, and an ECC execution unit for performing error detection and correction of data. When the ECC execution unit detects that there is an error in the read data, the ECC execution unit holds the address of the erroneous data, and the ECC execution unit When an error in data is detected, the interrupt information is held, an interrupt request is sent to the CPU, the CPU is disabled in the interrupt processing routine of the CPU, and the stored address and lower order are stored from the main storage means. Read a plurality of data with different addresses only for the fixed-length bits of Performs error correction by CC executing unit, a plurality of data which corrects errors The CPU Write back to the main memory, clear the interrupt information, and set the CPU in the interrupt enabled state.
[0015]
1-bit error when transferring data from the main memory means to the cache memory in the CPU or from the cache memory to the main memory means via the ECC execution unit using the burst transfer I / F of the CPU The address of the data in which is detected is held. Then, after interrupting the CPU and correcting the error of the data at the held address, the CPU writes the data to the main memory and cancels the CPU interrupt prohibition.
Therefore, the CPU can use the burst transfer I / F to update the contents of the cache memory at a high speed and correct the contents of the main storage means when a 1-bit error is detected by the ECC execution unit. A data storage control method can be realized.
[0016]
(2) A CPU having an external bus interface for burst transfer for transferring data at continuous addresses, a DMA device capable of direct memory access, a main storage means, and an ECC execution unit for performing error detection and correction of data In the data storage control method of the computer system having the above, when the ECC execution unit detects that the read data is requested to be read from the CPU or DMA device and the read data is erroneous The address of erroneous data is held, and when an error in the data is detected by the ECC execution unit, interrupt information is held, an interrupt request is sent to the CPU, and the CPU interrupt processing routine executes the DMA Prohibit direct memory access by device and disable CPU interrupt Read a plurality of data with different addresses only from the held address and the lower fixed-length bits from the main storage device, execute error correction on the read data by the ECC execution unit, and correct the errors The The CPU Write back to the main memory, clear the interrupt information, enable direct memory access by the DMA device, and allow the CPU to interrupt.
[0017]
(3) Further, a data storage control device for a computer system having a CPU having an external bus interface for burst transfer for transferring data at consecutive addresses, a main storage means, and an ECC execution unit for performing error detection and correction of data In this case, when the ECC execution unit detects that the read data is requested to be read from the CPU and the ECC execution unit detects that there is an error in the read data, the address holding is performed. When an error in data is detected by the ECC execution unit, an interrupt information is set in the interrupt information holding unit, and an interrupt request is made to the CPU. In the interrupt processing routine of the CPU, the CPU is prohibited from interrupting and stored in the address holding unit from the main storage means. Read-out address and the lower fixed-length bit only a plurality of data having different addresses, a plurality of data read out by performing error correction by the ECC execution unit, a plurality of data which corrects errors The CPU A controller that writes back to the main memory, clears the interrupt information in the interrupt information holding unit, and sets the CPU in an interrupt-permitted state.
[0018]
1-bit error when transferring data from the main memory means to the cache memory in the CPU or from the cache memory to the main memory means via the ECC execution unit using the burst transfer I / F of the CPU The address of the data in which is detected is held in the address holding unit. Then, the CPU interrupt is prohibited by the control unit, and after the error data is executed by the ECC execution unit for the address data held in the address holding unit, these data are written in the main storage means, and the CPU interrupt Remove the ban.
Therefore, the CPU can use the burst transfer I / F to update the contents of the cache memory at a high speed and correct the contents of the main storage means when a 1-bit error is detected by the ECC execution unit. A data storage control device can be realized.
[0019]
(4) A CPU having an external bus interface for burst transfer for transferring data at continuous addresses, a DMA device capable of direct memory access, a main storage means, and an ECC execution unit for performing error detection and correction of data In the data storage control device of the computer system having the above, when the CPU or DMA device requests reading of data to the main storage means, and the ECC execution unit detects that the read data has an error The address holding unit that holds the address of the erroneous data, the interrupt information holding unit that holds the CPU interrupt information, the DMA control information holding unit that holds the control information of the DMA device, and the ECC execution unit When an error is detected, interrupt information is set in the interrupt information holding unit. The CPU makes an interrupt request, sets the DMA control information in the DMA control information section in the interrupt processing routine of the CPU, prohibits direct memory access by the DMA device, disables the CPU, and disables the main memory. Read out a plurality of data having different addresses only from the address held in the address holding unit and the lower fixed-length bits from the means, execute error correction on the read data by the ECC execution unit, and Data The CPU Write back to the main memory, clear the interrupt information in the interrupt information holding unit, set the CPU in the interrupt enabled state, clear the control information in the DMA control information holding unit, and set the direct memory access by the DMA device in the enabled state. A control unit.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
FIG. 1 is an overall schematic configuration diagram of a data storage control apparatus according to an embodiment of the present invention. In FIG. 1, 1 is a CPU having an external bus interface for burst transfer for transferring data at continuous addresses and a cache memory 1C, and 2 is a device capable of executing DMA (direct memory access).
[0021]
An ECC execution unit 3 performs error detection and correction of data from the main storage device 6, and 4 is an address holding unit. The address holding unit 4 holds an address of data including a 1-bit error when a 1-bit error is detected when data is read from the main storage device 6 by the ECC execution unit 3.
[0022]
An interrupt information holding unit 5 a is set when a 1-bit error is detected when data is read from the main storage device 6 by the ECC execution unit 3.
[0023]
Reference numeral 5b denotes a DMA control information holding unit. When the DMA control information holding unit 5b is set, access of the DMA device 2 to the main storage device 6 is prohibited. Reference numeral 5 denotes a control unit, which includes an interrupt information holding unit 5a and a DMA control information holding unit 5b. The control unit 5 controls the access to the main storage device 6 and the ECC execution unit 3 and the address holding unit 4. When the interrupt holding unit 5a is set, the interrupt request line included in the control line 7 is set. Through CPU 1 to make an interrupt request.
[0024]
8 is an address bus, 9 is a data bus, 10 is a memory control line, 11 is a memory address bus, and 12 is a memory data bus. Reference numeral 13 denotes a system control line, and the control unit 5 controls the ECC execution unit 3 and the address holding unit 4 via the system control line 13. Reference numeral 14 denotes a 1-bit error report line, and the ECC execution unit 3 reports the error to the control unit 5 via the 1-bit error report line 14 when a 1-bit error is detected.
[0025]
2 and 3 are timing charts showing a read cycle and a write cycle when the normal external bus I / F of the CPU 1 is used, and is an example in the case where the bus cycle is minimum. In the example of FIGS. 2 and 3, the length of the bus cycle is 3 bus clock cycles.
[0026]
The external bus I / F of the CPU 1 samples a wait signal from the outside at the rising edge of each bus clock, and if the value of the wait signal is “H” level, the bus cycle is terminated by the bus clock.
[0027]
4 and 5 are timing charts when the normal external bus I / F of the CPU 1 is used and when wait cycles are inserted from the outside by 3 bus clock cycles. 4 shows a read cycle, and FIG. 5 shows a write cycle. In the example shown in FIGS. 4 and 5, the period during which the wait signal is at the “L” level is longer by 3 bus clock cycles than the example shown in FIGS.
[0028]
6 and 7 are timing charts in the case where the burst transfer external bus I / F of the CPU 1 is used and the transfer length is 4. FIG. Since it is a burst transfer, the addresses A1, A2, A3, and A4 differ from each other only in the lower bits. Data D1, D2, D3, and D4 are data stored at addresses A1, A2, A3, and A4, respectively. The external bus I / F for burst transfer of the CPU 1 has a fixed bus cycle length, and the bus cycle length cannot be controlled by a wait signal from the outside.
[0029]
Conventionally, when executing error detection and correction by the ECC mechanism for the main storage device 6, the normal external bus I / F of the CPU 1 has been used. In other words, when a 1-bit error is detected by the ECC execution unit 3 during read access to the main storage device 6, the data corrected by the ECC execution unit 3 is sent to the CPU 1, and the main storage device 6 is corrected. Later data is written, and the contents of the main storage device 6 are corrected.
[0030]
When this error is detected, the bus cycle becomes longer by the write time of the main storage device 6 than the read access when no error is detected, but the length of the bus cycle is controlled by the wait signal.
[0031]
FIG. 8 is a timing chart showing a bus cycle when a normal external bus I / F is used and a 1-bit error is detected by the ECC execution unit 3 during read access to the main storage device 6. In FIG. 8, the memory element read access cycle is a read access when no error is detected. If an error is detected, a memory element write access cycle is added to the memory read access cycle. This memory element write access cycle is a portion in which the bus cycle is extended by correcting the contents of the main memory 6.
[0032]
In the memory element read access cycle, the memory element access time is 60 ns and the ECC time is 15 ns. In the memory element write access cycle, the memory element access time is 45 ns.
[0033]
FIG. 9 shows a write access operation to the main storage device 6 of the CPU 1 in one embodiment of the present invention. In FIG. 9, the write data of the CPU 1 is sent to the ECC execution unit 3 via the data bus 9. Then, the ECC execution unit 3 generates check bits for the write data sent to the ECC execution unit 3, and the CPU 1 write data and check bits are written to the main storage device 6 via the memory data bus 12. It is.
[0034]
FIG. 10 is an operation flowchart of read access to the main storage device 6 according to the embodiment of the present invention. In step 100 of FIG. 10, if there is a read access to the main storage device 6 by the CPU 1 or the DMA device 2, the process proceeds to step 101 and data is read from the main storage device 6. Next, in step 102, the ECC execution unit 3 detects an error in the read data from the main storage device 6. In step 103, if there is no 1-bit error in the read data from the main storage device 6, the process proceeds to step 104, where the read data is sent to the CPU 1 or the DMA device 2, and the read access cycle to the main storage device 6 is completed. finish.
[0035]
In step 103, when a 1-bit error is detected from the read data from the main storage device 6, the process proceeds to step 105, and the address of the data in which the 1-bit error is detected is stored in the address holding unit 4. Next, in step 106, the interrupt information holding unit 5a is set. In step 107, the control unit 5 requests the CPU 1 for an interrupt via the control line 7. In step 108, the data after 1-bit error correction is sent to the CPU 1 or the DMA device 2, and the read access cycle to the main storage device 6 is completed.
[0036]
FIG. 11 shows an operation when there is no 1-bit error in the read data from the main storage device 6 in the read access to the main storage device 6 of the CPU 1. FIG. 12 shows the operation when there is a 1-bit error in the read data from the main storage device 6 in the read access to the main storage device 6 by the CPU 1.
[0037]
In addition to the operation shown in FIG. 11, the operation shown in FIG. 12 reports a 1-bit error from the ECC execution unit 3 to the control unit 5 via the 1-bit error report line 14, sets the interrupt information holding unit 5a, and An operation of an interrupt request to the CPU 1 via the interrupt request line in the control line 7 from the control unit 5 is added. Further, the data after error correction is sent to the CPU 1 by the ECC execution unit 3.
[0038]
In one embodiment of the present invention, when a 1-bit error is detected by the ECC execution unit 3, the content of the main storage device 6 is corrected by an interrupt processing routine requested by the control unit 5.
[0039]
FIG. 13 is an operation flowchart of content correction of the main storage device 6 in the interrupt processing routine. The contents of the main storage device 6 are corrected by writing the data corrected by the ECC execution unit 3 back to the main memory 6. Specifically, the CPU 1 may read from the address where the 1-bit error has occurred in the main storage device 6 and write the read data back to the main storage device 6.
[0040]
If data is newly written to the address where the 1-bit error has occurred in the main storage device 6 between this read and write back, the contents of the main storage device 6 are out of date by writing back the corrected data to the main storage device 6. There is a risk of being returned to the data. Writing new data to the address where the 1-bit error has occurred is performed by the DMA device 2 or by an interrupt processing routine having a higher level than the 1-bit error interrupt of the CPU 1.
[0041]
Therefore, in one embodiment of the present invention, as shown in steps 200 and 201 of FIG. 13, the DMA control information holding unit 5b is set before reading from and writing back to the 1-bit error occurrence address, thereby prohibiting DMA. Then, the CPU 1 is set in the interrupt disabled state. This prohibits the writing of new data to the 1-bit error occurrence address.
[0042]
In step 202, the control unit 5 reads the error occurrence address stored in the address holding unit 4. Next, in step 203, data is read from the main memory device 6 in bursts from the read error occurrence address, that is, continuously. In step 204, the error-corrected data is written in bursts at the address where the error occurred in the main storage device 6.
[0043]
Next, in step 205, the control unit 5 clears the contents of the interrupt information holding unit 5a and cancels the interrupt request. Subsequently, in step 206, the control unit 5 places the CPU 1 in an interrupt enabled state. In step 207, the contents of the DMA control information holding unit 5b are cleared and DMA is permitted.
Since the latest address where a 1-bit error has occurred is stored in the address holding unit 4, if a 1-bit error occurs multiple times during burst transfer, only the last 1-bit error occurrence address is the address. It is stored in the holding unit 4. In one embodiment of the present invention, a case where a 1-bit error occurs a plurality of times in burst transfer by reading from a 1-bit error occurrence address and writing back correction data in a burst is also supported. FIG. 14 shows a read operation of the 1-bit error occurrence address from the address holding unit 4.
[0044]
FIG. 15 shows an example in which the normal external bus I / F of the CPU 1 is used, and data from the main storage device 6 to the cache memory 1C of the CPU 1 when a DRAM having a burst mode is used as the main storage device 6. It is a timing chart in the example of transfer. As shown in FIG. 15, when the normal external bus I / F of the CPU 1 is used, in order to transfer four data, one read access must be executed four times.
[0045]
FIG. 16 shows an example in which the external bus I / F for burst transfer of the CPU 1 is used, and when the DRAM having the burst mode is used for the main storage device 6, the cache memory 1 C of the CPU 1 is transferred from the main storage device 6. 6 is a timing chart in an example of data transfer.
[0046]
As shown in FIG. 16, since a burst mode capable of executing continuous DRAM access at high speed is used, data transfer from the main storage device 6 to the cache memory 1C of the CPU 1 can be performed at high speed. In FIG. 16, data is continuously read out at regular intervals by using the burst mode.
[0047]
Here, assuming that the read access time of the main storage device 6 is 60 ns, the data reading interval in the burst mode is 10 ns, and the ECC execution time is 15 ns, the example shown in FIG. 15 is compared with the example shown in FIG. From this comparison result, by using the external I / F for burst transfer of the CPU 1, data transfer from the main storage device 6 to the cache memory of the CPU 1 is performed by 195 ns (300 ns) rather than using the normal external bus I / F. −105 ns).
[0048]
FIG. 17 shows an example in which the normal external bus I / F of the CPU 1 is used, and data from the cache memory 1C of the CPU 1 to the main storage device 6 when a DRAM having a burst mode is used for the main storage device 6. It is a timing chart in the example of transfer. As shown in FIG. 17, when the normal external bus I / F of the CPU 1 is used, in order to transfer four data, one write access must be executed four times.
[0049]
FIG. 18 shows an example in which an external bus I / F for burst transfer of the CPU 1 is used. When a DRAM having a burst mode is used for the main storage device 6, the cache memory 1 C of the CPU 1 is transferred to the main storage device 6. 6 is a timing chart in an example of data transfer.
[0050]
As shown in FIG. 18, since the burst mode capable of executing continuous DRAM access at high speed is used, data transfer from the cache memory 1C of the CPU 1 to the main storage device 6 can be performed at high speed. In FIG. 18, data is continuously written at regular intervals by using the burst mode. If a 1-bit error is detected, the address of the data where the error is detected is held. Then, after interrupting the CPU 1 and correcting the error of the stored address data, the CPU 1 writes the data to the main storage device 6 and cancels the CPU 1 interrupt prohibition.
[0051]
Here, the example shown in FIG. 17 is compared with the example shown in FIG. 18, assuming that the sum of the write access time and ECC execution time of the main storage device 6 is 45 ns and the data write interval in the burst mode is 10 ns. From this comparison result, by using the external I / F for burst transfer of the CPU 1, the data transfer from the cache memory 1 C of the CPU 1 to the main storage device 6 is 105 ns (in comparison with the normal external bus I / F). 180 ns-75 ns).
[0052]
As described above, according to one embodiment of the present invention, using the burst transfer I / F of the CPU 1, the main memory device 6 to the cache memory 1 C, or the cache memory 1 C to the main memory device 6. When data transfer is executed via the ECC execution unit 3, the address of data in which a 1-bit error is detected is held. Since the CPU 1 interrupt is prohibited and error correction of the data at the held address is executed, these data are written in the main storage device 6 to cancel the CPU 1 interrupt prohibition. Data storage control method and apparatus capable of performing high-speed updating of cache memory contents using transfer I / F and correcting contents of main storage device when 1-bit error is detected by ECC mechanism Can be realized.
[0053]
In the above-described example, the present invention is applied to a system having the DMA device 2, but the present invention can be applied to a system that does not have the DMA device 2.
[0054]
【The invention's effect】
Since the present invention is configured as described above, the following effects are obtained. When executing data transfer via the ECC execution unit from the main memory means to the cache memory in the CPU or from the cache memory to the main memory means using the burst transfer I / F of the CPU, 1 The address of the data where the bit error is detected is held. Then, the CPU interrupt is prohibited and error correction of the data at the held address is executed. Then, these data are written in the main memory means, and the CPU 1 interrupt prohibition is canceled.
Therefore, the CPU can use the burst transfer I / F to update the contents of the cache memory at a high speed and correct the contents of the main storage means when a 1-bit error is detected by the ECC execution unit. A data storage control method and apparatus can be realized.
[0055]
Further, the error correction operation by the ECC mechanism corrects the 1-bit error of the data in the main storage means, thereby reducing the probability that an uncorrectable 2-bit error will occur and increasing the reliability of the main storage means. .
[Brief description of the drawings]
FIG. 1 is an overall schematic diagram of an embodiment of the present invention.
FIG. 2 is a timing chart showing a read cycle when a normal external bus I / F of a CPU is used.
FIG. 3 is a timing chart showing a write cycle when a normal external bus I / F of a CPU is used.
FIG. 4 is a timing chart showing a read cycle in which a wait cycle is inserted when a normal external bus I / F of a CPU is used.
FIG. 5 is a timing chart showing a write cycle in which a wait cycle is inserted when a normal external bus I / F of a CPU is used.
FIG. 6 is a timing chart showing a read cycle when an external bus I / F for burst transfer of a CPU is used.
FIG. 7 is a timing chart showing a write cycle when an external bus I / F for burst transfer of a CPU is used.
FIG. 8 is a timing chart showing a cycle for correcting the contents of the main storage device when a 1-bit error occurs when a normal bus I / F of the CPU is used.
FIG. 9 is a diagram illustrating a write access from the CPU to the main storage device according to the embodiment of the present invention.
FIG. 10 is an operational flowchart of read access to the main storage device in one embodiment of the present invention.
FIG. 11 is a diagram illustrating an operation when there is no 1-bit error in read data from the main storage device in a read access to the main storage device by the CPU.
FIG. 12 is a diagram illustrating an operation when there is a 1-bit error in read data from the main storage device in a read access to the main storage device by the CPU.
FIG. 13 is an operation flowchart of content correction of the main storage device in an interrupt processing routine.
FIG. 14 is a diagram illustrating an operation of reading an address of data in which a 1-bit error has occurred from an address holding unit.
FIG. 15 is a timing chart showing an example of data transfer from the main storage device to the CPU cache memory when a normal external bus I / F of the CPU is used and a DRAM having a burst mode is used as the main storage device; It is.
FIG. 16 shows an example of data transfer from the main storage device to the CPU cache memory when a DRAM having a burst mode is used as the main storage device using an external bus I / F for burst transfer of the CPU. It is a timing chart.
FIG. 17 is a timing chart showing an example of data transfer from the cache memory of the CPU to the main storage when a normal external bus I / F of the CPU is used and a DRAM having a burst mode is used as the main storage. It is.
FIG. 18 shows an example of data transfer from the cache memory of the CPU to the main memory when the external bus I / F for burst transfer of the CPU is used and a DRAM having a burst mode is used as the main memory. It is a timing chart.
[Explanation of symbols]
1 CPU having an external bus interface for burst transfer for transferring data at consecutive addresses
1C cache memory
2 DMA-enabled devices
3 ECC execution section
4 Address holding part
5 Control unit
5a Interrupt information holding part
5b DMA control information holding unit
6 Main memory
7 Control line
8 Address bus
9 Data bus
10 Memory control line
11 Memory address bus
12 Memory data bus
13 System control line
14 1-bit error reporting line

Claims

A bus interface for transferring data at consecutive addresses, a CPU having an external bus interface for burst transfer whose bus cycle length is fixed , a main storage means, and an ECC for performing error detection and correction of data In a data storage control method for a computer system having an execution unit,
When reading of data from the CPU to the main storage means is requested and the ECC execution unit detects that there is an error in the read data, the address of the erroneous data is held,
When an error in data is detected by the ECC execution unit, interrupt information is held, an interrupt request is sent to the CPU,
In the interrupt processing routine of the CPU, the CPU is prohibited from interrupting, and a plurality of data having different addresses only from the stored address and the lower fixed length bits are read from the main storage means,
The ECC execution unit performs error correction on the plurality of read data, and the CPU writes back the plurality of data corrected in error to the main storage unit,
A data storage control method, wherein the interrupt information is cleared and the CPU is set in an interrupt enabled state.

A bus interface for transferring data at consecutive addresses, the CPU having a burst transfer external bus interface having a fixed bus cycle length, a DMA device capable of direct memory access, and a main storage means In a data storage control method of a computer system having an ECC execution unit for performing error detection and correction of data,
When reading of data from the CPU or DMA device to the main storage means is requested and the ECC execution unit detects that there is an error in the read data, the address of the erroneous data is held,
When an error in data is detected by the ECC execution unit, interrupt information is held, an interrupt request is sent to the CPU,
In the CPU interrupt processing routine, direct memory access by the DMA device is prohibited, the CPU is disabled, and a plurality of data with different addresses are read from the main memory means only for the held fixed address and the lower fixed-length bits. ,
The ECC execution unit performs error correction on the plurality of read data, and the CPU writes back the plurality of data corrected in error to the main storage unit,
A data storage control method comprising: clearing the interrupt information, enabling direct memory access by the DMA device, and enabling the CPU in an interrupt enabled state.

A bus interface for transferring data at consecutive addresses, a CPU having an external bus interface for burst transfer whose bus cycle length is fixed , a main storage means, and an ECC for performing error detection and correction of data In a data storage control device of a computer system having an execution unit,
An address holding unit for holding an address of erroneous data when the ECC execution unit detects that the read data is requested to be read from the CPU and the read data has an error; ,
An interrupt information holding unit for holding CPU interrupt information;
When a data error is detected by the ECC execution unit, interrupt information is set in the interrupt information holding unit, an interrupt request is made to the CPU, and the CPU is disabled in the CPU interrupt processing routine. Read a plurality of data having different addresses only from the address held in the address holding unit and the lower fixed-length bits from the storage means, perform error correction on the read data by the ECC execution unit, and correct the error. A data storage control device comprising: a control unit that writes the data back into the main storage means, clears the interrupt information in the interrupt information holding unit, and sets the CPU in an interrupt enabled state.

A bus interface for transferring data at consecutive addresses, the CPU having a burst transfer external bus interface having a fixed bus cycle length, a DMA device capable of direct memory access, and a main storage means In a data storage control device of a computer system having an ECC execution unit that performs error detection and correction of data,
Address that holds the address of the erroneous data when the ECC execution unit detects that the read data is requested to be read from the CPU or DMA device to the main storage means. A holding part;
An interrupt information holding unit for holding CPU interrupt information;
A DMA control information holding unit for holding control information of the DMA device;
When an error in the data is detected by the ECC execution unit, interrupt information is set in the interrupt information holding unit, an interrupt request is made to the CPU, and the DMA control information holding unit receives a DMA in the interrupt processing routine of the CPU. Sets control information, prohibits direct memory access by the DMA device, disables the CPU, disables a plurality of data whose addresses are different from the address stored in the address holding unit from the main storage means and only the lower fixed-length bits. , The ECC execution unit performs error correction on the plurality of read data, the CPU writes the plurality of corrected data back to the main memory, and clears the interrupt information in the interrupt information holding unit, Set the CPU to the interrupt enabled state, clear the control information in the DMA control information holding unit, and Data storage control apparatus characterized by comprising a controller for direct memory access by DMA device and authorization state.