JP3637936B2

JP3637936B2 - Comparator and A / D converter

Info

Publication number: JP3637936B2
Application number: JP15183596A
Authority: JP
Inventors: 邦彦泉原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-05-24
Filing date: 1996-05-24
Publication date: 2005-04-13
Anticipated expiration: 2016-05-24
Also published as: JPH09321627A

Description

【０００１】
【発明の属する技術分野】
本発明は比較器及びこの比較器を使用したＡ／Ｄコンバータに関わり、特にＭＯＳプロセスで構成する場合に好適なものである。
【０００２】
【従来の技術】
まず従来から使用されているＡ／Ｄコンバータについて述べる。
図２は従来の一般的な並列比較方式によるｎビットのＡ／Ｄコンバータのブロック図の一例を示したものである。
この図に示す並列比較方式によるＡ／Ｄコンバータ１００は、抵抗ラダー回路１０１、比較器群１０２及びデコーダ回路１０３によって構成されており、例えば入力されるアナログ電圧Ｖ_INをｎビットのデジタルデータとして出力することができるｎビットの分解能を持つＡ／Ｄコンバータである。
【０００３】
この図において、抵抗ラダー回路１０１は入力される基準電圧Ｖ_ref を２ⁿ 等分に分割して、比較器群１０２に出力する。
比較器群１０２は、２ⁿ −１個の反転アンプからなる比較器Ｄが並列に接続されて構成されており、各比較器Ｄには入力アナログ電圧Ｖ_INと抵抗ラダー回路１０１で分割された各比較器Ｄの基準電圧とがそれぞれ入力されている。そして各比較器Ｄにおいて、入力アナログ電圧Ｖ_INと各比較器Ｄの基準電圧とを比較してデコーダ回路１０３に比較信号を出力する。
デコーダ回路１０３は、比較器群１０２の各比較器Ｄから出力される比較信号を自然２進コード等に変換して所定のｎビットのデジタル信号として出力する。
【０００４】
ところで、上記したような全並列比較方式によるＡ／Ｄコンバータ１００によって入力アナログ電圧Ｖ_INをｎビットのデジタル信号に変換して出力する場合は、比較器１０２に２ⁿ −１個の比較器Ｄが必要になる。このため、出力するデジタル信号のビット数が大きくなるにともなって、比較器群１０２の比較器Ｄの数が指数関数的に増大するという欠点がある。
【０００５】
そこで、このような問題を解決するためにサブレンジング方式と呼ばれるＡ／Ｄコンバータが提案されている。
図３にサブレンジング方式によるｎビットのＡ／Ｄコンバータのブロック図の一例を示す。この図に示すサブレンジング方式のＡ／Ｄコンバータは、ａビットＡ／Ｄコンバータ１０４（但し、ａ＜ｎ）、ａビットＤ／Ａコンバータ１０５、差分増幅回路１０６、及びｂビットＡ／Ｄコンバータ１０７（但し、ｂ＝ｎ−ａ）によって構成されている。なお、ａビットＡ／Ｄコンバータ１０４、及びｂビットＡ／Ｄコンバータ１０７は、例えば図２に示したような全並列比較方式のＡ／Ｄコンバータによって構成されている。
【０００６】
このサブレンジング方式のＡ／Ｄコンバータは、先ず入力アナログ電圧Ｖ_INをａビットＡ／Ｄコンバータ１０４でａビットのデジタル信号に変換して出力すると共に、ａビットＤ／Ａコンバータ１０５で再びアナログ電圧に変換して差分増幅回路１０６に出力する。差分増幅回路１０６は、入力アナログ電圧Ｖ_INからａビットＤ／Ａコンバータ１０５から出力されるアナログ電圧を減算した差分電圧をｂビットＡ／Ｄコンバータ１０７に出力する。ｂビットＡ／Ｄコンバータ１０７は、この差分電圧をｂビットデジタル信号に変換して出力する。なお、この差分電圧はａビットＡ／Ｄコンバータ１０４の量子化誤差となる。
そして、ａビットＡ／Ｄコンバータ１０４から出力されるａビットのデジタル信号と、ｂビットＡ／Ｄコンバータ１０７から出力されるｂビットのデジタル信号から最終的なｎビットのデジタル信号を得るようにしている。
【０００７】
このようなサブレンジング方式のｎビットのＡ／Ｄコンバータは、ａビットＡ／Ｄコンバータ１０４とｂビットＡ／Ｄコンバータ１０７によってｎビットのデジタル信号に変換することができるため、図２に示した全並列比較方式でＡ／Ｄコンバータ全体を構成した場合に比べて比較器の数を減らすことができるという利点がある。
【０００８】
次に、図４（ａ）に上記したような全並列比較方式のＡ／Ｄコンバータ１００に設けられる比較器の一例としてチョッパー型比較器を示す。
この図に示すチョッパー型比較器１０８は、スイッチＳ11〜スイッチＳ13、コンデンサＣ、反転アンプＤＡによって構成されており、リセット動作と比較動作を行うことにより入力される基準電圧Ｖ_ref と入力アナログ電圧Ｖ_INを比較して比較電圧を出力する。
【０００９】
このチョッパー型比較器１０８のリセット動作時においては、スイッチＳ11、及びスイッチＳ13がオンとなり、反転アンプＤＡにコンデンサーＣを介して入力アナログ電圧Ｖ_INが入力されると共に、反転アンプＤＡの入力と出力が短絡状態になる。この場合、反転アンプＤＡは入力アナログ電圧Ｖ_INをバイアス点とするユニットアンプ（ゲインＧ＝１）となり、反転アンプＤＡに入力される入力信号（コンデンサーＣの右端電圧）は、図４（ｂ）に示す閾値電圧Ｖ_THとなり、反転アンプＤＡから出力される出力電圧は中点電圧Ｖc となる。またこの時のコンデンサーＣの左端電圧は、入力アナログ電圧Ｖ_INとなる。
【００１０】
一方、比較動作時においては、スイッチＳ12がオンにすると共に、スイッチＳ₁₁、スイッチＳ₁₃がオフとする。この切換直後は前記したような閾値電圧Ｖ_THでバイアスされ、反転アンプはフィードバックのない状態（ゲインＧ≒∞）となる。そしてこの場合、コンデンサーＣの左端電圧は、スイッチＳ₁₂を介して入力される基準電圧Ｖ_ref となる。
【００１１】
よって、この基準電圧Ｖ_ref が、先にコンデンサーＣにホールドされている入力アナログ電圧Ｖ_INより小さい時は、反転アンプＤＡの入力信号が閾値電圧Ｖ_THより小さくなり、図４（ｂ）に示すように反転アンプＤＡの出力電圧ＶOUT は『High』レベルになる。
また、基準電圧Ｖ_ref がアナログ電圧Ｖ_INより大きい時は、反転アンプＤＡの入力信号が閾値電圧Ｖ_THより大きくなり、図４（ｂ）に示すように反転アンプＤＡの出力電圧ＶOUT は『Low 』レベルになる。
【００１２】
このようなチョッパー型比較器１０８によってＡ／Ｄコンバータ１００を構成すると、反転アンプＤＡの入力オフセット電圧をキャンセルすることができるため、特にＭＯＳ型構造のＡ／Ｄコンバータを構成する場合に利点がある。
【００１３】
【発明が解決しようとする課題】
ところで、上記したようなチョッパー型比較器１０８を用いてＭＯＳ型構造の全並列比較方式のＡ／Ｄコンバータ１００を形成する場合は、チョッパー型比較器１０８のコンデンサーＣ及びスイッチＳ₁₁〜Ｓ₁₃をＭＯＳプロセスで形成する必要がある。
コンデンサーＣをＭＯＳプロセスで形成する場合は、図５に示すようにシリコン基板１１０上にポリシリコン層１１２を形成すると共に、このポリシリコン層１１２上にアルミニウム層１１１を形成する。これによりポリシリコン層１１２とアルミニウム層１１１との間に容量が発生してコンデンサーＣが形成されることになるが、この場合はシリコン基板１１０とポリシリコン層１１２との間に寄生容量Ｃo が発生する。
【００１４】
また、スイッチＳ₁₁〜Ｓ₁₃は、図６に示すようなアナログスイッチ１２０で形成されており、このようなアナログスイッチ１２０はＮ型トランジスタ１２１及びＰ型トランジスタ１２２のゲートＧｎ、Ｇｐに所定のゲート電圧を印加してＡ−Ｂ間のオン／オフ動作が制御されるように構成されている。
【００１５】
このようなアナログスイッチ１２０をＭＯＳプロセスで形成する場合は、同一基板上にＮ形トランジスタとＰ形トランジスタを形成する必要がある。
このため、例えばＮ形シリコン基板を用いてアナログスイッチ１４０を形成する場合は、図７に示すようにＮ形シリコン基板１３１の中に低濃度のＰ形領域（以下、「Ｐウェル」という）１３２を形成し、このＰウェル１３２内にソース電極１３３及びドレイン電極１３４を形成する。そしてＮ形シリコン基板１３１上に酸化膜１３５を形成して、この酸化膜１３５上にゲート１３６を形成する。
【００１６】
しかしながらＭＯＳプロセスによってＮ形シリコン基板上にＮ形トランジスタを形成した場合、Ｎ形トランジスタがオフの時には図７（ａ）に示すようにソース電極１３３及びドレイン電極１３４と、Ｐウェル１３２との間に寄生容量Ｃo が発生する。
また、ゲート電極１３６にプラス（＋）電圧に印加されてＮ型トランジスタがオンとなる時は、同図（ｂ）に示すようにソース電極１３３とドレイン電極１３４との間にＮ形の伝導層（チャンネル）１３７とＰウェル１３２との間にも寄生容量Ｃo が発生する。
【００１７】
つまり、このようにチョッパー型比較器１０４をＭＯＳプロセスによって形成した場合は、このチョッパー型比較器１０８の入力ラインに設けられているコンデンサーＣ及びスイッチＳ₁₁〜Ｓ₁₃に寄生容量Ｃo が発生することになる。
このため、図２に示すようなＡ／Ｄコンバータ１００の比較器群１０２をチョッパー型比較器１０８によって形成した場合は、比較器の数が多いと入力ラインに接続されている各チョッパー型比較器１０８の入力ラインに生じる寄生容量Ｃo も増加し、比較器群１０２全体の入力容量が大きくなり、Ａ／Ｄコンバータ１００の比較速度が速くなると寄生容量Ｃ_O の充放電流の影響を受けて比較誤差が生じたり、消費電力が増大するという問題点があった。
【００１８】
そこで、ＭＯＳ型構造の全並列比較方式のＡ／Ｄコンバータ１００を形成する場合は、図８に示すような差動入力チョッパー型比較器１４０によって比較器群１０２を構成することが考えられる。
この図に示す差動入力チョッパー型比較器１４０は、Ｎ形トランジスタＴｒ１、Ｔｒ２、Ｐ形トランジスタＴｒ３、Ｔｒ４、コンデンサーＣ３、Ｃ４、アナログスイッチＳ３、Ｓ４、Ｓ21、Ｓ22、差動アンプＤＢ、定電流源Ｉによって構成されている。
【００１９】
Ｎ形トランジスタＴｒ１のゲートには、スイッチＳ21を介して基準電圧Ｖ_ref が供給されると共に、スイッチＳ２２を介して入力アナログ電圧Ｖ_INが供給され、Ｎ形トランジスタＴｒ２のゲートには基準電圧Ｖ_ref が供給されている。
また、Ｎ形トランジスタＴｒ１及びＴｒ２のソースには電流ｉを流す定電流源Ｉが接続されている。
【００２０】
また、Ｎ形トランジスタＴｒ１のドレインは、Ｐ形トランジスタＴｒ３のドレイン及び差動アンプＤＢの反転入力端子に接続されていると共に、スイッチＳ３の一方に接続され、Ｎ形トランジスタＴｒ２のドレインは、Ｐ形トランジスタＴｒ４のドレイン及び差動アンプＤＢの非反転入力端子に接続されていると共に、スイッチＳ４の一方に接続されている。
また、Ｐ形トランジスタＴｒ３及びＰ形トランジスタＴｒ４のゲートは、それぞれコンデンサーＣ３、Ｃ４及びスイッチＳ３、Ｓ４の他方と接続され、Ｐ形トランジスタＴｒ３及びＰ形トランジスタＴｒ４のソースには、動作電圧Ｖccが供給されている。
【００２１】
このように構成されている差動入力チョッパー型比較器１４０においては、上述した図４に示すチョッパー型比較器と同様にリセット動作と比較動作を行うことにより、基準電圧Ｖ_ref と入力アナログ電圧Ｖ_INを比較して比較電圧Ｖ_OUT を出力するようになされている。
この差動入力チョッパー型比較器１４０のリセット動作時においては、スイッチＳ３、Ｓ４、Ｓ21がオンになる。この場合、Ｎ形トランジスタＴｒ１及びＮ形トランジスタＴｒ２のゲートに同一の基準電圧Ｖ_ref が印加され、差動対のＮ形トランジスタＴｒ１及Ｔｒ２には、それぞれｉ／２の電流が流れる。またこの時、スイッチＳ３、Ｓ４がオンになっているため、コンデンサーＣ３、Ｃ４には、Ｐ形トランジスタＴｒ３、Ｔｒ４にｉ／２の電流を流すためのゲート電圧がチャージされる。
【００２２】
次に比較動作時は、スイッチＳ２２のみがオンとなり、Ｎ形トランジスタＴｒ１のゲートに入力アナログ電圧Ｖ_IN、Ｎ形トランジスタＴｒ２のゲートに基準電圧Ｖ_ref が供給される。
ここで、例えば入力アナログ電圧Ｖ_INが、基準電圧Ｖ_ref より高い場合は、Ｎ形トランジスタＴｒ１に流れる電流がリセット動作時に流れていた電流ｉ／２より多くなり、差動アンプＤＢの反転入力端子に印加される電圧が低下すると共に、差動アンプＤＢの非反転入力端子に印加される電圧が上昇して、差動アンプＤＢから『High』レベルの比較電圧ＶOUT が出力されることになる。
【００２３】
また、逆に基準電圧Ｖ_ref が入力アナログ電圧Ｖ_INより高い場合は、Ｎ形トランジスタＴｒ１に流れる電流がリセット動作時に流れていた電流ｉ／２より小さくなり、差動アンプＤＢの反転入力端子に印加される電圧が上昇すると共に、差動アンプＤＢの非反転入力端子に印加される電圧が低下して、差動アンプＤＢから『Low 』レベルの比較電圧ＶOUT が出力されることになる。
【００２４】
よって、このような差動入力チョッパー型比較器１４０によって、図２に示すようなＡ／Ｄコンバータ１００の比較器群１０２を構成すると、入力ラインにコンデンサーを設ける必要がなくなり、入力ラインの寄生容量を従来に比べて低減することができるようになる。
【００２５】
しかしながら、このような差動入力チョッパー型比較器１４０は、各チョッパー型比較器１４０のそれぞれに対して入力ラインにスイッチＳ22が設ける必要があるため、このスイッチＳ₂₂に発生している寄生容量Ｃ_O が入力側から見た場合は大きくなり、Ａ／Ｄコンバータ１００の比較速度が速くなると比較結果に比較誤差が生じたり、消費電力が増大するという問題点があった。
【００２６】
【課題を解決するための手段】
本発明はこのような問題点を解決するためになされたもので、ＭＯＳ型構造のＡ／Ｄコンバータを形成する比較器の入力容量を小さくし、Ａ／Ｄコンバータの高速化及び低消費電力化を実現することを目的とする。
【００２７】
上記目的を達成するため、本発明の比較器は第１の入力端子と第２の入力端子に同一電圧が印加されることでリセットされた後、第１の入力端子と第２の入力端子に印加される電圧の比較結果を出力する比較回路部と、入力信号とリセット電圧が供給され、入力信号とリセット電圧の差分増幅電圧を第１の入力端子に供給する差分増幅手段と、差分増幅手段の入出力ラインを短絡状態とすることができる短絡手段とを備えている差分増幅回路部と、基準電圧とリセット電圧を選択的に比較回路部の第２の入力端子に供給することができる切換手段とを備え、リセット動作時は差分増幅回路部の短絡手段を短絡状態とし、且つ切換手段がリセット電圧を選択することで比較回路部の第１の入力端子及び第２の入力端子にリセット電圧が供給され、比較動作時には短絡手段を開放すると共に、切換手段を切換えて、比較回路の第１及び第２の入力端子に入力信号と基準電圧が供給されるようにした。
【００２８】
また、本発明のＡ／Ｄコンバータは、上記したような比較器を入力信号ラインに複数個並列に接続して、入力信号を標本化することによりアナログ信号をデジタル信号に変換するものである。
【００２９】
本発明の比較器を用いてＡ／Ｄコンバータを構成すれば、リセット動作時は差分増幅回路部の短絡手段が短絡状態になると共に、各切換手段がリセット電圧を選択するため各比較回路部の第１の入力端子及び第２の入力端子に同電圧が印加される。また、比較動作時は差分増幅回路部の短絡手段が開放状態になると共に、各切換手段が基準電圧を選択するため、各比較回路部の第１の入力端子には差分増幅回路部から入力信号に対応した差分増幅電圧が印加され、第２の入力端子には基準電圧が印加される。
【００３０】
【発明の実施の形態】
図１は本発明の一実施の形態であるＡ／Ｄコンバータのブロック図を示したものである。
この図に示すＡ／Ｄコンバータ１は、入力アナログク電圧Ｖinをｎビットのデジタルデータに変換するＡ／Ｄコンバータであり、差分増幅回路１０及び比較回路群２０によって構成されている。
差分増幅回路１０は、コンデンサーＣ１、Ｃ２、差動アンプＤＣ及びスイッチＳ１、Ｓ２によって構成されており、差動アンプＤＣの反転入力端子にはリセット電圧Ｖ_reset が、非反転入力端子にはコンデンサーＣ₁ を介して入力アナログ電圧Ｖ_INがそれぞれ入力されている。また、この差動アンプＤＣはコンデンサＣ１及びＣ２によって容量帰還型の差動アンプを形成していると共に、コンデンサーＣ１、Ｃ２と並列にそれぞれスイッチＳ１、Ｓ２が接続されている。
【００３１】
比較回路群２０には、第１の比較回路Ｄ₀ 〜第ｎの比較回路Ｄ_n が設けられており、例えばＡ／Ｄコンバータ１が８ビットの分解能を持つＡ／Ｄコンバータであれば、２５５個の同一構成の比較回路が設けられていることになる。
この第１の比較回路Ｄ₀ は、Ｎ形トランジスタＴｒ１、Ｔｒ２、Ｐ形トランジスタＴｒ３、Ｔｒ４、コンデンサーＣ３、Ｃ４、アナログスイッチＳ₁ 〜Ｓ６、差動アンプＤ０、定電流源Ｉで構成されており、Ｎ形トランジスタＴｒ１のゲートには差分増幅回路１０の出力電圧が供給されている。
また、Ｎ形トランジスタＴｒ２のゲートにはスイッチＳ５を介してリセット電圧Ｖ_reset が供給されると共に、スイッチＳ６を介して所定の電圧（リセット電圧Ｖ_reset −基準電圧Ｖ_ref0）が供給される。
なお、後で述べるように基準電圧Ｖ_ref0は、第１の比較回路Ｄ₀ で入力アナログ電圧Ｖ_INと比較される基準電圧であり、基準電圧Ｖ_ref1は第２の比較器Ｄ₁ 、・・・基準電圧Ｖ_refnは第ｎの比較器Ｄ_n の基準電圧である。
【００３２】
また、このＮ形トランジスタＴｒ１及びＴｒ２のソースには電流ｉを流す定電流源Ｉと接続される。
また、Ｎ形トランジスタＴｒ１とＮ形トランジスタＴｒ２は差動増幅器を形成し、そのドレイン電極は差動アンプＤ０の非反転入力端子及び反転入力端子に接続されていると共に、スイッチＳ３及びスイッチＳ４の一方に接続されている。
【００３３】
また、Ｐ形トランジスタＴｒ３及びＰ形トランジスタＴｒ４のゲートは、それぞれコンデンサーＣ３、Ｃ４及びスイッチＳ３、Ｓ４の他方と接続され、Ｐ形トランジスタＴｒ３及びＰ形トランジスタＴｒ４のソースには、それぞれ動作電圧が供給されている。
なお、第２の比較回路Ｄ₁ 〜第ｎの比較回路Ｄ_n は同一の構成とされているため、ここでは説明を省略する。
【００３４】
このように構成されている各比較回路Ｄ₀ 〜Ｄ_n においては、リセット動作と比較動作を行うことにより、各比較回路Ｄ₀ 〜Ｄ_n に供給されている基準電圧Ｖ_ref0〜Ｖ_refnと、入力アナログ電圧Ｖ_INを比較して比較電圧を出力する。
【００３５】
以下、このようなＡ／Ｄコンバータ１の動作について説明する。
まず、リセット動作時はスイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５がオンになる。この場合、差分増幅回路１０は差動アンプＤＣの反転入力端子と出力端子が短絡されてボルテージフォロワーとなり、非反転入力端子に入力されているリセット電圧Ｖ_reset が出力電圧として出力される。
【００３６】
よって、比較回路群２０の各比較回路Ｄ₀ 〜Ｄ_n のＮ形トランジスタＴｒ１のゲート及びＮ形トランジスタＴｒ２のゲートには、スイッチＳ５を介して同一のリセット電圧Ｖ_reset が印加されることになり、差動対のＮ形トランジスタＴｒ１及びＮ形トランジスタＴｒ２にはそれぞれｉ／２の電流が流れる。またこの時、スイッチＳ３及びＳ４がオンになっているため、コンデンサーＣ３及びＣ４には、Ｐ形トランジスタＴｒ３及びＴｒ４にそれぞれｉ／２の電流を流すためのゲート電圧がチャージされる。
【００３７】
次に比較動作時においては、スイッチＳ１〜Ｓ５をオフ、スイッチＳ６がオンになり、差分増幅回路１０の差動アンプＤＣは容量帰還型のアンプとなり差分電圧を出力することになる。
ここで、例えばコンデンサーＣ１、Ｃ２を同一の容量とし、差分増幅回路１０のゲインを１とすると、差分増幅回路１０の差動アンプＤＣからは差分電圧Ｖ_reset −Ｖinが出力され、比較回路群２０の各比較回路Ｄ₀ 〜Ｄ_n のＮ形トランジスタＴｒ１のゲートに供給されることになる。
また、各比較回路Ｄ₀ 〜Ｄ_n のＮ形トランジスタＴｒ２のゲートには、スイッチＳ６を介して各比較回路Ｄ₀ 〜Ｄ_n 毎に設定される所定の電圧Ｖ_reset −Ｖ_ref0が供給される。
【００３８】
すなわち、比較動作時においては、リセット電圧Ｖ_reset が相殺されるので各比較回路Ｄ₀ 〜Ｄ_n のＮ形トランジスタＴｒ１及びＴｒ２を流れる電流が、入力アナログ電圧Ｖ_INと、各基準電圧Ｖ_ref0〜Ｖ_refnによって、それぞれ制御されることになり、例えば第１の比較回路Ｄ₀ において、入力アナログ電圧Ｖ_INが基準電圧Ｖ_ref0より高い場合は、Ｎ形トランジスタＴｒ１に流れる電流がリセット動作時に流れる電流ｉ／２より多くなり、Ｎ形トランジスタＴｒ２に流れる電流がＩ／２より少なくなる。その結果、差動アンプＤ０の反転入力端子の電圧が低下すると共に、非反転入力端子の電圧が上昇して、差動アンプＤ０から『High』レベルの比較電圧ＶOUT が出力されることになる。
【００３９】
また、入力アナログ電圧Ｖ_INが基準電圧Ｖ_ref0より低い場合は、Ｎ形トランジスタＴｒ１に流れる電流がリセット動作時に流れる電流ｉ／２より小さくなり、Ｎ形トランジスタＴｒ２に流れる電流はＩ／２より大きくなる。その結果、差動アンプＤ０の反転入力端子の電圧が上昇すると共に、非反転入力端子の電圧が低下して、差動アンプＤ０から『Low 』レベルの比較電圧ＶOUT が出力されることになる。
【００４０】
つまり、このように構成された比較回路Ｄ₀ 〜Ｄ_n においては、１個の差分増幅回路１０によって各比較回路Ｄ₀ 〜Ｄ_n のリセット動作時の入力信号と比較動作時の差分電圧を入力するようにしているため、各比較回路Ｄ₀ 〜Ｄ_n のそれぞれの入力ラインにコンデンサーやアナログスイッチを設けることなく各比較回路Ｄ₀ 〜Ｄ_n で比較動作を行うことができる。
【００４１】
よって、このような比較回路Ｄ₀ 〜Ｄ_n によってＡ／Ｄコンバータ１を構成すれば、比較回路Ｄ₀ 〜Ｄ_n の入力ラインＶ_INに発生する寄生容量は極めて小さいものになり、入力側からみた比較回路群２０全体の負荷容量を小さくすることができるため、変換動作を高速で行うことができると共に、従来と同じ速度の変換動作を低消費電力で実現することができる。
【００４２】
また、本実施の形態であるＡ／Ｄコンバータ１の差分増幅回路１０は、コンデンサーＣ１、Ｃ２の容量によって高精度にゲインを設定することができる容量帰還型の増幅器とされているため、図３に示したようなサブレンジング方式のＡ／Ｄコンバータの量子化誤差を検出する差分増幅回路１０６と差分増幅回路１０を共用させたサブレンジング方式のＡ／Ｄコンバータを構成することができる。
【００４３】
【発明の効果】
以上説明したように本発明の比較器を用いてＡ／Ｄコンバータを構成すれば、リセット動作時に１個の差分増幅回路部から各比較回路部の第１の入力端子にリセット電圧を印加することができると共に、比較動作時に各比較回路部の第１の入力端子に差分増幅電圧を共通して印加することができるため、各比較回路部の入力ラインに、それぞれスイッチ等を設ける必要がなくなり、Ａ／Ｄコンバータの比較動作を高速で行うことができるようになると共に、従来と同じ速度の変換動作を低消費電力で行うことができるようになる。
【００４４】
また、本発明のＡ／Ｄコンバータによってサブレンジング方式のＡ／Ｄコンバータを構成すれば、サブレンジング方式のＡ／Ｄコンバータの量子化誤差を検出するための差分増幅回路部と比較器の差分増幅回路部とを共用させて構成することができるという利点がある。
【図面の簡単な説明】
【図１】本発明のＡ／Ｄコンバータのブロック図である。
【図２】従来の並列比較方式によるＡ／Ｄコンバータのブロック図である。
【図３】従来のサブレンジング方式によるＡ／Ｄコンバータのブロック図である。
【図４】チョッパー型比較器の構成及び入出力特性を示した図である。
【図５】ＭＯＳプロセスによるコンデンサーの構造を示した図である。
【図６】アナログスイッチの構成例を示した図である。
【図７】ＭＯＳプロセスによるＮ形トランジスタの構造を示した図である。
【図８】差動入力チョッパー型比較器の構成を示した図である。
【符号の説明】
１Ａ／Ｄコンバータ、１０差分増幅回路、２０比較器群、Ｄ₀ 〜Ｄ_n 比較回路、Ｃ１Ｃ２Ｃ３Ｃ４コンデンサー、Ｔｒ１Ｔｒ２Ｎ形トランジスタ、Ｔｒ３Ｔｒ４Ｐ形トランジスタ、Ｓ１〜Ｓ６スイッチ、Ｄ０〜ＤｎＤＣ差動アンプ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a comparator and an A / D converter using the comparator, and is particularly suitable for the case where it is constituted by a MOS process.
[0002]
[Prior art]
First, a conventional A / D converter will be described.
FIG. 2 shows an example of a block diagram of an n-bit A / D converter according to a conventional general parallel comparison method.
The A / D converter 100 based on the parallel comparison method shown in FIG. 1 includes a resistance ladder circuit 101, a comparator group 102, and a decoder circuit 103. For example, an analog voltage V _IN that is input is output as n-bit digital data. It is an A / D converter with n-bit resolution that can be performed.
[0003]
In this figure, the resistance ladder circuit 101 divides an input reference voltage V _ref into 2 ⁿ equal parts and outputs the divided voltage to the comparator group 102.
The comparator group 102 is configured by connecting in parallel a comparator D composed of 2 ⁿ −1 inverting amplifiers, and each comparator D is divided by an input analog voltage V _IN and a resistance ladder circuit 101. The reference voltage of each comparator D is input. Each comparator D compares the input analog voltage V _IN with the reference voltage of each comparator D and outputs a comparison signal to the decoder circuit 103.
The decoder circuit 103 converts the comparison signal output from each comparator D of the comparator group 102 into a natural binary code or the like and outputs it as a predetermined n-bit digital signal.
[0004]
Incidentally, when the input analog voltage V _IN is converted into an n-bit digital signal by the A / D converter 100 based on the all-parallel comparison method as described above and output, the comparator 102 has 2 ⁿ -1 comparators D. Is required. For this reason, the number of comparators D in the comparator group 102 increases exponentially as the number of bits of the output digital signal increases.
[0005]
In order to solve such a problem, an A / D converter called a sub-ranging system has been proposed.
FIG. 3 shows an example of a block diagram of an n-bit A / D converter based on the sub-ranging method. The sub-ranging A / D converter shown in this figure includes an a-bit A / D converter 104 (where a <n), an a-bit D / A converter 105, a differential amplifier circuit 106, and a b-bit A / D converter 107. (Where b = na). Note that the a-bit A / D converter 104 and the b-bit A / D converter 107 are composed of, for example, an all-parallel comparison type A / D converter as shown in FIG.
[0006]
This sub-ranging A / D converter first converts the input analog voltage V _IN into an a-bit digital signal by the a-bit A / D converter 104 and outputs it, and the a-bit D / A converter 105 again outputs the analog voltage. And output to the differential amplifier circuit 106. Differential amplifier circuit 106 outputs a difference voltage obtained by subtracting the analog voltage output from the input analog voltage V _IN from a bit D / A converter 105 to the b-bit A / D converter 107. The b-bit A / D converter 107 converts this differential voltage into a b-bit digital signal and outputs it. This differential voltage becomes a quantization error of the a-bit A / D converter 104.
Then, a final n-bit digital signal is obtained from the a-bit digital signal output from the a-bit A / D converter 104 and the b-bit digital signal output from the b-bit A / D converter 107. Yes.
[0007]
Such a sub-ranging n-bit A / D converter can be converted into an n-bit digital signal by the a-bit A / D converter 104 and the b-bit A / D converter 107, and is shown in FIG. There is an advantage that the number of comparators can be reduced as compared with the case where the entire A / D converter is configured by the all-parallel comparison method.
[0008]
Next, FIG. 4A shows a chopper type comparator as an example of a comparator provided in the A / D converter 100 of the all parallel comparison type as described above.
The chopper type comparator 108 shown in this figure is composed of switches S11 to S13, a capacitor C, and an inverting amplifier DA. The reference voltage _Vref and the input analog voltage V input by performing the reset operation and the comparison operation. Compare _IN and output comparison voltage.
[0009]
During the reset operation of the chopper comparator 108, the switch S11 and the switch S13 are turned on, the input analog voltage V _IN is input to the inverting amplifier DA via the capacitor C, and the input and output of the inverting amplifier DA are also output. Becomes short-circuited. In this case, the inverting amplifier DA becomes a unit amplifier (gain G = 1) having the input analog voltage V _IN as a bias point, and the input signal (the right end voltage of the capacitor C) input to the inverting amplifier DA is shown in FIG. threshold voltage V _TH becomes as shown in, the output voltage outputted from the inverting amplifier DA is the midpoint voltage Vc. At this time, the left end voltage of the capacitor C becomes the input analog voltage V _IN .
[0010]
On the other hand, in the comparison operation, the switch S12 is to turn on the switches S _11, the switch S ₁₃ is turned off. Immediately after this switching, the bias voltage is biased with the threshold voltage V _TH as described above, and the inverting amplifier is in a state without feedback (gain G≈∞). In this case, the left end voltage of the capacitor C becomes the reference voltage V _ref input via the switch S ₁₂ .
[0011]
Therefore, when this reference voltage V _ref is smaller than the input analog voltage V _IN previously held in the capacitor C, the input signal of the inverting amplifier DA becomes smaller than the threshold voltage V _TH , as shown in FIG. As described above, the output voltage VOUT of the inverting amplifier DA becomes the “High” level.
When the reference voltage V _ref is larger than the analog voltage V _IN , the input signal of the inverting amplifier DA becomes larger than the threshold voltage V _TH , and the output voltage VOUT of the inverting amplifier DA is “Low” as shown in FIG. It becomes level.
[0012]
When the A / D converter 100 is configured by such a chopper type comparator 108, the input offset voltage of the inverting amplifier DA can be canceled, so that there is an advantage particularly when an A / D converter having a MOS type structure is configured. .
[0013]
[Problems to be solved by the invention]
By the way, when the A / D converter 100 of the MOS type structure is used by using the chopper type comparator 108 as described above, the capacitor C and the switches S _{11 to} S ₁₃ of the chopper type comparator 108 are changed. It is necessary to form by MOS process.
When the capacitor C is formed by a MOS process, a polysilicon layer 112 is formed on the silicon substrate 110 and an aluminum layer 111 is formed on the polysilicon layer 112 as shown in FIG. As a result, a capacitance is generated between the polysilicon layer 112 and the aluminum layer 111 to form a capacitor C. In this case, a parasitic capacitance Co is generated between the silicon substrate 110 and the polysilicon layer 112. To do.
[0014]
Further, the switches S _{11 to} S ₁₃ are formed of an analog switch 120 as shown in FIG. 6, and such an analog switch 120 is connected to the gates Gn and Gp of the N-type transistor 121 and the P-type transistor 122 with a predetermined gate. A voltage is applied to control the on / off operation between A and B.
[0015]
When such an analog switch 120 is formed by a MOS process, it is necessary to form an N-type transistor and a P-type transistor on the same substrate.
Therefore, for example, when the analog switch 140 is formed using an N-type silicon substrate, a low-concentration P-type region (hereinafter referred to as “P well”) 132 in the N-type silicon substrate 131 as shown in FIG. And the source electrode 133 and the drain electrode 134 are formed in the P well 132. Then, an oxide film 135 is formed on the N-type silicon substrate 131, and a gate 136 is formed on the oxide film 135.
[0016]
However, when an N-type transistor is formed on an N-type silicon substrate by a MOS process, when the N-type transistor is off, the source electrode 133 and the drain electrode 134 and the P well 132 are interposed as shown in FIG. A parasitic capacitance Co is generated.
When a positive (+) voltage is applied to the gate electrode 136 to turn on the N-type transistor, an N-type conductive layer is interposed between the source electrode 133 and the drain electrode 134 as shown in FIG. A parasitic capacitance Co is also generated between the (channel) 137 and the P well 132.
[0017]
That is, when the chopper comparator 104 is formed by the MOS process in this way, a parasitic capacitance Co is generated in the capacitor C and the switches S _{11 to} S ₁₃ provided in the input line of the chopper comparator 108. become.
For this reason, when the comparator group 102 of the A / D converter 100 as shown in FIG. 2 is formed by the chopper type comparator 108, each chopper type comparator connected to the input line when the number of comparators is large. parasitic capacitance Co also increases occurring 108 input line of the input capacitance of the entire comparator group 102 is increased, the influence of the charging and discharging flow of parasitic capacitance C _O comparative rate of the a / D converter 100 is increased compared There are problems that errors occur and power consumption increases.
[0018]
Therefore, in the case of forming a fully parallel comparison type A / D converter 100 having a MOS type structure, it is conceivable that the comparator group 102 is constituted by a differential input chopper type comparator 140 as shown in FIG.
The differential input chopper comparator 140 shown in this figure includes N-type transistors Tr1, Tr2, P-type transistors Tr3, Tr4, capacitors C3, C4, analog switches S3, S4, S21, S22, differential amplifier DB, constant current. Constituted by source I;
[0019]
A reference voltage V _ref is supplied to the gate of the N-type transistor Tr1 via the switch S21, and an input analog voltage V _IN is supplied to the gate of the N-type transistor Tr2, and a reference voltage V _ref is supplied to the gate of the N-type transistor Tr2. Is supplied.
A constant current source I for supplying a current i is connected to the sources of the N-type transistors Tr1 and Tr2.
[0020]
The drain of the N-type transistor Tr1 is connected to the drain of the P-type transistor Tr3 and the inverting input terminal of the differential amplifier DB, and is connected to one of the switches S3. The drain of the N-type transistor Tr2 is connected to the P-type transistor The transistor Tr4 is connected to the drain of the transistor Tr4 and the non-inverting input terminal of the differential amplifier DB, and is also connected to one of the switches S4.
The gates of the P-type transistor Tr3 and the P-type transistor Tr4 are connected to the other of the capacitors C3 and C4 and the switches S3 and S4, respectively, and the operating voltage Vcc is supplied to the sources of the P-type transistor Tr3 and the P-type transistor Tr4. Has been.
[0021]
In the differential input chopper type comparator 140 configured in this way, the reference voltage V _ref and the input analog voltage V are obtained by performing the reset operation and the comparison operation in the same manner as the chopper type comparator shown in FIG. _A comparison voltage V _OUT is output by comparing _IN .
During the reset operation of the differential input chopper comparator 140, the switches S3, S4 and S21 are turned on. In this case, the same reference voltage _Vref is applied to the gates of the N-type transistor Tr1 and the N-type transistor Tr2, and an i / 2 current flows through each of the N-type transistors Tr1 and Tr2 of the differential pair. At this time, since the switches S3 and S4 are turned on, the capacitors C3 and C4 are charged with a gate voltage for supplying an i / 2 current to the P-type transistors Tr3 and Tr4.
[0022]
Next, during the comparison operation, only the switch S22 is turned on, and the input analog voltage V _IN is supplied to the gate of the N-type transistor Tr1, and the reference voltage V _ref is supplied to the gate of the N-type transistor Tr2.
Here, for example, when the input analog voltage V _IN is higher than the reference voltage V _ref , the current flowing through the N-type transistor Tr1 is larger than the current i / 2 flowing during the reset operation, and the inverting input terminal of the differential amplifier DB As a result, the voltage applied to the non-inverting input terminal of the differential amplifier DB rises, and the “High” level comparison voltage VOUT is output from the differential amplifier DB.
[0023]
On the other hand, when the reference voltage V _ref is higher than the input analog voltage V _IN , the current flowing through the N-type transistor Tr1 becomes smaller than the current i / 2 flowing at the time of the reset operation, and is applied to the inverting input terminal of the differential amplifier DB. As the applied voltage increases, the voltage applied to the non-inverting input terminal of the differential amplifier DB decreases and the “Low” level comparison voltage VOUT is output from the differential amplifier DB.
[0024]
Therefore, when the comparator group 102 of the A / D converter 100 as shown in FIG. 2 is configured by such a differential input chopper type comparator 140, it is not necessary to provide a capacitor in the input line, and the parasitic capacitance of the input line Can be reduced as compared with the prior art.
[0025]
However, such differential input chopper comparator 140, it is necessary to input line switch S22 is provided to each of the chopper comparator 140, a parasitic capacitance C that is generated in the switch S ₂₂ _{When O} is viewed from the input side, there is a problem that when the comparison speed of the A / D converter 100 is increased, a comparison error occurs in the comparison result and power consumption increases.
[0026]
[Means for Solving the Problems]
The present invention has been made to solve such problems. The input capacity of the comparator forming the MOS type A / D converter is reduced, and the speed and power consumption of the A / D converter are reduced. It aims at realizing.
[0027]
In order to achieve the above object, the comparator of the present invention is reset by applying the same voltage to the first input terminal and the second input terminal, and then applied to the first input terminal and the second input terminal. A comparison circuit unit that outputs a comparison result of applied voltages, a differential amplifier that is supplied with an input signal and a reset voltage, and that supplies a differential amplification voltage between the input signal and the reset voltage to the first input terminal; and a differential amplifier A differential amplifier circuit section including a short-circuit means capable of short-circuiting the input / output line of the switching circuit and a switch capable of selectively supplying a reference voltage and a reset voltage to the second input terminal of the comparison circuit section And the switching means selects the reset voltage so that the reset voltage is applied to the first input terminal and the second input terminal of the comparison circuit section. Is supplied With comparison in operation to open the short-circuit device, by switching the switching means and to the input signal and the reference voltage is supplied to the first and second input terminals of the comparator circuit.
[0028]
The A / D converter of the present invention converts an analog signal into a digital signal by connecting a plurality of comparators as described above to an input signal line in parallel and sampling the input signal.
[0029]
If the A / D converter is configured using the comparator of the present invention, the short-circuit means of the differential amplifier circuit section is short-circuited during the reset operation, and each switching means selects the reset voltage, so that each of the comparison circuit sections The same voltage is applied to the first input terminal and the second input terminal. Further, during the comparison operation, the short-circuit means of the differential amplifier circuit section is opened and each switching means selects the reference voltage, so that the input signal from the differential amplifier circuit section is connected to the first input terminal of each comparison circuit section. And a reference voltage is applied to the second input terminal.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a block diagram of an A / D converter according to an embodiment of the present invention.
An A / D converter 1 shown in FIG. 1 is an A / D converter that converts an input analog voltage Vin into n-bit digital data, and includes a differential amplifier circuit 10 and a comparison circuit group 20.
The differential amplifier circuit 10 includes capacitors C1 and C2, a differential amplifier DC, and switches S1 and S2. The differential amplifier DC has a reset voltage V _reset at an inverting input terminal and a capacitor C at a non-inverting input terminal. _The input analog voltage V _IN is input via ₁ . In addition, the differential amplifier DC forms a capacitive feedback differential amplifier by capacitors C1 and C2, and switches S1 and S2 are connected in parallel with the capacitors C1 and C2, respectively.
[0031]
The comparison circuit group 20 includes a first comparison circuit D ₀ to an nth comparison circuit D _n . For example, if the A / D converter 1 is an A / D converter having an 8-bit resolution, 255 is provided. That is, the same number of comparison circuits are provided.
The first comparison circuit D ₀ includes N-type transistors Tr 1 and Tr 2, P-type transistors Tr 3 and Tr 4, capacitors C 3 and C 4, analog switches S _{1 to} S 6, a differential amplifier D 0, and a constant current source I. The output voltage of the differential amplifier circuit 10 is supplied to the gate of the N-type transistor Tr1.
Further, the reset voltage V _reset is supplied to the gate of the N-type transistor Tr2 through the switch S5, and a predetermined voltage (reset voltage V _reset _−reference voltage V _ref0 ) is supplied through the switch S6.
As will be described later, the reference voltage V _ref0 is a reference voltage that is compared with the input analog voltage V _IN by the first comparison circuit D ₀ , and the reference voltage V _ref1 is the second comparator D ₁ ,. Reference voltage V _refn is the reference voltage of the nth comparator D _n .
[0032]
The sources of the N-type transistors Tr1 and Tr2 are connected to a constant current source I that supplies a current i.
The N-type transistor Tr1 and the N-type transistor Tr2 form a differential amplifier, the drain electrode of which is connected to the non-inverting input terminal and the inverting input terminal of the differential amplifier D0, and one of the switch S3 and the switch S4. It is connected to the.
[0033]
The gates of the P-type transistor Tr3 and the P-type transistor Tr4 are connected to the capacitors C3 and C4 and the other of the switches S3 and S4, respectively, and an operating voltage is supplied to the sources of the P-type transistor Tr3 and the P-type transistor Tr4, respectively. Has been.
Note that the second comparison circuit D ₁ to the n-th comparison circuit D _n have the same configuration, and thus the description thereof is omitted here.
[0034]
In each of the comparison circuits D _{0 to} D _n configured as described above, by performing the reset operation and the comparison operation, the reference voltages V _{ref0 to} V _refn supplied to the comparison circuits D _{0 to} D _n , The input analog voltage V _IN is compared and a comparison voltage is output.
[0035]
Hereinafter, the operation of the A / D converter 1 will be described.
First, the switches S1, S2, S3, S4, and S5 are turned on during the reset operation. In this case, the differential amplifier circuit 10 is a voltage follower in which the inverting input terminal and the output terminal of the differential amplifier DC are short-circuited, and the reset voltage V _reset input to the non-inverting input terminal is output as the output voltage.
[0036]
Therefore, the same reset voltage V _reset is applied to the gate of the N-type transistor Tr1 and the gate of the N-type transistor Tr2 of each of the comparison circuits D _{0 to} D _n of the comparison circuit group 20 via the switch S5. A current of i / 2 flows through the N-type transistor Tr1 and the N-type transistor Tr2 of the differential pair. At this time, since the switches S3 and S4 are on, the capacitors C3 and C4 are charged with a gate voltage for supplying an i / 2 current to the P-type transistors Tr3 and Tr4, respectively.
[0037]
Next, in the comparison operation, the switches S1 to S5 are turned off and the switch S6 is turned on, so that the differential amplifier DC of the differential amplifier circuit 10 becomes a capacitive feedback amplifier and outputs a differential voltage.
For example, if the capacitors C1 and C2 have the same capacity and the gain of the differential amplifier circuit 10 is 1, the differential voltage V _reset -Vin is output from the differential amplifier DC of the differential amplifier circuit 10, and the comparison circuit group 20 Are supplied to the gates of the N-type transistors Tr1 of the respective comparison circuits D _{0 to} D _n .
Further, to the gate of N-channel transistor Tr2 of the comparator circuit D ₀ to D _n, the predetermined voltage V _reset -V _ref0 set through the switch S6 for each comparator circuit D ₀ to D _n are supplied .
[0038]
That is, during the comparison operation, the reset voltage V _reset is canceled, so that the currents flowing through the N-type transistors Tr1 and Tr2 of the comparison circuits D _{0 to} D _n are the input analog voltage V _IN and the reference voltages V _ref0 to the V _refn, will be respectively controlled, for example in the first comparator circuit D _0, when the input analog voltage V _iN is higher than the reference voltage V _ref0, the current the current flowing through the N-type transistor Tr1 flows during a reset operation More than i / 2, the current flowing through the N-type transistor Tr2 becomes less than I / 2. As a result, the voltage at the inverting input terminal of the differential amplifier D0 decreases, the voltage at the non-inverting input terminal increases, and the "High" level comparison voltage VOUT is output from the differential amplifier D0.
[0039]
When the input analog voltage V _IN is lower than the reference voltage V _ref0 , the current flowing through the N-type transistor Tr1 is smaller than the current i / 2 flowing during the reset operation, and the current flowing through the N-type transistor Tr2 is larger than I / 2. Become. As a result, the voltage at the inverting input terminal of the differential amplifier D0 increases and the voltage at the non-inverting input terminal decreases, and the "Low" level comparison voltage VOUT is output from the differential amplifier D0.
[0040]
That is, in the comparison circuits D _{0 to} D _n configured as described above, one differential amplifier circuit 10 inputs an input signal at the reset operation of each comparison circuit D _{0 to} D _n and a differential voltage at the comparison operation. due to the arrangement, it is possible to perform a comparison operation on each comparator circuit D ₀ to D _n without providing a capacitor or analog switches to a respective input line of each comparator circuit D ₀ to D _n.
[0041]
Therefore, if the A / D converter 1 is configured by such comparison circuits D _{0 to} D _n , the parasitic capacitance generated in the input lines V _IN of the comparison circuits D _{0 to} D _n becomes extremely small, and from the input side. Since the load capacity of the entire comparison circuit group 20 can be reduced, the conversion operation can be performed at high speed, and the conversion operation at the same speed as the conventional one can be realized with low power consumption.
[0042]
Further, the differential amplifier circuit 10 of the A / D converter 1 according to the present embodiment is a capacitive feedback amplifier that can set the gain with high accuracy by the capacitances of the capacitors C1 and C2, and therefore, FIG. A sub-ranging A / D converter in which the differential amplifier circuit 106 and the differential amplifier circuit 10 for detecting the quantization error of the sub-ranging A / D converter as shown in FIG.
[0043]
【The invention's effect】
As described above, when the A / D converter is configured using the comparator of the present invention, a reset voltage is applied from one differential amplifier circuit unit to the first input terminal of each comparator circuit unit during a reset operation. In addition, the differential amplification voltage can be commonly applied to the first input terminal of each comparison circuit unit during the comparison operation, so that it is not necessary to provide a switch or the like on each input line of each comparison circuit unit. The comparison operation of the A / D converter can be performed at high speed, and the conversion operation at the same speed as the conventional one can be performed with low power consumption.
[0044]
Further, if a sub-ranging A / D converter is constituted by the A / D converter of the present invention, a differential amplification circuit section for detecting a quantization error of the sub-ranging A / D converter and a differential amplification of the comparator There is an advantage that the circuit unit can be shared.
[Brief description of the drawings]
FIG. 1 is a block diagram of an A / D converter of the present invention.
FIG. 2 is a block diagram of an A / D converter according to a conventional parallel comparison method.
FIG. 3 is a block diagram of an A / D converter according to a conventional sub-ranging method.
FIG. 4 is a diagram showing a configuration and input / output characteristics of a chopper comparator.
FIG. 5 is a diagram showing a structure of a capacitor by a MOS process.
FIG. 6 is a diagram illustrating a configuration example of an analog switch.
FIG. 7 is a diagram showing a structure of an N-type transistor by a MOS process.
FIG. 8 is a diagram showing a configuration of a differential input chopper type comparator.
[Explanation of symbols]
1 A / D converter, 10 differential amplifier circuit, 20 comparator group, D _{0 to} D _n comparison circuit, C1 C2 C3 C4 capacitor, Tr1 Tr2 N-type transistor, Tr3 Tr4 P-type transistor, S1 to S6 switch, D0 to Dn DC differential amplifier

Claims

Comparison that outputs a comparison result of voltages applied to the first input terminal and the second input terminal after resetting by applying the same voltage to the first input terminal and the second input terminal A circuit section;
An input signal and a reset voltage are supplied, and a differential amplification unit that supplies a differential amplification voltage between the input signal and the reset voltage to the first input terminal, and an input / output line of the differential amplification unit can be short-circuited. A differential amplifying circuit section comprising a short-circuit means;
Switching means capable of selectively supplying a reference voltage and a reset voltage to the second input terminal of the comparison circuit section;
During the reset operation, the short-circuit unit of the differential amplifier circuit unit is short-circuited, and the switching unit selects the reset voltage to supply the reset voltage to the first input terminal and the second input terminal of the comparison circuit unit. In the comparison operation, the short-circuit means is opened and the switching means is switched so that an input signal and a reference voltage are supplied to the first and second input terminals of the comparison circuit. Comparator.

A plurality of outputs of comparison results of voltages applied to the first input terminal and the second input terminal after resetting by applying the same voltage to the first input terminal and the second input terminal The comparison circuit section of
An input signal and a reset voltage are supplied, and a differential amplification unit that supplies a differential amplification voltage between the input signal and the reset voltage to the first input terminal, and an input / output line of the differential amplification unit can be short-circuited. A differential amplifying circuit section comprising a short-circuit means;
A plurality of switching means capable of selectively supplying a reference voltage and a reset voltage to the second input terminal of the comparison circuit section;
During the reset operation, the short-circuit unit of the differential amplifier circuit unit is in a short-circuit state, and the switching unit selects a reset voltage so that the first input terminal and the second input terminal of the plurality of comparison circuit units have a reset voltage. In the comparison operation, the short-circuit means is opened and the switching means is switched so that the input signal and the reference voltage are supplied to the first and second input terminals of the comparison circuit. A / D converter.