JP3634465B2 - Connectionless communication system, its test method, and in-station control system - Google Patents

Description

ハイウエイ上では、各バイト内のビットデータはＭＳＢ →ＬＳＢ の順番で伝送され、各バイトは若番→老番の順番で伝送される。以下、ビットナンバーは、ビット０（Ｄ０：ＬＳＢ） 〜ビット７（Ｄ７：ＭＳＢ） とする。また、バイトナンバーは、第０００ バイト〜第２５５ バイトとする （図５８、図６１参照） 。
図１０８に、ＦＣＫ 及びＣＬＫ と、ＥＭＳＤデータ、ＥＭＳＣＮ データとの間の位相関係を示す。これら各データの仕様と、リセットに関する仕様を以下に示す。

３．３．２．３ 論理仕様
３．３．２．３．１ 個別部受信側仕様
個別部におけるＥＭＳＤ受信処理の論理仕様について説明する。
受信側における、ＳＩＦＣＯＭインタフェース障害 （ＥＭＳＤ等のノイズ、スタック障害等） に対する保護は、フレーム同期、パイロット信号チェック、及び２度読み処理によって実現される。
図１１２に、これらの処理に関する動作フローチャートを示す。また、図１１３に、これらの一連の処理を実行する個別部内の機能ブロック図を示す。
３．３．２．３．２ フレーム同期
図１１２のステップ１、図１１３の機能部分１に対応する機能である。
ＥＭＳＤハイウエイに対するフレーム同期に対する保護段数は、前方１段／後方１段とする。また、ＦＣＫ のスタック（Ｌ／Ｈスタック両方） も検出される。
図１０９に、フレーム同期処理の状態遷移図を示す。
具体的には、図１１０に示されるように、ハンティング状態において正常同期ＦＣＫ が受信された場合には、それに対応するフレームからデータ取り込みが開始される。また、同期確立状態において１度でも異常ＦＣＫ が受信されると、フレーム同期状態はハンティング状態に移行し、その時点からのデータは破棄され、次に同期が確立されるまでその時点の直前の受信データが保持される。ここで、正常ＦＣＫ とは、ＣＬＫ／ＦＣＫ に基づいて動作する受信側カウンタ値 （例えばキャリーアウト） と次のＦＣＫ のタイミングが一致することを意味する。異常ＦＣＫ とは、そのタイミングが一致しないことを意味する。
同期外れの検出は、０系、１系それぞれ独立に行われる。また、ＦＣＫ の同期外れが検出されると、その旨がＥＭＳＣＮ（第００２ バイト／ビットＤ７〔ＳＹＮＣＦ 〕、図５８及び図５９参照） によってＳＩＦＣＯＭに通知される。なお、この障害状態は、ＢＷＢ 上においては、 ”Ｈ” として表示される。
３．３．２．３．３ パイロット０／１ 信号チェック （ＥＭＳＤハイウエイのスタックの検出）
図１１２のステップ２、図１１３の機能部分２に対応する機能である。
パイロット０／１ 信号は、ハイウエイスタック監視用のビットであり、ＢＷＢ 上では、パイロット０＝”Ｌ”、パイロット１＝”Ｈ”が、ＳＩＦＣＯＭから常時送出されている。パイロット０ 信号のＥＭＳＤ上での収容位置は第０００ バイト／ビットＤ７、パイロット１ 信号のＥＭＳＤ上での収容位置は第０００ バイト／ビットＤ７である （図５８、図５９参照） 。
個別部は、パイロット０／１ 信号の交番関係が崩れた場合に、ＥＭＳＤハイウエイスタック障害を検出する。個別部は、図１１１に示されるように、異常の発生した時点からのデータを廃棄し、次に正常パイロット信号を検出するまでその時点の直前に受信されたデータを保持する。
スタック障害は、０系、１系それぞれ独立に検出される。
また、スタック障害は、ＥＭＳＣ （第００２ バイト／ビットＤ６〔ＰＬＴＦ〕、図６１、図６２参照） によって、ＳＩＦＣＯＭに通知される。
３．３．２．３．４ ２度読み処理
３．３．２．３．２節で説明したフレーム同期処理、及び３．３．２．３．３節で説明したパイロット０／１ 信号チェック処理の下で取り込まれるデータは、図１１３に示されるノイズ消去メモリ（Ｎｏｉｓｅ Ｅｒａｓｅ Ｍｅｍｏｒｙ）４に記憶され、比較部３において、そのメモリ内のデータの内容と続いて取り込まれる新データの内容が比較される （図１１２のステップ３） 。その処理の結果、２つのデータの一致が検出されれば、即ち２度連続して同じデータが受信されれば、そのデータが図１１３のデータメモリ５へ書き込まれ （図１１２のステップ５） 、２つのデータが一致しなければ、そのデータは破棄される。
ここで、ＤＴＥＮ信号による保護処理も実行される （図１１２のステップ４） 。このＤＴＥＮ信号は、ＳＩＦＣＯＭ内のマイクロプロセッサによって、ＢＷＢ 上で ”Ｌ”となるように設定される。シェルフ内装置が一斉にパワーオンされた時に、ＳＩＦＣＯＭと個別部に対するパワーオンリセットの解除後に立ち上がり時間の競合が発生し、ＥＭＳＤハイウエイ上の値が不確定となる。ＤＴＥＮ信号は、このようなタイミングにおいて個別部がＥＭＳＤデータを取り込まないように制御するための信号である。従って、個別部は、ＤＴＥＮ信号が ”Ｈ”である時には、全てのＥＭＳＤデータを無視する。なお、ＤＴＥＮ信号は、ＥＭＳＤハイウエイの先頭ビット （第０００ バイト／ビットＤ０） に収容される （図５８、図５９参照） 。
３．３．２．３．５ 個別部送信側仕様
個別部におけるＥＭＳＣＮ 送信処理の論理仕様について説明する。
アクティブ系のＥＭＳＣＮ としては、ＥＭＳＤ情報に対するエコーバックと、ＥＭＳＤハイウエイスタック通知とが、送出される。
スタンバイ系のＥＭＳＣＮ としては、アクティブ系のＥＭＳＣＮ と同じ内容で、かつ同じタイミングで送出される。
ＥＭＳＣＮ ハイウエイには、ＥＭＳＤハイウエイと同じ収容位置に、パイロット０／１ 信号が挿入される。この信号は、ＥＭＳＣＮ ハイウエイのスタック監視用であるため、ＥＭＳＤ情報に対するエコーバックではない。
図１１４に、個別部内のＥＭＳＣＮ 送出回路のブロックを示す。
３．３．２．３．６ 障害検出
図１１５に、ＳＩＦＣＯＭと個別部の間のインターフェイス障害についての、個別部における検出方法及び通知方法、並びに、ＳＩＦＣＯＭにおける検出方法及び認識される障害内容の一覧を示す。
３．４ クロックインタフェース
セルの流れに沿ったＳＩＦＣＯＭ及び個別部内のクロック系統を示す。
ＳＩＦＣＯＭでは、ＡＳＳＷ （ＡＴＭ スイッチ） から転送されてくる７７．７６ＭＨｚのクロックを６分周して得られる１２．９６ＭＨｚのクロックに同期して、ＤＭＸ−ＬＳＩ 内部のＤＭＵＸバッファへのセルの書き込みが行われる。
図１１６に示されるように、ＤＭＸ−ＬＳＩ 内のＤＭＵＸバッファから個別部へのセルの読み出しは、個別部から転送されてくる１９ＭＨｚ（正確には１９．４４ＭＨｚ） のクロックに同期して行われる。この個別部からの１９ＭＨｚ のクロックは、次のようにして生成される。即ち、図１１６に示されるように、まず、ＳＩＦＣＯＭにおいて光リンクを経由してＳＹＮＳＨ から受信された８ＭＨｚのクロックを１２８ 分周して得られる６４ＫＨｚ のクロックが、個別部に転送される。個別部内のＰＬＬ モジュールは、そのクロックに基づいて、１５６ＭＨｚ（正確には１５５．５２ＭＨｚ）のクロックを生成する。そして、この１５６ＭＨｚ のクロックが分周されることによって、上述の１９ＭＨｚ のクロックが生成される。
ＳＩＦＣＯＭ内のＰＬＬ モジュールも、ＳＹＮＳＨ から受信された８ＭＨｚのクロックを１２８ 分周して得られる６４ＫＨｚ のクロックに基づいて１５６ＭＨｚのクロックを生成する。上りセルは、個別部から転送される１９ＭＨｚ のクロックに同期して、各回線に対応するＭＵＸ−ＬＳＩ 内のＭＵＸ バッファに書き込まれる。このＭＵＸ バッファからのセルの読み出しは、上述の１５６ＭＨｚのクロックを分周して得られる１３ＭＨｚ（正確には１２．９６ＭＨｚ） のクロックに同期して行われる。読み出されたセルは、そのデータ形式がパラレルデータ形式からシリアルデータ形式に変換され、７８ＭＨｚ（正確には７７．７６ＭＨｚ） のビットレートで、ＡＳＳＷへ送出される。
４．ソフトウエアインタフェース
以下に、ＳＩＦＣＯＭと交換機ソフトウエアの間のインタフェースである、ＡＴＭ レイヤセルフォーマット、ＳＡＲ−ＰＤＵ フォーマット、及びＬＡＰ−Ｄ レイヤ２（Ｌ２）フォーマットについて説明する。なお、ＬＡＰ−Ｄ レイヤ３（Ｌ３）フォーマットについては、パート２の１０．９において説明した。ここで、交換機ソフトウエアとは、交換機全体の処理 （呼処理、スイッチ制御処理等） を制御するプロセッサにおいて実行されるプログラムをいう。
４．１ 概要
ＳＩＦＣＯＭは、ＡＳＳＷＳＨを経由するスイッチ内パスを通って、ＢＳＧＣとの間で簡易ＬＡＰ を用いた局内制御通信を実行することによって、交換機ソフトウエアと通信する （図９４参照） 。ＢＳＧＣは、ＩＮＦＴ（Ｉｎｔｅｒｆａｃｅ ｔｙｐｅ Ｔ）によって交換機プロセッサと通信する。
簡易ＬＡＰ−Ｄ とは、ハードウエア及びファームウエアに対する負荷の軽減を目的として、本出願人が新規に開発したプロトコルである。特にハードウエアに対する負荷を重たくする要因である、レイヤ２における番号制フレームが廃止され、レイヤ２では非番号制フレームのみが処理される。しかし、メッセージの抜け・重複を避けるため、レイヤ３では番号制フレームが採用された。元来、番号管理機能はファームウエアに要求される必須の機能であるため、レイヤ３への番号制フレーム導入がファームウエアに対する負荷を増大させる要因とはならない。
このレイヤ２の簡易ＬＡＰ−Ｄ フレームは、５４オクテットのデータ長を有するＡＴＭ セルに分割して格納され、交換機内のハイウエイ上を転送される。この結果、Ｉｎ−Ｂａｎｄ 局内通信が実現される。
このＩｎ−Ｂａｎｄ 化は、ＢＲＬＣ（Ｂｒｏａｄｂａｎｄ Ｒｅｍｏｔｅ Ｌｉｎｅ Ｃｏｎｃｅｎｔｒａｔｏｒ：広帯域遠隔回線集線装置、図３４参照） をホスト交換機に接続する際に要求される必須の技術である。ホスト交換機内でのＩｎ−Ｂａｎｄ 化は、ＢＲＬＣ及びホスト交換機での制御方式を統一でき、かつホスト内の制御バスとシェルフを接続するケーブルを削減できるという効果を有する。
４．２ 局内制御通信のレイヤ構造
図１１７に、局内制御通信のレイヤ構造を示す。但し、ＣＤ−ＰＤＵ （後述する） は省略されている。
４．２．１ ＡＴＭ レイヤセルフォーマット
図１１８に、簡易ＬＡＰ−Ｄ におけるＡＴＭ レイヤのセルフォーマットを示す。
４．２．２ ＳＡＲ−ＰＤＵ フォーマット
図１１９に、簡易ＬＡＰ−Ｄ のためのＳＡＲ−ＰＤＵ フォーマットを示す。
ＳＡＲ−ＰＤＵ フォーマットとしてはタイプ３又は４のＡＡＬ（ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙｅｒ） プロトコルタイプが使用される。
ＳＴ （セグメントタイプ） 、ＳＮ （シーケンス番号） 、ＭＩＤ（局内制御通信用セルではｄｏｎ’ｔ ｃａｒｅ） 、ペイロード、ＬＩ （ペイロードバイト長表示） 、及びＣＲＣ（ＳＴ，ＳＮ，ＭＩＤ，ペイロードに対するＣＲＣ−１０） からなるＳＡＲ−ＰＤＵは、ＡＴＭ セルのペイロードに格納され、その前部にＡＴＭ ヘッダが付加される。
ＳＡＲ−ＰＤＵ のペイロードには、ＬＡＰ−Ｄ メッセージが格納される。
ＬＡＰ−Ｄ データのデータ長が４４バイトである場合 （パート７の図７４９参照） には、このメッセージは１つのＳＡＲ−ＰＤＵ のペイロードに格納される。この場合、ＳＡＲ−ＰＤＵ には、ＳＴとしてＳＳＭ（Ｓｉｎｇｌｅ Ｓｅｇｍｅｎｔ Ｍｅｓｓａｇｅ） が設定され、ＬＩとして４４バイトが設定される。
ＬＡＰ−Ｄ のデータ長が２５６ バイトである場合 （パート７の図７５０参照） は、このメッセージはそれぞれ４４バイトからなるセグメントに分割され、そのセグメントが複数のＳＡＲ−ＰＤＵ のペイロードに格納される。従って、そのＬＡＰ−Ｄ データは、複数のＡＴＭ セルに分割して格納され、転送されることになる。この場合に、先頭のセグメントが格納されるＳＡＲ−ＰＤＵ には、ＳＴとしてＢＯＭ（Ｂｅｇｉｎｎｉｎｇ Ｏｆ Ｍｅｓｓａｇｅ） が設定され、ＬＩとして４４バイトが設定される。また、中間のセグメントが格納されるＳＡＲ−ＰＤＵ には、ＳＴとしてＣＯＭ（Ｃｏｎｔｉｎｕａｔｉｏｎ Ｏｆ Ｍｅｓｓａｇｅ）が設定され、ＬＩとして４４バイトが設定される。更に、末尾のセグメントが格納されるＳＡＲ−ＰＤＵには、ＳＴとしてＥＯＭ（Ｅｎｄ Ｏｆ Ｍｅｓｓａｇｅ）が設定され、ＬＩとして３６バイト （パート７の図７５０参照） が設定される。
４．２．３ ＬＡＰ−Ｄ フォーマット （レイヤ２）
図１２０に、レイヤ２のＬＡＰ−Ｄ フォーマットを示す。ＬＡＰ−Ｄ フレームは、４．２．２で説明したように、適宜分割された上で、ＳＡＲ−ＰＤＵ のペイロードに格納される。
５．タグの割当
図１２１に、ＳＩＦＳＨ−Ａ で処理されるＡＴＭ セルのフォーマットを示す。
本実施例では、ＡＴＭ セルの先頭に付与されているタグを用いて、交換機内のルーティングが行われる。ＶＰＩ（Ｖｉｒｔｕａｌ Ｐａｓｓ Ｉｄｅｎｔｉｆｉｅｒ）領域の一部のビットがタグ領域として使用される。この結果、ＤＳ１ 伝送路に対して定義可能なＶＰＩ は、最大で６４となる。また、１５６Ｍｂｐｓ の方路に対応するタグは全て、第２オクテット内に収容される。更に、方路がＮＮＩ（ネットワーク−ノードインタフェース） を有している場合には、図１２１に示されるＭＵＸＭ、ＡＤＳ１−ＢＬＫ、及びＡＤＳ１−ＳＥＬの計６ビットがＶＰＩ にアサインされる。
図１２２に、ＳＩＦＳＨ−Ａ で使用されるＡＴＭ セルヘッダデータの構成を示す。また、図１２３に、ＳＩＦＳＨ−Ａ におけるＡＴＭ セルヘッダデータの使用方法を示す。
図１２４に、ＲＭＸＳＨ （図３４参照） で使用されるＡＴＭ セルヘッダデータの構成を示す。また、図１２５に、ＲＭＸＳＨ におけるＡＴＭ セルヘッダデータの使用方法を示した図である。
図１２６に、ＢＳＧＣＳＨ （図９４参照） で使用されるＡＴＭ セルヘッダデータの構成を示す。また、図１２７に、ＢＳＧＣＳＨにおけるＡＴＭ セルヘッダデータの使用方法を示す。
図１２８に、ＳＩＦＳＨ−Ａ におけるＳＩＧ／ＡＤＳ１ＢＬＫ／ＡＤＳ１ＳＥＬ の使用方法を示す。
図１２９に、図１２２、図１２３、及び図１２８により規定されるＡＴＭ セルヘッダデータの、ＳＩＦＳＨ−Ａ 及びＡＤＳ１ＳＨ （図８参照） における機能割当てを示す。
６．機能
ＳＩＦＣＯＭの機能について、ハードウエア構成の観点から説明する。
６．１ ＭＵＸ
６．１．１ 概要
図１３０に、ＳＩＦＳＨ−Ａ 内でのＭＵＸ の位置 （ハッチングされた部分） を示す。
ＭＵＸ は、ＳＩＦＳＨ−Ａ 内に収容される＃０〜＃７の個別部から転送されてくるＡＴＭ セル（ＶＣＣによってヘッダが変換された後のセル） と、ＳＩＦＣＯＭ内のＳｉｇｎａｌ処理部で生成されるシグナリングセルとを、ＡＳＳＷへ向かう上りハイウエイに多重する。
ＳＩＦＳＨ が縦続に接続される場合は、双方のＭＵＸ に対する多重制御は統一して行われ、２シェルフ分のデータが１本の上りハイウエイに多重され、上位のＳＩＦＳＨ−Ａ からＡＳＳＷに送出される。図１３１に、ＳＩＦＳＨ−Ａ の縦続接続の構成を示す。
６．１．２ ＭＵＸ の構成
図１３２に、ＭＵＸ の構成を示す。
ＭＵＸ は、各個別部に接続される１５６Ｍｂｐｓ の上りハイウエイ上のセルと、ＳＩＦＣＯＭ内のＳｉｇｎａｌ処理部 （図１３０） で生成されるシグナリングセルとを、ＡＳＳＷへ向かう６２２Ｍｂｐｓ の上りハイウエイに多重する。なお、各個別部から転送されてくるセルは、ＶＣＣ（図１３０参照） によって、そのヘッダが変換された後にＭＵＸ に入力される。
ＭＵＸ は、各個別部に対応してそれぞれ５２セル分のバッファを有し、このバッファには有効なセルのみが書き込まれる。各バッファは、セルが書き込まれる毎に、多重制御部 （スケジューラ） にセルの書き込みがあったことを通知する。そして、各バッファは、スケジューラから出力許可を受信した時に、バッファ内のセルを読み出すことにより、セルの多重を実現する。
６．１．３ 多重制御方式
各個別部から伸びている１５６Ｍｂｐｓ のハイウエイ上のＡＴＭ セルに関する多重制御は、スケジューラにより行われる。スケジューラは、１本の上り６２２Ｍｂｐｓ ハイウエイあたり１つが配置される。ＳＩＦＳＨ−Ａ が縦続に接続された場合は、下位のＳＩＦＳＨ−Ａ 内のスケジューラは動作させられず、下位のＳＩＦＳＨ−Ａ に対する多重制御は、上位のＳＩＦＳＨ−Ａ 内のスケジューラによって行われる。
図１３３に、スケジューラの構成の概要を示す。
各回線に対応したバッファ （図１３２） に有効セルが書き込まれると、各バッファ内の特には図示しない書き込み制御部からスケジューラに対して、１５６Ｍｂｐｓ のハイウエイ上の１つのセルの書き込みが完了したことを示す書き込み完了信号が送出される。
スケジューラは、図１３３に示されるように、それが監視する回線 （個別部） の数に相当するビット幅 （１８ビット） を有するＦＩＦＯを内蔵し、各回線から受信した書き込み完了信号を、２．７ μｓｅｃ の周期でサンプリングして、図１３４に示されるタイミングで、それらの書き込み完了信号をＦＩＦＯへ書き込む。ここで、周期２．７ μｓｅｃ は、１５６Ｍｂｐｓ のハイウエイ上における１つのセルの伝送時間に対応する。
ＦＩＦＯの各ビット位置の出力は、優先制御回路（Ｐｒｉｏｒｉｔｙ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）でその優先順位が決定された後、図１３５に示されるように、約７００ｎｓｅｃ の周期で、何れかのバッファに対する出力許可信号として出力される。ここで、周期約７００ｎｓｅｃ は、６００Ｍｂｐｓ のハイウエイ上における１つのセルの伝送時間に対応する。
各個別部は１重化された構成を有し、ＳＩＦＣＯＭは２重化された構成を有する。そして、ＡＳＳＷ（ＡＴＭ スイッチ） を含めた２重化部分におけるアクティブ系とスタンバイ系の両方の系におけるセル順序を一致させ系切替え時のセルロスを極力低減する目的から、本スケジューラ多重制御方式が採用されている。
６．１．４ バッファ監視
ＭＵＸ は、低速入力ハイウエイ上のＡＴＭ セルの高速入力ハイウエイへの多重処理用のバッファとして、１回線 （個別部） あたり５２セル（８ビット×５４オクテット×５２セル＝２２４６４ ビット） 分の容量を有するディアルポートＲＡＭ を持ち、それをＦＩＦＯとして使用する。
６．１．５ 書き込み制御
以下の条件が満たされた場合においてのみ、入力されたセルがバッファに書き込まれる。
（１） 入力セルが有効セルである
（２） バッファがフルでない
（３） 輻輳制御が行われていない （６．１．９を参照）
６．１．６ 書き込み異常処理
以下の６．１．６．１及び６．１．６．２に示される異常セルが入力された場合、以下に掲げる書き込み異常処理が実行される。
６．１．６．１ セル長が短い場合
図１３６に示されるように、入力したセルのデータ長が短い場合には、そのセルは廃棄され、バッファ内のそのセルに対応するアドレスに次に入力するセルが書き込まれる。
６．１．６．２ セル長が長い場合
図１３７に示されるように、入力したセルのデータ長が長い場合には、バッファ内の指定されているアドレスにそのセルを構成する先頭の５４オクテット分のデータが書き込まれ、そのセルを構成する残りのデータは無視される。
６．１．７ 読み出し制御
各バッファは、スケジューラからそのバッファに対して、 ”Ｈ”である出力許可信号が入力された場合においてのみ、そのバッファからセルを読み出す。
６．１．８ 読み出し異常処理
図１３８に示されるように、各バッファは、スケジューラからそのバッファに対して、出力許可信号が約７００ｎｓｅｃ（図１３５参照） 以内の時間間隔で入力された場合に、短い時間間隔で入力された出力許可信号は無視し、スケジューラからの次の出力許可信号によって、そのバッファからセルを読み出す。
６．１．９ バッファ輻輳制御
ＭＵＸ は、ＡＴＭ セルのヘッダ内のタグ領域に表示されるＰ ビット及びＣＯＮ ビット （図１２１参照） の各値のパターンに基づいて、ＭＵＸ 内の各バッファの輻輳制御を行う。
このバッファの輻輳制御用のデータは、交換機ソフトウエアが、局内制御通信を用いたＥＭＳＤ情報として設定する。この情報は、ＳＩＦＣＯＭ内のマイクロプロセッサからＤＭＵＸ内の各バッファに通知される。このバッファの輻輳時の品質制御、優先制御を行うために、９レベルの閾値を設定する必要性がある。設定される閾値を、図１３９に示す。
ＳＩＦＳＨ−Ａ ハードウエアリセット時には、セル廃棄処理開始閾値として、初期設定値である最大のバッファ長が設定される。セル廃棄が開始されると、Ｑａ、Ｑｂ、Ｑｃ、Ｑｄの各閾値に対応して廃棄されたセルの数がカウントされる。
各閾値は、以下に示される条件を満たすように局内制御通信を用いて設定される必要がある。この条件は、ハードウエアによってはチェックされない。
Ｑ０ ≧Ｑ１≧Ｑａ≧Ｑａ′＞０， Ｑ０≧Ｑ１≧Ｑｂ≧Ｑｂ′＞０
Ｑ０ ≧Ｑ１≧Ｑｃ≧Ｑｃ′＞０， Ｑ０≧Ｑ１≧Ｑｄ≧Ｑｄ′＞０
６．２ ＤＭＵＸ
６．２．１ 概要
図１４０に、ＳＩＦＳＨ−Ａ 内でのＤＭＵＸの位置 （ハッチングされた部分） を示す。
ＤＭＵＸは、ＡＳＳＷ又は縦続に接続された上位のＳＩＦＳＨ−Ａ からの高速下りハイウエイ上のＡＴＭ セルを、ＳＩＦＳＨ−Ａ 内の各個別部へ向かう低速下りハイウエイに向かうセルと、ＳＩＦＣＯＭ内のＳｉｇｎａｌ処理部に入力されるシグナリングセルに分離する。この分離は、各セルのヘッダ内のタグに基づいて行われる。
６．２．２ 機能
図１４１にＤＭＵＸの構成を、図１４２に交換機内のセルフォーマットを、また、図１４３に、ＤＭＵＸにおいて使用されるヘッダのマッチングビットのロケーションを示す。
ＤＭＵＸは、セルヘッダ内のＳＩＧ 、ＵＬ、ＴＡＧＣ、及びＣＯＭ の各データ （図１４２のハッチングされた部分） に基づいて、６２２Ｍｂｐｓ の高速下りハイウエイから、シェルフ内の最大で８個の個別部のそれぞれへ向かうセルと、シグナリングセルを分離する。そして、ＤＭＵＸは、前者は各個別部に接続される１５６Ｍｂｐｓ の低速下りハイウエイに送出し、後者はＳＩＦＣＯＭ内のＳｉｇｎａｌ処理部 （図１４０） に入力させる。この場合、ＤＭＵＸは、図１４１に示されるように、各個別部に対応して１１２ セル分のバッファを有する。
図１４１に示されるＤＭＵＸ内の各個別部に対応するセルドロッパ（Ｃｅｌｌ ＤＲＰ）は、入力セルのヘッダ内のＳＩＧ 、ＵＬ、ＴＡＧＣ、及びＣＯＭ の各データ （図１４２のハッチングされた部分） のパターンが、予め自装置に設定されているマッチングパターン（Ｓｈｅｌｆ／Ｌｉｎｅ ＩＤ）（図１４３参照） と一致するか否かを判定することにより、そのセルを自装置に接続されている１５６Ｍｂｐｓ の低速下りハイウエイにドロップさせるか否かを決定する。
６．２．３ ダイナミックタグマッチング
ＳＩＦＣＯＭは、ＤＭＵＸに対する図１４３に示されるマッチングパターンを、交換機ソフトウエアからの指示によって設定することができる、ダイナミックタグマッチング機能を有する。
ハードウエアによるデフォルトとしては、各ラインナンバーに応じたタグがハードウエアによって自律的に設定されるが、ホスト交換機とＢＲＬＣ （図３４参照） との間のアンビリカルリンクの設定時には、上述のダイナミックタグマッチング機能が必要となる。
即ち、ＢＲＬＣとの間に設定されるアンビリカルリンクを収容するＳＩＦＳＨ−Ａ には、９．において説明する回線プロテクション（Ｎ＋１方式）と呼ばれる冗長構成が要求される。この場合には、図１４４に示されるように、交換機ソフトウエアからＳＩＦＣＯＭ内のマイクロプロセッサを介して、アンビリカルリンクの本回線を収容する個別部に対応するＤＭＵＸ ０にはコマンドＡによって ＴＡＧＣ＝”１００” が設定され、アンビリカルリンクの予備回線を収容する個別部に対応するＤＭＵＸ ４にはコマンドＢによって ＴＡＧＣ＝”０００” が設定される。そして、本回線において障害が発生した場合には、ＤＭＵＸ ０とＤＭＵＸ ４にそれぞれ設定されている２つのＴＡＧＣの値がスワップされることにより、本回線と予備回線が切り替えられる。
６．２．４ バッファ監視
ＤＭＵＸ内の各バッファ （図１４１参照） では、それがバッファリングしているセル数 （キュー（ｑｕｅｕｅ） 長） がモニタされることにより、以下に示される輻輳制御が実行される。
（１） 現在のキュー長がマイクロプロセッサに通知される。
マイクロプロセッサからセル数の読み出し要求を受け付けると、セルカウント数がレジスタに移動させられると同時に、カウント数がリセットされる （リードリセット）。
（２） 図１４５に示される９レベルの閾値によって、輻輳制御が実行される。
このバッファの輻輳制御用のデータは、交換機ソフトウエアが、局内制御通信を用いたＥＭＳＤ情報として設定する。この情報は、ＳＩＦＣＯＭ内のマイクロプロセッサからＤＭＵＸ内の各バッファに通知される。
ＳＩＦＳＨ−Ａ ハードウエアリセット時には、セル廃棄処理開始閾値として、初期設定値である最大のバッファ長が設定される。
各閾値と各バッファにおけるバッファリング動作との関係を、以下に示す。
（１） キュー長が閾値ＱＡを越えた場合、バッファはその旨をマイクロプロセッサに通知すると同時に、マーキングセルの廃棄指示を、バッファ内の特には図示しないライトコントローラに通知する。マーキングセルとは、ヘッダ内のタグ領域に表示されるＰ ビット及びＣＯＮ ビット （図１４２参照） がセットされているセルをいう。なお、マイクロプロセッサから優先制御、品質制御の指定がない時は、バッファは、自律的に輻輳制御を開始する。
（２） キュー長が閾値ＱＡ′まで回復した場合、バッファはその旨をマイクロプロセッサに通知すると同時に、マーキングセルの廃棄の中止を、バッファ内のライトコントローラに通知する。なお、品質制御、優先制御が中止されるわけではなく、セルの廃棄のみが中止される。
（３） キュー長が閾値Ｑ１に達した場合、バッファは障害の発生をマイクロプロセッサに通知すると同時に、バッファに入力するセルが有効セルであってもバッファリング動作を中止するよう、ライトコントローラに通知する。
＊ 閾値ＱＢ、ＱＣ、ＱＤに関しても、上記（１） 、（２） 、（３） と同様の輻輳制御が実行される。
（４） ＤＭＵＸでは、優先制御と品質制御の間には特別な関係はない。即ち、優先制御、品質制御は、各々独立して行われ、各々の制御に対応する制御ビットを用いて行われる。
各閾値は、以下に示される条件を満たすように局内制御通信を用いて設定される必要がある。この条件は、ハードウエアによってはチェックされない。この条件が満足されない場合の、ＤＭＵＸでのバッファリング動作は保証されない。
Ｑ０＞Ｑ１＞ＱＡ＞ＱＡ′＞０ Ｑ０＞Ｑ１＞ＱＢ＞ＱＢ′＞０
Ｑ０＞Ｑ１＞ＱＣ＞ＱＣ′＞０ Ｑ０＞Ｑ１＞ＱＤ＞ＱＤ′＞０
６．３ ＶＣＣ
６．３．１ ＶＣＣ の位置
ＶＣＣ（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ Ｃｏｎｔｒｏｌｌｅｒ） は、入力したＡＴＭ セルに付与されているＶＰＩ／ＶＣＩ（以下、入力ＶＰＩ／ＶＣＩ と呼ぶ） に対応するＶＰＩ／ＶＣＩ／ＴＡＧ（以下、出力ＶＰＩ／ＶＣＩ，ＴＡＧ という） をテーブル上で検索し、その出力ＶＰＩ／ＶＣＩ／ＴＡＧ をＡＴＭ セルに付与する。
ＶＣＣ の搭載位置は、２重化部であるＳＩＦＣＯＭに搭載される。
ＶＣＣ は、各回線毎に必要な機能であって本来は個別部に搭載されるべきであるが、下記に示される理由により、ＳＩＦＣＯＭ部へ搭載される。
今、ＶＣＣ が１重化された構成を有する個別部に搭載されると仮定する。また、図１４６に示されるように、加入者線Ａ（Ａ ｓｕｂ）から送信されたセルは加入者線Ｂ（Ｂ ｓｕｂ）で受信され、加入者線Ｃ（Ｃ ｓｕｂ）から送信されたセルは加入者線Ｄ（Ｄ ｓｕｂ）で受信されるものとする。
この仮定のもとで、図１４６に示されるように、加入円者Ａ（Ａ ｓｕｂ）に対応する個別部内のＶＣＣ において障害が発生して、加入者線Ａ（Ａ ｓｕｂ）から送信されたセルが加入者線Ｄ（Ｄ ｓｕｂ）に転送されるルーティングが行われてしまうとする。この結果、ＡＳＳＷ内の特定の方路にセルが集中してしまい、ＡＳＳＷ内の●印 （図１４６） で示される位置で輻輳が発生して、スイッチ障害が発生する恐れがある。最悪の場合には、１つの加入者線に対応するＶＣＣ での障害が、６４回線以上の回線に波及する恐れがある。
この場合、障害検出処理として、着信側におけるＭＣ （モニタリングセル） に対するモニタリングを考えることができる。この処理においては、発信側の各加入者線でモニタリングセル （図１４６のＭＣ１，ＭＣ２）が挿入され、そのセルが着信側の各加入者線上でモニタされることにより、障害が検出される。しかし、上述のスイッチ障害が発生した場合には、障害が発生した加入者線Ａ（Ａ ｓｕｂ）上で挿入されたモニタリングセルＭＣ１ も障害が発生していない加入者線Ｃ（Ｃ ｓｕｂ）上で挿入されたモニタリングセルＭＣ２ も共に、ＡＳＳＷ内で廃棄されてしまう。この結果、正常なモニタリングを行うことができなくなって、障害原因を特定することが困難となる。
また、スイッチ障害が発生した場合には、ＳＩＦＣＯＭ及びＡＳＳＷの系が切り替えられるが、障害は１重化された構成を有する個別部内のＶＣＣ で発生しているため、新たにアクティブ系となったＡＳＳＷにおいても、すぐにスイッチ障害が発生してしまう。
一方、ＶＣＣ が２重化された構成を有するＳＩＦＣＯＭに搭載された場合には、運用されるＳＩＦＣＯＭの系が、障害が発生しているＶＣＣ を含むＳＩＦＣＯＭの系から障害が発生していないＶＣＣ を含むＳＩＦＣＯＭの系に切り替えられることによって、障害を復旧させることができる。
また、系の切り替え後は、ＴＣＧ（Ｔｅｓｔ Ｃｅｌｌ Ｇｅｎｅｒａｔｏｒ）等を用いることにより、障害が発生したＶＣＣ を特定することも可能である。
以上に示した理由から、ＶＣＣ はＳＩＦＣＯＭ部へ搭載される。
６．３．２ ＶＣＣ 用メモリ量
ＶＣＣ 用メモリは、図１４７に示されるように、将来のＶＰ（Ｖｉｒｔｕａｌ Ｐａｓｓ）サービスを考慮して、２個のＶＣＣ テーブルを記憶する。
テーブル１（Ｔａｂｌｅ−１） は、入力ＶＰＩ（入力されたセルに付与されているＶＰＩ）をアドレスとして中間ＶＰＩ を検索するためのテーブルである。本実施例では、ＶＰサービスは行われないと仮定して、入力ＶＰＩ 値＝中間ＶＰＩ 値である。
テーブル２（Ｔａｂｌｅ−２） は、中間ＶＰＩ＋入力ＶＣＩ（入力されたセルに付与されているＶＣＩ）をアドレスとして出力ＶＰＩ／ＶＣＩ を検索するためのテーブルである。
６．３．３ 系間ＶＣＣ コピー
６．３．３．１ 目的
ＯＵＳ →ＩＮＳ 化手順で必要となる、系間コピーについて説明する。
６．３．３．２ 系間コピーの契機
系間コピーは、片系がアクティブ状態で片系がＯＵＳ 状態である状態における、ＯＵＳ →ＩＮＳ 化手順において実行される。
６．３．３．３ コピー対象情報
ＶＣＣ テーブル内に設定される全情報がコピー対象情報である。以下に、それらの情報を列記する。なお、括弧内は、それぞれの情報のビット数である。
（１） ＶＣＣ 設定の有効／ 無効指定 （１）
（２） ＣＬＰ（Ｃｅｌｌ Ｌｏｓｓ Ｐｒｉｏｒｉｔｙ） コピー制御 （１）
（３） 出力方路指定タグフィールド （８）
（４） シグナリング識別 （１）
（５） 上位／下位識別 （１）
（６） ＳＩＦＣＯＭ指定 （１）
（７） ＭＵＸ マルチキャスト表示 （１）
（８） ＡＤＳ１−ＳＥＬ 識別 （１）
（９） ＡＤＳ１−ＢＬＫ 識別 （１）
（１０） 品質クラス （１）
（１１） 装置内試験セル表示 （１）
（１２） 輻輳制御 （１）
（１３） 出力ＶＰＩ （８）
（１４） 出力ＶＣＩ （１６）
（１５） 分配接続（”０”固定） （１）
（１６） ペイロードタイプ （３）
（１７） スイッチ ＩＮ／ＯＵＴ表示 （１）
なお、ＶＣＣ テーブル内にはパリティビットがあるが、これはＶＣＣ テーブルに対する読み出し動作時にチェックされ、書き込み動作時に生成されるものであるため、コピー対象情報ではない。
６．３．３．４ ＩＮＳ 化処理手順
ＯＵＳ 状態からＩＮＳ 状態への状態の移行は、アクティブ系のＶＣＣ テーブルのＯＵＳ 系のＶＣＣ テーブルへのコピーを指示する ”コピー開始コマンド” がＣＣ （交換機プロセッサ） によって発行され、アクティブ系のＶＣＣ テーブルの内容が全てＯＵＳ 系のＶＣＣ テーブルにコピーされた後に、実行される。
また、 ”コピー開始コマンド” の発行前には、必ずＯＵＳ 系のＳＩＦＣＯＭに ”リセット要求コマンド” がＣＣによって発行され、ＯＵＳ 系のＳＩＦＣＯＭ内のＶＣＣ テーブルの内容がリセットされた後に、コピー処理が実行される。更に、ＯＵＳ 系のＳＩＦＣＯＭは、リセット完了後に、 ”リセット完了通知ステータス” をＣＣに報告する。このリセット処理により、アクティブ系のＳＩＦＣＯＭ内のＶＣＣ テーブルにおいて使用されているＶＰＩ／ＶＣＩ のみをＯＵＳ 系のＳＩＦＣＯＭ内のＶＣＣ テーブルにコピーすることが可能となり、コピー時間の短縮が図れる。
図１４８に、ＩＮＳ 化手順のアローダイアグラム（Ａｒｒｏｗ Ｄｉａｇｒａｍ） を示す。以下、この図面に沿って説明する。
まず、コピーが正常に終了すると、両系のＳＩＦＣＯＭからＣＣにコピー終了ステータスが報告される。もし相手系ＳＩＦＣＯＭの無応答などの系間通信障害等によってコピーが正常に終了しない場合は、コピー実行不可ステータスがＣＣに報告される。この結果、ＣＣは、コピーが失敗したとみなして、ＯＵＳ 系のＳＩＦＣＯＭを再度リセットする。両系のＳＩＦＣＯＭのどちらか一方からでもコピー実行不可ステータスが報告された場合に、ＯＵＳ 系のＳＩＦＣＯＭが再度リセットされる。図１４９に、各系のステータスとＣＣの処理を示す。
通常、ＶＣＣ テーブル内容の設定・解除コマンド （呼処理コマンド） は、ＣＣから両系のＳＩＦＣＯＭに対して独立に発行される。また、ＳＩＦＣＯＭは、ＶＣＣ コピー時にも呼処理コマンドを受け付けることが可能なように構成される。但し、ＶＣＣ コピー中は、ＣＣから両系のＳＩＦＣＯＭにコマンドが発行されるのではなく、アクティブ系のＳＩＦＣＯＭに対してのみコマンドが発行される。なぜなら、 ”呼処理コマンド” が、ＯＵＳ 系のＳＩＦＣＯＭに対してアクティブ系のＳＩＦＣＯＭに対してよりも速く到達しＯＵＳ 系のＳＩＦＣＯＭ内のＶＣＣ テーブルが新しい内容に更新されている状態で、アクティブ系のＳＩＦＣＯＭからのＶＣＣ テーブルのコピーによりＯＵＳ 系のＳＩＦＣＯＭ内のＶＣＣ テーブルの内容が古い内容に再設定されてしまう場合が想定されるからである。この矛盾状態の防止をハードウエアで行うことはプロトコルの複雑化とハードウエア規模の増大を招くため、アクティブ系のＳＩＦＣＯＭに対してのみ ”呼処理コマンド” が発行される。
従って、ＳＩＦＣＯＭの状態がコピー状態から運用状態へ遷移する場合に、コマンド／ステータスのすれ違いによりＣＣから旧ＯＵＳ 系のＳＩＦＣＯＭへの呼処理コマンドの指定が欠落してしまうことを防ぐプロトコルが必要となる。以下に、そのプロトコルの要点を列記する。
（１） アクティブ系のＳＩＦＣＯＭは、ＶＣＣ テーブルのコピーの終了後、 ”コピー終了ステータス” を報告する。
（２） ＣＣは、上記（１） のステータスを受信後、アクティブ系のＳＩＦＣＯＭに ”コピー終了通知コマンド” を発行する。
（３） アクティブ系のＳＩＦＣＯＭは、上記（２） のコマンドを受信する以前に受信した ”呼処理コマンド” は全て、他系にコピーする。上記（２） のコマンドを受信した後に受信した ”呼処理コマンド” は全て、自系に対してのみ実行し、他系へはコピーしない。
（４） ＯＵＳ 系のＳＩＦＣＯＭは、アクティブ系のＳＩＦＣＯＭからコピー終了通知を受信すると、ＣＣに ”コピー終了ステータス” を発行する。なお、上記（２） 〜（４） については、それらの時間的な前後関係は規定されない。
（５） ＣＣは、上記（４） のステータスを受信後、ＯＵＳ 系のＳＩＦＣＯＭに、 ”コピー終了通知コマンド” を発行する。
（６） ＣＣは、上記（５） のコマンドを送信後、ＯＵＳ 系のＳＩＦＣＯＭに ”オンラインモード設定コマンド” を発行する。
（７） ＣＣは、上記（３） 〜（６） の処理が実行される間にキュー（ｑｕｅｕｅ） に新たなスタンバイ系への ”呼処理コマンド” が保持されていれば、直ちにそのコマンドを発行する。
上記の（７） の処理以降、ＣＣは、アクティブ系及びスタンバイ系の各ＳＩＦＣＯＭに対して独立に ”呼処理コマンド” を発行する。
６．３．３．５ コピー実行不可報告
両系のＳＩＦＣＯＭは、ＶＣＣ テーブルのコピーが正常に終了するとコピー終了報告をＣＣに通知するが、それが正常に終了しない場合はコピー実行不可報告をＣＣに通知する。このコピー実行不可報告は、系間交絡における下記の障害が発生した時に通知される。
（１） タイムアウト
・アクティブ系のＳＩＦＣＯＭからのコピー開始要求に対して、ＯＵＳ 系のＳＩＦＣＯＭからのコピー開始要求がない場合
・ＯＵＳ 系のＳＩＦＣＯＭからのコピー開始要求に対して、アクティブ系からのコピー開始要求がない場合
・アクティブ系のＳＩＦＣＯＭからのコピー終了通知が無い場合
（２） パリティエラー検出
・転送中にパリティエラーが発生した場合
６．３．４ ＶＣＣ とＳＭＤＳサービスとの関係
ＳＩＦＣＯＭ内のＶＣＣ は、ＤＳ３−ＳＭＤＳインタフェース等の個別部から入力されたペイロード部にＳＭＤＳサービスのＬ２−ＰＤＵを含むＡＴＭ セルのヘッダ部に付加されているＶＰＩ／ＶＣＩ の値を、個別部で付加された特定値 （例えばＶＰＩ＝３Ｆ，ＶＣＩ＝０３ＦＦ）から、ＳＩＦＣＯＭとＳＭＤＳサービスを提供するＳＢＭＥＳＨ （図８参照） の間に張られるＰＶＣ（Ｐｅｒｍａｎｅｎｔ Ｖｉｒｔｕａｌ Ｃｉｒｃｕｉｔ：相手固定接続） を特定すると同時に、そのＡＴＭ セルを送出した個別部がが終端するＳＮＩ（Ｓｕｂｓｃｒｉｂｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ）を特定するＶＰＩ／ＶＣＩ の値に、付け替える。従って、ＳＩＦＣＯＭとＳＢＭＥＳＨの間に張られるＰＶＣ には、そのＳＩＦＣＯＭに接続されＳＭＤＳサービスに使用される個別部が終端するＳＮＩ の数に対応する数のＶＰＩ／ＶＣＩ の値が割り当てられることになる。また、ＳＩＦＣＯＭは、そのＡＴＭ セルの先頭に、そのＡＴＭ セルがＡＴＭ スイッチ内で自律的にスイッチングされてＳＢＭＥＳＨに転送されるようにするための、タグを付加する。
６．４ シグナリング処理（ＥＧＣＬＡＤ）
６．４．１ 概要
図１５０に、ＳＩＦＳＨ−Ａ 内でのＳｉｇｎａｌ処理部（ＥＧＣＬＡＤ）の位置を示す。
ＥＧＣＬＡＤ ＬＳＩは、ＳＩＦＳＨ−Ａ とＢＳＧＣ （図９４） の間の局内制御通信を実現させるために、簡易ＬＡＰ−Ｄ に基づくフレームとＡＴＭ セルとの間で相互に変換を行う。
マイクロプロセッサとＥＧＣＬＡＤ ＬＳＩは、デュアルポートＳＲＡＭ （図１５０に示されるＤＰＲＡＭ）を介して、ＬＡＰ−Ｄ レイヤ２フレームの通信を行う。
６．４．２ ＥＧＣＬＡＤ ＬＳＩの機能
ＥＧＣＬＡＤ ＬＳＩは、シグナリングセルの分解、組み立てを行うために、以下の機能を有する。
６．４．２．１ ＡＴＭ ヘッダチェック機能
ＥＧＣＬＡＤ ＬＳＩは、ＢＳＧＣからＡＳＳＷ （図９４参照） を経由して転送されてきたシグナリングセルのヘッダのうち、図１５１に示されるハッチングされた部分の内容をチェックする。そして、ＥＧＣＬＡＤ ＬＳＩは、上述のチェック結果がグッドとなったセルに基づき、ＬＡＰ−Ｄ フレームを組み立てる。ＥＧＣＬＡＤ ＬＳＩは、フレーム化されたデータをデュアルポートＳＲＡＭへ書き込み、受信完了フラグをセットすることにより受信フレームが存在することをマイクロプロセッサに通知する。
マイクロプロセッサは、そのフラグのセットを割り込み契機として、デュアルポートＳＲＡＭから受信フレームを読み出す。
６．４．２．２ ＡＴＭ ヘッダインサート機能
マイクロプロセッサは、ＬＡＰ−Ｄ レイヤ２フレームをデュアルポートＳＲＡＭに書き込み、書き込み完了をレジスタ経由でＥＧＣＬＡＤ ＬＳＩに通知する。
ＥＧＣＬＡＤ ＬＳＩは、書き込み完了通知を受けた後、デュアルポートＳＲＡＭ上のＬＡＰ−Ｄ レイヤ２フレームを読み出す。そして、ＥＧＣＬＡＤ ＬＳＩは、そのフレームに図１５２に示されるハッチングされたヘッダ部及びトレイラ部を挿入することにより、そのフレームをシグナリングセルに変換する。ＥＧＣＬＡＤ ＬＳＩは、このシグナリングセルを、外部か供給されるシェーピングクロックに同期して送出する。
７．試験， 保守
ＡＴＭ スイッチの監視・試験方法としては、以下に示されるものがある。
（１） ＭＣ （モニタリングセル） によるパス品質の監視
（２） ＴＣＧ（テストセルジェネレータ） による試験セルの導通試験
７．１ ＭＣによるパス品質の監視
図１５３に示されるように、入力側ＳＩＮＦ（Ｓｕｂｓｃｒｉｂｅｒ Ｉｎｔｅｒｆａｃｅ：加入者用個別部） において、ＭＣ （モニタリングセル） が挿入される。ＭＣは、パス毎に所定のセル間隔で挿入する必要がある。また、出力側ＳＩＮＦでは、出力ＶＰＩ／ＶＣＩ 毎に所定のセル間隔で挿入されているＭＣを監視する機能が必要である。
ＭＣを用いた監視は、アクティブ系に対してのみ有効である。なぜならば、スタンバイ系のＡＳＳＷを経由してきたＭＣは、全てスタンバイ系の出力側ＳＩＦＣＯＭにおいて廃棄されてしまい、図１５３の破線で示されるように、出力側ＳＩＮＦには到達しないためである。
従って、スタンバイ系のパス品質は、ＴＣＧ によってのみ試験される。
また、ＭＣを用いたパス品質の監視は、全てＳＩＮＦにおいて行われ、ＳＩＦＣＯＭでは行われない。
７．２ ＴＣＧによる試験セルの導通試験
ＴＣＧによる導通試験は、以下の試験を契機にして起動される。
（１） アクティブ系装置に対するＯｎ Ｄｅｍａｎｄ 試験
・アクティブ系での障害発生時における、保守者によるコマンド投入に基づく障害箇所の特定試験
（２） スタンバイ系装置に対するＯｎ Ｄｅｍａｎｄ 試験
・系の切替え前の、オンラインソフトによる正常性確認試験
（３） ＯＵＳ 系装置に対するＯｎ Ｄｅｍａｎｄ 試験と診断試験
・スタンバイ系の障害発生→ＯＵＳ 化時の、保守者によるコマンド投入に基づく障害箇所の特定試験
・診断試験
図１５４に示されるように、アクティブ系装置の障害箇所の特定試験及びスタンバイ系装置に対する系の切替え前の正常性確認試験のため、ユーザセルに対しては通常の処理を実行しＴＣＧ によって生成されたセルのみを折り返す ”セル ＢＹ セル折り返し機能” が、ＳＩＮＦ及びＳＩＦＣＯＭに搭載される。
”セル ＢＹ セル折り返し機能” とは、ＶＰＩ／ＶＣＩ 毎の折り返しを意味する。従って、交換機ソフトウエアは、ＳＩＦＣＯＭ又はＳＩＮＦ等の、折り返し機能を持つ装置に対して、折り返されるセルのＶＰＩ／ＶＣＩ 値をＭＳＤ によって通知する。
ＴＣＧによるスタンバイ系又は又はＯＵＳ 系に対する試験は２重化部に対してしか行えないため、図１５４における点線部分の正常性は確認することができない。従って、点線部分の正常性は、ハードウエアによる監視機能 （パリティパイロット信号のループバック機能等） を用いて監視され、その部分で障害が発生した時にはＭＳＣＮ情報によって通知される。
また、ＯＵＳ 系装置は、アクティブ系装置及びスタンバイ系装置と同様に、 ”セル ＢＹ セル折り返し機能” を持つが、 ”全セル一括折り返し機能” も起動することができる。この機能も、交換機ソフトウエアからのＭＳＤ 情報によって起動される。
８．障害処理
８．１ 障害検出ポイントと通知方式
ＳＩＦＳＨ−Ａ に関する障害処理について、障害モード毎に障害の検出・通知方式を以下に示す。
８．１．１ 障害モード
（１） ＯＢＰ 障害 （各パッケージに搭載されるＯＢＰ の障害）
（２） パッケージ抜け障害
（３） ヒューズ断障害
（４） ＳＩＦＣＯＭパッケージ前面コネクタ抜け障害
（５） パッケージ誤挿入障害
（６） 個別部パッケージ障害 （１重化部障害）
（７） ＳＩＦＣＯＭパッケージ障害 （２重化部障害）
ａ）個別部インタフェース部障害
ｂ）共通部障害
（８） 個別部−ＳＩＦＣＯＭインタフェース障害 （１重化／二重化交絡部障害）
８．１．２ ＯＢＰ 障害
この障害については、パート２の１４．１．２で説明した。
８．１．２．１ 個別部ＯＢＰ 障害
この障害については、パート２の１４．１．３で説明した。
８．１．２．２ ＳＩＦＣＯＭにおけるＯＢＰ 障害
この障害は、図１５５に示されるように、障害監視対象の系のＳＩＦＣＯＭに対するメイト系のＳＩＦＣＯＭにおいて、ＯＢＰ 障害レジスタの値が監視されることによって、検出される。
ＯＢＰ のＬＥＤ 出力端子の出力は、正常時に開放状態、異常時にグランド状態となる。このため、このＬＥＤ 端子の出力がグランド状態になったときにＯＢＰ 障害レジスタに障害値が設定される。
ＳＩＦＣＯＭは、４枚のパッケージによって構成され、それぞれのパッケージにＯＢＰ が搭載されているため、これら全てのＯＢＰ のＬＥＤ 出力端子を接続する信号線がメイト系ＳＩＦＣＯＭに接続される。
８．１．３ パッケージ抜け障害
８．１．３．１ 個別部パッケージ 抜け
この障害については、パート２の１４．１．４で説明した。
８．１．３．２ ＳＩＦＣＯＭパッケージ抜け
この障害は、図１５６に示されるように、障害監視対象の系のＳＩＦＣＯＭに対するメイト系のＳＩＦＣＯＭにおいて、監視信号線の電圧開放状態が検出されることによって、検出される。
８．１．３．３ パワーパッケージ抜け
この障害は、図１５７に示されるように、障害監視対象の系のＳＩＦＣＯＭに対するメイト系のＳＩＦＣＯＭにおいて、ループ信号線の状態が監視されることによって、検出される。
８．１．４ ヒューズ断障害
８．１．４．１ 個別部用ヒューズ断障害
この障害については、パート２の１４．１．５で説明した。
８．１．４．２ ＳＩＦＣＯＭ用ヒューズ断障害
この障害は、図１５８に示されるように、障害監視対象の系のＳＩＦＣＯＭに対するメイト系のＳＩＦＣＯＭにおいて、ＳＩＦＣＯＭ用ヒューズに接続される信号線の状態が監視されることによって、検出される。
なお、この障害の検出時には、８．１．３．２で説明したＳＩＦＣＯＭパッケージ抜け障害も同時に検出されるが、ＳＩＦＣＯＭ内のファームウエアによってヒューズ断障害の検出が優先され、交換機ソフトウエアにはヒューズ断障害の発生のみが通知される。
８．１．５ ＳＩＦＣＯＭパッケージ前面コネクタ抜け障害
８．１．５．１ ５０芯同軸フラットケーブル障害
（１） ＡＳＳＷ→上位シェルフ→下位シェルフ
ＡＳＳＷに接続される下り５０芯同軸フラットケーブルの断障害として、７８Ｍｂｐｓクロック及びセルフレームパルス（ＣＦＰ） の断が、図１５９に示される構成によって検出される。
検出された障害は、障害監視対象の系のＳＩＦＣＯＭに対するメイト系のＳＩＦＣＯＭを経由して、交換機ソフトウエアに通知される。
ＡＳＳＷからの７８Ｍｂｐｓクロック及びＣＦＰ は下位のシェルフへも分配されるため、これらの障害は、上位のシェルフで検出されると同時に下位のシェルフでも検出され、下位のメイト系ＳＩＦＣＯＭからも交換機ソフトウエアに通知される。
（２） 下位シェルフ→上位シェルフ→ＡＳＳＷ
図１６０に示されるように、上記（１） に関する図１５９と同様の検出手段が、上位シェルフ及び下位シェルフの双方に設けられる。但し、図１６０に示されるように、下位のシェルフの検出出力はマスク処理される。上位のシェルフにおいて検出されたクロック断障害は、自系 （監視対象の系） のＳＩＦＣＯＭから交換機ソフトウエアに通知される。
８．１．５．２ ５０芯ＴＤバスケーブル障害
このケーブルによって、上位シェルフから下位シェルフに、セルの書き込み通知信号及びセルの出力許可信号 （６．１．３等を参照） が伝送される。このケーブルの障害は、図１６１に示されるように、ケーブル内の空きピンが上位シェルフにおいて接地され、そのピンの状態が下位シェルフで監視されることにより、検出される。
８．１．６ パッケージ 誤挿入障害
この障害については、パート２の１４．１．６で説明した。
８．１．７ 個別部パッケージ障害
この障害については、パート２の１４．１．７で説明した。
８．１．８ ＳＩＦＣＯＭパッケージ障害
ＳＩＦＣＯＭ内の障害は、以下の２種類に大別される。
（１） 個別部インタフェース部障害
（２） 共通部障害
図１６２に障害が発生する構成部分について示し、図１６３に、障害ポイントと、検出論理・検出箇所、障害通知方法、及び検出周期を示す。
９．回線プロテクション（Ｎ＋１方式）
９．１ Ｎ＋１ プロテクション方式の概要
ＢＲＣＬ（Ｂｒｏａｄｂａｎｄ Ｒｅｍｏｔｅ Ｌｉｎｅ Ｃｏｎｃｅｎｔｒａｔｏｒ：広帯域遠隔回線集線装置、図３４参照） 又はＢＲＳＵ（Ｂｒｏａｄｂａｎｄ Ｒｅｍｏｔｅ ｌｉｎｅ Ｓｗｉｔｃｈｉｎｇ Ｕｎｉｔ：広帯域遠隔回線交換装置） とホスト交換機の間の伝送路障害発生時における加入者パス張り替え制御方式として、Ｎ＋１ プロテクション方式が採用される。
本実施例では、ホスト交換機からＢＲＬＣ等を制御するためのインバンド局内制御通信 （Ｉｎ−Ｂａｎｄ Ｓｉｇｎａｌｉｎｇ）のルートが予め２本用意され、その２本のルートは異なる伝送路に収容される。この結果、１つの伝送路での障害発生時にも、ホスト交換機からＢＲＬＣへの制御の継続が可能となっている。
更に、本実施例では、図１６４に示されるように、ホスト交換機とＢＲＬＣとがＮ本のアンビリカル回線によって接続されている場合、このＮ本の回線の何れかにおいて障害が発生しても、その回線を予備回線（Ｐ回線） に切り替えることができる。
９．２ 回線の切り替えのシーケンス
アンビリカル回線の障害検出は全て、個別部（ＯＣ３Ｃ 又はＤＳ−３、図９４参照） において行われる。
検出された回線障害は、ＥＭＳＣＮ 情報として個別部からＳＩＦＣＯＭに通知され、ＳＩＦＣＯＭからＢＳＧＣを経由して交換機ソフトウエアへ通知される。
このＥＭＳＣＮ 通知は障害代表通知であり、障害詳細情報の読み出しは、交換機ソフトウエアから個別部へのコマンド要求に基づいて行われる。
個別部は、このコマンドに対するレスポンスとして、障害詳細情報を交換機ソフトウエアへ通知する。
図１６５に、回線プロテクション処理における回線の切り替えシーケンスを示す。
９．３ 予備回線へのＶＣＣ の設定
Ｎ本の本回線に対応するＶＣＣ テーブルと全く同じ内容のＶＣＣ テーブルが予め予備回線に設定されており、本回線の何れかに障害が発生した場合に、即座に予備回線に切り替えることができる。
従って、本回線及び予備回線共に同じハードウエア規模のＶＣＣ テーブルを有するため、アンビリカル回線にアサイン可能なＶＰＩ／ＶＣＩ は、以下の制限を満足する必要がある。
（１） Ｎ本の本回線に設定される各ＶＰＩ／ＶＣＩ は、ユニークであること。
（２） Ｎ本の本回線に設定されるＶＰＩ／ＶＣＩ の種別は、２^１６を超えないこと。
（３） 本回線へのＶＣＣ 設定コマンドの発行と予備回線へのＶＣＣ 設定コマンドの発行は同時に行われること。
なお、上述した制限は、ホスト側ＳＩＦＳＨ とＢＲＬＣ側ＲＭＸＳＨ の双方に対する制限である。
９．４ 予備回線への切り替え
この機能については、６．２．３で説明した。
９．５ 切り替えコマンド
ＳＩＦＣＯＭ及びＲＭＸＣＯＭ共に、縦続接続構成を採ることができ、この場合に、上位シェルフと下位シェルフはそれぞれ独立したマイクロプロセッサによって制御される。従って、本回線と予備回線が上位シェルフと下位シェルフにまたがって収容されることを想定すると、縦続接続が行われた場合と行われない場合とで本回線から予備回線への切り替えコマンドの効果が異ならないようにするために、図１６６に示されるコマンドフォーマットが採用される。
図１６６に示されるように、このコマンドは、タグ値の変更を行うユニットの識別番号（Ｕｎｉｔ Ｎｏ．）とタグ値（ＴＡＧＣ）のみの情報を有する。即ち、切り替え元及び切り替え先 （プロテクションライン） のそれぞれに対して、タグ値の切り替えコマンドが発行されることになる。
【０００８】
＜パート４＞
パート４では、ＡＴＭ スイッチであるＡＳＳＷＳＨ （ＡＴＭ 加入者スイッチシェルフ） の詳細について説明する。
１．概要
１．１ 機能の概略
ＡＴＭ スイッチである図８に示されるＡＳＳＷＳＨは、上り方向及び下り方向のそれぞれ毎に、１面の４×４のＡＴＭ スイッチング機能を有するＡＳＳＷＳＨ−Ａと、タイミング信号作成機能を有するＣＬＫＳＨ−Ａ から構成される。
ＡＳＳＷＳＨ−Ａは、それぞれ６２２Ｍｂｐｓ の伝送速度を有する４本の入力ＡＴＭ ハイウエイ上のセルを、同じくそれぞれ６２２Ｍｂｐｓ の伝送速度を有する４本の出力ＡＴＭ ハイウエイの何れか１本にスイッチさせる能力をもっている。このスイッチングは、ＡＴＭ セル内のタグ領域に書き込まれたルーティング情報に基づいて行われる。
２．装置構成
２．１ 装置構成
図１６７に、ＡＳＳＷＳＨ−Ａの内部構成を示す。
図１６７において、ＳＷＭＤＸ（ＨＭＸ０３Ａ） は、ＳＩＦＳＨ 、ＳＢＭＥＳＨ、又はＢＳＧＣＳＨ （図８参照） に対するインタフェースである。
ＳＷＭＸ（ＨＳＲ００Ａ）は、スイッチマトリックス部分である。
ＳＣＬＫ（ＨＴＧ０２Ａ）は、ＣＬＫＳＨ−Ａ（ＨＴＧ００Ａ） で生成されたタイミング信号を、ＳＷＭＤＸ（ＨＭＸ０３Ａ） 、ＳＷＭＸ（ＨＳＲ００Ａ）、又はＳＷＣＮＴ（ＨＳＲ０１Ａ） に供給する。
ＳＷＣＮＴ（ＨＳＲ０１Ａ） は、ＩＮＦＡ（Ｉｎｔｅｒｆａｃｅ ｔｙｐｅ Ａ）を介して特には図示しないシステムバスに接続され、ＳＷＭＤＸ（ＨＭＸ０３Ａ） 、ＳＷＭＸ（ＨＳＲ００Ａ）、又はＳＣＬＫ（ＨＴＧ０２Ａ）とＣＣ （交換機プロセッサ） の間の制御データの通信を中継する。
３．インタフェース
３．１ 通話路系
図１６８に、通話路系の接続構成を示す。
通話路系の信号は、５０芯フラット同軸ケーブルを使用してＳＷＭＤＸ と接続される。
６２２Ｍｂｐｓ のＡＴＭ ハイウエイ（ＨＷ）上の信号は、８ビットパラレルデータ （１ビットあたり７２Ｍｂｐｓの伝送速度を有する） と、そのデータのためのパリティ信号、７８ＭＨｚ のクロック、セルの先頭を示すセルフレームパルス、セルの有効・無効を示すセルイネーブル信号からなる。これらの信号は全て、ＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ：エミッタ結合論理） の回路構成を有する平衡伝送を用いたインタフェースを有する。また、ケーブルの接続の有無を示すＪＳＯＵｘＮ信号は、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ：トランジスタ−トランジスタ論理） の回路構成を有する非平衡伝送を用いたインタフェースを有する。
パリティは、８ビットパラレルデータに対する奇数パリティであり、イネーブルは含まない。また、ＡＴＭ スイッチの入力部では有効セルについてのみそのパリティがチェックされ、ＡＴＭ スイッチの出力部でも有効セルについてのみパリティが付与される。無効セルの情報フィールド （ペイロード） のデータの内容は保証されない。
図１６９に、図１６８又は図１６７に示されるＳＷＭＤＸ と６２２Ｍｂｐｓ のＡＴＭ ハイウエイの間のインタフェースにおける信号タイミングを示す。また、図１７０に、そのインタフェースにおけるセルフォーマットを示す。
３．２ 制御系
図１６７に示されるように、ＡＳＳＷＳＨ−Ａ及びＣＬＫＳＨ−Ａ は、ＳＷＣＮＴ（Ｓｗｉｔｃｈ Ｃｏｎｔｒｏｌｌｅｒ） 及びＩＮＦＡ（Ｉｎｔｅｒｆａｃｅ ｔｙｐｅ Ａ） を介して特には図示しないシステムバスと接続されることにより、特には図示しないＣＣによって制御される。
ＳＷＣＮＴ（Ｓｗｉｔｃｈ Ｃｏｎｔｒｏｌｌｅｒ） （図１６７参照） は、アクティブ系及びスタンバイ系の両方の系のＩＮＦＡとの間で、系間交絡インタフェースを有する。ＳＷＣＮＴ とＡＳＳＷＳＨ−Ａ内の各ブロックは、プロセッサデータバス及びアドレスバスによって接続される。
各ブロックに対する制御としては、障害監視が主となる。この場合、障害結果には、ＭＳＣＮによってＩＮＦ 経由でＣＣへ通知されるものと、イベントによってＣＣに通知されるものの、２種類のものがある。
図１７１に、ＩＮＦＡとＡＳＳＷＳＨ−Ａの間のインタフェースを示す。
また、ＳＷＣＮＴ は、両方の系のＩＮＦＡに対するインタフェースだけでなく、他方の系のＳＷＣＮＴ に対するインタフェースも有している。図１７２に、自系のＳＷＣＮＴ と他系のＳＷＣＮＴ の間のインタフェースを示す。
ＡＳＳＷＳＨ−Ａの制御系機能としては、スイッチモジュール内の制御機能の他に、各端末装置に対するアクティブ／スタンバイ制御機能がある。図１６７及び図１６８に示されるように、ＳＷＣＮＴ は、ＳＷＭＤＸ を介して、ＳＷＭＸの両サイド（ｓｉｄｅ０，ｓｉｄｅｌ：ＳＷＭＸ の左右の位置） の３２本の出力６２２Ｍｂｐｓハイウエイに対応して３２個の出力部を有しており、ここから図１６７等には特には図示しないＳＷＴＩＦ を介して、図１７３に示されるタイミングで系選択信号及びそのストローブ信号を送信する。なお、系選択信号は、アクティブ系／スタンバイ系を表示する信号ではないため、両系において同じ極性の信号として出力される。各端末装置は、系選択信号に関する図１７４に示される系選択論理に基づいて、システム内のアクティブ系装置を選択する。
３．３ クロック系
ＡＳＳＷＳＨ−Ａ内の各装置は、図１６７に示されるＳＣＬＫが、ＣＬＫＳＨ−Ａ から受信された１０．３６８ＭＨｚ のクロックに基づいて作成する１５５．５２ＭＨｚ のクロックによって動作する。
それぞれ２つの系からなるＡＳＳＷＳＨ−ＡとＣＬＫＳＨ−Ａ は系間交絡を有しており、何れの系のクロックがＡＳＳＷＳＨ−Ａ内で使用されるかは、ＡＳＳＷＳＨ−Ａ内において自律的に選択される。また、ＡＳＳＷＳＨ−Ａ内において、片系のＣＬＫＳＨ−Ａ のクロックの断が検出されその系がマスター系であった場合には、自律的に系が切り替えられる。
ＡＳＳＷＳＨ−Ａ内のクロック系統としては、ＳＷＭＤＸ 及びＳＷＭＸの各ブロックに、１５５．５２ＭＨｚ のクロック及びその２７クロックに１回のセルフレームパルスが渡され、各ブロック内でのバッファ読み出しに使用される。
３．４ ＡＳＳＷＳＨ−Ａ内ブロック間インタフェース
以下に、ＡＳＳＨＳＨ−Ａ内の各ブロック間のインタフェースを示す。
図１７５及び図１７６に、図１６７に示されるＳＷＭＸに関する外部インタフェースを示す。
図１７７及び図１７８に、図１６７に示されるＳＷＭＤＸ に関する外部インタフェースを示す。
図１７９及び図１８０に、図１６７に示されるＳＷＣＮＴ に関する外部インタフェースを示す。
４．詳細機能
図１８１に、ＡＳＳＷＳＨ−Ａを構成する各ブロックの詳細な機能を示す。
図１８２に、図１６７に示されるＳＷＭＤＸ を構成する各ブロックを示し、図１８３に、それら各ブロックの機能を示す。
図１８４に、図１６７に示されるＳＷＭＸを構成する各ブロックを示し、図１８５に、それら各ブロックの機能を示す。
図１８６に、図１６７に示されるＳＷＣＮＴ を構成する各ブロックを示し、図１８７に、それら各ブロックの機能を示す。
図１８８に、ＳＷＴＩＦ（図１６７等には特には図示しない） を構成する各ブロックを示し、図１８９に、それら各ブロックの機能を示す。
図１９０に、図１６７に示されるＳＣＬＫを構成する各ブロックを示し、図１９１に、それら各ブロックの機能を示す。
５．トラヒックコントロール
５．１ セル廃棄クラス
本実施例では、Ａｓｓｕｒｅｄ サービスとＮｏｎ ａｓｓｕｒｅｄ サービスを提供するため、交換機システム内では、図１９２に示されるセル廃棄クラスが規定される。
図１９２において、ＣＬＰ 、Ｐは、各々ＡＴＭ セルのヘッダ内のＣＬＰ ビット、Ｐ ビットに対応しておりシステム内では、ＣＬＰ ビットはＡｓｓｕｒｅｄ サービスの品質制御に使用され、Ｐ ビットはＡｓｓｕｒｅｄ サービスとＮｏｎ−ａｓｓｕｅｒｄ サービスを区別するために使用される。
ＡＳＳＷＳＨ−Ａ内においては、Ａｓｓｕｒｅｄ サービスとＮｏｎ−ａｓｓｕｒｅｄ サービスを区別する制御のみが行われ、従って、Ｐ ビットのみがその制御に使用される。輻輳時にはＮｏｎ−ａｓｓｕｒｅｄ サービスが指定されたセルは廃棄される
５．２ 輻輳制御
図１９２に示されるセル廃棄クラスの制御機能は、ＡＳＳＷＳＨ−Ａ内では、ＳＷＭＸと、ＳＷＭＤＸ 内の２．４Ｇｂｐｓ／６２２Ｍｂｐｓ ＤＭＵＸ部に設けられる。輻輳制御として、ＬＳＩ 内のセルバッファに対し閾値（Ｘｐ）が設定され、バッファにおけるキュー（ｑｕｅｕｅ） 長がその閾値（Ｘｐ）を越えた場合に、Ｐ ビットに１が設定されているセルが廃棄され、キュー長がその閾値（Ｘｐ）を下回った場合に上述のセル廃棄が中止される。
５．２．１ ＳＷＭＸ内輻輳制御
図１８４に示されるように、ＳＷＭＸはＳＷＣＮＴ ＬＳＩ とＡＴＭＳＷ ＬＳＩ によって構成される。そして、ＡＴＭＳＷ ＬＳＩ 内のキュー長をＳＷＣＮＴ ＬＳＩ が管理しており、ＳＷＣＮＴ ＬＳＩ は、そのキュー長が閾値を越えた場合に、ＡＴＭＳＷ ＬＳＩ に対して廃棄指示を出力する。
バッファの閾値は、初期設定手順において、ＣＣによってＳＯコマンドを用いて設定される。この場合、ファームウエアの初期設定時には、上述の閾値として、デフォルト値Ｘｐ＝Ａ８（Ｈ）が設定される。ＳＯコマンドのパラメータとしてサイドを指定することができるため、ＳＷＭＸの両サイド （ｓｉｄｅ０，ｓｉｄｅｌ：図１６８におけるＳＷＭＸの左右の位置） で、独立した閾値を設定することが可能である。
５．２．２ ＳＷＭＤＸ 内輻輳制御
ＳＷＭＤＸ 内の２．４Ｇｂｐｓ／６２２Ｍｂｐｓ ＤＭＵＸ部は、図１８２に示されるＡＤＭＵＸ ＬＳＩ に設けられる。そして、このＳＬＩ に対して閾値が設定されることにより、輻輳制御が行われる。
ＳＷＭＤＸ の場合と同様に、バッファの閾値は、初期設定手順において、ＣＣによりＳＯコマンドを用いて設定される。この場合、ファームウエアの初期設定時には、上述の閾値として、デフォルト値Ｘｐ＝７１（Ｈ）が設定される。同一のＡＳＳＷＳＨ−Ａ内のＳＷＭＤＸ には、サイドに係わらず、同一の閾値 （ＳＯコマンドにより指定された閾値） が設定される。
５．２．３ セル廃棄
輻輳，輻輳制御、又は障害等により、ＡＳＳＷＳＨ−Ａ内でセル廃棄が発生する場合がある。このとき、セル廃棄の発生がＣＣに通知されるが、その通知処理は、ＳＷＭＸとＳＷＭＤＸ とでは異なる。以下に、ＳＷＭＸとＳＷＭＤＸ のそれぞれにおけるセル廃棄発生の通知処理を示す。
ＳＷＭＸにおいては、セル廃棄は障害とみなされる。セル廃棄発生の通知時には、ＭＳＣＮ内の第２２ビットの ”ＳＷ内障害” がセットされると共に、詳細障害データ内にセル廃棄が発生したＳＲＭ（Ｓｅｌｆ Ｒｏｏｔｉｎｇ Ｍｏｄｕｌｅ）の入力ハイウェイが表示される。障害データについては、７．において詳細に説明する。
ＳＷＭＤＸ において、セル廃棄は障害とはみなされない。ＳＷＭＤＸ 内の６２２Ｍｂｐｓ／２．４Ｇｂｐｓ ＭＵＸ 部はＳＴＭ であるため廃棄は発生せず、廃棄箇所は２．４Ｇｂｐｓ／６２２Ｍｂｐｓ ＤＭＵＸ部に特定される。この部分での１５分毎のセル廃棄数が、５．３に示すトラヒック測定処理によってカウントされる。そして、このカウント値が、ＣＣによって読み取られることにより、セル廃棄の発生が認識される。
５．３ トラヒック測定処理
ＡＳＳＷＳＨ−Ａ内では、ネットワークの態管理のため、パフォーマンスモニタに類似する機能として、２．４Ｇｂｐｓ／６２２Ｍｂｐｓ ＤＭＵＸ部における以下に示されるセル数がカウントされる。
（１） 各６２２Ｍｂｐｓ ハイウエイ毎の通過セル数（Ｐ＝０）
（２） 各６２２Ｍｂｐｓ ハイウエイ毎の通過セル数（Ｐ＝１）
（３） 各６２２Ｍｂｐｓ ハイウエイ毎の廃棄セル数（Ｐ＝０）
（４） 各６２２Ｍｂｐｓ ハイウエイ毎の廃棄セル数（Ｐ＝１）
上述した各パラメータは、ＣＣからの１５分毎の通知をトリガとして、１５分毎に収集される。
図１９３は、トラヒック測定回路のブロック図である。
セル数のカウントは、ＡＤＭＵＸ ＬＳＩ（図１８２） １からの図１９３に示される出力Ｌ，Ｖ，Ｈ に基づいて行われ、外部のＲＡＭ ４、５に値が保持される。
トラヒックのカウントは、ハイウェイ毎に８ビットのカウンタ２、３により約２５μｓｅｃ の周期でカウントされる。カウント値は、セレクタ（ＳＥＬ） ８及びアダー（ＡＤＤ） ９を介して、ＲＡＭ ４又は５の特定アドレスに格納される。次の周期には、ＲＡＭ ４又は５からセレクタ（ＳＥＬ） ６又は７を介して読み出されたカウント値と、セレクタ（ＳＥＬ） ８を介してカウンタ２又は３から読み出された次のカウント値とが、アダー（ＡＤＤ） ９で加算され、上述の特定アドレスに再度格納される。ＴＧ１０は、ＣＣからの１５分毎の通知を受信する毎に、セレクタ（ＳＥＬ） ６〜８に切り替え指示を出力すると共に、カウント値の書き込みが行われるＲＡＭ をＲＡＭ ４又は５に切り替える。この結果、カウント値の書き込みが行われなくなったＲＡＭ ４又は５には、上記通知の直前の１５分間のカウント値が保持される。次の１５分間のカウントは、新たにカウント値の書き込みが行われるようになったＲＡＭ ４又は５を用いて行われる。
ＣＣからの１５分毎の通知の後、ファームウエアによって、カウント値の書き込みが行われなくなったＲＡＭ ４又は５にから、各カウント値が読み出される。読み出された各カウント値は、ＣＣからＳＯコマンドによってカウント値の読み出しが要求されるまで、ファームウエアに保持される。
図１９４に、図１９３に示されるトラヒック測定回路の動作タイミングチャートを示す。図１９４に示される信号Ａ〜Ｅは、図１９３に示される信号Ａ〜Ｅに対応している。
６．ファームウエア機能
ＡＳＳＷＳＨ−Ａは、スイッチ内制御機能、ＩＮＦＡインタフェース機能として、ＳＷＣＮＴ 内にファームウエアを有する。
以下に、ファームウエアの機能及びそれとハードウエアとのインタフェースを示す。
６．１ ＩＮＦＡインタフェース
ＡＳＳＷＳＨ−ＡとＩＮＦＡとのインタフェースは、データバス（ＳＢＯ〜ＳＢ７７） 上に規定フォーマットを有する。
このフォーマットに基づく情報転送には、以下の種類がある。
（１） ＣＣ アクセス（ＩＮ 命令）
（２） ＣＣ アクセス（ＯＵＴ命令）
（３） ＤＭＡ アクセス （リード）
（４） ＤＭＡ アクセス （ライト）
図１９５に、ＣＣアクセス（ＩＮ 命令） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示す。
図１９６に、ＣＣアクセス（ＯＵＴ命令） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示す。
図１９７に、ＤＭＡ アクセス （リード） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示す。
図１９８に、ＤＭＡ アクセス （ライト） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示す。
また、ＡＳＳＷＳＨ−Ａにおいて受信したオーダーは、そのアドレスの第４ワード目の下位４ビットの値によって、図１９９に示される各オーダーに分類される。各オーダーの受信時におけるＡＳＳＷＳＨ−Ａ内での処理を以下に示す。

６．２ 装置内ハードインタフェース
ファームウエアとＡＳＳＷＳＨ−Ａ内の各ブロックとのインタフェースは、ＳＷＣＮＴ からのデータバス上の特定フォーマットによるオーダー及びレスポンスにより行われる。
６．３ 障害処理
６．３．１ 障害検出
ＳＷＣＮＴ 内のファームウエアの主な機能は、ＡＳＳＷＳＨ−Ａ内の障害情報の収集と、その障害情報の上位装置（ＣＣ）への通知である。
図２００に、ＭＳＣＮにより通知が行われる場合における障害検出手順を示す。また、図２０１に、自律的にステータスが通知される場合における障害検出手順を示す。
ＡＳＳＷＳＨ−Ａ内の何れかのブロックで障害が発生した場合に、そのブロックは、ＳＷＣＮＴ 内のファームウエアに対して割り込みをかけるとともに、６．２に示したレスポンスを用いてその障害内容をそのファームウエアに通知する。
インタラプトハンドラ （ＩＮＴＯハンドラ） は、障害内容を障害処理タスクへ通知するための障害通知データ （メッセージボックス：ＭＳＧ ＢＯＸ） を作成して、障害処理タスクを起床させる。
障害処理タスクは、メッセージボックスの内容に基づいて詳細障害データを更新し、その内容がＭＳＣＮ内の障害ならばＭＳＣＮテーブルも更新する。
上述した処理は、以下の（１） 〜（３） の処理モジュールによって実現される。

各ブロックから障害が通知される毎に上記（１） のアラーム割り込みハンドラにより障害カウンタ （後述する図２３１参照） が更新される。その障害が固定障害である場合には障害が通知される毎に障害カウンタがインクリメントされ、その障害が間欠障害である場合には障害カウンタはインクリメントされないか又はインクリメントの割合が少ない。従って、上記（２） の周期起動タスクにおいて、障害カウンタの値が判定されることにより、各ブロックから通知される障害が間欠障害であるか固定障害であるかが判定される。
６．３．２ メッセージボックス
図２０２に、障害処理タスクが処理するメッセージボックスの基本フォーマットを示す。
（１）ＳＣＬＫから片系クロックの断が通知される場合の図２０２に示されるフォーマットを有するメッセージボックスの内容は、以下の通りである。
回線アドレス ：ＯｘＦＦ
コントロールフィールド ：Ｏｘ０６
ＭＳＣＮ設定ｂｉｔ ：Ｏｘ００
付加情報 ：Ｏｘ０２／Ｏｘ０４ （０系／１系）
障害内容 ：Ｏｘ００００４０００
メッセージボックスアドレス ：１９ＢＢＡ（Ｈ）
（２）ＳＷＭＸ、ＳＷＭＤＸ 、ＳＣＬＫなどから片系断以外の通常障害が通知される場合の図２０２に示されるフォーマットを有するメッセージボックスの内容は、以下の通りである。
回線アドレス ：ＯｘＦＦ
コントロールフィールド ：Ｏｘ０３
ＭＳＣＮ設定ｂｉｔ ：障害内容による （既存値にＯＲで書き込み）
付加情報 ：Ｏｘ００
障害内容 ：障害内容による （既存値にＯＲで書き込み）
メッセージボックスアドレス ：１９ＢＢＡ（Ｈ）
更に図２０３に、上記（２） に示される通常障害における図２０２に示されるフォーマットを有するメッセージボックス内の障害内容書き込みデータを示す。図２０３において、表示 ”内” 又は ”間” は、障害がパッケージ内のものであるかパッケージ間のものであるかを示す表示である。この識別は、６．２で示したフォーマットを用いて通知される各装置の障害内容に基づいて行われる。
６．４ 自己診断
ＳＷＣＮＴ 内のファームウエアは、ＣＣ （交換機プロセッサ） から自己診断設定コマンドを受信すると、オーダーによって各障害監視機能の診断を行う。
ファームウエアは、６．２において示したオーダー群のうち、以下に示されるオーダーを発行し、その結果を診断する。
（１） ＳＷＭＸ 強制アラーム ハイウエイパリティエラー
（２） ＳＷＭＸ 強制アラーム クロック断
（３） ＳＷＭＸ 強制アラーム ＦＩＦＯパリティエラー
（４） ＳＷＭＸ 強制アラーム バッファＦＵＬＬ
（５） ＳＷＭＸ 強制アラーム ハイウエイパリティエラー
（６） ＳＷＭＸ 強制アラーム クロック断
（７） ＳＷＭＸ 強制アラーム ハードエラー
自己診断は、ＡＳＳＷＳＨ−Ａの状態が閉塞されている場合に有効であり、その他の場合にはコマンドイリーガルの結果となる。また、ファームウエアは、自己診断設定コマンドを受信すると、ＡＳＳＷＳＨ−Ａの状態を閉塞状態から自己診断状態へ移行させる。
自行診断手順については、７．において説明する。
７．保守運用
７．１ ソフトウエア−ハードウエアインタフェース
ＡＳＳＷＳＨ−Ａの保守運用手順について、交換機ソフトウエアとＡＳＳＷＳＨ−Ａのハードウエアとのインタフェースを含めて説明する。
ＣＣとＡＳＳＷＳＨ−ＡのインタフェースはＩＮＦＡを介して行われる （図１６７参照） 。そして、ＣＣが実行する交換機ソフトウエアは、基本的には、コマンドの送受信及びステータスの送受信により、ＡＳＳＷＳＨ−Ａを制御する。なお、ＡＳＳＷＳＨ−ＡとＩＮＦＡとのインタフェースは、６．で説明したファームウエアによって実現される。
７．２ 運用処理
７．２．１ 状態遷移
ＡＳＳＷＳＨ−Ａは、以下の状態を有する。
（１） 初期設定中 リセット信号が受信され、装置内ファームウエアの初期設定が行われている状態。
（２） 閉塞中 リセット完了通知後の状態であって、初期設定用コマンドの実行が可能な状態。
（３） 運用中 オンライン設定コマンドが受信され、本来の機能が実行されている状態。
（４） 障害中 装置内障害が発生し、使用できない状態。
（５） 自己診断中 初期設定が完了し、自己診断が行われている状態。
７．２．２ ＨＭＸ０３Ａ 指定搭載
ＡＳＳＷＳＨ−Ａ内に設けられＭＵＸ 機能を有するＨＭＸ０３Ａ（ＳＷＭＤＸ）（図１６７参照） は、ＨＳＲ００Ａ（ＳＷＭＸ）の両側のそれぞれのサイドに、最大で４枚、両サイド合わせて８枚まで実装可能である。ＨＭＸ０３Ａは指定により搭載されるため、局条件に合わせて使用されるハイウエイ数分のＨＭＸ０３Ａを搭載するだけで、ＡＳＳＷＳＨ−Ａを機能させることができる。
但し、ＡＳＳＷＳＨ−Ａ内のファームウエアは、各パッケージにアクセスする際に必ずそのパッケージからのアンサ （応答） を期待するため、実装されていないＨＭＸ０３Ａスロットが存在する場合には、ファームウエアはそのスロットを意識してパッケージを制御する必要がある。
ファームウエアは、以下の手順に基づいて、指定によるＨＭＸ０３Ａの搭載を認識した装置内制御を実行する。
（１） ＡＳＳＷＳＨ−Ａが初期設定中の状態にある場合に、ファームウエアは、各ＨＭＸ０３Ａスロットに向けて個別リセットオーダーを送出し、そのアンサを待つ。
アンサが返ってきたスロットについてはＨＭＸ０３Ａが実装されていると認識し、アンサが返ってこなかったスロットについてはＨＭＸ０３Ａが実装されていないと認識する。
ファームウエアは、これ以降の全ての処理を、実装を認識したスロットに対してのみ実行する。
（２） 装置内初期設定が終了後、ＡＳＳＷＳＨ−Ａの状態が、上位からシステム初期設定が行われる運用中状態に移行する。このとき、ファームウエアは、交換機ソフトウエアが保持する局データが表示するＨＭＸ０３Ａの実装状態を受信し、その状態を上記（１） の処理においてファームウエアが認識した実装状態と比較する。
（３） 上記（２） の比較処理において、ファームウエアによってＨＭＸ０３Ａが実装されていないと認識され、かつ局データによってＨＭＸ０３Ａが実装されていると表示されているスロットが存在した場合には、ファームウエアは、そのスロットに関して障害が発生したと認識する。この場合には、ファームウエアは、ＭＳＣＮの第２２ビットの ”ＳＷ 内障害” をセットすると共に、詳細障害データにそのスロットを表示する。
（４） 上記（２） の比較処理において、ファームウエアによってＨＭＸ０３Ａが実装されていると認識され、かつ局データによってＨＭＸ０３Ａが実装されていないと表示されているスロットが存在した場合には、ファームウエアは、そのスロットに関しては障害は発生していないと認識する。この場合におけるその後の制御は、局情報に基づいて行われる。
７．３ 障害処理
ＡＳＳＷＳＨ−Ａ は、以下に示される障害監視の仕様を有する。
（１） 冗長構成として、２重化構成が採用される （片系で１シェルフ）。
（２） 各種障害検出が実行され、この結果に基づいて系が切り換えられる （交換機ソフトウエアによる制御）。
（３） 障害監視については、間欠障害／固定障害が判別され、その判別結果がＣＣに通知される。判別方法として、０．１ 〜１秒周期で連続３回障害が検出された場合に固定障害と判別され、その他の場合における間欠障害はＣＣには通知されない。
（４） 障害通知方法には、ＭＳＣＮによるものと、イベントによるものがある。
（５） 障害が通知された場合、交換機ソフトウエアからの制御により、図示しない電源パッケージに搭載されているアラームＬＥＤ が点灯させられる。
【０００９】
＜パート５＞
パート５においては、加入者メッセージ・ハンドラ（ＳＢＭＨ）について詳細に説明する。
１．概要
１．１ 概要
ＳＢＭＥＳＨ （Ｓｕｂｓｃｒｉｂｅｒ Ｍｅｓｓａｇｅ Ｈａｎｄｌｅｒ Ｓｈｅｌｆ） は、ＳＭＤＳ加入者のデータ交換を行う装置である。この交換は、メッセージフォーマットを意識しながら行うが、実際には、セル単位での交換である。プロトコル的には、ＳＭＤＳ加入者のプロトコルであるＳＩＰ（ＳＮＩ ｉｎｔｅｒｆａｃｅ Ｐｒｏｔｏｃｏｌ） のレベル２（ＡＡＬ−ＳＡＲ） およびレベル３（ＡＡＬ−ＣＳ，ＣＬ）を終端する。なお、図中ＳＢＭＥＳＨ−Ａと示したところもあるが、同じものを示す。
１．１．１ システム内の位置付け
図２０４に、システム内におけるＳＢＭＥＳＨの位置付を示す。この図は、本実施例のパート１の図８に示す全体構成の中の、ＳＢＭＥＳＨ（および、パート６に後述するＧＷＭＥＳＨ）を中心にしめしている。
ＳＢＭＥＳＨは、ＡＳＳＷに接続されるハイウェイ毎に最大４個までいもづる式に接続可能である。そのような１本のハイウェイに対して接続されているＳＢＭＥＳＨのグループを、同図に示すように、ＳＢＭＨ（Ｓｕｂｓｃｒｉｂｅｒ Ｍｅｓｓａｇｅ Ｈａｎｄｌｅｒ）と呼ぶ。
同図において、ＳＮＩ （Ｓｕｂｓｃｒｉｂｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ）の先には実際のＳＭＤＳ端末が接続されている。また、ＩＳＳＩ（Ｉｎｔｅｒ Ｓｗｉｔｃｈｉｎｇ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）の先には他のＳＳ （Ｓｗｉｔｃｈｉｎｇ Ｓｙｓｔｅｍ） が接続されている。ＩＣＩ （Ｉｎｔｅｒ Ｃａｒｒｉｅｒ Ｉｎｔｅｒｆａｃｅ ）の先には、他のＬＡＴＡのＳＳが接続されている。
ＳＢＭＥＳＨ（ＳＢＭＨ）は、 Ｓ部および Ｒ部に大別することができる。ＳＮＩ からシステムに入力されたデータは、ＳＢＭＥＳＨ （ＳＢＭＨ） の Ｓ部で処理され、ＳＢＭＥＳＨ（ＳＢＭＨ）の Ｒ部で処理されたデータがシステムからＳＮＩ へ出力される。なお、ＧＷＭＥＳＨ（ＧＷＭＨ）との接続については、パート６において説明する。
１．１．２ ＳＭＤＳデータ処理の概要
図２０５は、ＳＮＩ −ＳＮＩ 間でのＳＭＤＳデータのルートを説明する図であり、以下の手順で処理される。
▲１▼ ＳＮＩ からＳＩＦＳＨ 等を介してＡＳＳＷ（ＵＰ）に入力されたデータは、ＡＳＳＷ（ＵＰ）内の固定パスまたは半固定パスによってＳＢＭＨ（Ｓ） に転送される。ここでは、セルのヘッダ部に格納されているＶＰＩ／ＶＣＩ が、上記ＳＮＩ からＳＢＭＥＳＨへのルーティングを示している。
▲２▼ ＳＢＭＥＳＨでは、データ内に格納されている送出先アドレス（ＤＡ）を解析し、送出先ＳＮＩ を収容するＳＢＭＨ （Ｒ）へのルートを検索し、ＡＳＳＷ（ＵＰ）へ送出する。
▲３▼ 上記データは、ＡＳＳＷ（ＵＰ）、ＬＬＰ およびＡＳＳＷ（ＤＯＷＮ）を介して上記送出先ＳＮＩ を収容するＳＢＭＨ（Ｒ） に入力する。
▲４▼ ＳＢＭＨ （Ｒ）では、受信データ内の送出先アドレス（ＤＡ）を参照して自分が収容されているＳＮＩ へのデータのみを取り込み（フィルタリング）、送出先ＳＮＩ へのルートを検索し、そのデータをＡＳＳＷ（ＤＯＷＮ）へ送出する。ＳＢＭＨ（Ｒ） と上記送出先ＳＮＩとの間は、固定パスまたは半固定パスによって接続されている。
図２０６は、ＳＮＩ からＩＳＳＩまたはＩＣＩ へのＳＭＤＳデータの転送、図２０７は、ＩＳＳＩまたはＩＣＩ からＳＮＩ へのＳＭＤＳデータの転送、図２０８は、ＩＳＳＩまたはＩＣＩ からＩＳＳＩまたはＩＣＩ へのＳＭＤＳデータ転送時のルートを説明する図であり、それぞれ各図の太線に示される経路で転送される。
このように、ＳＮＩ −ＳＮＩ 間でのデータ転送の場合には、ＳＢＭＨのみで処理が行われるが、他のＳＳや他のＬＡＴＡのＳＳとの間でのデータ転送の場合には、ＳＢＭＨおよびＧＷＭＨの処理によって行われる。なお、実際のルーティング制御、上記各ルートとＶＰＩ／ＶＣＩ との関係等については、後述詳しく説明する。
１．２ 方式構成
図２０９は、ＳＢＭＥＳＨのブロック図である。
同図に示すように、ＳＢＭＥＳＨは、ＡＳＳＷとの間のインタフェースを行うＭＨ−ＣＯＭ部、および実際のスイッチング処理を行うＬＰ部とに大別することができる。
ＭＨ−ＣＯＭ部は、ＳＤＭＸ， ＲＤＭＸ， ＳＭＵＸ， ＲＭＵＸを有する。それらＭＵＸ， ＤＭＸの頭文字Ｓ およびＲ は、それぞれ図２０４に示すＳＢＭＨ（Ｓ） 及びＳＢＭＨ（Ｒ） に対応する。そして、例えば、ＳＤＭＸは、ＡＳＳＷの出力に複数個いもづる式に接続されているＳＢＭＥＳＨのなかで、当該ＳＢＭＥＳＨの下流に接続されているＳＢＭＥＳＨからのデータを多重化する。上記ＤＭＸ は、ＡＳＳＷから出力されたデータを自ＳＢＭＥＳＨに取り込み、ＭＵＸ は、自ＳＢＭＥＳＨからＡＳＳＷへデータを出力する。
尚、同図には示していないが、上記構成の他に、ＬＡＰ（Ｌｉｎｋ Ａｃｃｅｓｓ Ｐｒｏｃｅｄｕｒｅ）終端部、および ＶＣＣ （ＶＣＩ Ｃｏｎｖｅｒｔｅｒ）を有している。このＶＣＣ の設定は、ＬＡＰ で行う。また、ＭＨ−ＣＯＭ部はチェック機能を有し、そこで検出された情報は、ＬＡＰ またはパート７で後述するＢＳＧＣ（Ｂｒｏａｄｂａｎｄ Ｓｉｇｎａｌｉｎｇ Ｃｏｎｔｒｏｌｅｒ） を介して、ソフトウェアとのインタフェースをとる。
ＬＰ部は、ＳＭＬＰ， ＲＭＬＰ， ＬＰ−ＣＯＭを有する。ＳＭＬＰ， ＲＭＬＰの各頭文字 ＳおよびＲ は、それぞれ上述してＳＢＭＨ（Ｓ） およびＳＢＭＨ（Ｒ） に対応し、いずれも、データのスイッチングを行う。ＬＰ−ＣＯＭは、ＳＭＬＰ， ＲＭＬＰの制御を行う部分であり、ＩＮＦ（Ｉｎｔｅｒｆａｃｅ）を介してソフトウェアとのインタフェースをとる。また、スイッチングに必要な局データ、加入者データや、ＬＰ部内の各チェック機能が検出する情報、課金情報などは、ＩＮＦ を介してソフトウェアとのインタフェースをとる。
上述したように、ＡＳＳＷの各ハイウェイ毎に最大４個までのＳＢＭＥＳＨがいもづる式に接続可能である。そして、これらのＳＢＭＥＳＨが授受するデータは、ＳＤＭＸ， ＲＤＭＸ，ＳＭＵＸ， ＲＭＵＸによって分離・多重される。一方、ＬＰ部と ＩＮＦとの接続は１：１接続でり、例えば、４個のＳＢＭＥＳＨがいもづる式に接続されている場合には、 ＩＮＦのための放路が４個必要になる。
１．３ 冗長構成
図２１０に示すように、ＭＨ−ＣＯＭ部およびＬＰ部は、共に２重化構成（＃０系，＃１系）となっている。
ＭＨ−ＣＯＭ部は、ＡＳＳＷにくくりつけのマスタ／スレイブ構成の２重化であり、ＬＰ部は、これとは独立したマスタ／スレイブ構成の２重化である。ＬＰ部のマスタ系（例えば、＃０）とスレイブ系（例えば、＃１）は、基本的には同一機能であり、スレイブ系でも実際のスイッチング動作を行う。ただし、その場合、スレイブ系でのスイッチによる課金情報はソフトウェアには通知されない。
２重化されているＭＨ−ＣＯＭ部およびＬＰ部の間、すなわち、ＭＨ−ＣＯＭ部＃０とＬＰ部＃１との間、およびＭＨ−ＣＯＭ部＃１とＬＰ部＃０との間には、系間交絡が存在するが、ＬＰ部＃０とＩＮＦ ＃１との間、またはＬＰ部＃１とＩＮＦ ＃０との間には系間交絡が存在しない。
ＬＰ部＃０のＲＭＬＰには、ＭＨ−ＣＯＭ部＃０のＲＤＭＸからのデータと、ＭＨ−ＣＯＭ部＃１のＲＤＭＸからのデータが入力する。そして、ＲＭＬＰ内の入力部に存在する不図示のセレクタが、マスタ系であるＭＨ−ＣＯＭ部からのデータを選択する。また、同様に、ＭＨ−ＣＯＭ部のＳＭＵＸには、ＬＰ部＃０のＳＭＬＰからのデータとＬＰ部＃１のＳＭＬＰからのデータとが入力する。そして、そのＳＭＵＸの入力部に存在する不図示のセレクタが、マスタ系であるＬＰ部からのデータを選択する。
２．処理方法
２．１ メッセージハンドラ （ＭＨ） 網の構成
ＳＮＩ からの発信メッセージは、そのＳＮＩ からＤＴ（Ｄｉｇｉｔａｌ Ｔｅｒｍｉｎａｌ）等を介してＳＢＭＨ内の所定のＳＭＬＰへ転送され、ＳＮＩ への着信メッセージは、ＳＢＭＨ内の所定のＲＭＬＰからそのＳＮＩ へ転送される。それらの転送は、ＡＳＳＷを介して、ＰＶＣ（ＰｅｒｍａｎｅｎｔＶｉｒｔｕａｌ Ｃｉｒｃｕｉｔ ｏｒ Ｐｅｒｍａｎｅｎｔ Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ） からなるパスを用いて行われる。ここで、各ＳＭＬＰ、ＲＭＬＰは、それぞれ複数のＳＮＩ を収容するので、上記転送先の識別はＶＣＩ によって行う。
各ＭＨ−ＭＨ 間（ＧＷＭＨも含めて）は、図２１１に示すように、フルメッシュ接続されている。この接続は、ＡＳＳＷを介するＰＶＣ である。ただし、各ＲＭＬＰ（着ＳＢＭＨ、ＧＷＭＨ）には、複数のＳＭＬＰ（発ＳＢＭＨ、ＧＷＭＨ）からのメッセージが入力するので、その識別は各ＰＶＣ を指定するＶＣＩ によって行う。
各ＰＶＣ の帯域（平均、ピーク）は、ＳＮＩ とＭＨとの間では、たとえばＤＳ１−ＳＮＩ の場合２．１Ｍとし、ＤＳ３−ＳＮＩ の場合３８．８８Ｍに設定する。また、各ＭＨ−ＭＨ 間では、ＭＨの個数に応じてシステム設定時に設定するが、システム保守者等が任意に設定できるようにしてもよい。
ＩＳＳＩまたはＩＣＩ への発信メッセージは、そのＩＳＳＩまたはＩＣＩ を収容するＧＷＭＨ内のＳＭＩＰから該ＩＳＳＩまたはＩＣＩ へのルート、ＩＳＳＩまたはＩＣＩ からの発信メッセージは、そのＩＳＳＩまたはＩＣＩ から該ＩＳＳＩまたはＩＣＩ を収容するＧＷＭＨ内のＲＭＩＰへのルートを、それぞれＡＳＳＷを介するＰＶＣ で接続する。ただし、各ＧＷＭＨ内のＳＭＩＰ、ＲＭＩＰでは、複数のＩＳＳＩまたはＩＣＩ を収容するので、その識別は各ＰＶＣ を指定するＶＣＩ によって行う。
２．２ ルーティング方式
ルーティング処理は、先ず、図２０９に示すＳＭＬＰ内で行われる。すなわち、加入者端末から発信されたデータは、ＰＶＣ を介してＳＢＭＨに入力される。そして、そのＳＢＭＨ内のＳＭＬＰにおいて、その転送データの着信先のアドレスＤＡが識別され、そのＤＡから着信先の加入者端末が収容されているＭＨを認識する。そして、そのＭＨに対して一意にＶＣＩ を割り当てて、上記データをＡＳＳＷへ出力する。（ＳＮＩ でのＶＣＩは、転送データがＳＭＤＳデータであることを示す特定の固定値であるが、実際は、上記ＳＢＭＨと上記着信先の加入者端末が収容されているＭＨのＲＭＬＰとの間にＶＣＣ が設けられており、そのＶＣＣ において、該ＭＨへのＰＶＣ を示すＶＣＩ に変換される）
一方、ＲＭＬＰにおいても、上記ＤＡに基づいて着信先の加入者端末のＳＮＩ の識別を行う。そして、そのＲＭＬＰとＳＮＩ との間に設けられているＶＣＣ において、該ＳＮＩ を指定するＶＣＩ が割りつけられる。このように、ＳＭＬＰおよびＲＭＬＰにおけるルーティング制御は、基本的には着信先アドレスＤＡに基づいて行われる。
着信先アドレスＤＡは、メッセージ単位（Ｌ３−ＰＤＵ単位）、すなわちレイヤ３で規定される概念であるが、実際のスイッチングは、セル単位で行う。以下に、その制御方法を説明する。
レイヤ２、レイヤ３におけるユーザ情報の分解・組立について、図２１２を参照しながら説明する。加入者端末から発信されたユーザ情報は、レイヤ３において、そのヘッダ部に着信先アドレスＤＡが書き込まれている。そして、レイヤ２のＡＡＬ／ＳＡＲ において、データ転送単位である５３バイト（実際は、Ｌ２−ＰＤＵ用のヘッダおよびトレイラを含めて５３バイト）のセルに変換するときに、上記レイヤ３のメッセージはＢＯＭ （Ｂｅｇｉｎｎｉｎｇ ｏｆ Ｍｅｓｓａｇｅ）， ＣＯＭ （Ｃｏｎｔｉｎｕａｔｉｏｎ ｏｆ Ｍｅｓｓａｇｅ）， ＥＯＭ （Ｅｎｄ ｏｆ Ｍｅｓｓａｇｅ） に分解される。また、上記メッセージが小さく、その情報を１つのセル内に格納することが出来る場合には、そのメッセージは、１種類のセル ＳＳＭ （Ｓｉｎｇｌｅ Ｓｅｇｍｅｎｔ Ｍｅｓｓａｇｅ） となる。
上記レイヤ２のＡＡＬ／ＳＡＲ におけるデータ構成を図２１３に示す。同図に示すように、レイヤ３のメッセージおいて指定されている着信先アドレスＤＡは、レイヤ２のＡＡＴ／ＳＡＲ では、ＢＯＭ （または、 ＳＳＭ）のペイロードに格納される。また、上記セルの種類 ＢＯＭ， ＣＯＭ， ＥＯＭ， ＳＳＭ は、セグメントタイプＳＴとして第６バイト目に格納される。ＭＩＤ （Ｍｅｓｓａｇｅ Ｉｄｅｎｔｉｆｉｅｒ）は、各メッセージ（または、各ＳＮＩ ）に対して一意に割り当てられる識別子である。
ＳＢＭＨは、ＢＯＭ またはＳＳＭ を受信すると、そのペイロードに格納されているＤＡを解析し、そのＤＡから出力ＶＣＩ を決定する。そして、ヘッダ部のＶＣＩ をその決定した出力ＶＣＩ に書き換える。また、その出力ＶＣＩ に対して利用されていないＭＩＤ を検索し、入力セルに格納されているＭＩＤ （入ＭＩＤ ）を上記検索したＭＩＤ （出ＭＩＤ）に書き換える。さらにＢＯＭ の場合は、後続のＣＯＭ， ＥＯＭのために、入力ＶＣＩ／ＭＩＤと出力ＶＣＩ／ＭＩＤ との対応関係をルーティング用メモリに記憶させる。
ＳＢＭＨは、ＣＯＭ またはＥＯＭ を受信すると、そのセルの入力ＶＣＩ／ＭＩＤ をキーとして上記ルーティングメモリを検索して出力ＶＣＩ／ＭＩＤ を読み出し、そのセルの所定位置に書き込む。図２１４に上記出力ＶＣＩ／ＭＩＤ に決定方法をまとめた表を示す。
次に、個々のルーティングに付いて説明する。
（ａ） 発ＳＮＩ から発ＳＢＭＨへのルーティング
発ＳＮＩ から出力されるセルのＶＣＩ は、前述したように特定の固定値であるが、発ＳＮＩ と発ＳＢＭＨとの間にあるＳＩＦＳＨ 内に設けられたＶＣＣ において、上記発ＳＮＩ に対して予め設定されているＶＣＩ に変換される。そして、そのセルには、そのセルが該発ＳＮＩ が収容されているＳＢＭＥＳＨへ転送されるようなタグ情報が付与される。そして、発ＳＢＭＨでは、上記付与されたタグに従って、所定のＳＭＬＰへの振り分けが行われる。
このように、発ＳＮＩ から発ＳＢＭＨへのルーティングにおいては、上記ＶＣＩ によって決定されるルート、すなわち、予め設定されているＰＶＣ を介してセルの転送が行われる。なお、上記ルーティングは、上記発ＳＮＩ が ＤＳ３−ＤＴ カードに収容されている場合の例である。
（ｂ） 発ＳＢＭＥＳＨ （ＳＢＭＨ） から着ＳＢＭＨへのルーティング
発ＳＢＭＥＳＨにおいては、 ＢＯＭまたはＳＳＭ の場合は入力セルに格納されているＤＡから、ＣＯＭ またはＥＯＭ の場合はそのセルの入力ＶＣＩ／ＭＩＤ から、それぞれ着ＳＢＭＨを決定する。そして、発ＳＢＭＥＳＨにおいて、上記発ＳＢＭＥＳＨとその着ＳＢＭＨとの間に予め設定されているＰＶＣ 用のＶＣＩ／ＭＩＤ を該セルに付与する。さらに、そのセルには、そのセルが該着ＳＢＭＨへ転送されるようなタグが付与される。着ＳＢＭＨにおいては、ＢＯＭ またはＳＳＭ の場合は上記ＤＡに基づいて、ＣＯＭ またはＥＯＭ の場合は着ＳＢＭＨへの入力セルの入力ＶＣＩ／ＭＩＤ に基づいて出力ＶＣＩ／ＭＩＤ を取り出し、それぞれ所定のＲＭＬＰへルーティング情報として付与して出力する。
（ｃ） 着ＳＢＭＥＳＨから着ＳＮＩ へのルーティング
着ＳＢＭＥＳＨでは、ＲＭＬＰにおいて、ＢＯＭ またはＳＳＭ の場合は上記ＤＡに基づいて、ＣＯＭ またはＥＯＭ の場合は着ＳＢＭＨへの入力セルの入力ＶＣＩ／ＭＩＤ に基づいてそれぞれ着ＳＮＩ を決定する。そして、ＲＭＬＰは、該着ＳＢＭＥＳＨとその着ＳＮＩ との間に予め設定されているＰＶＣ 用のＶＣＩ／ＭＩＤ を該セルに付与する。さらに、そのセルには、そのセルが該着ＳＮＩ へ転送されるようなタグが付与される。尚、上記ルーティングは、上記着ＳＮＩ が ＤＳ３−ＤＴ カードの収容されている場合の例である。
以上のルーティング処理をまとめて表したものを図２１５に示す。
２．３ ＶＰＩ／ＶＣＩ および ＭＩＤの割り当て方法
２．３．１ ＶＰＩ／ＶＣＩ の割り当て方法
ＶＰＩ／ＶＣＩ は、原則としてデータ転送方向にかかわらず、同一ＰＶＣ 上では同じ値を割り当てる。
（１） ＳＮＩとＳＢＭＨとの間の割当方法
ＳＮＩ 上およびＢ−ＵＮＩ 上でのＶＰＩ／ＶＣＩ は、固定値である。
ＳＮＩ 上で加入者からＡＳＳＷへ向かうセルのＶＰＩ／ＶＣＩ
（ａ） ＭＳＢ ８ ｂｉｔ は任意
（ｂ） 続く２０ ｂｉｔは、”ｆｆｆｆｆ（ｈ）”
ＳＮＩ 上でＡＳＳＷから加入者へ向かうセルのＶＰＩ／ＶＣＩ
”００ｆｆｆｆｆ（ｈ）”
Ｂ−ＵＮＩ 上で加入者からＡＳＳＷへ向かうＳＭＤＳ用のセルのＶＰＩ／ＶＣＩ
（ａ） ＭＳＢ ４ ｂｉｔは任意 （ＧＦＣ ｆｉｅｌｄ）
（ｂ）続く２４ ｂｉｔは、”０００００ｆ（ｈ）”
Ｂ−ＵＮＩ 上でＡＳＳＷから加入者へ向かうＳＭＤＳ用のセルのＶＰＩ／ＶＣＩ
”００００００ｆ（ｈ）”
ＡＳＳＷ−ＳＢＭＥＳＨ 間のＶＣＩ は、ＳＭＬＰにおいてＳＮＩ の識別ができるように、図２１６に示すように、各ＳＮＩ に一意に対応させてＶＰＩ／ＶＣＩ を割り当てる。
以上説明したＳＮＩ とＳＢＭＨとの間でのＶＰＩ／ＶＣＩ の割り当て方法を、図２１７および図２１８に示す。一例として、図２１７の中段に示す「ＳＮＩ からＳＭＬＰへ（上り）」でのＶＰＩ／ＶＣＩ の割り当てを説明する。
同図に示すように、ＳＮＩ 上では、固定値”ｘｘｆｆｆｆｆ（ｈ）”がセルのヘッダ部に付与されている。そして、ＤＴ（例えば、パート２で説明したＤＳ３−ＥＳＤＳインタフェース）は、その固定値”ｘｘｆｆｆｆｆ（ｈ）”を持ったセルをＳＮＩ から受信すると、ハード的にその値を”０３ｆ０３ｆｆ（ｈ）”に変換する。さらに、ＳＩＦ−ＣＯＭ において、そのＶＰＩ／ＶＣＩ を”０３ｆ０３０７（ｈ）”に変換する。ここで、下位ビットによって表される”０７”は、ＳＮＩ 番号＃７に対応した値である。そして、ＶＰＩ／ＶＣＩ として”０３ｆ０３ｆｆ（ｈ）”が割当てられたセルがＳＢＭＨへ転送される。
ＳＢＭＨでは、上記セルを受信すると、そのＶＰＩ／ＶＣＩ から、該セルがＳＮＩ ＃７から出力されたＳＭＤＳデータであることを認識することができる。
（２） ＭＨ間での割当方法（局内のＭＨ間）
ＳＭＬＰからＳＭＬＰ出力ＶＣＣ のＶＣまでの間
ＶＰＩ は、”０３ｆ（ｈ）”、 ＶＣＩ は、”０３００ 〜０３ｆｆ（ｈ）”を用いる
受信側のＭＨを識別するための番号を、ＶＣＩ の下位８ビットに設定する
ＳＭＬＰ出力ＶＣＣ から受信側ＡＳＳＷのＶＣＣ までの間
この間のＶＰＩ／ＶＣＩ については、ここでは規定しない。
受信側ＡＳＳＷのＶＣＣ から ＲＭＬＰ， ＳＭＩＰ までの間
ＶＰＩ は、”０３ｆ（ｈ）”、 ＶＣＩ は、”０３００ 〜０３ｆｆ（ｈ）”を用いる
送信側のＭＨを識別するための番号を、ＶＣＩ 下位８ビットに設定する。
図２１９に、上記ＭＨ間でのＶＰＩ／ＶＣＩ の割当て方法をまとめた表を示す。また、図２２０に、上記ＭＨ間でのＶＰＩ／ＶＣＩ の割り当ての例を示す。
図２２０に示すように、ＳＢＭＨ＃４からＳＢＭＨ＃３への転送の場合は、ＶＰＩ／ＶＣＩ として”０３ｆ０３０３（ｈ）”が付与され、その下位８ビットが受信側ＭＨであるＳＢＭＨ＃３を示している。そして、そのセルがスイッチ（ＡＩＳＷ）等を介してＳＢＭＨ＃３に接続されているＳＩＦ−ＣＯＭ の入力されると、該セルのＶＰＩ／ＶＣＩ は”０３ｆ０３０４（ｈ）”に変換され、その下位８ビットが送信側ＭＨであるＳＢＭＨ＃４を示す。このようにして、ＶＰＩ／ＶＣＩによって、送信・受信側のＭＨを認識することができる。
２．３．２ ＭＩＤの割り当て方法
（１） ＳＮＩ とＳＢＭＨとの間
ＳＮＩ からＳＢＭＨへ転送されるセルのＭＩＤ の付与方法は、接続されている加入者端末の構成に依存する。したがって、ＳＭＬＰは、全てのパターンのＭＩＤ を受信可能な構成とする。また、ＭＩＤ は、各ＳＮＩ に対して同時に１６種類の値をとることが出来る。ＳＢＭＨからＳＮＩ へ転送されるセルの ＭＩＤは、”０００〜１ｆｆ（ｈ）” とする。
（２） ＭＨ相互間
ＳＭＬＰにおいて、着ＭＨに対して送出するセルのＭＩＤ は、各ＶＣＩ 当たり（即ち、各着ＭＨ当たり）２５６個とする。前述したように、着ＭＨでは、受信セルのＶＣＩ を用いて発ＭＨの識別を行う。ここで、同一の発ＭＨに属する複数のＳＭＬＰ（たとえば、１つのＳＢＭＨが、複数のＳＢＭＥＳＨをいもづる接続した構成であった場合、各ＳＢＭＥＳＨがそれぞれＳＭＬＰを有する）が、同一の ＭＩＤを使用したとすると、着ＭＨにおいてＳＭＬＰを特定することができない。このため、同一の発ＭＨに属する各ＳＭＬＰに対して割り当てるＭＩＤ の範囲を図２２１に示すように規定する。同図におけるＳＭＬＰ＃０は、最大４台までいもづる式に接続されるＳＢＭＥＳＨのうち、最上流のＳＢＭＥＳＨ内に設けられたＳＭＬＰを意味し、以下順番に、＃１，＃２，＃３と下流に向かう。
２．４ グループアドレス
着信先アドレスＤＡが、グループアドレスの場合には、そのＤＡによって転送されるメッセージは、発ＳＢＭＨにおいて、局内の全ての着ＳＢＭＨおよび全ての発ＧＷＭＨに対して複写転送される。着ＳＢＭＨでは、受信したグループアドレスに属するＳＮＩ を収容するＲＭＬＰがそのメッセージを取り込む。そして、ＲＭＬＰは、そのグループアドレスに属するＳＮＩ の数を認識し、そのＳＮＩ 数だけ複写を行い、各ＳＮＩ に対してその複写したメッセージを転送する。図２２２にグループアドレスを用いたデータ分配を示す。
２．５ 多重化処理について
ＳＭＬＰ，ＲＭＬＰは、それぞれ複数のＳＮＩ を収容することができる。したがって、セル毎に各ＳＮＩ の識別ができるようにする。また、ＳＭＬＰ，ＲＭＬＰは、複数の Ｌ３−ＰＤＵを同時に扱うので、各セルが属する Ｌ３−ＰＤＵ の識別を行うために、ＶＰＩ／ＶＣＩ およびＭＩＤ を用いる。図２２３に、各セルが送受信されるＳＮＩ および各セルが属するＬ３−ＰＤＵを識別するために用いる情報をまとめた表を示す。
２．６ 機能概略
図２２４は、ＳＢＭＥＳＨの機能ブロック図である。同図に示す各ブロックに関する説明は後述する。なお、図２２４においては、図面を見やすくするために、ＰＷＣＢ分割は示していない。
３． ＳＭＬＰ
３．１ 処理概要
ＳＭＬＰ部では、ＭＨ−ＣＯＭ部でＤＭＵＸされて入力してきたセルに対して、ＳＩＰ Ｌ２＆ＳＩＰＬ３のプロトコル・パフォーマンスチェックを行う。また、該セル中の着信先アドレスＤＡ（相手先アドレス）を解析し、対応するＳＮＩ （加入者）を収容するＳＢＭＨや対応するＩＳＳＩ、ＩＣＩ を収容するＧＷＭＨに向けて該セルを送出する。さらに、ＳＩＰ Ｌ３フォーマットをＩＳＳＩ Ｌ３ フォーマット（ｈａｌｆ Ｅｎｃａｐｓｕｌａｔｉｏｎ）に変換する機能も有する。
３．２ 構成
ＳＭＬＰ部の全体構成を図２２５に示す。
ＳＭＬＰ部は、ＨＭＨ０３Ａ〜ＨＭＨ０６Ａの４枚のＰＷＣＢ（Ｐｒｉｎｔｅｄ Ｗｉｒｉｎｇ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）から構成される。ＨＭＨ０３Ａ， ＨＭＨ０４Ａでは、主にプロトコル・パフォーマンスチェックを行う。該チェックにおいてエラーと判別されたセルは、そのセルデータと並列に転送されるエラーフラグに各種表示が行われ、最終的には、ＨＭＨ０６Ａの出力部で廃棄される。ＨＭＨ０５Ａでは、主にＤＡ解析・送出先ＭＨ決定処理であるルーティング処理を行う。ＨＭＨ０６Ａでは、主にＳＭＬＰ−ＲＭＬＰ 間のＰＶＣ の帯域制限処理を行う。各ブロックの機能概要及び、エラーセル、保守用セルとの関係を図２２６〜図２２８に示す。
（１） エラーセル
エラーセルは、マスターエラーフラグ（ＥＦ１ ＭＳ）がＮＧ（ＯＮ）になっているセルであり、廃棄する必要がある。ＳＭＬＰ部内では様々な用途のためにメモリを使用しているが、エラーセルの場合には、メモリへのライトアクセスをスキップする。
（２） ＣＲＣ−１０ エラーセル
ＣＲＣ−１０エラーとは、ＳＩＰ−Ｌ２のデータに誤りがあることを示す。
データに誤りがある場合、その誤ったデータを使用してプロトコル・パフォーマンスチェックを行うと、更にそのエラーによって他のエラーが発生する可能性がある。また、Ｌ３−ＰＤＵ（または、ＳＩＰ−Ｌ３メッセージ）は、他のＬ３−ＰＤＵとの識別をＭＩＤ で行うため、ＭＩＤ 値が誤っていた場合には、あるＳＩＰ−Ｌ３メッセージで発生したエラーが他のＳＩＰ−Ｌ３メッセージに対するエラーとみなされる可能性がある。この為、ＣＲＣ−１０エラーを検出した場合は、それ以降のプロトコル・パフォーマンスチェックは行わない。
（３） ＬＰ試験セル（診断）
ＳＢＭＥＳＨの診断において、ＨＬＰ０２Ａから試験セルを送出し、それをＳＭＬＰ部内の各処理部を通してＨＬＰ０２Ａに送り返し、エラーフラグを見る試験等を行う。
本診断は、ＳＭＬＰ部が、ＯＵＳ 状態（アウト・オブ・サービス状態）の時に行う。各ＳＮＩ に対応する試験のための加入者データは、実際のデータ転送に使用されるテーブルに設定し、試験用のテーブルは持たない。このため、エラーフラグが立たない様なＬＰ試験セルは、廃棄されずにＭＨ−ＣＯＭ部のＭＵＸ へ転送されてしまうが、この診断中は、本ＳＭＬＰ部はマスター状態ではない（ＯＵＳ 状態であるため）ので、上記試験セルはＭＵＸ の入力部におけるセレクタで廃棄される。
（４） ＰＶＣ 試験
▲１▼ ＳＢＭＥＳＨ−ＭＨ 間のＰＶＣ 試験
この試験では、まず、当該ＳＢＭＥＳＨのＨＬＰ０２Ａ（ＨＬＰ０２Ａは、後述するＬＰ−ＣＯＭ部内のＰＷＣＢである）が、ＳＭＬＰ部に試験セルを送出する。ＳＭＬＰ部は、ＡＳＳＷを通して転送先のＭＨのＲＭＬＰ部に上記試験セルを送出する。そのＲＭＬＰ部は、上記試験セルを該ＭＨ内のＨＬＰ０２Ａに送り、セルの正常性をチェックする。このようにして、当該ＳＢＭＥＳＨと転送先ＭＨとの間のＰＶＣ の試験を行う。尚、上記試験セルは特定のＶＣＩ 値でＨＬＰ０２Ａから送出される。
ＳＭＬＰ部では、ＶＣＩ 中の試験セル識別ビット（このビットについては、後述するが、「Ｏ（オ−）ビット」もしくは「ｂｉｔ−７ 」と呼ぶ）が“１”の場合、上記試験セルであると認識し、その試験に対応する処理を行う。この試験はＩＮＳ 状態（イン・サービス状態）で行う為、通常のメッセージに影響を及ぼさない様にプロトコル・パフォーマンスチェックは行わない。
▲２▼ ＳＮＩ−ＳＢＭＥＳＨ間の ＰＶＣ試験
この試験では、ＨＬＰ０２ＡがＲＭＬＰ部に試験セルを送出する。上記試験セルは、ＳＮＩ（この実施例では、ＳＩＦＳＨ ）にて折り返されＳＭＬＰ部に入力する。ＳＭＬＰ部内の各チェッカは、この試験セルに対して、通常のセルと同等の処理を行う。ルーティング部では、ＤＡを元に試験セルの判別を行い、試験セルの場合は，ＶＣＩ ＝”ＦＦ（ｈ）”としてＨＬＰ０２Ａに送出する。この試験は、試験対象のＳＮＩ を閉塞して行う。
３．３ 各機能ブロックとエラーフラグの対応
図２２９〜図２３２に、各機能ブロック毎に操作するエラーフラグ（ＥＦ）、および、各機能ブロックが動作する条件を示す。同図に示す表の読み方を以下に説明する。
縦軸は機能ブロックを示す
横軸はエラーフラグＥＦ（ＥＦ１， ＥＦ２）と、ＭＥＳＨ間ＰＶＣ 試験の状態を示す。
各項目内は、上段・下段に別れており、上段は、機能ブロックのチェックによりＮＧになるＥＦを示し、ＮＧの場合は‘ＯＮ’と記述してあるＥＦを制御する。一方、下段は、機能ブロックを動作（チェッカの場合はチェック）させるかどうか、もしくはチェック結果をＥＦに反映させるかどうかの条件を示す。
また、図２３３〜図２３７にエラーフラグ（ＥＦ）とエラー名称（ＴＲ での名前） の対応関係及び、セル内でのＥＦの位置を示す。
３．４ 各ブロックの処理
この章の図面において、「自」の表示がある処理は、ハードウェア自律による読み書きメモリを示す。
（１） 交絡セレクトＳ
ＨＬＰ０２Ａによって設定されるスイッチのａｃｔ 情報（ＳＷＡＣＴＡ ：ｈｏｍｅ系ＳＷ ＡＣＴ＝‘Ｌ’、ｍａｔｅ系ＳＷ ＡＣＴ＝‘Ｈ’） に基づき、アクティブ系データをセレクトする。スイッチ部のＡＣＴ コントロール、すなわち「昔ＡＣＴ 保持」等の制御はＨＬＰ０２Ａで行う。また、ｈｏｍｅ系およびｍａｔｅ系スイッチからのデータは、セルの先頭位置が互いに揃っていない（互いにタイミングがあっていない）ので、一度バッファに書き込みんだ後にｈｏｍｅ系およびｍａｔｅ系から各々のセルの位相を合わせて読み出す。
アクティブ系のＳＷが切り替わった時、実際にデータのセレクタを切り換える。タイミングは、セルの切れ目で行う。そのタイミングを図２３８に示す。
ＳＭＬＰには、ＡＴＭ レイヤのスイッチング試験を行うためのＴＣＧ セル（テスト・セル・ジェネレータ・セル）が、通常のデータに混ざって入力されるため、該ＴＣＧセルを無効にしなければならない。ＴＣＧ セルの識別は、タグ領域の第１４ｂｉｔ 目にある「Ｏビット」を用いて行う。本ブロックでは、イネーブルが有効で、この「Ｏビット」が‘１’のセルは、イネーブルを無効側にする処理も合わせて行う。また、イネーブルを無効にした場合パリティも合わせて修正する。図２３９に、セルのフォーマットを示す。同図において「Ｏビット」を網かけで示している。
（２） 試験セル多重Ｓ
試験セル多重部は、回線の空セルのタイミングで、ＨＬＰ０２Ａからの試験セルを多重する。ＨＬＰ０２Ａからは、試験セルを送出したいときに任意のタイミングで送出してくる。本ブロックでは、回線側が空きセル状態のとき（イネーブル（ＥＮＢ） ＝Ｈの時）、試験セルを多重して送出し、ＨＬＰ０２Ａに対して「試験セル多重ＯＫ？」を示す信号（ＴＳＯＫ）で結果を通知する。もし、回線側が有効セルをたんそうしているタイミングであった場合は、該信号をＮＧ側にする。通常の試験セルとして、有効セルを受信しなかった時は、ＴＳＯＫをＮＧ側にしておく。
また、ＬＰ部（ＬＰ−ＣＯＭ， ＳＭＬＰ， ＲＭＬＰ）が、自己診断（診断中はＯＵＳ 状態である）を行う時は、回線系のセルを全て無効側にマスクして、ＨＬＰ０２Ａからの試験セルのみを多重する構成となる。ＬＰ部自己診断の指定は、ＨＭＨ０３Ａ内のＭＳＤ で設定する。以上の関係を、図２４０にまとめて示す。
（３） ＣＲＣ−１０チェックＳ
セルのペイロードをＣＲＣ 除算することによってエラーのチェックを行う。ＣＲＣ多項式が０以外の時に、ＥＦＣＣを”Ｌ” にする。（Ｌ２ Ｐａｙｌｏａｄ ＣＲＣ Ｖｉｏｌａｔｉｏｎ）
セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ 間ＰＶＣ 試験セル） のものは処理対象なので、エラー編集Ｉ Ｓ でマスクする。また、ＥＦＩＲＭ をＬ２ヘッダがＮＧという意味で“Ｌ”にする。上記関係を図２４１の表に示す。
（４） ＰＬ長チェックＳ
セル（セグメントタイプ毎）の有効ペイロード長のチェックを行う。
図２４２に示す表の条件の時、ＥＦＰＬを”Ｌ” にする。（Ｌ２ ペイロードレングスエラー） セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ 試験セル） のものは処理対象外である。このＭＥＳＨ間のＰＶＣ 試験セルの場合、チェックは行うが、結果はエラー編集ＩＳでマスクされる。また、ＥＦＩＲＭ をＬ２ヘッダがＮＧという意味で“Ｌ”にする。
（５） ＭＩＤ 値チェックＳ
ＢＯＭ， ＥＯＭ， ＳＳＭ でエラーの時、Ｅ２の ＥＦＩＭ を”Ｌ” にする。また、ＣＯＭ でエラーの時、Ｅ１ ＫＥＦＩＭを”Ｌ” にする。（ＢＯＭ／ＳＳＭ／ｗｉｔｈ Ｉｎｖａｌｉｄ ＭＩＤ Ｅｒｏｒｒ）
セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ 試験セル） のものは処理対象外なので、エラー編集Ｉ Ｓ でマスクする。また、ＥＦＩＲＭ をＬ２ヘッダがＮＧという意味で“Ｌ”にする。上記試験におけるエラー条件を図２４３に示す。
（６） ＭＩＤ チェックＳ
ＢＯＭ ではＶＣＩ／ＭＩＤ がＮｏ Ａｃｔｉｖｅ な否か、 ＣＯＭ， ＥＯＭ ではＶＣＩ／ＭＩＤ がＡｃｔｉｖｅか否かチェックを行う。
・ＢＯＭ 到着時にＶＣＩ／ＭＩＤ をアドレス（キー）としてメモリから読み出し。
▲１▼ ｕｓｅｄ（｀１’） であれば、エラーフラグ（ＥＦ２のＥＦＭＡ） をたて（ＭＩＤ Ｃｕｒｒｅｎｔｌｙ Ａｃｔｉｖｅ）、エラーとなるのは前メッセージなので、マスタフラグ（ＥＦＭＳ）を立たないようにする。
▲２▼ ｎｏｎ−ｕｓｅｄ（｀０’）であればＯＫとする。
▲３▼メモリにｕｓｅｄ（｀１’） を書き込む。
・ＣＯＭ 到着時にＶＣＩ／ＭＩＤ をアドレスとしてメモリから読み出す。
▲１▼ ｎｏｎ−ｕｓｅｄ（｀０’）であればエラーフラグ（ＥＦＩのＥＦＭＡ） をたてる。
▲２▼ ｕｓｅｄ （｀１’） であればＯＫとする。
▲３▼上記▲１▼の時はｎｏｎ−ｕｓｅｄ（｀０’） を、上記▲２▼の時はｕｓｅｄ（｀１’） をメモリに書き込む。
・ＥＯＭ 到着時にＶＣＩ／ＭＩＤ をアドレスとてメモリから読みだす。
▲１▼ ｎｏｎ−ｕｓｅｄ（｀０’）であれば、エラーフラグ（ＥＦ２のＥＦＭＡ） をたてる（ＥＯＭ ｗｉｔｈ Ｕｎａｐｐｒａｖｅｄ Ｍｉｄ） 。
▲２▼ ｕｓｅｄ （｀１’） であればＯＫとする。
▲３▼メモリに、ｎｏｎ−ｕｓｅｄ（｀０’） を書き込む。
・ＳＳＭ は処理対象外
１． セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ 試験セル）
２． ＣＲＣ−１０チェック， ＰＬ長チェック， ＭＩＤ 値チェックエラー。
３． 回線セルのＥＮＢ がＤＳＢ（無効） 。
上記１，２，３ の内、１つでも該当するセルは、メモリへのアクセスはしない。また、上記の１ に該当するセルのエラーフラグは、ＯＫ側にする。図２４４に、上記 ＭＩＤチェックの関係を示す。
（７） ＳＮチェックＳ
ＢＯＮ， ＳＳＭでＳＮ（シーケンス・ナンバー）を初期化し、ＣＯＭ， ＥＯＭでそのＳＮの順序性をチェックする。
・ＢＯＭ， ＳＳＭ到着時にＶＣＩ／ＭＩＤ をアドレス（キー）とてメモリをリードする。
▲１▼自ＳＮとリード値が一致してもしなくてもエラーフラグ（ＥＦＳＮ）は立てない。
▲２▼自ＳＮ＋１ とした値をＶＣＩ／ＭＩＤ をアドレスとしてメモリにライトする。
・ＣＯＭ， ＥＯＭ到着時にＶＣＩ／ＭＩＤ をアドレスとしてメモリをリードする。
▲１▼自ＳＮとリード値が一致すれば、ＯＫとしてエラーフラグ（ＥＦＳＮ）は立てない。
▲２▼自ＳＮとリード値が一致しなければ、ＮＧとしエラーフラグ（ＥＦＳＮ）を立てる。
▲３▼自ＳＮ＋１ とした値をＶＣＩ／ＭＩＤ をアドレスとしてメモリにライトする。
１． セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ 試験セル）
２． ＭＩＤ がＮｏ Ａｃｔｉｖｅ 。
３． 回線セルのＥＮＢ がＤＳＢ（無効） 。
・上記１，２，３ の内１つでも該当するセルは、メモリへのアクセスはしない。
ＥＦＲＭがＮＧ（ＣＲＣ−１０ チェック、ＰＬ長チェック、ＭＩＤ 値チェックエラー） の場合もメモリへのアクセスを行わない。
・上記の１ に該当するセルのエラーフラグ（ＥＦ２ＭＡ， ＥＦ１ＭＡ）は、エラー編集 Ｉ Ｓでマスクする。
上記ＳＮチェックをまとめたものを、図２４５に示す。
（８） アドレスフォーマットチェックＳ
ＳＩＰ のヘッダのＳＡ， ＤＡアドレスのフォーマットチェックを行う。
ＳＡ，ＤＡ アドレスフィールド内のアドレスタイプ４ビットが、図２４６に示す条件の時にエラーとなる。また、セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ試験セル） のものは処理対象外なのでエラー編集 Ｉ Ｓでマスクする。
（９） ＤＡチェックＳ
自己折り返しセルをはじく。
・ ＢＯＭ， ＳＳＭ 到着時、ＤＡをアドレスとしてＣＡＭ に入力する。
１． マッチが取れなかった時
セルの０２ワード目の台１５ｂｉｔ 目に”０” （ルーティング処理部でルート検索が必要）
２． マッチが取れた時
マッチアドレスがＳＮＩ ＩＤと等しければ、エラーフラグ（ＥＦＳＡ）をたてる。
・ＣＯＭ， ＥＯＭはチェック対象外。
・セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ 間ＰＶＣ 試験セル） のものは処理対象外なのでエラー編集 Ｉ Ｓでマスクする。
但し、グループアドレスはチェック対象外だが、ＣＡＭ でマッチが取れない。
上記ＤＡチェックをまとめたものを図２４７に示す。
（１０） ＢＡサイズチェックＳ
ＳＩＰ Ｌ３（Ｌ３−ＰＤＵ）のＢＡサイズが正しいかどうかチェックを行う。
エラーの時、ＥＦＢＡを”Ｌ” にする。但し、セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ 試験セル）のものは処理対象外なので、エラー編集 Ｉ Ｓでマスクする。図２４８に、ＢＡサイズチェックのエラーの条件を示す。
（１１） イングレス流量チェックＳ
各ＳＮＩ のＤＳ３ クラスに対して、アクセスクラスを５段階に分け、制限速度が守られているかチェックする。
加入者毎にある固定容量のリーキパケット（９１９２ ｏｃｔ）から、クラス毎の一定のオクテット数をインクリメントし、ＢＯＭ， ＳＳＭの到着時にリーキパケットにＢＡｓｉｚｅが許容可能かどうかでチェックする。
・３２セルフレーム毎（ＳＮＩ は、＃０〜＃３１まである）に、ＳＮＩ 毎のリーキパケットから一定のｏｃｔｅｔ 数をインクリメントする（１加入者のインクリメント処理）
・１セルフレーム内では、１つの ＳＮＩのインクリメント処理を行った後、到着ＢＯＭ に対するＳＮＩ に関してＢＡｓｉｚｅ許容可能かどうかの判断をする。
・アクセスクラスワード”０”， ”５”（”０” はＤＳ１， ”５”はＤＳ３ フル使用） に関してはインクリメント流量チェックは不要だが、インクリメント・オクテット数をａｌｌ１とすることによりインクリメント処理を行う。
・各ＳＮＩ に対するインクリメント・オクテット数とバッファ容量（９１９２：一定値）は、ファームウェアが設定する。
実際の処理としては、
▲１▼ インクリメント処理（１セルフレーム毎に、１加入者の処理を行う）
ＳＮＩ ＩＤ（ＳＮＩ 番号）をアドレス（キー）として、インクリメントｏｃｔｅｔ 数メモリからインクリメントｏｃｔｅｔ 数をリードする。
ＳＮＩ ＩＤをアドレスとして、リーキパケットメモリからバッファ容量をリードして、リード値とインデクリメントｏｃｔｅｔ 数を加算する。
ここで、加算値が９１９２より大きければ、バッファ容量を９１９２としてリーキパケットメモリにライトする。一方、加算値が９１９２以下であれば、その加算値をリーキパケットメモリにライトする。
▲２▼ ＢＯＭ，ＳＳＭ 受信時に、ＳＮＩ ＩＤをアドレスとして、リーキパケットメモリからデータをリードし、そのリード値から（ＢＡｓｉｚｅ：３２） を減算する。
ここで、減算値が０より大きければ、バッファ容量として、この減算値をリーキパケットメモリにライトする。一方、減算値が０以下であれば、リーキパケットメモリからリードされたバッファ容量をそのまま（減算しない値）メモリにライトし、ＥＦ２ＡＣ を立てる。
１． ＣＯＭ， ＥＯＭは処理対象外。
２． セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ間ＰＶＣ 試験セル）。
３． ＥＦＩＲＭ が“Ｌ”の場合（ＣＲＣエラー、ＰＬ長エラー、ＭＩＤ 値エラー） とＢＡｓｉｚｅチェックはエラーは処理対象外。
４．回線系セルのＥＮＢ がＤＳＢ （無効）。
上記１，２，３，４ のうち、１つでも該当するセルは、メモリへのアクセスを行わない。また、上記２ に該当するセルのエラーフラグ（ＥＦ２ＡＣ） は、エラー編集 Ｉ Ｓでマスクする。
上記イングレス流量チェックを説明する図を、図２４９に示す。
（１２） エラー編集 Ｉ Ｓ
各チェッカでチェックされたエラーをエラーフラグの各位置に付与する。
エラーフラグＥＦ２ でフラグが立てば、ＥＦ１ のＥＦＭＳのフラグを立てる。但し、ＥＦ２ＭＡ でエラーが立っていてもＥＦＭＳは立てない。
ＳＴ（セグメントタイプ：２ビット）とＭＩＤ （メッセージ識別子：１０ビット）をセルの００ワード目にコピーする。入ＶＣＩ （ＳＮＩ 番号（ＳＮＩ ＩＤ）を、その下位８ビットで示している）をセルの０１ワード目にコピーする。
セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ 試験セル） のセルのエラーフラグをマスクする。
（１３） 同時入力数チェック Ｓ
各ＳＮＩ 毎に、同時に受け付けできるメッセージ数の制限を行う。もし、到着メッセージ数が制限数（１または１６） を越えている時、その到着メッセージを廃棄する。
制限数（１／１６）の区別に関して、初期設定の時、同時入力制限数メモリに、”０”または”１” （”０” ：制限数＝１、”１” ：制限数＝１６）の設定を行う。
・ＢＯＭ 到着時の処理
▲１▼ＳＮＩ に対する受信メッセージ数≠１６（ 又は≠１）の時（通常動作）
次読み出しカウンタ＋ＳＮＩ ＩＤをアドレス（キー）として、ＲＭＩＤ管理テーブルからＲＭＩＤをリードする。（ＲＭＩＤとは、後述するが、ＭＩＤ とＳＮＩ 番号との組合せから得られる値であり、ＳＮＩ および該ＳＮＩ 上での各ＭＩＤ に対して一意に割り当てられる値である）
このＲＭＩＤをアドレスとして、ＲＭＩＤ変換ＣＡＭ にＶＣＩ ＋ＭＩＤ をライトする。
このＲＭＩＤをセルの０３ワード目（ＬＳＢ １０ｂｉｔ） に書き込む。
受信メッセージ数（１６ 〜０）をインクリメント（ ＋１）する。
制限数が１６（同時入力制限数メモリで判断）の時、次読み出しカウンタ（０〜１５） をインクリメント（ ＋１）する。
▲２▼ ＳＮＩ に対する受信メッセージ数＝１６（または、１）の時は、エラーフラグ（Ｅ２ＥＭ， ＥＩＭＳ）を立てる。
・ＳＳＭＳ到着時の処理
▲１▼ ＳＮＩ に対する受信メッセージ数≠１６または、≠１）の時（通常動作）
次読み出しカウンタ＋ＳＮＩ ＩＤをアドレスとして、ＲＭＩＤ管理テーブルからＲＭＩＤをリードする。
次書き込みカウンタ＋ＳＮＩ ＩＤをアドレスとして、このＲＭＩＤをＲＭＩＤ管理テーブルにライトする。
このＲＭＩＤをセルの０３ワード目（ＬＳＢ １０ｂｉｔ） に書き込む。
制限数が１６（ 同時入力制限数メモリで判断） の時、次読み出しカウンタ（０〜１５） と次書き込みカウンタをインクリメント（ ＋１）する。
▲２▼ ＳＮＩ に対する受信メッセージ数＝１６（または、１）の時は、エラーフラグ（Ｅ２ＥＭ，Ｅ１ＥＳ） を立てる。
・ＣＯＭ 到着時には、ＲＭＩＤ変換ＣＡＭ でＶＣＩ／ＭＩＤ をマッチアドレスとしてマッチングを取る。
▲１▼ マッチ時
マッチアドレスをＲＭＩＤとして、このＲＭＩＤをセルの３ワード目（ＬＳＢ １０ｂｉｔ）に書き込む。
▲２▼ マッチしなかった時
エラーフラグ（Ｅ１ＲＭ， Ｅ１ＭＳ）を立てる。
・ＥＯＭ 到着時には、ＲＭＩＤ変換ＣＡＭ でＶＣＩ／ＭＩＤ をマッチアドレスとしてマッチングを取る。
▲１▼ マッチ時
マッチアドレスをＲＭＩＤとする。
このＲＭＩＤをセルの３ワード目（ＬＳＢ １０ｂｉｔ）に書き込む。
次書き込みカウンタ＋ＳＮＩ ＩＤをアドレスとして、このＲＭＩＤをＲＭＩＤ管理テーブルにライトする。
受信メッセージ数（１６ 〜０）をデクリメント（−１）する。
制限数が１６の時、次書き込みカウンタ（０〜１５） をインクリメント（ ＋１）する。
▲２▼ マッチしなかった時
エラーフラグ（Ｅ１ＲＭ，Ｅ１ＭＳ） を立てる。
タイムアウトセル（ＥＯＭ） が送出されているかの判断は、のエラーディスカード処理部のマスタ（ＭＳ）エラー付与ｍｅｍｏｒｙ（１ｂｉｔ）が１かどうかでわかる。タイムアウトセルが送出されていればエラーディスカード処理部でこのＥＯＭ セルを無効セルにする。
ＭＥＳＨ 間ＰＶＣ 試験セル（試験ビットが１）は処理を行わない。エラーセル（ＥＦ１ＭＳが１）は処理を行う。
図２５０に、上記同時入力数チェックを説明する図を示す。
（１４） ＭＲＩ タイムアウト Ｓ
ＢＯＭ 受信からＥＯＭ 受信までの時間を監視し、ＭＲＩ タイムアウトを判別する。
セル到着（ 空きセルも含む） 毎に時刻をＣＡＭ に入力することにより、ＭＲＩ タイムアウト・メッセージを発見する。
１． セルフレーム毎に、ｕｓｅｄ（０） ＋１ ＋現時刻をマッチデータとしてＭＲＩ タイムＣＡＭ でマッチを取る。（ セルフレーム毎の処理）
Ｉ．マッチ時
▲１▼ 空きセルの場合、タイムアウトセル（下記、注１参照） を生成し、ＲＭＩＤ変換ＣＡＭ とＭＲＩ タイム ＣＡＭに ａｌｌ １をライトする。
▲２▼ 空きセル以外（ＢＯＭ， ＣＯＭ， ＥＯＭ， ＳＳＭ）の場合、マッチアドレスをアドレスとしてＭＲＩ タイム ＣＡＭにｕｓｅｄ（０） ＋１ ＋ａｌｌ １ をライトする。
ＩＩ． アンマッチ時には、何も処理しない。
２． 上記セルフレーム毎の処理を行った後、以下のセル毎の処理を行う。
・空きセル時
Ｉ． セルフレーム毎の処理でＭＲＩ タイム ＣＡＭでマッチした時
上記 １− ▲１▼と同じである。
ＩＩ． セルフレーム毎の処理でＭＲＩ タイム ＣＡＭでアンマッチの時、ｕｓｅｄ（０） ＋０＋ａｌｌ １ をマッチデータとしてＭＲＩ タイムＣＡＭ でマッチを取る。
▲１▼ マッチ時、タイムアウトセル（注１ 参照）を生成し、マッチアドレスとしてＲＭＩＤ変換ＣＡＭ とＭＡＩ タイムＣＡＭ にａｌｌ １ をライトする。
▲２▼ アンマッチ時には、何も処理しない。
注１ ：タイムアウトセルとしてエラーフラグ（Ｅ２ＭＴ）を立てたＥＯＭ セル（ 入ＶＣＩ と入ＭＩＤ を書き込む） を生成する。入ＶＣＩ と入 ＭＩＤはマッチアドレスであるＲＭＩＤをアドレスとして、ＲＭＩＤ変換ＣＡＭ からＶＣＩ ＋ＭＩＤ をリードする。
この時、上記（１３）に記載した「同時入力数チェック Ｓ処理」において以下の処理をする。すなわち、次書き込みカウンタ＋ＳＮＩ ＩＤ（ＶＣＩ） をアドレスとして、マッチアドレスであるＲＭＩＤをＲＭＩＤ管理テーブルにライトする。そして、このＳＮＩ ＩＤに対する受信メッセージ数（１６ 〜０）をデクリメント（−１）する。さらに、制限数が１６の時、このＳＮＩ ＩＤに対する次書き込みカウンタ（０〜１５） をインクリメント（ ＋１）する。
・ＢＯＭ 受信時
ＲＭＩＤをアドレスとしてＭＲＩ Ｔｉｍｅ ＣＡＭにｕｓｅｄ（０） ＋１ ＋〔タイムアウト時刻（現時刻＋Ｔ）をライトする。（例えば、 Ｔ＝２．７ μｓ／セル ｘ ６４ｋ （１６ｂｉｔ）≒１７７ｍｓ ）・ＥＯＭ 受信時
▲１▼ 上記（１３）に記載したＲＭＩＤ変換ＣＡＭ でマッチした時、ＲＭＩＤをアドレスとしてＲＭＩＤ変換ＣＡＭ とＭＲＩ Ｔｉｍｅ ＣＡＭにａｌｌ １ をライトする。
▲２▼ 上記（１３）に記載したＲＭＩＤ変換ＣＡＭ でマッチしなかった時には、ＭＲＩ タイムアウトとしての処理はなし。
・ ＣＯＭ／ＳＳＭは、ＭＲＩ タイムアウト Ｓとしての処理はなし。
・ ＭＥＳＨ 間ＰＶＣ 試験セル（試験ビットが１）は処理を行わない。
・ エラーセル（ＥＦＩＭＳが１）は処理を行う。
上述のＭＲＩ タイムアウト処理を説明する図を示す。図２５１は、ＭＲＩ Ｔｉｍｅの算出を説明する図であり、図２５２は、ＲＭＩＤ変換ＣＡＭ と、ＭＲＩ ＣＡＭ へのリード／ライトデータを示す図であり、図２５３は、各セルのタイミングを説明する図である。また、図２５４は、同時入力数制限ＲＭＩＤ獲得／ＭＲＩ タイムアウトの処理を示すフローチャートである。
ここで、同時入力チェックＳ 、ＭＲＩ タイムアウトＳ， （および ＲＭＩＤ 獲得） について補足説明をする。
ＲＭＩＤ
まず、ＳＭＬＰ内の必要な処理容量を考えると、１ＳＭＬＰにおけるＳＮＩ（加入者） の数は最大３２であり、また、１ＳＮＩ におけるＬ３−ＰＤＵの同時入力制限数は最大１６である。従って１ ＳＭＬＰ 内では、同時に存在するＬ３−ＰＤＵは最大５１２個となる（３２ＳＮＩ ×１６ Ｌ３ＰＤＵ＝５１２）。
ＲＭＩＤとは、ＳＭＬＰ内においてこの５１２個のＬ３−ＰＤＵに対して一意に割り当てる管理番号であり、ＶＣＩ とＭＩＤ から生成する。このＲＭＩＤを用いることにより、各種テーブルのアドレスを３２ ＶＣＩ×１０２４ＭＩＤ ＝３２キロビットから、ＲＭＩＤの５１２ビットに縮退することができ、テーブル容量の節約が可能となる。上記縮退を図２５５に示す。
ＲＭＩＤは、以下の時に獲得（ＲＭＩＤ 変換テーブルに設定） する。
・正常なＢＯＭ の受信
・正常なＳＳＭ の受信（ＳＳＭの場合は、ＲＭＩＤを獲得してもＲＭＩＤ変換テーブルには設定しない）
ＲＭＩＤは、以下の時に解放（ＲＭＩＤ 変換テーブルをクリア）する。
・正常なＥＯＭ の受信時
・ＭＲＩ Ｔ．Ｏ． ＥＯＭ送信時（ＭＲＩ タイムアウトに伴う ＥＯＭ送信）
・正常なＳＳＭ の受信時（ＳＳＭの場合は、ＲＭＩＤ変換テーブルには設定しないので、解放処理は必要ない）。
・エラー（ＭＳ ＯＮだが、ＲＭ ＯＦＦ） のＢＯＭ， ＣＯＭ， ＥＯＭ 受信時でＲＭＩＤが獲得されていた場合
ＣＯＭ／ＥＯＭ では、既に獲得されているＲＭＩＤをＶＣＩ ＋ＭＩＤ を元に、ＲＭＩＤ変換テーブルから読み出し（ＡＭＤＣＡＭのマッチ機能を用いる） 、ＲＭＩＤを付与する。
ＲＭＩＤ獲得部、同時入力制限、ＭＲＩ Ｔ．Ｏ．設定／ 解除における正常セルと異常セルの処理を図２５６に示す。
１） 入力ＭＩＤ 不定の場合
ＲＭとは、ＥＦ１ＲＭ のことであり、入力時にこのＲＭがＯＮの場合は以下のチェックでＮＧを検出したことを示す。
ＣＲＣ−１０
ＰＬ 長
ＭＩＤチェック
上記チェックの結果がＮＧの場合、ＭＩＤ 値が正しくない可能性があるので、ＲＭＩＤ獲得部（同時入力制限、ＭＲＩ タイムアウトチェックも含む）では処理を全く行わない。
以下に示すブロックでは、ＲＭＩＤをアドレスとしてメモリへのリード／ ライトを行っている。ＲＭＩＤ獲得部では、ＲＭがＯＮで、ＲＭＩＤを獲得しなかった場合に、ＲＭＩＤとして入力のＭＩＤ を送出してしまい、正常なＲＭＩＤをアドレスとしてライトされたデータを破壊する可能性がある。これを防ぐため、ＲＭＩＤを獲得（付与も含む）しなかった場合は、ＲＭＩＤ値を‘１１ １１１１ １１１１’ とし、メモリの未使用アドレスをアクセスする。
エラーディスカード部 Ｓ
ルーティング情報 Ｓ
ＧＡ コピー Ｓ
ＶＣ−ＳＨ 送出ＯＫ Ｓ
また、以下に示すブロックでも前記と同様の問題が発生する。これらは、ＲＭがＯＮの場合処理を行わないようにしている。本来は、前記のＲＭＩＤ値が、‘１１ １１１１１１１１’ の場合はメモリの未使用アドレスをアクセスすることにより対処すべきである。ＲＭを用いても問題はないが、整合性をとるため、どちらかに統一するようにしてもよい。
ＢＡｓｉｚｅマッチ、ＢＥｔａｇ マッチ、Ｌｅｎｇｔｈチェック
出ＭＩＤ 獲得
その他
ＢＯＭ でＲＭ ＯＮ 、同一Ｌ３−ＰＤＵの ＣＯＭ，ＥＯＭ では、ＲＭ ＯＦＦの場合、ＢＯＭ の入力ＭＩＤは正しくない可能性があるので、ＣＯＭ ＥＯＭ は、ＢＯＭ がなかった場合と同様の処理となる。
ＥＯＭ でＲＭ ＯＮ の場合は、この入力ＭＩＤ は正しくない可能性があるので、ＲＭＩＤ，ＭＲＩ Ｔ．Ｏ．の解放、クリアは行わない。従って、ＲＭＩ タイムアウトが発生する。２） マスターエラー ＮＧ の場合（ＲＭ はＯＦＦ）
入力メッセージがマスタエラーＮＧ（ＥＦ１ＭＳ ＯＮ）の場合、ＢＯＭ／ＣＯＭ／ＥＯＭ／ＳＳＭ のどの場合も、ＯＫを示すメッセージと同様に、入力のＶＣＩ ＋ＭＩＤ でＲＭＩＤを獲得済であるかチェックする。
獲得済の場合は、ＲＭＩＤとして獲得済のＲＭＩＤ（ＲＭＩＤ ＣＡＭ のマッチアドレス） を付与する。また、ＭＳがＯＮなので、このＬ３−ＰＤＵの処理はストップする必要があるためＲＭＩＤを解放し、ＭＲＩ Ｔ．Ｏ．もクリアする。
一方、未獲得の場合は、ＲＭＩＤとして‘１１ １１１１ １１１１’ を設定し、また、ＥＦ１ＲＭをＯＮにする。
３） ＯＫの場合
ＯＫメッセージの場合、ＢＯＭ／ＣＯＭ／ＥＯＭ／ＳＳＭ のいずれの場合も、先ずＲＭＩＤが獲得されているかどうかをチェックする。
獲得済の場合
メッセージ毎の処理を行う。
▲１▼ ＢＯＭ の場合： ＲＭＩＤ を付与し、ＭＲＩ Ｔ．Ｏ．を再設定する。
▲２▼ ＣＯＭ の場合： ＲＭＩＤ を付与する。（正常状態）
▲３▼ ＥＯＭ の場合： ＲＭＩＤ を付与後、すぐ解放し、ＭＲＩ Ｔ．Ｏ．をクリアする（正常状態）
▲４▼ ＳＳＭ の場合： ＲＭＩＤ を付与後、すぐ解放し、ＭＲＩ Ｔ．Ｏ．をクリアする。
未獲得の場合
▲１▼ ＢＯＭ の場合： ＲＭＩＤ を獲得し、ＭＲＩ Ｔ．Ｏ．を設定する。（ 正常状態）
▲２▼ ＣＯＭ の場合： ＲＭＩＤ を‘１１ １１１１ １１１１’ とし、ＭＳ， ＲＭをＯＮする。
▲３▼ ＥＯＭ の場合： ＲＭＩＤ を‘１１ １１１１ １１１１’ とし、ＭＳ， ＲＭをＯＮする。
▲４▼ ＳＳＭ の場合： ＲＭＩＤ を獲得後、すぐ解放する。（正常状態） 。
４） 同時入力制限ＮＧの場合
このブロックで同時入力制限のチェックを行う。
ＢＯＭ／ＳＳＭ 受信時に同時入力制限テーブルにファームウェアより設定される。同時入力制限数（制限数 １の場合＝０， １６ の場合＝１ がテーブルに設定される）とＢＯＭ を受信済だが、ＥＯＭ を受信していない（ＭＲＩ Ｔ．Ｏ． も発生していない）Ｌ３−ＰＤＵ数（ 受信メッセージ数） とを比較する。もし既に同時入力制限数と同じであればエラーフラグＭＳとＥＭをＯＮにする。この時のＲＭＩＤとして‘１１ １１１１ １１１１’ を設定する。また、ＲＭＩＤ獲得、ＲＭＩ Ｔ．Ｏ．の設定を行わない。
受信数カウントアップは、ＢＯＭ で、かつ、ＲＭＩＤを新規に獲得する場合にのみ行う。
受信数カウントダウンは以下の時に行う。
ＥＯＭ で正常終了した場合
タイムアウトＥＯＭ を送出した場合
ＢＯＭ／ＣＯＭ／ＥＯＭ でＲＭが ＯＦＦ， ＭＳが ＯＮ 、かつＲＭＩＤが獲得済の場合
５） ＭＲＩ タイムアウトチェックの場合
このブロックでＭＲＩ タイムアウトチェックを行う。
ＭＲＩ タイムアウトの監視は、受信セルの有効／ 無効に関係なく、毎セルについて監視する。もし、タイムアウトしていた場合は、該当するＲＭＩＤをアドレスとして、ＭＲＩ Ｔ．Ｏ．テーブルにタイムアウトパターンを設定する。
無効セルの場合、ＭＲＩ Ｔ．Ｏ．テーブルにタイムアウトパターンの有無をチェックし、タイムアウトパターンがあった場合は、ＲＭＩＤ変換テーブルより読み出してきたＶＣＩ ＋ＭＩＤ と、ＲＭＩＤをＴ．Ｏ． ＥＯＭ（タイムアウトＥＯＭ ）に付与して送出する。この時、エラーフラグはＭＳとＭＴをＯＮする。Ｔ．Ｏ． ＥＯＭ送出後、ＲＭＩＤの解放、ＭＲＩ Ｔ．Ｏ．クリアを行う。
ＭＲＩ Ｔ．Ｏ．テーブルのタイムアウト時刻の設定は、ＢＯＭ でしかもＲＭＩＤを新規／ 獲得済にかかわらず設定した場合に行う。
ＭＲＩ Ｔ．Ｏ．テーブルのタイムアウト時刻のクリアは以下の時に行う。
ＥＯＭ で正常終了した場合
Ｔ．Ｏ． ＥＯＭを送出した場合
ＢＯＭ／ＣＯＭ／ＥＯＭ でＲＭ ＯＦＦ， ＭＳ ＯＮ 且つ、ＲＭＩＤが獲得済の場合
６） ＰＶＣ （ＭＥＳＨ−ＭＨ間） の扱い
ＭＥＳＨ−ＭＨ 間 ＰＶＣ試験セルの場合は、ＲＭＩＤ獲得、同時入力制限、ＭＲＩ Ｔ．Ｏ．の処理は一切行わない。ＲＭＩＤの領域、エラーフラグともに、入力セルのデータをそのまま出力する。
（１５） ＨＥＬチェック Ｓ
Ｈｅａｄｅｒ Ｅｘｔｅｎｓｉｏｎ Ｌｅｎｇｔｈ が３と設定されているかチェックを行い、３以外の値であれは、ＥＦＨＥを”Ｌ” にする。
セルの０２ワード目の試験ビットが”１”（ＭＥＳＨ間ＰＶＣ 試験セル） のものは処理対象外。
（１６） ＨＥフォーマットチェック Ｓ
Ｈｅａｄｅｒ Ｅｘｔｅｎｓｉｏｎの最初の３オクテット（ 第１のエレメント） が、それぞれ３（エレメント長），０（エレメントタイプ），１（エレメント値）に設定されているかチェックを行い、異なる値であれば、ＥＦＶＥを”Ｌ” にする。
Ｈｅａｄｅｒ Ｅｘｔｅｎｓｉｏｎの第２のエレメント（次の３オクテット）において、２オクテット目のエレメントタイプ＝１であれば、１オクテット目のエレメント長のチェックを行い、４，６，８以外の値であれば、ＥＦＣＳを”Ｌ” にする。
セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ間ＰＶＣ 試験セル）のものは処理対象外。
図２５７に、上記ＨＥフォーマットチェックをまとめた表を示す。
（１７） ＳＡチェック Ｓ
入力セルに格納されているＳＡが、送信ＳＮＩ に登録してあるＳＡかどうかチェックを行う。
・ ＢＯＭ， ＳＳＭ 到着時、ＳＡをＣＡＭ に入力する。
マッチが取れなければエラーフラグ（ＥＦＳＡ）を立てる。
マッチが取れた時、マッチアドレスがＳＮＩ ＩＤと異なればエラーフラグ（ＥＦＳＡ）をたてる。
マッチが取れた時、マッチがＳＮＩ ＩＤと等しければ何も処理しない。
・ ＣＯＭ， ＥＯＭ はチェック対象外。
・ セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ間ＰＶＣ 試験セル）のものは処理対象外。
図２５８に、上記ＳＡチェックをまとめた表を示す。
（１８） ＤＡスクリーニング Ｓ
着ＳＮＩ への発信規制をかける。
・ ＢＯＭ，ＳＳＭ 到着時の処理
▲１▼ ＡＴ（アドレスタイプ）から、個別アドレス（ＩＡ）かグループアドレス（ＧＡ）かを判別し、ＳＣ属性メモリからＡＴ（ＩＡ かＧＡ） に対する属性を読み出す。
▲２▼ ＤＡをマッチデータとしてＤＡスクリーニングＣＡＭ でマッチを取る。
ＳＣ属性とマッチ状況を示す図２５９を参照し、エラーとなればエラーフラグ（ＥＦＤＡ）を”Ｌ” にする。
・ ＣＯＭ， ＥＯＭ は処理対象外
・ セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ 間ＰＶＣ 試験セル） のものは処理対象外。
（１９） ＢＥｔａｇ マッチ Ｓ
ＳＩＰ （Ｌ３−ＰＤＵ）のヘッダとトレイラにそれぞれ格納されているＢＥｔａｇ の一致をチェックする。
ＢＯＭ のペイロード部に格納されているＳＩＰ Ｌ３−ＰＤＵのＢＥｔａｇ を記憶し、ＥＯＭ を受信した時、上記記憶されているＢＥｔａｇ と、該ＥＯＭ に格納されているＢＥｔａｇ と比較し、異なる値であればＥＦＢＥを”Ｌ” にする。
セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ間ＰＶＣ 試験セル）のものは処理対象外。
図２６０に、上記ＢＥｔａｇ マッチをまとめた表を示す。
（２０） ＢＡｓｉｚｅマッチチェック Ｓ
ＳＩＰ （Ｌ３−ＰＤＵ）のヘッダ部に格納されているＢＡｓｉｚｅと、トレイラに格納されているレングス値との一致をチェックする。
ＢＯＭ のペイロード部に格納されているＢＡｓｉｚｅを記憶し、ＥＯＭ を受信した時、上記記憶したＢＡｓｉｚｅと、該ＥＯＭ に格納されているレングス値と比較し、異なる値であればＥＦＬＥを”Ｌ” にする。
セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ間ＰＶＣ 試験セル）のものは処理対象外。
図２６１に、上記ＢＡｓｉｚｅマッチチェックをまとめた表を示す。
（２１） 情報長チェック Ｓ
ＢＡｓｉｚｅと実際に受信したＬ３−ＰＤＵの情報長の一致をチェックする。
・ ＢＯＭ到着時の処理
ＢＡｓｉｚｅ から、必要セル数と最終セル（ＥＯＭ） に含まれる情報長（ＰＬ 長） を算出する。その算出方法は、「ＢＡｓｉｚｅ÷４０ｏｃｔ ＝商＋余り」を計算し、商＝セルカウント数、余り＋４０ｏｃｔ ＝ＥＯＭ のＰＬ長となる。
ＲＭＩＤをアドレス（キー）としてセルカウントメモリとＰＬ長メモリに計算結果を書き込む。
・ ＣＯＭ 到着時には、ＲＭＩＤをアドレスとしてセルカウントメモリから値を読み出す。
▲１▼ リード値が０の時、エラーフラグ（ＥＦＩＬ）をたてる。
▲２▼ リード値が０でない時、リード値をインクリメントしセルカウントメモリに書き込む。
・ ＥＯＭ 到着時には、ＲＭＩＤをアドレスとしてセルカウントメモリから値を読み出す。
▲１▼ リード値が０でない時、エラーフラグ（ＥＦＩＬ）を立てる。
▲２▼ リード値が０の時、ＲＭＩＤをアドレスとしてＰＬ長メモリからリードする。
リード値とＥＯＭ の実際のペイロード長を比較し、異なる値であればエラーフラグ（ＥＦＩＬ）を立てる。
・ セルの０２ワード目の試験ビットが”１” （ＭＥＳＨ間ＰＶＣ 試験セル）のものは処理対象外。
図２６２に、上記情報長チェックをまとめた表を示す。
（２２） エラー編集ＩＩ Ｓ
各チェッカでチェックされたエラーをエラーフラグの各位置に付与する。
エラーフラグＥ２でフラグが立てば、ＥＦＭＳのフラグを立てる。
（２３） Ｅｒｒｏｒｅｄ Ｌ３−ＰＤＵ コントロール＆エンキャプセレーション Ｓ
（１） Ｅｒｒｏｒｅｄ Ｌ３−ＰＤＵ コントロール
本ブロックでは、以下の２つの処理を行う。
▲１▼ Ｌ３−ＰＤＵ単位のエラーメッセージ廃棄
マスタエラー（ＥＦＭＳ）がＯＮのＢＯＭ または ＣＯＭを受信した場合、それ以降受信した同一ＳＮＩ／ＭＩＤ 値のＣＯＭ およびＥＯＭ は、たとえ正常なＬ２−ＰＤＵであっても、本ブロックでマスタエラーをＯＮとする。図２６３に、上記Ｌ３−ＰＤＵ単位のエラーメッセージ廃棄を説明する図を示す。
▲２▼ ＭＲＩ タイムアウトＥＯＭ（疑似ＥＯＭ 受信） 後に受信したメッセージの廃棄
ＭＲＩ タイムアウトの場合、ＨＭＨ０４ＡのＭＲＩ タイムアウト部で疑似ＥＯＭ を発生して送信する。ＭＲＩ タイムアウト部以降のブロックでは、この疑似ＥＯＭ を元にＬ３−ＰＤＵ終了の処理を行う。また疑似ＥＯＭ 以降に受信したセルは本ブロックで以下の処理が行われる。
・ ＣＯＭ：マスタフラグ（ＭＳ−ＦＬＡＧ ）がｏｎとなり以降はエラーセルとして処理される。
・ ＥＯＭ：無効セルとして廃棄される。この時、廃棄カウント数をカウントアップするための信号を出力する。
図２６４に、上記ＭＲＩ タイムアウトＥＯＭ 後に受信したメッセージの廃棄を説明する図を示す。
上記処理▲１▼のエラーセル（マスタエラーフラグが立っている）のメッセージに対してマスタエラーフラグを立てる。
・ ＢＯＭ到着時に、そのセルがエラーセルの場合、試験ビット＋入ＶＣＩ ＋入ＭＩＤをアドレス（キー）としてエラーメモリにマスタエラー情報（ 以後、ＭＳ） をライト、タイムアウト情報（以後、ＤＭ）を初期化する。
エラーセルでない時は、同アドレスのＭＳ， ＤＭを初期化する。（図２６５の▲１▼および▲２▼を参照） 。
・ＣＯＭ 到着時に、試験ビット＋入ＶＣＩ ＋入ＭＩＤ をアドレスとして、メモリからＭＳ， ＤＭをリードする。（同▲３▼〜▲７▼参照）
Ｉ． リード値のＭＳがエラーの場合、到着セルのマスタエラーフラグを立てる。（同▲４▼参照）
ＩＩ． リード値のＤＭがエラーの場合、到着セルのマスタエラーフラグを立てる。（同▲５▼参照）
ＩＩＩ． 到着セルがエラーセルの場合、同アドレスにＭＳをライトする。（同▲６▼および▲７▼参照）
・ ＥＯＭ 到着時に、試験ビット＋入ＶＣＩ ＋入ＭＩＤ をアドレスとしてエラーメモリからＭＳ， ＤＭをリードする。（同▲８▼〜○１０参照）
Ｉ． リード値のＭＳ， ＤＭにエラーが無い場合、同アドレスにＤＭをライトする。（同▲８▼参照）
ＩＩ． リード値のＭＳがエラーの場合、到着セルのマスタエラーフラグを立てる。また、同アドレスにＤＭをライトする。（同▲９▼参照）
ＩＩＩ． リード値のＤＭがエラーの場合、このセルを無効セルにする。（同○１０参照）
（２） エンキャプセレーション
処理▲２▼において、ＳＩＰ Ｌ３−ＰＤＵからＩｎｔｅｒ−ＭＨ ｉｎｆ． ＰＤＵ （メッセージ・ハンドラ間インタフェース用プロトコル・データユニット）に変更（ＳＩＰ ＢＯＭセルをコピーしてＩｎｔｅｒ−ＭＨ ＢＯＭセルを作成） する。
・ エラー（マスタエラーフラグが立っている）セルは処理対象外
・ ＢＯＭ， ＳＳＭ到着時に、そのセルをバッファリングする。
・ 到着ＢＯＭ， ＳＳＭをコピーし、エンキャプ ＢＯＭ（Ｉｎｔｅｒ−ＭＨ ｉｎｆ 用ＢＯＭ）を作成する。（ＩＳＳＩ ヘッダ〔ＥＳ：Ｅｘｐｌｉｃｉｔ Ｓｅｌｅｃｔｉｏｎ］とキャリアを付与） そして、エンキャプＢＯＭ セルを送出する。
・ 到着ＢＯＭ は、セグメントタイプ（ＳＴ）をＣＯＭ にして、空きセル時に送出。
・ 到着ＳＳＭ は、セグメントタイプ（ＳＴ）をＥＯＭ にして、空きセル時に送出。
・ ＣＯＭ， ＥＯＭ到着時に
Ｉ． 同一メッセージ（ＲＭＩＤ により判断） がバッファに残っている時、バッファ内のセルを先に送出（同一メッセージのセル順序の入替りを防止）する。
ＩＩ． 同メッセージ（ＲＭＩＤ により判断） がバッファに残っていない時、このセルを送出。
・ バッファにセルを書き込むことが出来ない場合
▲１▼ そのセルは廃棄（無効セルとする）する。
▲２▼ 廃棄セル数をカウントするために、廃棄信号をセルフレームに同期（１セルフレーム内に１セル廃棄を示す） させてＨＭＨ０６Ａに通知する。
図２６６に、上記エンキャプセレーションをまとめた表を示す。また、図２６７に、Ｉｎｔｅｒ−ＭＨ ｉｎｆ用ＢＯＭ に付与すべきＩＳＳＩヘッダを説明する表、図２６８に、Ｉｎｔｅｒ−ＭＨ ｉｎｆ用ＢＯＭ セルフォーマットを説明する図を示す。
（２４） キャリアセレクション Ｓ
・ ＢＯＭ， ＳＳＭ到着時に
▲１▼ Ｈｅａｄｅｒ Ｅｘｔｅｎｓｉｏｎの第２エレメントにキャリアセレクションが無い時、ＩＳＳＩヘッダのＥｘｐｌｉｃｉｔ Ｓｅｌｅｃｔｉｏｎビットを”０” とする
ＳＮＩ ＩＤをアドレスとしてメモリからキャリアＩＤを読み出す。
このキャリアＩＤをＩＳＳＩヘッダのキャリア領域に書き込む。
▲２▼ Ｈｅａｄｅｒ Ｅｘｔｅｎｓｉｏｎの第２エレメントにキャリアセレクションがある時、ＩＳＳＩヘッダのＥｘｐｌｉｃｉｔ Ｓｅｌｅｃｔｉｏｎビットを”１” とする
Ｈｅａｄｅｒ ＥｘｔｅｎｓｉｏｎのキャリアＩＤをＩＳＳＩヘッダのキャリア領域に書く。
▲３▼ エラー（マスタエラーフラグが立っている）セルは処理対象外。
・ ＣＯＭ， ＥＯＭは処理対象外。
図２６９に、上記キャリアセレクションを説明する図を示す。
（２５） ルーティング Ｓ
ルート情報を検索し、出ＶＣＩ（着ＭＨＩＤ） を付与する。
・ ＢＯＭ 到着時に、
Ｉ． グループアドレス（ＧＡ）の場合（ＤＡ のアドレスタイプがＧＡ（１１１０）の時） 、局内の全ＳＢＭＨ／ＧＷＭＨ へのブロードキャストを行う。
▲１▼ セルの０２ワード目のＢＣ領域にブロードキャストの指定を行う。また、ＶＣＩ領域にａｌｌ ”０” をライトする。
▲２▼ ＲＭＩＤをアドレスとして、ルーティング情報メモリにセルの０２ワード目のＢＣと出ＶＣＩ をライトする。
ＩＩ． 個別アドレス（ＩＡ）の場合（ＤＡ のアドレスタイプがＩＡ（１１００）の時） 、ＤＡをマッチデータとして局内、局内局番、局外局番ルーティングテーブルに同時にリードする。但し、マッチ優先順位は、局内、局内局番、局外局番テーブルの順とする。
▲１▼ 局内ルーティングテーブルにおいてマッチが取れた時、ＳＢＭＨ指定ＶＣＩ の付与を行う。
・マッチアドレスをアドレスとして局内電番用ＶＣＩ 付与テーブルから出ＶＣＩ をリードし、セルの０２ワード目のＶＣＩ 領域にライトする。また、ＢＣ領域にブロードキャストの指定を行う。
・ ＲＭＩＤ をアドレスとして、ルーティング情報メモリにセルの０２ワード目のＢＣと出ＶＣＩ をライトする。
・ ＩＳＳＩキャリア領域をａｌｌ ‘０’にする。
▲２▼ 局内局番テーブルにおいてマッチが取れた時、全ＳＢＭＨへブロードキャストを行う。
・ セルの０２ワード目のＢＣ領域にブロードキャストの指定を行う。また、ＶＣＩ領域にａｌｌ｀０’をライトする。
・ ＲＭＩＤをアドレスとして、ルーティング情報メモリにセルの０２ワード目のＢＣと出ＶＣＩ をライトする。
・ ＩＳＳＩ ｃａｒｒｉｅ 領域を ａｌｌ ０ にする。
▲３▼ 局外局番テーブルにおいてマッチが取れた時には、ＧＷＭＨ指定ＶＣＩ の付与を行う。
・マッチアドレスをアドレスとして局外局番用ＶＣＩ 付与テーブルから出ＶＣＩ をリードし、セルの０２ワード目のＶＣＩ 領域にライトする。また、ＢＣ領域にブロードキャストの指定を行う。
・ＲＭＩＤをアドレスとして、ルーティング情報メモリにセルの０２ワード目のＢＣと出ＶＣＩ をライトする。
▲４▼ ３つのルーティングテーブルでマッチが取れない時、ＬＡＴＡ内の全ＧＷＭＨへブロードキャストを行う。
・セルの０２ワード目のＢＣ領域にブロードキャストの指定を行う。また、 ＶＣＩ領域にａｌｌ｀０’をライトする。
・ＲＭＩＤをアドレスとして、ルーティング情報メモリにセルの０２ワード目のＢＣと出ＶＣＩ をライトする。
・ＣＯＭ， ＥＯＭは、ＲＭＩＤをアドレスとして、ルーティング情報メモリからルート情報をリードし、セルの０２ワード目のＢＣ領域、ＶＣＩ 領域にライトする。
図２７０に、上記ルーティングをまとめた表、図２７１に、上記ルーティングを説明する図を示す。
（２６） キャリアクリーニング Ｓ
各ＳＭＩ 毎に指定されたキャリアへの発信規制をかける。
ＢＯＭ， ＳＳＭ到着時に、ＩＳＳＩヘッダのＳＭＩ ＩＤ＋ ｃａｒｒｉｅｒをデータとして、キャリアスクリーニングＣＡＭ によりマッチの検出を行う。この時、マッチが検出された場合、ＩＳＳＩキャリア領域をクリア（ａｌｌ｀０’）するとともにエラーフラグ（ＥＦＥＢ）を立てる。図２７２に、上記キャリアクリーニングおよびキャリアの状態を説明する図を示す。
（２７） ＧＡコピー Ｓ
ブロードキャストセルを実装ＭＨに転送するために、実装ＭＨの数だけのセルのコピーと出ＶＣＩ の付与を行う
・セル到着時に、セルの０２ワード目のＢＣ領域（１２， １３ ビット目） を見て、図２７３に示す条件に従って転送先ＭＨを決定する。
・ＢＯＭ 到着時の処理
▲１▼ バッファに空き領域がある時（バッファ≠Ｆｕｌｌ）
Ｉ ＦＩＦＯライト ＮＧ メモリに０を書き込み、バッファにセルを書き込む。
ＩＩ バッファからセルを読み出し、ＢＣ領域の指定でコピーメモリに書き込む。
ＩＩＩ 出ＶＣＩ を付与し、さらにＣＰ領域に０を書き込んで送出する。ＢＣ領域が００の場合は、何も処理しないでそのまま送出する。
ＩＶ ＢＣ領域に１が立って（２ｂｉｔ のうちのいずれか） いれば、バッファからのセルのリードを停止して、ＭＨ ＩＤ は実装／ 未実装メモリのアドレス（アドレス００〜ＩＦがＳＢＭＨ， ４０〜５Ｆを ＧＷＭＨ ）に対応しており、コピーメモリをリード（セルをコピー）してアドレスの順番に出ＶＣＩ を付与する。
Ｖ コピーセルの場合は、ＣＰ領域に１を書き込む。
▲２▼ バッファに空き領域がない時（ バッファ＝Ｆｕｌｌ）
Ｉ そのセルは廃棄（ 無効セルとする）する。
ＩＩ 廃棄セル数をカウントする（μ−Ｐバスに直付けのデュアルポートＲＡＭに書き込む）
ＩＩＩ ＦＩＦＯライトＮＧメモリに１を書き込む。
・ＣＯＭ／ＥＯＭ 到着時の処理
▲１▼ バッファに空き領域がある時（ バッファ≠Ｆｕｌｌ）
Ｉ ＦＩＦＯライトＮＧメモリをリードし、０ならばバッファにセルを書き込む。
ＩＩ バッファからセルをリードし、ＢＣ領域の指定でコピーメモリに書き込む。
ＩＩＩ 出ＶＣＩ を付与し、さらにＣＰ領域に０を書き込んで送出する。ＢＣ領域が００の場合は、何も処理しないでそのまま送出する。
ＩＶ ＢＣ領域に１が立って（２ビットのうちのいずれか）いれば、バッファからセルのリードを停止して、ＭＨ ＩＤ は実装／ 未実装メモリのアドレス（アドレス００〜ＩＦをＳＮＭＨ， ４０〜５ＦをＧＷＭＨ）に対応しており、コピーメモリをリード（セルをコピー）してアドレスの順番に出ＶＣＩ を付与する。
Ｖ コピーセルの場合は、ＣＰ領域に１を書き込む。
▲２▼ バッファに空き領域がない時（ バッファ＝Ｆｕｌｌ） および、ＦＩＦＯライトＮＧメモリ＝１
Ｉ そのセルは廃棄（ 無効セルとする） する。
ＩＩ 廃棄セル数をカウントする。（μ−Ｐバスに直付けのデュアルポートＲＡＭに書き込み）
ＩＩＩ ＦＩＦＯライトＮＧメモリに１を書き込む。
・エラーセル（マスタエラーフラグが立ったもの）の場合の処理
▲１▼ ＢＣ領域が００の時は、何も処理しないでそのまま送出する。
▲２▼ ＢＣ領域に１が立って（２ビットのいずれか）の時は、
ＢＯＭ 以降がエラーセルの場合、出ＶＣＩ 付与のみ行いそのまま送出する。
ＣＯＭ／ＥＯＭ 以降がエラーセルの場合、同一メッセージの最初のエラーセルのみＣＶ領域に１をライトして通常のコピー動作を行うが、２番目以降のエラーセルはＣＶ領域に０をライトして出ＶＣＩ 付与のみ行いそのまま送出する。
図２７４に、ＧＡコピーを説明する図、図２７５に、ブロードキャスト後のセルフォーマット、図２７６に、ＧＡコピー処理フローチャートを示す。
（２８） 出力帯域制限 Ｓ
転送ＭＨ（３２ＳＢＭＨ／３２ＧＷＭＨ） 毎に、出力（ピークレート）の制限を行う。
バッファに空き領域が無いことによって廃棄されたメッセージ数のカウントを行う。図２７７に、上記出力帯域制限を説明する図を示す。
（２９） 出ＭＩＤ 獲得 Ｓ
転送先ＭＨ毎にＭＩＤ （異なるメッセージハンドラＭＨに対しては、同一ＭＩＤ が存在する場合がある）を割り付ける。１つのＭＨ ＩＤ に対して最大２５６個のＭＩＤ が設定できる。但し、ＭＥＳＨ＃０ は０ 〜２５５， ＭＥＳＨ ＃１ は２５６ 〜５１１， ＭＥＳＨ ＃２ は５１２〜７５５， ＭＥＳＨ ＃３ は７５６／１０２３を設定し、ＭＥＳＨＩＤの区別はファームウェアにより判定する。
・ＢＯＭ 到着時の処理
▲１▼ ＭＨ ＩＤ に対する獲得可能ＭＩＤ 数≠０の時（次読出カウンタ≠次書込カウンタ）
次読出カウンタ＋ＭＨ ＩＤ をアドレスとして、ＭＩＤ 管理テーブルからＭＩＤ を読みだす。
セルのＭＨ ＩＤ ＋ＲＭＩＤをアドレスとて、ＭＩＤ 変換メモリにＭＩＤ を書き込む。
リードされたＭＩＤ をセルの３ワード目（ＬＳＢ １０ ビット） に書き込む。
次読み出しカウンタ（０〜２５５）をインクリメントする。
ＲＭＩＤ＋ＭＨ ＩＤ をアドレスとして、ＭＩＤ 変換メモリのフラグ（１ビット）に１を書き込む。
▲２▼ ＭＨ ＩＤ に対する獲得可能ＭＩＤ 数＝０の時（次読出カウンタ＝次書込カウンタ）
マスタエラーフラグ（ＥＩＭＳ）とエラーフラグ（Ｅ２ＭＮ）を立てる。
・ ＣＯＭ到着時の処理
セルのＭＨ ＩＤ ＋ＲＭＩＤをアドレスとして、ＭＩＤ 変換メモリからＭＩＤ ＋フラグを読みだす。
▲１▼ フラグリード値＝１なら、リードされたＭＩＤ をセルの３ワード目（ＬＳＢ １０ビット） に書き込む。
▲２▼ フラグリード値＝０ならマスタエラーフラグ（Ｅ１ＭＳ ＋Ｅ１ＭＮ） を立てる。
・ ＥＯＭ 到着時に
セルのＭＨ ＩＤ ＋ＲＭＩＤをアドレスとして、ＭＩＤ 変換メモリからＭＩＤ ＋フラグを読みだす。
▲１▼ フラグリード値＝１なら、リードされたＭＩＤ をセルの３ワード目（ＬＳＢ １０ビット） に書き込む。
次のＭＩＤ 開放動作を行う。
次書き込みカウンタ＋ＭＨ ＩＤ をアドレスとして、このＭＩＤ をＭＩＤ 管理テーブルに書き込む。
次書き込みカウンタ（０〜２５５）をインクリメントする。
▲２▼ フラグリード値＝０ならマスタエラーフラグ（Ｅ１ＭＳ ＋Ｅ１ＭＮ） を立てる。
・エラーセル（マスタエラーフラグ（ＭＳ）が立っているもの）は処理対象外。
但し、ＣＯＭ／ＥＯＭ 到着時に、ＭＩＤ 変換メモリのフラグ＝１の場合、ＭＩＤ 開放動作を行う。
図２７８に、上記出ＭＩＤ 獲得処理を説明する図、図２７９に、ＭＩＤ 獲得処理のフローチャートを示す。
（３０） 廃棄カウント Ｓ
・ ＶＣ−ＳＨ ＬＳＩ での廃棄セル数のカウントをする。
・ ＶＣ−ＨＳ ＬＳＩ での廃棄メッセージ数のカウントをする。
・ ＧＡコピー部での廃棄セル数のカウントをする。
・ エンキャプセレーション処理部での廃棄セル数のカウントをする。
（３１） ＳＮ付与 Ｓ
ＢＯＭ は、ＳＮに対して１減算した値を付与する。
ＣＯＭ， ＥＯＭは、何も処理しない。
（３２） エラーセル廃棄 Ｓ
エラーフラグのＭＳ（Ｍａｓｔｅｒ Ｅｒｒｏｒ）がＮＧのセルを廃棄する。
（３３） ＶＰＩ／ＶＣＩ 付与 Ｓ
セル０１ワード目（ ＭＳＢ側４ビット、ＬＳＢ 側４ ビット）を０（Ｈ）、０２ワード目（ＭＳＢ側４ビット） を３（Ｈ）の値を付与する。
（３４） μ−Ｐ インタフェース Ｓ
ＨＬＰ０２ＡよりＭＮＧ μｐ とのインタフェースを行う。
（３５） タイミング Ｓ
ＨＬＰ０２Ａより受信した１９Ｍ クロックとセルフレームを基に、９Ｍクロックとセルフレームを作成する。
以上、ＳＭＬＰの各ブロックについて詳細に説明してきたが、参考までに図２８０および図２８１に、ＳＭＬＰテーブル一覧を示す。
４．ＲＭＬＰ
４．１ 処理概要
メッセージ内の相手先アドレス（ＤＡ：Ｄｅｓｔｉｎａｔｉｏｎ Ａｄｄｒｅｓｓ）を参照し、自分のＲＭＬＰに収容される加入者へのメッセージのみをフィルタリング（取込む）する。さらに、着信加入者へのルートを検索し、着信ラインへのＶＣＩ をセルヘッダへ書き込みＳＷへと送出する。
４．２ 構成
ＲＭＬＰの全体構成を図２８２に示す。また、図２８２の各ブロックの機能概要を図２８３および図２８４に示す。（項番と図中の０１〜２３は対応する）
４．２．１ ＰＶＣ試験
ＰＶＣ 試験時の試験セルのルートを図２８５〜図２８７に示す。図２８５はＳＮＩ折り返しテスト、図２８６はＭＨ間（ 特定ＤＡ使用） テスト、そして、図２８７はＭＨ間（割付済ＤＡ使用）テストを示す。
４．２．２ ＭＳＣＮ
ＲＭＬＰ の ＭＳＣＮ を図２８８に示す。
４．２．３ ＭＳＤ
ＲＭＬＰのＭＳＤ を図２８９に示す。
４．２．４ 各機能ブロックとエラーフラグの対応
ＲＭＬＰの各機能ブロック毎に操作するエラーフラグ（ＥＦ）を図２９０の表に示す。また、同図の表中に機能ブロックが動作する条件も示す。
表の見方
− 縦軸は機能ブロックを示す
− 横軸はＥＦ（ＥＦ１， ＥＦ２）とＰＶＣ 試験の状態を示す。
− 項目内は、上段、下段に分かれており、上段は、機能ブロックのチェックによりＮＧになるＥＦを示し、ＮＧの場合は｀ＯＮ’と記述してあるＥＦを制御する。一方、下段は、機能ブロックを動作（チェッカの場合はチェック）させるかどうか、もしくはチェック結果をＥＦに反映させるかどうかの条件とする。
４．２．５ ＲＭＬＰ とＬＰＣＯＭ のデータインタフェース
ＲＭＬＰとＬＰ−ＣＯＭのデータインタフェース、およびセルのフォーマットを図２９１〜図２９５に示す。以下に、図２９１〜図２９５のセルフォーマットの詳細について説明する。
ＩＳＴ ： Ｉｎｔｅｒ−ＭＨインタフェースフォーマットのＳＴ（セグメント・タイプ）
ＤＭ ： ＨＭＨ００ＡのＤＡ−ＣＴＬ ＬＳＩでのマッチ結果（１：マッチ、０ ：アンマッチ）
出ＭＩＤ ： 出ＭＩＤ の下位５ビットのコピー
ＲＤＡ ： ００ワード目のＤ．Ｃ．と出ＭＩＤ ′を併せたエリアがＲＤＡ である。Ｉｎｔｅｒ−ＭＨインタフェースフォーマットのＤＡに対するＤＡ−ＩＤ が入る。ＨＭＨ００ＡのＤＡ ＣＴＬ ＬＳＩで付与され、ＨＭＨ０２Ａの出ＭＩＤ 獲得後にＤ．Ｃ．と出ＭＩＤ ′に変更される。
入ＶＣＩ ： ＭＤＸ から入力されたＶＣＩ のＬＳＢ ８ビットで発信ＭＨ番号を示す。１５−１２はＭＳＢ の４ビット、０３−００ はＬＳＢ の４ビット
ＢＲＬＣ： 着ＳＮＩ が属するＢＲＬＣ Ｎｏ．（アンビリカルリンクＩＤ）が入る。着ＳＮＩ がＨＯＳＴ ＳＷ のときは、０
出ＶＣＩ ： 着ＳＮＩ を示す。試験セルでは、ＭＳＢ １ビットは１とする。
ＰＴ ： ペイロードタイプ（処理部では、処理を行わない）
ＣＬＰ ： セルロスプライオリティ（ 処理部では、処理を行わない）
ＳＳＴ ： ＳＩＰ のセグメントタイプ。エンキャプセレーションしたものは、ＩＳＴと同じ値が入る。
ＳＮ ： シーケンス番号、処理部からＰＭ部／ 課金部へ元の値が送られる。
出ＭＩＤ ： メッセージ識別子
▲１▼ ＨＭＨ０１ＡのＲＭＩＤ獲得でＶＣＩ とＭＩＤ を縮退したＲＭＩＤが付与される。
▲２▼ ＨＭＨ０２Ａの出ＭＩＤ 獲得で出ＭＩＤ に変更される。
ＰＬ ： ＳＩＰ のＰＬが入る。
ＣＲＣ ： 課金部に対しては、付け替え後のＰＬが入る。
４．３ ＨＭＨ００Ａ
ＨＭＨ００Ａの機能ブロック図を図２９６に示す。また、図２９６に示す各ブロックの機能概要をまとめた表を図２９７に示す。
４．３．１ 交絡セレクト Ｒ
ＭＨ−ＣＯＭからのデータを選択して処理部へと導く。
（１） 機能概要
図２９８に交絡セレクトＲ の機能ブロック図を示し、図２９９に各ブロック機能概要をまとめた表を示す。
４．３．１−１，２，３ 系交絡
ＨＭＨ００Ａは、ＲＭＬＰの入口となるため、他系ＲＭＬＰとの交絡を持つ。Ｂ．Ｗ．Ｂ より自系ＭＤＸ からのデータを内部へ取り込むと同時にフロントコネクタＢ から他系に出力する。また、フロントコネクタＡ から他系のデータを取り込む。（図３００）
４．３．１−４ ３９ＭＨｚ ＦＩＦＯ
自系、他系から非同期で取り込まれたデータを、Ｖ１ ＤＭＸ ＬＳＩを使用し、同一のクロック、ＣＦで読み出すことにより、自系、他系の同期をとる。読み出しのＣＦはタイミングジェネレータＲ で生成されたものを使用する。（図３０１）
４．３．１−５ 交絡データセレクト
ＦＩＦＯから出力された自系、他系のデータを、ＳＷＡＣＴ によりＡＣＴ 側をセレクトする。セレクトはセルフレーム単位で行う。（図３０２）
４．３．１−７ アドレスフィルタＲ Ｉｎｆ．
アドレスフィルタＲ では、ＤＡ−ＣＴＬ ＬＳＩを使用しているためＣＳＰＣ−ＡＤ ＬＳＩ を使用して、３９Ｍ／１６ｂｉｔ パラレル信号を、１３Ｍ／４８ｂｉｔ パラレル信号に変換する。また、ＣＳＰＣ−ＡＤ ＬＳＩ では、パリティにイネーブルを含んでいないためパリティの付け替えを行う。
（２） ＭＳＣＮ ポイント
図３０３に、交絡セレクト部に関するＭＳＣＮポイントを示す。極性は、｀Ｈ’ で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。尚、表の項番（▲１▼〜▲４▼）は図２９８に対応する。
４．３．２ タイミングジェネレータ
自系のＨＬＰ０２Ａよりクロック及びフレームパルスを受信し、ＲＭＬＰ内部で使用するクロックとセルフレームの生成を行う。
（１） 機能概要
図３０４にタイミングジェネレータＲ の機能ブロック図を示し、それら各ブロックの機能概要をまとめた表を、図３０５に示す。
４．３．２−１ ３９ＭＨｚ ＣＦ ジェネレータ
ＶＩ ＤＭＵＸ 読出ＣＦは、ｈｏｍｅ（自系）， ｍａｔｅ（他系）から同じセルを読み出せるタイミングが必要である。読出ＣＦが、ｈｏｍｅ， ｍａｔｅ書き込みＣＦの間にあると、１セルずれたセルを読み出してしまうことになる。そこで、生成したＣＦの前後６τの間に書き込みＣＦ（ｈｏｍｅ， ｍａｔｅ）が来ると読出ＣＦを９τ遅らせ、Ｖ１ ＤＭＵＸ へｈｏｍｅ， ｍａｔｅ共に書き込まれた後に読出ＣＦとする。図３０６に、上記動作を説明する図を示す。
（２） ＭＳＣＮポイント
図３０７にタイミングジェネレータＲ に関するＭＳＣＮポイントを示す。極性はすべて｀Ｈ’ で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。尚、表の項番（ ▲１▼〜▲３▼） は図３０４に対応する。
４．３．３ アドレスフィルタＲ
自ＲＭＬＰで処理すべきセルかどうかの判断を行い、１５５Ｍの処理部へと導く。
（１） 機能概要
図３０８にアドレスフィルタＲ の機能ブロック図を示し、図３０８の各ブロックの機能をまとめた表を図３０９に示す。
４．３．３−１ ＤＡ マッチャ
ＢＯＭ， ＳＳＭ到着時に、セルのＤＡとテーブル内部データとのマッチをとり、マッチ信号とマッチアドレスを出力するとともに、マッチしたセルを取り込み、タグ部にマッチ情報とマッチアドレスを付与する。ＣＯＭ， ＥＯＭ到着時には動作しない。
４．３．３−２ ＶＣＩ／ＭＩＤマッチャ
ＤＡマッチャでマッチしたＢＯＭ のＶＣＩ／ＭＩＤ を利用してＣＯＭ， ＥＯＭをフィルタリングし、自ＭＥＳＨに対するメッセージのセルのみ取り込む。
４．３．３−３ イネーブルコントロール
ＤＡマッチャ、ＶＣＩ／ＭＩＤ マッチャでマッチしなかったセルと、ＴＣＧ テストセルに対しイネーブルを無効にする。イネーブルを変換したデータに対しパリティの付け替えを行う。
図３１０に、 ＶＣＩ／ＭＩＤマッチャ条件をまとめた表を示す。
（２） ＭＳＣＮポイント
図３１１に、アドレスフィルタＲ に関するＭＳＣＮポイントを示す。極性はすべて｀Ｈ’ で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。尚、表の項番（ ▲１▼〜▲５▼） は図３０８に対応する
４．４ ＨＭＨ０１Ａ
ＨＭＨ０１Ａ の機能ブロック図を、図３１２に示す。また、図３１２の各ブロックの機能概要を図３１３に示す。
４．４．１ 試験セル多重Ｒ， ９ＭＧ Ｒ
回線側が空きセル時に、ＨＬＰ０２Ａからの試験セルを多重して処理部へと導く。また、ＨＬＰ０２Ａよりの１９ＭＣＫ とＦＰを元に、９ＭＣＫを作成する。
（１） 機能概要
図３１４に、試験セル多重Ｒ， ９ＭＧ Ｒの機能ブロック図およびその機能概要をまとめた表を示す。
（２） ＭＳＣＮポイント
図３１５に、試験セル多重 Ｒ， ９ＭＧ Ｒ に関するＭＳＣＮポイントを示す。極性はすべて｀Ｈ’ で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。尚、表の項番号（ ▲１▼，▲２▼， ▲３▼） は図３１４に対応する。
４．４．２ ＭＩＤチェックＲ
セルデータに対してＭＩＤ チェックを行う。
（１） 機能概要
図３１６に， ＭＩＤチェックＲ の機能ブロック図およびそれら各ブロックの機能概要をまとめた表を示す。
（２） ＭＩＤ チェック
本ＭＩＤ チェックＲ において、セグメントタイプ、ＤＭ， ＲＡＭ 情報に基づいて、図３１７に示す処理を行う。
（３） エラーフラグ
本ＭＩＤ チェックＲ において、エラーを検出した場合は、セグメントタイプに従って、それぞれ図３１８に示すようにエラーフラグを｀Ｌ’ にする。ただし、テストセル（ＳＮＩ折り返し） は対象外である。
（４） ＭＳＣＮポイント
図３１９に、ＭＩＤ チェックＲ 部に関するＭＳＣＮポイントを示す。極性は全て｀Ｈ’で障害とし、疑似障害も｀Ｈ’ で障害とする。尚、表の項番号（ ▲１▼， ▲２▼） は図３１６に対応する。尚、ＳＮチェック、エンキャプセレーションとメモリを共用している為、本ＭＳＣＮポイントはＳＮチェック及びエンキャプセレーションと共用する。
４．４．３ ＳＮ チェックＲ
セルデータに対してＳＮチェックを行う。
（１） 機能概要
図３２０に，ＳＮチェックＲ の機能ブロック図およびそれら各ブロックの機能概要をまとめた表を示す。尚、本処理部は、ＭＩＤ チェック及びエンキャプセレーションと同時に処理を行う。
（２） エラーフラグ
本ＳＮチェックＲ において、エラーを検出した場合は、セグメントタイプに従って、それぞれ図３２１に示すようなエラーフラグを｀Ｌ’ にする。ただし、テストセル（ＳＮＩ折り返し） は対象外である。
（３） ＭＳＣＮポイント
図３２２に、ＳＮチェックＲ 部に関するＭＳＣＮポイントを示す。極性はすべて｀Ｈ’で障害とし、疑似障害も｀Ｈ’ で障害とする。尚、本ＭＳＣＮポイントはＭＩＤ チェック及びエンキャプセレーションと共用する。また、表の項番号▲１▼は図３２０に対応する。
４．４．４ エンキャプセレーションＲ
Ｉｎｔｅｒ−ＭＨ ｉｎｆ．ＰＤＵ （メッセージハンドラＭＨ間インタフェース・プロトコル・データ・ユニット）からＳＩＰ ｉｎｆ． ＰＤＵ（ＳＩＰ インタフェース・プロトコル・データ・ユニット）を取り出しセグメントタイプＳＴを変更する。
（１） 機能概要
図３２３に、エンキャプセレーションＲ の機能ブロックおよびそられ各ブロックの機能概要をまとめた表を示す。尚、本処理部は、ＭＩＤ チェック及びＳＮチェックと同時に処理を行う。
（２） エラーフラグ
図３２４に、エンキャプセレーション部に関するエラーフラグを示す。極性はすべて｀Ｌ’ で障害とする。尚、テストセルは対象とする。
（３） ＭＳＣＮポイント
図３２５に、エンキャプセレーション部に関するＭＳＣＮポイントを示す。極性はすべて｀Ｈ’ で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。尚、表の項番▲１▼は図３２３に対応する。また、本ＭＳＣＮポイントは、ＳＮチェック及びＭＩＤ チェックと共用する。
４．４．５ エラー編集Ｉ Ｒ
各チェッカでチェックされたエラーをエラーフラグの各位置に付与する。
（１） 機能概要
図３２６に、エラー編集Ｉ Ｒ の機能ブロック図およびそのブロックの機能概要を示す。
４．４．６ ＲＭＩＤ 獲得Ｒ
ＶＣＩ／ＭＩＤ より内部処理用に圧縮する。
（１） 機能概要
図３２７に、ＲＭＩＤ獲得Ｒ の機能ブロック図を示し、図３２７の各ブロックの機能概要をまとめた表を図３２８に示す。
（２） エラーフラグ
図３２９に、ＲＭＩＤ獲得Ｒ 部に関するエラーフラグを示す。極性はすべて｀Ｌ’ で障害とする。
４．４．７ ＭＲＩタイムアウトチェックＲ
ＨＭＨ００Ａより受信したメッセージのＭＲＩ タイムアウトを判別する。
（１） 機能概要
図３３０に、ＭＲＩ タイムアウトチェックＲ の機能ブロック図を示し、図３３０の各ブロックの機能概要ををまとめた表を図３３１に示す。
（２） 機能詳細説明
１． セルのＳＴ判別
ＭＩＤ 圧縮のＳＴ獲得部と共用する為、ＳＴ獲得部参照
２． セルカウンタ
全セルをカウントするモードと、有効セルだけカウントするモードの２種類のカウント方法がある。本モードの切り換えはＭＳＤ において行う。
ＭＲＩＴＥＭ：アドレス０２１８ ，ビット０３， ０：全セルカウント， １ ：有効セルだけカウント
３． 空きパターン作成
ＭＩＤ 圧縮の空きパターン部と共用する為、空きパターン部参照
４． ＭＲＩ ＴＩＭＥ（ＡＭＤＣＡＭ）
▲１▼ ＢＯＭ 時にセルカウンタから現時刻を書き込む
▲２▼ ＣＯＭ， ＥＯＭ時に書き込まれた時刻と現時刻とを比較する。
▲３▼ マッチなら、タイムアウトパターン作成からタイムアウトパターンをもらい書き込む。
▲４▼ アンマッチで、かつＥＯＭ ならば、空きパターン作成より空きパターンをもらう。
５． タイムアウトパターン作成
ＭＲＩ ＴＩＭＥのマッチ信号よりタイムアウトパターンをＭＲＩ ＴＩＭＥに出力する。
６． ＴＯセル送出
無効セル時にタイムアウトセル（ＴＯセル）を作成し、送出する。ＴＯセルのヘッダフォーマットを図３３２に示す。
なお、タイムアウトパターンでマッチしたアドレスが、ＲＭＩＤを示している。ＧＡコピー部で本ＲＭＩＤを元に着ＳＮＩ−ＩＤを付与して送出する。従って、同図の「着ＳＮＩ−ＩＤ」は、正確には送出時「Ｄ．Ｃ． ： Ｄｏｎ’ｔ ｃａｒｅ 」であり、ＧＡコピー部より送出時に「着ＳＮＩ−ＩＤ」が付与される。
（３） エラーフラグ
図３３３に、ＭＲＩ タイムアウトチェック部に関するエラーフラグを示す。極性はすべて｀Ｌ’ で障害とする。
４．４．８ ＧＡ コピー
ＧＡで入力されたセルを，各加入者に出力する。
（１） 機能概要
図３３４に、ＧＡコピーＲ の機能ブロック図を示し、図３３４の各ブロックの機能概要をまとめた表を図３３５に示す。
（２） エラーフラグ
図３３６に、ＧＡコピー部に関するエラーフラグを示す。極性はすべて｀Ｌ’ で疑似障害とする。
（３） ＭＳＣＮポイント
図３３７に、ＧＡコピー部に関するＭＳＣＮポイントを示す。極性はすべて｀Ｈ’ で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。尚、表の項番（▲１▼ 〜▲５▼）は図３３４に対応する。
４．４．９ ＳＮＩ利用可能 Ｒ
ＳＩＰ のＤＴ障害、またはその他の受信不可能のときにセルを廃棄する。
（１） 機能概要
図３３８に、ＳＮＩ 利用可能 Ｒの機能ブロック図およびそのブロックの機能概要を示す。
（２） エラーフラグ
本ＳＮＩ 利用可能 Ｒにおいて、エラーを検出した場合は、セグメントタイプに従って、それぞれ図３３９に示すようなエラーフラグを｀Ｌ’ にする。尚、Ｉｎｔｅｒ−ＭＨ ＣＯＭ， ＥＯＭ 及び着ＳＮＩ−ＩＤの最上位ビットが｀１’ ならチェック対象外。但し、エラーセルは対象とする。
（３） ＭＳＣＮポイント
図３４０に、ＳＮＩ 利用可能 Ｒ部に関するＭＳＣＮポイントを示す。極性は全て｀Ｈ’で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。
４．４．１０ エラー編集ＩＩ Ｒ
各チェッカでチェックされたエラーをエラーフラグの各位置に付与する。
（１） 機能概要
図３４１に、エラー編集ＩＩ Ｒ機能ブロック図およびそのブロックの機能概要を説明する表を示す。
４．４．１１ ＳＡチェック Ｒ
ＧＡメッセージに対して、自己への折り返しセルをはじく。
（１） 機能概要
図３４２に、ＳＡチェックＲ の機能ブロック図およびそのブロックの機能概要を示す。
（２） エラーフラグ
本ＳＡチェック Ｒにおいて、エラーを検出した場合は、セグメントタイプに従って、それぞれ図３４３に示すようなエラーフラグを｀Ｌ’ にする。ただし、Ｉｎｔｅｒ−ＭＨ ＣＯＭ， Ｉｎｔｅｒ−ＭＨ ＣＯＭはＤ．Ｃ 。着ＳＮＩ−ＩＤの最上位ビットが｀１’ ならチェック対象外。すでにＥＦＭＳ（マスタフラグ）が立っているセルならチェック対象外。
（３） ＭＳＣＮポイント
図３４４に、ＳＡチェック部に関するＭＳＣＮポイントを示す。極性はすべて｀Ｈ’ で障害とし、疑似障害も｀Ｈ’ で疑似障害とする。尚、表の項番（ ▲１▼， ▲２▼） は図３４２に対応する。
４．５ ＨＭＨ０４Ａ
ＨＭＨ０４Ａ は、ＲＭＬＰにとっては、ＳＡスクリーニングＲ の機能のみを実現する。９ＭＧＳ， μＰ インタフェース ＳについてはＳＭＬＰと共通であるので、ここではその説明を省略する。
４．５．１ ＳＡ スクリーニング Ｒ
・ 機能概要
着ＳＮＩ への着信規制を行う。着信規制の方法としては２種類がある。
▲１▼ 登録アドレス（ＩＡ）からの着信を規制する。（ＳＣ 属性＝１）
▲２▼ 登録アドレス（ＩＡ）以外からの着信を規制する。（ＳＣ 属性＝０）
本着信規制の方法はＳＣ属性メモリに示されている。
・ ＢＯＭ， ＳＳＭ到着時の処理
▲１▼ ＳＣ属性メモリ（ＳＭＬＰ のＤＡスクリーニングと共用） のＩＡに対する属性をリードする。
▲２▼ ＳＡをマッチデータとして、ＳＡスクリーニングＣＡＭ（ＳＭＬＰで使用しているＤＡスクリーニングＣＡＭ と物理的には同じＬＳＩ）でマッチを取る。
ＳＣ属性とのマッチ状況を示す図３４５の表を参照し、エラーであると判断すれば、エラーフラグ（ＥＦＳＳ）を”Ｌ” にする。
・ ＣＯＭ， ＥＯＭは処理対象外
・ 着ＳＮＩ−ＩＤの最上位ビット（０２ ワード目のビット１１） が１の場合、ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験セルであるので、処理対象外である。
４．６ ＨＭＨ０２Ａ
ＨＭＨ０２Ａは、ＳＢＭＥＳＨ−ＲＭＬＰ 部における帯域制御及びメッセージ送出数の制限を行う。図３４６に、ＨＭＨ０２Ａの全体構成を表すブロック図を示す。
４．６．１ 構成概要
図３４７に、ＨＭＨ０２Ａの機能ブロック図を示す。同図において、横方向の接続は主にハイウェイＨＷデータ系を表し、縦方向の接続は、主に制御データ及び制御信号を示す。
４．６．２ 機能概要
図３４８に、図３４７に示した各ブロックの機能をまとめた表を示す。
４．６．３ インタフェースＩ／Ｆ 概要
図３４９に、ＨＭＨ０２ＡのインタフェースＩ／Ｆ 状況を示す。横方向の接続は、主にＨＷデータ系を表し、縦方向の接続は、主に制御データ及び制御信号を示す。
４．６．４ 詳細説明
前述の概要に沿って機能詳細を順次記述する。
４．６．４．１ メッセージ制御
図３５０に、メッセージ制御の内容をまとめた表を示す。
（１） 同時送出数制限
ＳＮＩ 毎に受信したメッセージを管理し、同時に送出するメッセージの数（ＳＮＩ毎のＭＩＤ 数の対応する）を制御する。制限数を越えるメッセージと、エラーを含むセルはＨＷより分離する。
図３５１に、上記同時送出数制限部の詳細ブロック図を示す。
同時送出数制限部は、メッセージ送出数と制限数の比較結果を元に送出管理を行う。メッセージが到着した時点において、送出数が制限数を下回る場合は、そのメッセージは送出可能となり送出数に加算を行う。一方、送出数が制限数と既に同数の場合は、到着したメッセージは送出不可とする。送出不可となった最初のメッセージについては、バッファリング（バッファリングについては、後述する）を行う。それ以外の送出不可なメッセージは、エラーフラグをセットして無効メッセージとして扱い、同時送出数制限以降の処理は行わない。同時送出制限数としては、１個または１６個を規定する。
（１） −１ 送出数管理
送出数は、ＳＮＩ 毎に管理を行う。図３５２に、特定ＳＮＩ に対する送出数管理を説明する表を示す。
（１） −２ エラーセル分離
通過するセルのエラーフラグを監視し、エラーを持つセルは無効セルとして扱い、同時送出数制限以降の処理部に渡さないよう、処理の流れから分離を行う。また、無効セルが発見された場合、そのセルが属するメッセージもその時点から無効メッセージとして扱う。エラーを持つセルは、最終的に、エラーの種別による統計を取り、分析を行う為にＬＰ−ＣＯＭ部に向け送信される。
（１） −３ バッファリングコントロール
バッファリング可能なメッセージに属するセルを識別し、セルメモリに対してアクセスするとともに、そのセル数を管理し、メッセージ単位でのバッファリングコントロールを行う。
バッファリングは、同時送出不可でありセルメモリが未使用である場合に限り行われる。バッファリングはメッセージ単位で行うが、実際に到着する時は様々なメッセージがセル単位で混在してくる為、セル単位の制御が必要となる。
バッファリング可・不可についての判断は、ＩＢＯＭ通過時に行い、バッファリング可能と判断された場合それを登録する。後続のセル群は自分の属するメッセージの登録状況を検索し、それに従う。
▲１▼ メッセージライトコントロール
到着したセルがバッファリング可能なメッセージに属する場合、セルメモリに対し書き込みを行う。また、セルメッセージに書き込んだセルの個数は、ＳＮＩ 毎に集計し、メッセージ毎に管理する。
▲２▼ メッセージリードコントロール
バッファリングされたメッセージは、その着ＳＮＩ への同時送出数が制限数を下回った時に、バッファリード可能と判断される。バッファリード可能と判断されたメッセージは、セルメモリよりセル単位での読み出しを行い、空きセルが通過するタイミングで送出される。また、その時メモリから読み出したセルの個数の集計も▲１▼同様に行い、リードカウントとし管理する。
上記▲１▼と▲２▼との比較により、メッセージの状況を監視する。そして、▲２▼が小さい時はセルメモリにセルが残存することを示し、同数であればそれは読み出しが終了したことを示す。
図３５３に、バッファリング管理を説明する概念図を示す。
（２） 出ＭＩＤ 獲得
ＲＭＩＤは、ＨＭＨ０１Ａ内部にて、ＳＮＩ と組み合わせることによって圧縮されたＭＩＤ である為、これをそのままＭＤＸ 部に送ることは出来ない。したがって、ＲＭＩＤを元に出ＭＩＤ を獲得し置き換える。ＭＩＤ は、同一ＶＣＩ （ＳＮＩ ）に対して転送される異なる複数種類のメッセージを識別する為のものであり、このＭＩＤ を用いることによって、セル単位でもメッセージ別の識別も可能となる。図３５４に、出ＭＩＤ 獲得部のブロック図を示す。
出ＭＩＤ 獲得は，図３５５に示すように、ＩＢＯＭ到着時にそのＩＢＯＭのＶＣＩ とＲＭＩＤを元に行われる。到着したＩＢＯＭセルのＶＣＩ をキーとして、出ＭＩＤ 獲得テーブル（図３５４に示すメモリ）を参照する。ここで、上記ＩＢＯＭセルのＶＣＩ は、特定のＳＮＩを示している。そして、上記ＩＢＯＭセルのＶＣＩ に対応するＳＮＩ を持つデータのアドレスに所定の固定データを加えて出ＭＩＤ とする。さらに、そのアドレスの斜線領域にＲＭＩＤの書き込みを行うことによりメッセージの登録とする。このメッセージの登録をもって「出ＭＩＤ の獲得」と呼ぶ。
上記ＩＢＯＭの後続のセル群は、上記ＩＢＯＭの「出ＭＩＤ 獲得」処理において書き込まれたＶＣＩ／ＲＭＩＤを、自己の持つＶＣＩ／ＲＭＩＤをキーとして検索し、その結果得られたアドレスに所定の固定データを加えて出ＭＩＤ とする。すなわち、ＩＢＯＭの後続のセル群では、ＩＢＯＭ到着時に作成した出ＭＩＤ 獲得テーブルを利用することにより、自己の持つＶＣＩ／ＲＭＩＤをキーとしてそのテーブルを検索するだけで、出ＭＩＤ を得ることができる。
ＩＥＯＭまたはエラーセルが到着した場合は、「出ＭＩＤ の獲得」処理において上記出ＭＩＤ 獲得テーブルに書き込まれたＲＭＩＤを削除することによって獲得されたＭＩＤを解放する。
（３） エグレス流量制限
エグレス流量制限部は、受信したメッセージをＳＮＩ 毎に分類し、予め規定された帯域に基づいた出力帯域制御を行う。
帯域制御は、セル送出の時間間隔を管理・制御して行う。これは送出するセルとセルとの間隔を小さく採ればセル流量は増加し、反対に間隔を大きく採れば流量は減少する、というＡＴＭ の基本概念に基づいた方式である。
具体的には、帯域により規定されているタイムパラメータを基にセル送出の時間間隔制御を行い、また、その時間情報を各ＳＮＩ 対応のタイムテーブルに常時記録・管理することにより実現している。帯域制御の為のパラメータは、加入者の契約帯域に基づいて生成され、ＳＢＭＥＳＨ内部ではＬＰ−ＣＯＭ部のＨＬＰ０２Ａに搭載されているμＰ 部によりテーブル操作及び設定など一括管理される。図３５６に、エグレス流量制限部のブロック図を示す。
（４） 廃棄カウンタ
「エグレス流量制限」による帯域制御によって廃棄されたセルのカウントを行い、またＰＭ部（ＨＬＭ０１Ａ）にその情報を送る。
カウンタはＲＡＭ による２面構成のメモリを持ち、ＨＬＭ０１Ａからのデータ要求に対して片面を開放、残りの一方で廃棄カウントを行う。ＲＡＭ の面切り換えは、ＨＬＭ０１ＡからのＲＡＭＣＨＧ信号により制御される。図３５７に、廃棄カウンタ部のブロック図を示す。
（５） ＣＲＣ−１０生成
ＣＲＣ−１０生成部は、データの正常性と品質保証の為、セルペイロード部をＣＲＣ による管理対象とする。ＣＲＣ−１０を生成付加することにより、１ビットエラーの判定及び修復、複数ビットエラー発生の判別が可能となる。図３５８に、ＣＲＣ−１０生成部のブロック図を示す。また、図３５９に、ＣＲＣ−１０生成部が生成する ＣＲＣ−１０ の多項式、およびセル内における ＣＲＣ−１０ 多項式の格納位置を示す。
４．６．４．２ クロック生成部
マスタクロックを受信し、それを基にＲＭＬＰ内部におけるハイウェイＨＷデータ処理及び外部Ｉ／Ｆ の為の９ＭＨｚ． クロックを生成する。
マスタクロックは、ＳＢＭＥＳＨ内部クロックをシステムとして統一し、また、同種クロックの複数伝送により、ＢＷＢ 等の資質を無駄に浪費することを防ぐ目的を持ち、ＨＬＰ０２Ａより分配をうける。また、作成するクロックの立ち上がり、立ち下がり等を一律とする為、同期用のフレームパルス（ＦＰ）も同様に分配される。マスタクロックを基に作成する９ＭＨｚクロックは、ＦＰにより位相の同期を行い、その後は自走体制に入る。（ＦＰ による同期は常時受け付ける） 図３６０に、クロック生成部のブロック図を示す。また、図３６１に、クロック生成方法を説明する図を示す。
４．６．４．３ μＰ Ｉ／Ｆ
ＨＬＰ０２Ａに設けられたμＰ 部より各種アドレス、データ帯制御信号等の受信とデータの送信を行い、内部の各機能の制御並びに管理等を行う。図３６２に、μＰＩ／Ｆ の内容を示す。
５． ＭＨ−ＣＯＭ部
５．１ 概要
ＭＨ−ＣＯＭ部は、以下の機能を有する。
▲１▼ ＡＴＭ スイッチより流入して来るデータをＤＭＵＸしてＬＰ部へ与える。
▲２▼ ＬＰ部からのデータをＭＵＸ してＡＴＭ スイッチへ送出する。
▲３▼ ＬＡＰ によるシグナリングの終端を行う。
ＭＨ−ＣＯＭ部は、ＡＴＭ スイッチの系にくくりつけの二重化構成であり、系間にはシグナリング及びＶＣＣ コピー用の交絡を持つ。ＭＨ−ＣＯＭ部は、図３６３に示した４枚のＰＷＣＢよりなる。各ＰＷＣＢの機能は、同図に示す通りである。
５．２ ＲＤＭＸ／ＳＭＵＸ機能（ＨＭＸ１０Ａ）
図２０４に示したように、 ＳＢＭＥＳＨ は、ＡＴＭ スイッチ（ＡＳＳＷ）のサイド０，サイド１の両方に接続されている。そして、物理的には、ＡＳＳＷ ｕｐ 側サイド０とＳＢＭＥＳＨ間、及びＡＳＳＷ ｄｏｗｎ 側サイド０とＳＢＭＥＳＨ間とは同一ケーブルを用いている。本ケーブルは、ＨＭＸ１０Ａ ＰＷＣＢ のＡ−ｃｏｎｎ． に接続される。（Ｂ−ｃｏｎｎ． からは、イモヅル接続のためのケーブルが伸びる）
図２０４に示すように、本ケーブルを通るデータは以下の２つである。
・ ＳＢＭＥＳＨのＳ 側、すなわち、ＳＭＬＰ部からＡＳＳＷに向かうもの
・ ＡＳＳＷよりＳＢＭＥＳＨのＲ 側、すなわち、ＲＭＬＰ部に向かうもの
よって、ＨＭＸ１０Ａは、以下の機能を有する。
・ ＳＭＬＰ→ＡＳＳＷ方向のデータの多重化機能（ＳＭＵＸ 機能）
・ ＡＳＳＷ→ＲＭＬＰ方向のデータの分解機能（ＲＤＭＸ 機能）
図３６４に、ＨＭＸ１０Ａのブロック図を示す。また、図３６５及び図３６６に、上記ＨＭＸ１０Ａの監視項目を示す。
実際のＲＤＭＸ機能は、グループアドレスＧＡのブロードキャストを考えると、タグ情報による分解ではなく、着信先アドレスＤＡによるＲＭＬＰ部への「引き込み」を行う。よって、ＨＭＸ１０Ａには、真の意味の多重化機能はなく、その機能は、ＲＭＬＰ部で行われる。ＨＭＸ１０Ａは、ＡＳＳＷからのデータをＲＭＬＰ部へ中継する。なお、図中のＤＭＵＸ ＬＳＩはテストセル用である。
５．３ ＳＤＭＸ／ＲＭＵＸ機能（ＨＭＸ１１Ａ）
図２０４に示したように、ＳＢＭＥＳＨはＡＴＭ スイッチ（ＡＳＳＷ）のサイド０，サイド１の両方に接続されており、物理的にはＡＳＳＷ ｕｐ 側サイド１とＳＢＭＥＳＨ間、及びＡＳＳＷ ｄｏｗｎ 側サイド１とＳＢＭＥＳＨ間とは同一ケーブルを用いている。
本ケーブルはＨＭＸ１１Ａ ＰＷＣＢ のＡ−ｃｏｎｎ． に接続される。（Ｂ−ｃｏｎｎ． からは、イモヅル接続のためのケーブルが伸びる。）
図２０４に示したように、本ケーブルを通るデータは以下の２つである。
・ ＳＢＭＥＳＨのＲ 側、すなわち、ＲＭＬＰ部からＡＳＳＷに向かうもの
・ ＡＳＳＷからＳＢＭＥＳＨのＳ 側、すなわち、ＳＭＬＰ部に向かうもの
よって、 ＨＭＸ１１Ａ は、以下の機能を有する。
・ ＲＭＬＰ→ＡＳＳＷ方向のデータの多重化機能（ＲＭＵＸ 機能）
・ ＡＳＳＷ→ＳＭＬＰ方向のデータの分解機能（ＳＤＭＸ 機能）
また、ＨＭＸ１１Ａは、ＬＡＰ によるシグナリングデータの多重化機能、分解機能も有する。
図３６７にＨＭＸ１１Ａのブロック図を示す。また、図３６８〜図３７０にＨＭＸ１１Ａの監視項目を示す。
ＨＭＸ１１Ａ ＰＷＣＢの分解機能は、ＨＭＸ１０Ａのそれとは違い、タグ情報によるものである。よって、テストセルのみならず、ＳＭＬＰ部へ渡すデータも図３６７に示すＤＭＵＸ ＬＳＩで抽出する。
５．４ ＶＣＣ 機能／テストセル多重化機能／スケジュール機能（ＨＭＸ１２Ａ）
５．４．１ ＶＣＣ 機能
図３７１にＨＭＸ１２ＡのＶＣＣ 機能を中心としたブロック図、図３７２にＨＭＸ１２Ａのスケジューラ機能を中心としたブロック図を示す。また、図３７３〜図３７５に、ＨＭＸ１２Ａの障害処理に関する監視項目を示す。
ＳＭＬＰ， ＲＭＬＰ部からのセルデータとＴＣＧ セルのヘッダ部の変換を行う。ヘッダ変換は、図３７１に示すＶＣＩＰ−ＬＳＩ（ＳＭＬＰ 側ＶＣＩＰ， ＲＭＬＰ側ＶＣＩＰ） で行う。
ＶＣＣ 値の設定は、ＬＡＰ によって、ＢＳＧＣからＨＳＦ０５Ａ経由でＶＣＩＰ−ＬＳＩのＲＡＭ に書き込むことによって行う。ＶＣＩＰ−ＬＳＩはヘッダ部の情報を読み取り、さらに上記ＲＡＭに書き込まれている情報に従ってヘッダ値に変換を行う。
５．４．２ テストセル多重化機能
ＳＭＬＰからのデータセルと、ＨＭＸ１０ＡからのＴＣＧ セルとを多重化するＳＥＬ−Ｎ１−ＬＳＩ、および、ＲＭＬＰからのデータセルと、ＨＭＸ１１ＡからのＴＣＧ セルを多重化するＳＥＬ−Ｎ１−ＬＳＩがある。ＳＥＬ−Ｎ１−ＬＳＩでは、ＳＭＬＰ／ＲＭＬＰ からのセルの場合はそのまま多重化を行うが、ＴＣＧ−セルの場合はヘッダ部の情報を読み取り、ＴＣＧ−セルであることが認識されると多重化を行う。
５．４．３ スケジュール機能（ ｍｕｌｔｉｐｌｅｘ −ＬＳＩ制御）
ＨＭＸ１０Ａ， ＨＭＸ１１Ａ内に設けられているｍｕｌｔｉｐｌｅｘ −ＬＳＩの多重化制御を行う。
スケジューラの機能は、ＨＭＸ１２ＡのＬＣＡ 内部にあり、ＨＭＸ１０Ａの多重化機能を制御するＬＣＡ， ＨＭＸ１１Ａ の多重化機能を制御するＬＣＡ の２ 個のＬＣＡ がある。
ＬＣＡ の機能（スケジューラ機能）は、ＡＳＳＷの高速ハイウェイＨＷに串刺しの状態で各ＭＵＸ−ＬＳＩ からの書き込み通知信号を元に、各ＭＵＸ−ＬＳＩ に読み出し許可信号を送出する。
ＨＭＸ１２Ａは、その前面にコネクタを４個有するが、その内２個はシグナリングデータの系間交絡用でり、残りの２個はスケジューラ機能用信号のイモヅル接続用である。
５．５ ＬＡＰ 終端・始端クロック分配（ＨＳＦ０５Ａ）
５．５．１ ＬＡＰ 終端・始端
図３７６に、ＨＳＦ０５Ａの機能ブロック図を示す。また、図３７７に上記ＨＳＦ０５Ａの障害処理に関する監視項目を示す。
ＢＳＧＣ経由でＬＡＰ によって転送されてくるシグナリングセルを、図３７６に示すＥＧＣＬＡＤにて終端を行い、μＰ にてシグナリングデータの処理をする。処理内容としては、ＭＳＣＮの収集、ＭＳＤ の設定、ＬＳＩ の設定・監視、ＶＣＣ コピー、障害の監視等を行う。また、ＭＨ−ＣＯＭ内／外で起こった障害などの情報を通知する。
（１） ＭＳＣＮ／ＭＳＤ
ＭＳＣＮは、各パッケージＰＫＧ 単位で別れており、ＣＫ／ＣＦ， パリティ， ＯＢＰ の電圧異常、ヒューズ監視やその他の監視の為の機能である。また、ＭＳＤ は、ＭＳＣＮのチェックポイントに疑似障害をかける。
（２） ＬＳＩ の設定・通知
ＬＡＰ 経由でμＰ を用いてＬＳＩ の設定を行う。また、エラー監視、セル廃棄等の監視を行う。
（３） ＶＣＣ コピー
ＶＣＣ コピーは、ＯＵＳ だった系をＩＮＳ にする際に、現在アクティブ系である側のＶＣＣ 情報を、次にアクティブ系となる系にコピーする機能である。
（４） 他系通信
ＳＩＣ にて、ＶＣＣ コピーの開始／終了等の情報や障害情報等を他系に通知する機能である。
５．５．２ クロック分配
ＨＳＦＯ５Ａでは、ＳＹＮＳＨ からソースクロックを受信し、６４ＫＨｚ をＭＨ−ＣＯＭ内とＬＰ−ＣＯＭで使用する。また、ＭＨ−ＣＯＭでは、１５５．５２ＭＨｚ を生成し、そのクロックにて各種タイミング信号を生成する。図３７８に、ＳＢＭＥＳＨのクロック系統図を示す。
６． プロトコル・パフォーマンス・モニタ
６．１ 概要
ＳＢＭＥＳＨでは、レイヤ２のＬ２−ＰＤＵ， レイヤ３のＬ３−ＰＤＵに対するプロトコル・パフォーマンス監視を行う。本プロトコル・パフォーマンス・モニタは、概ねベル・コミュニケーション・リサーチ社発行のＴＲ−ＴＳＶ−０００７７４ Ｉｓｓｕｅ １，（以下、単にＴＲ−７７４と記す）に準拠する。
本プロトコル・パフォーマンス・モニタ機能は上述したＨＬＭ０１Ａにて実現する。なお、ＨＬＭ０１Ａは、後述するデータ・コレクション機能も行う。
図３７９にＨＬＭ０１Ａの機能ブロック図を示す。また、図３８０および図３８１に上記ＨＬＭ０１Ａの各ブロックの機能概略を示す。さらに、図３８２および図３８３に上記ＨＬＭ０１Ａにおいて行われるチェック一覧を示す。なお、図３８２および図３８３に示した「チェック名」は、図３７９に示した名称に対応する。
上記チェックの結果は、図３７９に示されるＭＳＣＮレジスタに書き込まれ、ＨＬＰ０２Ａへ通知される。また、上述していない以下の項目の結果も、ＭＳＣＮレジスタに書き込まれる。すなわち、
・ 初期設定中
・ ＬＣＡ コンフィギュレーション中
・ 交絡ケーブル抜け
・ ｍａｔｅ系フューズアラーム
・ ｍａｔｅ系ＨＬＰ０２Ａのウォッチドッグ・タイマのタイムアウト
図３８２および図３８３において、チェック名＝ＰＣｃ よりも下段に示したチェックでは、各項目毎に記載した条件を満たしていない場合にはチェックを行わない。また、有効セルでない場合にも、チェックを行わない。
６．２ レイヤ２・プロトコル・パフォーマンス・モニタ
ＳＢＭＥＳＨでは、以下の各レイヤ２のパラメータについてのプロトコル・パフォーマンス・モニタを行う。
（１） ペイロードＣＲＣ ｖｉｏｌａｔｉｏｎ
（２） ペイロード長エラー
（３） 無効シーケンス・ナンバー
（４） ＭＩＤ カレントリー・アクティブ
（５） 無効 ＭＩＤを有するＢＯＭｓ／ＳＳＭｓ
（６） 未承認 ＭＩＤを有するＥＯＭｓ
ＳＢＭＥＳＨのＨＬＭ０１Ａにおいて、ＳＭＬＰ部からのエラー通知（その詳細は後述する）を受信すると、上記（１） 〜（６） の各パラメータについて、入力ＳＮＩ 毎にＳｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムを適用したレイヤ２・プロトコル・パフォーマンス・モニタを行う。Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムのための閾値は、加入者データの一部としてソフトウェアよりＳＮＩ 毎に設定する。
ＴＲ−７７４では上記閾値を１〜（２ ^２２ −１）の間で可変であることと規定している。ＳＢＭＥＳＨのＨＬＭ０１Ａにおいては、加入者データの一部としてソフトウェアによって、上記閾値を（２^ｘ −１） のに含まれるものとしてとらえ、ソフトウェアによって設定される８桁の値は、（２^ｘ −１） の指数部Ｘ をバイナリで表す。
Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムにおけるカウント値と上記閾値との比較は、ハードウェア自律で行い、カウント値が閾値を超過した場合は、ファームウェアに対してフラグとして通知する。ファームウェアは、このフラグを定期的に監視しており、オン状態を検出するとソフトウェアへ通知する。そして、ソフトウェアはこれにより通知を受信すると、ＴＣＡ を発生する。
ＴＲ−７７４では、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムの一環として、カレント１５分カウンタ（Ｃｕｒｒｅｎｔ １５−ｍｉｎｕｔｅ ｃｏｕｎｔｅｒ ）を１個、プレビアス１５分レジスタ（Ｐｒｅｖｉｏｕｓ １５−ｍｉｎｕｔｅ ｒｅｇｉｓｔｅｒ ）を３２個用意する様に規定している。
ＳＢＭＥＳＨでは、１５分カウンタを２個用意し、面切替えを行う。ソフトウェアは面切替え指示後、１５分以内にその時のプレビアス１５分レジスタに対応する側の１５分カウンタからカウント値を吸い上げ記憶する。すなわち、ＴＲ−７７４の３２個のプレビアス１５分レジスタをソフトウェアが用意する。
ＴＲ−７７４では、上記（１） 〜（６） のパラメータについての各々のエラーカウントも規定している。具体的には、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムと同様に、各パラメータについてのカレント１５分カウンタ１個、プレビアス１５分レジスタ３２個の用意を規定している。
これに対して、ＳＢＭＥＳＨでは、上述したケースと同様に、１５分カウンタを２個用意し、面切替えで使用し、ＴＲ−７７４の３２個のプレビアス１５分レジスタをソフトウェアが用意する。
カウンタ、レジスタの桁数についての規定は、ＳＢＭＥＳＨでは、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムとして要求されているそれらの桁数に準拠する。
ＴＲ−７７４では、上記（１） のペイロードＣＲＣ ｖｉｏｌａｔｉｏｎ とＨＣＳ ｖｉｏｌａｔｉｏｎ を同一カウンタでカウントし、プレビアス１５分レジスタも両パラメータで共用する様に規定している。ＳＢＭＥＳＨでは、上記（１） のペイロードＣＲＣ ｖｉｏｌａｔｉｏｎ はＳＢＭＥＳＮ自身がチェックし、ＨＣＳ ｖｉｏｌａｔｉｏｎ はＤＴ側でチェックする。また、ＳＢＭＥＳＨでは、上記（３） 無効シーケンスナンバー、および（４） ＭＩＤ カレントリ・アクティブの各パラメータについては、ＲＭＬＰ部からのエラー通知（その詳細は後述する）を受けて各々カウントする。（ ＲＭＬＰ 部においては、上記の各チェックを行い、エラー検出時には廃棄するので、一応カウントを行う。尚、各カウンタの桁数はやはりＳｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムとして要求されているものに準拠する。）
上記カウント動作は、ｅｒｒｏｒｅｄ Ｌ２−ＰＤＵを送出してきたＭＨ毎に行う。この場合もＳＢＭＥＳＨでは、１５分カウンタを２個用意し、面切替えで使用する。
６．３ レイヤ３・プロトコル・パフォーマンス・モニタ
ＳＢＭＥＳＨでは、以下の各レイヤ３のパラメータについてのプロトコル・パフォーマンス・モニタを行う。
（１） 無効 ＢＡ サイズ・フィールド値
（２） 無効 ＨＥＬフィールド値
（３） 無効ヘッダ・イクステンション・バージョン・エレメント
（４） 無効ヘッダ・イクステンション・キャリア・セレクション・エレメント
（５） ＢＥｔａｇ ミスマッチ
（６） ＢＡｓｉｚｅフィールドとＬｅｎｇｔｈフィールドとの不一致
（７） インコレクト・レンクス
（８） ＭＲＩ タイムアウト
（９） 無効 ＤＡ タイプ
（１０）無効 ＳＡ タイプ
（１１）オリジナルＳＮＩ に付与された無効 ＤＡ
ＳＢＭＥＳＨのＨＬＭ０１Ａにおいて、ＳＭＬＰ部からのエラー通知（詳細は後述する）を受信すると、上記（１） 〜（８） の各パラメータについて、入力ＳＮＩ 毎にＳｕｍ−ｏｆ−Ｅｒｒｏｒｓアルゴリズム、Ｂｕｒｓｔｙ Ｅｒｒｏｒアルゴリズムを適用したレイヤ３のプロトコル・パフォーマンス・モニタを行う。
Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズム用の閾値は、レイヤ２の場合と同様に加入者データの一部としてソフトウェアよりＳＮＩ 毎に設定する。また、エラー通知のカウント値が上記閾値を越えたことをソフトウェアに通知手法としてファームウェアを介することもレイヤ２で説明した通りである。また、レイヤ３においても、レイヤ２の場合と同様に、ＳＢＭＥＳＨは１５分カウンタを２個用意し、面切替えで使用する。また、ＴＲ−７７４の３２個のプレビアス１５分レジスタをソフトウェアが用意する。
上記（１） 〜（８） の各パラメータに関するエラー発生時のログの内容としては、以下のものがある。
（ａ） エラー検出の日時（年、月、日、時、分、秒）
（ｂ） ＳＮＩ
（ｃ） 送信元アドレス
（ｄ） 着信先アドレス（アドレスタイプを含む）
（ｅ） 発生した特殊状態
ハードウェアでは、ログ対象エラーが発生すると、（ｂ） 〜（ｅ） をログレジスタへ設定する。ｆｉｒｍｗａｒｅは、該レジスタよりログ内容を読み出し、ソフトウェアへ通知する。（ａ） の内容はハードウェアよりｆｉｒｍｗａｒｅに対しては渡さない。これらは、ｆｉｒｍｗａｒｅが（ａ） 以外のログ内容を取り込んだ時に、ｆｉｒｍｗａｒｅが管理している時間情報を付与する。ただし、ソフトウェアへの通知内容には年・月・日は含まれていない。これらについては、ソフトウェアが管理する。また、ＳＢＭＥＳＨでは、ログの検索機能をソフトウェアで実現する。
Ｂｕｒｓｔｙ Ｅｒｒｏｒアルゴリズム用の閾値も、レイヤ２の場合と同様に加入者データの一部としてソフトウェアよりＳＢＭＥＳＮ−Ａへ送られてくるが、これらはＳＮＩ 毎に設定する必要はなく、ｆｉｒｍｗａｒｅが蓄積・管理する。
ＴＲ−７７４では、この閾値は１〜１００の間で可変と規定されているが、ＳＢＭＥＳＨでは、これをソフトウェアによってバイナリ８桁で指定する。また、Ｂｕｒｓｔｙ Ｅｒｒｏｒアルゴリズムで使用するＮｉ， Ｎｂも加入者データの一部としてソフトウェアより送られてくるが、これらはＳＮＩ 毎に設定する。
ＴＲ−７７４によれば、Ｎｉ， Ｎｂは１〜（２^２２−１） の間で可変と規定されているが、これを２ ^ｘ のバリエーションとしてとらえ、ＳＢＭＥＳＨでは、ソフトウェアより指定された８桁が上式の指数部Ｘ をバイナリで表すものとして扱う。
尚、ＴＲ−７７４ではＮｉ， Ｎｂ共にＳＳ ＮＥ 毎に設定できれば良いとの規定ではあるが、上述の様にＳＮＩ 毎に（ 同じ値を） 設定する。
Ｂｕｒｓｔｙ Ｅｒｒｏｒアルゴリズムの詳細はＴＲ−７７４を参照のこと。簡単に言うと、
・ Ｌ３−ＰＤＵをＮｉ個受信すると、インターバル・カウンタをインクリメントする
・ その時、その間で受信したｅｒｒｏｒｅｄ Ｌ３−ＰＤＵの個数が Ｎｂ 個以上の場合は、バッド・インターバル・カウンタをインクリメントする。
・ １５分毎に、バッド・インターバル・カウンタとインターバル・カウンタのそれとの比を求め、それが閾値を超過していた場合はＴＣＡ を発生する。
というものである。
以上の手順において、上記２つのカウンタのインクリメントは、ハードウェア自律で行う。ファームウェアは１５分毎の比率計算を行い、その比が閾値を超過していた場合、ソフトウェアへ通知する。ソフトウェアは、ＴＣＡ 発生を行う。
ＴＲ−７７４では、バッド・インターバル、インターバル、およびそれらの比について、それぞれ１個のカレント１５分カウンタを設け、さらにバッド・インターバル、インターバルについては、それぞれ３２個のプレビアス１５分レジスタを用意することを要求している。ＳＢＭＥＳＨでは、バッド・インターバル、インターバルについては、それぞれ１５分カウンタを２個ずつ用意し、それぞれ面切替えで使用する。また、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズム同様に、ＳＢＭＥＳＨでは、３２個のプレビアス１５分レジスタをソフトウェアが用意する。また、上記比をカウントするためのカレント１５分カウンタは存在しない。
ＴＲ−７７４では、前記（９） 〜（１１）のパラメータについては各々のエラーカウントを規定している。上記カウンタおよびレジスタの構成は、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムと同様である。
ＳＢＭＥＳＨでは、上記（１０）のＭＲＩ タイムアウトについては、ＲＭＬＰ部からのエラー通知（詳細は後述する）を受けてカウントする。（ＲＭＬＰ 部においては上記チェックを行い、エラー検出時には廃棄するので、一応カウントを行う。桁数は、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムとして要求されているものに準拠する）。本カウントは、発ＭＨ毎に行われる。ＳＢＭＥＳＨでは、１５分カウンタを２個用意し、面切替えで使用する。
６．４ Ｉｎｇｒｅｓｓ部におけるプロトコル・パフォーマンス・モニタ
６．４．１ 処理方式
ＴＲ−７７４を元に、Ｉｎｇｒｅｓｓ 部（イングレス部）におけるチェック項目、ＮＧ検出時のアクション、チェック処理手順をまとめたものを図３８４に示す。ただし、ＳＢＭＥＳＨに係わる項目を追加してある。
「群」としてはパラメータのグループ分けを示しており、アルファベット順に各パラメータをチェックする。例えば、Ａ 群に属するパラメータのチェックでＮＧを検出した場合は、Ｂ 群以降の各パラメータに対するチェック（ＮＧ 検出時のアクションを含む） は不要とする。同一群内に複数パラメータがある場合は、そのパラメータ間でのチェック順は自由で良い。
「Ｎｏ」については後述する。
Ａ 群のＭＲＩ タイムアウトは、ＮＧの時のカウント、ログを含む。
Ｏ 群はＳＢＭＥＳＨ独自仕様である。
ＭＩＤ Ａｓｓｉｇｎｅｄ ＥｒｒｏｒはＳＢＭＥＳＨ内部処理におけるエラーであり、Ｅｎｄ Ｕｓｅｒ Ｂｌｏｃｋｉｎｇ はキャリアスクリーニングエラーである。
ＴＲ−７７４に規定されている無効ＢＡｓｉｚｅフィールド、無効ヘッダイクステンション・エレメント・レンクスが示されているが、上表には示していない。
Ｂ 〜Ｄ 群に属する各パラメータは、ＤＴ部でチェックするので、ＳＢＭＥＳＨでは、チェック対象外である。
Ｌ 群２項、 Ｍ群４〜６項の各パラメータは、ＮＤＣ（ネットワーク・データ・コレクション） であり、トラフィック測定に関するものであるので、プロトコル・パフォーマンス・モニタには関係しない。（ただし、Ｎｏは付与する。これについて後述する）
Ｊ 群， Ｋ群 ２項，３項の各パラメータはＳＭＬＰ側でチェックを行わない。よって、エラー通知されることはないが、本ＰＷＣＢでは、エラーカウントを行う領域は確保してある。
本処理を行うのは、前述の様に、ＨＬＭ０１Ａであるが、これも前述の様にＩｎｇｒｅｓｓ部にける各種チェックのエラー通知はＳＭＬＰ部より受信する。
ＨＬＭ０１Ａは、この他に、ＳＭＬＰ部からデータ、セルフレーム、イネーブルの信号を受信する。それらの各信号のタイムチャートを図３８５に、各信号の説明を図３８６にそれぞれ示す。
図３８５に示したように、データは１６ビットパラレルのセルフォーマットでＳＭＬＰ部より入力してくる。交換機（ＳＢＭＥＳＨ を含む） 内では、１セル＝５４オクテットのイメージで扱っているので、入力データの１セルは ９Ｍ クロックで２７τの長さとなる。
１セルは、ＡＴＭ ヘッダに相当する部分３τ（この部分のフォーマットはＳＢＭＥＳＨの内部フォーマットであり、一般的なＡＴＭ ヘッダフォーマットとは、完全には合致しない。図示した様に、本部の中に該セルの送出元ＳＮＩ を示す部分（発ＳＮＩ ＩＤ）が含まれている。）とその他２４τからなる。尚、図３８５に示したセルの内容は、該セルがＳＩＰ−ＢＯＭ であった場合の例である。
図３７９のＳＴ識別ブロックにおけるセルセグメントタイプの識別方法を、図３８７に示す。このように、図３８５に示したＳＳＴ とＩＳＴ に格納されている値の組み合わせにより、セグメントタイプＳＴを識別することができる。
同図において、Ｉｎｔｅｒ−ＢＯＭ は、ＳＭＬＰ部においてハーフエンキャプセレーション処理を行い増えたＢＯＭ である。但し、本処理はエラーセルであった場合には行われない。したがって、Ｉｎｔｅｒ−ＢＯＭ を受信することはない。その場合のＳＩＰ−ＢＯＭ ，ＳＩＰ−ＳＳＭ のＩＳＴ は、それぞれ‘１ ０’ ｀１ １’ となる。
図３７９のエラー解析ブロックにおけるエラーの判別方法を下記に示す。
図３８５では、 ９Ｍ クロックの上に括弧で括って０〜２６までの数字を示している。これは、上記の様に、１セル＝２７τであるが、あるセルの１τ目に０が対応し、以降１ずつインクリメントし、２７τ目に２６が対応する。
これらの数が、図３８４に示した各種チェック項目の「Ｎｏ」に対応する。すなわち、エラー通知信号（２） によるエラー種別の通知方法であるが、図３８５では括弧の中の数字の６に対応する部分でエラー通知信号が”Ｌ” 、すなわちエラーであるとの例を示している。
図３８４の「Ｎｏ ６」 に対応するのは、無効シーケンスナンバーである。すなわち、本例は、ＳＭＬＰ部での各種チェックの結果、該セルが上記エラーを有することを示している。尚、本信号は括弧の中の数字の２６に対応する部分では、そのセル内のエラーの有無にかかわらず常に”Ｌ” となる。これはエラー通知用ではなく本信号のスタック監視用である。エラー通知信号とては、０は未使用である。
上記の方法でエラー種別を判定する。ただし有効セルの場合のみである。尚、ＳＭＬＰ部では１セルの中に複数個のエラーがある場合は、その分のエラー通知を全て行う。ただし、図３８４は、チェック処理順にチェック項目を並べ、その順に「Ｎｏ」を付与したので、本ブロックではエラー通知信号が最初に”Ｌ” となったものに対応するエラーのみの処理を行う。
図３７９に示すＳＡ／ＤＡ 蓄積ＲＡＭ であるが、有効Ｉｎｔｅｒ−ＢＯＭ（エラーセルでハーフエンキャプセレーションしない場合は、ＳＩＰ−ＢＯＭ もしくはＳＩＰ−ＳＳＭ）が流入してきた場合は、該セル内部にあるＳＡ， ＤＡを蓄積する。ＳＡ，ＤＡの蓄積の理由を以下に示す。
レイヤ３プロトコル・パフォーマンス・モニタの対象パラメータは、前述した６．３章の冒頭に示してある１１項目であるが、この中の（１） 〜（８） についてはエラー検出時のログが要求されている。ＳＡ，ＤＡ は、Ｉｎｔｅｒ−ＢＯＭ（ＳＩＰ−ＢＯＭ，ＳＩＰ−ＳＳＭにも同じものが入っている） に含まれるので、エラーが、ＳＩＰ−ＢＯＭ， ＳＩＰ−ＳＳＭで生じた場合は特に蓄積の必要は無いが、例えば、ＢＥｔａｇ ミスマッチエラー等の場合は、そのエラーはＥＯＭ 受信時点で判明するで、当該Ｌ３−ＰＤＵのＩｎｔｅｒ−ＢＯＭ 内にあるＳＡ． ＤＡを蓄積しておく。
ＳＡ． ＤＡの蓄積方法であるが、Ｌ３−ＰＤＵの識別は、セル内の発ＳＮＩ ＩＤと入ＭＩＤ との組み合わせ（ＲＭＩＤに対応する）により行う。よって、（発ＳＮＩ ＩＤ＋ＭＩＤ ）をアドレス（キー）としＲＡＭ に保持する。但し、図３８５に示した様に、発ＳＮＩ ＩＤ フィールドは６ビットであるが、各ＳＢＭＥＳＨが収容するＳＮＩ 数は３２であるので、該フィールドは下位５ビットのみ使用し、入ＭＩＤ フィールド用の１０ビットと、合わせて計１５ビットすなわち、２ ^１５のアドレスを有するＲＡＭ を使用する。
図３８４のＧ 群については、そのセルがＳＩＰ−ＢＯＭ であればＭＩＤ カレントリ・アクティブとして、ＥＯＭ であれば未承認 ＭＩＤとして別にカウントする。
ＭＲＩ タイムアウトは、ＥＯＭ セルがＳＭＬＰ部へ届かずにタイムアウトするというエラーを検出することであるが、その時はＳＭＬＰ部にて疑似ＥＯＭ セルを生成し、該セルと共にＭＲＩ タイムアウトを示すエラー通知を行う。該疑似ＥＯＭ セル内の発ＳＮＩＩＤ， 入ＭＩＤ は、後述する理由により対応するＢＯＭ のそれと同じものである。
エラー解析ブロックにおいて、当該項目のエラーと判定した場合は、それぞれプロトコル・パフォーマンス・モニタとしての処理は中断する。また、ログを要するエラーであれば、ログ内容をレジスタ（図３７９のＩｎｇｒｅｓｓ ＬＯＧ−Ｒｅｇ．）に格納する。
図３８５の「試」は、このセルがＭＥＳＨ−ＭＨ 間ＰＶＣ 試験用セルであるか否かを表すフィールドであり、そのフィールドの値が‘１’であった場合は、Ｉｎｇｒｅｓｓ プロトコル・パフォーマンス・モニタに関する処理を一切行わない。
図３８５の「ＣＰ」は、ＳＭＬＰ部でＧＡコピー処理が実行された際にコピーされたセルであることを表す。このフィールドの値が｀１’ であった場合もＩｎｇｒｅｓｓ プロトコル・パフォーマンス・モニタに関する処理を一切行わない。
図３７９に示す各カウンタは、カウント値を（ＳＮＩ毎、エラー種別毎等に）ＲＡＭに格納し、必要なカウント値を読み出してカウントアップし、またＲＡＭ に格納することで実現する。該ＲＡＭ はデュアルポートＲＡＭ を使用する。また、該ＲＡＭ の内部を大きくは２面に区分し、片面をハードウェア側アクセスのカレント・カウンタとして使用し、もう片面をファームウェア側アクセスのプレビアスレジスタとして使用する。ただし、その面割り付けは、ＲＡＭ アドレスに固定したものとはせず、１５分毎にファームウェアからの面切替え指示により入れ替わる。上記ＲＡＭであるが、図３７９に示すように、それぞれＬ２／３ Ｓｕｍ ｏｆ Ｅｒｒ．カウント値用、Ｌ２／３個別Ｅｒｒ．カウント値用、Ｌ３ Ｂｕｒｓｔｙ Ｅｒｒ．カウント値用のチップが設けられている。
該ＲＡＭ のハードウェア側からのアクセスを制御するのが、図３７９の各ＲＡＭ ＆カウンタ制御ブロックである。また、該ＲＡＭ のクリアはハードウェア自律で行う（例えば、パワーオン時等）。
実際にあるセルでエラーがあった場合の処理（カウントアップ等）は、次のセル受信中に行う。これは、例えばＥｎｄ Ｕｓｅｒ Ｂｌｏｃｋｉｎｇ の場合は、そのエラー種別が確定するのが、そのセルのほとんど末尾であるからである。図３８８に、エラー発生時の処理を説明するタイムチャートを示す。
前述したように、各種カウント値はＲＡＭ に格納されている。カウントアップのためには、該ＲＡＭ からのカウント値の読み出し、外部でのカウントアップした後に再度該ＲＡＭ への格納する。
レイヤ３ Ｂｕｒｓｔｙ Ｅｒｒ．処理では、最悪ＰＤＵ カウント、Ｅｒｒｏｒｅｄ ＰＤＵ カウント、無効カウント、バッド・インターバル・カウントカウントの４値についてのアクセスがある。これらはシリアルに行われる。
カウントアップは、Ｅｒｒｏｒｅｄ ＰＤＵ カウント以下は条件付けカウントアップであり、条件が整わない時はカウントアップは行わない。レイヤ３ Ｂｕｒｓｔｙ Ｅｒｒ．処理に限らないが、カウント値がハードが用意しているカウンタのＭａｘ．値に到達した場合は、以降のカウント動作を行わない。
６．４．２ 処理詳細
▲１▼ Ｌ２／３ Ｓｕｍ ｏｆ Ｅｒｒ． カウント
Ｌ２／３ Ｓｕｍ ｏｆ Ｅｒｒ．に関するエラーが通知された場合は、
（１） カウント値格納ＲＡＭ よりカウント値を読み出してカウントアップ（ ＋１）を行う。また、この動作と同時に、スレッショルドＲＡＭ より閾値を読み出す。
（２） 上記（１） でカウントアップしたカウント値と閾値とを比較し、その結果がカウント値＞閾値の場合はＥｒｒ． ｆｌａｇ−Ｒｅｇ．のフラグをオンとし、ファームウェアに通知する。
（３） カウントアップしたカウント値をＲＡＭ に格納する。
カウント値は２４ビットであるが、ＲＡＭ へのリード／ ライトは８ビットずつ３回に分けて行う。カウントアップ、閾値比較、ｆｌａｇ−ｏｎ は発ＳＮＩ 単位に行う。
６．４．１章で前述したように、上記（１） においてカウント値がＭａｘ であった場合にはカウントアップ（ ＋１）を行わない。また、閾値の読み出し時にパリティチェックを行い、カウント値格納時にパリティ生成を行い、さらにカウント値の読み出し時にパリティチェックを行う。
図３８９に、閾値とカウント値のアクセスのタイミングを説明するタイムチャート示す。
▲２▼ Ｌ２／３ 個別エラーカウント
個別にカウントすべきエラーが通知されたときには、以下の処理を行う。
（１） カウント値格納ＲＡＭ からカウント値を読み出し、カウントアップ（＋１）を行う。
（２） カウントアップしたカウント値をＲＡＭ に格納する。
図３９０にＬ２／３ 個別エラーカウント処理を説明するタイムチャートを示す。▲３▼ レイヤ３ Ｂｕｒｓｔｙ Ｅｒｒ． 関連
レイヤ３ Ｂｕｒｓｔｙ Ｅｒｒ．に関するエラーが通知された場合は、以下の処理を行う。
（１） カウント値格納ＲＡＭ よりＥｒｒｏｒｅｄ−ＰＤＵ カウント値を読み出し、カウントアップ（＋１）を行う。
（２）カウントアップしたＥｒｒｏｒｅｄ−ＰＤＵ カウント値をＲＡＭ に格納する。
一方、ＳＩＰ−ＢＯＭ， ＳＳＭを受信した場合は、以下の処理を行う。
（１） カウント値格納ＲＡＭ よりＰＤＵ カウント値、Ｅｒｒｏｒｅｄ−ＰＤＵ カウント値、インターバル・カウント値、バッド・インターバル・カウント値を読み出し、ＰＤＵ カウントのみをカウントアップ（＋１）すると同時に、Ｎｉ， Ｎｂ格納ＲＡＭ よりＮｉ， Ｎｂを読み出す。
（２） 上記（１） でカウントアップしたＰＤＵ カウントとＮｉとを比較し、その結果がＰＤＵ カウント値＝Ｎｉの場合は、
（ａ） 上記（１） で読み出したインターバル・カウント値をカウントアップ（＋１）する。
（ｂ） Ｅｒｒｏｒｅｄ−ＰＤＵ カウント値とＮｂとを比較し、Ｅｒｒｏｒｅｄ−ＰＤＵ カウント値≧Ｎｂの場合のみ上記（１） で読み出したバッド・インターバル・カウント値をカウントアップする。
（ｃ） ＰＤＵ カウント値、Ｅｒｒｏｒｅｄ−ＰＤＵ カウント値をクリアし（ａｌｌ ０） 、ＲＡＭ に格納する。（ａ） でカウントアップしたインターバルカウント値をＲＡＭ に格納し、（ｂ） でカウントアップした場合のみバッド・インターバル・カウント値をＲＡＭ に格納する。
上記（２） の結果がＰＤＵ カウント値＝Ｎｉでなかった場合は、（１） でカウントアップしたＰＤＵ カウント値のみをＲＡＭ に格納する。
各カウントアップ、Ｎｉ／Ｎｂ 比較は、発ＳＮＩ 単位に行う。Ｎｉ，Ｎｂ 読み出し時にパリティチェックを行い、各カウント値格納時にパリティ生成を行い、各カウント値の読み出し時にパリティチェックを行う。
図３９１に、レイヤ３ Ｂｕｒｓｔｙ Ｅｒｒ．処理を説明するタイムチャートを示す。
前述のＥｒｒｏｒｅｄ−ＰＤＵ のカウントは、１つのＬ３−ＰＤＵに対して複数のエラーがあっても１回カウントを行うが、ＳＭＬＰからはエラーがある度にエラー通知を行う。これに対しては、発ＳＮＩ ＋ＭＩＤ をアドレス（キー）とするＲＡＭ（Ｅ−ＰＤＵ ｆｌａｇ ＲＡＭ） にＢｕｒｓｔｙエラー（バーストエラー）に関連するエラーがあった場合には｀１’ を書き込む。また、ＥＯＭ を受信した時にＲＡＭ を読み、｀１’ であった場合のみＥｒｒｏｒｅｄ−ＰＤＵ をカウントアップする。
図３９２に、Ｅ−ＰＤＵ ｆｌａｇ ＲＡＭへのアクセス方法を示す。
６．５ Ｅｇｒｅｓｓ 部におけるプロトコルパフォーマンス・モニタ
６．５．１ 処理方式
ＴＲ−７７４を元に、Ｅｇｒｅｓｓ部におけるチェック項目、ＮＧ検出時のアクション、チェック処理手順をまとめたものを、図３９３に示す。なお、同図には、ＴＲ−７７４に対してＳＢＭＥＳＨの独自使用を追記してある。
「群」、「Ｎｏ． 」については、図３８４と同様の使用法である。また、群の分類およびその配置は、Ｅ， ＦについてはＴＲ−７７４に従い、その他は図３８４と同じである。
Ｂ群，Ｇ群の各パラメータはＲＭＬＰ側でチェックを行わない。よってエラー通知されることはないが、本ＰＷＣＢではエラーカウントを行う領域は確保してある。
本処理を行うのも、前述の様にＨＬＭ０１Ａ ＰＷＣＢ であるが、これも前述の様にＥｇｒｅｓｓ部における各種チェックのエラー通知はＲＭＬＰ部より受信する。
ＨＬＭ０１ＡはＰＭＬＰ部よりこの他にデータ、セルフレーム、イネーブルの信号を受信するが、それらの各信号のタイムチャートを図３９４に、各信号の説明を図３９５にそれぞれ示す。（Ｉｎｇｒｅｓｓ部におけるプロトコル・パフォーマンス・モニタのためにＳＭＬＰ部より受信する各信号と同等である。）
Ｅｇｒｅｓｓ部での処理は、基本的に前述したＩｎｇｒｅｓｓ 部におけるプロトコル・パフォーマンス・モニタのためにＳＭＬＰ部より受信する各信号と同等である。
ＡＴＭ ヘッダに相当する部分 ３τのフォーマットは、ＳＢＭＥＳＨの内部フォーマットであり、一般的なＡＴＭ ヘッダフォーマットとは完全には合致しない。同図に示すように、該セルは該セルの送出元ＭＨを示すフィールド（ 発ＭＨ ＩＤ）と着信先のＳＮＩを示すフィールド（ 着ＳＮＩ ＩＤ） 有している。尚、図３９４に示すセルはＳＩＰ−ＢＯＭの例である。
ＭＲＩ タイムアウトの場合のエラー通知方法もＩｎｇｒｅｓｓ 部におけるそれと同等であり、ＲＭＬＰ部にて疑似ＥＯＭ セルを生成し、該セルと共にＭＲＩ タイムアウトとあるエラー通知を行う。また、該疑似ＥＯＭ セル内の着ＳＮＩ ＩＤは対応ＢＯＭ のそれと同じものである。
図３９６に、図３７９のＳＴ識別ブロックにおけるセルのセグメントタイプの識別方法を示す。このように、図３９４に示したＩＳＴ とＳＳＴ との組み合わせによりセルのセグメントタイプを識別することができる。
その他の図３７９に示す各ブロックについては、Ｉｎｇｒｅｓｓ 部におけるそれらと同等の機能を有し、同等の動作を行う。
図３９４の１τ目のデータ１５の「試」はＭＥＳＨ−ＭＨ 間 ＰＶＣ試験用セルであるか否かを表すフィールドである。ＳＮＩ−ＳＢＭＥＳＨ間 ＰＶＣ試験用セル又はＭＥＳＨ−ＭＨ 間 ＰＶＣ試験用セルであった場合は、ＥｇｒｅｓｓプロトコルＰｅｒｆｏｒｍａｎｃｅ Ｍｏｎｉｔｏｒ に関する全ての処理を行わない。
６．５．２ 処理詳細
基本的に、イングレス部での処理を同じであるので、ここでは、Ｌ２／３個別Ｅｒｒ．カウント処理のタイムチャートを図３９７に示すにとどめる。
７． ネットワーク・データ・コレクション
７．１ 概要
ＳＢＭＥＳＨでは，Ｌ２−ＰＤＵ， Ｌ３−ＰＤＵに対するデータ・コレクションを行う。本データ・コレクションは、概ねＴＲ−７７４に準拠する。また、本データ・コレクション機能は、ＨＬＭＯ１Ａにて実現する。
７．２ ネットワーク・データ・コレクション・パラメータ
ＳＢＭＥＳＨでは、以下の各パラメータについて、ＳＮＩ 毎に、ネットワーク・データ・コレクションを行う。
（１） Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
（２） Ｔｏｔａｌ Ｔｅｒｍｉｎａｔｉｎｇ ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
（３） Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ Ｌ２ ＰＤＵｓ
（４） Ｔｏｔａｌ Ｔｅｒｍｉｎａｔｉｎｇ Ｌ２ ＰＤＵｓ
（５） Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
（６） Ｔｏｔａｌ Ｔｅｒｍｉｎａｔｉｎｇ ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
（７） Ａｃｃｅｓｓ Ｃｌａｓｓ Ｖｉｏｌａｔｉｏｎｓに起因する廃棄Ｌ３ ＰＤＵｓ
（８） Ｉｎｇｒｅｓｓ部における、データユニット数が所定最大値を越えたことに起因する廃棄Ｌ３ ＰＤＵｓ
（９） Ｅｇｒｅｓｓ 部における、データユニット数が所定最大値を越えたことに起因する廃棄Ｌ３ ＰＤＵｓ
（１０） ＳＡ スクリーニングＶｉｏｌａｔｉｏｎｓに起因する廃棄Ｌ３ ＰＤＵｓ
（１１） ＤＡ スクリーニングＶｉｏｌａｔｉｏｎｓに起因する廃棄Ｌ３ ＰＤＵｓ
（１２） 発ＳＮＩ にＳＡが割り当てられていないことに起因する廃棄Ｌ３ ＰＤＵｓ
（１３） 着ＳＮＩ Ｕｎａｖａｉｌａｂｌｅ に起因する廃棄Ｌ３ ＰＤＵｓ
上記（１） 〜（６） は、各Ｌ２，Ｌ３ ＰＤＵ数のカウントであり、廃棄されたＬ３ ＰＤＵ数も含みカウントする。（７） 以降は各種要因により廃棄されたＬ３ ＰＤＵ数のカウントである。
ＴＲ−７７４においては、Ｌ３ ＰＤＵ数のカウントについては、以下を要求する。
Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ （ｔｅｒｍｉｎａｔｉｎｇ）Ｌ３ ＰＤＵｓ数
Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ （ｔｅｒｍｉｎａｔｉｎｇ） ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ 数
これに対して、ＳＢＭＥＳＨでは、以下を計数し、ソフトウェアが下記両者の加算を行って、「全数」を導く。
Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ （ｔｅｒｍｉｎａｔｉｎｇ）ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ 数
Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ （ｔｅｒｍｉｎａｔｉｎｇ） ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ 数
ＳＢＭＥＳＨのＨＬＭＯ１Ａにおいて、ＳＭＬＰ部、もしくはＲＭＬＰ部からのエラー通知を受けると、前記（１） 〜（１３）の各パラメータについてネットワーク・データ・コレクションを行う。
ＴＲ−７７４では、１インターバルを１５分とし、少なくとも過去２インターバル期間の各種データの保持を規定している。
ＳＢＭＥＳＨでは、プロトコル・パフォーマンス・モニタの構成と同様に、１５分カウンタを２個用意し、面切替えで使用する。そして、ソフトウェアは面切替え指示後、１５分以内にその時のプレビアス１５分レジスタに相当する１５分カウンタからカウント値を吸い上げ記憶する。すなわち、少なくとも過去２インターバル期間の各種データの保持はソフトウェアが行う。
また、ＴＲ−７７４では、前記（７） 〜（１３）の各パラメータについては、エラー発生時のログも要求している。
ログ内容としては、以下が要求されている。
（ａ） 送信元アドレス
（ｂ） 着信先アドレス（アドレスタイプを含む）
（ｃ） ＳＮＩ
（ｄ） 状態コード
（ｅ） エラー検出の日時（年、月、日、時、分、秒）
（ｆ） アドレス・スクリーニング
ハードウェアでは、ログ対象エラーが発生すると、上記（ａ） 〜（ｄ） をログ・レジスタへ設定する。ファームウェアは、該レジスタからログ内容を読み出し、ソフトウェアへ通知する。（ｅ） の内容は、ハードウェアからファームウェアに対しては渡さない。これらは、ファームウェアが、（ｅ） ， （ｆ） 以外のログ内容を取り込んだ時に、ファームウェアが管理している時間情報を付与する。ただし、ソフトウェアへの通知内容には年・月・日は含まれていない。これらについては、ソフトウェアが管理する。（ｆ） についてはソフトウェアが付与する。また、ログ内容の各種管理機能はソフトウェアで実現する。
７．３ Ｉｎｇｒｅｓｓ部におけるネットワークデータコレクション
７．３．１ 処理方式
前記のネットワーク・データ・コレクション対象のパラメータ（１） 〜（１３）の中で、Ｉｎｇｒｅｓｓ 部において処理するのは（１） ，（３） ，（５） ，（７） ，（８） ，（１１）， （１２）の７項目である。この内、（７） 以降の４項目はエラーに関連するものであり、６．４章に示したＩｎｇｒｅｓｓ 部におけるプロトコル・パフォーマンス・モニタ処理におけるエラーの扱いと同等である。
（１） ，（３） ，（５） のＬ２， Ｌ３ ＰＤＵ数のカウントであるが、該Ｌ２ ＰＤＵ内もしくは該Ｌ３ ＰＤＵ内のエラーの有無に関わらずカウントを行う。
本処理を行うのは、前述の様にＨＬＭＯ１Ａであるが、Ｉｎｇｒｅｓｓ 部における各種チェックのエラー通知はＳＭＬＰ部より受信する。そして、そのエラー通知は、プロトコル・パフォーマンス・モニタ処理におけるそれと兼用である。また、その処理方式もプロトコル・パフォーマンス・モニタ処理と同様である。
ＳＢＭＥＳＨでは、セルフォーマットでデータを受信するので、ＳＮＩ 毎のＬ２ ＰＤＵ数のカウントは容易であり、該Ｌ２ ＰＤＵのＳＴ部を解析し、ＳＩＰ−ＳＳＭ またはＳＩＰ−ＢＯＭ の場合は、Ｌ３ ＰＤＵ数のカウントアップを行う。このとき、同時にＳＡを解析して、ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵ か否かの判定を行う。尚、既述の様にＳＭＬＰ部からはｈａｌｆ ｅｎｃａｐｓｕｌａｔｉｏｎしたセルが流入するが、ｈａｌｆ ｅｎｃａｐｓｕｌａｔｉｏｎすることにより増えたセルはカウント対象外である。
また、プロトコル・パフォーマンス・モニタと同様に、ＭＥＳＨ−ＭＨ 間 ＰＶＣ試験用セルであった場合と、ＧＡコピー処理によってコピーされたセルであった場合は、Ｉｎｇｒｅｓｓ ネットワークデータコレクションに関する全ての処理は行わない。
タイミング生成、ＳＮＩ 識別、ＳＡ／ＤＡ 識別、エラー解析、ＲＡＭ ＆カウンタの各ブロックとＳＡ／ＤＡ 蓄積ＲＡＭ は、プロトコル・パフォーマンス・モニタ処理におけるそれと兼用である。また、各カウンタは、プロトコル・パフォーマンス・モニタ処理におけるそれと同様である。
図３９８に、イングレス部におけるネットワーク・データ・コレクションの処理を説明するタイムチャートを示す。
７．３．２ 処理詳細
ｈａｌｆ ｅｎｃａｐｓｕｌａｔｉｏｎによって増えた Ｉｎｔｅｒ−ＢＯＭ以外の有効セルを受信した場合は、以下の処理を行う。
（１） カウント値格納ＲＡＭ よりＬ２ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。
（２） カウントアップしたＬ２ ＰＤＵカウント値をＲＡＭ に格納する。
ＳＩＰ−ＢＯＭ もしくは、ＳＩＰ−ＳＳＭ を受信した場合は、以下の処理を行う。
（１） カウント値格納ＲＡＭ よりＬ３ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。その際、ＳＡ部を解析しｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵ かグループアドレスＬ３ ＰＤＵかを判別し、それぞれ個別にカウントアップする。
（２） カウントアップしたＬ３ ＰＤＵカウント値をＲＡＭ に格納する。
ネットワーク・データ・コレクションで個別にカウントすべきエラーが通知された場合は、以下の処理を行う。
（１） カウント値格納ＲＡＭ より各エラーカウント値を読み出し、カウントアップ（＋１）を行う。
（２） カウントアップした各エラーカウント値をＲＡＭ に格納する。
カウント値は３２ビットであるが、ＲＡＭ へのリード／ ライトは１６ビットずつ２回に分けて行う。カウントアップは発ＳＮＩ 単位で行う。また、各カウントアップは、（１） においてカウント値がＭａｘ であった場合は行わない。
前述したように、Ｌ２， Ｌ３ ＰＤＵのカウントはエラーの有無にかかわらずカウントする。また、上記のエラーカウントはエラーがあった場合のみの処理である。カウント値格納時にパリティ生成を行い、その読み出し時にパリティチェックを行う。図３９９にデータ・コレクション処理を説明するタイムチャートを示す。
７．４ Ｅｇｒｅｓｓ 部におけるネットワークデータコレクション
７．４．１ 処理方式
前記のネットワークデータコレクション対象パラメータ（１） 〜（１３）の中でＥｇｒｅｓｓ部において処理するのは、（２） ，（４） ，（６） ，（９） ，（１０），（１３）の６項目である。この内、（９） 以降の３項目はエラーに関連するものであり、６．４章に示したＥｇｒｅｓｓ部におけるプロトコル・パフォーマンス・モニタ処理におけるエラーの扱いと同等である。
（２） ，（４） ，（６） のＬ２， Ｌ３ ＰＤＵ数のカウントであるが、該Ｌ２ ＰＤＵ内もしくは該Ｌ３ ＰＤＵ内のエラーの有無に関わらずカウントを行う。また、本処理を行うのも前述の様にＨＬＭＯ１Ａ ＰＷＣＢ であるが、Ｅｇｒｅｓｓ部における各種チェックのエラー通知はＲＭＬＰ部より受信する。
本エラー通知は、プロトコル・パフォーマンス・モニタ処理におけるそれと兼用である。また、その他の処理方式も、プロトコル・パフォーマンス・モニタ処理と同様である（プロトコル・パフォーマンス・モニタ処理は、発ＭＨ毎に行っているが、ネットワーク・データ・コレクション処理は、着ＳＮＩ 毎に行う・また、ログ通知の為にエラー種別を蓄積する点が異なる。）
エラー種別の蓄積の理由は以下の通りである。すなわち、前記（９）， （１０）， （１３） については、エラー検出時のログが要求されており、その要求の中には該エラーのエラー種別も含まれる。そして、エラー種別はＩｎｔｅｒ−ＢＯＭ で判別されるが、有効ＳＡ， ＤＡはＳＩＰ−ＢＯＭ 受信時点で判明するので、エラー種別を蓄積しておく必要がある。
ＳＢＭＥＳＨでは、セルフォーマットでデータを受信するので、ＳＮＩ 毎のＬ２ ＰＤＵ数のカウントは容易であり、該Ｌ２ ＰＤＵのＳＴ部を解析し、ＳＩＰ−ＳＳＭ ｏｒ ＳＩＰ−ＢＯＭの場合はＬ３ ＰＤＵ数のカウントアップを行う。（ 同時にＳＡ部を解析して、ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵ かグループアドレスＬ３ ＰＤＵかの判定を行う。尚、既述の様にＲＭＬＰ部からはｈａｌｆ ｅｃｃａｐｓｕｌａｔｉｏｎしたセルが流入する。ｈａｌｆ ｅｎｃａｐｓｕｌａｔｉｏｎすることにより「増えた」セルはカウント対象外である。）
プロトコル・パフォーマンス・モニタと同様に、ＳＮＩ−ＳＢＭＥＳＨ間 ＰＶＣ試験用セルであった場合、およびＭＥＳＨ−ＭＨ 間 ＰＶＣ試験用セルであった場合は、Ｅｇｒｅｓｓネットワークデータコレクションに関する全ての処理は行わない。
７．４．２ 処理説明
着ＳＮＩ 単位にカウントする以外は、Ｉｎｇｒｅｓｓ 部におけるネットワークデータコレクション処理と同じである。
８． 課金機能
８．１ 概要
課金については、ＴＲ−７７５（ベル・コミュニケーション・リサーチ社発行）に規定があるが、ＳＢＭＥＳＨでは正常に伝送されたＬ３−ＰＤＵに関する課金処理のみを行う。本課金機能は、ＨＬＭ００Ａにて実現する。
８．２ 課金処理
図４００に、課金部のブロック図を示す。本課金部は、ＲＭＬＰ部からの通知により課金処理を行う。
課金処理用としてＲＭＬＰ部から課金部に流入する信号は、セルフォーマットであるが、課金処理用として流入するセルとしてはエラーを有するセルを含まない。すなわち、ＲＭＬＰ部はエラーを検出すると、そのセルおよびそのセルに関連するセルは課金部に対して送出しない。例えば、エラーがあったセルがＬ３−ＰＤＵのＢＯＭ だった場合は、そのＬ３−ＰＤＵの以降のＣＯＭ， ＥＯＭを課金部に対して送出しない。したがって、課金部では、流入するセルは全てエラーを持たない正常セルと見なして課金動作を行う。なお、課金部に流入するセルは全てハーフエンキャプセレーションした後のものであり、そのＢＯＭ には元のＬ３−ＰＤＵ内にあるＳＡとキャリアに関連する情報が、そのＥＯＭ には元のＬ３−ＰＤＵ内にあるデータ長に関する情報が含まれている。
概要に示した様に、正常Ｌ３−ＰＤＵ（または、その正常Ｌ３−ＰＤＵを分解したセル）に対しての課金動作を行うが、ＴＲ−７７５では、以下の記録を要求している。
（１） 着信先アドレス ＤＡ
（２） 送信元アドレス ＳＡ
（３） ＳＮＩアドレス
（４） 状態コード
（５） セグメント・カウント（Ｌ２−ＰＤＵ 数）
（６） パケット・カウント （Ｌ３−ＰＤＵ数）
課金は着側で行う。ＳＮＩ アドレスについては、着信先アドレスＤＡを解析すれば一意に求めることができる。したがって、ソフトウェアがＤＡを解析してＳＮＩ アドレスを求める。状態コードは、正常Ｌ３−ＰＤＵの課金データなのか、部分的に伝送されたＬ３−ＰＤＵに対するそれなのか等を示すものであるが、これも前述の様に正常Ｌ３−ＰＤＵの課金動作した行わないので一通りである。
図４００に示す、Ｌ２ ＰＤＵ， Ｌ３ ＰＤＵ， ＳＡ， キャリア蓄積ＲＡＭ に、それぞれのパラメータが蓄積される。そして、ファームウェアが上記から各種データを吸い上げてソフトウェアへ送出する。以下、図４０１に示すセルフォーマットを参照しながら、課金動作の概要を説明する。
課金部に対し、ハーフエンキャプセレーション後のＢＯＭ が流入すると、その中の送信元アドレス ＳＡ ６４ビット， キャリア情報５０ビットを、図４０１のＳＡ，キャリア蓄積ＲＡＭ （図４０１においては、Ｉ／Ｏ が個別の様に示したがこれはあくまでイメージであり、実際はＩ／Ｏ 共通である）に格納する。
キャリア情報５０ビットとは、後述するＩＣＩ Ｃａｒｒｉｅｒ ＩＤ １６ ｂｉｔ ，Ｉｎｃｏｍｉｎｇ Ｎｅｔｗｏｒｋ ＩＤ １６ ｂｉｔ， Ｉｎｃｏｍｉｎｇ ＩＣＩ ＴＰＳ ＩＤ １６ ｂｉｔ， ＩＩＴ ２ｂｉｔ のことである。
格納するための上記蓄積ＲＡＭ のアドレスは、該ＢＯＭ の中の着ＳＮＩ ＩＤ ５ｂｉｔ， ＭＩＥ
５ｂｉｔ を元に示す。
ＲＭＬＰ部からのセルフォーマットの中で、着ＳＮＩ ＩＤは８ビット分のフィールドである。しかし、各ＳＢＭＥＳＨが収容するＳＮＩ 数を最大３２個と設定した場合は、そのフィールドのうちの下位５ビットのみを使用する。
課金部に対しハーフエンキャプセレーション前のＢＯＭ が流入すると、その中に格納されている６４ビットの ＤＡ を９ビットに圧縮したＲＤＡ 及び「Ｄ 」ビットをＳＡ， キャリア，ＲＤＡ蓄積ＲＡＭ に格納する。
ＤＡ を９ビットに圧縮する理由、「Ｄ 」ビットについては後述する。
格納するためのアドレスは、上記と同様に、該セルの中の着ＳＮＩ ＩＤ， ＭＩＤ をキーとして決定する。
以上より、上記情報を格納するためには、 ２^１０（ ＝１ｋ） ×１２８ ビットの容量を有するＲＡＭ が必要となる。物理的には、６４ｋ ×１６ｂｉｔ のＲＡＭ を１個で充分であるが、ＲＡＭ アクセスにおけるハードウェアを３２ｂｉｔ 動作させる為、６４ｋ ×１６ｂｉｔ のＲＡＭ を２個使用する。図４０２に、ＳＡ， キャリア，ＲＤＡ蓄積ＲＡＭ に格納されるデータを模式的に示す。
着信先アドレス ＤＡ を９ビットに圧縮したが、これは、各ＳＮＩ 当たりの個別アドレス（ＩＡ）とグループアドレス（ＧＡ）を共に８個制限した場合である。すなわち、ＳＮＩ を３２個とすると、合計５１２個のアドレスを管理することになり、よって９ビットで表すことができる。
ＧＡ を考えると、複数ＳＮＩ において同一 ＤＡ が定義されうる。すなわち、通常のＣＡＭ の使用法では複数マッチが生ずる可能性がある。したがって、ＣＡＭ 内部を各 ＳＮＩ対応の８ＩＡ＋８ＧＡの計１６マッチパターンを１個のブロックとする様にブロック分割し、どのブロックでマッチ動作を行うか否かをＳＮＩ ＩＤにて指定する。そのＣＡＭ 内部のマッチパターンは、加入者データ受信時にファームウェアが設定する。ファームウェアとのインタフェースはコマンドメモリ・レスポンスメモリ経由である。
図４０３に、 ＤＡ 圧縮ＣＡＭ のイメージを示す。 ＤＡ 圧縮ＣＡＭ は、図４００に示すように、６４ビットの着信先アドレス ＤＡ を受信して、９ビットのＲＤＡ を生成するときに利用される。ファームウェアはＲＤＡ とＳＮＩ ＩＤ， ＤＡの対応を記憶する。流入セルに対して上記マッチパターンのどれともマッチしなかった場合は「Ｄ 」ビットというＤＡ圧縮マッチ有無を示すビットを設け、それをＤＡ， キャリア， ＲＤＡ蓄積ＲＡＭ へ格納する。そして、「Ｄ 」ビット＝１（マッチ有）の時は課金処理を行い、「Ｄ 」ビット＝０（マッチ無）の時は課金処理は行わない。
本課金部は、ＲＤＡ 蓄積後はハーフエンキャプセレーション後のＥＯＭ が流入するまで動作は停止する。Ｌ２ ＰＤＵ数のカウントは必要であるが、実はＢＯＭ 流入時にも（ＳＡ 等の蓄積は行うものの）Ｌ２ ＰＤＵ数のカウントは行っていない。Ｌ２ ＰＤＵ数のカウントについては後述する。
ＥＯＭ が流入してきた場合の動作を、図４０４を参照しながら説明する。
まず、該ＥＯＭ 中に含まれるＬ３−ＰＤＵのデータ長情報「レングス」からＬ２ ＰＤＵ数を求める。「レングス」とＬ２ ＰＤＵ数とは一意に対応している。したがって、課金部にＥＯＭ が流入すると、そのＥＯＭ に格納されているレングスを図４００に示したように、レングスアドレスとして出力する。同図では、レングス１６ ｂｉｔをＲＯＭ アドレスとして与えているが、レングスの最大値が分かっている場合には、その最大値に従って適当な数のビット数を用いればよい。また、このレングスアドレスには、正常性チェックのためにパリティを付与し、ＲＯＭ からのリード時にチェックを行えるようにしている。
上記動作と並列に、該ＥＯＭ の着ＳＮＩ ＩＤとＭＩＤ をアドレスとして、予め（ 該ＥＯＭに相当するＢＯＭ 流入時等に）ＳＡ， キャリア・ＲＤＡ 蓄積ＲＡＭ に格納しておいたＳＡ，キャリア，ＲＤＡをリードする。
まず、６４ビットの送信元アドレスＳＡを、図４００に示すＳＡ圧縮ＣＡＭ にて圧縮する。ここは２５６個のマッチパターンを管理するので、圧縮後のＳＡ（ＲＳＡ） は８ビットである。
尚、ＳＡ， キャリア圧縮ＣＡＭ にデータを入力する時にはセルフォーマットにする必要がある。このセル化は、図４００に示すＣＬＦＭが実行する。そして、ＳＡ， キャリア圧縮ＣＡＭ において、８ビットのＲＳＡ と５０ビットのキャリアからなる合計５８ビットを更に圧縮する。ここでは、２５６マッチパターンを管理するので圧縮後のＳＡ， キャリア（ＲＳＡＣ）は８ビットとなる。以上のＳＡ圧縮ＣＡＭ， ＳＡ，キャリア圧縮ＣＡＭ はハードウェア自律の動作を行う。
具体的には、入力ＳＡ， キャリアパターンと内部に保持しているマッチパターンとのマッチングを行い、マッチした場合はそのレジスタ番号をＲＳＡ， ＲＳＡＣ として出力し、マッチしなかった場合は空きレジスタに入力ＳＡ， キャリアパターンを登録し、そのレジスタ番号をＲＳＡ， ＲＳＡＣ として出力する。ファームウェアとのインタフェースは行わない。（ただし、保守用としてはインタフェースをとる）
以上で得られたＲＳＡＣ ８ｂｉｔ とＲＤＡ ９ ｂｉｔ の計１７ ｂｉ をアドレスとし、図示のＬ２ ＰＤＵ， Ｌ３ ＰＤＵ， ＳＡ， キャリア蓄積ＲＡＭ に対するアクセスが行われる。（このＲＡＭもＩ／Ｏ 個別イメージで示したが、実際はＩ／Ｏ 共通である）
該アドレスを用いて、それまでのＬ２ ＰＤＵ数をリードし、そのＬ２ ＰＤＵ数と当該ＥＯＭ に対応するＬ３ ＰＤＵを構成するＬ２ ＰＤＵ数とを加算して、その加算値をＬ２ ＰＤＵ， Ｌ３
ＰＤＵ， ＳＡ， キャリア蓄積ＲＡＭ に再格納する。
また図示していないが、それまでのＬ３ ＰＤＵ数もリードし、その値をインクリメントして、Ｌ２ ＰＤＵ， Ｌ３ ＰＤＵ， ＳＡ， キャリア蓄積ＲＡＭ に再格納する。同時に、６４ビットの ＳＡ ５０ビットのキャリアも格納される。そして、このＬ２ ＰＤＵ， Ｌ３ ＰＤＵ， ＳＡ， キャリア蓄積ＲＡＭ をファームウェアがアクセスし、課金情報を収拾する。具体的には、本ＲＡＭ を二面構成とし、ある一定時間（例えば、１分）毎に、ファームウェアによって面切り換え指示を行う。片面では上記ハードウェアよりアクセスが行われ、もう片面よりファームウェアが各種データを吸い上げる。
該ＲＡＭ のＬ２ ＰＤＵ数、Ｌ３ ＰＤＵ数のビット幅は、上記の一定時間（１分） に流入する個数より求める。
本課金部へはハーフエンキャプセレーションして流入してくるので、ＳＳＭ であっても２セルとなる。そして、１セルは２．７ μｓ であるので、１分で約１１Ｍ 個となり、ビット幅としては２４ビットが必要となる。また、Ｌ３ ＰＤＵ数のヒット幅はそれ以下である。
以上まとめると、片面当たり ２^１７ （１２８ｋ） ×１２８ ｂｉｔ のＲＡＭ 容量となる。物理的には５１２ｋ×８ｂｉｔのＲＡＭ を片面当たり８ 個使用する。図４０５に、課金関連データを蓄積するＲＡＭ のイメージを示す。上記ＲＡＭ は、μ−ｐのバスに直結する。また、該ＲＡＭ は二面構成であるが、もう一面では、そのバンク番号にそれぞれ＋１０を加算して呼ぶ。
図４０５には、パリティビットが示されているが、これはハードウェアが上記ＲＡＭ にアクセスする時の正常性チェック用であり、ファームウェアからのリード時は無視し、クリア時は｀１’ を設定する。
課金データの吸い上げは、ファームウェアは、着ＳＮＩ ＩＤの有無、その中でのＤＡ割り付けを認識可能であるので、有効な情報のみを読みだすことによってその時間の短縮を行う。
更に言えば、本ハードウェア構成では、着ＳＮＩ ＩＤとＤＡとのそれぞれの組み合わせに対し、 ＳＡ，キャリアの組み合わせが２５６通り割り当てられている。（ ただし、ある着ＳＮＩ ＩＤとＤＡとの組み合わせに対して割り当てられた２５６通りと、別の着ＳＮＩ ＩＤとＤＡとの組み合わせに対するそれとが異なることはできない。全ての着ＳＮＩ ＩＤとＤＡとの組み合わせに対し共通して２５６通りの組み合わせとなる）そして、この値が最大値であり、実際に何通りの組み合わせが存在するかは、図４００に示すＳＡ、キャリア圧縮ＣＡＭ から、その内部に何通りのマッチパターンが（ハードウェア自律で）登録されたかを読み出すことにより判明する。
これを利用することによって、アドレス下位のＲＳＡＣを全てアクセスすることを避け、更にデータ吸い上げ時間の短縮を図る。
８．３ チェック機能
課金部内での各種チェック機能について図４０６を参照しながら説明する。
図４０６では、以下に示すチェック出力を示している。
・μＰ 部のチェッカとして、ウォッチドッグタイマ、コマンド／レスポンス、１６Ｍ ｃｌｏｃｋ ｃｈｅｃｋ を行う。（ 図中の、ＷＤＴＯ， ＣＲＮＧ、ＣＬＫａ）
・ＲＭＬＰ部からの受信部にてパリティチェック、クロックチェック、ＣＦチェックを行う。（ 図中の、ＰＣａ 、ＣＬＫｂ、ＣＬＫｃ）
・各ＣＡＭ から入力される圧縮データのパリティチェックを行う。（ 図中のＰＣｂ 、ＰＣｄ 、ＰＣｆ）
・各 ＣＡＭから出力される圧縮データのパリティチェックを行う。（ 図中のＰＣｃ 、ＰＣｅ 、ＰＣｇ）
・各ＲＡＭ 、ＲＯＭ からリードした時は、パリティチェックを行う。（ 図中のＰＣｉ 、 ＰＣｊ）
Ｌ２ ＰＤＵ， Ｌ３ ＰＤＵ， ＳＡ、キャリア蓄積ＲＡＭ は、ハードウェア、ファームウェアの双方からのアクセスがあるが、上記パリティチェックはハードウェアアクセス時のみ有効であり、ファームウェアアクセス時はパリティチェックは行わない。
本ＲＡＭ は二面構成であり、ファームウェアが面切り換え制御を行い、ハードウェアがアクセスしている面とは逆の面よりデータを吸い上げる。各ＣＡＭ は、ファームウェアとのインタフェースを設けてあるので、診断時にライト／ リード等を行う。各ＣＡＭ による圧縮の正常性やＡｄｄ によるＰＤＵ 数の加算処理については、上記チェックを行わず、診断時に試験セル生成部より試験セルを流し込み、詳細にチェックを行う。
９． ＬＰＣＯＭ 部 （ ＩＮＦ インタフェース部 ）
９．１ 概要
ＬＰ−ＣＯＭ部は、以下の機能を有する。
（１） ＩＮＦ とインタフェースし、ＳＭＬＰ部・ＲＭＬＰ部の制御
（２） 課金処理
（３） パフォーマンス・モニタ、データ・コレクション（トラフィック・モニタ）
物理的には、以下の３枚のＰＷＣＢよりなる。
（ａ） ＨＬＰ０２Ａ
（ｂ） ＨＬＭ００Ａ
（ｃ） ＨＬＭ０１Ａ
上記機能（１） 〜（３） は、それぞれ（ａ） 〜（ｃ） に示したＰＷＣＢに対応する。
課金処理については８章で、パフォーマンス・モニタについては６章で、データ・コレクションについては７章で説明した通りである。ここでは、ＩＮＦ とのインタフェース機能、ＳＭＬＰ部・ＲＭＬＰ部の制御機能、即ちＨＬＰ０２Ａについて示す。
９．２ 機能概要
図４０７に、 ＨＬＰ０２Ａ のブロック図を示す。また、図４０８および図４０９に上記ＨＬＰ０２Ａの各ブロックの機能を示す。
ＨＬＰ０２Ａの詳細な機能説明は。図４０８および図４０９に示した通りであるが、その主機能としては、ＩＮＦ とのインタフェース、ＬＰ部および各テーブルの設定・管理、ＬＰ部およびＬＰ−ＣＯＭ部のエラー監視、状態制御を行う。
９．３ ＩＮＦインタフェース制御手順
９．３．１ ＩＮＦインタフェース制御
ＳＢＭＥＳＨ（ＭＮＧ−Ｆｉｒｍ）とＢＣＰＲ間のＩＮＦ を使用したインタフェースの制御手順について以下に示す。
ａ． ＩＮＦコマンド起動
（１） ＣＰＵ（マイクロプロセッサ）にＤＭＡ 設定を行う。
（２） ＢＣＰＲ は、ＩＮＦ オーダでコマンド起動するとき、ＭＭアドレスを２ｂｉｔ 右シフト（０， ４， ８が０， １， ２ となる） したイメージで指定してくる。よって、ＩＮＦ 受信時、ＳＢＭＥＳＨは以下の動作を行う。
▲１▼ コマンド起動を認識すると、ＳＢＩＦ ＬＳＩのポートＡ からＭＭアドレス、コマンド数を受け取る。
▲２▼ ＳＢＩＦ ＬＳＩのポートＢ に、ＭＭアドレスの上中下位をひねって設定する。
▲３▼ ＳＢＩＦ ＬＳＩのポートＦ に、転送長（コマンド数×４ ワード）を設定する。
▲４▼ ＳＢＩＦ ＬＳＩのポートＣ に、ＤＭＡ リードスタートを設定する。
ｂ． ＩＮＦステータス通知
ステータス通知に指定するＭＭアドレスは、２ｂｉｔ右シフト（０， ４， ８が０， １， ２ となる） したものであり、受信バッファ通知で指定されたままのものである。
メッセージ長もＢＣＰＲメモリ上で左がＭＳＢ 、右がＬＳＢ である。
ＳＢＭＥＳＨは以下の動作を行う。
（１） ＳＢＩＦ ＬＳＩ のポートＢ に、ＭＭアドレスの上中下位をひねって設定する。
（２） ＳＢＩＦ ＬＳＩ のポートＦ に、転送長（コマンド数×４ワード）を設定する。
（３） ＳＢＩＦ ＬＳＩ のポートＣ に、ＤＭＡ ライトスタートを設定する。
コマンドとステータスに指定するＭＭアドレスとメッセージ長に関しては、以下の通りである。
（１） コマンドで指定するデータのＭＭアドレスは、２ｂｉｔ右シフトのものを指定する。
（２） メッセージ長は、ＢＣＰＲメモリ上で左がＭＳＢ 、右がＬＳＢ である
ステータス通知においても、ＭＭアドレスは受信バッファ通知で指定されたものと同じである。
ステータスキューアドレス・受信バッファアドレスの通知に関しては、以下の通りである。
（１） ＢＣＰＲは、ＳＢＭＥＳＨへ予めステータスキュー及び、受信バッファのＭＭアドレスを通知する。
（２） ＭＭアドレスは２ｂｉｔ右シフトのものを指定する。
（３） メッセージ長としてはバイト長を指定する。
９．３．２ ＩＰＦインタフェース割り込み制御
ＳＢＭＥＳＨ内ＩＮＦ インタフェース制御における割り込み制御について以下に説明する。
ａ． コマンド起動
コマンド起動は、外部割り込みＩＮＴＯで処理する。ＩＮＴＯ割り込みはポートＡ の３ワードリードでリセットされる。
ｂ． ステータス送信
ＡＣＣ−ｆｉｒｍより１分周期で発生する課金ステータスを送信する。また、ＭＳＲ−ｆｉｒｍより発生するログステータス（ログ対象エリア発生時）を送信する。
ｃ．ＤＭＡ 制御
ＣＰＵ 内部のＤＭＡ コントローラで行う。使用するＤＭＡ チャネルは０とする。ＭＤＡ終了は、割り込みとｌｏｏｋ ｉｎ の２種を使い分ける。割り込みは、ＣＰＵ 内ＤＭＡ コントロールレジスタのＩＮＴ ビットで制御する。
ＩＮＦ のＤＭＡ 転送速度は、４Ｍｂｙｔｅ／ｓｅｃなので、４ｂｙｔｅ のＤＭＡ リード（テイルポインタ、ルックイン等）はＣＰＵ クロックが８Ｍｈｚなら、１μｓ で終了する。よってＤＭＡ 終了割り込みは使用せずｌｏｏｋ ｉｎ で行う。
９．４ ＳＭＬＰ／ＲＭＬＰ制御
ＳＭＬＰ／ＲＭＬＰ に対する制御を以下に示す。
ＨＬＰ０２Ａより、ＳＭＬＰ／ＲＭＬＰ に対して与える状態制御情報を以下に示す。
・ 自系のＡＣＴ／ＳＢＹ （アクティブ／スタンバイ）状態
・ 自Ｓｈｅｌｆ のＳｈｅｌｆ Ｎｏ． （０〜３）（シェルフ番号）
・ 初期設定時のリセット
・ 各種チェッカへの障害リセット
・ 各種ＭＳＤ テーブルに対する設定
・ 各種ＭＳＤ テーブルに対するリセット
・ ハードウェア・インヒビット状態信号（ハードウェア動作をマスク）
ＨＬＰ０２Ａは、この他にＳＭＬＰ／ＲＭＬＰ の各パッケージより、ＭＳＣＡＮ 情報を収拾し、状態監視を行っている。
１０． 各種インタフェース
１０．１ 概要
本章ではＳＢＭＥＳＨの各ブロック間（ ＳＢＭＥＳＨ と ＡＴＭスイッチ ＡＳＳＷ 間を含む）の論理的インタフェースについて示す。
１０．２ ＡＳＳＷ→ＳＤＭＵＸ（ＨＭＸ１１Ａ）
図４１０に、ＡＳＳＷからＳＤＭＵＸ へ入力するセル（ヘッダ部）のフォーマットを示す。（ルートは、図２０９を参照）
ＡＳＳＷからＳＤＭＵＸ へ入力するセルとしては、以下の３種類がある。
▲１▼ ＴＣＧ よりのテストセル
▲２▼ ＢＳＧＣよりのシグナリング用セル
▲３▼ 通常のユーザセル
上記３種のいずれのセルであっても、ＴＡＧＡ部およびＴＡＧＢ部が、対応するＳＢＭＨが接続される６２２Ｍハイウェイを指定する。また、ＴＡＧＣ部が、ＳＢＭＨ内のＳＢＭＥＳＨを指定（例えば、 ＡＳＳＷ より近い順に０， １， ２， ３）する。このように、タグ部の内容は上記３種のいずれのセルに関しても同じ方法で付与されるが、その他の部分については、種別毎の付与となる。以下に示す。
▲１▼ ＴＣＧ よりのテストセル
・ Ｏ ：１ （これは「Ｏ（オー）ビット」である）
・ ＵＬ ：０
・ ＣＯＭ ：０
・ ＳＩＧ ：０
・ ＶＰＩ ：０００（Ｈ）
・ ＶＣＩ ：０３ＦＡ（Ｈ） ｏｒ ０３ＦＢ（Ｈ）
▲２▼ ＢＳＧＣよりのシグナリング用セル
・ Ｏ ：０
・ ＵＬ ：０
・ ＣＯＭ ：１
・ ＳＩＧ ：１
・ ＶＰＩ ：０００（Ｈ）
・ ＶＣＩ ：０３ＦＣ（Ｈ） ｏｒ ０３ＦＤ（Ｈ）
▲３▼ 通常のユーザセル
・ Ｏ ：０
・ ＵＬ ：０
・ ＣＯＭ ：０
・ ＳＩＧ ：０
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ｘｙ（Ｈ） （ここで、 ｘｙ は、ＳＮＩ ナンバーを示し、例えば、ＳＮＩ ナンバーが０のときは、ｘｙ＝００、・・・ＳＮＩ ナンバーが３１のときは、ｘｙ＝１Ｆ（Ｈ） と指定する。）
１０．３ ＳＤＭＵＸ（ＨＭＨ１１Ａ） →ＳＭＬＰ（ａ）（ＨＭＨ０３Ａ）
図４１１に、ＳＤＭＵＸ からＳＭＬＰ（ａ） へ入力するセルのフォーマットを示す。同図においては、ＳＭＬＰ（ａ） が参照する部分のみを示している。（ルートは、図２０９参照）
ＳＤＭＵＸ よりＳＭＬＰ（ａ） へ入力するセルは、以下の２種類である。
▲１▼ ＴＣＧ よりのテストセル
▲２▼ 通常のユーザセル
なお、ＢＳＧＣよりのシグナリング用セルはＳＭＬＰ（ａ） へは入力しない。
第１バイトの６ビット目「Ｏ（オー）ビット」に設定されている値が１、すなわち、ＴＣＧ よりのテストセルであった場合には、そのテストセルはＳＭＬＰ（ａ） において廃棄され、処理対象外となる。一方、同ビットが０、すなわち、通常のユーザセルであった場合、そのセルはＳＭＬＰ（ａ） において処理対象となる。そして、その通常のユーザセルの ＶＰＩ／ＶＣＩを以下に示す。
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ｘｙ（Ｈ） ｘｙ は、ＳＮＩ ナンバーを示す。（１０．２章と同じ）
このように、通常のユーザセルの ＶＰＩ／ＶＣＩは、ＡＳＳＷよりＳＤＭＵＸ に入力した状態に対して書換えられずにそのままＳＭＬＰ（ａ） に入力される。したがって、ＳＭＬＰ（ａ）では、ＶＣＩ より該セルの発ＳＮＩ を識別可能である。また、ＳＴ， ＳＮ， ＭＩＤ は、発加入者よりのものが（ＳＤＭＵＸがＡＳＳＷより受けたものが）そのまま入力する。
尚、ＳＭＬＰ（ａ） では、通常のユーザセルと、ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験用の試験セルとを区別することなく処理を行う。
１０．４ ＬＰ−ＣＯＭ（ＨＬＰ０２Ａ）→ＳＭＬＰ（ａ） （ＨＭＨ０３Ａ）
図４１２に、ＬＰ−ＣＯＭよりＳＭＬＰ（ａ） へ入力するセルのフォーマットを示す。同図においてもＳＭＬＰ（ａ） が参照する部分のみを示す。（ルートは、図２０９参照）
ＬＰ−ＣＯＭよりＳＭＬＰ（ａ） へ入力するセルは試験セルであり以下の２種類がある。
▲１▼ ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験
▲２▼ 診断
上記▲１▼はマスタ時に、▲２▼はＯＵＳ 時（アウト・オブ・サービス状態）にそれぞれ行われる。
▲１▼ ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験時
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ＦＦ（Ｈ）
▲２▼ 診断時
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ｘｙ（Ｈ） ｘｙ は、ＳＮＩ ナンバーを示す。（１０．２章と同じ）
なお、第１バイトの６ビット目に設定は、０である。
上記▲１▼の場合は、ＶＣＩ の値を、通常のユーザセルとしては使用しない特定の値とし、ＳＭＬＰ（ａ） 内で識別している。その特定ＶＣＩ の値としては、たとえば、０３ＦＦ（Ｈ） すなわち００００ ００１１ １１１１ １１１１（Ｂ） と設定し、下線部が１であることで、本テストセルであることを認識する。
▲２▼の場合は、診断用セルをあたかも任意のＳＮＩ からの通常のユーザセルであるかのように振る舞わせるため、このような ＶＰＩ／ＶＣＩを設定している。
また、上記▲１▼および▲２▼のいずれの場合も、ＳＴ， ＳＮ， ＭＩＤ は適当なものものを付与するが、▲１▼のＭＥＳＨ， ＭＨ間ＰＶＣ 試験時のＭＩＤ は“１０ ００００ ００００”に設定する。（ＳＳＭ の場合も同様）
１０．５ ＳＭＬＰ（ａ） （ＨＭＨ０３Ａ）→ＳＭＬＰ（ｂ） （ＨＭＨ０４Ａ）
図４１３に、ＳＭＬＰ（ａ） （ＨＭＨ０３Ａ）からＳＭＬＰ（ｂ） （ＨＭＨ０４Ａ）へ入力するセルのフォーマットを示す。（ルートは、図２２５参照）
ＳＭＬＰ（ａ）Ｍにおいては、ヘッダ部に対して以下の各種の加工が行われる。
ＳＴ， ＳＮ， ＭＩＤ は、ＳＭＬＰ（ａ） がＳＤＭＵＸ もしくはＬＰ−ＣＯＭ部から入力した状態を書き換えることなくそのままである。
ＳＳＴ， 入ＭＩＤ は、それぞれＳＴ， ＭＩＤ をコピーしたものである。ＲＶＰＩは、ＳＭＬＰ（ａ） がＳＤＭＵＸ もしくはＬＰ−ＣＯＭより受けたＶＰＩ １２ｂｉｔ の下位８ ｂｉｔ である。また、ＲＶＣＩは、ＳＭＬＰ（ａ） が受けたＶＣＩ １６ ｂｉｔの下位８ ｂｉｔ である。ＳＮＩ−ＩＤ（１） は、ＲＶＣＩの上位４ ｂｉｔ であり、ＳＮＩ−ＩＤ（２） はＲＶＣＩの下位４ ｂｉｔ である。
ＳＭＬＰ（ａ） 内では、各セル毎にＤＡチェックを行い、その一環として、該セルを自ＭＥＳＨにルーティングすべきかどうか（ 該セルの ＤＡ が自ＭＥＳＨ配下のＳＮＩ に割り当てられたものかどうか）の判定を行う。ここで、自ＭＥＳＨにルーティングすべきセルの場合は同図に示するＸ は１であり、自ＭＥＳＨにルーティングすべきでないセルの場合はＸ は０である。但し、この処理は、ＳＭＬＰ（ｃ） での処理は行うが、ＳＭＬＰ（ｄ）（ＨＭＨ０５Ａ） での自ＭＥＳＨルーティング処理は行わない。
前述したように、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験のＬＰ−ＣＯＭよりのセルの場合は、同図のＲＶＣＩ、ＳＮＩ−ＩＤ（１） の各ＭＳＢ は１である。（ ＳＭＬＰ（ｂ）で識別する）同様に、ＭＩＤ のＭＳＢ も１である。尚、通常ユーザセル（ＳＮＩ−ＭＥＳＨ−ＭＨ間ＰＶＣ 試験セルも含む） の場合は、診断時のＬＰ−ＣＯＭからのセル（ＳＮＩからのセルと見せ掛けたもの）として特に識別していない。
１０．６ ＳＭＬＰ（ｂ）（ＨＭＨ０４Ａ） →ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ）
図４１４に、ＳＭＬＰ（ｂ）（ＨＭＨ０４Ａ） →ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） へ入力するセルのフォーマットを示す。（ルートは、図２２５参照）
１０．５章との差異は、ＲＭＩＤである。すなわち、ＭＳＬＰ（ｂ） は、ＳＭＬＰ（ａ） より受けたＲＶＣＩ（この場合、発ＳＮＩ ナンバーを示している）と、ＭＩＤ （ＳＮＩ 内で一意）よりＲＭＩＤ（自ＳＭＬＰ内でユニーク）を作成する点である。
尚、 ＲＭＩＤ フィールドは１０ビットであるが、実際は下位の９ビットが有効である。（ＲＭＩＤ としては０−５１１（Ｄ）まで）また、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験のＬＰ−ＣＯＭよりのセルの場合は、ＲＭＩＤを獲得しない。
前述したように、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験のＬＰ−ＣＯＭよりのセルの場合は、上表のＲＶＣＩ， ＳＮＩ−ＩＤ（１）の各ＭＳＢ は１である。（ＳＭＬＰ（ｃ）で識別している） この場合ＲＭＩＤを獲得しないので、ＬＰＣＯＭ はＲＭＩＤ ０〜５１１（Ｈ）と重ならない値５１２（Ｈ）をＭＩＤ に付与する。
１０．７ ＳＭＬＰ（ｂ）（ＨＭＨ０４Ａ） →ＳＭＬＰ（ＨＭＨ０５Ａ）：ＭＲＩ タイムアウト・ダミーセル
図４１５に、ＳＭＬＰ（ｂ）（ＨＭＨ０４Ａ） からＳＭＬＰ（ＨＭＨ０５Ａ）に入力するタイムアウト・ダミーセルのフォーマットを示す。
ＳＭＬＰ（ｂ） 内では、ＭＲＩ タイムアウトチェックを行っている。このチェックにおいて ＮＧ を検出した場合は、ＮＧを通知する等の目的でｄｕｍｍｙ セルを送出する。
同図において、空白部は「ｄｏｎ’ｔ ｃａｒｅ」である。また、ヘッダ部に続く領域の内容も「ｄｏｎ’ｔ ｃａｒｅ」である。
ＳＴ， ＳＳＴ はＥＯＭ を示している。また、その他の入ＭＩＤ 、ＳＮＩ−ＩＤ（１） ・（２） 、Ｘ， ＲＭＩＤ については、本来のＥＯＭ に付けべきものと同じものが付いている。１０．８ ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） →ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ）
図４１６に、ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） からＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ） へ入力するセルのフォーマットを示す。（ルートは、図２２５参照）
１０．６章との差異は、ＢＣ，ＲＶＣＩ’， ＩＳＴ の３点である。以下に示す。
ＳＭＬＰ（ｃ） は、エンキャプセレーションを行う。（エラーセルに対しては行わない）
ＳＩＰ−Ｌ３ ＰＤＵに対しては、ヘッダが１セル分付加されるイメージである。したがって、付加されたセル（Ｉ−ＢＯＭ） のＩＳＴ はＢＯＭ を示す値となり、元の ＢＯＭ（Ｓ−ＢＯＭ）のそれはＣＯＭ となる。元々が ＳＳＭ（Ｓ−ＳＳＭ） の時は、そのＩＳＴ はＥＯＭ となる。
ＳＳＴ は書換えられず、ＳＩＰ−Ｌ２ ＰＤＵとしてのＳＴを保持する。（Ｉ−ＢＯＭ のＳＳＴ はＢＯＭ ）
ＳＭＬＰ（ｃ） では、ルーティング処理も行い、その結果がＢＣ， ＲＶＣＩ’ に反映さる。（エラーセルでもルーティング処理は一応行う。）
ＢＣはｂｒｏａｄｃａｓｔ の略であり、ＳＭＬＰ（ｄ） 内でのセルのコピーの有無、コピー対象ＭＨを指定するものである。詳細は以下の通り。
・ ＢＣ＝１１（Ｂ） ：全ＭＨ（ 全ＳＢＭＨ＋全ＧＷＭＨ） へのコピー要
・ ＢＣ＝０１（Ｂ） ：全ＳＢＭＨへのコピー要
・ ＢＣ＝１０（Ｂ） ：全ＧＷＭＨへのコピー要
・ ＢＣ＝００（Ｂ） ：コピー不要（ 着ＭＨが特定できた場合）
ＲＶＣＩ’ にはルーティング処理結果等が反映されている。以下に示す。
・ ルーティング処理結果、着ＭＨが特定できた場合：着ＭＨ ＩＤ を入れる。（ＳＢＭＨは００−ＩＦ，（ コピー不要の場合） ＧＷＭＨは４０−５Ｆ）
・ ルーティング処理結果、着ＭＨが特定不可の場合：００（ コピー不要の場合）
・ ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験セルの場合： ＦＦ（この時ＢＣ＝００、本セルの場合はエンキャプセレーション処理は受けている。本試験ＰＤＵ のＤＡが試験ＤＡであることをＳＭＬＰ（ｃ） が識別してＲＶＣＩ’ をＦＦとする。）
このように、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験のＬＰ−ＣＯＭよりのセルの場合は、同図のＳＮＩ−ＩＤ（１） のＭＳＢ は１である。ただし、ＳＭＬＰ（ｃ） では特に意識せず、通常のユーザセルと同様にエンキャプセレーション処理、ルーティング処理を行う。
１０．９ ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） →ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ） ：Ｉ−ＢＯＭ
図４１７に、ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） からＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ） へ入力するＩ−ＢＯＭ のセルフォーマットを示す。Ｉ−ＢＯＭ は、ＳＭＬＰ（ｃ） においてエンキャプセレーション処理の結果として生成されるセルである。
第００バイト〜０７バイトの内容は、１０．８章と同じである。また、第０８〜４３バイト、第５２および５３バイトの内容は、Ｉ−ＢＯＭ を生成するためのオリジナルとなるＳ−ＢＯＭ， Ｓ−ＳＳＭの同部分のままである。したがって、第４４〜５２バイトが、以下のように書換えられる。
ＩＩＴ ＝ ０１（Ｈ）
ＩＮＩＤ ＝００００（Ｈ）
ＩＩＴＰＳ ＝００００（Ｈ）
とする。これはＳＮＩ 発信であることを意味している。
ＲＶ＝ａｌｌ ０
とする。これは固定値である。
ＥＳは、ＳＩＰ−Ｌ３ ＰＤＵのヘッダ・イクステンション内のエレメントタイプが１の時（キャリアセレクションを意味している） に１であり、それぞれ以外の時は０である。
同図のｃａｒｒｉｅｒ は、キャリアセレクション時はＳＩＰ−Ｌ３ ＰＤＵのヘッダ・イクステンション内のキャリアが入り、それ以外の時は、プレ・セレクテッド・キャリアが入る。ただし、キャリア・スクリーニングで ＮＧ を検出した時は本領域は００００（Ｈ） である。
エラーセルの場合は上記処理は行われず、スルーとなる。（ 元々エンキャプセレーション処理も受けていない）
１０．１０ ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ）→ＳＭＵＸ（ＨＭＸ１２Ａ）
図４１８に、ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ） からＳＭＵＸ（ＨＭＸ１２Ａ）へ入力するセルのフォーマットを示す。（ルートは、図２０９の ＳＭＬＰ → ＳＭＵＸ ）
ここでは、ＳＭＬＰ（ｄ） がＳＭＬＰ（ｃ） から受けた内容をスルーするのが殆どである。（ＳＳＴ， 入ＭＩＤ， ＲＶＰＩ， ＩＳＴについては、１０．８章の説明と同じである）
ＳＮＩ−ＩＤ（１） ・（２） やＸ， ＢＣ の領域が同図にしめす図示の様に特定パターンに設定されている。
ＲＶＣＩ″は、着ＭＨ ＩＤ である。（ＳＭＬＰ（ｄ）入力時点（ＲＶＣＩ’） においてはコピーを要するセルでは００（Ｈ） であったが、ＳＭＬＰ（ｄ） 内でコピー後、各セル毎に着ＭＨ ＩＤ を付与する） 尚、ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験セルの場合は、ＲＶＣＩ″はＦＦ（Ｈ） である。（ＳＭＬＰ（ｄ） がＳＭＬＰ（ｃ） より受けたものがスルーする）
出ＭＩＤ は、着ＭＨ ＩＤ 毎に一意なものが付与される。エラーセルの時は付与しない。尚、出ＭＩＤ のためのフィールドは１０ビット確保してあるが、実際には発ＭＥＳＨ当たり２５６種までのサポートである。そして、着ＭＨ側において、発ＭＥＳＨの識別が可能な様に、各発ＭＨを構成する最大４つの発ＭＥＳＨでは使用ＭＩＤ 領域を区別している。以下に示す。
発ＭＥＳＨ ０（ＡＳＳＷ に直結される発ＭＥＳＨ） ：使用ＭＩＤ ０００ − ＦＦ（Ｈ）
発ＭＥＳＨ １（０の次にＡＳＳＷに近い発ＭＥＳＨ） ：使用ＭＩＤ １００ −１ＦＦ（Ｈ）
発ＭＥＳＨ ２（１の次にＡＳＳＷに近い発ＭＥＳＨ） ：使用ＭＩＤ ２００ −２ＦＦ（Ｈ）
発ＭＥＳＨ ３（２の次にＡＳＳＷに近い発ＭＥＳＨ） ：使用ＭＩＤ ３００ −３ＦＦ（Ｈ）
ＳＭＬＰ（ｃ） におけるエンキャプセレーション処理で生成されるＩ−ＢＯＭ のＳＮは、元のＳ−ＢＯＭ または Ｓ−ＳＳＭのそれのコピーである。
ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験セルは、ＳＭＬＰ（ｄ） では特に意識せず、通常のユーザセルと同等の処理を受ける。
同図に示す００００＋ＲＶＰＩがＶＰＩ に相当する。ＲＶＰＩは、ＭＳＬＰ（ａ） が、ＳＤＭＵＸ または ＬＰ−ＣＯＭ より受けたＶＰＩ １２ ｂｉｔの下位８ ｂｉｔ であるから、結局ＳＭＬＰ（ｄ） よりＳＭＵＸに渡すセルのＶＰＩ は０３Ｆ（Ｈ）となる。
一方、同図に示す００００＋００１１＋ＲＶＣＩ″がＶＣＩ に相当する。ＲＶＣＩ″は上述の様に着ＭＨ ＩＤ であり、１０．８章にも示した様に、着ＭＨ ＩＤ としてはＳＢＭＨが００−ＩＦ 、 ＧＷＭＨ が４０−５Ｆ であるので、結局ＳＭＬＰ（ｄ） よりＳＭＵＸに渡すセルのＶＣＩ は以下となる。
ＶＣＩ ：０３ｘｙ（Ｈ） ｘｙは着ＭＨ ＩＤ を示す。（ ＳＢＭＨ ナンバーが０のとき、ｘｙ＝００、・・・・ ＳＢＭＨ ナンバーが３１のとき、 ｘｙ ＝１Ｆ、 ＧＷＭＨ ナンバーが０のとき、 ｘｙ ＝４０、・・・ ＧＷＭＨ ナンバーが３１のとき、 ｘｙ ＝５Ｆ）
ＳＮＩ ＝ＳＢＭＥＳＨ間ＰＶＣ 試験セルについては、 ＳＭＵＸ においてこれを廃棄し、ＡＳＳＷに出力しない。
１０．１１ ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ）→ＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭＯ１Ａ）
図４１９に、 ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ）からＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭＯ１Ａ）へ入力するセルのフォーマットを示す。
ここでは、ＳＭＬＰ（ｄ） がＭＳＬＰ（ｃ） より受けたものをスルーするのが殆どである。すなわち、 ＳＳＴ， 入ＭＩＤ ， ＲＶＰＩ， ＲＶＣＩ″，ＳＮ， 出ＭＩＤ については、１０．１０章と同じである。
１０．１０章との差異を以下に示す。
ＣＰは、ｏｒｉｇｉｎａｌ：０ 、ｃｏｐｙｅｄ ：１ である。
エラーであった場合でも、ＨＭＨ０６Ａは制御を行う。また、ＨＬＭＯ１Ａは、Ｌ３， Ｌ２， エラー， ＧＡ， についてｏｒｉｇｉｎａｌの場合のみカウントを行う。
ＨＬＰ０２Ａにとっては、ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験セルのみ必要であるが、通常のユーザセルも送出される。また、前述したが、ユーザセルの場合、ＲＶＣＩ″は着ＭＨ ＩＤ（００−ＩＦ， ４０−５Ｆ） であり、前記試験セルの場合はＲＶＣＩ″はＦＦなので、これで識別する。
ＨＬＭ０１Ａは、プロトコル・パフォーマンス・モニタのためのエラーカウントや、ネットワーク・ＮＷデータコレクションのためのＰＤＵ カウントを行っている。これらは、発ＳＮＩ 対応のカウントとなるが、前述の様にＳＮＩ−ＩＤより発ＳＮＩ Ｎｏ． が判るので、これを手掛かりとしてカウントを行う。
また、エラーログのためには、発ＳＮＩ ナンバーだけでなく、該発ＳＮＩ よりの個々のセルの識別も必要である。このため、入ＭＩＤ は、発ＳＮＩ より送られてきたＰＤＵ のＭＩＤ を用いて解析する。
尚、ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験セルの場合は、そのＲＶＣＩ″がＦＦであることは上述の通りである。また、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験セルの場合は、前述の様にＳＮＩ−ＩＤ（１） のＭＳＢ が１である。
１０．１２ ＳＭＵＸ（ＨＭＸ１２Ａ） →ＡＳＳＷ
図４２０に、ＳＭＵＸからＡＳＳＷへ出力されるセルのフォーマットを示す。（ルートは、図２０９参照）
ＳＭＵＸからＡＳＳＷへ出力されるセルとしては、以下の２種類がある。
▲１▼ ＴＣＧ へのテストセル
▲２▼ 通常のユーザセル
通常のユーザセルは、ＳＭＬＰ（ｄ） からＳＭＵＸへ入力し、ＳＭＵＸ内のＶＣＣ にて各種付与・変換が行われ、同図に示すフォーマットとなる。各パラメータの値は、ＳＢＭＥＳＨとしては関知しないので、ここでは特に規定していない。尚、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験セルも通常のユーザセルと同等である。
ＴＣＧ へのテストセルは、ＲＤＭＵＸ よりＳＭＵＸへ入力し、やはりＳＭＵＸ内のＶＣＣ にて各種付与・変換が行われ同図のフォーマットとなる。
１０．１３ ＡＳＳＷ →ＲＤＭＵＸ（ＨＭＸ１０Ａ）
図４２１に、ＡＳＳＷからＲＤＭＵＸ へ入力するセルのフォーマットを示す。（ルートは、図２０９参照）
ＡＳＳＷからＲＤＭＵＸ へ入力するセルとしては、以下の２種類がある。
▲１▼ ＴＣＧ よりのテストセル
▲２▼ 通常のユーザセル
上記２種のいずれであっても、ＴＡＧＡ部、ＴＡＧＢ部にて対応するＳＢＭＨが接続される６２２Ｍハイウェイを指定する。また、ＴＡＧＣ部は、種別によって異なり、他パラメータと共に以下に示す。
▲１▼ ＴＣＧ よりのテストセル
・ Ｏ ：１ （「Ｏ（オー）ビット」）
・ ＵＬ ：０
・ ＣＯＭ ：０
・ ＳＩＧ ：０
・ ＶＰＩ ：０００（Ｈ）
・ ＶＣＩ ：０３ＦＡ（Ｈ） ｏｒ ０３ＦＢ（Ｈ）
・ ＴＡＧＣ ：対応するＳＢＭＥＳＨに応じて決定する（ＡＳＳＷ より近い順に０，１，２，３）
▲２▼ 通常のユーザセル
・ Ｏ ：０
・ ＵＬ ：０
・ ＣＯＭ ：０
・ ＳＩＧ ：０
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ｘｙ（Ｈ） ｘｙは発ＭＨ ＩＤ を示す（ＳＢＭＨ ：００−１Ｆ， ＧＷＭＦ ：４０−５Ｆ）
・ ＴＡＧＣ ：ａｌｌ ０
尚、ＭＥＳＨ ＭＨ 間ＰＶＣ 試験セルも通常のユーザセルと同等である。
１０．１４ ＲＤＭＵＸ（ＨＭＸ１０Ａ）→ＲＭＬＰ（ａ）（ＨＭＨ００Ａ）
図４２２に、 ＲＤＭＵＸ（ＨＭＸ１０Ａ）からＲＭＬＰ（ａ）（ＨＭＨ００Ａ） へ入力するセルのフォーマットを示す。（ルートは、図２０９参照）
ＲＤＭＵＸ は、ＡＳＳＷとのインタフェース用に設けられているだけであり、ＡＳＳＷからＲＤＭＵＸ が受けた内容を書き換えることなく、ＲＭＬＰ（ａ） へ送る。
ＴＣＧ からのテストセルも、ＲＭＬＰ（ａ） に入力するが、廃棄され、処理対象外となる。一方、０ ｂｉｔ が０である通常のユーザセル（ＭＥＳＨ−ＭＨ間ＰＶＣ 試験セルを含む）は、ＲＭＬＰ（ａ） の処理対象セルであり、そのＶＰＩ，ＶＣＩ を下に示す。
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ｘｙ（Ｈ） ｘｙ は発ＭＨ ＩＤ を示す（ＳＢＭＨ ：００−１Ｆ， ＧＷＭＦ：４０−５Ｆ）
ＶＣＩ にて発ＭＨが特定可能である。また、ＳＴ， ＳＮ， ＭＩＤ は発ＭＨにて付与されたものがそのまま入力する。
１０．１５ ＲＭＬＰ（ａ）（ＨＭＨ００Ａ）→ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ）
図４２３に、 ＲＭＬＰ（ａ）（ＨＭＨ００Ａ）からＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ） へ入力するセルのフォーマットを示す。（ルートは、図２８２参照）
ここでは、ＲＭＬＰ（ａ） がＲＤＭＵＸ より受けた内容をほとんど書き換えることなくスルーする。ＲＭＬＰ（ａ） で書き換える内容は、ＩＳＴ，ＤＭ， ＲＤＡ である。
ＩＳＴ はＳＴのコピーである。
ＲＭＬＰ（ａ） では、入力ＰＤＵ のＤＡを参照し、自ＭＥＳＨに取り込むべきものかどうかを判定している。本判定は、Ｉ−ＢＯＭ （Ｉ−ＳＳＭ も）の中のＤＡで行う。そして、その結果がＤＭ， ＲＤＡ に反映される。以下に示す。
・自ＭＥＳＨに取り込むべきＩＢＯＭ， ＩＳＳＭの場合
ＤＭ＝１
ＲＤＡ ：自ＭＥＳＨ内部に使用するためのもの（自ＭＥＳＨ内ＤＡ ＩＤ イメージ）
・自ＭＥＳＨに取り込まないＩＢＯＭ， ＩＳＳＭの場合
ＤＭ＝０
ＲＤＡ ：ｄｏｎ’ｔ ｃａｒｅ
以上はＩＢＯＭ， ＩＳＳＭに対してのものである。ＩＣＯＭ，ＩＥＯＭではＤＭ，ＲＤＡ 共に（取り込む、取り込まないに関わらず）「ｄｏｎ’ｔ ｃａｒｅ」である。
ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験用のセルには、特定試験ＤＡを用いたものと、割付け済ＤＡを用いたものとの２種がある。前者の試験セルのＩＢＯＭのＲＤＡ は、ここではＩＦＦ（Ｈ）となる。
１０．１６ ＬＰ−ＣＯＭ（ＨＬＰ０２Ａ） →ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ）
図４２４に、ＬＰ−ＣＯＭ（ＨＬＰ０２Ａ）からＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ） へ入力するセルのフォーマット示す。（ルートは、図２０９参照）
ＬＰ−ＣＯＭからＲＭＬＰ（ｂ） へ入力するのは試験セルであり、以下の２種類がある。
▲１▼ ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験
▲２▼ 診断
▲１▼はマスタ時、▲２▼はＯＵＳ 時（アウト・オブ・サービス状態）にそれぞれ行われる。
ＶＰＩ， ＶＣＩについて以下に示す。
▲１▼ ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験時
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ＦＦ（Ｈ）
▲２▼ 診断時
・ ＶＰＩ ：０３Ｆ（Ｈ）
・ ＶＣＩ ：０３ｘｙ（Ｈ） ｘｙは、ＭＨ ＩＤ を示す。（ＳＢＭＨ ：００−１Ｆ， ＧＷＭＨ ：４０−５Ｆ）
▲１▼の場合は特定ＶＣＩ とし、ＲＭＬＰ（ｂ） 内で識別する。具体的には、ＶＣＩ を０３ＦＦ（Ｈ） ＝００００ ００１１ １１１１ １１１１（Ｂ） ト設定し、下線部が１であることで認識している。
▲２▼の時は、そのセルが、あたかもある発 ＭＨ から発信された通常のユーザセルであるようにみせかける。
１０．１７ ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ）→ＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ）
図４２５に、 ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ）からＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ） へ入力するセルのフォーマットを示す。（ルートは、図２８２参照）
ＲＭＬＰ（ｂ） においては、同図に示すように、セルのヘッダ部に対して、以下に示す各種の加工が行われる。
ＩＳＴ， ＤＭ， ＳＮ は、ＲＭＬＰ（ｂ） が受けたものをスルーしている。
ＰＬは、Ｌ２ ＰＤＵ内有効データ長を示すペイロードレングスフィールド（６ ｂｉｔ） の上位４ビットの内容である。ＲＤＡ は、１０ ｂｉｔの中の下位９ ｂｉｔ が有効であり、これがＲＤＡ’である。
発ＭＨ ＩＤ（１）・（２） を用いて、発ＭＨ ＩＤ を示す。１０．１６章で示したＶＣＩ の下位８ ｂｉｔ が、通常の場合はこれを示している。本８ ｂｉｔ の上位４ ｂｉｔ が発ＭＨ ＩＤ（１）であり、下位４ ｂｉｔ が発Ｈ ＩＤ（２） である。
ＢＲＬＣ フィールドには、ＲＭＬＰ（ｂ） で求められた、本セルが向かうべきＢＲＬＣナンバー（正確には、アンビリカル・リンク・ナンバー）が付与されている。
ＲＶＣＩには、同様に、本セルの着ＳＮＩ ＩＤが付与されている。尚、ＭＥＳＨ−ＭＨ 間 ＰＶＣ試験（特定ＤＡを使用したもの）のセルの場合は、ＲＶＣＩはＦＦ（Ｈ） となる。
ＳＳＴ は、エンキャプセレーションをはずした場合（ＳＩＰに戻した場合） のＳＴが付与されている。
ＲＭＬＰ（ｂ） では、受信したＶＣＩ（発ＭＨ ＩＤ に対応している） とＭＩＤ（発ＭＨ内でユニーク） よりＲＭＩＤ（ 自ＲＭＬＰ内でユニーク） を作成し、付与する。尚、ＲＭＩＤを付与できない場合（ＥＦＭＮ ｏｒ ＥＦＭＤ がｏｎ）は、ＲＭＩＤは「ｄｏｎ’ｔ ｃａｒｅ」であり、ＲＶＣＩをＥＯ（Ｈ）とする。
１０．１８ ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ）→ＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ） ：ＭＲＩ タイムアウト・ダミーセル
図４２６に、 ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ）からＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ） で転送されるタイムアウト・ダミーセルのフォーマットを示す。（ルートは、図２８２参照）
ＲＭＬＰ（ｂ） 内では、ＭＲＩ タイムアウトチェックを行っている。そして、そのチェックにおいてＮＧ検出時には、ＮＧ通知等の目的でダミーセルを送出する。
ＲＶＣＩには、着ＳＮＩ ＩＤが入っている。（ 上位５ ｂｉｔ は ａｌｌ ０） また、ＲＭＩＤは、１０．１７章と同様である。
同図において、空白部、及びヘッダ部に続く領域の内容は「ｄｏｎ’ｔ ｃａｒｅ」である。
１０．１９ ＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ）→ＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ）
図４２７に、 ＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ）からＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ） へ入力するセルのフォーマットを示す。（ルートは、図２８２参照）
同図に示す各パラメータは、ＲＬＭＰ（ｃ） においてスルーされる。したがって、ＲＭＬＰ（ｂ） から出力された内容がそのままＲＭＬＰ（ｄ） に受け継がれる。（上記のＭＲＩ タイムアウト・ダミーセルもスルーである）
１０．２０ ＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ）→ＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭ００Ａ）
図４２８に、 ＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ）からＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭ００Ａ）へ入力するセルのフォーマットを示す。
ＨＬＰ０２Ａは、診断、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験（割付け済ＤＡ使用時）の試験セルを要している。エラーセルはＲＭＬＰ（ｄ） からは出力されない。
出ＭＩＤ は、着ＳＮＩ に対して一意の値となる様に付与される。出ＭＩＤ のための領域は１０ビットであるが、使用されるのは下位５ビットであり、上位５ビットはａｌｌ ０ である。（Ｓ−ＳＳＭとなるものに対しては、下位５ビットも ａｌｌ ０を付与する）そして、この下位５ビットが出ＭＩＤ ’である。
本部はまだエンキャプセレーションされたままである。
ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験の特定ＤＡを使用した場合は、ＲＤＡ（ＲＭＬＰ（ｄ） 入力ではＲＤＡ’）がＩＦＦ（Ｈ）である。この場合ＲＶＣＩはＦＦ（Ｈ） である。そして、これがＲＭＬＰ（ｄ） 内で判定され、該セルは出力させない。
ＨＬＰ０２Ａは、診断、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験（割付け済ＤＡ使用時）の試験セルを受信する必要がある。診断時は、ＡＳＳＷからＲＭＬＰ部に入力するユーザセルを遮断するので、それなりに試験可能である。（ＲＶＣＩを見て取り込む）また、ＭＥＳＨ−ＭＨ 間 ＰＶＣ試験（割付け済ＤＡ使用時）の場合もＲＶＣＩを見て取り込むが、これは着ＳＮＩ ＩＤである。
ＨＬＭ００Ａは、課金用にセルを受信する必要がある。課金データには着ＳＮＩ ナンバーが含まれるが、これはＲＶＣＩで判定する。
診断時には流入セルに対する課金動作を行うが、診断時はＭＥＳＨとしてＯＵＳ であり問題はない。また、ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験用セルでも課金動作を行うが、この時はＳＮＩ は閉塞されているので、課金データは無視される。
ＭＥＳＨ−ＭＨ間ＰＶＣ 試験（割付け済ＤＡ使用時）セルでも課金動作を行うが、特定ＳＡがついているので、これを手掛かりに課金データを無視する。
１０．２１ ＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ）→ＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭ０１Ａ）
図４２９に、 ＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ）からＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭ０１Ａ）へ入力するセルのフォーマットを示す。
ＨＬＰ０２Ａは、診断用の試験セル、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験（ 特定ＤＡ使用時） の試験セルを要しており、ＨＬＭＯ１Ａは、ＰＭ／ＴＭ 用セルを要している。この部分のインタフェースには、エラーセルも含む全セル（ エンキャプセレーションのまま） が出力される。
同図に示す部分は、ＲＭＬＰ（ｄ） 入力と同じである。
ＨＬＰ０２Ａは、診断、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験（ 特定ＤＡ使用時） の試験セルを受信する必要がある。診断時は、ＡＳＳＷよりＲＭＬＰ部に入力するユーザセルを遮断することによって、試験を行う。（ＲＶＣＩ を見て、試験セルを取り込む）
前述したように、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験の特定ＤＡを使用した場合は、ＲＤＡ（ＲＭＬＰ（ｄ） 入力ではＲＤＡ’） が１ＦＦ（Ｈ）である。この場合、ＲＶＣＩはＦＦ（Ｈ） である。
ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験（ 割付け済ＤＡ使用時） の時もセルが流入するが、ＨＬＰ０２Ａが本セルを受信するモードでは動作していない。また、ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験用セルでもセルが流入するが、同様に、ＨＬＰ０２Ａが本セルを受信するモードでは動作していない。
ＨＬＭＯ１Ａは、ＰＭ／ＴＭ 用にセルを受信する必要がある。ＰＭでは、発ＭＨを、ＴＭでは着ＳＮＩ を単位とするが、それぞれ発ＭＨ ＩＤ（１）・（２） 、ＲＭＣＩを手掛かりとする。
診断時には流入セルに対する各種動作を行うが、診断時はＭＥＳＨとしてＯＵＳ であり問題はない。
ＲＭＬＰ（ｂ） 入力のＶＣＩ の下位８ ｂｉｔ が発ＭＨ ＩＤ（１）・（２） にコピーされている。ＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験用セルでＰＭ／ＴＭ 動作を行わないために、該試験セルの発ＭＨ ＩＤ（１）のＭＳＢ を１とする。
ＭＥＳＨ−ＭＨ 間 ＰＶＣ試験（ 特定ＤＡ使用時） の時はＲＶＣＩがＦＦ（Ｈ） である。ＰＭ／ＴＭ 動作はこれを手掛かりにマスクする。
１０．２２ ＲＭＬＰ（ｄ）（ＨＭＨ０２） →ＲＭＵＸ（ＨＭＸ１２Ａ）
図４３０に、 ＲＭＬＰ（ｄ）（ＨＭＨ０２） からＲＭＵＸ（ＨＭＸ１２Ａ）へ入力するセルのフォーマットを示す。（ルートは、図２０９参照）
ここでのインタフェースでは、エンキャプセレーションは外されている。またエラーセルも出力されない。
ここでのセルは、１０．２０章とほぼ同様であるが、発ＭＨ ＩＤ（１）・（２） およびＢＲＬＣの領域が図示の様に特定パラメータとなっている。
００００ ００１１ １１１１の領域がＶＰＩ に相当する。すなわち０３Ｆ（Ｈ）である。また、００００ ００１１ ＲＶＣＩが ＶＣＩに相当する。
ＲＶＣＩは、着ＳＮＩ ＩＤである。すなわち、０３００−０３１Ｆ の範囲の値となる。
ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験セルは、このインタフェース部では、送出しない。具体的には、ＲＶＣＩのＭＳＢ が１であることで検出して、該試験セルであることを認識している。割付け済ＤＡの場合はＲＭＵＸへ送出され、そのセルはＡＳＳＷにも出力されてしまうが、本試験時はＳＮＩ を閉塞する。
１０．２３ ＲＭＵＸ（ＨＭＸ１２Ａ） →ＡＳＳＷ
図４３１に ＲＭＵＸ（ＨＭＸ１２Ａ） からＡＳＳＷへ出力されるセルのフォーマットを示す。（ルートは、図２０９参照）
ＲＭＵＸからＡＳＳＷへ出力するセルには、以下の３種類がある。
▲１▼ ＴＣＢ へのテストセル
▲２▼ ＢＳＧＣへのシグナリング用セル
▲３▼ 通常のユーザセル
通常のユーザセルは、ＲＭＬＰ（ｄ） からＲＭＵＸへ入力し、ＲＭＵＸ内のＶＣＣ にて各種付与・変換が行われ図４３１に示すフォーマットとなる。各パラメータの値はＳＢＭＥＳＨとしては関知しないことなので、ここでは特に規定しない。（ＳＮＩ−ＳＢＭＥＳＨ 間ＰＶＣ試験セルも同等）
ＴＣＧ へのテストセルは、ＳＤＭＵＸ からＲＭＵＸへ入力し、やはりＲＭＵＸ内のＶＣＣ にて各種付与・変換が行われ同図のフォーマットとなる。各パラメータの値は、やはりＳＢＭＥＳＨとしては関知しないことなので規定していない。
ＢＳＧＣへのシグナリング用セルについてもＳＢＭＥＳＨとしては特に関知しないので規定はしない。
１０．２４ エラーフラグ（ ＳＭＬＰ 側）
図４３２に、 ＳＭＬＰ 側におけるエラーフラグを示す。
１０．２５ エラーフラグ（ ＲＭＬＰ 側）
図４３３に、 ＲＭＬＰ 側におけるエラーフラグを示す。
１１．ソフトウエアインタフェース
１１．１ 初期設定
ＳＢＭＥＳＨ に関してソフトウェアが行う初期設定には、以下の２つがある。
▲１▼ ＭＨ−ＣＯＭ部の初期設定
▲２▼ ＬＰ部の初期設定
▲１▼はＬＡＰ 経由で、▲２▼はＩＮＦ 経由でそれぞれ行う。そして、 ＳＢＭＥＳＨ 全体として初期設定する場合は、▲１▼， ▲２▼の順に行う。
以下に各々の場合について説明する。
１１．１．１ ＭＨ−ＣＯＭ 部の初期設定
（１） ＭＨ−ＣＯＭの初期設定手順
図４３４に、ＭＨ−ＣＯＭの初期設定を説明するフローを示す。
ＭＨ−ＣＯＭ部の初期設定は、以下の手順で行う。
▲１▼ ＡＣＴ／ＳＢＹ 同時に局内ＬＡＰ を確立する。
▲２▼ ＡＣＴ／ＳＢＹ それぞれに自系リセット要求（ ＲＯＷ０：Ｄ６ ）を発行する。同時にリセット時タイマ（タイムアウト時間：１分）をスタートする。
▲３▼ ＭＨ−ＣＯＭ部は、リセット状態となり、局内ＬＡＰ は切断されるため、ＢＣＰＲは局内通信リンク断を検出する。但し、リセット時タイマがタイムアウトしない期間は、ＢＣＰＲは局内通信リンク確立要求を送出し続ける（ＢＳＧＣ からは、ＳＡＢＭが送出され続ける）
▲４▼ ＭＨ−ＣＯＭは、自身のリセットが完了した後に受信したＳＡＢＭに対してＵＡを返送する。これにより局内通信リンクが再び確立する。
▲５▼ ＢＣＰＲは、ＣＯＭ−ＥＭＳＣＮ 読出要求コマンド（ＣＯＭ−ＥＭＳＣＮ−ＲＤ−ＲＱ） を発行する。これに対するレスポンスが、ＭＨ−ＣＯＭより返送される（ＣＯＭ−ＥＭＳＣＮ−ＤＡＴ−ＲＰ）。この時点では、Ｅ−ＭＳＣＮは全てマスクとなっているので、ＢＣＰＲの受信するＥＭＳＣＮ ビットは、ａｌｌ ＯＫである。
▲６▼ ＢＣＰＲはＣＯＭ−Ｅ−ＭＳＤ によりマスクパターンの設定を行う（ＲＯＷ １８０〜１９５）。
▲７▼ ＢＣＰＲは，必要に応じて、ＣＯＭ−Ｅ−ＭＳＤ により閾値の設定を行う（ＲＯＷ ３６ 〜５１） 。
▲８▼ リセットが完了する前にリセット時タイマがタイムアウトした場合は、再設定は行わず障害とする。
（２） 局内通信
図４３５を参照しながら、局内通信について説明する。また、図４３６に局内通信用セルのＶＰＩ／ＶＣＩ 値の例を示す。
局内通信には簡易ＬＡＰ 手順を用いる。ＭＨ−ＣＯＭに関するＥ−ＭＳＤ／Ｅ−ＭＳＣＮ、装置制御は、全てこの簡易ＬＡＰ 手順によって処理される。ＬＰ， ＬＰ−ＣＯＭの制御は一切行わない。
ＢＳＧＣ−ＭＨ−ＣＯＭ 間には、論理的には１本の通信リンクが設定される。但し、ＭＨ−ＣＯＭは二重化されているので、両系がそれぞれ１本づつの通信リンクを持つ。
同図に示すように、ＢＳＧＣ→ＭＨ−ＣＯＭ， ＭＨ−ＣＯＭ→ＢＳＧＣともに、片系のハイウェイに両系の局内通信用セル（簡易ＬＡＰ をＡＴＭ セル化したもの）が流れている。
ＢＳＧＣ→ＭＨ−ＣＯＭのセルは、両系でＶＣＩ 値が異なっている。この値は系によって固定の値となっている。ＭＨ−ＣＯＭは、ＶＣＩ 値により自系用局内通信セルのみを取り込み、他系用セルは廃棄される。
ＭＨ−ＣＯＭ→ＢＳＧＣのセルは両系で同一のＶＣＩ 値をもつが、ＡＴＭ ヘッダ内のＣＯＭ ｂｉｔが系により異なっている（あるハイウェイに対して、その系用の局内通信セルであればＣＯＭ ＝１、他系用セルであればＣＯＭ ＝０）。ＢＳＧＣは、ＣＯＭ ｂｉｔ により自分が終端すべきセルのみを終端し、他系用セルは廃棄される。
ＢＳＧＣは、ＡＳＳＷのサイド０，１ 両方に収容可能である。ＳＢＭＥＳＨは、ＡＳＳＷのサイド０，１ 両方に接続されているが、局内通信リンクが設定されるのは、サイド０ のＢＳＧＣに対してのみである。図４３７にその様子を示す。
ＳＢＭＥＳＨは、１本の６２２Ｍｂｐｓ ハイウェイに最高４台までカスケード接続（いもづる接続）される。１ハイウェイに対して複数のＳＢＭＥＳＨが接続される場合、局内通信リンクはＳＢＭＥＳＨ毎に設定される。この時、ＢＳＧＣ→ＭＨ−ＣＯＭの局内通信用セルのＶＰＩ／ＶＣＩ 値は全て同じであるが、ＴＡＧＣ値が装置毎に異なる。
ＭＨ−ＣＯＭは、自分が収容されているＳＢＭＥＳＨのシェルフ・ナンバーにより自分の取り込むべきセルのＴＡＧＣ値（タグ Ｃ）を得て、該当するセルのみを取り込む。
以上のように、ＭＨ−ＣＯＭは、ＴＡＧＣ値によりカスケード接続時の動作を決定する。ＡＴＭ 制御内のＵＬは使用しない（“０”固定とする）
ＳＢＭＥＳＨのシェルフ・ナンバーは、ＳＢＭＥＳＨ１台の単独構成の場合をｓｈｅｌｆ Ｎｏ． ＝０とし、以下、ＳＢＭＥＳＨを１台拡張する毎に＋１ した値を割り当てる。シェルフ・ナンバーとそのシェルフに関するＢＳＧＣ→ＭＨ−ＣＯＭ局内通信用セルのＴＡＧＣ値は、図４３８に示すように、一致する。
（３） 専用線の設定
ＳＮＩ →ＭＥＳＨ間、ＭＥＳＨ→ＭＨ間、ＭＥＳＨ→ＳＮＩ 間は全て専用線（ＰＶＣ ）で接続する。専用線の設定は初期設定終了直後に行う。専用線のＶＰＩ， ＶＣＩについては２章に示してあるので、以下にタグ部について示す。
・ ＳＮＩ →ＭＥＳＨ間
この部分は、タグにより該ＳＮＩ を収容するＳＢＭＥＳＨを「狙い撃ち」にする。（ＴＡＧＡ， ＴＡＧＢにて、所定のＳＢＭＥＳＨが接続されている６００Ｍハイウェイを指定しているものとする。）
図４３９に、ＳＢＭＥＳＨを指定するＭＥＳＨ入力セルのタグ部を示す。ＢＲＬＣ内のＳＮＩ からは、所定のタグを用いてホストまで導き、ホスト内でＭＥＳＨに導く時に上記タグを付与する。
・ ＭＥＳＨ→ＭＨ間
この部分は、ＳＢＭＥＳＨ（０〜３）の「狙い撃ち」ではなく、ＳＢＭＨの「狙い撃ち」である。すなわち、ＴＡＧＡ， ＴＡＧＢにて対応するＳＢＭＨの６００Ｍハイウェイを指定する。図４４０に、特定のＳＢＭＨを指定するセルのタグ部を示す。
・ ＭＥＳＨ→ＳＮＩ 間
この部分は、タグによりＳＮＩ を「狙い撃ち」にする。詳細は省略する。
上記以外にタグを使用した定期試験用パスのためのＶＣＣ 設定も必要となる。この試験に用いる試験セル用パスのＶＣＣ 設定については試験開始・終了時に、その都度設定・開放が行われる。
１１．１．２ ＬＰ部の初期設定
ＬＰ部は、オンライン動作起動を受けて各種処理を開始する。これに対し、加入者データ等がＬＰ部に送られるのはその後である。従って、この間に各種エラー（ハード的なものではなく、プロトコルパフォーマンスモニタ等に関するもの）が生ずる可能性がある。これを防ぐために、ソフト的な処理を行う。以下、該処理について、図４４１を参照しながら説明する。
同図に示す統計時刻情報登録▲１▼は、ＬＰ部からのオンライン動作応答ステータスに対して送られるものであり、同▲２▼は、１５分毎に送られるものである。なお、▲２▼以降は図示していないが１５分毎に送られる。また、▲１▼と▲２▼の間は０分以上、１５分未満で可変である。
上述の様に、オンライン動作起動から加入者データ、各種局データの登録が完了するまでの期間（同図の期間３においては、正常なセルがＳＢＭＥＳＨに対し入力しているにも関わらず、加入者データ、局データが設定されていないために、プロトコル・パフォーマンス・モニタやネットワーク・データコレクションに関するエラーが生ずる可能性があり、エラーカウントが行われ、それがＴＣＡ を発生する可能性がある。エラーの種類によってはそのエラー・ログがファームウェアからソフトに対して送出される可能性もある。したがって、ソフトは、期間３でのエラー・ログを無視し、期間５のエラー・ログを正しい記録として処理する。
また、期間３におけるエラーカウントは信用出来ないので、統計時刻情報登録▲２▼（ 正確には収集面切り換え） までの間（同図の期間４）における各種カウント値、ＴＣＡ も無視すること。
・ 加入者データ登録について
加入者データ登録コマンドは、ＳＮＩ を単位としており、あるＳＢＭＥＳＨに対してはそれが収容しているＳＮＩ 数分（ｍａｘ． ３２回） 送られる。
ファームウェアは、デフォルトとして全ＳＮＩ 閉塞とする。そして、本コマンドを送ってきた加入者に対しては、自ＳＢＭＨに収容されている加入者であるものとして、閉塞を解除する。これは、処理要求が「追加・変更」を示している時の処理であり、運用中に処理要求が「削除」である本コマンドを受信した場合は、対応ＳＮＩ を閉塞する。尚、１個で複数ＳＮＩ の閉塞・閉塞解除が指定可能なＳＮＩ 閉塞登録コマンド・ＳＮＩ 閉塞解除コマンドもある。これらのコマンドも受付け、それなりにＳＮＩ の閉塞・閉塞解除を行うのが、これらのコマンドは原則してＳＮＩ の削除・追加時には使用せず、運用中に何かの要因で一時的にＳＮＩ を閉塞する時、またはそれを解除する時に使用する。
また、本コマンドでは１ＳＮＩ 当たり、１６種の個別アドレス、４８種のグループアドレス、１２８種のスクリーニングアドレス、１６種のブロッキングキャリアを設定可能である。
ＧＡＩＤは、ＳＮＩ にまたがって（更に言えば、ＭＥＳＨ， ＭＨ にもまたがって同一ＳＳ内で）同一ＧＡであれば、同一ＧＡＩＤを付与する。
初期設定時には、上述の様に収容全ＳＮＩ 分の設定を行うが、運用中のＳＮＩ の追加・削除時には、対応するＳＮＩ に関するもののみを本コマンドにより設定する。また、運用中のあるＳＮＩ に対する各種パラメータ変更時も、対応するＮＳＩ に関するもののみを本コマンドにより設定する（該コマンドは、変更すべきパラメータは変更し、そうでないパラメータは書き換えることなく送出する）が、個別アドレス、グループアドレスの削除時に注意点があるので以下に示す。
一例として、個別アドレスとしてＡ，Ｂ，Ｃ，Ｄ を登録していた時にＣ を削除する場合の例を図４４２に示す。
通常なら、Ｃ に対応していた箇所にＤ を詰めるイメージとなるが、実際は、同図の様に削除するＣ の部分はａｌｌ ０ に入れて送出する。この制約は、個別アドレス、グループアドレスに対するものであり、スクリーニングアドレス、ブロッキングキャリアに関しては削除時は「詰める」。
上記制約は課金部に起因している。前例でＣ をａｌｌ ０ とせず、即座にＤ を詰めた場合は、課金部のハードの構成より、それ以降、次の課金データのソフトへの送出までの間、Ｃ に対する課金データとＤ に対するそれとの区別がつかなくなるためである。逆の見方をすれば、一旦Ｃ をａｌｌ ０ とし、Ｃ に対する課金データを吸い上げた後では、ａｌｌ ０ としていた部分に新たなアドレスを登録することは可能である。
運用中に加入者データ登録コマンドによりＳＮＩ の追加・削除・既存ＳＮＩ の個別アドレス等のパラメータ変更を行った場合も、初期設定時と同様にプロトコルパフォーマンスモニタ等に関するエラーが生ずる可能性があり、これによりＴＣＡ が発生したり、種別によってはログが上がることもある。このため、初期設定時のエラーはソフト的に無視する。
これに対し、上記の運用中の追加・削除等の場合は、ある意味ではエラーとなって当たり前であり、そう大量のエラーも発生しないであろうことより、これはそのままエラーと認識し、ＴＣＡ やログも容認するものとする。
・ 各種局データ登録について
局データの登録は、以下のコマンドを用いて行う。
（１） 局データ（個別）登録コマンド
（２） 局データ（グループ）登録コマンド
（３） 局データ（ＭＨ）登録コマンド
（４） 局データ（ＧＷＭＨ）登録コマンド
（５） 局データ（局内局番）登録コマンド
（６） 局データ（β）登録コマンド
（１） 局データ（ 個別） 登録コマンド
本コマンドの単位はＳＢＭＥＳＨであり、コマンド内のパラメータ（ＭＨＡＴ ＋ ＭＨＩＤ ＋ＭＥＳＨＩＤ） で特定されるＳＢＭＥＳＨがサポートしてる個別アドレスが通知される。よって、あるＳＢＭＥＳＨの初期設定時には、該ＳＢＭＥＳＨに対して該ＳＢＭＥＳＨも含めてＳＳ内の全てのＳＢＭＥＳＨに関する本コマンドを送出する。ＳＳ内に３２個のＭＨが有り、各ＭＨがそれぞれ４個のＳＢＭＥＳＨのイモヅル構成の時は、該ＳＢＭＥＳＨに対し１２８回のコマンド送出となり、システムとしての初期設定では全部で１２８^２ 回の送出となる。
あるＳＢＭＥＳＨに収容されるＳＮＩ の個別アドレスについて変更が生じた場合は、全ＳＢＭＥＳＨに対し本コマンドで変更を通知する。
複数のコマンドの中でパラメータ（ＭＨＡＴ ＋ＭＨＩＤ＋ＭＥＳＨＩＤ） 、加入者識別子が使用されるが、この様に複数のコマンドの中で共通して使用されるパラメータは、共通した認識で付与する。
アドレス識別子は、（ＭＨＡＴ ＋ＭＨＩＤ＋ＭＥＳＨＩＤ＋加入者識別子） で指定されるＳＮＩに割り付けた個別アドレスに対する識別子である。
加入者データ登録コマンドの中の個別アドレス指定部では、１６個の個別アドレスを指定可能であるが、該ＳＮＩ に対する該コマンドメッセージ内で最初に指定する個別アドレスの識別子を０とし、以下指定順に１，２，・・・，１５とする。
尚、本コマンドは，ＳＭＬＰの中のルーティングテーブルの設定に使用する。この場合、１つの方法として、ルーティングテーブルにおいて全ＤＡの解析を行う。ここで、システム構成によっては、コマンド送出回数を減らすことができる。たとえば、ルーティングテーブルが、４ ＳＢＭＨ× ４ ＳＢＭＥＳＨ ×３２ ＳＮＩ×４ ＩＡ分のサポートしか行わない場合を考える。
システムが３２ＳＢＭＨを収容し、各ＳＢＭＨが４ＳＢＭＥＳＨからなっていても、ＭＨＩＤが０〜３のものとしかテーブルに設定されないのであるから、あるＳＢＭＥＳＨには４ ＳＢＭＥ×４ ＳＢＭＥＳＨ＝１６回のコマンド送出だけでいいはずであり、システムトータルとしても１６×１２８ 回のコマンド送出で良い。各コマンドで定義する個別アドレス数も３２ ＳＮＩ×４ ＩＡ＝１２８ 個で良い。
また、例えばシステム内にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ の６つのＳＢＭＨがあり、それらの中ではＡ，Ｂ，Ｃ，Ｄ のグループ内、Ｅ，Ｆ のグループ内でのトラフィックが多く、両グループ間でのそれは余り多くない場合があったとする。この場合、機械的に全ＭＨに対してＡ，Ｂ，Ｃ，Ｄ の４つのＳＢＭＨに関するＩＡを本コマンドで送ると、Ａ，Ｂ，Ｃ，Ｄ グループ内のものはＤＡの「狙い撃ち」が可能だが、Ｅ，Ｆ グループ内のものはそれが出来ずにブロードキャストになる。この様な時は、Ａ，Ｂ，Ｃ，Ｄ に対してはＡ，Ｂ，Ｃ，Ｄ，の４つのＳＢＭＨに関するＩＡを本コマンドで送り、Ｅ，Ｆ に関してはＥ，Ｆ の２つのＳＢＭＨに関するＩＡを本コマンドで送ると、Ｅ，Ｆ グループ内のものも「狙い撃ち」が可能となり、全体としてブロードキャストを減らすことができる。
（２） 局データ（グループ）登録コマンドについて
本コマンドは、ＧＡＩＤとグループアドレスの対応を通知する。ただし、ＳＢＭＥＳＨでは本を使用しないので、ＳＢＭＥＳＨには送出する必要はない。
（３） 局データ （ＭＨ） 登録コマンドについて
本コマンドは、あるＳＢＭＥＳＨに対し、該ＳＢＭＥＳＨと各（自分も含む）ＳＢＭＨ， ＧＷＭＨとの間（ＳＭＬＰ →ＲＭＬＰのイメージ） での帯域を与えるものである。（同時に、各ＳＢＭＨ， ＧＷＭＨの実装／未実装情報も与える）また、１ＳＢＭＥＳＨには１回の送出となる。
あるＳＢＭＥＳＨに送出する本コマンドと、別のＳＢＭＥＳＨに送出する本コマンドでは、各ＳＢＭＨ，ＧＷＭＨの実装／未実装情報の部分は同一になるが、帯域を与える部分は通常は異なる。
帯域に変更が生じた時は、関係ＳＢＭＥＳＨにのみ本コマンドで通知する。本コマンドでは変更部のみの通知は出来ないので、必然的に変更のない部分についても通知する。また、ＳＢＭＨ， ＧＷＭＨの増減設があった場合は、全ＳＢＭＥＳＨに本コマンドで通知する。
初期においては、ソフトはＭＥＳＨ−ＭＨ 間の帯域制御を行わず、全バスが１５５Ｍフル帯域となるが、その場合でもそれなりに本コマンドを送出する。本コマンドでは帯域のみならず、ＭＨの実装情報についてもＭＥＳＨへ通知するので、ファームウェアがデフォルトで動作することはできない。
（４） 局データ（ＧＷＭＨ） 登録コマンドについて
本コマンドは、ＧＷＭＨとそのＧＷＭＨ配下のＬＡＴＡ内局番（及びそのＬＡＴＡ内局番ＩＤ） の対応を通知するものであり、全ＳＢＭＥＳＨに対して同一の内容のコマンドが送出される。ここで、ＧＷＭＨ配下のＬＡＴＡ内局番とは、同一ＬＡＴＡ内ではあるが、別ＳＳに割り付けられている局番である。自ＳＳ内の局番は含まない。その様な局番は次項に示す局内局番として定義する。
本コマンドは、各ＳＢＭＥＳＨに対して１回の送出となる。また、変更が生じた場合は、全ＳＢＭＥＳＨに対して変更分を通知する。尚、本コマンドでもＳＭＬＰの中のルーティングテーブルの設定に使用する。１コマンドで、最大５１２種のＬＡＴＡ内局番を通知することが可能で、該５１２種とＧＷＭＨＩＤとの対応は自由であるコマンド・フォーマットとしている。ただし、ルーティングテーブルがサポートする局番の数が少ない場合には、コマンド長の削減を行うことも可能である。
（５） 局データ（局内局番）登録コマンドについて
本コマンドは、局内局番とその局内局番ＩＤの対応を通知するものであり、全ＳＢＭＥＳＨに対して同一内容のコマンドが送出される。
本コマンドは、各ＳＢＭＥＳＨにに対して１回の送出となる。また、変更が生じた場合は、全ＳＢＭＥＳＨに対して変更分を通知する。
（６） 局データ（β）登録コマンドについて
本コマンドは、あるＳＢＭＥＳＨに論理的に収容されているＳＮＩ が、物理的にはＢＲＬＣ配下にある場合、ＢＲＬＣナンバー、アンビリカル・リンク・ナンバーと該アンビリカルリンク上のトラフィックの規制値であるβの対応を通知するものである。
本コマンドは、各ＳＢＭＥＳＨに対して１回の送出となるが、個々のＳＢＭＥＳＨへの通知内容は異なる。また、変更が生じた場合は、関連ＳＢＭＥＳＨに対して変更分を通知する。本設定がない場合は、ＳＢＭＥＳＨはデフォルト値（β＝１）で動作する。
１１．２ ＩＮＳ 処理（インサービス化処理）
本項では、ＭＨ−ＣＯＭ部のＩＮＳ 処理とＬＰ部のＩＮＳ 処理についてそれぞれ示す。ここで言うＩＮＳ 処理とは、ＯＵＳ （アウトオブサービス状態）だった系を、ＩＮＳ （インサービス状態）に組み込む処理である。
１１．２．１ ＭＨ−ＣＯＭのＩＮＳ 処理
ＭＨ−ＣＯＭのＩＮＳ 処理を、図４４３を参照しながら説明する。
ＭＨ−ＣＯＭのＩＮＳ 処理は、マスタ系ＶＣＣ テーブルの内容を、ＩＮＳ 化される系のＶＣＣへコピーする操作が主な処理である。以下にその手順を示す。ＩＮＳ 化に際し、組み込み診断は行わない。なお、ＩＮＳ 処理は、これからＩＮＳ 化するＯＵＳ 系に障害がない状態で行う。また、初期設定は完了し、局内通信リンクは確立しているものとする。
▲１▼ ＢＣＰＲは、ＡＣＴ， ＯＵＳ両系に対して、ＶＣＣ コピー要求コマンド（ＶＣＣ−ＣＰ−ＲＱ） を発行する。
▲２▼ ＡＣＴ 系ＭＨ−ＣＯＭは、ＶＣＣ−ＣＰＹ−ＲＱ受信後自系μＰ−ｂｕｓ をＯＵＳ 系にも接続し、ＳＩＣ経由の系間通信によりＯＵＳ 系に対してＶＣＣ コピー要求を通知する。更に、ＢＣＰＲに対してＶＣＣ−ＣＰＹ−ＲＱに対するＡＣＫ を返送する。
ＯＵＳ 系ＭＨ−ＣＯＭは、ＢＣＰＲからＶＣＣ−ＣＰＹ−ＲＱを受信し、更に系間通信によりＡＣＴ 系よりＶＣＣ コピー要求を受信すると、自系ＶＣＣ をバスより分離する（これによりＡＣＴ系μＰ−ｂｕｓ のＩ／Ｏ 空間にＯＵＳ 系ＶＣＣ が見えるようになる）。その後、ＢＣＰＲへＡＣＫを返送する。
▲３▼ ＡＣＴ 系μＰ は、ＶＣＣ コピーを開始する（自系ＶＣＣ の設定内容を順次リードし自系ｂｕｓ に見えている他系ＶＣＣ にライトする）。コピー元のＶＣＣ のリード内容がテーブル未設定となっていればそのアドレスについてはコピーを行わず、次のアドレスをリードする。
ＢＣＰＲは、両系のＭＨ−ＣＯＭからＶＣＣ−ＣＰＹ−ＲＱに対するＡＣＫ を受信した後は（つまり、ＶＣＣ コピー中）ＡＣＴ系ＶＣＣ に対してのみ、ＶＣＣ−ＳＥＴ−ＲＱを送出する（通常は、両系同時発行である）。
▲４▼ ＶＣＣ コピーが終了すると、ＡＣＴ 系ＭＨ−ＣＯＭは、ＢＣＰＲに対してＶＣＣ コピー完了通知（ＶＣＣ−ＣＰＹ−ＣＭＰ） を送出する。ＶＣＣ−ＣＰＹ−ＣＭＰ に対するＡＣＫ をＡＣＴ 系ＭＨ−ＣＯＭが受信すると、ＯＵＳ 系ＭＨ−ＣＯＭへ系間通信によりＶＣＣ コピー終了通知を行う。
ＢＣＰＲは、ＡＣＴ 系ＭＨ−ＣＯＭからのＶＣＣ−ＣＰＹ−ＣＭＰ を受信し、それに対するＡＣＫ を発行した直後から両系に対してＶＣＣ−ＣＰＹ−ＲＱを発行する。
▲５▼ ＯＵＳ 系ＭＨ−ＣＯＭは、系間通信によりＡＣＴ 系ＭＨ−ＣＯＭからＶＣＣ コピー終了通知を受信した後、ＢＣＰＲに対してＶＣＣ−ＣＰＹ−ＣＭＰ を送出する。ＢＣＰＲからＶＣＣ−ＣＰＹ−ＲＱに対するＡＣＫ が受信された後、自系ＶＣＣ を自系μＰ−ｂｕｓ 配下は切り戻し、系間通信でＡＣＴ系ＭＨ−ＣＯＭに対してＶＣＣ コピー終了通知を発行する。ＡＣＴ 系ＭＨ−ＣＯＭはＯＵＳ 系からのＶＣＣ コピー終了通知を受信した後、自系ｂｕｓ を他系ｂｕｓ から切り離す。
上記▲１▼〜▲５▼の処理により、ＯＵＳ 系はＩＮＳ 状態となる。
１１．２．２ ＬＰ部のＩＮＳ 処理
本手順は「１１．１．２ ＬＰ部の初期設定手順」において、両系に行っていた手順をＩＮＳ 化しようとしている系に対してのみ行うものであり、障害監視の開始時期等については１１．１．２章に示したものと同じである。
１１．３ 障害監視・系切り換え
ＳＢＭＥＳＨに関してソフトウェアが検出する障害には以下の５種がある。
▲１▼ ＭＨ−ＣＯＭ部との間のＬＡＰ リンクに関するもの
▲２▼ ＬＰ部との間のＩＮＦ を使用した通信に関するもの
▲３▼ ＭＨ−ＣＯＭ部内のＭＳＣＮ
▲４▼ ＬＰ部内のＭＳＣＮ
▲５▼ ＬＰ部ヘルスチェックに関するもの
以下に各々の場合について説明し、系切り換えについてはその後でまとめて示す。
１１．３．１ ＭＨ−ＣＯＭ部の障害監視
ＭＨ−ＣＯＭの障害は、全て局内通信用ＬＡＰ によりＢＳＧＣ経由でＢＣＰＲへ通知される。簡易ＬＡＰ 経由で通知される障害情報をＥ−ＭＳＣＮと呼ぶ。
ＭＨ−ＣＯＭの障害には、自系Ｅ−ＭＳＣＮによりＢＣＰＲへ通知を行う種類のものと、他系Ｅ−ＭＳＣＮ経由で通知を行うものとがある。自系Ｅ−ＭＳＣＮでは通知のしようのない障害、または通知しても信用できない障害に関しては、他系Ｅ−ＭＳＣＮに収容される。この種の障害としては、以下の３つがある。
・ μＰ 障害（ウォッチドッグタイマ）
・ 電源障害（フューズ断／ＯＢＰ異常）
・ 局内通信処理部障害（ＥＧＣＬＡＤ−ＬＳＩ 障害／ シグナリング ＤＭＸ 障害）
ＡＣＴ 系（アクティブ系）で障害が発生した場合は、ＡＳＳＷの系切り換えを行い、旧ＡＣＴ 系を障害閉塞すると同時に、診断を起動する。一方、ＳＢＹ 系（スタンバイ系）で障害が発生した場合は、ＡＳＳＷの系切り換えを行わず、ＳＢＹ 系を障害閉塞すると同時に、診断を起動する。図４４４に、ＭＨ−ＣＯＭ部の障害時の動作について示す。
１１．３．２ ＭＨ−ＣＯＭ障害通知・処理のシーケンス
以下に、ＭＨ−ＣＯＭの障害通知・処理シーケンスについて述べる。
（１） 差分通知
ＭＨ−ＣＯＭの障害は、Ｅ−ＭＳＣＮにて差分通知で行われる。ＢＣＰＲは、たとえば定期的にＥ−ＭＳＣＮリードコマンドを送出して自分からＥ−ＭＳＣＮデータを収集するのではなく、障害の発生した時に個々の障害発生に基づいて、ＭＨ−ＣＯＭから通知が行われる。障害が復旧した場合も同様である。つまり、Ｅ−ＭＳＣＮのビットに変化が発生した時にのみ、ＢＣＰＲに対して通知を行う。また、Ｅ−ＭＳＣＮにはマスクパターン（Ｅ−ＭＳＤ によりＢＣＰＲから設定される）もあり、マスクされているＥ−ＭＳＣＮビットに関しては変化が発生しても通知を行わない。
但し、ＢＣＰＲから任意の時刻でＥ−ＭＳＣＮを読み出すことを可能とするために、ＣＯＭ−Ｅ−ＭＳＣＮ−ＤＡＴ−ＲＱ コマンドも用意されている。本コマンドによりリードされるＥ−ＭＳＣＮに関してはマスクがかからない。
（２） 障害処理シーケンス
障害処理のシーケンスは、その障害が自系Ｅ−ＭＳＣＮで通知されるものか、他系Ｅ−ＭＳＣＮで通知されるものか、障害発生系はＡＣＴ かＳＢＹ かにより異なってくる。以下に各場合の障害処理シーケンスを図示する。
▲１▼ 自系Ｅ−ＭＳＣＮで通知される障害が、ＳＢＹ 系で発生した場合
▲２▼ 自系Ｅ−ＭＳＣＮで通知される障害が、ＡＣＴ 系で発生した場合
▲３▼ 他系Ｅ−ＭＳＣＮで通知される障害が、ＳＢＹ 系で発生した場合
▲４▼ 他系Ｅ−ＭＳＣＮで通知される障害が、ＡＣＴ 系で発生した場合
上記▲１▼〜▲４▼を、それぞれ図４４５〜図４４８に示す。
１１．３．３ ＬＰ部との間のＩＮＦ を使用した通信に関する障害
ＳＢＭＥＳＨ−ＡとＢＣＰＲ間は、図４４９に示すように、ＩＮＦＴ，ＩＮＦＡ経由でインタフェースする。
ここで言う障害は、上記ＳＢＭＥＳＨとＩＮＦＡの間でのものであり、ＢＣＰＲ， ＩＮＦＴ， ＩＮＦＡ（ＳＢＭＥＳＨに対向している部分以外）の正常性は保証されているものとする。
以下に対処概念を示す。尚、ＤＭＡ に関する障害に関しては、ＩＮＦ ＭＳＣＮに表示される。基本的にはソフトウェアとＢＳＧＣとのＩＮＦ を使用した通信に関する障害監視と同等であり、ＯＵＳ， ＡＬＭ ｌａｍｐ の制御タイミングについても同等となる。
・マスタ系ＬＰ部との間での通信に関して障害を検出した場合
ＳＢＭＥＳＨのＬＰ部の系切り換えを行う。旧マスタ系ＬＰ部はＯＵＳ とし、診断を起動する。
・スレイブ系ＬＰ部との間での通信に関して障害を検出した場合
スレイブ系ＬＰ部をＯＵＳ とし、診断を起動する。
ソフトからのコマンドに対してＳＢＭＥＳＨが返送するステータスには、その中に要因コードを含むものがあるが、ＢＳハード的な障害を本パラメータにて通知することはしない。
１１．３．４ ＬＰ部内のＭＳＣＮにて発見する障害
ＬＰ部内にある各種チェッカのチェック結果はＩＮＦ 経由でソフトウェアに通知する。
ＭＳＣＮポイントとしては、大きく分けると、以下の４点がある。
▲１▼ ＭＨ−ＣＯＭ部、ＬＰ部の系間交絡に関するポイント
▲２▼ ▲１▼以外のＮＧまたはポイント
▲３▼ ▲１▼、▲２▼以外のポイント
▲４▼ 詳細ポイント
上記▲１▼， ▲２▼， ▲３▼は、ＩＮＦ ＭＳＣＮ ３２ ｂｉｔ に収容されている。ＩＮＦ ＭＳＣＮ ３２ ｂｉｔ を図４５０に示す。▲４▼はＩＮＦ ＭＳＣＮではなく、詳細ＭＳＣＮである。
ＩＮＦ ＭＳＣＮ ３２ ｂｉｔ 中で障害等を通知する場合は、ＣＣ（ソフト）に対してはＩＮＦ割り込みが発生する。
上記▲１▼は系間交絡に関するチェック結果である。このチェックの概念を図４５１に示す。
ＭＨ−ＣＯＭ部のＤＭＵＸよりＬＰ部に対する交絡は、ＭＨ−ＣＯＭ部より両系のＬＰ部へ、それぞれ独立してデータ、クロックを送出するのが本来の形態であるが、物理的制約（コネクタネック等）により、図４５１に示す方式をとっている。
ＭＨ−ＣＯＭ部のＤＭＵＸブロックより、ＬＰ部に伝送されたデータ、クロックについてのチェッカが図中のＣＫａＨ， ＣＫａＭである。末尾のＨ，Ｍ は、それぞれ自系（Ｈｏｍｅ）ＭＨ−ＣＯＭ部・他系（Ｍａｔｅ）ＭＨ−ＣＯＭ部からのデータ、クロックについてのものであることを示している。
ＩＮＦ ＭＳＣＮ中のビット・ナンバーとの対応は以下の通りである。
ＣＫａＨ：ｂｉｔ ２１， ２０， １３， １２
ＣＫａＭ：ｂｉｔ １９， １８， １１， １０
ＬＰ部より、ＭＨ−ＣＯＭ部のＭＵＸ ブロックに伝送されたデータ、クロックについてのチェッカが図中のＣＫｂＨ，ＣＫｂＭ である。末尾のＨ，Ｍ の意味付けは上と同様である。これらのチェッカはＭＨ−ＣＯＭ部内に存在するが、そのチェック結果は該データ、クロックの送出元のＬＰ部に送り返され（例えば、ＭＨ−ＣＯＭ部 ＃０ ＣＫｂＭでのチェック結果はＬＰ部 ＃１ へ送り返される）、ＩＮＦ ＭＳＣＮに収容される。
ＩＮＦ ＭＳＣＮ中のビット・ナンバーとの対応は以下の通りである。
ＣＫｂＨ：ｂｉｔ １７， １６， ０９， ０８
ＣＫｂＭ：ｂｉｔ １５， １４， ０７， ０６
ＬＰ部のクロックはＬＰ部の中のＰＬＬ にて作成するが、これは最終的にはＭＨ−ＣＯＭ部のクロックに同期する必要がある。このため、ＭＨ−ＣＯＭ部よりＬＰ部内のＰＬＬ にソースクロック（６４ｋ） を与えており、本クロックの系間交絡が存在する。そして、ＬＰ部にて両系のＭＨ−ＣＯＭ部からのソースクロックをそれぞれチェックしている。
ＩＮＦ ＭＳＣＮ中のビット・ナンバーとの対応は以下の通りである。
ＣＫａＨ：ｂｉｔ ０１
ＣＫａＭ：ｂｉｔ ００
上記▲１▼に関係するｂｉｔ は、前述したように、各ＳＭＢＥＳＨ片系当たり１８ビットあり、両系では３６ビットになる。そして、これら３６ビットを以下に示す４ビットずつの９グループに分け、個々のグループにて判定を行う。
グループ（１） ０系、１系のｂｉｔ １７， １５
グループ（２） ０系、１系のｂｉｔ １６， １４
グループ（３） ０系、１系のｂｉｔ ０９， ０７
グループ（４） ０系、１系のｂｉｔ ０８， ０６
グループ（５） ０系、１系のｂｉｔ ２１， １９
グループ（６） ０系、１系のｂｉｔ ２０， １８
グループ（７） ０系、１系のｂｉｔ １３， １１
グループ（８） ０系、１系のｂｉｔ １２， １０
グループ（９） ０系、１系のｂｉｔ ０１， ００
通常の障害であれば、同時に２つ以上のグループにまたがったＮＧが発生することはない。ただし、ＭＨ−ＣＯＭ部のパワー障害の場合は、これが有りうる。例えば、ＭＨ−ＣＯＭ部 ＃０ のパワー障害であれば、該部へのＬＡＰ リンクが切れる。もしくはＭＨ−ＣＯＭ部 ＃１ 経由のＭＳＣＮで判明するので、そちらを参照の上で処理を行う。以下に各グループに分けて系再構成について示す。
・グループ（１） の場合
図４５２（ａ） に示すように、あるＭＨ−ＣＯＭ部（＃０ ）内の２個のポイントがＮＧの場合は、該ＭＨ−ＣＯＭ部の障害と考える。したがって、該ＭＨ−ＣＯＭ部がマスタの場合はＭＨ−ＣＯＭ部の系切り換えを行い、旧マスタ系をＯＵＳ とし、診断を起動する。該ＭＨ−ＣＯＭ部がスレーブの場合はＯＵＳ とし、診断を起動する。
図４５２（ｂ） に示すように、あるＬＰ部（＃０ ）に対応する２個のポイントがＮＧの場合は、該ＬＰ部の障害と考える。したがって、該ＬＰ部がマスタの場合は、ＬＰ部の系切り換えを行い、旧マスタ系をＯＵＳ とし、診断を起動する。該ＬＰ部がスレーブの場合はＯＵＳ とし、診断を起動する。
図４５２（ｃ） に示すように、ＬＰ部、ＭＨ−ＣＯＭ部のそれぞれにおいて１個のポイントのみがＮＧの場合は、その障害の原因がＬＰ部、ＭＨ−ＣＯＭ部のいずれにあるのか判定はつかない。同図の例では、ＭＨ−ＣＯＭ部 ＃０ 、ＬＰ部 ＃０ をＯＵＳ として、それぞれ診断を起動する。元々ＭＨ−ＣＯＭ部 ＃０ がマスタ、もしくはＬＰ部 ＃０ がマスタだった場合は系切り換えを伴う。
同図では、ＬＰ部 ＃０ ｂｉｔ １７ ＮＧ， ｂｉｔ １５ ＯＫであるが、これが ｂｉｔ １７ ＯＫ， ｂｉｔ１５ ＮＧとすると、ＭＨ−ＣＯＭ部 ＃１ 、 ＬＰ 部 ＃０ をＯＵＳ 化して診断を行う。ただし、この場合、ＬＰ部 ＃１ も被疑範囲であり、診断結果解析時に考慮する。
以上、図４５２に示した例は、ＭＨ−ＣＯＭ部が両系ＩＮＳ モード時で４ポイント参照が可能な場合である。
図４５３に、ＭＨ−ＣＯＭ部の片系が既にＳＢＹ または ＯＵＳであり、マスタ系の２ポイントしか参照できない時の例を示す。また、ＬＰ部の片系が既にＯＵＳ の時は、それに対応する２ポイントの参照は禁止する。さらに交絡の物理構成よりもう１ポイントも参照を禁止する。
図４５３（ａ） は、ＭＨ−ＣＯＭ部 ＃１ がＩＮＳ 以外の状態（すなわち、ＳＢＹ ｏｒ ＯＵＳ）であり、その中の２ポイントが参照不可の場合である。この時、ＭＨ−ＣＯＭ部 ＃０ の中の２ポイントがＮＧとする。この場合、ＭＨ−ＣＯＭ部 ＃０ の障害ではあるが、メッセージ出力のみとする。
図４５３（ｂ） は、ＭＨ−ＣＯＭ部 ＃１ がＩＮＳ 以外の状態でその中の２ポイントが参照不可の場合であり、かつＭＨ−ＣＯＭ部 ＃０ の中の１ポイントがＮＧの場合の例である。この場合、ＭＨ−ＣＯＭ部、ＬＰ部のいずれの障害かの判定はつかない。ＭＨ−ＣＯＭ側は再構成不可なので、図４５３（ｂ） の例では、ＬＰ部 ＃０ をＯＵＳ とし、診断を起動する。元々ＬＰ部 ＃０ がマスタのはあいは系切り換えを伴う。尚、図４５３（ｂ） では、ＬＰ部 ＃０ ｂｉｔ １７ＮＧ、ＬＰ部 ＃１ ｂｉｔ１５ ＯＫであるが、これが逆の時はＬＰ部 ＃１ をＯＵＳ 化して診断を行う。ただし、 ＬＰ 部 ＃０ 被疑範囲であり、診断結果解析時に考慮する。
図４５４（ａ） は、ＬＰ部 ＃１ がＯＵＳ 状態で、対応する ＬＰ 部 ＃１ 内の２ポイントと、ＯＵＳ であるＬＰ部を経由して結果が得られる１ポイントの系３ポイントが参照不可の場合である。そして、残り１ポイントがＮＧであるとする。この場合は、再構成不可としメッセージ出力のみとする。
図４５４（ｂ） は、ＬＰ部 ＃１ がＯＵＳ 状態で、ＮＨ−ＣＯＭ部 ＃０ がＩＮＳ 以外の状態の場合である。この時は４ポイント全てが参照できない。このような状態は、二重障害であると判断する。
・ グループ（２） の場合
グループ（１） の場合と同様である。
ｂｉｔ 対応は ｂｉｔ １７ →ｂｉｔ １６、ｂｉｔ １５→ｂｉｔ １４である。
・ グループ（３） の場合
グループ（１） の場合と同様である。
ｂｉｔ 対応はｂｉｔ １７→ｂｉｔ ０９、ｂｉｔ１５ →ｂｉｔ ０７である。
・ グループ（４） の場合
グループ（１） の場合と同様である。
ｂｉｔ 対応はｂｉｔ １７→ｂｉｔ ０８、ｂｉｔ１５ →ｂｉｔ ０６である。
・ グループ（５） の場合
図４５５（ａ） は、あるＬＰ部（＃０ ）内の２個のポイントがＮＧの場合の例であり、この場合は、該ＬＰ部の障害と考える。したがって、該ＬＰ部がマスタの場合はＬＰ部の系切り換えを行い、旧マスタ系をＯＵＳ とし、診断を起動する。一方、該ＬＰ部がスレーブの場合はＯＵＳ とし、診断を起動する。
図４５５（ｂ） は、あるＭＨ−ＣＯＭ部（＃０ ）に対応する２個のポイントがＮＧの場合の例であり、この場合は、該ＭＨ−ＣＯＭ部、及びそれに直結するＬＰ部のいずれが障害かの判定はつかない。そして、ＭＨ−ＣＯＭ部 ＃０ 、ＬＰ部 ＃０ をＯＵＳ として、それぞれ診断を起動する。一方、元々ＭＨ−ＣＯＭ部 ＃０ がマスタ、もしくはＬＰ部 ＃０ がマスタだった場合は系切り換えを伴う。
図４５５（ｃ） は、１個のポイントのみがＮＧの場合の例であり、この場合は、ＬＰ部の障害と考える。したがって、該ＬＰ部がマスタ部の場合はＬＰ部の系切り換えを行い、旧マスタ系をＯＵＳ とし、診断を起動する。一方、該ＬＰ部がスレーブの場合はＯＵＳ 化し、診断を起動する。尚、図４５５（ｃ） においてはＬＰ部 ＃０ ｂｉｔ ２１ ＮＧ， ｂｉｔ １９ ＯＫであるが、これが逆の場合も、同様にＯＵＳ 化、診断を行うが、この場合ＬＰ部 ＃１ も被疑範囲であり、診断結果解析時に考慮する。
以上、図４５５に示した例は、ＬＰ部が両系ＩＮＳ で４ポイント参照が可能な場合の例である。
以下では、図４５６を参照しながら、ＬＰ部の片系が既にＯＵＳ である時の例を示す。この場合は、ＯＵＳ 系の２ポイントは参照不可であり、さらに、交絡の物理構成よりもう１ポイントも参照を禁止する。また、ＭＨ−ＣＯＭ部の片系が既にＯＵＳ の時は、それに対応する２ポイントの参照は禁止する。
図４５６（ａ） は、ＬＰ部 ＃１ が ＯＵＳ状態であり、その中の２ポイントと、ＯＵＳ であるＬＰ部を経由している１ポイントの系３ポイントが参照禁止の場合である。このとき、残りの１ポイントがＮＧとする。この場合は再構成不可としメッセージ出力のみとする。
図４５６（ｂ） は、ＭＨ−ＣＯＭ部 ＃１ が ＯＵＳ状態で、対応する２ポイントが参照禁止の場合である。この時、残り２ポイントと共にＮＧとする。この場合も再構成不可としてメッセージ出力のみとする。
図４５６（ｃ） は、ＭＨ−ＣＯＭ部 ＃１ がＯＵＳ 状態で、対応する２ポイントが参照禁止の場合である。この時、残り２ポイントの内１ポイントのみがＮＧとする。この場合はＬＰ部の障害と考える。したがって、該ＬＰ部がマスタの場合はＬＰ部の系切り換えを行い、旧マスタ系をＯＵＳ とし、診断を起動する。一方、該ＬＰ部がスレーブの場合はＯＵＳ とし、診断を起動する。図４５６（ｃ） では、ＬＰ部 ＃０ ｂｉｔ ２１ ＮＧ， ＬＰ部 ＃１ ｂｉｔ １９ ＯＫ であるが、これが逆の場合はＬＰ部 ＃１ のＯＵＳ 化、診断となる。ただしＬＰ部 ＃０ も被疑範囲であり、診断結果解析時に考慮する。
図４５６（ｄ） は、ＬＰ部 ＃０ がＯＵＳ 状態で、ＭＨ−ＣＯＭ部 ＃１ がＯＵＳ 状態の場合である。この時は、４ポイント全てが参照できない。このような状態は、二重障害であると判断する。
・ グループ（６） の場合
グループ（５） の場合と同様である。
ｂｉｔ 対応はｂｉｔ ２１→ｂｉｔ ２０、ｂｉｔ １９→ｂｉｔ １８である。
・ グループ（７） の場合
グループ（５） の場合と同様である。
ｂｉｔ 対応はｂｉｔ ２１→ｂｉｔ １３、ｂｉｔ １９→ｂｉｔ １１である。
・ グループ（８） の場合
グループ（５） の場合と同様である。
ｂｉｔ 対応はｂｉｔ ２１→ｂｉｔ １２、ｂｉｔ １９→ｂｉｔ １０である。
・ グループ（９） の場合
グループ（５） の場合と同様である。
ｂｉｔ 対応はｂｉｔ ２１→ｂｉｔ ０１、ｂｉｔ １９→ｂｉｔ ００である。
１１．３．５ ＬＰ部のヘルスチェック
実運用に入った後に、ソフトウェアと ＳＢＭＥＳＨ ＬＰ部との間で送受されるのは、以下の情報などである。
▲１▼ 課金情報
▲２▼ プロトコル・パフォーマンス・モニタ情報
▲３▼ ネットワーク・データコレクション情報
▲４▼ ▲２▼、▲３▼に関するエラーログ情報
▲５▼ 統計時刻情報
上記▲１▼、▲４▼は、ＬＰ部から自律的にソフトへ送出するものであるが、ソフトへ通知すべき情報が無い場合は送出されず、ソフトも上記▲１▼が定期的に送受されているか否かは特にチェックしていない。上記▲２▼、▲３▼、▲５▼に関しては、１５分に１回の送受が行われる。このため、実運用中にＩＮＦ 通信に関する障害が発生したとすると、次に、▲２▼、▲３▼、▲５▼の送受が行われるまで、最悪１５分間はその障害が潜在することになる。これを防止するためにＬＰ部（マスタ、スレーブ両方）に対してヘルスチェックを行う。図４５７にヘルスチェックの概念を示す。
ソフトウェアは、定期的（例えば、５秒毎）にＬＰ部に対してヘルスチェックコマンドを発行し、それと同時に、例えば２秒のタイマを起動する。そして、そのタイマがタイムアウトする前にヘルスチェック応答があった場合は正常と判断する。一方、タイムアウトした場合は、その障害を認識する方法はドライバ・ソフトに任せる。（たとえば、ドライバ・ソフトは２秒間隔で、３回リトライし、それでもＮＧの時は障害とすると認識する）
マスタ系ＬＰ部が障害と認識した場合は、ＬＰ部系切り換えを行い、旧マスタ系ＬＰをＯＵＳ とし、診断を起動する。スレーブ系ＬＰ部が障害と認識した場合は、その系をＯＵＳ とし、診断を起動する。
尚、ＢＳＧＣでも同様にヘルスチェックを行っており、上の方式に加えて、ＢＳＧＣ側においてソフトが正常に動作しているか否か（定期的にヘルスチェックコマンドを送出しているか否か）のチェックを可能としている。
１１．３．６ 系切り換え
ＳＢＭＥＳＨの系切り換えには、以下の２種類がある。
（１） ＭＨ−ＣＯＭ 部の系切り換え
（２） ＬＰ 部の系切り換え
以下に個々について示す。
（１） ＭＨＣＯＭの系切り換え
ＭＨ−ＣＯＭの系は、ＡＳＳＷの系にくくりつけである。また、ＭＨ−ＣＯＭの系はＬＰの系と独立である。ＭＨ−ＣＯＭは、ＡＳＳＷから前面ケーブル経由でＡＣＴ 信号を受信する。ＭＨ−ＣＯＭに対するＡＣＴ 信号は局内通信ＬＡＰ 経由ではなく、専用線で分配される。
それぞれの系のＭＨ−ＣＯＭに対するＡＣＴ 信号は、その信号を受信している系に対しＡＣＴ／ＳＢＹ を通知する意味づけの信号ではなく、現在のＡＣＴ 系が＃０系か、或いは＃１系かを通知する信号である。従って、定常状態（系切り換え中の過渡的状態でない）において、図４５８に示すＡＣＴ 信号受信部が受信する情報は両系で一致している。
系切り換えが生じた場合、ＡＳＳＷからのＡＣＴ 信号は論理的には同時に変化し、新しいＡＣＴ 系を表示する。しかし、実際に両系のＡＣＴ 信号が同時に変化することはなく、過渡的状態として、ＭＨ−ＣＯＭ ＃０ の受信するＡＣＴ 信号は＃１系がＡＣＴ であるといい、ＭＨ−ＣＯＭ ＃１ の受信するＡＣＴ 信号は＃０系がＡＣＴ であるという（あるいはその逆の場合もある）ように見える瞬間が必ず存在する。
この過渡的状態の時にＭＨ−ＣＯＭの系がの状態が不安定にならないよに、ＭＨ−ＣＯＭ内にはＡＣＴ 判定部があり、ここで両系の受信したＡＣＴ 信号を監視して、両系でＡＣＴ信号の内容が一致するまではＡＣＴ 信号が変化する以前の系状態を保持する論理をとる。
また、上記のＡＣＴ 信号を伝送するケーブルがＡＣＴ 系で抜け、その系のＡＣＴ 信号受信部がＡＣＴ にスタックすると、ＢＣＰＲがケーブル抜けを検出し（ ＡＣＴケーブル抜けはＥ−ＭＳＣＮによりＢＣＰＲへ通知される）ＡＣＴ 信号を変化させて系を切り換えることができない場合がある。これを防ぐために、ＡＣＴ ケーブル抜けを検出したＡＣＴ 信号受信部は、他系がＡＣＴ であるという信号を受信したものとして動作する。この系切り換えは、ＭＨ−ＣＯＭの両系に発行するコマンドが一致している状態で行う。また、系切り換え中はコマンド発行、障害監視は行わない。
（２） ＬＰ 部の系切り換え
この系切り換えは、ＩＮＦＡのＡＣＴ 変更により行う。
１１．４ 試験・診断
ＳＢＭＥＳＨに関する試験としては以下の３種がある。
▲１▼ ＴＣＧ を用いた試験
▲２▼ ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験
▲３▼ ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験
基本的には，上記▲１▼は定期的に行われる試験であり、▲２▼、▲３▼は加入者からの要求や苦情等を契機とし、オンデマンドで行われる試験である。また、上記▲１▼を行っている時に▲２▼、▲３▼のいずれか一種の試験を行うことは可能である。但し、その場合、上記▲２▼または▲３▼の試験を行っている期間に、▲１▼の試験を待ち合わせる必要があることもある。
以下に各々の試験について示し、最後に診断について示す。
１１．４．１ ＴＣＧ を用いた試験
ＳＢＭＥＳＨは、ＳＩＦＳＨ 等と同様に、ＤＭＵＸ直後の１５６Ｍレベルでのテストセル折り返しし機能を有する。図４５９に、ＳＢＭＥＳＨの折り返し試験を説明する図を示す。
実際の「折り返し」は図中に太線で示したルートで行う。例えば、ＡＳＳＷ （ＵＰ）のサイド１からＳＢＭＥＳＨのＳＤＭＸに流入したテストセルは、図示の様にＲＭＵＸへ「折り返され」、ＡＳＳＷ （ＤＯＷＮ） のサイド１へと送出される。同様に、ＡＳＳＷ （ＤＯＷＮ） のサイド０からＳＢＭＥＳＨへ流入したテストデータは、ＡＳＳＷ （ＵＰ） のサイド０へと送出される。
例えば、（ＳＩＮＦ／ＤＳ３ を搭載する）ＳＩＦＳＨ は、両スイッチＡＳＳＷのサイド０側にしか接続されず、必然的にＡＳＳＷ （ＤＯＷＮ） のサイド０から流入したテストデータは、ＡＳＳＷ （ＵＰ） のサイド０へと送出されることとなる。ＴＣＧ を用いたＳＢＭＥＳＨの折り返し試験は、このイメージを合わせたものである。
尚、ＳＢＭＥＳＨ内部では、ＭＨ−ＣＯＭ部（図中、ＳＭＵＸ， ＳＤＭＸ， ＲＭＵＸ， ＳＤＭＸ）とＬＰ部（同じく、ＳＭＬＰとＲＭＬＰ）はそれぞれ二重化されており、それぞれ別のマスタ／ スレーブ運用形態であり、その間には系間交絡がある。ただし、上記テストセルは例えば＃０系のＲＤＭＸに流入したものは＃０系のＳＭＵＸから送出されるというように、系間交絡ルートは通らず、マスタ／ スレーブには無関係に同一系よりの入出力となる。
本試験は、マスタ系でもスレーブ系でもそれぞれ定期的に行い、その目的は以下の２つである。
（１） ＡＳＳＷ交点のスイッチングの正常性の確認。
（２） 各シェルフ（この場合、ＳＢＭＥＳＨ）のＤＭＵＸ， ＭＵＸ 機能の確認。
例えば、ＳＩＦＳＨ では、ＳＩＦ−ＣＯＭ 配下に８個の個別部が存在し、各個別部に対してＤＭＵＸした直後で「折り返し」ＭＵＸ する構成となっている。図４６０に、ＳＩＦＳＨに収容される個別部での折り返しのイメージを示す。
ＳＩＦＳＨ の場合、上記（１） の確認のためには、任意の個別部に対して折り返しテストを行えばよいので、個別部０対応の「折り返し」機能を使用する。一方、上記（２） の確認のためには、残りの個別部１〜７対応の「折り返し」機能を使用する。どの「折り返し」機能を使用するかは、送出するテストセルのタグ情報（ＴＡＧＣ部）で制御する。
ＳＢＭＥＳＨの場合は、上記ＳＩＦＳＨ の場合と対応づけて考えると、ＭＨ−ＣＯＭ部配下に個別部（この場合ＬＰ部）が１個だけ収容されているイメージである。但し、ＳＢＭＥＳＨは、ＡＳＳＷからのハイウェイに４個までイモヅル接続される。そして個々のシェルフが個別部に対応するイメージとなる。図４６１に、各 ＳＢＭＥＳＨ の ＬＰ 部での折り返しのイメージを示す。
ＳＢＭＥＳＨの場合、上記（１） の確認のためには、シェルフ０対応の「折り返し」機能を使用し、（２） の確認のために残りのシェルフ１〜３対応の「折り返し」機能を使用する。どの「折り返し」機能を使用するかは、テストセルのタグ情報（ＴＡＧＣ部）で制御する。
図４６２に、ＴＣＧ からＳＢＭＥＳＨ方向に送出されるテストセルの（ＳＢＭＥＳＨ 入力時の）タグ情報について示す。ただし、ＴＡＧＡ， ＴＡＧＢにて、当該ＳＢＭＥＳＨが接続される６００Ｍハイウェイが指定されているものとする。
上記テストセルのＶＰＩ はａｌｌ ０、ＶＣＩ は０３ＦＡ （Ｈ）または０３ＦＢ（Ｈ） であるが、ＳＢＭＥＳＨとしてはそれらは特にチェックせず、「Ｏｂｉｔ 」＝１の条件で折り返している。（「Ｏビット」とは、例えば、図４１１のセルフォーマットの第１バイトの６ビットがこれに相当する）
上記テストセルは、例えばＲＤＭＸ→ＳＭＵＸへとＭＨ−ＣＯＭ部内で折り返すイメージであるが、その時、ＲＤＭＸからＲＭＬＰ部へもテストセルを入力し、ＳＤＭＸ→ＲＭＵＸへの折り返し時にはＳＭＬＰ部へも入力するものの、それぞれＲＭＬＰ部・ＳＭＬＰ部内において、「Ｏビット」＝１の条件を見て廃棄される。
上記テストセルは、折り返し処理の後、ＳＢＭＥＳＨ内ＶＣＣ でタグが与えられ、ＡＳＳＷ経由でＴＣＧ へ戻るが、折り返し処理に際しては、該テストセルのタグ部、ＶＰＩ，ＶＣＩ には変化は生じない。すなわち、テストセルは、ＳＢＭＥＳＨへの入力時のＴＡＧ 部、ＶＰＩ，ＶＣＩ の状態のまま、書き換えられることなくＳＢＭＥＳＨ内のＶＣＣ に入力される。このイメージを、図４６３に示す。なお、同図では、 ＳＤＭＸ →ＲＭＵＸのみ示しているが、ＲＤＭＸ→ＳＭＵＸについても同じである。
ＳＢＭＥＳＨは、ＳＤＭＸ→ＲＭＵＸの折り返しルートと、ＲＤＭＸ→ＳＭＵＸの折り返しルートを有する。これは、ＡＳＳＷのサイド０に接続されるＴＣＧ 用の折り返しルートと、ＡＳＳＷのサイド１に接続されるＴＣＧ 用の折り返しルートに対応する。
本試験の目的にはＡＳＳＷの確認と、ＳＢＭＥＳＨにおけるＤＭＵＸ， ＭＵＸ 機能の確認の２つがあると前述した。このうち、第一の目的（ＡＳＳＷの確認） のために、サイド０またはサイド１のいずれの（あるいは両方の）ＴＣＧ を用いるかについては本設計要項では規定しない。一方、第二の目的（ＳＢＭＥＳＨのＤＭＵＸ， ＭＵＸ 機能の確認） のためには、サイド０のＴＣＧ を使用した試験、サイド１のＴＣＧ を用いた試験の両方を行う。図４６４は、ＳＢＭＥＳＨのＤＭＵＸ， ＭＵＸ 機能の確認のためのテストのイメージである。
既述の様に、ＳＤＭＸは、タグ情報に従って、ＤＭＵＸ（すなわち、放路の指定）を行う。よって、本試験はそのＤＭＵＸ機能を試験していることになる。（同時に、ＡＳＳＷとの間の接続、イモヅル接続、ＲＭＵＸ機能の試験も行っていることになる）
これに対し、ＲＤＭＸは、タグ情報に従ったＤＭＵＸではなく、着信先アドレスＤＡに従ったＤＭＵＸである。よって、本試験ではＲＤＭＸ機能の試験は出来ないのであるが、ＡＳＳＷとの接続、イモヅル接続、ＳＭＵＸ機能の試験は行える。
１１．４．２ ＳＢＭＥＳＨでの折り返し試験
この試験は、ＴＲ−７７４に規定されている方法と同じであり、ここでは詳細な説明は行わず、以下の概略を述べる。
まず、ＳＮＩ に接続される装置より試験ＰＤＵ を出力し、それを交換機側で折り返して送出元の装置で折り返ってきた試験ＰＤＵ をチェックするというものである。交換機側では、試験ＰＤＵ であることをＤＡにより認識（ＤＡは既知に設定しておく）し、ＤＡとＳＡを入れ替えて、該試験ＰＤＵ を折り返す。
１１．４．３ ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験
本試験は、加入者コンプレイン（要求・苦情）等を契機とし、オンデマンドで行う試験である。この試験は、ＰＶＣ の試験であるので、試験用セルのＶＰＩ， ＶＣＩはその試験を行うＰＶＣ のそれと同一である。すなわち、試験に当たってＶＣＣ の設定をする必要はない。図４６５に、ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験を説明する図を示す。同図の例では、ＳＩＦＳＨ 内のＳＩＮＦを試験する。
試験用セルは、ＳＢＭＥＳＨが生成して出力する。この例では、ＳＢＭＥＳＨのＲＭＬＰ部内の生成部（ｇｅｎ．）にて試験用セルを発生させる。そして、その試験セルを、試験すべきＰＶＣ を介してＳＩＮＦへ転送し、ＳＩＮＦにて折り返し処理を受ける。試験セルは、上記ＰＶＣ を介して返送され、ＳＢＭＥＳＨがこれを受信する。そして、ＳＢＭＥＳＨ内のＳＭＬＰ部に設けられているチェック部（ｃｈｅｃｋ ）にてチェックされる。
試験時のＳＩＮＦ， ＤＴの閉塞の有無、折り返し手段について、図４６６に示す。（ＳＩＮＦ， ＤＴ としては閉塞しないものもあるが、ＳＮＩ としては閉塞する）
同図に示すように、本試験を行う時は、試験対象装置が、ＴＣＧ からのテストセルをＴＣＧ に対して折り返す機能が無効となる。即ち、本試験を行う時にはＴＣＧ による定期試験は停止する必要がある。
本試験を行う時は試験対象ＳＮＩ を閉塞する。よって、被試験ＳＮＩ 以外のＳＮＩ から、被試験ＳＮＩ へ向かうべきＰＤＵ がＳＢＭＥＳＨに流入しても、それは被試験ＳＮＩ に送出しない。また、この時上記ＰＤＵ に関するプロトコル・パフォーマンス・モニタ等関連でエラーカウントが生ずるが、これは許容する。
以下に、上記ＰＶＣ 試験の手順を示す。この試験では、基本的に、マスタ系に各コマンドを発行する。また、スレーブ系に発行してもそれなりに処理は行われるが、ＰＶＣ 試験結果要求コマンドに対する応答ステータスはマスタ系よりのものを使用してチェックする。
（１） ＳＢＭＥＳＨにＳＮＩ 閉塞登録コマンドを発行し、被試験ＳＮＩ 閉塞を通知する。また図４６６に示した表に従って、被試験ＳＮＩ を収容しているブロック（ＤＴ）の閉塞を行う。
（２） 図４６６に示した表に従って、被試験ＳＮＩ を収容しているブロック（ＤＴ， ＳＩＮＦ）に折り返し指示を行う。
（３） ＳＢＭＥＳＨにＰＶＣ 試験開始指示コマンドを発行する。
被試験種別は「０１」を指定し、被試験ＰＶＣ 、加入者識別子は共に被試験ＳＮＩ ナンバーを指定する。
試験セル用ＤＡは、未使用の個別アドレスタイプのものを指定する。
試験セル用ＳＡも、未使用の個別アドレスタイプのものを指定する。
（４） ５秒以上のタイミングをとる。
（５） ＳＢＭＥＳＨにＰＶＣ 試験終了指示コマンドを発行する。
（６） ＳＢＭＥＳＨにＰＶＣ 試験結果要求コマンドを発行し、それに対する応答ステータスの試験結果をチェックする。
（７） 上記（２） で指示した折り返しを解除する。
（８） 上記（１） で指示した閉塞を解除する。
このように、ＰＶＣ 試験開始指示コマンド、ＰＶＣ 試験終了指示コマンド、ＰＶＣ 試験結果要求コマンドがセットになっている。
ＳＢＭＥＳＨ側では、これらコマンドの論理チェックを行う。例えば、ＰＶＣ 試験開始指示コマンドを受信していないのに、ＰＶＣ 試験終了指示コマンドやＰＶＣ 試験結果要求コマンドを受信した場合、もしくは、ＰＶＣ 試験開始指示コマンドは受信したが、ＰＶＣ 試験終了指示コマンドを受信せずにＰＶＣ 試験結果要求コマンドを受信した場合などのように、セットがくずれたと認識した場合は論理チェックＮＧと見なす。具体的には（セットをくずした）コマンドに対するステータスの要因コードを「異常終了」とする。尚、ＳＢＭＥＳＨ内においては、試験結果はＰＶＣ 試験結果要求コマンドに対するステータスの返送後に消去される。
ＳＢＭＥＳＨに対して、試験手順として何らかのコマンドを発行した時は、該コマンドに対するステータスを確認してから次の手順に進む。コマンド群は組まない。（上記手順でも示したが、試験用ＳＡを誤課金防止の目的でＳＢＭＥＳＨに通知している。しかし、本通知は、ＳＢＭＥＳＨ ＬＰ 部管理用ファームが一旦受信し、その後で課金管理用ファームに通知される。これは、コマンド群が組まれ、コマンドが連続してＳＢＭＥＳＨに与えられると、ＬＰ部管理用ファームよりの通知を元に、課金用ファームが試験用ＳＡを認識する前に、試験用セルが到着し、誤課金される可能性があるためである。）
以上のコマンドの論理チェックから試験手順のコマンド群禁止までの処理は、次項に示すＭＥＳＨ−ＭＨ 間 ＰＶＣ試験でも同様である。
１１．４．４ ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験
本試験は、加入者コンプレイン等を契機としオンデマンドで行う試験である。また、ＰＶＣ の試験であるので、試験用セルのＰＶＩ， ＶＣＩはその試験を実施するＰＶＣのそれと同一である。すなわち、試験に当たってＶＣＣ の設定は必要無い。
図４６７を参照しながら、ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験について説明する。
同図に示す例では、ＳＢＭＥＳＨ（ｂ） およびＳＢＭＥＳＨ（ｃ） が同一ＭＨ（ＭＨ１）内に設けられている。そして、ＳＢＭＥＳＨ（ａ） は、ＰＶＣ 介して上記ＭＨ１に接続されている。ここでは、ＳＢＭＥＳＨ（ａ） とＭＨとの間のＰＶＣ を試験する例を示す。
ＳＢＭＥＳＨ（ａ） のＳＭＬＰ部内の生成部（ｇｅｎ．）が試験用セルを発生し、該試験用セルは、ＰＶＣ に沿ってＳＢＭＥＳＨ（ｂ） ， （ｃ） を収容するＭＨ１へ転送される。ＳＢＭＥＳＨ（ｂ） ，（ｃ） では、該試験用セルのＤＡをチェックし、自シェルフに取り込むべきものであれば取り込む。そして、該試験用セルは、ＲＭＬＰ内のチェック部（ｃｈｅｃｋ ）にてチェックされる。このように、ＤＡに基づいて、自シェルフへ取込みを行うか否かを判断するので、タグ情報を用いた試験ではチェック出来ないＲＤＭＸの機能もチェック可能となる。
尚、図４６７では、試験用セルを発生するＳＢＭＥＳＨと、それを受信するＳＢＭＥＳＨとが別シェルフに存在するイメージで示しているが、ＭＥＳＨ−ＭＨ 間のＰＶＣ には発ＭＥＳＨが着ＭＨに含まれているものも存在する。すなわち、試験用セルを発生するＳＢＭＥＳＨと、それを受信するＳＢＭＥＳＨとが同一シェルフの場合もありうる。
また、試験用セルを受けるのは、１つのシェルフとは限らない。複数シェルフとなることもある。そして、それらが同一ＭＨに収容されるとも限らない。更に、図４６７では試験用セルを受けるシェルフをＳＢＭＥＳＨと示したが、これに限定されるものではなく、ＧＷＭＥＳＨの場合もある。よって以下では、単にＭＥＳＨと示す。
詳細は後述するが、本試験では発着両ＭＥＳＨに対して使用用ＤＡを指定する。本試験用ＤＡとして、以下の２通りの指定方法がある。
（１） 未使用のＤＡを指定する。
（２） 着ＭＥＳＨがそれまで扱っているＤＡを指定する。（ＳＢＭＥＳＨ の場合は、該ＳＢＭＥＳＨに収容されているＳＮＩ に既に割り付けらているアドレスを指定する）
上記（１） は、主にＭＥＳＨ−ＭＨ 間のＰＶＣ をメインに試験するものである。例えば、あるＭＥＳＨから他のＳＢＭＥＳＨの配下のどの加入者への通信も正常に行えない様なときに実行する試験である。以下、この場合のＤＡを「特定試験ＤＡ」と言うことにする。
上記（２） は、ＰＶＣ 試験というよりも、ＤＡ試験をメインにしている。例えば上記あるＭＥＳＨから上記他のＳＢＭＥＳＨ配下の加入者への通信はほぼ正常に行えるのであるが、唯一あるＤＡだけには正常に行えない様な時に実行する試験である。この場合のＤＡを「割付け済ＤＡ」と以下では言う。
また、試験用ＤＡは、個別アドレスタイプ、グループアドレスのいずれでも指定可能である。図４６８に、ＤＡの指定法とそのタイプ指定での試験についてまとめたものを示す。
本試験を行う時はＭＥＳＨを閉塞する必要はない。また、特定試験ＤＡを使用した試験の場合、試験用セルは着ＭＥＳＨからは出力されない。これに対し、割付け済ＤＡを使用した試験の場合、試験用セルが該ＤＡを含む着ＳＮＩ に送出される。よって、この場合は、該当する着ＳＮＩ は閉塞する。このように、着ＳＮＩ を閉塞するので、あるＳＮＩ から、上記閉塞された着ＳＮＩ へ向かうべきＰＤＵ がＳＢＭＥＳＨに流入しても、それは該ＳＮＩ が収容する着加入者には届かない。
以下に、ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験の手順を示す。この試験は、基本的にマスタ系に各コマンドを発行する。また、スレーブ系に発行してもそれなりに処理は行われるが、ＰＶＣ 試験結果要求コマンドに対する応答ステータスはマスタ系よりのものを使用してチェックする。なお、以下で「ｄｏｎ’ｔ ｃａｒｅ」と示したものは、たとえば、 ａｌｌ ０とする。
（１） 割付け済ＤＡを使用した試験の場合は、ＳＢＭＥＳＨにＳＮＩ 閉塞登録コマンドを発行し、被試験ＳＮＩ 閉塞を通知する。（該ＳＮＩ がＳＭＤＳ ＤＳ１／ＤＳ３に収容されている時はそのＤＴも閉塞する）
（２） 着ＭＥＳＨにＰＶＣ 試験開始指示コマンドを発行する。複数着ＭＥＳＨの場合は、それぞれ発行する。尚、発着が同一ＭＥＳＨのものには（３） で指定する。
被試験種別は、図４６８に示したケースＡ，Ｂ の時は「０２」を指定し、ケースＣ，Ｄ の時は「０３」を指定する。
送受信識別は「０２」を指定する。
被試験ＰＶＣ は「ｄｏｎ’ｔ ｃａｒｅ」とする。
加入者識別子は、ケースＡ，Ｂ の時は「ｄｏｎ’ｔ ｃａｒｅ」とし、ケースＣ，Ｄ の時は試験セル用ＤＡを含む着ＳＮＩ のＳＮＩ ナンバーを指定する。
試験セル用ＤＡは、ケースＡ，Ｂ の時は未使用の個別アドレスタイプ／グループアドレスタイプのものを指定し、ケースＣ，Ｄ の時は試験対象ＤＡを指定する。
試験セル用ＳＡは、ケースＡ，Ｂ の時は「ｄｏｎ’ｔ ｃａｒｅ」とし、ケースＣ，Ｄ の時は未使用の個別アドレスタイプのものを指定（誤課金防止のため）する。
（３） 発ＭＥＳＨに対してＰＶＣ 試験開始指示コマンドを発行する。
被試験種別は、ケースＡ，Ｂ の時は「０２」を指定し、ケースＣ，Ｄ の時は「０３」を指定する。
送受信識別は、通常は「０１」を指定し、自分が着ＭＥＳＨでもある時は「０３」を指定する。
被試験ＰＶＣ は、ケースＡ，Ｃ の時は送出先ＭＨのＭＨＩＤを指定し、ケースＢ，Ｄ の時は「ｄｏｎ’ｔ ｃａｒｅ」とする。
加入者識別子は、通常は「ｄｏｎ’ｔ ｃａｒｅ」とする。ただし、自分が着ＭＥＳＨでもある場合で、ケースＡ，Ｂ の時は「ｄｏｎ’ｔ ｃａｒｅ」とし、ケースＣ，Ｄ の時は試験セル用ＤＡを含む着ＳＮＩ のＳＮＩ ナンバーを指定する。
試験セル用ＤＡは、ケースＡ，Ｂ の時は未使用の個別アドレスタイプ／グループアドレスタイプのものを指定し、ケースＣ，Ｄ の時は試験対象ＤＡを指定する。
試験セル用ＳＡは、ケースＡ，Ｂ の時は「ｄｏｎ’ｔ ｃａｒｅ」とし、ケースＣ，Ｄ の時は未使用の個別アドレスタイプのものを指定（ 誤課金防止のため）する。
（４） ５秒以上のタイミングをとる。
（５） 発ＭＥＳＨにＰＶＣ 試験終了指示コマンドを発行する。
（６） 発ＭＥＳＨにＰＶＣ 試験結果要求コマンドを発行し、それに対する応答ステータスの試験結果をチェックする。自分が着ＭＥＳＨでもある時は、着ＭＥＳＨとしてのチェックも行う。
（７） 着ＭＥＳＨにＰＶＣ 試験終了指示コマンドを発行する。複数着ＭＥＳＨの場合はそれぞれ発行する。
（８） 着ＭＥＳＨにＰＶＣ 試験結果要求コマンドを発行し、それに対する応答ステータスの試験結果をチェックする。複数着ＭＥＳＨの場合はそれぞれ発行し、それぞれチェックする。
（９） 上記（１） で示した閉塞を解除する。
ケースＤ の場合は、着ＭＥＳＨにおいても試験用セルが試験セル用ＤＡを含む着ＳＮＩ全てに送出されるべくコピーされるが、この内チェック可能なのはＰＶＣ 試験開始指示コマンド内の加入者識別子で指定された着ＳＮＩ に対するものだけである。よって、この場合に全着ＳＮＩ に対する試験を行うためには、上記の（２） 〜（８） を全着ＳＮＩ の分繰り返すことになる。
１１．４．５ ＰＶＣ 試験結果のチェック
ＰＶＣ 試験結果要求コマンドに対する応答ステータスに含まれるＰＶＣ 試験結果表示部を図４６９に示す。
ＰＶＣ 試験には、２種（詳細には３種）あるが、どの試験時でも同一フォーマットである。また、図４６９の表はプリントアウトした場合の例を示しており、試験ＮＧ時に、同図に示すような表をプリントアウトする。ただし、例えばＳＮＩ−ＳＢＭＥＳＨ間ＰＶＣ 試験を行ったのであれば、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験結果表示エリア（特定試験ＤＡ使用時、割付け済ＤＡ使用時共に）はプリントアウトしなくとも良い。
テストセル送出部障害表示エリア １６ ｂｉｔ は、テストセル送出部がテストセル送出不能状態にあるか否かを表す領域であり、送出不能の時はその要因を示す。送出が不能か否かは、以下のようにして表す。
１６ ｂｉｔが ａｌｌ ０パターン ：送出不能状態ではない（Ｏ．Ｋ．）
１６ ｂｉｔが ａｌｌ ０以外のパターン ：送出不能状態である（ＮＧ）
図４７０に一例を示す。同図において、Ｂ が１とは、テストセル送出が終了していないことを示す。尚、ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時の、自分が発ＭＥＳＨでないＭＥＳＨの場合は、本部１６ ｂｉｔは ａｌｌ ０である。
テストセル受信部障害表示エリア １６ ｂｉｔ は、テストセル受信部がテストセル受信不能状態にあるか否かを表す領域であり、受信不能のときはその要因を示す。受信不能か否かを、以下のようにして表す。
１６ ｂｉｔが ａｌｌ ０パターン ：受信不能状態ではない（Ｏ．Ｋ．）
１６ ｂｉｔが ａｌｌ ０以外のパターン ：受信不能状態である（ＮＧ）
図４７１に一例を示す。尚、ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時の、自分が着ＭＥＳＨでないＭＥＳＨの場合は、本部 １６ ｂｉｔ は ａｌｌ ０である。
ＳＮＩ−ＳＢＭＥＳＨ間 ＰＶＣ試験結果表示エリアは、図４６９の上段４行に示すように、１ブロック ４ｂｉｔ ×３２ブロック（図では、ｃｅｌｌ ０− ｃｅｌｌ ３１ と表示） に分割される。ハード的には、テストセル受信部の容量は ３２ ｃｅｌｌ分であり、本試験時はテストセルのみが受信される。各ブロック ４ｂｉｔ にて、テストセルを受信したか否か、及び受信した時はその内容の妥当性を示す。各ブロックのビットパターンが表す内容の概要を以下に示す。
４ ｂｉｔが ａｌｌ ０パターン ：受信し、内容も正常
４ ｂｉｔが ｀０００１’ パターン ：受信したが、内容が異常
４ ｂｉｔが ｀１０００’ パターン ：受信していない
尚、１回の試験ではテストセルは６個有り、本部のｃｅｌｌ ０− ｃｅｌｌ ５の領域に各結果が上記の様に表示される。それ以外のｃｅｌｌ ６− ｃｅｌｌ ３１ のブロックは ａｌｌ ０である。
また、ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時には、通常、本アドレス全体としてａｌｌ ０ とする。換言すれば、以下のことが言える。
全ブロックがａｌｌ ０ パターン ：Ｏ．Ｋ．
どこかにａｌｌ ０ 以外のパターンがある：ＮＧ
ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験結果表示エリア（特定試験ＤＡ使用時）も同様である。
尚、ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験時、もしくは、割付け済ＤＡを使用したＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時は、本エリアは全体としてａｌｌ ０ である。また、特定試験ＤＡを使用したＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時であっても、自分が着ＭＥＳＨでないＭＥＳＨの場合も本エリアは全体としてａｌｌ ０ である。
ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験結果表示エリア（割付け済ＤＡ使用時）も同様に３２ブロックに分割される。ただし、割付け済ＤＡを使用した試験なので、テストセルのみが受信されるとは限らない。たとえば、試験に無関係なＭＥＳＨから試験対象割付け済ＤＡでＰＤＵ が来ると、これもテストセル受信部で受信してしまう。テストセルは６個であるが、上記の様にテストセルのみの受信ではないので、ｃｅｌｌ ０− ｃｅｌｌ ３１ の全ブロックをチェック対象とする。
各ブロック ４ ｂｉｔにてテストセルを受信したか否かを表し、受信した時はその内容の妥当性を、また、非試験ＭＥＳＨからのｃｅｌｌの受信かどうかを示す。概要を以下に示す。
４ ｂｉｔが ａｌｌ ０パターン ：テストセルを受信し、内容も正常
４ ｂｉｔが ｀０００１’ パターン ：テストセルを受信したが、内容が異常
４ ｂｉｔが ｀１０００’ パターン ：テストセルも、非試験ＭＥＳＨよりのセルも受信していない。
４ ｂｉｔが ａｌｌ １パターン ：非試験ＭＥＳＨよりのセルを受信
尚、ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験時、もしくは、特定試験ＤＡを使用したＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時は、本エリアは全体としてａｌｌ ０ である。また、割付け済ＤＡを使用したＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時であっても、自分が着ＭＥＳＨでないＭＥＳＨの場合も本エリア全体としてａｌｌ ０ である。本試験の場合は、非試験ＭＥＳＨよりのセルのためにテストセルが受信できないことがある。このため、この試験では、他試験にはないリトライという概念がある。
以下に，試験種別毎にチェック方式を詳細に示す。
・ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験時
本試験に関連するＭＥＳＨは１個のみである。この時は該ＭＥＳＨは発ＭＥＳＨであり、かつ、着ＭＥＳＨでもある。
試験結果でソフトがチェックすべきは、テストセル送出部障害表示エリア、テスト受信部障害表示エリア、ＳＮＩ−ＳＢＭＥＳＨ間 ＰＶＣ試験結果表示エリアである。それ以外のエリアは無効であり、ソフト的にチェックの対象外とする．ただし、該無効エリアの ａｌｌ ０は保証している。本試験の場合は、チェック対象エリアが ａｌｌ ０であればＯ．Ｋ．であり、それ以外のパターンがどこかにあればＮＧである。図４７２に、本試験の結果のプリントアウトイメージを示す。
・ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時（特定試験ＤＡ使用時）
本試験に関連する発ＭＥＳＨは１個のみであるが、着ＭＥＳＨは複数個の場合がありうる。また、発ＭＥＳＨが着ＭＥＳＨの中の１個であることもあり得る。
試験結果でソフトがチェックすべきは、発ＭＥＳＨにおいてはテストセル送出部障害表示エリアであり、着ＭＥＳＨにおいてはテストセル受信部障害表示エリア、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験結果表示エリア（特定試験ＤＡ使用時）である。それ以外のエリアは無効であり、ソフト的にチェックの対象外とする。ただし、該無効エリアの ａｌｌ ０は保証している。本試験の場合、チェック対象エリアが ａｌｌ ０であればＯ．Ｋ．であり、それ以外のパターンがどこかにあればＮＧである。図４７３に、本試験のプリントアウトイメージを下に示す。
・ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時（割付け済ＤＡ使用時）
本試験の場合も、関連する発ＭＥＳＨは１個のみであるが、着ＭＥＳＨは複数個の場合がありうる。また、発ＭＥＳＨが着ＭＥＳＨの中の１個であることもありうる。
試験結果でソフトがチェックすべきは、発ＭＥＳＨにおいてはテストセル送出部障害表示エリアであり、着ＭＥＳＨにおいてはテストセル受信部障害表示エリア、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験結果表示エリア（割付け済ＤＡ使用時）である。それ以外のエリアは無効であり、ソフト的にチェックの対象外とする。但し、該無効エリアの ａｌｌ
０は保証している。
本試験の場合は、テストエリア送出部障害表示エリア、テストセル受信部障害表示エリアについては ａｌｌ ０であればＯ．Ｋ．であり、それ以外のパターンがどこかにあればＮＧである。ただし、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験結果表示エリア（割付け済ＤＡ使用時）に関しては少し複雑であり、具体例を下に示す。
・リトライ
本エリアがａｌｌ １ の場合。これはテストセル受信部で受信した３２ ｃｅｌｌ が全て非試験ＭＥＳＨからのものであることを示している。
・Ｏ．Ｋ．
本エリアがａｌｌ １パターンのブロックとａｌｌ ０ パターンのそれとの混在であること。すなわち、少なくとも１個以上の正常なテストセルの受信部があり、その他は非試験ＭＥＳＨからのセルで埋め尽くされた状態を示す。
・ ＮＧ
１回の試験に関わるテストセルの個数は６個である。そして、試験ＮＧの場合の本エリアのパターンは、３２ブロックの中のａｌｌ ０ であるブロックが６個未満であり、かつ、｀１０００’パターンであるブロックが１個以上存在するというものである。（その他に、ａｌｌ １ パターンであるブロックが存在しても、しなくても同等の扱いとする）これはテストセル受信部に３２ ｃｅｌｌ の受信がなく、かつ、テストセルを規定個数受信していないこと（テストセルに欠落があること）を示している。これ以外にも、内容が異常であるテストセルを１個以上受信した時もＮＧである。この場合の本エリアのパターンは、３２ブロックの中に｀０００１’パターンであるブロックが１個以上存在するというものである。（それ以外のブロックについては「ｄｏｎ’ｔ ｃａｒｅ」） 図４７４に、本試験のプラントアウトイメージを示す。
１１．４．６ ＭＨ−ＣＯＭの診断
（１） ＭＨ−ＣＯＭの診断機能
ＭＨ−ＣＯＭの診断機能としては、以下のものがある。
（ａ） 自己診断
▲１▼ 試験課用自己診断
▲２▼ 工事（Ｐ−ＯＮ）診断
▲３▼ ＢＣＰＲからの診断起動による自己診断
上記▲１▼から▲３▼の診断プログラムはほぼ同一である。
（ｂ） ＴＣＧ を用いた導通試験
ＴＣＧ によりテストセルを発生させ、ＭＨ−ＣＯＭ部からいったんＡＳＳＷにおいて当該ＭＨ−ＣＯＭにスイッチし、さらにＭＨ−ＣＯＭにてそのテストセルを折り返してＴＣＧ へ戻すことにより導通試験を行う。
ＳＢＭＥＳＨは、ＡＳＳＷのｓｉｄｅ ０，１双方とインタフェースしているため、折り返しパターンにも、以下の２つがある。
▲１▼ ＳＤＭＸ側で取り込んだテストセルをＲＭＵＸへ折り返す
▲２▼ ＲＤＭＸ側で取り込んだテストセルをＳＭＵＸへ折り返す
上記▲１▼、▲２▼の同時指定もある。
ＭＨ−ＣＯＭは受信したテストセルの透明性を完全に守って折り返す。通過するＴＣＧセルに対しては、処理を行わない。以下に、テストセルのＤＥＭＵＸ／ＭＵＸ について説明する。
（１） Ｓ →Ｒ 方向
・テストセルは、ＳＤＭＸ部のＳＭＬＰデータをデマックスするＤＭＵＸ−ＬＳＩで取り込まれる。従って、テストセルは、ＳＭＬＰへのデータと同じタグ値を持つ。ＶＰＩ／ＶＣＩ 値はＳＭＬＰへのセルとテストセルで異なる。
・ＳＭＬＰでは、ＶＰＩ／ＶＣＩ 値によりＳＭＬＰへのデータセルのみを取り込み、テストセルは廃棄する。
・Ｒ 側ＳＥＬ−Ｎ１では、ＳＤＭＸでデマックスされたセル（ ＳＭＬＰ へのセルとテストセルが混在）の中から、「Ｏビット」がセットされているセル（テストセルだけが「Ｏビット」がセットされている）だけをＲＭＬＰから受信したハイウェイへと多重する。つまり、ＳＥＬ−Ｎ１ではＶＰＩ／ＶＣＩ 値は「ｄｏｎ’ｔ ｃａｒｅ」である。
・ＲＭＬＰからのハイウェイに多重されたテストセルは、ＲＶＣＣによりＶＣＩ 変換されてＴＣＧ へと戻る。
（２） Ｒ →Ｓ 方向
・テストセルは、ＲＤＭＸ部のテストセル専用ＤＭＵＸ−ＬＳＩ（Ｒ−ＴＣＧ ＤＭＵＸ）によるＡＳＳＷからの ６２２ Ｍｂｐｓ ハイウェイより分離される。但し、分離はタグ値のみによって行われる（「Ｏビット」には無関係）ので、分離されたセルデータは、テストセルだけとは限らない。
・ＲＭＬＰでは、ＶＰＩ／ＶＣＩ 値によりＲＭＬＰへのデータセルのみを取り込み、テストセルは廃棄する。
・Ｓ 側ＳＥＬ−Ｎ１では、Ｒ−ＴＣＧ でＤＭＵＸされたセル（ ＲＭＬＰ へのセルとテストセルが混在）の中から、「Ｏビット」がセットされているセルだけを、ＳＭＬＰから受信したハイウェイへと多重する。つまり、ＳＥＬ−Ｎ１ではＶＰＩ／ＶＣＩ 値は「ｄｏｎ’ｔ ｃａｒｅ」である。
・ＳＭＬＰからのハイウェイに多重されたテストセルは、ＳＶＣＣによりＶＣＩ 変換されてＴＣＧ へと戻る。
（２） ＭＨＣＯＭ 自己診断の概要
図４７５に、ＭＨ−ＣＯＭの自己診断機能に関する概要をまとめる。
（２）−１ ＴＰ について
ＴＰには、一試ＴＰ、三試ＴＰ、交事ＴＰの３種類がある。ＴＰは、電源投入時・ＨＳＦ０５Ａ前面のリセットスイッチ押下により起動されるが、どのＴＰが起動されるかはＨＳＦ０５Ａ上のディップスイッチの設定による。ＴＰによる診断結果は、ＨＳＦ０５Ａ上の７ ｓｅｇ． ＬＥＤにより表示される。
（２）−２ ＤＰ について
オンライン診断は、ＡＣＴ 系よりＯＵＳ 系に対して起動される場合と、ＯＵＳ 系に直接起動される場合とがある。起動の契機は以下の通りである。
起動ｉ） ＡＣＴ系よりＯＵＳ 系に対して起動される場合
▲１▼他系障害検出後（診断結果は、ＡＣＴ 系に通知され、ＡＣＴ 系ＣＯＭ−Ｅ−ＭＳＣＮにてソフト通知）
ｉｉ） ＯＵＳ系に直接起動される場合
▲１▼ 自系障害検出後
▲２▼ 診断コマンド入力（診断結果は、ＯＵＳ 系ＬＡＰ で、ＣＯＭ−Ｅ− ＭＳＣＮ にてソフト通知）
（３） 診断結果通知
（３）−１ ＤＰ 実行結果
ＤＰ実行後、図４７６に示すように、ＤＰ結果、（ＯＫ／ＮＧ， レングス、詳細） を自系起動の場合は自系ＣＯＭ−Ｅ−ＭＳＣＮにて通知し、他系から起動された場合は、系間通信により他系に通知し、その他系のＣＯＭ−Ｅ−ＭＳＣＮにてソフト通知する。
ｉ） ＲＥＳＵＬＴ ：被疑ＰＷＣＢ（ＮＧ ＰＷＣＢ） を設定する。（図４７７参照）
ｉｉ） レングス：診断ＮＢの詳細情報を何バイトで示すかを明記する。（図４７８参照）
ｉｉｉ） 結果 ：レングスで示された長さの詳細ＮＧ情報を示す。（図４７９参照）１１．４．７ ＬＰ部の診断
ＬＰ部の診断について以下に示す。
この診断の主な項目を以下を示す。
▲１▼ ＩＮＦ インタフェース試験
▲２▼ ＬＰ部機能試験
上記▲１▼は、診断プログラムが行うものであり、ＢＳＧＣの診断の冒頭で行われるＩＮＦ インタフェース試験と同等のものである。
▲１▼は、大きく分けると、以下の２つからなる。
（１） ＣＣ アクセス ライト／リード試験
（２） ＤＭＡ 転送試験
それら試験の詳細パフォーマンスを図４８０に示す。なお、同図には、純粋に結果を表示している部分のみを示している。また、ＡＰＩＤ等の部分は除いてある。同図において、「＊１ 」が診断がＯ．Ｋ．かＮＧかを示すエリアである。その領域は８ビットであり、ａｌｌ ０ パターンがＯ．Ｋ．を示し、ａｌｌ １ パターンがＮＧを示す。診断がＯ．Ｋ．の場合は、「＊１」以外のエリアは「ｄｏｎ’ｔ ｃａｒｅ」扱いとする。一方、上記診断がＮＧの場合は。「＊１」以外のエリアかが意味を持つ。
フェーズ・ナンバー・エリア、サブフェーズ・ナンバー・エリア、テストナンバー・エリアには、ＮＧとなったフェーズ・ナンバー、サブフェーズ・ナンバー、およびテストナンバーがそれぞれ二進、ｂｉｔ 右詰めで表示される。
尚、フェーズ・ナンバーは、自律診断としてのフェーズ・ナンバーであり、ＳＢＭＥＳＨ ＬＰ 部の診断としてのそれではない。
被疑プライオリティ表示エリアは、図４８０に示すように、ｈｏｍｅ系とｍａｔｅ系に大別され、更に各ＰＷＣＢ対応（４ ｂｉｔ 毎）に分割される。例えば、＃Ｏ 系に診断をかけている場合、ｈｏｍｅ系とは＃０ 系であり、ｍａｔｅ系とは＃１ 系である。前述したように、ＬＰ部とＭＨ−ＣＯＭ部との間には系間交絡があるので、ｍａｔｅ系のＰＷＣＢが被疑ＰＷＣＢとなることもある。各ＰＷＣＢ対応に被疑ＰＷＣＢか否か、被疑ＰＷＣＢの場合はその被疑プライオリティが二進、 ｂｉｔ右詰めで表示される。
同エリアにおいて、ａｌｌ ０ は被疑ＰＷＣＢでは無いことを意味する。十進で表現した場合、１が最も疑わしいこと（被疑プライオリティが最も高い） を意味し、以下２，３，・・・と続く。ただし、中にはプライオリティをつけることができない場合もあり、その場合は同一プラオリティでの通知を行っている。タイムアウト時は、ＬＰ部よりの診断結果通知ステータス待ち状態を解除し、被疑ＰＷＣＢの指摘を行う。
尚、前述したが、ＬＰ部のＩＮＦ ＭＳＣＮのＮＧ ｂｉｔパターンによっては（ＬＰ 部・ＭＨ−ＣＯＭ部のいずれが障害かの判定がつかないので）、ＬＰ部・ＭＨ−ＣＯＭ部の両者に対して診断を行う場合がある。
ＬＰ部はＩＮＦ 経由で、ＭＨ−ＣＯＭ部はＬＡＰ 経由でそれぞれ診断を行うことになるが、上記の様に両者に対して行う場合は、両者同時に診断を行わない。すなわち、いずれかの診断を先に行い、該診断が終わるまで残った方の診断は起動しない。
この理由は、以下の例で説明する。たとえば、ＭＨ−ＣＯＭ部の診断の中の一環として、ＬＰ部へ送出されるデータのパリティをくずす様な疑似障害試験が行われる。（これは、ＭＨ−ＣＯＭ部内のパリティチェッカがＮＧを検出することを確認するものであるが、そのデータがＬＰ部にも送出されてしまう）このとき、同時にＬＰ部の診断が行われており、その一環としてのＭＨ−ＣＯＭ部よりのデータのパリティチェックがＯ．Ｋ．であることを期待したテストが行われていたとすると、そのテストがＮＧとなってしまうためである。
上記▲１▼でＮＧがあった場合は、上記▲２▼を行わない。また、▲１▼は（１） と（２） にわかれるが、（１） でＮＧの場合は（２） を行わない。
上記▲２▼は、ＬＰ部のμ−ｐが行う自律診断であり、複数個のフェーズ、サブフェーズ、テストよりなるが、あるテストでＮＧとなると、その時点で自律診断は打ち切られ、診断結果通知ステータスが送出される。
１１．５ ＭＳＣＮ
ＳＢＭＥＳＨ に関するＭＳＣＮとしては、以下の２つがある。
▲１▼ ＭＨ−ＣＯＭ部に関するもの
▲２▼ ＬＰ部に関するもの
上記▲１▼はＬＡＰ 経由で、▲２▼はＩＮＦ 経由でソフトにインタフェースする。以下に各々について示す。
１１．５．１ ＭＨ−ＣＯＭのＭＳＣＮ
前述したように、ＭＨ−ＣＯＭのＭＳＣＮは、簡易ＬＡＰ 経由で通知されるＥ−ＭＳＣＮである。Ｅ−ＭＳＣＮは、基本的に差分通知によりＢＣＰＲへと送られる。
ＳＢＭＥＳＨの場合、Ｅ−ＭＳＣＮに収容される障害は全てＭＨ−ＣＯＭに関するものである。ＬＰに関する障害情報は一切含まない。ＭＨ−ＣＯＭの障害情報だけということは、ＳＢＭＥＳＨのＭＳＣＮは全て共通部Ｅ−ＭＳＣＮ（ＣＯＭ−Ｅ−ＭＳＣＮ）であることを意味する。すなわち、個別部情報はない。ＭＨ−ＣＯＭのＥ−ＭＳＣＮには、ＮＧ−ＯＲ ／詳細の区別はない。（全てが詳細ポイントである）ＢＣＰＲは、個々のポイントの内容に応じてアクションをとる。
▲１▼ ＭＨ−ＣＯＭ Ｅ−ＭＳＣＮ のフォーマット
ＭＨ−ＣＯＭのＥ−ＭＳＣＮは、図４８１に示すように、２５６ ｒｏｗ ×８ ｂｉｔ ｍａｐ である。そして、２５６のｒｏｗはいくつかの領域に分割され、ＢＣＰＲにとって障害発生時のアクション種別毎にまとまって収容されている。Ｅ−ＭＳＣＮは差分通知であるが、同図に示すフォーマットのなかのどれか１ビットでも変化したならば、２５６ｒｏｗ 全てをＢＣＰＲへ通知する。
Ｅ−ＭＳＣＮは、Ｅ−ＭＳＤ により１ワード（２ ｒｏｗｓ）単位でマスクの指定が可能である。マスクされたビットが変化しても通知は行わない。また、マスクされていないビットの変化によりマスクされたビットも同時に送出される場合（通常、そのような場合が多い）、そのビットは「ＯＫ」として通知される。
Ｅ−ＭＳＣＮの極性は、「ＯＫ」で”０” 、「ＮＧ」で”１” とする（ＮＧ でセットされる）。表中の” あき” 領域の極性は”０ ”に保証されている。
障害情報表示のＥ−ＭＳＣＮポイントは、ＭＨ−ＣＯＭを構成する各ＰＷＣＢに配置されたチェッカの出力をＨＳＦ０５ＡのμＰ で編集した結果として表示される。各チェッカでは保護はとっておらず、一度でもＮＧが検出されたならばμＰ よりのフォールト・リセット（ｆａｕｌｔ ｒｅｓｅｔ ）指示かくるまで結果を保持する。一方、μＰ はこれらのチェッカを一定周期で監視しており、チェック結果をリードしてフォールト・リセットをかける動作を繰り返している。この監視法で二回連続してＮＧが検出されたならば、そのチェッカのある箇所で障害が発生したと認識して、そのチェッカの関係するＥ−ＭＳＣＮポイントを「ＮＧ」にセットする。チェッカの監視周期はチェッカの内容に応じて異なる。
以下に、個々の領域について、その詳細内容を示す。
（１） ＭＨ−ＣＯＭ制御ＭＳＤ エコーバック領域（０ 〜３５ ＲＯＷ）
本領域には、ＭＨ−ＣＯＭ制御用ＭＳＤ（Ｅ−ＭＳＤ）のエコーバックが収容される。収容時の極性は反転しない（Ｅ−ＭＳＤ と同じ極性） 。
（２） 装置状態表示領域（３６〜３９ ＲＯＷ）
本領域では、ＭＨ−ＣＯＭの障害情報ではなく、ＡＣＴ の状態やクロック選択などの装置状態に関する情報を収容する。
（３） 他系障害表示領域（４０ 〜４５ ＲＯＷ）
本領域は、他系ＭＨ−ＣＯＭの障害情報が収容されている。他系障害情報は、ＭＨ−ＣＯＭ間の系間通信リンク、あるいは別線で通知される。本領域に収容される障害が発生し、その系がＡＣＴ である場合は、ＡＳＳＷの系切り換え契機となる。
（４） 自系障害表示領域（４６ 〜５５ ＲＯＷ）
本領域は、自系ＭＨ−ＣＯＭの障害情報が収容されている。本領域に収容される障害が発生し、その系がＡＣＴ である場合は、ＡＳＳＷの系切り換え契機となる。
（５） ｗａｒｎｉｎｇ 表示領域（７２ 〜８３ ＲＯＷ）
本領域には、ＭＨ−ＣＯＭ内の警報情報が収容される。主に、ＭＨ−ＣＯＭ内のハイウェイデータを蓄積するバッファに関するバッファ ｆｕｌｌ／ｃｅｌｌ廃棄発生表示である。本領域に収容されるビットのセットは、ＡＣＴ 系であっても、直接ＡＳＳＷの系切り換え契機とはならない。
（６） 診断結果表示領域（８４ 〜９９ ＲＯＷ）
本領域には、ＭＨ−ＣＯＭに対するオンライン ＤＰ の実行結果が収容される。
（７） 統計情報表示領域（１００〜１１９ ＲＯＷ）
本領域には、ＭＨ−ＣＯＭ内の各種統計データが収容される。統計データは主に各マルチプレクサ／デマルチプレクサでのセル通知数・廃棄数である。
１１．５．２ ＬＰ部の ＭＳＣＮ
ＬＰ部の ＭＳＣＮ には、以下の２種類がある。
（１） ＩＮＦ ＭＳＣＮ
（２） 詳細 ＭＳＣＮ
前述したように、ＳＢＭＥＳＨのＬＰ部において障害が発生すると、ＩＮＦ 割り込みでソフトに通知される。ソフトは、その割り込みに対してＭＳＣＮ読み取りコマンドを発行するが、そのコマンドに対する応答で得られるのが、図４５０に示したＩＮＦ ＭＳＣＮ ３２ ｂｉｔ である。
ソフトは、このデータから障害種別を認識するが、その時、必要に応じて、更に詳細な情報を得るために、詳細障害問い合わせコマンドを発行する。このコマンドに対する応答として得られるが、詳細ＭＳＣＮである。
・詳細ＭＳＣＮ
図４８２に、詳細ＭＳＣＮ収容概念を示す。
ＬＰ部は、ＨＭＨ００Ａ−ＨＭＨ０６Ａ， ＨＬＭ００Ａ， ＨＬＭ０１Ａ， ＨＬＰ０２Ａ の１０枚のＰＷＣＢよりなる。各ＰＷＣＢにはそれぞれ１２８ビットが割り付けられ、同図の順でならんでいる。
各ＰＷＣＢのエリアは、同図に示すように、各種チェッカのチェック結果が収容されているＭＳＣＮエリア６４ビットと、該チェッカに対する疑似障害ポイントのエコー・バックが収容されているＭＳＤ エコー・バックエリア６４ビットよりなる。
ＭＳＣＮエリア６４ビットは上記のように、１６ ｂｉｔ×４ ブロックに区分される。
１１．６ ＭＳＤ
ＳＢＭＥＳＨに関するＭＳＤ としては、以下の２種類がある。
▲１▼ ＭＨ−ＣＯＭ部に関するもの
▲２▼ ＬＰ部に関するもの
上記▲１▼は、ＬＡＰ 経由でソフトとインタフェースととり、上記▲２▼は、ＩＮＦ 経由でソフトをインタフェースをとる。
１１．６．１ ＭＨ−ＣＯＭのＭＳＤ
ＭＨ−ＣＯＭに関するＭＳＤ は、局内通信ＬＡＰ に収容され、ＢＣＰＲからＢＳＧＣを介してＭＨ−ＣＯＭ上のＭＳＤ テーブルをアクセスする。局内通信ＬＡＰ によるＭＳＤ をＥ−ＭＳＤ と呼ぶ。ＳＢＭＥＳＨに対するＥ−ＭＳＤ は、ＭＨ−ＣＯＭに関するＭＳＤ ポイントのみを収容する。
▲１▼ ＭＨ−ＣＯＭ Ｅ−ＭＳＤのフォーマット
ＭＨ−ＣＯＭのＥ−ＭＳＤ は、図４８３に示すように、２５６ｒｏｗ×８ ｂｉｔ ｍａｐ である。２５６のｒｏｗ はいくつかの領域に分割され、各々のＥ−ＭＳＤ ポイントの意味づけに応じて区別して収容されている。ＢＣＰＲは、Ｅ−ＭＳＤ に対する操作を行う時は、操作対象ビットだけでなく、２５６ ｒｏｗ ×８ ｂｉｔ 全ての領域をＭＨ−ＣＯＭに対して、ＣＯＭ−Ｅ−ＭＳＤコマンドによって送出する。コマンドを受信したＭＨ−ＣＯＭは、受信したＥ−ＭＳＤ テーブルを前回受信したものと比較し、変化している部分全てを新しい設定と認識する。従って、ＢＣＰＲは、操作対象でないポイントに対しては、前回送出したＥ−ＭＳＤテーブルと同じ値をセットする。
Ｅ−ＭＳＤ の極性は、“０”でリセッし、“１”でセットである。Ｅ−ＭＳＤ テーブルの一部の領域はＥ−ＭＳＣＮへエコー・バックされる。この時もＥ−ＭＳＤ の極性は保たれる。以下に、図４８３に示すＭＨ−ＣＯＭＥ−ＭＳＤ の個々の領域について、その詳細を示す。
（１） ＭＨ−ＣＯＭ制御Ｅ−ＭＳＤ 領域（０〜３５ ＲＯＷ）
本領域には、ＭＨ−ＣＯＭ制御用Ｅ−ＭＳＤ が収容される。本領域はＥ−ＭＳＣＮへエコー・バックされる。図４８４に本領域の収容を示す。また、図４８５および図４８６に本領域の各ポイントの内容を示す。
（２） 統計用閾値設計領域（３６ 〜５１ ＲＯＷ）
本領域には、ＭＨ−ＣＯＭ内の各種統計機能に対する閾値を収容する。図４８７に本領域の収容を示す。また、図４８８および図４８９に、本領域の各ポイントの内容を示す。
（３） ＣＯＭ−Ｅ−ＭＳＣＮ マスクパターン設定領域（１８０〜１９５ ＲＯＷ）
本領域にはＥ−ＭＳＣＮに対するマスクパターンが収容される。マスクは１ワード（＝２ｒｏｗ ＝１６ ｂｉｔ） 単位で、Ｅ−ＭＳＣＮの全ての領域に対して設定・解除ができる。マスクを指定されたＥ−ＭＳＣＮポイントは「ＯＫ」に固定される。また、マスクを指定されたＥ−ＭＳＣＮポイントに関して障害が発生、あるいはそのポイントの極性が反転するべき事象が発生しても、Ｅ−ＭＳＣＮ通知（差分通知）は行わない。但し、マスクされているポイントであっても、Ｅ−ＭＳＣＮ読み出し要求コマンド（ＣＯＭ−ＥＭＳＣＮ−ＤＡＴ−ＲＱ）に対しては、マスクはないものとして、その時点でのカレントデータを返送する。また、初期設定直後、ＢＣＰＲよりマスクパターンの指定があるまでは、Ｅ−ＭＳＣＮの全フィールドに対してマスクがかかっている状態となる。
図４９０に、本領域の収容を示す。また、図４９１に、本領域のマスク指定ポイントの内容を示す。
１１．６．２ ＬＰ部のＭＳＤ
ＬＰ部は、ＨＭＨ００Ａ〜ＨＭＨ０６Ａ， ＨＬＭ００Ａ， ＨＬＭ０１Ａ， ＨＬＰ０２Ａの１０枚のＰＷＣＢよりなる。各ＰＷＣＢには、それぞれ１６ビット分のエリアが割り付けられている。各ＰＷＣＢ共にほとんどのＭＳＤ ポイントは診断時に使用する疑似障害用である。したがって、ＬＰ部のＭＳＤ ポイントの診断は、μ−ｐが自律で行うものなので、ファームウェアだけが制御可能であればよく、ソフトよりは制御不可としている。
１１．７ 課金・統計処理
１１．７．１ 概要
ＳＢＭＥＳＨに関する上記処理としては、以下の５つがある。
▲１▼ ＭＨ−ＣＯＭ部における統計処理
▲２▼ ＬＰ部における課金処理
▲３▼ ＬＰ部におけるプロトコルパフォーマンスモニタ処理
▲４▼ ＬＰ部におけるネットワークデータコレクション処理
▲５▼ ＬＰ部における各種セル数の処理（トラフィック制御）
上記▲１▼は、ＬＡＰ 経由でソフトとのインタフェースを行い、上記▲２▼以降は、ＩＮＦ経由でソフトにインタフェースする。
▲１▼ ＭＨ−ＣＯＭの統計処理
ＭＨ−ＣＯＭにおける統計処理は、下記の位置について行うことが出来る。
（１） ＳＤＭＸ部（デマックス機能 ６００Ｍｂｐｓ→１５５Ｍｂｐｓ 部）
ＳＢＭＥＳＨにおいては、ＭＨ−ＣＯＭでデマルチプレクスは行わないため、ＲＤＭＸ部の統計処理はない。
（２） ＳＭＵＸ ＲＭＵＸ 部（マックス機能、１５５Ｍｐｂｓ →６００Ｍｐｂｓ 部）
（３） ＬＡＰ 終端 ＤＯＷＮ側（デマックス機能 ６００Ｍｂｐｓ→１５５Ｍｂｐｓ 部）
（４） ＬＡＰ 終端 ＵＰ 側（マックス機能 １５５Ｍｂｐｓ→６００Ｍｂｐｓ 部）
（５） Ｒ−ＴＣＧ 部（テストセル・マックス／デマックス部）
図４９２に、統計処理のシーケンスを示す。
（１） 統計処理シーケンス
統計情報の収集・通知は、ＣＯＭ−Ｅ−ＭＳＤ 指示／ＣＯＭ−Ｅ−ＭＳＣＮ 通知による。統計契機は、時計設定（１５分）指示でカウントデータ退避、その後読出要求によりＢＣＰＲへ通知する。以下にシーケンスを示す。
（１） バッファ閾値設計を各回線マックス／デマックス毎に行う。
（２） 統計開始指示（各回線マックス／デマックス毎）により統計開始。
（３） 面切替え（１５分）指示によりカウントデータ退避、同時にカウンタリセット。
（４） 統計情報読出要求により統計データを通知する。
（５） 上記（３） 〜（４） を繰り返す。
（２） 統計情報収集異常について
統計処理において局内通信に簡易ＬＡＰＤプロトコルを使用する上で注意すべき点を説明する。
リンクリセットが生じた場合、ＮＳ（ソフトコマンドの番号チェック用シーケンスナンバー）が初期化される。この為、同一コマンドの二重設定といった弊害が生じる。図４９３に、ＭＨ−ＣＯＭの統計処理の収集が異常となる例を示す。
ＢＣＰＲは、時計設定のＡＣＫ が返送されないためにＵＩタイムアウトとなりリンク再確立後、再び時計設定のコマンドを送出する。この時、ＮＳは初期化され、装置側でのＮＳ番号チェックも初期化されているので、装置側ではコマンドの重複とはみなせず二重設定してしまう。この面切替えの二重設定が生じると、１５分間隔の統計データの収集に誤差が生じてしまう。そこで以下の様な保護をＭＨ−ＣＯＭの統計処理のアプリケーションで取ることとする。
（１） 統計処理開始後、面切替え指示の後に読出要求が無い場合、次の面切替え指示は無視する。
（２） ソフトは、統計処理を行っている回線に対しては、面切替え指示後必ず統計情報読出要求を発行すること。
図４９４に、統計処理異常時の処理シーケンスを示す。
次に、上記▲２▼〜▲５▼についてのシーケンスを説明する。
図８３６は、上記（２） 〜（５） についてのシーケンスを説明する図である。
プロトコル・パフォーマンス・モニタ、ネットワーク・データコレクション等の各種カウンタは、ハード的には二面構成であり、ソフトよりの収集面切替え要求コマンドにより、そのハードアクセス面が切り替えられる。
上記カウントでは、ソフトは毎時００分、１５分、３０分、４５分にＳＢＭＥＳＨ ＬＰ 部に対して収集面切替え要求コマンドを発行し、本切替えより次の切替えまでの１５分以内に、各種カウント値を読み出す。
尚、上記では、パフォーマンス情報要求コマンド、トラフィック・メジャーメント情報要求コマンド、廃棄セル数要求コマンドの順で示したが、この順序は単なる１例であり、規定するものではない。ただし、各コマンド（収集面切替え要求コマンドも含む） は「秒単位」の間隔をおいて発行すること。（コマンド群として集中して発行されると、ファームウェアが輻輳するため）
統計時刻情報コマンドも上記の様に１５分毎に発行する。本コマンドでは、ファームウェアが管理している時計を補正するのみである。他コマンドとの位相関係に特に規定はない。（ただし、他コマンドとの間隔は「秒単位」とする）
以上は全てソフトよりの制御になるが、この他にハード自律でソフトに送出されるステータスとしては、以下の４つがある。
（１） 課金データ通知
（２） プロトコル・パフォーマンス・ログ通知
（３） トラフィック・メジャーメント・ログ通知
（４） プロトコル・パフォーマンスモニタに関する ＴＣＡ通知
（１） は、基本的には１分毎に送出される。（２） および（３） は、ログを要するエラーが発生する毎に送出される。ただし、ハード的にある程度のフィルタがかかっており、最も頻繁にログが通知されるときでもその間隔は「秒単位」となる。（４） は、エラーカウントが閾値を超過する毎に送出される。
１１．７．２ 課金処理
課金データは、基本的には１分毎に課金データ通知ステータスにより、ハード自律でソフトへ通知される。ただし、その１分間にセルの着信が一切無く、従ってソフトへ通知すべき課金データも無い場合は、課金データ通知ステータスは送出されない。
ＴＲ−７７５では課金に際して、以下の各データを収集するように指示している。
（１） ＤＡ
（２） ＳＡ
（３） ＳＮＩアドレス
（４） ｃｏｎｄｉｔｉｏｎ ｃｏｄｅ
（５） Ｌ２ ＰＤＵ カウント
（６） Ｌ３ ＰＤＵ カウント
（７） データ収集時刻
また、将来のＬＡＴＡ間通信を考慮し、キャリアに関する情報も収集する。
上記（１） 〜（７） の個々のパラメータおよびキャリアに関する情報と、課金データ通知ステータス内のパラメータとの対応を以下に示す。
上記（１） のＤＡはステータス中には独立パラメータとしては定義されていない。また、ステータス中のＭＨＡＴ， ＭＨＩＤ， ＭＥＳＨＩＤ， ＳＮＩ， ＩＤ， アドレスＩＤよりソフトが求める。
上記（２） のＳＡは、ＳＡそのものがステータスに含まれている。
上記（３） のＳＮＩ アドレスは、ＴＲ−７７５に示されている求め方に従ってソフトが求める。（ステータス中には独立パラメータとしては定義されていない）
上記（４） のｃｏｎｄｉｔｉｏｎ ｃｏｄｅは、エラー無Ｌ３−ＰＤＵでは「０」で、エラー有Ｌ３−ＰＤＵでは、エラー種別に従ってＴＲ−７７５に定義されているが、ＳＢＭＥＳＨのハードはエラー無Ｌ３−ＰＤＵに対しのみ課金処理を行うので、該コードを「０」とする。該コードはソフトが付与する。
上記（５） 〜（７） のＬ２／Ｌ３ ＰＤＵ カウント、データ収集時刻、及びキャリアに関する情報はそれら情報そのものがステータスに含まれている。
全体のデータ量は、直前の１分間でのセル着信数等に依存し、一定量とはならない。よって、それらデータが課金データ通知ステータスの１つのメッセージに収まりきれない場合は、複数の前記ステータスが送出される。
ハード的には、課金データ蓄積ＲＡＭ は二面構成であり、ソフトに送出されるものは、その時点でのハード非アクセス面（凍結面）に蓄積されているデータである。課金データ通知ステータス中には、二面の内のいずれの面に蓄積されていたデータなのかを示すパラメータがある（ブロック・ナンバー）。また、上記の様に全体としての課金データが複数個のステータスで通知されうるため、シーケンス・ナンバーもパラメータとして存在する（０〜４０９５が使用される）。
全ての課金データ送出後にファームウェアより課金転送終了ステータスが送出される。この課金転送終了ステータスに対し、ソフトより課金受信終了コマンドが送出され、更に、そのコマンドに対して課金受信終了応答ステータスをファームウェアが送出することで一連の課金データの送受が完了する。
正確には、ソフトよりの課金受信終了コマンド中には受信結果パラメータがあり、それがＡＣＫ を示している時は「Ｏ．Ｋ．」であり、ファームウェアが課金受信終了応答ステータスを送出して完了となる。ファームウェアは、更に課金データ蓄積ＲＡＭ の送出完了面のクリアを行う。
課金受信終了コマンド中の受信結果パラメータがＮＣＫ を示している時は「ＮＧ」であり、課金データの再送を行う。本再送では全ての課金データが再送される。（これに限らず、何の契機での再送であっても、全課金データの再送となる）
また、ソフトが課金データ通知ステータス受信中にシーケンス・ナンバーの異常（抜け）を検出した場合は、それを契機とし（課金転送終了ステータス受信前でも）受信結果パラメータがＮＣＫ である課金受信終了コマンドを送出する。ファームウェアは、そのコマンドを受信すると、課金データの再送を行う。また、ファームウェアは、課金転送終了ステータスを送出すると、２００ｍｓ のタイマを起動し、ソフトよりの課金受信終了コマンドを待つ。
タイムアウトした場合は課金データの再送を行う。その再送においてもタイムアウトした場合は、以降同様に無限回のリトライを行う。ただし、基本的には１分周期の課金データ送出であるので、再送処理はこれを越すことはせずに打ち切ることになる。
前記の様に、課金データ通知ステータスの中にはデータ収集時刻パラメータが含まれているが、再送する場合のそれは、再送前の（以前に送った）課金データ通知ステータスのそれと同じ値である。
課金転送終了ステータス中にもデータ収集開始時刻パラメータがあるが、その値は、該課金転送終了ステータスに先立つ課金データ通知ステータス中のデータ収集時刻パラメータの値より１分以内である。
課金部のハード構成より、「ＳＡ＋キャリア情報」の組み合わせは２５６種までの対応となっている。これを超過する場合は、直前の課金データ蓄積ＲＡＭ の面切り替え時から１分が経過していなくとも面切り替えを行い、課金データ通知ステータスの送出を行う。
以上はファームウェア自律での課金データ送出についてであるが、この他にソフトよりの問い合わせによるものがある。例えば、ある電番を削除することに伴う精算処理用である。
この場合は、ソフトより課金精算データ転送要求コマンドを発行する。本コマンド化には精算対象電番がパラメータとして含まれている。ファームウェアは、これを受けても直ちに対応課金データを送出することはせず、課金精算データ転送応答ステータスを送出するだけである。対応課金データを送出するのは、本コマンド受信後の初めての課金データ蓄積ＲＡＭ の面切り替えを行った後である。
通常の課金データ通知ステータス送出に先立ち、対応課金データを課金精算データ通知ステータスとして送出する。１分以内に複数個の電番の精算を要求されていた場合は、それらの対応課金データはこの時まとめて送出される。また、対応課金データが０であった場合は、対応課金データが無いことを示す情報を送出する。
本ステップにおいても、課金データ通知ステータスと同様に、ブロック・ナンバー、シーケンス・ナンバーのパラメータがあり（シーケンス・ナンバーは、本ステータスの後に送出される課金データ通知ステータスのそれと通番として付与される）複数メッセージにもなりうる。ここで、課金精算データとしての最終なのか、そうでないかは、終了通知パラメータに反映される。また、精算対象電番もパラメータとして含まれている。
再送に関する考え方は通常の場合と同じであり、精算データも含めた全データの再送となる。課金データのソフトに対する送出領域であるが、基本的にはＩＮＦ初期データ登録コマンドで通知された領域を使用する。ファームウェアが、この領域が不足したと認識すると、ソフトに対して課金バッファ要求ステータスを送出し、ソフトより課金バッファ登録コマンドにて通知された領域を使用する。
課金バッファ要求ステータスに対して、ソフトから課金バッファ登録コマンドによる領域通知が無い場合は課金データは廃棄される。ファームウェアは、課金バッファ要求ステータス送出と同時に１０秒のタイマをはる。タイムアウト時は一度だけリトライする。それでもソフトよりの通知が無いと廃棄とする。
１１．７．３ プロトコル・パフォーマンスモニタ処理
ＳＢＭＥＳＨでは、ＴＲ−７７４に従ったプロトコルパフォーマンスモニタ処理を行っている。この処理については、６章に示したが、若干の追加説明を行う。プロトコル・パフォーマンスモニタ処理に関しては、以下の３つが必要となる。
（１） １５分毎の各種カウント値の保存
（２） エラーカウント値が閾値を超えた場合のＴＣＡ 発生
（３） エラーログの発生
ハード的には、各種カウンタはそれぞれ二面構成であり、ソフトよりの収集面切替え要求コマンドにより面切替えが行われる。そして、ソフトは次の該コマンド発行までの１５分間に、それまでの１５分間でのカウント値をパフォーマンス情報要求コマンドにより吸い上げる。 ＴＲ−７７４ で規定されている１５分毎の各種カウント値の保存はソフトで行う。
パフォーマンス情報要求コマンドに対する応答ステータスの処理では、Ｌ２に関するバースティエラーアルゴリズムは行わず、Ｌ２ ＃Ｂａｄ ｉｎｔｅｒｖａｌｓ， Ｌ２ ＃ｉｎｔｅｒｖａｌｓ， Ｌ２ Ｂｕｒｓｔｙ Ｅｒｒｏｒ Ｑｕｏｔｉｅｎｔは「ｄｏｎ’ｔ ｃａｒｅ」として扱う。また、ＴＲ−７７４において具体的に規定していない部分を、以下のようにする。
Ｌ３−ＰＤＵ Ｔｒａｎｓｆｅｒｒｅｄ Ｃｏｕｎｔ（発側）：ネットワークデータコレクションの一環としてカウントしている値
Ｅｒｒｏｒｅｄ Ｌ３−ＰＤＵ ｃｏｕｎｔ（発側）：プロトコル・パフォーマンスモニタの一環としてカウントしているＬ３のＳｕｍ ｏｆ Ｅｒｒｏｒｓ カウント値と個別カウント値の和
Ｌ２−ＰＤＵ Ｔｒａｎｓｆｅｒｒｅｄ Ｃｏｕｎｔ（発側）：ネットワーク・データコレクションの一環としてカウントしている値
Ｅｒｒｏｒｅｄ Ｌ２−ＰＤＵ ｃｏｕｎｔ（発側）：プロトコル・パフォーマンスモニタの一環としてカウントしているＬ２のＳｕｍ ｏｆ Ｅｒｒｏｒｓ カウント値
Ｌ３−ＰＤＵ Ｔｒａｎｓｆｅｒｒｅｄ Ｃｏｕｎｔ（着側）：ネットワーク・データコレクションの一環としてカウントしている値
Ｅｒｒｏｒｅｓ Ｌ３−ＰＤＵ ｃｏｕｎｔ（着側）：０
Ｌ２−ＰＤＵ Ｔｒａｎｓｆｅｒｒｅｄ Ｃｏｕｎｔ（着側）：ネットワーク・データコレクションの一環としてカウントしている値
Ｅｒｒｏｒｅｓ Ｌ２−ＰＤＵ ｃｏｕｎｔ（着側）：０
Ｌ３−ＰＤＵ Ｔｒａｎｃｆｅｒｒｅｄ Ｃｏｕｎｔに関しては、ネットワーク・データコレクションではＤＡが個別アドレスのものと、グループアドレスのものに分けてカウントしているが、ここではその和を通知する。
Ｌ３−ＰＤＵ Ｔｒａｎｓｆｅｒｒｅｄ Ｃｏｕｎｔ， Ｌ２−ＰＤＵ Ｔｒａｎｓｆｅｒｒｅｄ Ｃｏｕｎｔ共に、そのカウント値は正常ＰＤＵ のものだけではなく、ｅｒｒｒｏｅｄ ＰＤの分も含む。
Ｅｒｒｏｒｅｄ ＰＤＵ ｃｏｕｎｔ であるが、本ステータスで通知するからにはプロトコル・パフォーマンスモニタに関するエラー個数である。
着側では、エラー個数を０とする。一方、発側では、Ｌ２， Ｌ３共に各種チェックを行う。Ｌ２の場合は、各エラーは個別にもカウントし、Ｓｕｍ ｏｆ Ｅｒｒｏｒｓ としてもカウントする。よって、Ｓｕｍ ｏｆ Ｅｒｒｏｒｓ カウント値を通知する。Ｌ３の場合は、個別にカウントするエラーとＳｕｍ ｏｆ Ｅｒｒｏｒｓ としてカウントするものが異なる。よって、両者の和を通知する。
エラーカウント値が閾値を超えた場合のＴＣＡ 発生に関する処理であるが、ファームウェアがエラーカウント値の閾値に対する超過を検出すると自律でソフトに対しステータスを発生する。これは、Ｓｕｍ ｏｆ ｅｒｒｏｒｓ アルゴリズムに関するものである。Ｌ２， Ｌ３に対応して自律ステータスも２種ある。
ソフトは、自律ステータスを受けＴＣＡ メッセージを発生することになるが、該メッセージにはＳＮＩ ナンバーが含まれている必要がある。ＳＢＭＥＳＨは、３２ ＳＮＩを収容するが、上記自律ステータス中に、３２ ＳＮＩのそれぞれに対応する３２ビットの領域があり、各ビットのｏｎ／ｏｆｆで対応するＳＮＩ における「超過」の有無を示す。そして、ソフトは ｂｉｔ番号からＳＮＩ ナンバーを求める。ただし、以下に示す注意が必要である。
ハードのエラーカウンタは二面有り、ソフトよりの収集面切替要求コマンドにより面切替えが行われ、新たなハードアクセス面では０からのカウントアップが行われる。Ｓｕｍ ｏｆ ｅｒｒｏｒｓ の場合、カウントが進み超過が生じる（ＳＮＩ ｘが超過したと仮定する） とソフトに対して自律ステータスを発生する。このステータスでは、ＳＮＩ ｘ のみが超過との情報が送られる。
そして、更に時間が経過し（ただし次の収集面切替要求コマンドよりは前） 、ＳＮＩ ｙ が超過したとする。この場合、再び自律ステータスが発生するが、その中では新たに超過したＳＮＩ ｙ と、それ以前に超過していたＳＮＩ ｘ とが超過との情報が送られる。このとき、ソフトは例えばｌａｓｔ ｌｏｏｋ 等の方法を適用し、新たに超過したＳＮＩ ｙ のＳｕｍ ｏｆ ｅｒｒｏｒ ＴＣＡのみを発生する。
Ｂｕｒｓｔｙ ｅｒｒｏｒ（バースト・エラー）に関しては、ハード的にはカウントのみを行っており、ソフトよりの収集面切替要求コマンドをトリガとし、ファームウェアが比の計算を行い、これが閾値を超過していると、自律ステータス（上記のＬ２， Ｌ３のＳｕｍ ｏｆ ｅｒｒｏｒｓ に関するものとは別種）でソフトへ通知する。Ｓｕｍ ｏｆ ｅｒｒｏｒｓ に関する自律ステータスと同様に、３２ ＳＮＩのそれぞれに対応する３２ ｂｉｔの領域があり、各ビットのｏｎ／ｏｆｆで対応するＳＮＩ における「超過」の有無を示している。
尚、ＳＢＭＥＳＨのハードが正常であれば、０系で超過する時には、１系でも超過する筈であるが、自律ステータスはマスタ系よりのみ発行される。
ＴＲ−７７４によれば、プロトコル・パフォーマンスモニタに関し、閾値の変更・現カウント値の読み出し、現カウント値のクリアが要求されている。これらはそれぞれ、規制値変更要求コマンド、カレント・パフォーマンス情報要求コマンド、カレント・パフォーマンス・カウンタ・クリア要求コマンドによりそれぞれ実現可能である。
ロギングが要求されているエラーが生じた時は、プロトコル・パフォーマンスログ通知ステータスにて通知される。本データ（及び、上記のＴＣＡ 関連の自律ステータス） のソフトに対する送出領域であるが、基本的にはＩＮＦ 初期データ登録コマンドで通知された領域を使用する。ファームウェアが、この領域が不足したと認識すると、ソフトに対してロギングバッファ要求ステータスを送出し、ソフトよりロギングバッファ登録コマンドにて通知された領域を使用する。ロギングバッファ要求ステータスに対して、ソフトよりロギングバッファ登録コマンドにての領域通知が無かった場合は、ロギングデータは廃棄される。課金バッファの場合と違い、本ロギングバッファの場合はタイマは起動せず、また、リトライも行わない。
１１．７．４ ネットワーク・データコレクション処理
ＳＢＭＥＳＨでは、ＴＲ−７７４に従ったネットワーク、データコレクション処理を行っている。詳細は７章に記載したが、ここで若干の追加説明を行う。ネットワーク・データコレクション処理に関しては、以下の２つが必要となる。
（１） １５分毎の各種カウント値の保存
（２） エラーログの発生
ハード的には、各種カウンタは二面構成であり、ソフトよりの収集面切替え要求コマンドにより面切替えが行われる。ソフトは、次の該コマンド発行までの１５分間に、それまでの１５分間でのカウント値をトラフィック・メジャーメント情報要求コマンドにより吸い上げる。ここで、１５分毎の各種カウント値の保存はソフトが行う。
これに対する応答ステータスであるが、以下に示す注意が必要である。
Ｔｏｔａｌ Ｏｒｉｇｉｎａｔｉｎｇ Ｌ３−ＰＤＵｓ 〜Ｔｏｔａｌ Ｔｅｒｍｉｎａｔｉｎｇ Ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３−ＰＤＵｓの６種のカウント値であるが、それぞれ正常ＰＤＵ 数だけではなく、ｅｒｒｏｒｅｄ ＰＤＵ数も含んでいる。また、Ｔｏｔａｌ Ｏｒｉｇｉｎａｔｉｎｇ／Ｔｅｒｍｉｎａｔｉｎｇ Ｌ３−ＰＤＵｓ の２種のカウント値は、ＤＡが個別アドレスタイプのＬ３−ＰＤＵに対するものであり、真の意味での総和は、本カウント値とＴｏｔａｌ Ｏｒｉｇｏｎａｔｉｎｇ／Ｔｅｒｍｉｎａｔｉｎｇ Ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３−ＰＤＵｓ の和である。また、Ｌ３−ＰＤＵｓ ｄｉｓｃａｒｄｅｄ ｂｙ ｃｏｎｇｅｓｔｉｏｎ ｃｏｎｔｒｏｌｓ以下の４種のカウント値であるが、今回のハードはカウントしておらず、これらは「ｄｏｎ’ｔｃａｒｅ」として扱う。
プロトコル・パフォーマンスモニタ処理と同様に、現カウント値の読み出し、現カウント値のクリアが、それぞれカレント・トラフィック情報要求コマンド、カレント・トラフィック・カウンタ・クリア要求コマンドによりそれぞれ実現可能である。
ＴＲ−７７４によりロギングが要求されているエラーが生じた時は、トラフィック・メジャーメント・ログ通知ステータスにて通知される。本データのソフトに対する送出領域であるが、基本的にはＩＮＦ 初期データ登録コマンドで通知された領域を使用する。ファームウェアが、この領域が不足していると認識すると、ソフトに対してロギングバッファ要求ステータスを送出し、ソフトからロギングバッファ登録コマンドにて通知された領域を使用する。（プロトコルパフォーマンスログと共用）
ロギングバッファ要求ステータスに対する、ソフトよりのロギングバッファ登録コマンドにての領域通知が無かった場合は、ロギングデータは廃棄される。ただし、課金バッファの場合とは違い、本ロギングバッファの場合はタイマは起動せず、また、リトライも行わない。
１１．７．５ 各種セル数の処理
ソフトが廃棄セル数要求コマンドを送出すると、その応答としてＳＭＬＰ， ＲＭＬＰそれぞれの出力部にあるＶＣ−ｓｈａｐｅｒ （シェーピング機能を実行するブロック）におけるＬ２−ＰＤＵ， Ｌ３−ＰＤＵの廃棄数等が得られる。このカウント値は、システム全体のトラフィック制御（特にＳＢＭＥＳＨの増減設時）に使用されるものである。具体的な使用法はトラフィックＷＧの決定に従う。
プロトコル・パフォーマンスモニタ処理と同様に、現カウント値の読み出し、現カウント値のクリアが、それぞれカレント廃棄セル数要求コマンド、カレント廃棄セル数クリア要求コマンドによりそれぞれ実現可能である。
ＳＭＢＥＳＨでは、各種エラーカウントを行っている。これらは独自カウント情報要求コマンドに対する応答として得られる。そして、これらのエラーが生じた場合はエラーセルは廃棄するので、その数をカウントする。これらのエラーカウント値は、保守者が投入するコマンドで読み出せるだけでなく、障害処理に使用することもできる。
これらのカウント値に対しても、現カウント値の読み出し、現カウント値のクリアが、それぞれカレント独自カウント情報要求コマンド、カレント独自カウントクリア要求コマンドによりそれぞれ実現可能である。
【００１０】
＜パート６＞
パート６では、ゲートウェイ・メッセージ・ハンドラ（ＧＷＭＨ）について詳細に説明する。
１． 概要
１．１ 概要
ＧＷＭＥＳＨ（Ｇａｔｅｗａｙ Ｍｅｓｓａｇｅ Ｈａｎｄｌｅｒ Ｓｈｅｌｆ） は、ＳＭＤＳ交換機間のデータ交換を行う装置である。この交換は、メッセージのフォーマットを意識するものの、実際にはセル単位の交換を行うものである。プロトコル的には、ＳＭＤＳの加入者プロトコルであるＳＩＰ （ＳＮＩ ｉｎｔｅｒｆａｃｅ Ｐｒｏｔｏｃｏｌ）のレベル２ （ＡＡＬ−ＳＡＲ）およびレベル３
（ＡＡＬ−ＣＳ，ＣＬ）を終端する。
１．１．１ システム内の位置付け
図４９６は、１つのスイッチングシステムを表しており、そのシステム内におけるＧＷＭＥＳＨの位置付けを示す。この図は、本実施例のパート１の図８に示す全体構成の中の、ＧＷＭＥＳＨ（および、前述したＳＢＭＥＳＨ）を中心に示している。ＤＳ３ などを有するＳＩＦＳＨ はパート２及びパート３で説明した。また、ＬＬＰ を有するＳＩＦＳＨは、パート１の図９に示したＳＩＦＳＨ である。
ＧＷＭＥＳＨは、ＡＳＳＷに接続される各ハイウェイ毎に、最大４個までいもづる式（デイジー・チェイン）に接続可能である。そのような１本のハイウェイに対して接続されているＧＷＭＥＳＨのグループをＧＷＭＨと呼ぶ。ＧＷＭＥＳＨとＧＷＭＨの関係は、ＳＢＭＥＳＨとＳＢＭＨの関係と同じである。
図４９６において、ＳＮＩ は加入者・ネットワーク・インタフェースであり、この先に実際のＳＭＤＳ加入者が接続されている。また、ＩＳＳＩはスイッチング・システム間インタフェースであり、この先には他のＳＳ（スイッチング・システム）が接続されている。さらに、ＩＣＩ はキャリア間インタフェースであり、この先にはキャリア経由で他のＬＡＴＡが接続されている。
ＧＷＭＥＳＨ（ＧＷＭＨ）は、Ｉｎｃｏｍｉｎｇ（ＩＣ）部と、Ｏｕｔｇｏｉｎｇ（ＯＧ）部に大別される。ＩＳＳＩまたはＩＣＩ を介して入力されてきたデータは、ＧＷＭＥＳＨのＩＣ部で処理され、 ＧＷＭＥＳＨ のＯＧ部で処理されたデータが、ＩＳＳＩまたはＩＣＩ へ出力される。
１．１．２ ＳＭＤＳデータ処理のルート
図４９７〜５９１に、ＳＢＭＥＳＨおよびＧＷＭＥＳＨにおける、ＳＭＤＳデータのルーティング処理の概要を説明する。ここでの説明は、ＳＢＭＥＳＨの説明と一部重複する。
図４９７は、当該スイッチング・システムに収容されるＳＮＩ −ＳＮＩ 間でのＳＭＤＳデータの処理を示す図である。
同図に示すように、ＳＮＩ−１からＳＮＩ−２に対してデータ転送を行うときは、ＳＮＩ−１から出力されたデータ（メッセージ）は、いったんＳＩＦＳＨ １１で終端され、１つまたは複数のセルに分解されて、上記ＳＩＦＳＨ １１とＳＢＭＨ（Ｓ） との間に設定されている固定パスまたは半固定パス（ＰＶＣ ）を介してＳＢＭＨ（Ｓ） に入力される。このときのセルのヘッダ部には上記ＰＶＣ を指定するＶＰＩ／ＶＣＩ が書き込まれている。
ＳＢＭＨ（Ｓ） は、そのセルに格納されているアドレス情報（着信先アドレスＤＡ）から、そのセルの着信先の加入者が自スイッチング・システム内に収容されていることを認識し、該セルのＶＰＩ／ＶＣＩ として、ＳＢＭＨ（Ｓ） とＳＢＭＨ（Ｒ） との間に設定されているＰＶＣ を示す値を書き込んで出力する。
上記ＳＢＭＨ（Ｓ） からＳＢＭＨ（Ｒ） へのパスは、実際には同図に示すようにＳＩＦＳＨ １２を介している。ＳＩＦＳＨ １２の構成は、図９に示す通りであり、本実施例のパート３で説明したＳＩＦＳＨ と同様にそのＳＩＦ−ＣＯＭ 部にＶＣＣ が設けられている。そして、上記データ転送の場合、ＳＢＭＨ（Ｓ） から出力されたセルは、いったんＳＩＦＳＨ １２に転送され、ＳＩＦＳＨ １２内のＶＣＣ を介してＳＢＭＨ（Ｒ） へ出力される。これらのパスもＰＶＣ で接続されている。
そして、そのセルを受信したＳＢＭＨ（Ｒ） は、同様に、そのセルに格納されているアドレス情報からＳＮＩ−２が収容されているＳＩＦＳＨ （ＳＩＦＳＨ １１）を認識し、ＳＢＭＨ（Ｒ） と上記ＳＩＦＳＨ １１との間に設定されているＰＶＣ を示すＶＰＩ／ＶＣＩ を書き込んで出力する。
このように、同一スイッチング・システム内に収容されているＳＮＩ −ＳＮＩ 間でのＳＭＤＳデータの処理においては、ＧＷＭＥＳＨは使用されず、ＳＢＭＨ（Ｓ） およびＳＢＭＨ（Ｒ）のみを介してルーティングされる。
ここで、パスの指定方法について簡単に説明する。
ＳＢＭＨ（Ｓ） またはＳＢＭＨ（Ｒ） におけるＶＰＩ／ＶＣＩ の指定は、セルに格納されているアドレス情報（ＤＡ）をもとに行うが、この指定は、全てのセルに対して行わず、ＳＮＩ−１から出力されたメッセージ毎に行う。すなわち、そのメッセージを複数のセルに分解した場合、該メッセージのＤＡは、ＢＯＭ のペイロード内の所定位置に格納（そのメッセージが１つのセルに変換された場合は、ＳＳＭ ）されており、ＳＢＭＨ （Ｓ）またはＳＢＭＨ （Ｒ）は、そのＢＯＭ （ＳＳＭ ）受信時に、上記アドレス情報に基づいて、入力ＶＰＩ／ＶＣＩ 及び入力ＭＩＤ と出力ＶＰＩ／ＶＣＩ との対応関係を自身のテーブルに設定する。そして、ＳＢＭＨ （Ｓ）またはＳＢＭＨ （Ｒ）は、上記ＢＯＭ に続くＣＯＭ， ＥＯＭを受信すると、それらＣＯＭ， ＥＯＭが有する入力ＶＰＩ／ＶＣＩ および入力ＭＩＤ をキーとして上記テーブルを検索することにより、セルに書き込むべきＶＰＩ／ＶＣＩ を獲得し、その値を付与して出力する。
このように、任意の長さのメッセージのルーティング処理をセル単位で行う。このとき、ＣＯＭ， ＥＯＭのルーティング処理では、入力ＶＰＩ／ＶＣＩ および入力ＭＩＤ のみに基づいてハード的に行い、ソフトウェア処理が必要なレイヤ３（またはレイヤ３よりも高いレイヤ）での処理が含まれないため、高速で実行される。また、上記は、ＳＢＭＨ （Ｓ）またはＳＢＭＨ （Ｒ）について説明したが、ＧＷＭＨ（Ｉ） またはＧＷＭＨ（Ｏ） についても同様である。
図４９８は、ＳＮＩ → ＩＳＳＩ またはＩＣＩ の場合のＳＭＤＳデータの処理を示す図である。同図において、ＳＮＩ から出力されたメッセージがセル分解されてＳＢＭＨ （Ｓ）に入力されるところまでは、図４９７の例と同じであるが、ここでは、このメッセージの着信先加入者が他のスイッチング・システムに収容されているので、ＧＷＭＨが使用される。即ち、ＳＢＭＨ （Ｓ）において、ＳＢＭＨ （Ｓ）と上記着信先加入者を収容しているＧＷＭＨ （Ｏ）との間に設定されているＰＶＣ を指定するＶＰＩ／ＶＣＩ をセルのヘッダ部に書き込んでそのセルを出力する。（ここでも、実際は、ＳＩＦＳＨ １２を介して転送される）そして、該セルを受信したＧＷＭＨ（Ｏ） は、ＧＷＭＨ （Ｏ）と上記他のスイッチング・システムのＧＷＭＨ （Ｉ）との間に設定されているＰＶＣ を指定するＶＰＩ／ＶＣＩ をセルのヘッダ部に書き込んでそのセルを出力する。
図４９９は、 ＩＳＳＩ またはＩＣＩ →ＳＮＩ の場合のＳＭＤＳデータの処理を示す図である。同図に示すように、他のスイッチング・システムから当該スイッチングシステムに入力されてきたセルはＧＷＭＨ （Ｉ）に入力される。この場合、上記他のスイッチング・システムのＧＷＭＨ （Ｏ）が、そのＧＷＭＨ （Ｏ）と当該システムの ＧＷＭＨ（Ｉ）との間のＰＶＣ を示すＶＰＩ／ＶＣＩ をセルのヘッダ部に書き込んで出力している。上記 ＧＷＭＨ（Ｉ） は、受信したセルの着信先が当該システムに収容されている加入者であることを認識すると、ＧＷＭＨ （Ｉ）とＳＢＭＨ （Ｒ）との間のＰＶＣ を示すＶＰＩ／ＶＣＩ をセルのヘッダ部に書き込んで出力する。（ここでも、実際は、ＳＩＦＳＨ １２を介して転送される）そして、そのＳＢＭＨ （Ｒ）が、着信先加入者に対して上記セルを転送する。
図５００は、ＩＳＳＩまたはＩＣＩ →ＩＳＳＩまたはＩＣＩ の場合のＳＭＤＳデータの処理を示す図である。これは、他のスイッチング・システムに収容される加入者からさらに別のスイッチング・システムに収容される加入者へのデータ（メッセージ）転送時において、当該システムが中継の役割をする場合である。
同図に示すように、他のスイッチング・システムから当該スイッチングシステムに入力されてきたセルがＧＷＭＨ （Ｉ）に入力されるところは、図４９９での説明と同じである。そして、ＧＷＭＨ （Ｉ）は、そのセルの着信先が上記別のスイッチング・システムであることを認識すると、ＧＷＭＨ （Ｉ）とＧＷＭＨ （Ｏ）との間のＰＶＣ を指定するＶＰＩ／ＶＣＩ をセルのヘッダ部に書き込んで出力する。そして、ＧＷＭＨ （Ｏ）は、上記着信先加入者が収容されているスイッチング・システムのＧＷＭＨ （Ｉ）との間に設定されているＰＶＣ を示すＶＰＩ／ＶＣＩ をセルのヘッダ部に書き込んで出力する。（ここでも、実際は、ＳＩＦＳＨ １２を介して転送される）
次に、アドレスに応じたＳＭＤＳデータ処理について説明をする。
（１） 個別アドレス、ＧＡＡ 以外のグループアドレス（自スイッチング・システムがその ＧＡ のエージェントではない）、Ｅｍｂｏｄｉｅｄ−ＳＡＣの場合
ＩＣＩ， ＩＳＳＩ からのデータは、ＡＳＳＷ（ＵＰ）の固定パスまたは半固体パス（ＰＶＣ ）によって、ＧＷＭＥＳＨ （Ｉ）に転送される。ＧＷＭＥＳＨ （Ｉ）では、データ内のアドレスタイプ、着信先アドレス（ ＤＡ：Ｅ１６４アドレス）を解析することによって、送出先ＳＮＩ， ＩＣＩ， ＩＳＳＩを収容するＳＢＭＨ （Ｒ）， ＧＷＭＨ （Ｏ）へのルートを検索し、その検索したルートを出力データに付加して、ＡＳＳＷ（ＵＰ）へ出力する。ここで、各ＧＷＭＥＳＨ（Ｉ） とＳＢＭＨ
（Ｒ）， ＧＷＭＨ （Ｏ）との間は、ＰＶＣ で接続されている。
該データは、ＡＳＳＷ（ＵＰ），ＬＬＰ， ＡＳＳＷ（ＤＯＷＮ） を介して、所定のＳＢＭＨ （Ｒ）またはＧＷＭＨ （Ｏ）に入力する。ＳＢＭＨ （Ｒ）またはＧＷＭＨ （Ｏ）は、データ内のＤＡを参照し、当該スイッチング・システムに収容されるＳＮＩ （ＳＢＭＥＳＨの場合）またはＩＣＩ， ＩＳＳＩ （ＧＷＭＥＳＨの場合）へのデータのみをフィルタリング（取り込み）し、着信先ＳＮＩ またはＩＣＩ， ＩＳＳＩ へのルートを検索し、ＡＳＳＷ（ＤＯＷＮ）へ出力する。ここで、ＳＢＭＨ （Ｒ）またはＧＷＭＨ （Ｏ）と、ＳＮＩ またはＩＣＩ， ＩＳＳＩ との間は、ＰＶＣ で接続されている。
（２） ＧＡＡ であるグループアドレスの場合
ＩＣＩ， ＩＳＳＩ からのデータが当該システムに入力され、所定のＳＢＭＨ （Ｒ）またはＧＷＭＨ （Ｏ）に入力されるまでの処理は、上記（１） と同じである。ＳＢＭＨ （Ｒ）またはＧＷＭＨ （Ｏ）は、取り込んだデータのＤＡを参照し、自スイッチング・システムがそのＧＡのＧＡＡ であると認識すると、以下の処理を行う。
自スイッチング・システムが収容するＳＮＩ に接続されている加入者に対してはＳＢＭＨ （Ｒ）が該加入者の数だけデータコピーを行い、さらに、上記ＧＡを各加入者の個別アドレスに変換して各コピーしたデータに付与して転送を実行する。
ＩＣＩ， ＩＳＳＩ 経由で他のスイッチング・システムにデータ転送を行う場合は、ＧＷＭＨ （Ｏ）がデータコピー行い、さらに上記ＧＡから個別アドレスへの変換を行って転送を実行する。
１．２ 方式構成
図５０１に示すように、ＧＷＭＥＳＨは、ＡＳＳＷをインタフェースするＭＨ−ＣＯＭ部および実際のスイッチング処理を行うＬＰ部とに大別される。
ＭＨ−ＣＯＭ部は、ＳＤＭＸ， ＲＤＭＸ， ＳＭＵＸ， ＲＭＵＸを有する。頭文字に「Ｓ 」が付くものはＧＷＭＥＳＨ（Ｉ） に対応し、「Ｒ 」が付くものはＧＷＭＥＳＨ（Ｏ） に対応する。ＤＭＸ はＡＳＳＷからのデータを分解して自シェルフへ取り込む機能であり、ＭＵＸ は自シェルフからのデータを多重化してＡＳＳＷへ送出する機能である。ＧＷＭＥＳＨは、この他に不図示のＬＡＰ 終端部、ＶＣＣ を有する。ＶＣＣ の設定は ＢＳＧＣ からＬＡＰ で行われる。また、ＭＨ−ＣＯＭ部内の各チェッカーの情報も、ＬＡＰ によって ＢＳＧＣ 経由でソフトウェアをインタフェースをとる。
ＬＰ部は、Ｉｎｃｏｍｉｎｇ， Ｏｕｔｇｏｉｎｇ， ＬＰ−ＣＯＭに大別される。Ｉｎｃｏｍｉｎｇ， ＯｕｔｇｏｉｎｇはそれぞれＧＷＭＥＳＨ（Ｉ） およびＧＷＭＥＳＨ（Ｏ） に対応しており、いずれもデータのスイッチング機能である。ＬＰ−ＣＯＭは、ＩｎｃｏｍｉｎｇおよびＯｕｔｇｏｉｎｇの制御部であり、ＩＮＦ でソフトウェアとインタフェースをとる。スイッチングの必要な各種局データ、加入者データ、ＬＰ部内各チェッカーの情報、課金情報などはＩＮＦ でソフトウェアとインタフェースをとる。なお、以降では、ＬＰ部のＩｎｃｏｍｉｎｇを「ＩＣＬＰ」、Ｏｕｔｇｏｉｎｇを「ＯＧＬＰ」と呼ぶ場合がある。
ＡＳＳＷの各ハイウェイに最大４個までのＧＷＭＥＳＨをいもづる式に接続できることは前述したが、ＬＰ部とＩＮＦ の接続は、１対１である。したがって、たとえば、あるハイウェイに４個のＧＷＭＥＳＨがいもづる式に接続されているときには、ＩＮＦ （正確には、ＩＮＦＡ）からの放路が４本必要である。
１．３ 冗長構成
図５０２に、ＧＷＭＥＳＨの冗長構成を示す。
ＭＨ−ＣＯＭ部、ＬＰ部は、それぞれ２重化されている。ＭＨ−ＣＯＭ部は、ＡＳＳＷにくくりつけのマスタ／スレイブ形式の２重化系であり、ＬＰ部は、これと独立した２重化系である。スレイブ系のＬＰ部においても、スイッチング動作は行っているが、スレイブ系からは課金情報がソフトウェアへ通知されない。
２重化されているＭＨ−ＣＯＭ部とＬＰ部との間には系間交絡が存在する。即ち、ＭＨ−ＣＯＭ部の＃０とＬＰ部＃１との間、およびＭＨ−ＣＯＭ部の＃１とＬＰ部＃０との間で情報の授受を行うことができる。ＬＰ部とＩＮＦ との間には系間交絡が存在しない。
たとえば、ＬＰ部＃０のＯｕｔｇｏｉｎｇには、ＭＨ−ＣＯＭ部＃０の ＲＤＭＸ およびＭＨ−ＣＯＭ部＃１の ＲＤＭＸ の双方からデータ入力する。そして、ＬＰ部＃０のＯｕｔｇｏｉｎｇにおいて、その入力部に設けられた不図示のセレクタが、上記＃０，＃１のうちのマスタ系の方のＲＤＭＸからのデータを選択する。同様に、ＭＨ−ＣＯＭ部＃０の ＳＭＵＸ には、ＬＰ部＃０のＩｎｃｏｍｉｎｇ及びＬＰ部＃１のＩｎｃｏｍｉｎｇの双方からデータが入力する。そして、ＭＨ−ＣＯＭ部＃０のＳＭＵＸにおいて、その入力部に設けられた不図示のセレクタが、上記＃０，＃１のうちのマスタ系の方のＩｎｃｏｍｉｎｇからのデータを選択する。
２． 処理方法
２．１ ネットワーク構成
図５０３に、ＳＭＤＳネットワーク構成の一例を示す。同図に示すように、加入者端末（ＣＰＥ に対応）は、ＳＮＩ を介してスイッチング・システムＳＳに収容されている。各ＳＳは、１つのネットワーク内（同図の、ＬＥＣ， ＢＯＣ， ＩＬＥＣに対応）では、 ＩＳＳＩ を介して互いに接続されている。そして、他のネットワークに収容されているＳＳとの通信の場合は、ＩＣＩ を介して行われる。ここで、図４９６に示したシステムは、各ＳＳ毎に設けられる。
２．２ ルーティング方式
図５０４に、個別アドレスを用いてデータ転送をする場合のルーティング処理の例を示す。また、図５０４に示す４種類の通信経路の例を、ネットワーク構成と共に示したものが図５０５である。この場合、各ＳＳでは、ＤＡを参照して着信先を判断する。
（１） ＳＳ内通信は、同一ＳＳ１に収容されるＣＰＥ（Ａ）（Ｃｕｓｔｏｍｅｒ Ｐｒｅｍｉｓｅ Ｅｑｕｉｐｍｅｎｔ）とＣＰＥ（Ｂ）との間の通信である。この場合、ＳＳ１は、図４９７に示した処理を行う。
（２） ＬＥＣ 内通信は、ＳＳ１に収容される ＣＰＥ（Ａ） からＳＳ２に収容される ＣＰＥ（Ｃ）への通信である。この場合、ＳＳ１は図４９８に示した処理を行い、ＳＳ２は図４９９に示した処理を行う。
（３） ＬＥＣ 外 ＬＡＴＡ 内通信は、ＳＳ１に収容される ＣＰＥ（Ａ） から、ＳＳ１と同じＬＡＴＡ内の他のＬＥＣ 内のＳＳ５に収容されている ＣＰＥ（Ｄ） への通信である。ＳＳ１とＳＳ３とが同一ＬＥＣ 内においてＩＳＳＩを介して接続され、ＳＳ４とＳＳ５とが他の同一ＬＥＣ 内においてＩＳＳＩを介して接続されている。また、ＳＳ３とＳＳ４とがＩＣＩ を介して接続されている。この場合、ＳＳ１は図４９８に示した処理を行い、ＳＳ５は図４９９に示した処理を行い、ＳＳ３およびＳＳ４は図５００に示した処理を行う。
（４） ＬＡＴＡ外通信は、ＳＳ１に収容される ＣＰＥ（Ａ） から、ＳＳ１が収容されているＬＡＴＡのネットワーク内のＳＳ８に収容される ＣＰＥ（Ｆ） への通信である。そして、ＳＳ１とＳＳ６とが同一ＬＥＣ 内においてＩＳＳＩを介して接続され、ＳＳ７とＳＳ８とが他の同一ＬＥＣ 内においてＩＳＳＩを介して接続されている。さらに、ＳＳ６とＳＳ７とが、ＩＣネットワークを介してＩＣＩ で接続されている。この場合、ＳＳ１は図４９８に示した処理を行い、ＳＳ８は図４９９に示した処理を行い、ＳＳ６およびＳＳ７は図５００に示した処理を行う。
２．３ グループアドレスの処理
図５０６に、グループアドレスを用いてデータ転送をする場合の処理の例を示す。また、図５０６に示す３種類の通信経路の例をネットワーク構成と共に示したものが、それぞれ図５０７〜図５０９である。この場合、各ＳＳではＤＡ（ここでは、ＧＡ）を参照し、自ＳＳがそのＧＡが指定するエリア内であると判断すると、該ＳＳに収容されているＳＢＭＥＳＨまたはＧＷＭＥＳＨが入力データをコピーし、すべてのＳＳに転送する。なお、上記ＧＡが指定するエリアＧＡＡ への入力までの転送は、図５０４に示した個別アドレスを持ったデータの転送の場合と同じである。
（１） 自ＬＥＣ がＧＡＡ である場合とは、ＧＡが指定するエリアＧＡＡ 内のＳＳ１に収容されるＣＰＥ（Ａ）がデータ送信元である通信である。この場合、ＳＳ１に収容されているＳＢＭＨにおいてデータコピーが行われ、図５０７に示すように、他のすべてのＳＳに対してそのデータが転送される。
（２） ＬＡＴＡ内の他のＩＬＥＣがＧＡＡ である場合とは、データ送信元のＣＰＥ（Ｅ）がＳＳ２に収容され、そのＳＳ２が設けられているＩＬＥＣが、ＧＡの指定するエリアＧＡＡ （図５０８の、ＬＥＣ Ｎｅｔｗｏｒｋ （ＧＡＡ） とする）外であり、かつ、ＳＳ２とＧＡＡ が同一ＬＡＴＡ内である通信である。ここで、ＣＰＥ（Ｅ）からＳＳ４に至る転送は、個別アドレスが指定されている場合と同じである。そして、ＳＳ４に収容されているＧＷＭＨにおいてデータコピーが行われ、図５０８に示すように、他のすべてのＳＳに対してそのデータが転送される。
（３） ＬＡＴＡ外にＧＡＡ がある場合とは、データ送信元のＣＰＥ（Ｇ）がＳＳ５に収容され、そのＳＳ５が設けられているＩＬＥＣが、ＧＡの指定するエリアＧＡＡ （図５０９の、ＬＥＣＮｅｔｗｏｒｋ （ＧＡＡ） とする）が属するＬＡＴＡの外である（ＩＣＩ を介して接続される）通信である。ここで、ＣＰＥ（Ｇ）からＳＳ７に至る転送は、個別アドレスが指定されている場合と同じである。そして、ＳＳ７に収容されているＧＷＭＨにおいてデータコピーが行われ、図５０９に示すように、他のすべてのＳＳに対してそのデータが転送される。
２．４ ロード・スプリッティング
ロード・スプリッティングとは、２つのＳＳ間を結合するＩＳＳＩ上に、またはＳＳと他のキャリアー（例えば、電話会社）のＰＯＰ を結合するＩＣＩ 上に、物理リンク（または、論理リンク）が２本以上ある場合に、各リンク上にかかる負荷を分割させることである。ただし、ＳＳ間の経路が複数ある場合、すなわち、別々の中継ＳＳを挟んで２つのＳＳが結合されている場合には、双方の経路への負荷分散は行わない。図５１０に、上記リンクのイメージを示す。
原則として、同じＤＡ，ＳＡ の組みを持つメッセージは、リンクの状態が変わらない限り、同一のリンクを用いる。これにより、同一ＤＡ，ＳＡ のメッセージ間の転送順序は保証される。また、ＤＡ，ＳＡ がランダムの場合には、各リンクにかかる負荷が均衡する方式をとる。このことを実現するため、ロード・スプリッティングは以下の２つの処理から構成される。
・キー生成
メッセージのＤＡ，ＳＡ （計１２８ビット）から、ある範囲内（キー空間）の値への写像（キー）を生成する。
・キー割当
メッセージのキーから、実際のリンクにメッセージを割り当てる。
２．４．１ ロード・スプリッティングの特徴
同一キャリアのネットワーク内のＳＳ間を結合するＩＳＳＩ、または、ＳＳ−ＰＯＰ間を結合するＩＣＩ 、すなわち、同一のＩＳＳＩ（ＩＣＩ） リンク・セットに属するＩＳＳＩ（ＩＣＩ） を全て同一のＧＷＭＨに収容する。同一ＧＷＭＨ内の複数のＧＷＭＥＳＨ間でのロード・スプリッティングも実現する。（図５１１参照）
ＩＡデータ（個別アドレスが指定されているデータ）、および各ＳＳ（ＧＷＭＨ）でコピーしないグループアドレスＧＡデータの場合は、以下に示すロード・スプリッティング・アルゴリズムを適用し、該当するＧＷＭＥＳＨにおいて処理する。このロード・スプリッティング・アルゴリズムは、既知のアルゴリズム（例えば、ＴＲ−１０５９， Ｉｓｓｕｅ２の９章）に従う。一方、各ＳＳで同一リンク・セットに複数のコピーを送出するＧＡデータ（即ち、ＩＡに展開するデータ）の場合は、付与するＩＡ毎に、各ＩＳＳＩ（ＩＣＩ） リンクを割り当てる。
以下では、上記コピーしない場合に適用されるロード・スプリッティング・アルゴリズムについて述べる。
２．４．２ キー生成
キー生成は、ＤＡ，ＳＡ のビットストリングに対してＣＲＣ−１６の除算を行うことにより、１６ビットキーを生成する。これは、データ毎に行われるため、ハードで実現する。以下に、キー生成の手順を示す。
（ａ） 多項式 Ｌ（ｘ）＝ｘ ^１５＋ ｘ ^１４＋ ｘ ^１３＋ ・・・＋ ｘ ＋ １ および
生成多項式 Ｇ（ｘ）＝ｘ ^１６＋ ｘ ^１２＋ ｘ ^５ ＋ １ とする。
（ｂ） ＤＡ，ＳＡ の組に対して、ＤＡのＭＳＢ がＭＳＢ 側、ＳＡのＬＳＢ がＬＳＢ 側となるような１２８ビットのビット・ストリング Ｆ（ｘ） を生成する。即ち、ＤＡのビット・ストリングをＤ（ｘ）、ＳＡのビット・ストリングをＳ（ｘ）とすると、
Ｆ（ｘ）＝ｘ^６４・ Ｄ（ｘ） ＋ Ｓ（ｘ） である。
（ｃ） Ｆ（ｘ） ・ ｘ^１６＋ Ｌ（ｘ）・ｘ^１２８ を上記生成多項式 Ｇ（ｘ） で剰余した余り Ｒ（ｘ） をロード・スプリッティング・キーとする。
２．４．３ キー割当
キー割当においては、上述のようにして生成されたキーに従って、各アクティブなリンクに対してメッセージを割り当てる。即ち、キー空間を分割し、その分割されたキー空間をアクティブなリンクにそれぞれ割り当て、メッセージに対して生成されたキーが、リンクに割り当てたキーの範囲に入るときに、そのリンクを用いてメッセージの転送を行う。
割り当てるキーの範囲についてのデフォルト値は、ＩＳＳＩ／ＩＣＩリンク帯域に比例した値とする。また、コマンドによって、その値を変更することができる。ただし、これらの割当は、ＧＷＭＥＳＨ間に跨る場合も考慮に入れて、ソフトで実行し、ハード側にリンク毎のキーの通知を行う。そして、ハードにおいて、生成されたキーに基づき、ＧＷＭＥＳＨでの処理判別および所定のリンクでのデータを実現する。
図５１２にロード・スプリッティング・アルゴリズムを説明する図を示す。
３． ＩＣＬＰ
３．１ 処理概要
ＩＣＬＰ部は、図５０１に示すＩｎｃｏｍｉｎｇに対応し、ＭＨ−ＣＯＭ部において、セルのヘッダ部に付加されたタグ情報に基づいてＤＭＵＸされ、１５６Ｍｂｐｓ のデータとして入力してきたセルに対して、ＩＣＩＰ／ＩＳＳＩＰ Ｌ２ ＆ Ｌ３のプロトコル・パフォーマンス・チェックを行う。また、該セル中のＤＡ（相手先アドレス）を解析し、対応するＳＮＩ（加入者） を収容するＳＢＭＨや、対応するＩＳＳＩ／ＩＣＩを収容するＧＷＭＨに向けて該セルを送出する。
３．２ 構成
図５１３に、ＩＣＬＰ部の全体構成ブロック図を示す。同図に示すように、ＩＣＬＰ部は、ＨＭＨ１１Ａ〜ＨＭＨ１３Ａの３枚のＰＷＣＢより構成される。
ＨＭＨ１１Ａでは、主にプロトコル・パフォーマンス・チェックを行う。エラーとなったセルは、該セルに並走して転送されるエラーフラグに各種表示が行われ、そのエラーフラグの内容に対して所定の処理が実行された後に、最終的にはＨＭＨ１３Ａの出力部で廃棄される。ＨＭＨ１２Ａでは、主にＤＡ解析・送出先ＭＨ決定処理であるルーティング処理を行う。ＨＭＨ１３Ａでは、主にＩＣＬＰと ＲＭＬＰ／ＯＧＬＰとの間のＰＶＣ の帯域制限処理を行う。図５１４に、ＩＣＬＰ部の各ブロックの機能をまとめた表を示す。
また、図５１４に補足的にＩＣＬＰ部の機能を以下を示す。
（１） チェック順序
プロトコル・パフォーマンス・チェックは、図５１５および図５１６に記載されている順序に従って処理を行う。
チェックの初期でＣＲＣ−１０エラーが発生した場合、それはＩＣＩＰ／ＩＳＳＩＰ Ｌ２ のデータに誤りがある事を意味するため、その場合その誤ったデータを使用してプロトコル・パフォーマンス・チェックを行うと、更にエラーが生じる可能性がある。この為、ＣＲＣ−１０エラーを検出した場合は、それ以降の特にテーブルを変更するようなプロトコル・パフォーマンス・チェックは行わない。
例えば、ＭＩＤ 値が誤っていた場合、他のＩＣＩＰ／ＩＳＳＩＰ Ｌ３ メッセージとみなす可能性がある。また、ペイロード・レングス・エラーやエンキャプスレイション・エラーの場合も同様である。したがって、ＣＲＣ−１０エラーが発生した場合は、このようなチェックは行わない。
（２） エラー・セルによる廃棄処理
エラー・セルは、マスターエラーフラグ（ＥＦ１ ＭＳ）が ＮＧ （この場合、 ＮＧ のときにフラグがオンにセットされる）になっているもので、廃棄する必要がある。ただし、ＢＯＭ ｗｉｔｈ Ｕｎｅｘｐｅｃｔｅｄ ＭＩＤ （所定の値以外のＭＩＤ を持ったＢＯＭ ）の場合は、セル廃棄しない。なお、ＩＣＬＰ部内では、様々の用途のためにメモリーを使用しているが、エラーの場合にはメモリーへのライトアクセスをスキップする機能ブロックがある。
（３） ＬＰ試験セル（診断）
ＧＷＭＥＳＨの診断において、ＨＬＰ０７Ａ（ＨＬＰ０７Ａは、 ＬＰ−ＣＯＭ 部内にある）から試験セルを送出し、それをＩＣＬＰ部内の各処理部を通してＨＬＰ０７Ａに送り返し、エラーフラグを見る試験等を行う。
本診断は、ＩＣＬＰ部がＯＵＳ 状態（アウトオブサービス状態）の時に行う。各リンクに対応する試験の為の加入者データは実際のテーブルに設定し、試験用のテーブルは持たない。従って、エラーフラグが立たない様なＬＰ試験セルは廃棄されずにＭＨ−ＣＯＭ部のＭＵＸ へ送出してしまが、本ＩＣＬＰ部はマスター状態では無い（すなわち、ＯＵＳ 状態である）為、上記試験セルはＭＵＸ の入力部におけるセレクタにて廃棄される。
（４） ＰＶＣ試験
▲１▼ ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験
本試験では、ＨＬＰ０７ＡがＩＣＬＰ部に試験セルを送出する。ＩＣＬＰ部からＡＳＳＷを通して対象のＳＭＬＰ／ＯＧＬＰ 部に本試験セルを送出する。ＯＧＬＰ部では本試験セルをＨＬＰ０７Ａに送り、セルの正常性をチェックする。
本試験セルは、特定のＶＣＩ 値（ＦＦ）でＤＡ等を設定し、ＨＬＰ０７Ａから送出される。ＩＣＬＰ部では、ＶＣＩ 中の試験セル識別ビット（ビット７）が’１’ の場合、本試験セルであると認識し、その試験に対応する処理を行う。なお、本試験はＩＮＳ 状態（インサービス状態）で行う為、通常のメッセージに影響を及ぼさない様にプロトコル・パフォーマンス・チェックは行わない。
本試験で割付済ＤＡ試験の場合は、着ＭＨのＳＮＩ／リンクを閉塞して行う。詳細は、図５１５および図５１６のエラーフラグ対応表を参照。
▲２▼ Ｌｉｎｋ−ＧＷＭＥＳＨ 間ＰＶＣ 試験
本試験では、ＨＬＰ０７ＡがＯＧＬＰ部に試験セルを送出する。本試験セルは、試験対象のリンクにて折り返されＩＣＬＰ部に入力する。ＩＣＬＰ部内の各チェッカーでは、本セルに対し、通常のセルと同等の処理を行う。ルーティング部では、ＤＡを元に試験セルの判別を行い、試験セルの場合はＶＣＩ＝’ＦＦ’（ｈ） としてＨＬＰ０７Ａに送出する。
本試験は、リンクを閉塞して行う。詳細は、図５１５および図５１６のエラーフラグ対応表を参照。
▲３▼ ループバック試験
本試験では、ＨＬＰ０７ＡがＯＧＬＰ部に試験セルを送出する。本試験セルは、指定ＳＳにて折り返されＩＣＬＰ部に入力する。ＩＣＬＰ部内の各チェッカーでは、本セルに対して通常のセルと同等の処理を行う。ルーティング部では、サービスタイプとＤＡを元に時局宛のＮＭＥセルの判別を行い、その場合はＶＣＩ＝’ＦＦ’（ｈ） としてＨＬＰ０７Ａに送出する。詳細は、図５１５および図５１６のエラーフラグ対応表を参照。
３．３ 各機能ブロックとエラーフラグの対応
ＩＣＬＰの各機能ブロック毎に操作するエラーフラグ（ＥＦ）は、前述の図５１５および図５１６に示されている。また、同図には、各機能ブロックが動作する条件も示してある。以下に、同図に示されている表の見方を示す。
・縦軸は、機能ブロックを示す。
・横軸は、エラーフラグＥＦ（ＥＦ１，ＥＦ２） と、ＭＥＳＨ間ＰＶＣ 試験の状態を示す。
・項目内は、上段・下段に別れている。上段は、機能ブロックのチェックによりＮＧになるＥＦを示し、ＮＧの場合は’ＯＮ’と記述してあるＥＦを制御する。下段は、機能ブロックを動作（チェッカーの場合はチェック）させるかどうか、もしくはチェック結果をＥＦに反映させるかどうかの条件を示す。
エラーフラグ（ＥＦ）とエラー名称（ＴＲ での名前） の対応及び、ＥＦの位置は５章のＬＰ−ＣＯＭ部を参照のこと。
３．４ ＩＣＬＰ入出力フォーマット
図５１７〜図５２２にＩＣＬＰ部への入力セルのフォーマットを示す。
図５２３〜図５２８にＩＣＬＰ部からの出力セルのフォーマットを示す。
図５２９および図５３０に、ＩＣＬＰ部のＨＭＨ１２Ａの入出力セルのフォーマットを示す。
図５３１〜図５４２にＩＣＬＰ部のＨＭＨ１３Ａの入出力セルのフォーマットを示す。
３．５ ＩＣＬＰ処理フロー
図５４３に、ＩＣＬＰ部がメッセージを受信したときのチェックフローを示す。また、図５４４および図５４５に、ＩＣＬＰ部におけるメッセージ・ルーティング処理フローを示す。なお、図５４４および図５４５に示す符号▲１▼〜▲６▼は、それぞれ対応した処理である。
３．６ 各ＰＫＧ ブロック
３．６．１ ＨＭＨ１１Ａ
３．６．１．１ 機能概要
図５４６に、ＨＭＨ１１Ａのブロック図を示す。ＨＭＨ１１Ａは、以下のような機能を有する。
（１）ＩＣＩから入ってきたメッセージの整合性をチェックする機能
（２）ＩＳＳＩ から入ってきたメッセージの整合性をチェックする機能
（３） メッセージ消失時に、装置内各部機能の開放を行うための疑似ＥＯＭ を作成する機能
（４）ＩＣＩ／ＩＳＳＩ のセルフォーマットを ＭＥＳＨ 間インタフェース用セルフォーマットに変換する機能
３．６．１．２ 外部端子
図５４７に、ＨＭＨ１１Ａの外部端子をまとめた表を示す。
３．６．１．３ 機能図及び機能説明
図５４８〜図５５３に、ＨＭＨ１１Ａの要部の回路図を示す。また、図５５４〜図５６０に、メッセージ・チェックに関するタイミングを説明する図を示す。
３．６．２ ＨＭＨ１２Ａ
図５６１に、ＨＭＨ１２Ａのブロック図を示す。
図５６２に、ＨＭＨ１２Ａのルーティング機能の処理フローを示す。
図５６３に、ＨＭＨ１２Ａのブロードキャスト機能の処理フローを示す。
図５６４及び図５６５に、ＨＭＨ１２Ａのコピー制御の処理フローを示す。
図５６６に、疑似ＥＯＭ 送出の処理フローを示す。
３．６．３ ＨＭＨ１３Ａ
図５６７に、ＨＭＨ１３Ａのブロック図を示す。ＨＭＨ１３Ａは、以下の機能を有する。
▲１▼出力帯域制御
▲２▼出力ＭＩＤ 獲得
▲３▼ＶＰＩ／ＶＣＩ 付替え
▲４▼廃棄セル数カウント
３．６．３．１ 出力帯域制限
バースト・トラヒックに対しては、バッファ・メモリを使用して定期的に読出しを行うことによりバースト性を吸収し、ＩＣＬＰからＯＧＬＰまたはＲＭＬＰへの出力帯域をコントロールする。本機能は、図５６７に示すＶＣ−ＳＨ ＬＳＩ により実現する。出力帯域の制御を行うＶＣ−ＳＨ ＬＳＩ およびその周辺の回路構成を図５６８に示す。
３．６．３．２ 出力ＭＩＤ 獲得
出力ＭＩＤ 獲得部は、出ＶＣＩ 対応のＭＩＤ 付与を行う。本機能は、図５６７に示すＭＯＣＴＬ ＬＳＩ により実現する。図５６９に出力ＭＩＤ 獲得部の回路構成を示す図を、図５７０に出力ＭＩＤ 獲得処理に使用テーブルの構成を、図５７１に出ＶＩＣ 確保の処理フローを示す。
ところで、ある Ｌ３−ＰＤＵ のＥＯＭ が損失し、そのＥＯＭ がＨＭＨ１３Ａに入力されない場合、Ｌ３−ＰＤＵ毎に確保した出ＭＩＤ が図５７０に示したテーブルから開放されない。このような状態を回避するために、ＭＯＣＴＬ ＬＳＩ では、タイム・アウト監視を行っている。図５７２にタイム・アウト監視の処理フローを示す。
３．６．３．３ ＶＰＩ／ＶＣＩ付替え
図５７３に、ＶＰＩ／ＶＣＩ 付替えのフォーマットを示す。また、図５７４にＶＰＩ／ＶＣＩ 付替えを実行するハードウェア構成を示す。
３．６．３．４ 廃棄セル数カウント
ＩＣＬＰ内のＧＡコピー部（ＨＭＨ１２Ａ）、出力帯域制限部（ＨＭＨ１３Ａ）では、使用するバッファ・サイズが有限な為、バースト・データの大きさによっては、バッファがオーバーフローすることによってセル廃棄が発生する。廃棄セル数カウント部では、ＨＭＨ１２Ａから受け取った廃棄セル信号から廃棄セル数の積算を行い、出力帯域制限部での廃棄セル数と逐次加算していき、ＤＰ−ＲＡＭ（図５６７に示す、廃棄数書き込みテーブルに対応し、２面構成のＲＡＭ である）に記録する。ＨＬＭ０３Ａは、このＤＰ−ＲＡＭをアクセスしＮＤＣ 処理を行う。
３．６．３．５ 障害監視について
ＨＭＨ１３Ａは、二重化されたＭＨ−ＣＯＭ両方とつながる。その為、自系障害監視機能と他系障害監視とをもつ。図５７５に自系障害監視構成を、図５７６に他系障害監視構成を示す。
４． ＯＧＬＰ
４．１ 処理概要
ＯＧＬＰ部では、ＭＨ−ＣＯＭ部から入力して来たメッセージ内の着信先アドレスＤＡを参照し、自ＭＥＳＨ宛のメッセージのみをフィルタリング（取り込む）する。そして、ＩＣＩＰ／ＩＳＳＩＰ Ｌ２ ＆ Ｌ３プロトコル・パフォーマンス・チェックを行う。また、ＶＣＩ値に基づいて出リンクの決定を行い、ＳＡ， ＤＡの値に基づいてロード・スプリッティングを行い、更にＧＡ処理をして各リンクに対してセルを送出する。
４．２ 構成
図５７７に、ＯＧＬＰ部の概略機能ブロック図を示す。また、図５７８に、ＯＧＬＰ部の詳細機能ブロック図を示す。さらに、図５７９は、ＯＧＬＰ部のＩＣ配置を示すブロック図である。
ＯＧＬＰ部は、ＨＭＨ０７Ａ〜ＨＭＨ１０Ａの４枚のＰＷＣＢより構成される。
ＨＭＨ０７Ａでは、主にＤＡフィルタリング、すなわち、着信先アドレスＤＡに従って入力データを取り込むか否かを判断する。ＨＭＨ０８Ａでは、主にロード・スプリッティング、すなわち、負荷分散の制御を行う。ＨＭＨ０９Ａでは、主にＧＡをＩＡに展開する処理、すなわち、入力データのグループアドレスＧＡに基づいて、そのＧＡが示す個別アドレスＩＡへの展開を行う。ＨＭＨ１０Ａでは、主にＯＧＬＰ−ＩＳＳＩ／ＩＣＩ 間のＰＶＣ の帯域制限処理を行う。
図５８０に、ＯＧＬＰ部の各ブロックの機能概要及び、エラーセル、保守用セルとの関係を示す。また、図５８０に補足的に ＯＧＬＰ 部の機能を以下を示す。
（１）エラーセル
エラーセルは、マスターエラー・フラグ（ＥＦＩ ＭＳ）が ＮＧ（ＯＮ） になっているものであり、廃棄する必要がある。 ＯＧＬＰ 部内では、様々な用途のためにメモリを使用しているが、エラーセルの場合には、メモリへのライト・アクセスをスキップする。詳細は、図５８０の機能概要参照。
（２） ＬＰ試験セル（ 診断）
ＧＷＭＥＳＨの診断において、ＨＬＰ０７Ａから試験セルを送出し、それをＯＧＬＰ部内の各処理部を通してＨＬＰ０７Ａに送り返し、エラー・フラグを見る試験等を行う。
本診断は、ＯＧＬＰ部がＯＵＳ 状態の時に行う。各リンクに対応する試験の為の加入者データは実際に使用するテーブル上に設定し、試験用のテーブルは持たない。したがって、エラー・フラグが立たない様なＬＰ試験セルは廃棄されずにＭＨ−ＣＯＭのＭＵＸ へ送出してしまうが、本診断を行うときには、ＯＧＬＰ部はマスター状態では無い（ＯＵＳ 状態である）為、上記試験セルはＭＵＸ の入力部におけるセレクターにて廃棄される。
（３） ＰＣＶ 試験
▲１▼ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験
本試験では、ＨＬＰ０７ＡがＩＣＬＰ部に試験セルを送出する。ＩＣＬＰ部からは、ＡＳＳＷを通してＯＧＬＰ部に本試験セルを送出する。ＯＧＬＰ部では、本試験セルをＨＬＰ０７Ａに送り、セルの正常性をチェックする。
本試験セルは、特定のＶＣＩ 値（ＦＦ）が設定されて、ＨＬＰ０７ から送出される。ＩＣＬＰ部では、入力セルのＶＣＩ 中の試験セル識別ビット（ビット７）が’１’ の場合、本試験セルであると認識し、その試験に対応する処理を行う。
具体的には、本試験はＩＮＳ 状態で行う為、通常のメッセージに影響を及ぼさない様にプロトコル・パフォーマンス・チェックは行わない。詳細は、図５８０の機能概要に示す。
▲２▼ Ｌｉｎｋ−ＧＷＭＳＨ 間ＰＶＣ 試験
本試験では、ＨＬＰ０７ＡがＯＧＬＰ部に試験セルを送出する。本試験セルはリンクにて折り返されてＩＣＬＰ部に入力する。ＩＣＬＰ部内の各チェッカーでは、本試験セルに対して通常のセルと同等の処理を行う。ルーティング部では、入力セルのＤＡを元に試験セルの判別を行い、試験セルの場合は、ＶＣＩ＝’ＦＦ’（ｈ） としてＨＬＰ０７Ａに対して送出する。なお、本試験はリンクを閉塞して行う。詳細は、図５８０の機能概要に示す。
４．３ 各機能ブロックとエラーフラグの対応
図５８１に・ＬＰ部の各機能ブロック毎に操作するエラーフラグ（ＥＦ）を示す。また、同図に各機能ブロックが動作する条件も示す。以下、表の読み方を示す。
縦軸は、機能ブロックを示す。
・横軸は、エラーフラグＥＦ（ＥＦ１，ＥＦ２） とＭＥＳＨ間ＰＶＣ 試験の状態を示す。
・項目内は上段、下段に別れている。上段は、機能ブロックのチェックによりＮＧになるＥＦを示し、ＮＧの場合は”ＯＮ”と記述してあるＥＦを制御する。下段は、機能ブロックを動作（チェッカーの場合はチェック） させるかどうか、もしくはチェック結果をＥＦに反映させうかどうかの条件とする。
４．４ セル・フォーマット
図５８２〜図６２８に、ＯＧＬＰ内の各部での各セグメント・タイプのセルのフォーマットを示す。
４．５ 処理フロー
図６２９に、ＧＷＭＥＳＨにおけるＯｕｔｇｏｉｎｇのルーティング処理のフローを示す。また、図６３０に、図６２９に示すフローチャート内のＧＡデータ転送のフローを示す。図６３１〜図６３３には、図６２９および図６３０のフローチャートの各ステップで利用するテーブルの例を示す。
４．６ 各ＰＫＧ ブロック
４．６．１ ＨＭＨ０７Ａ
図６３４および図６３５に、ＨＭＨ０７Ａの回路構成を示す。図６３４は、図５７８に示した全体ブロック図の「交絡セレクト」及びその周辺に対応し、図６３５は「ＤＡフィルタリング」及びその周辺に対応する。
図６３６および図６３７に、図６３４のＦＩＦＯへの書き込みタイミングを示す。また、図６３８〜図６４０にＨＭＨ０７Ａが処理する信号のタイムチャートを示す。
４．６．２ ＨＭＨ０８Ａ
図６４１および図６４２に、ＨＭＨ０８Ａの回路構成を示す。図６４１は、図５７８に示した全体ブロック図の「ロード・スプリッティング」「ＤＭＵＸ」及びその周辺に対応し、図６４２は「試験セル多重」及びその周辺に対応している。
４．６．３ ＨＭＨ０９Ａ
図６４３に、ＨＭＨ０９Ａの回路構成を示す。同図は、図５７８に示した全体ブロック図の「ＧＡコピー」「ＩＣ／ＩＬＥＣ Ｕｎａｖａｉｌａｂｌｅ 」及びその周辺に対応している。
図６４４および図６４５に、ＨＭＨ０９ＡにおけるＧＡコピー処理のフローを示す。図６４４は、書き込み制御のフローチャートであり、図６４５は、読み出し制御のフローチャートである。
４．６．４ ＨＭＨ１０Ａ
ＨＭＨ１０Ａでは、ＧＷＭＥＳＨのＯｕｔｇｏｉｎｇ（ＧＷＭＥＳＨ （ＯＧ） ）部において、ＭＲＩ タイムアウト判別、ＭＩＤ 変換、出力帯域制限、各種エラーカウント、フォーマット変換等を行う。
図６４６に、ＨＭＨ１０Ａの回路構成を示す。また、図６４７に、ＨＭＨ１０Ａの各ブロックの機能を示す。以下、各機能について詳細に説明する。
（１） パリティチェック
ＨＭＨ０９Ａから入力される、１６本のデータ信号及びイネーブル信号に対して、パリティチェックを行う。パリティは奇パリティとする。チェック結果がエラーの場合、ＯＤＰＣ（エラー時”Ｈ” ）を出力しＭＳＣＮ部へ引き渡す。疑似障害入力により、強制エラーを発生する機能を有する。本機能はＴＯ ＣＴＬ ＬＳＩにて実現する。図６４８にパリティ・チェック部とその周辺との接続を表す機能ブロック図を示す。
（２） ＭＲＩ タイムアウト
各メッセージ毎に、ＢＯＭ からＥＯＭ までのＭＲＩ タイムアウト判別を行う。ＢＯＭ 到来時、「現在時刻」＋「タイムアウト時刻」を書き込む。セル到来毎に時間を参照し、マッチした時刻をタイムアウトとみなす。本機能は、ＴＯ ＣＴＬ ＬＳＩで実現する。
空きパターン作成：ＭＲＩ ＴＩＭＥ（ＡＭＤ−ＣＡＭ） に初期設定を与える。
ＭＲＩ ＴＩＭＥ（ＡＭＤ−ＣＡＭ）：ＢＯＭ 時に空きパターンを送る。毎セル毎にタイムアウトか否かをチェックする。
ＴＯ パターン作成 ：タイムアウト時にＭＲＩ ＴＩＭＥ（ＡＭＤ−ＣＡＭ） にＴＯパターンを出力し、ＭＩＤ を開放する。
ＴＯ セル送出 ：設定ピンＯＴＯＯ”Ｈ” によりタイムアウトしたメッセージの ＢＯＭ の代わりにタイムアウトを出力する。
セルカウンタ ：セル（すべての種類のセルを含む）が来るたびにカウントするモード、有効セルだけをカウントするモードがある。試験時は、有効セルのみをカウントする。設定は、 ＭＳＤ により行う。
図６４９に、ＭＲＩ タイムアウト部の機能ブロックを示す。
（３） ＭＩＤ 変換
入ＶＰＩ，入ＶＣＩ，入ＭＩＤ から、出ＶＣＩ，出ＭＩＤ への変換を行う。
ＢＯＭ セル到来時、入ＶＰＩ，入ＶＣＩ，入ＭＩＤ をＡＭＤ ＣＡＭ（Ａｍ９９１０ａ）に書き込む。
ＣＯＭ， ＥＯＭセル到来時、入ＶＰＩ，入ＶＣＩ，入ＭＩＤ をＡＭＤ ＣＡＭ に与え、上記ＢＯＭ セル到来時に書き込んだ値とマッチした場合、マッチアドレスを出ＶＣＩ，出ＶＰＩ，出ＭＩＤ としてＭＩＤ の変換を行う。尚、変換の有無はモードピン（ＤＩＶＭ）で実施し、変換ビットの割り付けＥＯＭ の場合開放処理を行う。本機能はＴＯ ＣＴＬ ＬＳＩにて実現する。
図６５０に、ＭＩＤ 変換部の機能ブロックを示す。
（４） セル遅延
セル遅延部は、タイムアウト判別処理、及びＭＩＤ 変換処理に要する遅延に合わせ、主信号の遅延を行う。本機能はＴＯ ＣＴＬ ＬＳＩにて実現する。図６５１にセル遅延部の機能ブロックを示す。
（５） エラーセル廃棄
エラーフラグを識別し、エラーフラグ（マスターエラー）が”Ｌ” であれば対象セルを廃棄する。本機能はＴＯ ＣＴＬ ＬＳＩにて実現する。以下に各 ＰＷＣＢ におけるセル廃棄条件を示す。
ＨＭＨ０８Ａでの廃棄条件
・ＢＯＭ Ｕｎｅｘｐｅｃｔｅｄ ＭＩＤ
・ＣＯＭ Ｕｎｅｘｐｅｃｔｅｄ ＭＩＤ
・ＥＯＭ Ｕｎｅｘｐｅｃｔｅｄ ＭＩＤ
・エンキャプスレイション・エラー
・Ｕｎｅｘｐｅｃｔｅｄシーケンス番号エラー
ＨＭＨ０９Ａでの廃棄条件
・ＧＡビット・エラー
・ＧＡ ａｃｔｉｖｅ ｅｒｒｏｒ
・ＩＳＳＩ／ＩＣＩ Ｕｎａｖａｉｌａｂｌｅ
ＨＭＨ１０Ａでの廃棄条件
・ＭＲＩ タイムアウト・エラー
・Ｅｘｃｅｅｄ ｍａｘｉｍｕｍ ｎｕｍｂｅｒ ｏｆ ＣＤＵ
・ＣＤＵ アクティブ・エラー
図６５２に、エラーセル廃棄部の機能ブロックを示す。
（６） 出力帯域制限
各メッセージを、予め規定された帯域に基づいて、出力帯域の制限を行う。帯域制限は、同一メッセージのセルの単位時間当たりの間隔を管理制限するこによって実現する。単位時間当たり同一メッセージの、セルとセルの間隔を小さくすれば流量が増加し、反対に間隔を大きくすれば流量が減少する。帯域制限のためのパラメーターは、加入者毎の契約に基づいて生成され、ＬＰ−ＣＯＭ部のμｐ 部により与えられ、テーブル操作及び設定など一括管理される。なお、流量制限の機能は、ＶＣ−ＳＨ ＬＳＩ にて実現する。
図６５３に、出力帯域制限部の機能ブロックを示す。また、図６５４に出力帯域制限を実行するＶＣ−ＳＨ ＬＳＩ およびその周辺の回路構成を示す。
（７） フォーマット変換
セルのセグメント・タイプＳＴ（ＰＩ）を識別し、ＩＳＳＩ或いは、ＩＣＩ のフォーマットにセルを変換する。本機能は、ＭＨ１０Ａ ＬＣＡ にて実現する。
図６５５に、フォーマット変換部の機能ブロックを示す。また、図６５６に、フォーマット変換処理をまとめた表を示す。
（８） ＣＲＣ−１０生成付与
データの正常性を確認するため、ペイロード部に対してＣＲＣ の演算を行い、演算結果を付加し送出を行う。ＣＲＣ チェックは別のＰＷＣＢで行う。そして、そのＰＷＣＢでエラー発生の判別を行う。本機能は、ＭＨ１０Ａ ＬＣＡ にて実現する。図６５７に、ＣＲＣ−１０生成付与部の機能ブロックを示す。また、図６５８に、ＣＲＣ−１０演算を説明する図を示す。
（９） 廃棄カウント
出力帯域制限による帯域制限により抑制制御されたセルのカウント、ＨＭＨ０８Ａからの廃棄信号のカウント、ＨＭＨ０９Ａからの廃棄信号のカウントを行い、ＬＰ−ＣＯＭ部にその情報を送る。上記カウント動作に利用するカウンタは、２面構成のＲＡＭ を用い、ＬＰ−ＣＯＭ部からのデータ要求に対して片面を開放、残りの面で廃棄カウントを行う。ＲＡＭ の面切替えは、ＬＰ−ＣＯＭからのＲＡＭＣＨＧ信号により制御される。本機能はＭＨ１０Ｂ ＬＣＡ にて実現する。図６５９に廃棄カウント部の機能ブロックを示す。５． ＭＨ−ＣＯＭ部
５．１ 概要
ＭＨ−ＣＯＭ部は、４枚のＰＷＣＢ（ＨＭＸ１０Ａ， ＨＭＸ１１Ａ， ＨＭＸ１２Ａ， ＨＳＦ０５Ａ）から構成されており以下の機能を有す。ＭＨ−ＣＯＭ部は、ＡＴＭ スイッチ（ＡＳＳＷ）の系にくくりつけの２重化構成であり、系間にはシグナリング及びＶＣＣ コピー用の交絡を持つ。ＭＨ−ＣＯＭ部の主な機能は、以下の３つである。
▲１▼ＡＴＭ スイッチから流入して来るデータをデマックス（分解）してＬＰ部へ与え
る。
▲２▼ＬＰ部からのデータをマックス（多重）してＡＴＭ スイッチへ送出する。
▲３▼ＬＡＰ によるシグナリングの終端を行う。
ＧＷＭＥＳＨのＭＨ−ＣＯＭ部は、ＳＢＭＥＳＨのＭＨ−ＣＯＭ部と同一なので、ここでは詳細な説明は行わず、各ＰＷＣＢの機能概略のみを示す。
５．２ ＨＭＸ１０Ａ
図６６０にＨＭＸ１０Ａにブロック図を示す。ＨＭＸ１０Ａは、以下の機能を有する。
▲１▼ ＨＭＸ１２Ａ からのスケジューラ制御により、ＩＣＬＰ（ＬＰ部のＩｎｃｏｍｉｎｇ）からのデータを６２２Ｍｂｐｓ ハイウェイに多重してＡＳＳＷに出力する機能（ＩＭＵＸ 機能） 。
▲２▼ ＡＳＳＷ の出力側の６２２Ｍｂｐｓ ハイウェイから入力されるデータ（セル）をそのデータの着信先アドレスＤＡに基づいて分離し、ＯＧＬＰ（ＬＰ部のＯｕｔｇｏｉｎｇ）へデータを送り出す機能（ＯＤＭＸ 機能） 。実際には、ＢＯＭ のセルでＤＡをチェックし、分離するデータであればＭＩＤ 情報を記録しておき、ＣＯＭ，ＥＯＭ のセルが入力した場合に、上記記録したＭＩＤ を参照して分離処理をしている。
▲３▼ ＡＳＳＷ の出力側の６２２Ｍｂｐｓ ハイウエイから入力されるの「Ｏ（オー）ビット」の値に基づいて、ＴＣＧ （テストセル生成部）からの試験セルを分離する機能。（▲２▼とは別の機能として分離）
ＡＳＳＷとＧＷＭＥＳＨ間では、ＡＳＳＷからＩＣＬＰへ向かうデータ、ＯＧＬＰからＡＳＳＷへ向かうデータは、物理的に１本の５０芯同軸フラット・ケーブルに収容されており、このケーブルはＨＭＸ１０ＡのＡ コネクタに接続される。ＨＭＸ１０ＡのＢ コネクタはイモズル接続の場合、下流のＧＷＭＥＳＨへハイウエイを接続するケーブルがつながる。
５．３ ＨＭＸ１１Ａ
図６６１に、ＨＭＸ１１Ａのブロック図を示す。ＨＭＸ１１Ａは、以下の機能を有する。
▲１▼ＨＭＸ１２Ａからのスケジューラ制御により、ＯＧＬＰからのデータを６２２Ｍｂｐｓ ハイウェイに多重してＡＳＳＷに出力する機能（ＯＭＵＸ 機能） 。
▲２▼ＡＳＳＷの出力側の６２２Ｍｂｐｓ ハイウェイからのデータ（セル）をそのセルのタグ情報に基づいて分離し、ＩＣＬＰへデータを送出する。また、上記「Ｏビット」の値に基づいてＴＣＧ からの試験セルを分離する機能（ＩＤＭＸ 機能） 。
▲３▼ ＥＺＬＡＰによるシグナリング・データのマックス機能、デマックス機能。
ＡＳＳＷとＧＷＭＥＳＨ間では、ＡＳＳＷからＯＧＬＰへ向かうデータ、ＩＣＬＰからＡＳＳＷへ向かうデータは、物理的に１本の５０芯同軸フラット・ケーブルに収容されており、このケーブルはＨＭＸ１１ＡのＡ コネクタに接続される。ＨＭＸ１１ＡのＢ コネクタはイモズル接続の場合、下流のＧＷＭＥＳＨへハイウェイを接続するケーブルがつながる。
５．４ ＨＭＸ１２Ａ
ＨＭＸ１２Ａは、以下の機能をもっている。
▲１▼ ＨＭＸ１０Ａ， ＨＭＸ１１Ａ で多重するセルに対して、ＶＰＩ／ＶＣＩ の変換及びスイッチング・タグ情報の付与機能（ＶＣＣ機能） 。
▲２▼ ＨＭＸ１０Ａ， ＨＭＸ１１Ａ で分離したＴＣＧ からの試験セルをそれぞれ ＨＭＸ１０Ａ， ＨＭＸ１１Ａ のマックス・ハイウエイに多重する機能。
▲３▼ ＨＭＸ１０Ａ， ＨＭＸ１１Ａ で多重を行う為のスケジューラ機能。
図６６２に、ＶＣＣ 機能を中心としたブロック図を、図６６３に、スケジューラ機能を中心としたブロック図をそれぞれ示す。
ＨＭＸ１２Ａの前面コネクタのうちＡ．Ｃ コネクタはシグナリング・データの系間交絡用、Ｂ，Ｄ コネクタスケジューラ機能用信号のイモズル接続用である。
５．５ ＨＳＦ０５Ａ
ＨＳＦ０５Ａは、以下の機能を有する。
▲１▼ＢＳＧＣ経由で、ＶＣＣ 設定、ＭＨ−ＣＯＭ部内ＭＳＣＮ監視、ＭＳＤ 制御等のＬＡＰ 信号の終端機能。
▲２▼ＳＹＮＳＨ からのソース・クロック（８ＭＨｚ）を基に、ＭＨ−ＣＯＭ内で使用する各種タイミング信号を生成する機能。
図６６４に、ＨＳＦ０５Ａのブロック図を、図６６５に、ＳＢＭＥＳＨのクロック系統図をそれぞれ示す。
６． プロトコル・パフォーマンス・モニタ
６．１ 概要
ＧＷＭＥＳＨでは、Ｌ２−ＰＤＵ、Ｌ３−ＰＤＵに対するプロトコル・パフォーマンス・モニタを行う。本プロトコル・パフォーマンス・モニタは、Ｂｅｌｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｒｅｓｅａｒｃｈ 社発行のＴＲ−ＴＳＶ−１０６１ 及びＴＲ−ＴＳＶ−１０６３（以下では、単にＴＲ−１０６１，ＴＲ−１０６３ と記す）にほぼ準拠する。また、本プロトコル・パフォーマンス・モニタ機能は、ＨＬＭ０３Ａ ＰＷＣＢ にて実現する。なお、ＧＷＭＥＳＨのプロトコル・パフォーマンス・モニタ機能は、ＳＢＭＥＳＨでのそれと、基本的には同じである。
図６６６に、プロトコル・パフォーマンス・モニタ機能を実行するＨＬＭ０３Ａのブロック図を示す。ＨＬＭ０３Ａは、後述するＬＰ−ＣＯＭ部に設けられている。また、ＨＬＭ０３Ａは、後述するデータ・コレクション機能も実行する。また、図６６７および７６８に、ＨＬＭ０３Ａの各ブロックの機能概要を示す。
ＨＬＭ０３Ａでは、図６６９（表中のチェック名は、ＨＬＭ０３Ａ機能ブロック図の名称に対応している）に示すチェックを行っている。チェック結果は、図６６６に示すＭＳＣＮレジスタに表示され、ＨＬＰ０７Ａ（これも、ＬＰ−ＣＯＭ部に設けられている）へ通知する。
ＨＬＭ０３Ａでは、図６６９に示すチェックの他に、以下の結果のＭＳＣＮレジスタに表示する。
・初期設定中
・ＬＣＡ コンフィギュレーション中
・交絡ケーブル抜け
・ｍａｔｅ系電源障害
・ｍａｔｅ系ヒューズアラーム
・ｍａｔｅ系 ＨＬＰ０７Ａ のウォッチドッグ・タイマのタイムアウト
図６６９のチェック名＝ＰＣｄ 以降は条件付きチェック項目であり、条件を満たしていない場合はチェックを行わない。それら条件とは、対象となるセルが有効セルであること、及び、図６７０に示す各チェック項目毎の条件である。
６．２ Ｌ２ プロトコル・パフォーマンス・モニタ
ＧＷＭＥＳＨでは、以下の各Ｌ２パラメータについてのプロトコル・パフォーマンス・モニタを行う。
（１） ＭＲＩ タイムアウト
（２） 無効ペイロードＣＲＣ コード
（３） ペイロード長エラー
（４） ＭＩＤ カレントリ・アクティブ
（５） アンアプルーブドＭＩＤ を持ったＥＯＭ
（６） アンイクスペクテッド・シーケンス番号エラー
ＨＬＭ０３Ａでは、ＩＣＬＰ部からのエラー通知（その詳細は後述する）を受けた場合、上記（１） 〜（６） の各パラメータについて、入力リンク毎にＳｕｍ−ｏｆ−ｅｒｒｏｒｓ アルゴリズムを適用したＬ２プロトコル・パフォーマンス・モニタを行う。
Ｓｕｍ−ｏｆ−ｅｒｒｏｒｓ アルゴリズム用の閾値の設定方法、ＴＲ−１０６１，１０６３で規定されているカウンタやレジスタの実現方法は、ＳＢＭＥＳＨに関する説明と基本的には同じであるので、ここではその説明を省略する。
また、ＧＷＭＥＳＨのＨＬＭ０３Ａにおいては、ＯＧＬＰ部からのエラー通知（その詳細は後述する）を受けた場合、上記（１），（４），（５） の各パラメーターについて、各々のエラーカウントが規定されている。ここでのエラーカウントに利用するカウンタ、レジスタの実現方法もＳＢＭＥＳＨに関する説明において記載したので省略する。
上記エラーカウントは、エラー状態のｌ２−ＰＤＵを送出して来たメッセージ・ハンドラＭＨ毎に行う。
６．３ Ｌ３ プロトコル・パフォーマンス・モニタ
ＧＷＭＥＳＨでは、以下の各Ｌ３パラメータについてのプロトコル・パフォーマンス・モニタを行う。
（１） 無効 ＢＡ サイズ・フィールド値
（２） 無効 ＤＡ タイプ
（３） 無効 ＳＡ タイプ
（４） 無効プロトコルＩＤ
（５） 無効サービス・タイプ
（６） 無効プロトコル・ディスクリミネータ
（７） ホップ・カウント＝０
（８） 無効イングレス・インタフェース・タイプ
（９） ＢＥタグ・ミスマッチ
（１０） ＢＡサイズ・フィールドとレングス・フィールドとの不一致
（１１） ＩＳＳＩ／ＩＣＩのアンアベイラブル
ＧＷＭＥＳＨのＨＬＭ０３Ａでは、ＩＣＬＰ部からのエラー通知（その詳細は後述する）を受けると、上記（１） 〜（１０）の各パラメーターについて入力リンク毎にＳｕｍ−ｏｆ−Ｅｒｒｏｒｓアルゴリズムを適用したＬ３プロトコル・パフィーマンス・モニタを行う。
Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズム用の閾値の設定方法、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムに利用するカウンタやレジスタの実現方法は、ＳＢＭＥＳＨでの説明と基本的には同じであるので、ここでは省略する。
また、ＴＲ−１０６１，１０６３では、前記（２） 〜（８） の各パラメータについてのエラー発生時のログを要求している。それらログの内容としては、以下のものがある。
（ａ） エラー検出の日時（年、月、日、時、分、秒）
（ｂ） リンク ＩＤ
（ｃ） 送信元アドレス（アドレスタイプを含む）
（ｄ） 着信先アドレス（アドレスタイプを含む）
（ｅ） 発生した特殊状態
本実施例のシステムでは、ログ対象エラーが発生すると、上記（ｂ） 〜（ｅ） をハード的にログレジスタへ設定する。ファームウエアは、該レジスタからログ内容を読み出し、ソフトウエアへ通知する。上記（ａ） の内容は、ハードウエアからファームウエアに対しては渡さない。これらは、ファームウエアが上記（ａ） 以外のログ内容を取り込んだ時に、ファームウエアが管理している時間を付与する。ただし、ソフトウエアへの通知内容には年・月・日は含まれていない。これらについては、ソフトウエアが管理する。
また、ＧＷＭＥＳＨでは、エラー検出毎にそのログをソフトウエアに対し通知し、ログの検索機能等をソフトウエアで実現する。
ＴＲ−１０６１，１０６３では、前記（２）（３）（９）（１０） のパラメータについての各々のエラーカウントを規定している。本実施例におけるこれらのカウント動作は、Ｓｕｍ−ｏｆ−Ｅｒｒｏｒｓ アルゴリズムと同様であり、そのカウント動作に利用するカウンタ、レジスタに実現方法も同じである。
６．４ Ｉｎｃｏｍｉｎｇ 部におけるプロトコル・パフォーマンス・モニタ
６．４．１ 処理方法
Ｉｎｃｏｍｉｎｇ部におけるチェック項目、ＮＧ検出時の動作、チェック処理手順について図６７１にまとめる。
同図において、「群」とはパラメータのグループ分けを示す。Ｇ 群は、ＴＲ−１０６１，１０６３には規定されていないＧＷＭＥＳＨ独自仕様であり、ＧＷＭＥＳＨ内部処理におけるエラーである。
本処理を行うのは、前述の様に、ＨＬＭ０３Ａであるが、Ｉｎｃｏｍｉｎｇ部における各種チェックのエラー通知はＩＣＬＰ部から受信する。ＨＬＭ０３Ａは、ＯＣＬＰ部からこの他にデータ， セルフレーム， イネイブルの信号を受信する。それらの各信号のタイムチャートを図６７２に、各信号の説明を図６７３にそれぞれ示す。
図６７２に示した様に、データは１６ビットパラレルのセルフォーマットでＩＣＬＰ部から入力される。交換機（ＧＷＭＥＳＨを含む）内では１セル＝５４オクテットのイメージで扱っているので、入力データの１セルは ９Ｍ クロックで２７τの長さになる。
１セルは、ＡＴＭ ヘッダに相当する部分３τ（この部分のフォーマットはＧＷＭＥＳＨの内部フォーマットであり、一般的なＡＴＭ ヘッダ・フォーマットとは合致しない。図示した様に、本部の中に該セルの送出元リンクＩＤを示す部分（発リンクＩＤ）が含まれている）とその他２７τからなる。なお、図６７２に示したセルの内容は、該セルがインターＢＯＭ であった場合の例である。
図６６６に示したＳＴ識別ブロックにおけるセル・セグメント・タイプの識別方法を下記に示す。セグメント・タイプの識別は、図６７２に示したＳＳＴ とＩＳＴ との組み合わせにより行う。その組合せとセグメント・タイプとの関係を図６７４に示す。なお、インターＢＯＭ は、ＳＭＬＰ部においてハーフ・エンキャプシュレーション処理を行い増えたＢＯＭ である。
図６６６に示したエラー解析ブロックにおけるエラーの判別方法は、基本的にＳＢＭＥＳＨについて説明した内容と同じであるので、ここではその説明を省略する。ただし、ＳＢＭＥＳＨにおいては、エラー解析時にＳＮＩ の識別を行うのに対し、ＧＷＭＥＳＨではリンクの識別を行う。図６７５に、エラー解析ブロックの処理のタイムチャートを示す。
６．４．２ 処理詳細
▲１▼ Ｌ２／３ Ｓｕｍ ｏｆ Ｅｒｒ．カウント
▲２▼ Ｌ２／３個別Ｅｒｒ．カウント
上記▲１▼および▲２▼の処理は、ＳＢＭＥＳＨについて説明した内容と基本的に同じであるので、その説明を省略する。ただし、ＳＢＭＥＳＨにおいては、カウントアップ動作、閾値の比較、フラグの設定をＳＮＩ 単位で行っていたが、ＧＷＭＥＳＨでは発リンク単位で行う。
６．５ ０ｕｔｇｏｉｎｇ 部におけるプロトコル・パフォーマンス・モニタ
６．５．１ 処理方法
０ｕｔｇｏｉｎｇ部におけるチェック項目、ＮＧ検出時の動作、チェック処理手順について図６７６にまとめる。
「群」については、前述した通りである。また、Ｅ 群は、ＧＷＭＥＳＨの内部処理における独自仕様である。
プロトコル・パフォーマンス・モニタとしては、個々のパラメータに関するエラーカウントを行う。このカウント動作は、発ＭＨ毎に行う。ただし、ＩＳＳＩ／ＩＣＩ Ｕｎａｖａｉｌａｂｌｅについてはログ対象エラーとする。
本処理も、前述の様にＨＬＭ０３Ａで実行されるうが、Ｏｕｔｇｏｉｎｇ部における各種チェックのエラー通知はＯＧＬＰ部から受信する。ＨＬＭ０３Ａは、この他に、ＯＧＬＰ部からデータ、セルフレーム、イネイブル信号を受信するが、それらの各信号のタイムチャートを図６７７に示す。なお、そのタイムチャートに示す各信号の説明は、図６７３に示した通りである。
Ｏｕｔｇｏｉｎｇ部が受信する信号は、基本的にＩｎｃｏｍｉｎｇ部におけるプロトコル・パフォーマンス・モニタのためにＩＣＬＰ部より受信する各信号と同等である。
ＡＴＭ ヘッダに相当する部分３τのフォーマットは、ＧＷＭＥＳＨの内部フォーマットであり、一般的なＡＴＭ ヘッダ・フォーマットとは合致しない。図６７７に示した様に、本部の中に該セルの送出元ＭＨを示す部分（発ＭＨ ＩＤ ）と着信先のリンクを示す部分（着リンクＩＤ）がある。尚、図６７７はインターＢＯＭ の例である。
ＭＲＩ タイムアウトの場合のエラー通知方法もＩｎｃｏｍｉｎｇ部におけるそれと同等であり、ＯＧＬＰ部にて疑似ＥＯＭ セルを生成し、該セルと共にＭＲＩ タイムアウトであることを示すエラー通知を行う。そして、該疑似ＥＯＭ セル内の着リンクＩＤは対応するＢＯＭ のそれと同じものである。また、セル・セグメント・タイプの識別方法もＩｎｃｏｍｉｎｇ部と同じであり、図６７４に示す通りである。その他、図６６６に示す各ブロックについては、Ｉｎｃｏｍｉｎｇ部におけるそれらと同等の機能を有し、同等の動作を行う。
なお、図６７７の１τ目のデータ１５の「試」は、ＬＩＮＫ−ＧＷＭＥＳＨ 間ＰＶＣ 試験用セルであるか否かを表すフィールドであり、２ τ目のデータ１１「試」は、 ＭＥＳＨ−ＭＨ間ＰＶＣ 試験用セルであるか否かを表すフィールドである。また、ＬＩＮＫ−ＧＷＭＥＳＨ 間ＰＶＣ 試験用セル又はＭＥＳＨ−ＭＨ 間ＰＶＣ 試験用セルであった場合は、Ｏｕｔｇｏｉｎｇプロトコル・パフォーマンス・モニタに関する全ての処理を行わない。
６．５．２ 処理詳細
Ｌ２／３ 個別エラー・カウントに関する処理は、ＳＢＭＥＳＨに関して説明したものと基本的に同じであるので、ここでは省略し、図６７８にタイムチャートを示すのみにとどめる。
７． ネットワーク・データ・コレクション
７．１ 概要
ＧＷＭＥＳＨでは、Ｌ２−ＰＤＵ，Ｌ３−ＰＤＵ に対するデータ・コレクションを行う。このデータ・コレクションは、ＴＲ−１０６１．１０６３にほぼ準拠する。本データ・コレクション機能は、ＨＬＭ０３Ａにて実現する。ＨＬＭ０３Ａのブロック図および各ブロックの機能は、図６６６〜図６６８に示した通りである。
７．２ ネットワーク・データ・コレクション・パラメータ
ＧＷＭＥＳＨでは、以下の各パラメータについてのネットワーク・データ・コレクション（スケジュール化された測定であり、リンク毎に行う）を行う。
（１） Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ ｌ２ ＰＤＵｓ
（２） Ｔｏｔａｌ ｔｅｒｍｉｎａｔｉｎｇ ｌ２ ＰＤＵｓ
（３） Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
（４） Ｔｏｔａｌ ｔｅｒｍｉｎａｔｉｎｇ ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
（５） Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
（６） Ｔｏｔａｌ ｔｅｒｍｉｎａｔｉｎｇ ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ
上記（１） 〜（６） は、各Ｌ２，Ｌ３ ＰＤＵ 数のカウントである。
ＧＷＭＥＳＨでは、上記の様に、
Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ（ｔｅｒｍｉｎａｔｉｎｇ）ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ数
Ｔｏｔａｌ ｏｒｉｇｉｎａｔｉｎｇ（ｔｅｒｍｉｎａｔｉｎｇ） ｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵｓ数
を計数しており、「全 Ｌ３ ＰＤＵｓ数」を算出する場合には、ソフトウエアがこの両者の加算を行う。
ＴＲ−１０６１，１０６３では、１インターバル＝１５分とし、少なくとも過去２インターバル分の各種データの保持を規定している。この規定に基づき、本実施例のＧＷＭＥＳＨでは、プロトコル・パフォーマンス・モニタと同様に、１５分カウンタを２個用意し、面切替えで使用する。そして、ソフトウエアは面切替え指示後、１５分以内にその時のプレビアス１５分レジスタに相当する１５分カウンタからカウント値を取り出した記憶する。すなわち、少なくとも過去２インターバル分の各種データの保持はソフトウエアが行う。
７．３ Ｉｎｃｏｍｉｎｇ 部におけるネットワーク・データ・コレクション
７．３．１ 処理方式
前記のネットワーク・データ・コレクション対象パラメーター（１） 〜（６） の中で、Ｉｎｃｏｍｉｎｇ部において処理するのは（１），（３），（５） の３項目である。
（１），（３），（５） のＬ２， Ｌ３ ＰＤＵ数のカウントは、該Ｌ２ ＰＤＵ内もしくは該Ｌ３ ＰＤＵ内のエラーの有無に係わらず行う。
Ｉｎｃｏｍｉｎｇ部ではセルフォーマットでデータを受信するので、リンク毎のＬ２ ＰＤＵ数のカウントは容易であり、該Ｌ２ ＰＤＵのＳＴを解析し、Ｉｎｔｅｒ−ＢＯＭ の場合はＬ３ ＰＤＵ数のカウントアップを行う。また、ＤＡ部を解析し、ｉｎｄｉｖｉｄｕａｌｌｙ ａｄｄｒｅｓｓｅｄ Ｌ３ＰＤＵ かｇｒｏｕｐ ａｄｄｒｅｓｓｅｄ Ｌ３ ＰＤＵかの判定を行う。
ネットワーク・データ・コレクションでは、プロトコル・パフォーマンス・モニタと同様に、ＭＥＳＨ−ＭＨ 間ＰＶＣ 試験用セルであった場合と、ＧＡコピー処理によりコピーされたセルであった場合はイングレス・ネットワーク・データ・コレクションに関する全ての処理は行わない。
タイミング生成、リンク識別、ＳＡ／ＤＡ 識別、ＲＡＭ ＆ カウンタの各ブロックとＳＡ／ＤＡ 蓄積ＲＡＭ はプロトコル・パフォーマンス・モニタ処理におけるそれと兼用である。また、各カウンタは、プロトコル・パフォーマンス・モニタ処理におけるそれと同様に、図６６６に示すように、カウント値を（リンク毎、Ｌ２，Ｌ３ ＰＤＵ 毎等に）デュアルポートＲＡＭ に格納し、必要なカウント値を読みだしてカウントアップし、またＲＡＭ に格納する事で実現する。
図６７９に、Ｉｎｃｏｍｉｎｇ部におけるネットワーク・データ・コレクションに係わるタイムチャートを示す。
７．３．２ 処理詳細
有効セルを受信した場合の処理は以下の通りである。
（１） カウント値格納ＲＡＭ からＬ２ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。
（２） カウントアップしたＬ２ ＰＤＵカウント値をＲＡＭ に格納する。
有効なＩｎｔｅｒ−ＢＯＭ を受信した場合の処理は以下の通りである。
（１） カウント値格納ＲＡＭ からＬ３ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。その際、ＤＡ部を解析し、個別アドレス Ｌ３ ＰＤＵ かグループアドレスＬ３ ＰＤＵかを判別し、それぞれカウントアップする。
（２） カウントアップしたＬ３ ＰＤＵカウント値をＲＡＭ に格納する。
カウント値は３２ビットであるが、ＲＡＭ へのリード／ ライトは１６ビットずつ２回に分けて行う。カウントアップは、発リンク単位に行う。各カウントアップは、（１） においてカウント値がマックスであった場合は行わない。また、前述したように、Ｌ２， Ｌ３ ＰＤＵのカウントはエラーの有無にかかわらず行う。
カウント値格納時には、パリティ生成を行い、カウント値を読み出すときに、パリティ・チェックを行う。図６８０に、Ｉｎｃｏｍｉｎｇ部でのネットワーク・データコレクションに関するカウント値のリード／ライトのタイムチャートを示す。
７．４ Ｏｕｔｇｏｉｎｇ 部におけるネットワーク・データ・コレクション
７．４．１ 処理方式
前記のネットワーク・データ・コレクション対象パラメーター（１） 〜（６） の中で、Ｏｕｔｇｏｉｎｇ部において処理するのは、（２），（４），（６） の３項目である。
（２），（４），（６） のＬ２， Ｌ３ ＰＤＵ数のカウントは、エラーの無い正常な該Ｌ２ ＰＤＵもしくは該Ｌ３ ＰＤＵのみに対して行う。
Ｏｕｔｇｏｉｎｇ部へは、セルフォーマットでデータが入力されるので、リンク毎のＬ２ ＰＤＵ数のカウントは容易であり、該Ｌ２ ＰＤＵのＳＴ部を解析し、Ｉｎｔｅｒ−ＢＯＭ の場合はＬ３ ＰＤＵ数のカウントアップを行う。また、同時に、ＤＡ部を解析して、個別アドレス Ｌ３ ＰＤＵ かグループアドレスＬ３ ＰＤＵかの判定を行う。
ＬＩＮＫ−ＳＢＭＥＳＨ 間ＰＶＣ 試験用セルであった場合とＭＥＳＨ−ＭＨ 間ＰＶＣ 試験用セルであった場合は、Ｏｕｔｇｏｉｎｇネットワーク・データ・コレクションに関する全ての処理は行わない。尚、ＨＬＭ０３ＡのＯｕｔｇｏｉｎｇ ＮＤＣ部（ネットワーク・データ・コレクション部）では、課金データ用のＬ２ ＰＤＵ， Ｌ３ ＰＤＵのカウントも行う。ただし、課金データ用のＬ３ ＰＤＵのカウントに関しては、Ｔｏｔａｌ ｔｅｒｍｉｎａｔｉｎｇ Ｌ３ ＰＤＵｓ のみに対して行う。
７．４．２ 処理詳細
エラーのない正常なセルを受信した場合の処理は以下の通りである。
（１） ＮＤＣ カウント値格納ＲＡＭ からＬ２ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。
（２） カウントアップしたＬ２ ＰＤＵカウント値をＲＡＭ に格納する。
（３） 課金データカウント値格納ＲＡＭ からＬ２ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。
（４） カウントアップしたＬ２ ＰＤＵカウント値をＲＡＭ に格納する。
正常Ｉｎｔｅｒ−ＢＯＭ を受信した場合の処理は以下の通りである。
（１） ＮＤＣ カウント値格納ＲＡＭ からＬ３ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。その際、ＤＡ部を解析し、個別アドレス Ｌ３ ＰＤＵ かグループアドレスＬ３ ＰＤＵかを判別し、それぞれカウントアップする。
（２） カウントアップしたＬ３ ＰＤＵカウント値をＲＡＭ に格納する。
（３） 課金データカウント値格納ＲＡＭ からＬ３ ＰＤＵカウント値を読み出し、カウントアップ（＋１）を行う。
（４） カウントアップしたＬ３ ＰＤＵカウント値をＲＡＭ に格納する。
カウント値は３２ビットであるが、ＲＡＭ へのリード／ ライトは１６ビットずつ２回に分けて行う。カウントアップは、着リンク単位に行う。各カウントアップは、上記（１） においてカウント値が最大値であった場合は行わない。また、カウント値格納時には、パリティ生成を行い、カウント値を読み出すときに、パリティ・チェックを行う。
図６８１に、Ｏｕｔｇｏｉｎｇ部でのネットワーク・データコレクションに関するカウント値のリード／ライトのタイムチャートを示す。
８． 課金
課金（Ｂｉｌｌｉｎｇ ）処理においては、ＬＥＣ （ Ｌｏｃａｌ Ｅｘｃｈａｎｇｅ Ｃａｒｒｉｅｒ ）網において，ＸＡ−ＳＭＤＳ 及びＢＣＣ−ＩＬＥＣ間のように，キャリア間にまたがるＳＭＤＳに対する課金機能をサポートするために必要なｕｓａｇｅ ｉｎｆｏｒｍａｔｉｏｎ（使用量情報） の生成やｕｓａｇｅ ｍｅａｓｕｒｅｍｅｎｔ（使用量計測） 処理を行う。図６８２に、課金の機能分類と処理手順を示す。
８．１ Ｄａｔａ Ｇｅｎｅｒａｔｉｎｇ（データ生成）
（１） 個別アドレスデータ転送に対する生成
・課金ポイント（図６８３参照）
▲１▼発側ＬＥＣ 網で他のＬＥＣ 網や選択されたＩＣ網へ直接ＩＣＩＰ Ｌ３ ＰＤＵ を転送するスイッチング・システムＳＳ。
▲２▼着側ＬＥＣ 網で着信先ＳＮＩ へ直接ＳＩＰ Ｌ３ ＰＤＵを転送するＳＳ． ただし、各ＳＢＭＨは、局内ＳＭＤＳに対する課金機能を内蔵しており、機能の共通化のため、終端使用量情報の生成はＳＢＭＨで行う。
・課金対象
プロトコル・チェックやｆｅａｔｕｒｅ ｐｒｏｃｅｓｓｉｎｇの結果などから、正常に転送された（ｓｕｃｃｅｓｓｆｕｌｌｙ ｔｒａｎｓｍｉｔｔｅｄ） Ｌ３ ＰＤＵ であると判断されたデータに対してのみ課金を行う。
・課金情報
図６８４に示す内容を含む使用量情報をパケット単位に生成する。
（２） グループアドレスデータ転送に対する生成
・課金ポイント
▲１▼他のＬＥＣ 網や選択されたＩＣ網へ直接ＧＡ及びそのコピーの各ＩＣＩＰ Ｌ３ ＰＤＵ を転送するＳＳ．
▲２▼着信先ＳＮＩ へＧＡに基づいたのコピーＳＩＰ Ｌ３ ＰＤＵを直接転送するＳＳ．
・課金対象
プロトコル・チェックやｆｅａｔｕｒｅ ｐｒｏｃｅｓｓｉｎｇの結果などから、正常に転送された（ｓｕｃｃｅｓｓｆｕｌｌｙ ｔｒａｎｓｍｉｔｔｅｄ） Ｌ３ ＰＤＵ であると判断されたデータに対してのみ課金を行う。
・課金情報
図６８４に示す内容を含む使用量情報をパケット単位に生成する。
（３） 使用量情報の内容
・着信先アドレス
アドレス・タイプとアドレス・サブフィールドから成る着信アドレス。
アドレス・タイプ＝’１１００’： 個別アドレス
＝’１１１０’： グループアドレス
・発信元アドレス
アドレス・タイプとアドレス・サブフィールドから成る発信アドレス。
アドレス・タイプ＝’１１００’： 個別アドレス
・ＳＮＩ アドレス
ＬＥＣ がＧＡ Ａｇｅｎｔの場合、ＧＡメンバーの個別アドレスを設定する。
ＬＥＣ がＧＡ Ａｇｅｎｔでない場合、グループアドレスを設定する。
・状態コード
ＩＣＩＰまたはＳＩＰ Ｌ３ ＰＤＵの転送状態。”１” が正常転送を示す。
・Ｏｕｔｇｏｉｎｇネットワークの識別
ＩＣＩＰ Ｌ３ ＰＤＵ の送出先キャリア （ＬＥＣ，ＩＣ） 。
・Ｏｕｔｇｏｉｎｇ ＩＣＩ転送パス設定の識別
ＩＣＩＰ Ｌ３ ＰＤＵ を送出したＩＣＩ 転送パスのＩＤ。
・Ｉｎｃｏｍｉｎｇネットワーク識別
ＩＣＩＰ Ｌ３ ＰＤＵ の送出元キャリア（ＬＥＣ，ＩＣ）
・Ｉｎｃｏｍｉｎｇ ＩＣＩ転送パス設定の識別
ＩＣＩＰ Ｌ３ ＰＤＵ を受信したＩＣＩ 転送パスのＩＤ。
・キャリア識別
ＴＲ−１０６０ の５．５．１ 章で述べたＬ３ ＰＤＵヘッダのサービス・スペシフィック部で与えられるＩＣを設定する。
・セグメント・カウント
転送したＬ２ ＰＤＵ数。
・パケット・カウント
転送したＬ３ ＰＤＵ数。
・イングレス・インタフェース・タイプ
Ｉｎｃｏｍｉｎｇ／Ｏｕｔｇｏｉｎｇ ネットワーク識別内のコードの判別。相手先がＩＣの場合は”ＣＩＣ” 、相手先がＩＬＥＣの場合は”ＮＥＣＡ”
キャリア間ＳＭＤＳに対してＬＥＣ 網で生成する使用量情報をまとめたものを、図６８４に示している。
８．２ Ｄａｔａ Ａｇｇｒｅｇａｔｉｏｎ （データ集計）
特定のＳＡとＤＡの間で転送されたＳｕｃｃｅｓｓｆｕｌｌｙ ｔｒａｎｓｍｉｔｔｅｄ Ｌ３ ＰＤＵ （正常に転送された Ｌ３ ＰＤＵ ）に対して、ＬＥＣ 網で規定された時間間隔で網間ＳＭＤＳの使用量情報を加算する。
・時間間隔＝１ 分（ＳＢＭＨ と同じ）
・使用量情報の組み合わせ＝６４Ｋ（Ｍａｘ．）
・セル及びパケットカウント数＝２４ビット（Ｍａｘ．）
課金データを収集する為に必要な使用量情報の組み合わせを考えると、ＳＡとＤＡの組み合わせだけでも、ＳＡ， ＤＡがそれぞれ６４ビットで表されているので、その組合せ数は、 ２^６４× ２^６４ビットとなり、膨大なメモリ量となってしまう。このため、使用量情報の組み合わせの最大数を６４Ｋ と規定し、メモリの分配を以下のようにする。
ＲＤＡ（ＳＩＰ）＋ＲＤＡ（ＩＣＩＰ） ＋ＲＳＡ ＋ＲＣＡ ＝６４Ｋ ×（ＳＡ ６４ｂｉｔ ＋ＤＡ（ＳＩＰ） ６４ｂｉｔ ＋ＤＡ（ＩＣＩＰ） ６４ｂｉｔ＋キャリア情報３７ｂｉｔ）
ここでキャリア情報とは、Ｉｎｃｏｍｉｎｇ ＮＷ ＩＤ１６ビット、Ｉｎｃｏｍｉｎｇ ＩＣＩ ＴＰＳ１６ビット、０ｕｔｇｏｉｎｇ ＩＣＩ ＴＰＳ１６ビット、Ｉｎｇｒｅｓｓ ｉｎｆ ｔｙｐｅ８ビットである。
ところが、ＧＷＭＥＳＨがサポートするＩＳＳＩ／ＩＣＩのリンク数は８本くくりつけであるので、Ｏｕｔｇｏｉｎｇ ＮＷ ＩＤとＯｕｔｇｏｉｎｇ ＩＣＩ ＴＰＳを合わせて３ビットで表すことができる。また、Ｉｎｇｒｅｓｓ ｉｎｆ ｔｙｐｅでは下位２ビットのみを使用する。従って、キャリア情報は合わせて３７ビットとなる。図６８５に、ＳＡ， ＤＡ（ＳＩＰ）， ＤＡ（ＩＣＩＰ），キャリア情報圧縮メモリイメージを示す。
課金関連データ蓄積メモリに、上記アドレス毎に Ｌ２−ＰＤＵ 、Ｌ３−ＰＤＵ数を合わせて書き込む。そして、その課金関連データ蓄積メモリをファームウェアがアクセスし、課金情報を収集する。具体的には、本メモリを二面構成として、一定時間（１分）毎にファームウェアから面切り換え指示を行う。なお、一定時間が来る前にメモリがフルになった場合、即時に面切り換えを行う。片面ではハードウェアからのアクセスが行われ、もう片面からファームウェアが各種データを取り出す。尚、課金に関するソフト処理を容易にするために、出リンク対応に Ｌ２−ＰＤＵ、Ｌ３−ＰＤＵ数を課金データ蓄積メモリに書き込むようにしてもよい。図６８６に、そのメモリイメージを示す。
上記課金機能は、ネットワーク・データ・コレクション部、すなわち、ＨＬＭ０３Ａにおいて実現する。
９． ＬＰ−ＣＯＭ部（ＩＮＦ部）
９．１ 概要
ＬＰ−ＣＯＭ部は、以下の機能を行う。
（１） ＩＮＦとインタフェースし、ＩＣＬＰ部・ＯＧＬＰ部の制御
（２） 課金処理
（３） パフォーマンス・モニタ、データ・コレクション（ｔｒａｆｆｉｃ ｍｏｎｉｔｏｒ）
また、 物理的には、以下の３枚の ＰＷＣＢ からなる。
（ａ） ＨＬＰ０７Ａ
（ｂ） ＨＬＭ０２Ａ
（ｃ） ＨＬＭ０３Ａ
上記 （１）〜（３） に示す機能は、それぞれ上記（ａ） 〜（ｃ） に示したＰＷＣＢにおいて実行される。また、ＨＬＭ０２Ａは、ＳＢＭＥＳＨでのＨＬＭ００Ａを用いるが、実際の課金としての操作は行わない。
課金処理については８章で、パフォーマンス・モニタについては６章で、データ・コレクションについては７章で述べた通りである。
本章では、ＩＮＦ とのインタフェース機能、ＳＭＬＰ部・ＲＭＬＰ部の制御機能、すなわち、ＨＬＰ０７Ａについて説明する。
９．２ 機能概要
図６８７に、ＨＬＰ０７Ａのブロック図を示す。また、図６８８および図６８９に、 ＨＬＰ０７Ａ の各ブロックの機能を示す。
ＨＬＰ０７Ａ は、その主機能として以下を行う。
・ＩＮＦ とのインタフェース
・ＬＰ部、各テーブルの設定及び管理
・ＬＰ部，ＬＰ−ＣＯＭ部のエラー監視
・状態制御
９．３ ＩＮＦインタフェース制御手段
９．３．１ ＩＮＦインタフェース制御
ＧＷＭＥＳＨ（ＭＮＧ−Ｆｉｒｍ）とＢＣＰＲ間のＩＮＦ を使用したインタフェースの制御手順について以下に示す。
ａ． ＩＮＦ コマンド起動
（１） ＣＰＵ （マイクロプロセッサ）にＤＭＡ 設定を行う。
（２） ＢＣＰＲは、ＩＮＦ オーダーでコマンド起動するとき、ＭＭアドレスを２ビット右シフト（０，４，８が０，１，２ となる）したイメージで指定してくる。よって、ＩＮＦ受信時、ＳＢＭＥＳＨは以下の動作を行う。
▲１▼コマンド起動を認識すると、ＳＢＩＦ ＬＳＩのポートＡ からＭＭアドレス、コマンド数を受け取る。
▲２▼ ＳＢＩＦ ＬＳＩ のポートＢ に、ＭＭアドレス上中下位をひねって設定する。
▲３▼ ＳＢＩＦ ＬＳＩ のポートＦ に転送長（コマンド数×４ワード） を設定する。
▲４▼ ＳＢＩＦ ＬＳＩ のポートＣ に、ＤＭＡ リードスタートを設定する。
ｂ．ＩＮＦ ステータス通知
ステータス通知に指定するＭＭアドレスは、２ビット右シフト（０，４，８が０，１，２ となる）したものであり、受信バッファ通知で指定されたままのものである。メッセージ長は、ＢＣＰＲメモリ上で左がＭＳＢ，右ＬＳＢ である。ＧＷＭＥＳＨは、以下の動作を行う。
（１） ＳＢＩＦ ＬＳＩのポートＢ に、ＭＭアドレス上中下位をひねって設定する。
（２） ＳＢＩＦ ＬＳＩのポートＦ に、転送長（コマンド数×４ワード）を設定する。
（３） ＳＢＩＦ ＬＳＩのポートＣ に、ＤＭＡ ライトスタートを設定する。
ここで、コマンドとステータスに指定するＭＭアドレスとメッセージ長は、以下に従う。
（１） コマンドで指定するデータのＭＭアドレスは、２ビット右シフトのものを指定する。
（２） メッセージ長は、ＢＣＰＲメモリ上で左がＭＳＢ，右ＬＳＢ である。
（３） ＭＭアドレス以外は全てインタフェース仕様書で規定する。
なお、ステータス通知も同様である。また、ＭＭアドレスは受信バッファ通知で指定されたものと同じである。
ステータスキュー・アドレス、受信バッファアドレスの通知は、以下の通りである。
（１） ＢＣＰＲは、ＧＷＭＥＳＨに対して、予めステータスキューおよび受信バッファのＭＭアドレスを通知する。
（２） ＭＭアドレスは、２ビット右シフトのものを指定する。
（３） メッセージ長は、バイト長を指定する。（メッセージ有効長が必要）
９．３．２ ＩＮＦ インタフェース割り込み制御
ＧＷＭＥＳＨ内のＩＮＦ インタフェース制御における割り込み制御について、以下に示す。
ａ．コマンド起動
コマンド起動は割り込みで処理する。外部割り込みＩＮＴＯである。ＩＮＴＯ割り込みは、ポートＡ の３ワードリードでリセットされる。
ｂ．ステータス送信
ログ対象エラーが発生した場合、ＭＳＲ−ｆｉｒｍから発生するログステータスを送信する。
ｃ． ＤＭＡ制御
ＣＰＵ 内部のＤＭＡ コントローラーで行う。使用するＤＭＡ チャネルは０。ＤＭＡ 終了は、割り込みとｌｏｏｋ ｉｎ の２種を使い分ける。割り込みは、ＣＰＵ 内ＤＭＡ コントロールレジスタのＩＮＴ ビットで制御。
ＩＮＦ のＤＭＡ 転送速度は４Ｍｂｙｔｅ／ｓｅｃなので、４ｂｙｔｅ のＤＭＡ リード（テイルポインタ・ルックイン等）は、ＣＰＵ クロックが８ＭＨｚなら１ μ秒で終了する。よってＤＭＡ終了割り込みは使用せずｌｏｏｋ ｉｎ で行う。
９．４ ＩＣＬＰ ／ ＯＧＬＰ 制御
ＩＣＬＰ／ＯＧＬＰ に対する制御、具体的には、ＨＬＰ０７ＡからＩＣＬＰ／ＯＧＬＰ に対して与える状態制御情報を以下に示す。
・自系のＡＣＴ／ＳＢＹ 状態（アクティブ／スタンバイ状態）
・自Ｓｈｅｌｆ のＳｈｅｌｆＮｏ．（０〜３）（シェルフ番号）
・初期設定時のリセット
・各種チェッカへの障害リセット
・各種ＭＳＤ テーブルに対する設定
・各種ＭＳＤ テーブルに対するリセット
・ハードウェアＩＮＨＢＩＴ状態信号（インヒビット状態信号によって、ハードウェア動作をマスクする）
ＨＬＰ０７Ａは、この他に、ＩＣＬＰ／ＯＧＬＰ の各パッケージＰＫＧ から、ＭＳＣＡＮ 情報を収拾し、状態監視を行う。
１０． ソフト・インタフェース
１０．１ 初期設定
ソフトは、ＧＷＭＥＳＨの初期設定として、以下の２つを行う。
▲１▼ＭＨ−ＣＯＭ部の初期設定
▲２▼ＬＰ部の初期設定
ソフトは、最初に上記▲１▼をＬＡＰ 経由で行い、次に上記▲２▼をＩＮＦ 経由で行う。
１０．１．１ ＭＨ−ＣＯＭ 部の初期設定
ＭＨ−ＣＯＭ部に関するＥ−ＭＳＤ ／ Ｅ−ＭＳＣＮの装置制御は、簡易ＬＡＰ（ＥＺＬＡＰ）を使用した局内通信で行う。局内通信におけるＶＰＩ／ＶＣＩ 値としては、図６９０に示す固定値を用いる。
ＢＳＧＣ−ＭＨＣＯＭ部間には、０系、１系それぞれ１本のＥＺＬＡＰ リンクが張られ、各リンク内部には０系用、１系用局内通信セルが両方とも入力される。
ＭＨ−ＣＯＭ部では、自分あてのスイッチング・タグ情報をもったセルをＩＤＭＸ部にて取り込む。０系用、１系用局内通信セルは、ＶＣＩ 値がそれぞれ異なる為、自系で処理すべきセルはＶＣＩ 値で識別し、他系分は廃棄してしまう。
一方、ＢＳＧＣ側では、０系用、１系用局内通信セルのＶＣＩ 値が互いに同じであるが、自系で取り込むセルはＣＯＭ−ｂｉｔ が”１” で、他系分はＣＯＭ−ｂｉｔ が”０” であることで識別を行い（図４１０に関する説明を参照）、自系へのセルを取り込み、他系へのセルは廃棄する。
１０．１．２ ＬＰ部の初期設定
ＬＰ部の初期設定はＩＮＦ 経由で行う。
１０．２ ＩＮＳ 処理
ＧＷＭＥＳＨでは、ＭＨ−ＣＯＭ部当とＬＰ部では独立に系構成が可能である。この為、ＩＮＳ化処理（インサービス化処理）もＭＨ−ＣＯＭ部とＬＰ部では異なる。
１０．２．１ ＭＨ−ＣＯＭ部のＩＮＳ 化処理
ＭＨ−ＣＯＭ部の制御は、ＥＺＬＡＰ を使用して行う。ＭＨ−ＣＯＭ部のＩＮＳ 化時の主な処理はＶＣＣ のコピーである。
１０．２．２ ＬＰ部のＩＮＳ 化
ＬＰ部のＩＮＳ 化はＩＮＦ 経由で初期設定のみが行われる。
１０．３ 系切替え
ＧＷＭＥＳＨの系切替えとしては、以下の２つがある。
▲１▼ スイッチくくりつけのＭＨ−ＣＯＭ部の系切替え
▲２▼ ＭＨ−ＣＯＭ部とは独立のＬＰ部の系切替え
１０．３．１ ＭＨ−ＣＯＭ部の系切替え
ＭＨ−ＣＯＭ部はスイッチとくくりつけになっており、系切替え信号はＡＳＳＷＳＨ経由で受け取る。したがって、ＭＨ−ＣＯＭ部の系切替え手順は、ＡＳＳＷＳＨの系切替え手順と同様である。
１０．３．２ ＬＰ部の系切替え
ＩＮＦＡのＡＣＴ 変更を行う。
１０．４ 障害監視
１０．４．１ ＭＨ−ＣＯＭ部の障害監視
ＭＨ−ＣＯＭ部の障害は、すべてＥＺＬＡＰ を使用してＭＳＣＮの形式でＢＣＰＲに通知される。ＭＳＣＮの中には、自系監視情報と他系監視情報とがあり、それぞれ処理が異なる。図６９１にＭＨ−ＣＯＭ部の障害時の動作を示す。
１０．４．２ ＩＮＦ 通信に関する障害監視
ＩＮＦ 通信に関する障害監視については、ＢＳＧＣに処理に準ずるので、ここでは詳細説明は省略する。
１０．５ 試験・診断
ＧＷＭＥＳＨに関する試験としては、ＳＢＭＥＳＨと全く同様な機能をもっており以下の４種がある。
▲１▼ ＴＣＧ を用いた試験
▲２▼ ＩＣＩ／ＩＳＳＩ−ＧＷＭＥＳＨ間のＰＶＣ 試験
▲３▼ ＳＢＭＥＳＨまたはＧＷＭＥＳＨとＧＷＭＥＳＨとの間のＰＶＣ 試験
▲４▼ 局間折り返し試験
基本的には、上記▲１▼は定期的に行われる試験であり、▲２▼、▲３▼、▲４▼は加入者からの要求・苦情（クレーム）等により、オンデマンドで行われる試験である。
１０．５．１ ＴＣＧ を用いた試験
ＧＷＭＥＳＨは、他のＡＳＳＷのハイウエイに接続される ＳＩＦＳＨ、ＢＳＧＣＳＨ、ＳＢＭＥＳＨ等と同様に、ＡＳＳＷから入ってきた試験セルを自動的にＤＭＵＸ直後の１５５Ｍハイウエイのところで再びＭＵＸ してＡＳＳＷに折り返す機能を有している。ＴＣＧ で生成されて出力される試験セルは、そのヘッダ部として、図６９２に示す情報を有している。同図の右端は「０（オー）ビット」であり、このビットの値が“１”であることが本試験の試験セルであることを表している。
ＧＷＭＥＳＨにおけるＴＣＧ セルによる折り返し試験の例を、図６９３および図６９４に示す機能イメージ図を参照しながら説明する。
ＧＷＭＥＳＨのＩＤＭＸ（ＯＤＭＸ）では、以下の（１）（２）の処理を行う。
（１） ＴＡＧＣ情報の一致でのデータ取り込む
（２）ＴＡＧＣ 情報の一致、かつ「０ビット」＝１の条件でのデータ取り込む
上記（１） の条件で取り込まれたセルは、ＩＣＬＰ（ＯＧＬＰ）に送られ、「０ビット」＝１のセルが廃棄され、それ以外のセルは通常のルーティング処理が行われる。一方、上記（２） の条件で取り込まれたセルは、上記「０ビット」の値に従い、ＧＷＭＥＳＨ内の折り返される。そして、ＧＷＭＥＳＨが有するＶＣＣ を経た後にＭＵＸ されてＡＳＳＷに送り返される。ＭＵＸ 側で試験セルに対応するＶＣＣ が設定されていない場合には、この折り返し処理は行われない。図６９３では、一方の系のみの機能イメージを示しているが、２重化されたＧＷＭＥＳＨでも同じイメージである。本試験は、ＡＳＳＷ交点のスイッチングの正常性の確認、およびＧＷＭＥＳＨ、ＳＩＦＳＨ のＤＭＵＸ部・ＭＵＸ 部の正常性の確認を行っている。
図６９３に示す試験の動作を説明する。まず、ＴＣＧＳＨ で生成・出力される試験セルは、ルーティング情報として ＶＣＩ_１ を有し、また「０ビット」＝１である。上記 ＶＣＩ_１ は、ＴＣＧＳＨ とＧＷＭＥＳＨのＩＤＭＸとの間のパスを指定している。その試験セルは、上記（１） および（２） の条件で取り込まれ、（２） の条件で取り込まれた試験セルは、「０ビット」＝１であるので、 ＯＭＵＸ に折り返される。
ＯＭＵＸの入力側にはＶＣＣ が設けられており、該試験セルのルーティング情報は、 ＶＣＩ_１ → ＶＣＩ_２ の変換がなされて、ＡＳＳＷに出力される。 ＶＣＩ_２ は、ＧＷＭＥＳＨのＯＭＵＸとＳＩＦＳＨ のＤＭＸ との間のパスを指定している。ＳＩＦＳＨ 内では、ＧＷＭＥＳＨと同様に、「０ビット」＝１であることに従って、該試験セルをＭＵＸ に折り返す。そして、その試験セルに対してはＳＩＦＳＨ のＭＵＸ の入力側に設けられているＶＣＣ で ＶＣＩ_２ → ＶＣＩ_３ の変換がなされて、再びＡＳＳＷに出力される。 ＶＣＩ_３ は、ＳＩＦＳＨ のＭＵＸ とＧＷＭＥＳＨのＩＤＭＸとの間のパスを指定している。
ＧＷＭＥＳＨでは、上述したように、その試験セルが ＯＭＵＸ に折り返されるが、今度は、 ＶＣＩ_３ → ＶＣＩ_４ の変換がなされて、ＡＳＳＷに出力される。 ＶＣＩ_４ は、ＧＷＭＥＳＨのＯＭＵＸとＴＣＧＳＨ との間のパスを指定している。
このようにして、ＴＣＧＳＨ は、ＴＣＧＳＨ 自身が出力した試験セルを受信することによって、ＧＷＭＥＳＨのＩＤＭＸおよびＯＭＵＸ（ＳＩＦＳＨ のＤＭＸ およびＭＵＸ も）の正常性を確認できる。
図６９４に示す試験の動作は、基本的に図６９３で説明した動作と同じであるが、この試験では、ＳＩＦＳＨ の代わりに同図に示す「ＬＯＯＰＳ 」を利用し、ＧＷＭＥＳＨのＩＭＵＸおよびＯＤＭＸの正常性を確認している。なお、上記「ＬＯＯＰＳ 」は、図９に示したＬＬＰ に対応する。
１０．５．２ ＩＣＩ／ＩＳＳＩとＧＷＭＥＳＨとの間のＰＶＣ 試験
ＩＣＩ／ＩＳＳＩ等のトランクは、基本的には他のＭＨでも使用している可能性があるため、回線をＯＵＳ （Ｏｕｔ−ｏｆ−Ｓｅｒｖｉｃｅ）状態しての試験は行わず、ＩＮＳ （Ｉｎ−Ｓｅｒｖｉｃｅ）状態で試験を行う。ＩＣＩ／ＩＳＳＩとＧＷＭＥＳＨとの間のＰＶＣ 試験時におけるＧＷＭＥＳＨの機能イメージを図６９５に示す。
この試験は、ソフトからの試験指示により、ファームウェアがＶＣＩ ＝ｘｘＦＦ（ｈ）（ｘ は任意の数）を有する試験セルをＯＧＬＰ部へ送り出す。ＯＧＬＰ内部では、入力セルのＶＣＩ 値がＶＣＩ ＝ｘｘｘｘ ｘｘｘｘ １ｘｘｘ ｘｘｘｘ（ｂ）であった場合にそのセルを試験セルであると判定し、該試験セルに対して通常のユーザ・セルと同様のルーティング処理を行い、要求（クレーム）のあったトランクに向けてその試験セルを送り出す。ただし、その試験セルに対しては、下記の▲１▼および▲２▼を行わない。
▲１▼ ＢＡサイズまたはＬＥＮＧＴＨに関する所定の演算（セルのセグメント・タイプに基づいて、所定の値を減算する処理）
▲２▼Ｌ２のプロトコル・チェック
ＧＷＭＥＳＨから出力され、ＡＳＳＷ（ｄｏｗｎ）を通り、ＳＩＦＳＨ に到達した試験セルは、ＳＩＦＳＨ の所定のトランクにて折り返され、そのトランク対応のＧＷＭＥＳＨのＩＣＬＰ部に向けて出力される。ここで、上記ＳＩＦＳＨ の所定のトランクは、このＰＶＣ 試験のセルであることを示すＶＰＩ／ＶＣＩ を持ったセルを折り返す機能を有している。
ＩＣＬＰに入ってきたセルのうち、サービス・タイプが”４８”または”６０”ものもはＢＥタグのコピーは行わない。また、ＤＡが自ＳＳ局番を示しており、かつサービス・タイプが”４８”または”６０”のものは、ＢＡサイズ、レングスに関する所定の演算は行わない。そして、上記セルのＶＣＩ 値をＶＣＩ ＝ｘｘＦＦ（ｈ） に変換し、ＭＳＣＮにて試験セルの受信をファームウェアに通知する。
ファームウェア受信部へは、ＶＣＩ ＝ｘｘＦＦ（ｈ） のセルのみがフィルタリングされて取り込まれる。ファームウェアでは、受信した試験セルデータの格納位置を通知し、ソフトにより試験結果をチェックしてもらう。一方、そのままハイウェイを流れていった試験セルはそのＶＣＩ 値が通常セルと異なり、ＶＣＣ に格納されていないため、該ＶＣＣ において廃棄される。
ＰＶＣ 試験では、使用するＶＰＩ／ＶＣＩ は実際のサービス・セルと同じものを使用する。したがって、この試験中は、試験ＶＰＩ／ＶＣＩ 以外のＶＰＩ／ＶＣＩ を有するセルはサービスに使用出来るが、試験ＶＰＩ／ＶＣＩ を有するセルはサービスに使用できない。即ち、該試験ＶＰＩ／ＶＣＩ が指定するパスを介して所望のサービスを受けることは出来ない。尚、ＧＷＭＥＳＨでは、ＶＰＩ ＝０３Ｆ（ｈ）とし、ＶＣＩ ＝”０３００”（ｈ） 〜”０３０７”（ｈ）（ＩＳＳＩ） およびＶＣＩ ＝”０３１０”（ｈ） 〜”０３１７”（ｈ）（ＩＣＩ）がサービスに使用するＶＰＩ／ＶＣＩ 値である。
１０．５．３ ＳＢＭＥＳＨ ／ ＧＥＭＥＳＨ とＧＷＭＥＳＨとの間のＰＶＣ 試験
本機能は、ＳＢＭＥＳＨのもつＭＥＳＨ−ＭＨ 間のＰＶＣ 試験機能と同一である。 ＳＢＭＥＳＨ とＧＷＭＥＳＨの組合せは、以下の４通りである。
（ａ）ＳＭＬＰ−ＲＭＬＰ
（ｂ）ＳＭＬＰ−ＯＧＬＰ
（ｃ）ＩＣＬＰ−ＲＭＬＰ
（ｄ）ＩＣＬＰ−ＯＧＬＰ
ＳＢＭＥＳＨ ／ ＧＥＭＥＳＨ とＧＷＭＥＳＨとの間のＰＶＣ 試験のイメージを図６９６に示す。
この試験は、ソフトからの試験指示によって、ファームウェアが、試験セルのＶＣＩ 値をＶＣＩ ＝ｘｘＦＦ（ｈ） でＩＣＬＰ部へ送り出す。ＩＣＬＰ内部では、入力セルのＶＣＩ 値がＶＣＩ ＝ｘｘｘｘ ｘｘｘｘ １ｘｘｘ ｘｘｘｘ であった場合に、そのセルをこの試験の試験セルであると判定し、その試験セルに対しては通常のユーザセルを同様にしてＤＡでルーティングを行い、要求（クレーム）のあったＳＢＭＨ、ＧＷＭＨに向けてその試験セルを送り出す。ただし、その試験セルに対しては、ＢＥタグのコピー、および、レイヤ２，３のプロトコル・チェックは行わない。
図６９６に示すＳＩＦＳＨ 内のＬＬＰ で折り返された試験セルは、ＰＶＣ の設定されているＳＢＭＨ、ＧＷＭＨに転送され、試験セル内に記述されているＤＡ（着信先アドレス）を基にして、該当するＲＭＬＰもしくはＯＧＬＰに着信する。ＲＭＬＰもしくはＯＧＬＰに入力されたセルのうち、予めファームウェアから指示されている試験ＤＡ値をもつものはＶＣＩ ＝_ｘｘＦＦ（ｈ） に変換される。
ファームウェア受信部へは、ＶＣＩ ＝_ｘｘＦＦ（ｈ） のセルのみフィルタリングされて取り込まれる。ファームウェアでは、受信した試験セルデータの格納位置を通知し、ソフトにより試験結果をチェックしてもらう。一方、そのままハイウェイを流れていった試験セルはＶＣＩ 値が通常セルと異なり、その値がＶＣＣ に格納されていないので廃棄される。
本試験時に使用するＤＡ値について、以下の２種類を使用できる。
▲１▼割付済ＤＡ値を使用する
▲２▼試験用に特別に決めた特定ＤＡ値を使用する
上記▲１▼の場合、使用するＶＰＩ／ＶＣＩ として実際のサービス・セルと同じものを使用するので、ＶＰＩ／ＶＣＩ では試験セルと通常セルとの区別は出来ない。その為、試験中は、試験ＶＰＩ／ＶＣＩ 同じＶＰＩ／ＶＣＩ を有するセルはサービスに使用できない。
上記▲２▼の場合は、上記特定ＤＡのセルのために専用の内部ＶＣＩ 値を定義する。このため、この試験セルを通常のサービス・セルから区別可能となり、この試験中でもサービス・セルには影響を与えない。
なお、ＧＷＭＥＳＨでは、ＶＰＩ ＝０３Ｆ（ｈ）、ＶＣＩ ＝”０３４０”（ｈ） 〜”０３５Ｆ”（ｈ） がサービスに使用されるＶＰＩ／ＶＣＩ 値である。
１０．５．４ 局間試験
局間試験におけるＧＷＭＥＳＨの機能イメージを図６９７に示す。
この試験は、ソフトからの試験指示により、ファームウェアがＶＣＩ ＝ｘｘＦＦ（ｈ）を有する試験セルをＯＧＬＰ部へ送り出す。ＯＧＬＰ部では、入力セルのＶＣＩ の値がＶＣＩ＝ｘｘｘｘ ｘｘｘｘ １ｘｘｘ ｘｘｘｘ であった場合、該セルをこの試験の試験セルであると判断し、該試験セルに対しては通常のユーザー・セルと同様にルーティング処理を行い、局間インタフェース（ＩＳＳＩ， ＩＣＩ ）に転送される。ただし、ＢＡサイズ、レングスに関する所定の演算、レイヤ２のプロトコル・チェックは行わない。
局間の伝送路を介して相手局に入力された試験セルは、ＰＶＣ の設定されているＧＷＭＥのＩＣＬＰ部に転送される。ＩＣＬＰに入力されてきたセルのうち、サービス・タイプが”４８”または”６０”のものはＢＥタグのコピーはしない。ＤＡが自ＳＳ局番を示しており、かつサービス・タイプが”４８”または”６０”のものは、ＢＡサイズ、レングスに起案する所定の演算は行わず、そのセルのＶＣＩ をｘｘＦＦ（ｈ） に変換して、ＭＳＣＮにて試験セルの受信をファームウェアに通知する。
ファームウェアは、ＭＳＣＮにより試験セルの受信を認識し、ＶＣＩ ＝ｘｘＦＦ（ｈ） のセルのみフィルタがかけられ取り込まれる。ファームウェアでは、受信した試験セルデータの格納位置をソフトに通知し、ソフト処理によってＤＡ／ＳＡ を入れ換え、試験セルをその発信元に返送する。そして、その結果はファームウェア経由でソフトに通知される。このようにして、局間にまたがってのループバック試験を行う。なお、この試験はＰＶＣ 試験であるので、使用するＶＰＩ／ＶＣＩ は実際のサービス・セルと同じものを使用する。試験セルと通常セルとの識別は、サービス・タイプで行うので、この試験をサービス中に行うことの可能である。
尚、ＧＷＭＥＳＨでは、ＶＰＩ ＝０３Ｆ（ｈ）、ＶＣＩ ＝”０３００”（ｈ） 〜”０３０７”（ｈ） （ＩＳＳＩ）、ＶＣＩ＝”０３１０”（ｈ） 〜”０３１７”（ｈ） （ＩＣＩ） がサービスに使用されるＶＰＩ／ＶＣＩ 値である。また、ＯＧＬＰでは他のユーザー・セルと同様のＥＳ， Ｈｏｐ ｃｏｕｎｔ ＩＤ， キャリアＩＤはハード内部でロテイションしてしまう為、ファームウェアからのこれらの値の設定はハードでロテイションして正解値となるように逆にロテイションしておく。
１０．５．５ 各部の試験用機能
この章で説明した試験に必要な各部の機能を以下にまとめる。
▲１▼ＩＣＬＰ側
・サービス・タイプが”４８”または”６０”の時
（１）ＢＥｔａｇ のコピーは行わない
・ＤＡが自ＳＳ局版でサービス・タイプが”４８”または”６０”の時
（１）ＶＣＩ をｘｘＦＦ（ｈ） に変換
（２）ＭＳＣＮに通知
（３）ＢＡｓｉｚｅ，Ｌｅｎｇｔｈ に関する所定の処理は行わない
・ＶＣＩ 値が” ｘｘｘｘ ｘｘｘｘ １ｘｘｘ ｘｘｘｘ”の時
（１）プロトコル・チェックはマスク（レイヤ２，３）
（２）ＤＡでルーティング（ユーザ・セルと同じ）
（３）ＢＥｔａｇ のコピーは行わない
▲２▼ＯＧＬＰ側
・ＤＡがファームウェアから通知される試験ＤＡの時
（１）ＶＣＩ をｘｘＦＦ（ｈ） に変換
・ＶＣＩ 値が” ｘｘｘｘ ｘｘｘｘ １ｘｘｘ ｘｘｘｘ”の時
（１）プロトコル・チェックはマスク（レイヤ２）
（２）ＢＡｓｉｚｅ，Ｌｅｎｇｔｈ に関する所定の演算は行わない
▲３▼Ｆｉｒｍ側
・ＥＳ， Ｈｏｐ ｃｏｕｎｔ ＩＤ， キャリアＩＤは、ハード内部でロテイションすることを考慮して事前に逆ロテイションする
１０．５．６ 自己診断
自己診断としては，ＭＨ−ＣＯＭ部の自己診断とＬＰ部の自己診断とがある。
ＭＨ−ＣＯＭ部の自己診断は、障害監視系の正常性確認を行う。すなわち、通常状態でＭＳＣＮ上の障害フラグが立っていないことの確認と、ＭＳＤ の疑似障害ポイントに対して所定の処理を行うことにより、その処理に対応するＭＳＣＮ上の障害フラグが立つことを確認する。
ＬＰ部の自己診断は、障害監視系の正常性確認と試験セルによるＬＰ部内のデータ透過試験を行う。
障害監視系の正常性試験は、通常状態でＭＳＣＮ上障害フラグが立っていないことの確認と、ＭＳＤ の疑似障害ポイントに対して所定の処理を行うことにより、その処理に対応するＭＳＣＮ上の障害フラグが立つことを確認する。
ＬＰ部内のデータ透過試験は、ＩＣＬＰ部、ＯＧＬＰ部それぞれの試験セル多重部から試験セルを出力し、Ｉｎｃｏｍｉｎｇ処理、Ｏｕｔｇｏｉｎｇ処理を終わったあとのセル及びＮＤＣ データ（ネットワーク・データ・コレクション・データ）、課金データの確認を行う。
【００１１】
＜パート７＞
パート７では、ＢＳＧＣ （広帯域シグナリンググループコントローラ） の詳細について説明する。
１．概説
ＢＳＧＣ（Ｂｒｏａｄｂａｎｄ Ｓｉｇｎａｌｉｎｇ Ｇｒｏｕｐ Ｃｏｎｔｒｏｌｌｅｒ Ｓｈｅｌｆ）は、交換機プロセッサであるＢＣＰＲ （広帯域コールプロセッサ、図６９８参照） の制御下において、各加入者端末及び各局内装置との制御情報の通信におけるレイヤ２プロトコルを終端する装置である。１つのＢＳＧＣは、 ２５６〜１０２４ポートのＬＡＰＤ通信ポートを終端することができる。
また、ＢＳＧＣＳＨは、片系あたり６個のＢＳＧＣを収容することができる。このため、１つのＢＳＧＣＳＨあたり２０４８〜８１９２のＬＡＰＤ通信ポートを収容することができる。
１．１ ＢＳＧＣＳＨ及びＢＳＧＣの交換機システム内での位置
図６９８に、本実施例が対象とする交換機システム内におけるＢＳＧＣＳＨ及びＢＳＧＣの位置 （ハッチングされた部分） を示す。
図６９９に、局内ＬＡＰＤ通信の終端ポイントを示す。
図７００に、加入者ＬＡＰＤ通信の終端ポイントを示す。
１．２ ＢＳＧＣの機能分担
ＢＳＧＣは、以下に示される４つ大きな機能を分担する。
（１） ＩＮＦ を介してＢＣＰＲと通信すること。
（２） ＢＣＰＲの制御下で、各通信制御のレイヤ２を終端すること。
（３） 局内通信リンクに関するポートの初期設定及び監視を行うこと。
（４） ＢＳＧＣに搭載されるＣＡＲＰ ＬＳＩの機能とＶＣＣ 機能によって、ＡＴＭ スイッチとの間でインタフェースを確立すること。
１．２．１ ＩＮＦの機能
交換機プロセッサであるＢＣＰＲとＢＳＧＣ （図６９８参照） の間の通信は、ＩＮＦ（Ｉｎｔｅｒｆａｃｅ）と呼ばれる装置によりインタフェースされる。ＰＩＦ は、図６９８に示されるように、ＩＮＦＴ（Ｉｎｔｅｒｆａｃｅ ｔｙｐｅ Ｔ）とＩＮＦＡ（Ｉｎｔｅｒｆａｃｅ ｔｙｐｅ Ａ）とから構成される。
ＩＮＦＴは、システムバス（ＴＯＸ−ＢＵＳ、図６９８参照） に接続されるインタフェース装置であり、ＢＣＰＲの配下の装置とのインタフェースを実現する。このインタフェースは、ＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ：エミッタ結合論理） 平衡伝送方式（３２ＭＨｚ、１ビットデータシリアル） である。ＩＮＦＴは、４個のインタフェース端子を有し、最大で、４個の下位装置と４本のＴＤケーブルによって接続される。なお、１本のＴＤケーブル上には、４方路分の信号が多重されている。
ＩＮＦＡは、通話路装置インタフェース機能を拡張するために、ＩＮＦＴの配下に位置し、ＢＣＰＲと通話路装置（ＢＳＧＣ）との間のインタフェースを制御する。このインタフェースは、Ｖ．１１平衡伝送方式（４ＭＨｚ 、８ビットデータシリアル） である。ＩＮＦＴによって４方路分の信号が多重された３２Ｍｂｐｓインタフェースが、各方路毎の４Ｍｂｐｓ インタフェースに分離される。
１つのＩＮＦＴあたり４つのＩＮＦＡを接続することができ、１のＩＮＦＡあたり４つのＢＳＧＣを接続することができる。
１．２．２ ＬＡＰＤの機能
ＢＳＧＣは、ＢＣＰＲの制御下で、各加入者端末及び各局内装置との制御情報の通信におけるレイヤ２プロトコルを終端する
ここで加入者端末とは、ＵＮＩ（Ｕｓｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ） 上のＢ−ＩＳＤＮ端末、又はＳＶＣ 時のＦＲ（Ｆｒａｍｅ Ｒｅｌａｙ） 端末をいう。また、局内制御装置とは、ＳＩＦＳＨ（パート３参照） 、ＲＭＸＳＨ（Ｒｅｍｏｔｅ Ｍｕｌｔｉｐｌｅｘ Ｓｈｅｌｆ、図３４等参照） 、ＭＥＳＨ（Ｍｅｓｓａｇｅ ｈａｎｄｌｅｒ Ｓｈｅｌｆ；ＳＢＭＨＳＨ 及びＧＷＭＨＳＨ、パート５、６参照） 、ＳＩＮＦ（Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ Ｉｎｔｅｒｆａｃｅ）、ＤＳ３（ＤＳ３−ＳＭＤＳインタフェース、パート２参照） 、ＦＲ（Ｆｒａｍｅ Ｒｅｌａｙインタフェース） 等をいう。
１．２．３ 局内制御通信リンク
ＢＳＧＣは、ＢＣＰＲと全ての局内装置の間の制御データの通信におけるレイヤ２を終端する。通信プロトコルとしては、ＵＩフレームを用いた簡易ＬＡＰＤが用いられる。信号の抜けを防ぐため、ＢＣＰＲ及び各局内装置は、レイヤ３メッセージ抜けの監視を行う。
簡易ＬＡＰＤプロトコルは、各局内装置のＬＡＰＤ通信に対する負荷を軽減する目的で採用される。
局内制御通信には、１重化装置用通信と２重化装置用通信の２種類がある。
１重化装置用通信では、アクティブ系とスタンバイ系の両方の系のＡＳＳＷ （ＡＴＭ スイッチ） 内にアクティブ系の信号を通過させる信号方式が採用される。この通信の対象となる装置は、ＳＩＮＦ、ＤＳ３ 、ＤＳ１ＦＲ （ＤＳ１ Ｆｒａｍｅ Ｒｅｌａｙインタフェース） などの各局内装置である。この通信方式は、加入者端末との間のシグナリング方式と同様である。
一方、２重化装置用通信には、アクティブ系とスタンバイ系の各系のＡＳＳＷ （ＡＴＭ スイッチ） 内に各系の信号を通過させる信号方式が採用される。この通信は、各２重化装置のアクティブ系及びスタンバイ系の両方と、ＢＳＧＣのアクティブ系用の２つのポートを使用して行われる。これは、２重化装置の交絡部の障害によって両方の系で障害が発生してしまうことを防ぐために、通信リンクを２重にすることによって信頼度を向上させるためである。この通信の対象となる装置は、ＳＩＦＳＨ−Ａ 内のＳＩＦＣＯＭ （パート３参照） 、ＭＥＳＨ（Ｍｅｓｓａｇｅ ｈａｎｄｌｅｒ Ｓｈｅｌｆ；ＳＢＭＨＳＨ 及びＧＷＭＨＳＨ、パート５、６参照） 、ＲＭＸＳＨ（Ｒｅｍｏｔｅ Ｍｕｌｔｉｐｌｅｘ Ｓｈｅｌｆ、図３４等参照） などの装置である。
１．２．４ ＡＴＭ スイッチとのインタフェース
パート２の１０．３で説明したように、ＢＳＧＣは、交換機ソフトウエアによって割り当てられたＶＰＩ／ＶＣＩ 値を使用して、ＤＳ３−ＳＭＤＳインタフェースとの局内通信リンクを設定する。
ＳＩＦＳＨ からＢＳＧＣに向かう局内通信用セルのルーティングに必要なタグ情報の付加は、ＳＩＦＣＯＭ （図８参照） 内のＶＣＣ（仮想チャネルコンバータ） で行われる。逆に、ＢＳＧＣからＳＩＦＳＨ に向かう局内通信用セルのルーティングに必要なタグ情報の付加は、ＢＳＧＣの共通部（ＢＳＧＣ−ＣＯＭ）内のＶＣＣ で行われる。
但し、ＢＳＧＣがＭＥＳＨ又はＬＬＰ と通信するとき （図６９９参照） は、ＢＳＧＣは双方向のＶＣＣ 変換を実行する。
ＶＣＣ は、ＳＩＦＳＨ 、ＢＳＧＣＳＨ、及びＭＥＳＨの２重化部にそれぞれ搭載される。
１．２．５ メタシグナリング（Ｍｅｔａ−ｓｉｇｎａｌｉｎｇ） 通信
ＢＳＧＣは、ＵＮＩ（Ｕｓｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ） 端末 （加入者端末） との間のシグナリング通信であるメタシグナリング通信用のポートを提供する。但し、ＢＳＧＣとＵＮＩ 端末の間のメタシグナリング通信手順におけるＶＰＩ／ＶＣＩ の割当及びその通信は、ＢＣＰＲの機能であって、ＢＳＧＣはメタシグナリング用信号のメッセージ解析は行わない。
１．３ ＢＳＧＣのポートの数と割当の条件
ＢＳＧＣのポート種別と１つのＢＣＰＲあたりのポート数を以下に示す。
１．３．１ 最大ポート数
（１） 局内制御通信用ＬＡＰＤポート
局内制御通信用ポートには、２重化装置用通信ポートと、１重化装置用通信ポートがある。
（ａ） ２重化装置用通信ポート
ＳＩＦＳＨ ２（ｄａｉｓｙ ｃｈａｉｎ）×１４（ｈｉｇｈｗａｙ） ×２（ＡＣＴ／ＳＢＹ）＝５６
（ｌｏｏｐ用ＳＩＦＳＨ を含む）
ＭＥＳＨ ４（ｄａｉｓｙ ｃｈａｉｎ）×２（ｈｉｇｈｗａｙ） ×２（ＡＣＴ／ＳＢＹ）＝１６
ＲＭＸＳＨ １６（ＲＭＸＳＨ） ×２（ＡＣＴ／ＳＢＹ）×２（ｒｅｄｕｎｄａｎｃｙ） ＝６４
（ｂ） １重化装置用通信ポート
ＳＩＮＦ ８（ＳＩＮＦ） ×２（ＳＩＦＳＨ）×１４（ｈｉｇｈｗａｙ） ＝２２４
ＤＳ３ ８（ｄａｉｓｙ ｃｈａｉｎ）×２（ＳＩＦＳＨ）×１４（ｈｉｇｈｗａｙ） ＝２２４
ＦＲ ４（ＤＳＩ）×８（ＤＴＣ）×４（ＭＵＸ）×２（ＳＩＦＳＨ）×１４（ｈｉｇｈｗａｙ） ＝３５８４
ＲＭＸＳＨが収容するＦＲ
４（ＤＳＩ）×８（ＤＴＣ）×４（ＭＵＸ）×２（ＳＩＦＳＨ）×１６（ＲＭＸＳＨ） ＝４０９６
（２） 加入者制御通信用ＬＡＰＤポート
（ａ） ＵＮＩ Ｂ−ＩＳＤＮ端末 ２０（ＴＥ）×８（ＳＩＮＦ） ×２（ＳＩＦＳＨ）×１４（ｈｉｇｈｗａｙ） ＝４４８０
（ｂ） ＳＶＣ 時のＦＲ （１）（ｂ）のＦＲ（３５８４）、ＲＭＸＳＨ が収容するＦＲ（４０９６）と同じ
（ｃ） メタシグナリング （１）（ｂ）のＳＩＮＦ（２２４）と同じ
１．３．２ 必要ポート数
（１） 共通部
ＳＩＦＣＯＭ 局内制御通信用に２ポート（ＡＣＴ／ＳＢＹ）
ＭＥＳＨ共通部 局内制御通信用に２ポート（ＡＣＴ／ＳＢＹ）
ＲＭＸＳＨ 共通部 局内制御通信用に４ポート（ＡＣＴ／ＳＢＹ とＳＩＦＳＨ の両側）

１．３．３ ＢＳＧＣと他の装置の間の転送速度
（１） ＢＳＧＣとＢＣＰＲ（ＩＮＦＡ）の間の転送速度は、４Ｍｂｙｔｅ／ｓｅｃである。実行速度は、２Ｍｂｙ ｔｅ／ｓｅｃ 程度である。
（２） ＡＴＭ スイッチ制御用ＬＳＩ のクロックレートは２Ｍｂｙｔｅ／ｓｅｃである。
（３） ＡＴＭ スイッチに対する帯域は１Ｍｂｙｔｅ／ｓｅｃである。
（４） ＢＳＧＣとＡＴＭ スイッチ間の通信は、ＢＳＧＣ内に信号が停滞しないようにＢＣＰＲ（ＢＳＧ Ｃ）と各局内装置の間で通信手順が確立されて実行される。ＢＳＧＣ内に信号が停滞しないようにするには、ＢＳＧＣが収容することのできるポート数は以下のようになる （ピークレートアサインの場合） 。
（ａ） １６Ｋｂｐｓ のポートなら１０２４ポートが収容可能。
（ｂ） ６４Ｋｂｐｓ のポートなら ２５６ポートが収容可能。
（ｃ） １２８Ｋｂｐｓ のポートなら １２８ポートが収容可能。
（ｄ） ２５６Ｋｂｐｓ のポートなら ６４ポートが収容可能。
なお、局内制御通信リンクの通信速度は全て６４Ｋｂｐｓとする。但し、ＲＭＸＳＨ の集線比を考慮すると帯域不足が考えられるので、この通信速度はＢＣＰＲからコマンドによって変更可能とされる。
１．３．４ ＢＳＧＣの処理能力とポートの割当条件
ＢＳＧＣの処理能力は、１秒あたり約２００ メッセージである。
ＢＳＧＣが収容するポートは、ＢＳＧＣの処理能力及び１．３．３で示した転送速度を考慮して割り当てる必要がある。メタシグナリングにおける加入者シグナリングの帯域も、同様に割り当てられる。
２． ＢＳＧＣＳＨ機能概要
２．１ 緒元
図７０１に、ＢＳＧＣＳＨの機能の概要を示す。
２．２ 上位インタフェース（ＩＮＦインタフェース）
１．２．１で説明したように、ＢＳＧＣはＢＣＰＲとの通信をＩＮＦ を介して行う。
２．２．１ ＩＮＦ（周辺装置インタフェース） 制御におけるハードウエア構成
図７０２に、ＢＣＰＲ−ＩＮＦ−ＢＳＧＣ 間のハードウエアの接続構成を示す。
２．２．２ ＩＮＦ インタフェース制御手順
ＢＣＰＲによる周辺装置（ＩＮＦ） インタフェース制御には、オーダ及びＤＭＡ 転送によるものがある。
オーダ機能は、主にＢＳＧＣ内ＳＢＩＦ ＬＳＩの機能として実現される。オーダのうちＢＳＧＣに関連するものには、以下のものがある。
（１） ＢＳＧＣのアクティブ系／スタンバイ系を指定するための個別系指定
（２） ＢＳＧＣリセット
（３） ＢＳＧＣへの命令
（ａ） コマンド起動 ：ＢＣＰＲで作成されたコマンド群の通知要求
（ｂ） リトライ指示 ：ＤＭＡ アクセスエラーが発生した場合の再送要求
（ｃ） ＭＳＣＮ読み取り ：ＭＳＣＮ読み取り要求
（ｄ） 試験用折り返し：試験用折り返しデータの書き込み要求
（ｅ） 試験用折り返しデータ読出 ：試験用折り返しデータの読み取り要求
図７０３に、ＢＳＧＣ−ＢＣＰＲ間の制御シーケンスを示す。
ＤＭＡ 転送はコマンド起動オーダによって起動される （ステップ２） 。その後、ＢＣＰＲからコマンドによって通知されたＢＣＰＲ内メモリのアドレスに記憶されているコマンド群 （ステップ１） が、ＢＳＧＣ内ＳＢＩＦ ＬＳＩ及び８０１８６ ＤＭＡ 機能によって、ＢＳＧＣの主導のもとで、ＢＳＧＣ内のメモリにＤＭＡ 転送され （ステップ３） 、各コマンドが処理される （ステップ４） 。ここで、転送されるコマンド群は、コマンドを複数個含み、コマンドはＢＣＰＲからＢＳＧＣへの各種要求を指示する。コマンド群は、８ｍｓｅｃ の周期で、ＢＣＰＲからＢＳＧＣへ通知される。コマンド群の転送が終了すると、ＢＳＧＣからＢＣＰＲへ、コマンド群受信通知がＤＭＡ 転送される （ステップ５） 。
一方、ＢＳＧＣは、ＢＣＰＲへ通知するイベントを発生するとステータスを作成し （ステップ６） 、８ｍｓｅｃ の周期で複数のステータスをまとめてステータス群としてＢＣＰＲへ通知する （ステップ７） 。ＢＣＰＲは、通知されたステータスに対する受信処理を実行する （ステップ８） 。この通知も、ＢＳＧＣ内メモリから予めコマンドで指定されたＢＣＰＲ内メモリのアドレスへのＤＭＡ 転送である。
２．３ スイッチインタフェース （ＣＡＲＰ及びＶＣＣ インタフェース）
スイッチ内レイヤ１制御は、ＢＳＧＣに搭載されるＣＡＲＰ ＬＳＩによって実行される。このＬＳＩ は、タイプ３、４、又は５のＡＡＬ（ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙｅｒ） プロトコルタイプのフレームの分解及び組み立て機能を有する。
スイッチ内の方路は、図７０４などに示されるように、ＢＳＧＣ内のＢＳＧＣ−ＣＯＭ （ＢＳＧＣ共通部） に搭載されるＶＣＣ 、ＳＩＦＳＨ 内のＳＩＦＣＯＭに搭載されるＶＣＣ 、及びＭＥＳＨ内の共通部に搭載されるＶＣＣ により決定される。これらのＶＣＣ の内容は、ＢＣＰＲが実行する交換機ソフトウエアによって設定される。
２．３．１ スイッチ内２重化装置制御ハードウエア構成
図７０４に、スイッチ内２重化装置制御ハードウエアの構成を示す。
２．３．２ スイッチ内信号制御
ＢＣＰＲは、ＢＳＧＣに、各ポートの属性及びＶＰＩ／ＶＣＩ を予め通知する。ＢＳＧＣは、指定された情報に基づいて、各ポートを初期設定する。
ＣＡＲＰは、指定されたＶＰＩ／ＶＣＩ に基づいて、ＡＴＭ セルヘッダを設定する。
ＢＣＰＲが実行する交換機ソフトウエアは、スイッチ内の方路を決定するために、ＢＳＧＣ内のＢＳＧＣ−ＣＯＭに搭載されるＶＣＣ 、ＳＩＦＳＨ 内のＳＩＦＣＯＭに搭載されるＶＣＣ 、及びＭＥＳＨ内の共通部に搭載されるＶＣＣ の内容を設定する。
これらのＶＣＣ の機能を、以下に示す。
（１） ＶＣＣ の設定は、ＢＣＰＲの指示に基づき、ＢＳＧＣ、ＳＩＦＳＨ 、及びＭＥＳＨが行う。
（２） ＶＣＣ は、２重化されたＢＳＧＣ、ＳＩＦＳＨ 、及びＭＥＳＨ内に配置され、２つの系間のＶＣＣ テーブルのコピーは、各装置によって実行される。
（３） ＢＳＧＣによるＶＣＣ 制御は、最も番号が若いＢＳＧＣによってのみ行われる。
スイッチ内制御方式としては、アクティブ系及びスタンバイ系のＡＴＭ スイッチにそれぞれ同じ信号が送出されることによりＡＴＭ スイッチの系の切り替えによるセルロスを少なくする方式が、採用される。
以下に、その信号方式をモデル化する。
２．３．２．１ シグナリング用信号制御モデル （１重化装置を含む）
このモデルにおいては、アクティブ系とスタンバイ系の両方の系のＡＴＭ スイッチ内を、１重化装置及び加入者に関する制御信号が転送される。
図７０５に、端末からスイッチに向かう方向のシグナリング用信号制御モデルを示す。この図では、＃０系がアクティブ系であるとする。
例えば、端末からの信号は、１重化されたＡＤＳ１装置から、２重化されたＤＴＣ のアクティブ系とスタンバイ系の両方の系に分配される。アクティブ系とスタンバイ系のＤＴＣ に分配された端末からの信号は、それぞれ、２重化されたＡＤＳＩＮＦのアクティブ系とスタンバイ系に分配される。次に、２重化されたＳＩＦＣＯＭのアクティブ系とスタンバイ系の両方の系は、アクティブ系 （＃０系） のＡＤＳＩＮＦに分配された端末からの信号を取り込む。アクティブ系とスタンバイ系のＳＩＦＣＯＭによって取り込まれた端末からの信号は、それぞれ、２重化されたＡＳＳＷのアクティブ系とスタンバイ系に分配する。ＢＳＧＣＳＨにおいては、スタンバイ系のＡＳＳＷからの信号はＢＳＧＣ−ＣＯＭによって廃棄される。廃棄されるべき信号セルは、それに付加されているタグによって識別される。この廃棄処理については、２．３．４で説明する。
次に、図７０６に、スイッチから端末に向かう方向のシグナリング用信号制御モデルを示す。この図でも、＃０系がアクティブ系であるとする。
例えば、ＢＳＧＣからの信号は、ＢＳＧＣ−ＣＯＭを介して、２重化されたＡＳＳＷのアクティブ系とスタンバイ系の両方の系に分配される。アクティブ系とスタンバイ系のＡＳＳＷに分配されたＢＳＧＣからの信号は、それぞれ、２重化されたＳＩＦＣＯＭのアクティブ系とスタンバイ系に分配される。次に、２重化されたＡＤＳＩＮＦのアクティブ系とスタンバイ系の両方の系は、アクティブ系 （＃０系） のＡＳＳＷに分配されたＢＳＧＣからの信号を取り込む。アクティブ系とスタンバイ系のＡＤＳＩＮＦによって取り込まれたＢＳＧＣからの信号は、それぞれ、２重化されたＤＴＣ のアクティブ系とスタンバイ系に分配される。
２．３．２．２ ２重化装置用信号制御モデル （共通部用）
このモデルにおいては、アクティブ系とスタンバイ系の各系のＡＴＭ スイッチ内を、２重化された装置の各系に関する信号が転送される。
この通信は、各２重化装置のアクティブ系及びスタンバイ系の両方と、ＢＳＧＣのアクティブ系用の２つのポートを使用して行われる。それぞれ２つの系からなるＢＳＧＣとＢＳＧＣ−ＣＯＭは交絡が可能であるため、スタンバイ系スイッチポートがスタンバイ系のＢＳＧＣに収容されると、スタンバイ系のＢＳＧＣがＯＵＳ（ＯＵｔ ｏｆ Ｓｅｒｖｉｃｅ） 状態になった場合にＡＴＭ スイッチ内のスタンバイ系のルートが閉鎖されることとなってしまう。このような状態を回避すべく、アクティブ系のＢＳＧＣの２つのポートが２重化された装置のアクティブ系とスタンバイ系に接続される。
例えば、図７０７に示されるように、アクティブ系のＳＩＦＳＨ（ＳＩＦ）からＢＳＧＣへ転送される信号はアクティブ系のＡＳＳＷへ送出され、スタンバイ系のＳＩＦＳＨ（ＳＩＦ）からＢＳＧＣへ転送される信号はスタンバイ系のＡＳＳＷへ送出される。
アクティブ系の装置からＢＳＧＣに入力される信号とスタンバイ系の装置からＢＳＧＣに入力される信号は、それぞれが入力されるＢＳＧＣ上のポートが異なるため、それらの信号セルに付与されるタグは異なっている。但し、アクティブ系のＢＳＧＣとスタンバイ系のＢＳＧＣとでは、それぞれに対して指定されるタグは同じである。
ＢＳＧＣ−ＣＯＭは、２つの通信ポート宛てのセルをＢＳＧＣ−ＣＯＭに入力される各信号セルに付与されているタグによって識別し、該ポート宛ての信号セルならばそれを廃棄せずにＢＳＧＣへ送信する。この処理の詳細は、４．において説明する。
ＳＩＦＳＨ はアクティブ系とスタンバイ系の両方の系のＡＳＳＷに信号を送信する。このとき、スタンバイ系に送信される信号セルには、ＢＳＧＣ−ＣＯＭがそれを廃棄できるためのタグが付与される。
図７０８に示されるように、ＢＳＧＣが２重化された例えばＳＩＦＳＨ に信号を送出する場合には、ＢＳＧＣは、２つのポートのそれぞれからアクティブ系とスタンバイ系のＡＳＳＷに信号を送出する。両方の系に送出される信号セルには、それぞれ固定のＶＣＩ が付与される。各系のＳＩＦＳＨ は、系が一致するＡＳＳＷからの信号のみを受信する。
２．３．３ 局内制御通信用ＶＰＩ／ＶＣＩ について
ＳＩＦＳＨ からＢＳＧＣに信号が転送される場合、図７０９（ａ） に示されるように、ＳＩＦＣＯＭ内のＶＣＣ（パート３の６．３参照） は、加入者に割り当てられているＶＰＩ／ＶＣＩ を入力ＶＰＩ／ＶＣＩ として、ＢＳＧＣを特定する出力ＶＰＩ／ＶＣＩ／ＴＡＧ を決定する。ＳＩＦＣＯＭ内のＶＣＣ は、そのＳＩＦＣＯＭが含まれるＳＩＦＳＨ 内のＳＩＮＦ （個別部） 毎に配置される。
一方、ＢＳＧＣからＳＩＦＳＨ に信号が転送される場合、図７０９（ｂ） に示されるように、ＢＳＧＣ−ＣＯＭ内のＶＣＣ は、それに接続されるＢＳＧＣカード／ポート番号を入力ＶＰＩ／ＶＣＩ として、転送先の各装置・端末を特定する出力ＶＰＩ／ＶＣＩ／ＴＡＧ を決定する。このＶＰＩ／ＶＣＩ には、メタシグナリングによって決定された加入者端末用ＶＰＩ／ＶＣＩ を含む。ＢＳＧＣカードがＶＰＩ に、ＢＳＧＣポートがＶＣＩ に、それぞれ対応付けられる。従って、ＢＣＰＲ−ＢＳＧＣ間のソフトウエアインタフェースは、上述のＶＣＩ を用いて確立される。
なお、ＢＳＧＣとＲＭＸＳＨ との間で通信が行われる場合、ＲＭＸＳＨ 内の各装置には、ＳＩＮＦの配下の端末と同様のＶＰＩ／ＶＣＩ が割り当てられるが、これらは、装置番号に対応して固定的な値が割り当てられる。
図７１０に、ＶＰＩ／ＶＣＩ の割り当ての一覧を示す。
２．３．４ ＢＳＧＣ−ＣＯＭ におけるセル廃棄手段
図７１１に、ＢＳＧＣ−ＣＯＭ におけるセル廃棄機能を示す。
ＢＳＧＣ−ＣＯＭ内のＤＭＵＸ−ＬＳＩは、入力される信号セルの先頭に付与されているタグであるＳＩＧ／ＵＬ／ＴＡＧＣ パターンが予め設定されたパターンに一致する信号セルのみを取り込む。更に、２．３．２．１で説明したように、ＢＳＧＣ−ＣＯＭ内のＤＭＵＸ−ＬＳＩは、スタンバイ系のＡＳＳＷから入力された１重化装置からの信号も、予め設定されているスタンバイ条件を判定することにより、廃棄する。
２．４ ＢＳＧＣ 装置制御
ＢＳＧＣ内の各装置は、全て２重化され、通常はマスタ／スレーブ状態で運用される。
ＢＳＧＣのアクティブ系指定は、ＢＣＰＲによる周辺装置インタフェース制御における個別系指定に従属する。また、ＢＳＧＣ−ＣＯＭのアクティブ系指定は、そのＢＳＧＣ−ＣＯＭに接続されるＡＳＳＷのアクティブ系指定に従属する （図７０４参照） 。
２．４．１ ＢＳＧＣの装置状態
マスタ系のＢＳＧＣ内のメモリの内容は、ＢＣＰＲからの指示により、スレーブ系のＢＳＧＣ内のメモリへコピーされる。マスタ系のＢＳＧＣ−ＣＯＭに搭載されるＶＣＣ テーブルの内容も、スレーブ系のＢＳＧＣ−ＣＯＭ内のＶＣＣ テーブルにコピーされる。メモリコピー動作の後は、ＢＣＰＲからのオーダは全て両系のＢＳＧＣ内のメモリへ書き込まれる。
図７１２に示されるように、ＢＳＧＣは、ＢＣＰＲの制御下で、ＯＵＳ／ＩＮＳ（マスタ・スレーブ）／スタンバイの３つの状態を採り得る。
（１） ＯＵＳ（ＯＵｔ ｏｆ Ｓｅｒｖｉｃｅ） 状態
ＢＳＧＣにおけるリセット処理が完了し、ＢＣＰＲからのＩＮＳ／ＳＢＹ 起動を待っている状態。ＢＳＧＣ・ＡＴＭ スイッチの診断は、本状態でのみ行うことができる。
（２） ＩＮＳ（ＩＮ Ｓｅｒｖｉｃｅ） 状態
アクティブ系のＢＳＧＣ及びスタンバイ系のＢＳＧＣの両方での初期設定が終了し、運用可能な状態。アクティブ系のＢＳＧＣは、ポートの初期設定が完了しているため、各局内装置・加入者端末と通信を行うことができる。
（３） スタンバイ（ＳＢＹ） 状態
ＩＮＳ 組み込み処理中のＢＳＧＣの状態である。
次に、アクティブ系及びスタンバイ系のＢＳＧＣにおける動作状態を列挙する。
（１） マスタ・スレーブ状態
両系ともＩＮＳ 状態である場合に、マスタ系からスレーブ系へのメモリコピーが完了し、２重化同期運転が行われている状態。マスタ系ＢＳＧＣは、スレーブ系ＢＳＧＣの障害監視を行う。
（２） マスタスタンバイ状態
スタンバイ系ＢＳＧＣをＩＮＳ 組み込み処理中の状態。
（３） マスタＯＵＳ 状態
スタンバイ系ＢＳＧＣのＯＵＳ 状態。マスタ系ＢＳＧＣは、ＯＵＳ 系ＢＳＧＣの障害監視を行わない。
以上の状態管理は、全てＢＣＰＲによって行われる。
２．４．２ ＢＳＧＣ障害処理
ＢＳＧＣプロセッサ部及びＢＳＧＣ−ＣＯＭ （スイッチ部） の各系の障害は、ＢＣＰＲによって監視される。ＢＳＧＣ内にはこの監視を行うハードウエアが配置され、検出された障害は、ＩＮＦ への割り込みを伴って、ＢＣＰＲへ通知される。ＢＣＰＲは、ＩＮＦへの割り込みが発生すると、ＩＮＦ オーダによりＭＳＣＮを読み出し、障害内容を解析し障害処理を実行する。
ＢＳＧＣとＢＳＧＣ−ＣＯＭ間の障害によってＢＳＧＣが切り替えられる時には、ＢＳＧＣのＰｈ−Ａ切替え （中断点再開） によって行われる。
アクティブ系／スタンバイ系の交絡部の障害は、ＢＳＧＣがマスタ／スレーブ同期運転中である場合においてのみ、マスタＢＳＧＣのファームウエアがスレーブＢＳＧＣを周期的に監視することによって検出する。また、スレーブＢＳＧＣは、マスタＢＳＧＣのパワー断を監視する。
ＢＳＧＣ−ＣＯＭ障害については、その障害が検出された後はその障害に対する監視は停止され、ＡＳＳＷ ＩＮＳ化（ＶＣＣコピー開始） を契機に障害監視が再開される。ＢＳＧＣ障害が検出された後は、ＢＳＧＣは、リセット待ちの状態になる。
ＢＳＧＣ障害／ＢＳＧ−ＣＯＭ障害ともに、障害が発生した後はＯＵＳ 状態となり、次の組み込み時の自動診断の結果がＯＫとなることによりその障害が復旧する。
２．５ 通信制御
ＢＳＧＣによるＬＡＰＤ制御は、ＢＳＧＣ内のファームウェアの機能として実現される。ＬＡＰＤ制御における同時最大接続数は、ＣＡＲＰポート数 （例えば２５６） に等しい。
ＢＳＧＣが実現するＬＡＰＤ制御には、加入者端末との間のＬＡＰＤ通信と、局内装置との間の通信である簡易ＬＡＰ 通信 （局内制御通信） がある。
２．５．１ Ｑ．９２２からの差分
ＬＡＰＤのレイヤ２制御においては、ＣＣＩＴＴ（現ＩＴＵ−Ｔ）勧告Ｑ．９２２（ＬＡＰＦ） を基本とした改版ＬＡＰＤが適用される。
図７１３に、改版ＬＡＰＤのフレームフォーマットを示す。
Ｑ．９２２勧告から削除される機能は、以下の通りである。
（１） Ｆ パターン
（２） ＣＲＣ 生成／誤りチェック
（３） ”０” 挿入／削除
（４） ＤＬＣＩ多重
（５） ＥＣＮ，ＤＥ，Ｄ／Ｃビット指定
（６） ＸＩＤフレーム
（７） ダイナミックウインドウ制御
（８） Ｉ レスポンス受信
（９） ＦＲＭＲレスポンス
ＤＬＣＩ部及びＥＣＮ 部には、”０”（固定） が設定される。また、レイヤ２多重 （マルチＬＡＰ）も行われない。但し、受信側では”０” はチェックされない。
２．５．２ 局内ＬＡＰＤ通信 （局内制御通信）
局内ＬＡＰＤ通信制御においては、局内装置とＢＳＧＣの間のリンクの確立と、周期監視のみが実行される。通信メッセージとしては、レイヤ３において確認手順を有するプロトコルが適用されるようにするために、ＵＩフレームが使用される。ＢＳＧＣにおいては、メッセージのシーケンスチェックは行われない。
局内制御通信のリンクに関しては、ＢＣＰＲからの情報に基づいてそのリンクのレイヤ２までがＢＳＧＣによって自律的に確立される。
この機能は、ＢＣＰＲ／ＢＳＧＣ の動作再開時におけるＩＮＦ 転送による負荷を軽減する目的で実現されている。従って、この機能はＢＣＰＲ／ＢＳＧＣ の動作再開時においてのみ有効で、リンク確立失敗時又はリンク切断後はＢＣＰＲからのリンク確立要求が個別に必要である。
２重化装置用の２つの通信ポートに対応するリンクは、両方とも同時に確立される。
図７１４に、局内制御通信リンクの確立手順を示す。また、図７１５に、ＢＲＬＣに関する局内制御通信リンクの確立手順を示す。
２．６ 診断機能
ＢＳＧＣは、ＢＳＧＣＳＨ自身の診断機能と、ＡＳＳＷ等の局内２重化装置を診断するための通信リンクの提供機能を有する。
２．６．１ 診断対象項目
ＢＳＧＣＳＨ自身の診断機能について、以下に説明する。
（１） ＩＮＦ インタフェース ｉ） ＣＣアクセス リード／ライト
ｉｉ） ＤＭＡ 転送 リード／ライト
（２） ＢＳＧＣパッケージ内機能 ｉ）現ＳＧＣ 診断より機能無項目を削除（ＭＡＣＨ−１．２）
して追加機能を入れる。
（ＣＰＵからアクセスできる箇所全てを診断する＝自己診断）
（３） ＢＳＧＣ−ＳＷＩＮＦ間 ｉ）ＢＳＧＣＳＨとＳＷＩＮＦ の間でループを設定して送／受信セルをテスト
（４） ＶＣＣ メモリテスト ｉ）最若番のＢＳＧＣカードから順に、ＶＣＣ テーブルメモリに対するリード／ライトテスト
（５） ＢＳＧＣＳＨ ｉ）ＢＳＧＣＳＨと他装置の間のＬＡＰ リンクの確立テス
（６） ＴＣＧ を用いたＢＳＧＣ−ＣＯＭでのセル ＢＹ セルループ試験→９．２参照
２．６．２ 局内２重化装置診断用通信リンク
局内装置診断用通信リンクは、アクティブ系ＢＳＧＣオンライン制御手順と同様の手順により、確立される。この機能を実現するため、オンライン動作起動コマンドのパラメータとして、０：オンライン、１：診断の何れかを指定できる。
オンライン診断時のＢＳＧＣ起動シーケンスは、５．２で説明する。
２．７ プログラムモジュールの構成
図７１６に、ＢＳＧＣ内におけるプログラムモジュール構成を示す。
ＩＮＦ 制御部（ＩＮＦ−ＩＯＣＳ）１は、ＩＮＦ（ＩＮＦＡ、ＩＮＦＴ） を介したＢＳＧＣとＢＣＰＲとの間の通信を制御する。
装置制御部２は、ＶＣＣ の設定を含む装置管理を行う。
パトロール制御部３は、ＢＣＰＲとＢＳＧＣの間のヘルスチェックを行う。
系間通信制御部４は、アクティブ系又はスタンバイ系における系間の通信を制御する。
メモリコピー制御部５は、ＣＰＵメモリ内容のコピーを実行する。
メモリリード／ライト制御部６は、コマンドに基づいてメモリに対するリード／ライト処理を実行する。
系切替え制御部７は、アクティブ系とスタンバイ系の系の切り替えを制御する。
ｗａｔｃｈ ｄｏｇ 制御部８は、ＢＳＧＣの正常動作の確認制御を行う。
ＬＡＰＤ管理部９は、局内ＬＡＰ の確立を含むＬＡＰ リンクを管理する。
ＬＡＰＤ制御部１０は、Ｑ．９２２勧告に準拠 （２．５．１参照） したレイヤ２制御を実行する。
ＣＡＲＰハンドラ１１は、ＶＰＩ／ＶＣＩ 変換を実行する。
スイッチ制御部１２は、ＣＡＲＰを制御する。
３．ＩＮＦ インタフェース
３．１ ハードウエア構成
ＢＳＧＣによるＩＮＦ の制御は、主に、ＢＳＧＣ内のＳＢＩＦ ＬＳＩの機能として実現される。図７１７に、ＩＮＦ に関するハードウエア構成を示す。
３．２ ＤＭＡ ビット配列
ＤＭＡ アクセス （ライト／リード） 時におけるビット配列の関係は、ＢＣＰＲ、ＩＮＦ 、及びＢＳＧＣの間で、以下に示される通りである。
３．２．１ ＤＡＭ 転送データのビット配列
図７１８に、ＤＭＡ 転送されるデータのＭＭ （主記憶装置） −ＢＳＧＣ間のビット配列を示す。
３．３ ＩＮＦ 制御手順
本出願人は、ＢＣＰＲとＢＳＧＣ の間のＩＮＦ 制御において、ＩＮＦＴ、ＩＮＦＡを介したＤＭＡ 転送を最低限に抑え、ＢＳＧＣの負荷を軽減する方法を確立した。
３．３．１ コマンドキューとステータスキュー
（１） 受信バッファは、ブロック単位で予め通知される。
ＢＳＧＣ内には、常時最大で２ブロック分の受信バッファが確保され、１ブロックが使用されるとＢＣＰＲの主導によってブロックが補給される。
（２） ステータスキューは、イベントが発生する毎に通知される。
ＢＳＧＣはステータスキューの未使用ポインタを独自に有する。そのポインタの更新は、全ステータスキューが使用されている場合においてのみＢＣＰＲ内のステータスキューに対するテールポインタの値を読むことにより行われる。
ステータスキューの空きがなくなったら、１２８ｍｓｅｃ の周期で空きの監視 （テールポインタのリード） が行われる。
（３） コマンド終了の通知は、ステータス通知による負荷を倍増させるため、以下の処理によって代用される。
ｉ） コマンド群内Ｉ フレームのＤＭＡ 転送を含む処理が全て完了した時に、コマンド応答”７ｆ”がなされる。コマンド群全体に異常があった時は、コマンド応答”５５”がなされる。
ｉｉ） 同時に、各コマンドに対してビット対応の終了情報が設けられ、ＢＳＧＣ内で何らかの要因によって信号が廃棄された時にその終了情報としてＮＧ応答がなされる。ＮＧ応答の要因としては、ＢＳＧＣ内受信バッファの不足がある。
終了情報がＮＧの時は、コマンド群全体は正常であるため、コマンド応答”７ Ｆ”がなされる。
ｉｉｉ） ＢＣＰＲは、上記応答を契機として、コマンド終了処理を実行する。
（４） コマンド群の長さは、ＢＳＧＣの処理能力を考慮し、最大で６４個とされる。
（５） 一度に送信されるステータス群の長さは、ＤＭＡ 転送の競合を考慮して、最大で８個である。
３．３．２ コマンド起動とステータス起動の競合
コマンドが起動された場合及びステータスが起動された場合のどちらにおいても、ＢＳＧＣの主導で、ＤＭＡ 転送が起動される。その手順を以下に示す。
（１） コマンド起動
コマンドキューのＤＭＡ 転送及びコマンドキュー内で指定されるＤＡＭ 転送が完了し”７Ｆ”がライトされるまでが、一連の処理として実行される。ＢＣＰＲからのコマンド起動は、ＢＳＧＣ内割り込みとして処理される。
（２） ステータス起動
Ｉ フレームのＤＭＡ 転送、ステータスのＤＭＡ 転送、及びヘッドポインタ更新のためのＤＭＡ 転送までが、一連の処理として実行される。ＢＣＰＲ へのステータス起動は、８ｍｓｅｃ の周期で実行される。８ｍｓｅｃ 以内に発生したイベントがまとめてＤＭＡ 転送される。但し、Ｉ フレームのＤＡＭ 転送が、イベント発生毎に、他の転送に先行して実行される。コマンド競合時を除いて、ステータスキューに通知されるべきステータスが存在する時は、それらが繰り返し送信される。
コマンド・ステータス共に、ＢＳＧＣ内割り込み又はルックイン処理として、ＤＭＡ 転送の終了処理が実行される。
（３） 競合制御
上記（１），（２） の一連の処理の途中では、それぞれ競合・中断は発生しない。
起動時の競合制御は、以下の基準に従って実行される。
ｉ）ＢＳＧＣ内優先制御は、ＩＮＦ 転送が空くことなくＤＭＡ 転送が起動されるように実行される。
ｉｉ）ＢＳＧＣが受理したコマンドのＢＳＧＣ内部処理を完了するまで、次のコマンドはＢＳ ＧＣ内論理によって待ち合わされる。
３．３．３ 輻輳制御
ＢＳＧＣで実行される輻輳制御には、受信系輻輳制御、送信系輻輳制御、ＢＳＧＣ輻輳制御の、３つがある。
３．３．３．１ 受信系輻輳制御
各リンク毎に、受信バッファの輻輳制御が実行される。
受信バッファの輻輳が発生したら、リンク毎にＲＮＲ が送信される。
受信バッファは、ＡＴＭ スイッチとのインタフェースを制御するＣＡＲＰ ＬＳＩに、全ポート分がｃｈａｉｎｉｎｇして使用される。従って、ＢＳＧＣにおいては、受信バッファの輻輳制御は、図７１９に示されるように、スイッチ制御部（ＣＡＲＰ ＩＯＣＳ） １、ＬＡＰＤ制御部２、及びＩＮＦ 制御部（ＩＮＦ ＩＯＣＳ）の間で行われる （図７１６も参照） 。
受信バッファビジーによりＣＡＲＰ ＩＯＣＳ １が受信バッファをハントできず、受信バッファをＣＡＲＰに接続できない場合には、ＣＡＲＰはアンダーラインとなるのみである。但し、Ｌ２情報のみの処理は輻輳中でも必要なため、ＣＡＲＰが最低限必要なバッファ数 （最大制御チャネル数） は、ＣＡＲＰ ＩＯＣＳ １とＬＡＰＤ制御部の間の処理において必須である。
ＢＳＧＣでの受信バッファ輻輳は、ＢＣＰＲのトランザクションビジー等によって、ＩＮＦ を介してＢＣＰＲへデータを送信できないために発生する。なお、ＢＳＧＣ自身の要因で発生する輻輳制御は、３．３．３．３で説明する。
３．３．３．２ 送信系輻輳制御
各リンク毎に、送信バッファの輻輳制御が実行される。
送信バッファの輻輳が発生すると、その輻輳が１次、２次、３次の何れの輻輳であるかが、ＢＣＰＲへ通知される。
１次、２次、及び３次輻輳は、送信バッファの使用率が、それぞれ、７０％、８０％、及び１００ ％となったときに発生する。なお、１次輻輳は、ＢＳＧＣ内で一定時間輻輳が継続した場合においてのみ通知される。
＜１次輻輳が発生した場合の制御＞
１次輻輳が発生した場合には、ＢＣＰＲは、新たな呼は受け付けない。
１次輻輳の発生以降は、ＢＳＧＣの信号処理数は維持され下降することはないように制御される。
＜２次輻輳が発生した場合の制御＞
２次輻輳が発生した場合には、ＢＣＰＲは、局内ＬＡＰＤ等の必要最低限の信号のみが送信される。ＵＩフレームを使用するポートにおいては、送信されたＵＩフレームに対するＡＣＫ（応答） 待ち処理が行われないため、ＵＩフレームがＢＳＧＣ内に停滞する時間はきわめて短い。
ＢＳＧＣは、図７１６に示されるＩＮＦ 制御部１とスイッチ制御部１２との間で、受信バッファに対する輻輳制御と同様の輻輳制御 （バッファ数カウント） を、ポート毎に行う。更に、ＢＳＧＣは、ＩＮＦ 制御部１ （図７１６） がポート番号をコマンドフィールドでゲットしてから、送信バッファのＤＭＡ 転送を行うので、送信バッファの管理をポート単位に行うことができる。従って、上述した１次及び２次の輻輳制御に基づく規制にも関わらず規制の対象であるポートの送信バッファが不足した場合、他のポートのバッファを使い込むことなく、新たな輻輳制御を行うことができる。この輻輳制御が、３次輻輳制御である。
＜３次輻輳が発生した場合の制御＞
（１） ＢＳＧＣ は、送信バッファのない回線を対象とするバッファ付きコマンドを受信した場合、ＩＮＦ のコマンド群終了情報としてＮＧ応答をＢＣＰＲに応答する。
（２） ＢＣＰＲ は、コマンド群終了情報がＮＧ応答のときに、ＢＳＧＣの対応する回線に、Ｄ Ｌ−ＥＳＴ−ＲＱ（リンクリセット要求）を送出する。ＢＳＧＣは、コマンド終了情報ＮＧを通知した後、ＤＬ−ＥＳＴ−ＲＱ（リンクリセット要求）を受信するまで、対応するポートに対するＩ フレーム送信要求に対して、コマンド終了情報ＮＧを応答し続ける。
（３） リンクリセットによりＢＳＧＣ内リンクに停滞している信号は全て廃棄され、新しい情報の通信が可能になる。
（４） ＢＣＰＲは、リンクリセットを契機に、ＢＣＰＲと端末又は局内装置の間の整合処理を行う。
３次輻輳が発生した場合には、以下の（ａ） 〜（ｃ） に示される理由により、ＢＳＧＣが正常動作しているとは考え難いため、リトライ処理は実行されない。
（ａ） ３次輻輳は、１次及び２次輻輳制御による規制の後に発生している。
（ｂ） ＢＳＧＣ内論理によって、Ｉ フレームは、それが例えば ２００時間以上ＢＳＧＣ内に停滞している場合は、自律的に対応するリンクがリセットされる。但し、
この論理はＵＩフレームには適用されない。
（ｃ） 通信量がＢＳＧＣの処理能力を超えた場合は、３．３．３．３で説明するＢＳＧＣ輻輳制御により１次輻輳制御が実行される。ＢＳＧＣに対するコマンドシーケンスは通信量がＢＳＧＣの処理能力を超えないように設計されているため、３次輻輳が発生した場合は、やはりＢＳＧＣは正常状態であるとは言えない。
３．３．３．３ ＢＳＧＣ輻輳制御
ＢＳＧＣは、その内部のＣＰＵ の使用率を１０ｓｅｃ 毎にモニタし、１分毎及び１５分毎の各平均を計測している。この平均ＣＰＵ 使用率が９０％となる状態が所定の閾値時間以上継続した時に、ＢＳＧＣはＢＣＰＲへ輻輳通知を行う。
ＢＣＰＲは、この通知を受信すると、ＢＳＧＣ内の全てのポートにおいて１次輻輳が発生したと判定して、新たな呼の設定を規制する。
図７２０に、以上説明した輻輳制御のもとでのＢＳＧＣの信号処理数のモデルを示す。
３．４ ＩＮＦ の初期設定
ＢＣＰＲは、ＩＮＦ（ＩＮＦＴ、ＩＮＦＡ） を介してＢＳＧＣと通信するため、まず、以下に示される手順に従って、ＢＳＧＣにＩＮＦ 制御情報を通知する。
（１） ＩＮＦ 制御情報の初期設定時には、ＢＣＰＲからは、初期設定コマンドのみが送出される。
（２） 初期設定コマンドには、ステータスキューの登録・受信バッファの登録等の ＩＮＦ インタフェース情報を格納したＩＮＦ 初期情報設定テーブルのアドレスが設定され、ＢＳＧＣはそのテーブルからＩＮＦ インタフェース情報を獲得する。なお、ＩＮＦ 初期情報設定テーブルは、連続な物理メモリ空間に用意される。
（３） 図７２１に、初期設定コマンド及びＩＮＦ 初期情報設定テーブルのフォーマットを示す。
３．５ ＩＮＦ の優先制御
ＢＳＧＣとＢＣＰＲが実行する交換機ソフトウエアの間の信号処理において、ＳＩＦＳＨ 等からの障害処理を優先処理させるために、以下の処理方式が採用される。この場合、ＢＳＧＣから交換機ソフトウエアへ送信されるメッセージのための送信キューが複数設けられ、ＢＳＧＣにで受信された信号は、その信号に設定されている優先度に基づいて、何れかのキューに振り分けられる。
４．スイッチインタフェース
４．１ タグ割当
４．１．１ タグ割当の概念
タグ割当の概念については、パート３の５．において説明した （図１２１、図１２６、図１２９等を参照） 。
４．１．２ ＢＳＧＣからＡＳＳＷ方向への通信におけるタグ割当
図７２２に、ＢＳＧＣからＳＩＦＳＨ 方向への通信におけるＳＩＦＳＨ によるタグＳＩＧ／ＵＬ／ＴＡＧＣ の使用方法を示す。
図７２３に、ＢＳＧＣからＲＭＸＳＨ 方向への通信におけるＳＩＦＳＨ によるタグＳＩＧ／ＵＬ／ＡＤＳ１ＢＬＫ／ＡＤＳ１ＳＥＬの使用方法を示す。
図７２３１に、ＢＳＧＣからＳＩＦＳＨ 方向への通信におけるＳＩＦＳＨ によるタグＳＩＧ／ＵＬ／ＴＡＧＣ の使用方法を示す。
４．１．３ ＡＳＳＷからＢＳＧＣ方向への通信におけるタグ割当
図７２５に、ＡＳＳＷからＢＳＧＣ方向への通信におけるＢＳＧＣＳＨによるタグＳＩＧ／ＵＬ／ＴＡＧＣ の使用方法を示す。なお、ＢＳＧＣＳＨは、上記タグの識別を、ＢＳＧＣ−ＣＯＭに搭載されるＤＭＵＸ−ＬＳＩにおいて行う。
４．２ ＣＡＲＰ制御手順
ＡＳＳＷ（ＡＴＭスイッチ） インタフェースにおけるレイヤ１制御は、ＣＡＲＰ ＬＳＩにより実行される。このＬＳＩ は、タイプ３、４、又は５のＡＡＬ（ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙｅｒ） プロトコルタイプのフレームの分解及び組み立て機能を有する。
ＣＡＲＰ ＬＳＩは、ＣＡＲＰ１ とＣＡＲＰ２ からなり、ＣＰＵ（８０１８６ 系） の制御によって、最大で１０２４チャネル （但し、ＢＳＧＣ自体ではファームウエアの制限により最大で２５６ チャネル） 分のセルの、分解及び組み立てを同時に行う。
プロトコルタイプ３、４、又は５は、ポート毎に設定可能であり、各タイプをＢＳＧＣ内に混在させることが可能である。この設定は、交換機ソフトウエアによって行われる。
４．２．１ フレームフォーマット
図７２６に、プロトコルタイプ３ （タイプ４も同じ） のＳＡＲ−ＰＤＵ 及びそれが格納されるＡＴＭ セルのヘッダ部の構成を示す。また、図７２７に、プロトコルタイプ５のフレーム（ＣＰＡＡＬ５−ＰＤＵ）を示す。なお、パート３の４．２等も参照すること。なお、図７２６に示されるＡＴＭ ヘッダの内容は、ＢＳＧＣ−ＣＯＭ内のＶＣＣ において設定される。この場合、ＡＴＭ ヘッダにおいて、ＶＣＩ としてはＢＳＧＣの識別番号が、ＶＰＩ としてはＢＳＧＣ内のポート番号が設定され、それ以外のフィールドは全て０が設定される。
図７２６に示されるプロトコルタイプ３のＳＡＲ−ＰＤＵ のペイロードには、ＬＡＰＤメッセージが格納される。
ＬＡＰＤデータのデータ長が４４バイトである場合 （図７４９参照） は、このメッセージは１つのＳＡＲ−ＰＤＵ のペイロードに格納される。この場合、ＳＡＲ−ＰＤＵ には、ＳＴとしてＳＳＭ（Ｓｉｎｇｌｅ Ｓｅｇｍｅｎｔ Ｍｅｓｓａｇｅ） が設定され、ＬＩとして４４バイトが設定される。
ＬＡＰＤのデータ長が２５６ バイトである場合 （図７５０参照） には、このメッセージはそれぞれ４４バイトからなるセグメントに分割され、そのセグメントが複数のＳＡＲ−ＰＤＵ のペイロードに格納される。従って、そのＬＡＰＤデータは、複数のＡＴＭ セルに分割して格納され、転送されることになる。この場合には、先頭のセグメントが格納されるＳＡＲ−ＰＤＵ には、ＳＴとしてＢＯＭ（Ｂｅｇｉｎｎｉｎｇ Ｏｆ Ｍｅｓｓａｇｅ） が設定され、ＬＩとして４４バイトが設定される。また、中間のセグメントが格納されるＳＡＲ−ＰＤＵ には、ＳＴとしてＣＯＭ（Ｃｏｎｔｉｎｕａｔｉｏｎ Ｏｆ Ｍｅｓｓａｇｅ）が設定され、ＬＩとして４４バイトが設定される。更に、末尾のセグメントが格納されるＳＡＲ−ＰＤＵには、ＳＴとしてＥＯＭ（Ｅｎｄ Ｏｆ Ｍｅｓｓａｇｅ）が設定され、ＬＩとして３６バイト （図７５０参照） が設定される。
図７２７に示されるプロトコルタイプ５のフレームは、それぞれ４８バイトからなるセグメントに分割され、そのセグメントが複数のＡＴＭ セルのペイロードに格納される。
４．２．２ ＣＡＲＰ ＬＳＩ の機能
ＣＡＲＰ ＬＳＩ の送信機能として、以下のものがある。
（１） 送信セルの書き込み
（２） ＳＡＲ−ＰＤＵ ヘッダの生成 （番号制御）
ＣＡＲＰ ＬＳＩ の受信機能として、以下のものがある。
（１） ヘッダチェック
（２） ロングフレーム／ショートフレームのチェック
なお、ＢＳＧＣは、ＨＥＣ チェックは行わない。
４．２．３ 統計機能
通過セル数及び廃棄セル数は、ＭＵＸ／ＤＭＵＸ ＬＳＩによってカウントされ、また、ＣＲＣ エラー数は、ＣＡＲＰ ＬＳＩによってカウントされる。
４．３ ＶＣＣ 設定手順及びＶＣＣ コピー手順
ＢＳＧＣは、ＢＣＰＲからＶＣＣ コピー開始要求、又はＶＣＣ 設定要求 （両系指定） を受信したときから、両系のＶＣＣ に対してデータの書き込みを行う。
また、ＡＴＭ スイッチがＯＵＳ 化された場合等において、ＢＣＰＲから片系ＶＣＣ 設定要求を受信すると、片系のＶＣＣ に対してデータの書き込みを行う。
ＶＣＣ の書込方路 （メイト系／ホーム系） は、ＢＣＰＲによってＣＯＭ ＩＮＳ 通知として指定される。
図７２８に、ＶＣＣ 設定手順を示す。また、図７２９に、ＶＣＣ コピー開始手順を示す。更に、図７３０に、ＶＣＣ コピー停止手順を示す。
５．ＢＳＧＣ装置制御手順
５．１ ＢＳＧＣ障害監視
ＢＳＧＣにおける障害処理の対象としては、以下の３種類がある。
（１） ＢＳＧＣ自身の障害
（２） ＩＮＦ インタフェース障害：両系のＩＮＦ へそれぞれ割り込みを伴って通知
（３） アクティブ系ＢＳＧＣが検出する障害
（ａ） スイッチの障害
（ｂ） スタンバイ系系間交絡障害：ステータスによって通知される。
（メイトＢＳＧＣ ＯＢＰ障害を含む）
マスタ系ＢＳＧＣの障害は、緊急性を伴うので、ＩＮＦ への割り込みによって通知される。ＢＳＧＣ自身の障害が発生した場合、それがアクティブ系であるなら系の切替後に障害系がＯＵＳ 状態とされ、それがスタンバイ系であるならアクティブ系に対しＩＳＯＬ設定が実行され、障害系がＯＵＳ 状態とされる （図７３１の（１）（２）） 。
ＡＳＳＷで障害が発生した時は、ＡＳＳＷの障害処理に従う。但し、系切替え時のＢＳＧＣ−ＣＯＭに対しては、多数決論理は適用されない （図７３１の（３））。
図７３１の（２） に示される障害が発生した場合、障害がＢＳＧＣにあるかＢＳＧＣ−ＣＯＭにあるかを特定することができない。そこで、ＢＣＰＲは、割り込みが発生したＢＳＧＣ番号（＃０〜＃５）の両系のＢＳＧＣから障害要因を読み出し正常なルートを割り出すことによって、障害処理を行う。
５．１．１ ＢＳＧＣＳＨの障害箇所
図７３１に、障害範囲モデルを示す。
図において、障害（１） は、ＢＳＧＣ自身の障害（Ｗａｔｃｈ ｄｏｇタイマオーバー、ＤＲＡＭパリティエラー等） である。また、障害（２） は、ＢＳＧＣとＢＳＧＣ−ＣＯＭ間のデータパリティエラー、クロック／セルフレームの断等である。更に、障害（３） は、ＢＳＧＣ−ＣＯＭ内のＤＭＵＸ、ＭＵＸ 等のＬＳＩ からのアラーム、パッケージ間通信におけるデータパリティエラー等である。
交換機ソフトウエアへの通知は、障害を検出した系のＢＳＧＣからＩＮＦ への割り込みによって行われる。図７３１の各障害（１） 、（２） 、（３） のそれぞれ毎に、ＭＳＣＮを用いて通知される。
５．１．２ 障害発生時の系管理
（１） ＢＳＧＣ障害
（図７３１の障害（１） 、図７４５で右端欄が（１） である障害）
アクティブ系ＢＳＧＣからＩＮＦ 割り込みが発生した場合には、ＢＳＧＣ系が切り替えられる。
スタンバイ系ＢＳＧＣからＩＮＦ 割り込みが発生した場合は、アクティブ系に対し ＩＳＯＬ設定が実行され、障害系がＯＵＳ 状態とされる。
（２） ＢＳＧＣとＢＳＧＣ−ＣＯＭ間の障害
（図７３１の障害（２） 、図７４５で右端欄が（２） である障害）
この障害は、アクティブ系ＢＳＧＣ及びスタンバイ系ＢＳＧＣのそれぞれからＩＮＦ 割り込みによって通知される。
各障害検出ポイントからの通知に対する系管理は、図７３３以降に示される。
（３） ＢＳＧＣ−ＣＯＭ障害
（図７３１の障害（３） 、図７４５で右端欄が（３） である障害）
この障害は、アクティブ系ＢＳＧＣ及びスタンバイ系ＢＳＧＣのそれぞれからＩＮＦ 割り込みによって通知される。
障害が発生した系のＢＳＧＣ−ＣＯＭがＯＵＳ 化され、障害が発生していない系のＢＳＧＣ −ＣＯＭがアクティブ化される。なお、ＢＳＧＣ−ＣＯＭのアクティブ／スタンバイ状態は ＡＳＳＷのアクティブ／スタンバイ状態に従属するため、上述の場合は、ＡＳＳＷの系が切り換えられることを意味する。
図７３２に、ＢＳＧＣによるＢＳＧＣＳＨ−ＣＯＭ障害の検出方法、及びその障害の交換機ソフトウエアへの通知方法を示す。図７３２に示されるように、ＢＳＧＣは、ＢＳＧＣ−ＣＯＭの障害ポイント毎に、自系／他系用の２ビットの情報を有する。但し、ＢＳＧＣ−ＣＯＭ共通障害ポイント （片系ＢＳＧＣ−ＣＯＭに１箇所だけある障害ポイント） は、最若番のＢＳＧＣのみが自系／他系用の２ビットの情報を有する。
以下に、ＢＳＧＣとＢＳＧＣ−ＣＯＭ間で障害が発生した時の系管理方法を示す。
（１） ＢＳＧＣからＢＳＧＣ−ＣＯＭへのデータ送出においてＢＳＧＣ−ＣＯＭ内のチェッカによって検出される障害
図７３３に、ＢＳＧＣからＢＳＧＣ−ＣＯＭへのデータ送出においてＢＳＧＣ−ＣＯＭ内のチェッカによって検出される障害の検出ポイントを示す。
（１）−１ 図７３３の（ａ） 〜（ｂ） ′において、１ビットのみの障害検出ビットがセットされた場合 （１箇所で障害が発生した場合）
図７３３の障害ポイント（ａ） において障害が発生したと仮定すると、＃０系ＢＳＧＣが送出している２系統のデータ （＃０系ＢＳＧＣ→＃０系ＢＳＧＣ−ＣＯＭ、＃０系ＢＳＧＣ→＃１系ＢＳＧＣ−ＣＯＭ） のうち１系統のデータで障害が発生している。しかし、＃１系ＢＳＧＣが送出している２系統のデータでは障害は発生していない。従って、＃１系ＢＳＧＣがアクティブにされ、＃０系ＢＳＧＣがＯＵＳ 状態にされる。これと同様に考えて、図７３４に、図７３３の各障害ポイント（ａ） 、（ａ） ′、（ｂ） 、（ｂ） ′のうちの１箇所で障害が検出された場合の状態を示す。なお、ＯＵＳ 系ＢＳＧＣに対して、障害箇所を特定するための診断処理（ＤＰ）が実行される。
なお、図７３４の （注１） に関して、２重化通信を行うためには、上記表のごとくＢＳＧＣの系切替えで対象できるが、ＢＳＧＣにおいてそれがＯＵＳ 状態とされた後に起動される診断処理（ＤＰ）においてＢＳＧＣ−ＣＯＭ側のチェッカで障害が検出された場合には、障害系ＢＳＧＣ−ＣＯＭがＯＵＳ 状態とされた後に、保守が行われる。
（１）−２ 図７３３の（ａ） 〜（ｂ） ′において、２ビットの障害検出ビットがセットされた場合 （２箇所で障害が発生した場合）
この場合としては、以下の２つの場合が考えられる。
ｉ）障害ポイント（ａ） と（ｂ） の２つで障害が検出された場合、若しくは、障害ポイント（ａ） ′と（ｂ） ′の２つで障害が検出された場合のごとく、同一のＢＳＧＣからの送出データ等が障害となる場合。
ｉｉ）障害ポイント（ａ） と（ａ） ′の２つで障害が検出された場合、若しくは、障害ポイント（ｂ） と（ｂ） ′の２つで障害が検出された場合のごとく、同一のＢＳＧＣ −ＣＯＭのチェッカから２つの障害が検出される場合。
上記ｉ）の場合において、例えば図７３３の障害ポイント（ａ） と（ｂ） の２つで障害が検出された場合には、＃０系ＢＳＧＣが障害であると判定され、＃０系ＢＳＧＣがＯＵＳ 状態、＃１系ＢＳＧＣがアクティブ状態とされる。また、障害ポイント（ａ） ′と（ｂ） ′の２つで障害が検出された場合には、＃１系ＢＳＧＣが障害であると判定され、＃１系ＢＳＧＣがＯＵＳ 状態、＃０系ＢＳＧＣがアクティブ状態とされる。
上記ｉｉ） の場合において、例えば図７３３の障害ポイント（ａ） と（ａ） ′の２つで障害が検出された場合は、＃０系ＢＳＧＣ−ＣＯＭが障害であると判定される。ＢＳＧＣ−ＣＯＭの系の設定はＡＳＳＷの系の設定に従属するため、＃０系ＡＳＳＷがマスタ系である時はＡＳＳＷの系が切り替えられ、＃０系ＡＳＳＷがＯＵＳ 状態とされ、＃１系ＡＳＳＷがマスタ系とされる。＃０系ＡＳＳＷがスレーブ系である時は、系の切り替えは不要で、＃０系のＡＳＳＷがＯＵＳ 状態とされる。また、障害ポイント（ｂ） と（ｂ） ′の２つで障害が検出された場合は、＃１系ＢＳＧＣ−ＣＯＭが障害であると判定される。ＢＳＧＣ−ＣＯＭの系の設定はＡＳＳＷの系の設定に従属するため、＃１系ＡＳＳＷがマスタ系である時はＡＳＳＷの系が切り替えられ、＃１系ＡＳＳＷがＯＵＳ 状態とされ、＃０系ＡＳＳＷがマスタ系とされる。＃１系ＡＳＳＷがスレーブ系である時は、系の切り替えは不要で、＃１系のＡＳＳＷがＯＵＳ 状態とされる。
図７３５に、図７３３の各障害ポイント（ａ） 、（ａ） ′、（ｂ） 、（ｂ） ′のうちの２箇所で障害が検出された場合の状態を示す。なお、ＯＵＳ 系ＢＳＧＣに対して、障害箇所を特定するための診断処理（ＤＰ）が実行される。
図７３６に、図７３５の （注１） で示される障害が検出され、診断処理が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示す。
図７３７に、図７３５の （注２） で示される障害が検出され、診断が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示す。
図７３５の （注３） 又は （注４） で示される障害が検出された場合は、局内２重化装置とのスタンバイ系リンクが断となった場合である。この障害が発生した場合には、診断処理（ＤＰ）は実行されず、以下の判定基準に従って障害が発生した系の該当するＢＳＧＣ−ＣＯＭパッケージが交換される。
障害ポイント（ａ） と（ａ） ′又は障害ポイント（ｂ） と（ｂ） ′で障害が検出された場合には、障害箇所として以下の４通りが考えられる。
ｉ）ＢＳＧＣ−ＣＯＭパッケージのみに障害要因がある場合。
ｉｉ）ＢＳＧＣの送信機能とＢＳＧＣ−ＣＯＭの受信機能の双方に障害要因があり、ＢＳＧＣの送信機能＋ＢＳＧＣ−ＣＯＭ受信機能の１ルートのみで障害が発生している場合。
ｉｉｉ）上記ｉｉ） と同じ障害要因があり、上記ｉｉ） のルートとは異なる他方のルートのみで障害が発生している場合。
ｉｖ）＃０系及び＃１系の双方のＢＳＧＣの送信機能に障害要因がある場合。
上記ｉ）の場合には、ＢＳＧＣ−ＣＯＭパッケージを交換することにより、障害復旧が可能である。上記ｉｉ） 又はｉｉｉ）の場合には、ＢＳＧＣ−ＣＯＭの交換後は１ビットの障害検出ビットのみがセットされる状態になるため、保守処理が実行可能となる。上述のｉｖ） の場合には、ＢＳＧＣ−ＣＯＭを交換しても再度同一の障害が発生するため、＃０系と＃１系の双方のＢＳＧＣが交換される。
障害ポイント（ａ） と（ａ） ′の２つで障害が検出された場合に、障害箇所がＢＳＧＣであるかＢＳＧＣ−ＣＯＭであるかを特定するためには、以下の手順が必要である。
前提条件：＃０系ＢＳＧＣがアクティブ系で＃１系ＢＳＧＣがスレーブ系であるとする。
手順１：＃１系ＢＳＧＣがスレーブ系であるため、＃１系ＢＳＧＣがＯＵＳ 化され、診断処理（ＤＰ）が実行される。＃１系ＢＳＧＣと＃０系ＢＳＧＣ−ＣＯＭの間で障害ポイント （ａ） ′の障害に関する障害箇所の特定が可能となる。
手順２：次に、＃０と＃１系のＢＳＧＣの状態が切り換えられる。即ち、＃１系ＢＳＧＣが ＯＵＳ 状態とされ続いてスレーブ系にさせられた後に、＃０系と＃１系の ＢＳＧＣのマスタ／スレーブが切り換えられる。最後に、＃０系ＢＳＧＣがスレーブ系にさせられた後にＯＵＳ 状態とされる。以後、診断処理（ＤＰ）が実行され、障害ポイント（ａ） に関する障害箇所の特定が可能となる。
障害ポイント（ｂ） と（ｂ） ′の２つで障害が検出された場合も、上述の手順と同様の手順によって、障害箇所がＢＳＧＣであるかＢＳＧＣ−ＣＯＭであるかを特定することができる。
以上説明した２ビットの障害検出ビットがセットされた場合の組合せ以外の組合せが発生した場合、若しくは、３ビット以上の障害検出ビットがセットされた場合には、２重障害が発生したとみなされ、系の再構築処理は実行されない。但し、障害メッセージの出力は必要で、その内容は上述した障害の発生時の出力メッセージとは異なるパターンとされる。この場合、両系のＢＳＧＣから収集された詳細障害内容が全て出力される。
（２） ＢＳＧＣ−ＣＯＭからＢＳＧＣへのデータ送出においてＢＳＧＣ内のチェッカによって検出される障害
図７３８に、ＢＳＧＣ−ＣＯＭからＢＳＧＣへのデータ送出においてＢＳＧＣ内のチェッカによって検出される障害の検出ポイントを示す。
（２）−１ 図７３８の（ａ） 〜（ｂ） ′において、１ビットのみの障害検出ビットがセットされた場合 （１箇所で障害が発生した場合）
図７３３の障害ポイント（ａ） で障害が発生したと仮定すると、＃０系のＢＳＧＣ−ＣＯＭが送出している１系統のデータ （＃０系ＢＳＧＣ−ＣＯＭ→＃０系ＢＳＧＣ） で障害が発生しているように見える。しかし、障害要因としては、＃０系ＢＳＧＣ−ＣＯＭの送信機能と、＃０系ＢＳＧＣの受信機能の２つが考えられる。本障害の発生時には、まず、＃０系ＢＳＧＣの受信機能に問題があると想定して、＃０系ＢＳＧＣがＯＵＳ 状態とされ、＃１系ＢＳＧＣがアクティブ状態とされる。その後、診断処理（ＤＰ）が起動され、障害箇所がＢＳＧＣ−ＣＯＭであるかＢＳＧＣであるかが特定される。もし、＃０系ＢＳＧＣ−ＣＯＭの送信機能に問題があることが判明した時は、＃０系ＢＳＧＣ−ＣＯＭがＯＵＳ 状態とされ （＃０系ＡＳＳＷがＯＵＳ 状態とされ） 、＃１系ＢＳＧＣ−ＣＯＭがアクティブ状態にされて （＃１系ＡＳＳＷがアクティブ状態とされて） 、保守処理が実行される。
図７３９に、図７３８の各障害ポイント（ａ） 、（ａ） ′、（ｂ） 、（ｂ） ′のうちの１箇所で障害が検出された場合の状態を示す。
（２）−２ 図７３８の（ａ） 〜（ｂ） ′において、２ビットの障害検出ビットがセットされた場合 （２箇所で障害が発生した場合）
この場合としては、以下の２つの場合が考えられる。
ｉ）障害ポイント（ａ） と（ｂ） の２つで障害が検出された場合、若しくは、障害ポイント（ａ） ′と（ｂ） ′の２つで障害が検出された場合のごとく、同一のＢＳＧＣ −ＣＯＭからの送出データ等が障害となる場合。
ｉｉ）障害ポイント（ａ） と（ａ） ′の２つで障害が検出された場合、若しくは、障害ポイント（ｂ） と（ｂ） ′の２つで障害が検出された場合のごとく、同一のＢＳＧＣのチェッカから２つの障害が検出される場合。
上記ｉ）の場合において、例えば図７３８の障害ポイント（ａ） と（ｂ） の２つで障害が検出された場合は、＃０系ＢＳＧＣ−ＣＯＭが障害であると判定される。ＢＳＧＣ−ＣＯＭの系の設定はＡＳＳＷの系の設定に従属するため、＃０系ＡＳＳＷがマスタ系である時はＡＳＳＷの系が切り替えられ、＃０系ＡＳＳＷがＯＵＳ 状態とされ、＃１系ＡＳＳＷがマスタ系とされる。＃０系ＡＳＳＷがスレーブ系である時には、系の切り替えは不要で、＃０系のＡＳＳＷがＯＵＳ 状態とされる。また、障害ポイント（ａ） ′と（ｂ） ′の２つで障害が検出された場合は、＃１系ＢＳＧＣ−ＣＯＭが障害であると判定される。ＢＳＧＣ−ＣＯＭの系の設定はＡＳＳＷの系の設定に従属するため、＃１系ＡＳＳＷがマスタ系である時はＡＳＳＷの系が切り替えられ、＃１系ＡＳＳＷがＯＵＳ 状態とされ、＃０系ＡＳＳＷがマスタ系とされる。＃１系ＡＳＳＷがスレーブ系である時は、系の切り替えは不要で、＃１系のＡＳＳＷがＯＵＳ 状態とされる。
上記ｉｉ） の場合において、例えば図７３３の障害ポイント（ａ） と（ａ） ′の２つで障害が検出された場合は、＃０系ＢＳＧＣが障害であると判定され、＃０系ＢＳＧＣがＯＵＳ 状態、＃１系ＢＳＧＣがアクティブ状態とされる。また、障害ポイント（ｂ） と（ｂ） ′の２つで障害が検出された場合には、＃１系ＢＳＧＣが障害であると判定され、＃１系ＢＳＧＣがＯＵＳ 状態、＃０系ＢＳＧＣがアクティブ状態とされる。
図７４０に、図７３８の各障害ポイント（ａ） 、（ａ） ′、（ｂ） 、（ｂ） ′のうちの２箇所で障害が検出された場合の状態を示す。なお、ＯＵＳ 系ＢＳＧＣに対して、障害箇所を特定するための診断処理（ＤＰ）が実行される。
図７４１に、図７４０の （注３） で示される障害が検出され、診断処理が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示す。
図７４２に、図７４０の （注４） で示される障害が検出され、診断が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示す。
図７４０の （注１） 又は （注２） で示される障害が検出された場合は、局内２重化装置とのスタンバイ系リンクが断となった場合である。この障害が発生した場合には、診断処理（ＤＰ）は実行されず、以下の判定基準に従って障害が発生した系の該当するＢＳＧＣ−ＣＯＭパッケージが交換される。
障害ポイント（ａ） と（ｂ） 又は障害ポイント（ａ） ′と（ｂ） ′で障害が検出された場合には、障害箇所として以下の４通りが考えられる。
ｉ）ＢＳＧＣ−ＣＯＭパッケージのみに障害要因がある場合。
ｉｉ）ＢＳＧＣ−ＣＯＭの送信機能とＢＳＧＣの受信機能の双方に障害要因があり、ＢＳＧＣ−ＣＯＭの送信機能＋ＢＳＧＣ受信機能の１ルートのみで障害が発生している場合。
ｉｉｉ）上記ｉｉ） と同じ障害要因があり、上記ｉｉ） のルートとは異なる他方のルートのみで障害が発生している場合。
ｉｖ）＃０系及び＃１系の双方のＢＳＧＣの受信機能に障害要因がある場合。
上記ｉ）の場合には、ＢＳＧＣ−ＣＯＭパッケージを交換することにより、障害復旧が可能である。上記ｉｉ） 又はｉｉｉ）の場合には、ＢＳＧＣ−ＣＯＭの交換後は１ビットの障害検出ビットのみがセットされる状態になるため、保守処理が実行可能となる。上述のｉｖ） の場合には、ＢＳＧＣ−ＣＯＭを交換しても再度同一の障害が発生するため、＃０系と＃１系の双方のＢＳＧＣが交換される。
障害ポイント（ａ） と（ｂ） の２つで障害が検出された場合に、障害箇所がＢＳＧＣであるかＢＳＧＣ−ＣＯＭであるかを特定するためには、以下の手順が必要である。
前提条件：＃０系ＢＳＧＣがアクティブ系で＃１系ＢＳＧＣがスレーブ系であるとする。
手順１：＃１系ＢＳＧＣがスレーブ系であるため、＃１系ＢＳＧＣがＯＵＳ 化され、診断処理（ＤＰ）が実行される。＃１系ＢＳＧＣと＃０系ＢＳＧＣ−ＣＯＭの間で障害ポイント （ｂ） の障害に関する障害箇所の特定が可能となる。
手順２：次に、＃０と＃１系のＢＳＧＣの状態が切り換えられる。即ち、＃１系ＢＳＧＣが ＯＵＳ 状態とされ続いてスレーブ系にさせられた後に、＃０系と＃１系の ＢＳＧＣのマスタ／スレーブが切り換えられる。最後に、＃０系ＢＳＧＣがスレーブ系にさせられた後にＯＵＳ 状態とされる。以後、診断処理（ＤＰ）が実行され、障害ポイント（ａ） に関する障害箇所の特定が可能となる。
障害ポイント（ａ） ′と（ｂ） ′の２つで障害が検出された場合も、上述の手順と同様の手順によって、障害箇所がＢＳＧＣであるかＢＳＧＣ−ＣＯＭであるかを特定することができる。
以上説明した２ビットの障害検出ビットがセットされた場合の組合せ以外の組合せが発生した場合、若しくは、３ビット以上の障害検出ビットがセットされた場合には、２重障害が発生したとみなされ、系の再構築処理は実行されない。但し、障害メッセージの出力は必要で、その内容は上述した障害の発生時の出力メッセージとは異なるパターンとされる。この場合、両系のＢＳＧＣから収集された詳細障害内容が全て出力される。
５．１．３ ＢＳＧＣへの通知手段
図７４３に、障害通知モデルを示す。
ＢＳＧＣ−ＣＯＭ＜障害検出ポイント＞からＢＳＧＣへの通知は、レベル信号によって行われる。
ＢＳＧＣ−ＣＯＭ＜障害検出ポイント＞の障害は、全てＳＢＩＦ ＬＳＩ （３．１及び図７１７参照） で終端され、ＩＮＦ 割り込みによって交換機ソフトウエアへ通知される。
交換機ソフトウエアは、上記割り込みに対して、ＭＳＣＮ読み取りオーダによって詳細障害情報を読み取る。
ＭＳＣＮ読み取りオーダによって、ＢＳＧＣ内のＭＳＣＮレイヤがリセットされ、更に障害発生箇所のアラームが無効とされる。
５．１．４ 復旧監視
５．１．４．１ ＢＳＧＣにおける復旧監視
ＢＳＧＣでは、障害の復旧監視は行われない。装置組み込み診断処理の結果がＯＫとなった時点で、障害が復旧したとみなされる。
５．１．４．２ 交換機ソフトウエアにおける復旧監視
交換機ソフトウエアは、５．４の冒頭で示した（１） 、（２） 、（３） の障害 （アクティブ系及びスタンバイ系の両方） の復旧監視を行う。この復旧監視がＢＳＧＣで行われるとすると、ＢＳＧＣの系切替え及びＡＳＳＷの系切替え（＝ＢＳＧＣ−ＣＯＭの系切替え） の全てをＢＳＧＣで管理する必要があり、ＢＳＧＣによるそのような復旧監視は不可能であるため、その復旧監視は交換機ソフトウエアによって行われる。
５．１．５ ＢＳＧＣハードウエアが検出する障害
ＢＳＧＣハードウエアが検出する障害には、ＩＮＦ における障害、及びＢＳＧＣ自身の障害がある。その障害は、割り込みによってＢＣＰＲ、及びＢＳＧＣのファームウエアに通知される。この障害は、アクティブ系及びスタンバイ系のそれぞれのＢＳＧＣハードウエアによって検出され、通知される。
図７４４に、詳細障害要因を示す。
ＢＳＧＣによって検出されるＩＮＦ インタフェース上の障害は、ＭＳＣＮ読み取りコマンドによってその詳細を直接確認することが可能であるが、ＢＳＧＣ自身の障害は、ＭＳＣＮ上では代表ポイントとなっている。このため、ＭＳＣＮリードシーケンスによって、その障害の詳細を収集する必要がある。
図７４５に、ＢＳＧＣ ＭＳＣＮ 収容図を示す。
ＭＳＣＮ上では、各障害発生箇所は、代表ポイントによって表示される。障害発生箇所については、図７３１に示した。
図７４５に示されるＭＳＣＮの各ビットと、図７３３及び図７３８に示される障害ポイント（ａ） 、（ａ） ′、（ｂ） 、及び（ｂ） ′との関係を以下に示す。
図７４５と図７３３との対応関係
＃０系ＢＳＧＣのＭＳＣＮデータ → （ａ） ：ビット１５、１４ （ｂ） ：ビット１２、１１
＃１系ＢＳＧＣのＭＳＣＮデータ → （ａ） ′：ビット１２、１１ （ｂ） ′：ビット１５、１４
図７４５と図７３４との対応関係
＃０系ＢＳＧＣのＭＳＣＮデータ → （ａ） ：ビット０９、０８ （ａ） ′：ビット０６、０５
＃１系ＢＳＧＣのＭＳＣＮデータ → （ｂ） ：ビット０９、０８ （ｂ） ′：ビット０６、０５
図７４６に示されるＢＳＧＣ障害の詳細要因は、ＴＭセーブによってＢＣＰＲへ通知される。
図７４７に、ＭＳＣＮ詳細読み取りコマンドによって通知される詳細障害要因を示す。
５．１．６ ＢＳＧＣファームウエアが検出する障害
ＢＳＧＣファームウエアは、以下の２種類の障害監視を行う。
（１） 両系のＢＳＧＣ−ＣＯＭのハードウエア障害 （ＢＳＧＣとＢＳＧＣ−ＣＯＭ間のハードウエア障害を含む） 。
（２） スタンバイ系ＢＳＧＣの障害。なお、この障害は、アクティブ系ＢＳＧＣファームウエアによって監視される。
上記障害（１） は、その障害を検出したＢＳＧＣからＩＮＦ への割り込みによって通知される。この詳細は、５．４．６．１で説明する。
上記障害（２） は、アクティブ系ＢＳＧＣからステータスとして通知される。この詳細は、５．４．６．２で説明する。
５．１．６．１ ＢＳＧＣ−ＣＯＭにおける障害 （ＢＳＧＣ自身の障害を除く）
図７４８に、ＢＳＧＣ−ＣＯＭにおける障害の検出シーケンスを示す。
この障害は、ＢＳＧＣハードウエアが検出した状態をＢＳＧＣファームウエアが８ｍｓｅｃ の周期のルックイン処理において検出することによって、検出される。その後、ＩＮＦ 割り込みレジスタがセットされる。ＢＣＰＲは、ＩＮＦ 割り込みが発生すると、最大で１６ｍｓｅｃのタイマを設定しそのタイマがタイムアウトした後に （図７４８参照） 、ＭＳＣＮ読み取りコマンドを発行することによって、障害発生ポイントを特定する。更に、ＢＣＰＲは、詳細情報を収集するために、割り込みを発生させたＢＳＧＣＭにＭＳＣＮ詳細読み取りコマンドを発行する。ＢＳＧＣは、このコマンドを受信すると、レジスタに保持している障害データを通知する。ＢＣＰＲは、ＭＳＣＮデータとＭＳＣＮ詳細読み取りコマンドに対する応答データから、５．４．２で説明した系管理処理を実行する。
５．１．６．２ スタンバイ系ＢＳＧＣにおける障害
この障害は、スタンバイ系ＢＳＧＣの２重化制御部の障害をアクティブ系ＢＳＧＣが周期的に監視することにより、検出される。監視周期は２ｓｅｃである。この監視は、アクティブ系がスタンバイ系と同期して運用されている場合においてのみ実行される。この障害は、アクティブ系ＢＳＧＣからステータスとして通知される。
５．２ ＴＭ セーブ方式
ＢＳＧＣでは、プロセッサ障害が発生した場合に、障害情報を自系メモリ内にセーブする。これをＴＭセーブ処理と呼ぶ。ＢＣＰＲは、ＢＳＧＣプロセッサ障害をＩＮＦ 割り込みによって検出する。障害情報の詳細情報は、ＩＮＦ 割り込みの後にＢＣＰＲからＢＳＧＣに発行されるＭＳＣＮ読み取りコマンドとＭＳＣＮ詳細読み取りコマンドによって、ＢＳＧＣ内の上記メモリから読み出されＢＣＰＲに転送される。
５．３ 統計機能
ＢＳＧＣ統計機能は、以下に示される２種類の方法として提供される。
（Ａ） ＢＣＰＲからの指示に基づいてＢＳＧＣのファームウエアが収集する機能である。ＢＣ ＰＲからの１５分毎の通知によって、統計データの読み出しが行われる。統計項目は、以下の３種類である。
（１） ＢＳＧＣ ＣＰＵ使用率
（２） Ｌ２送信フレーム数とオクテット数 （ポート単位）
（３） ＣＲＣ エラー数
（Ｂ） ＢＳＧＣ−ＣＯＭに搭載されるＤ−ＭＵＸ／ＭＵＸ ＬＳＩ の統計機能によって得られるセル統計が収集される。統計項目は、以下の３種類である。ＢＣＰＲは、ＢＳＧＣ−ＣＯＭへ統計読み出し・書き込み要求を発行することに、下記の３種類の統計データを読み出す。
（１） 通知セル数
（２） 廃棄セル数
（３） 特定ＶＰＩ／ＶＣＩ 通過セル数
６．通信制御
６．１ 局内制御通信の制御
ＢＳＧＣにおいて必要な局内制御通信のためのインタフェースについて説明する。レイヤ１は、タイプ３のＡＡＬ（ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙｅｒ） プロトコルタイプに準拠する （４．２．１等を参照） 。レイヤ２は、改版ＬＡＰＤに準拠する。改版ＬＡＰＤとの差分については、６．１．２で説明する。
６．１．１ シグナリングセルフォーマット
シグナリング情報としてＩ フィールドが転送される場合は、図７４９に示されるように、Ｉ フィールドが格納されるＬＡＰＤレイヤ３（Ｌ３）のデータ長は、ＳＳＭ（Ｓｉｎｇｌｅ Ｓｅｇｍｅｎｔ Ｍｅｓｓａｇｅ） に対応する４１オクテットである。この場合、４１オクテットのＩ フィールドのうち、４ オクテットは交換機ソフトウエアのアプリケーションで使用され、残りの３７オクテットがデータフィールドとされる。この４１オクテットのＩ フィールドに、ＬＡＰＤレイヤ２（Ｌ２）の情報が付加され、その外側にＡＡＬ タイプ３の情報が付加され、更にその外側にＡＴＭ セルの情報が付加される （図７２６も参照） 。
シグナリング情報としてＭＳＤ／ＭＳＣＮが転送される場合には、図７５０に示されるように、ＭＳＤ／ＭＳＣＮが格納されるＬＡＰＤレイヤ３（Ｌ３）のデータ長は、２５３ オクテットの固定長である。この場合、２５３ オクテットのＭＳＤ／ＭＳＣＮデータに、３ オクテットのＬＡＰＤレイヤ２（Ｌ２）の情報が付加されて２５６ オクテットのデータとされ、この２５６ オクテットのデータが４４オクテットからなるセグメントに分割され、各セグメントの外側にＡＡＬ タイプ３の情報が付加され、更にその外側にＡＴＭ セルの情報が付加される （図７２６も参照） 。従って、上記２５６ オクテットのＬＡＰＤデータは、６個のＡＴＭ セルによって転送される。この場合、最終セルのペイロード中の有効データ長は、 ４４−（６×４４−２５６）＝３６ オクテットとなる。
６．１．２ 改版ＬＡＰＤとの差分
局内装置独自の処理を、以下に示す。
（１） 情報転送には、ＵＩフレームが用いられる。ＬＡＰＦのアドレスとしてオール０のＤＬＣＩが使用される。
（２） 信号の優先制御
ＢＳＧＣからＢＣＰＲが実行する交換機ソフトウエアへの送信信号の優先制御を行うため、局内装置からの信号には優先度を表示する必要がある。これは、ＬＡ ＰＦのアドレス内の輻輳制御用ビットを用いて行われる。図７５１に、ＵＩフォーマットを示す。
（３） 情報フィールドについて
情報フィールドは、ＢＣＰＲと各装置との間で定義される。図７５２に、各装置における共通フィールドの定義を示す。このフォーマットにおいて、各装置に対するＡＰＩＤ／ＭＥＳＧ の値は、交換機ソフトウエアによって一元的に管理される。
また、このフォーマットは、簡易ＬＡＰ とフルＬＡＰＤとでは、以下の点において若干異なる。
（ａ） 最大メッセージ長は、簡易ＬＡＰ では５０９ バイトである。
（ｂ） ＮＳフィールドは、フルＬＡＰＤでは０固定である。
７．ＢＳＧＣ−ＣＯＭ
７．１ ＢＳＧＣ−ＣＯＭのハードウエア構成
図７５３〜図７５５に、ＢＳＧＣ−ＣＯＭハードウエアの機能ブロックを示す。
７．２ ＢＳＧＣ−ＣＯＭの機能ブロック説明
図７５６に、ＢＳＧＣ−ＣＯＭ内のＨＭＸ００Ａパッケージの機能を示す。
図７５７に、ＢＳＧＣ−ＣＯＭ内のＨＭＸ０１Ａパッケージの機能を示す。
図７５８に、ＢＳＧＣ−ＣＯＭ内のＨＳＦ００Ａ／ＨＳＦ０４Ａ パッケージの機能を示す。
７．３ スイッチインタフェース
図７５９に、ＢＳＧＣ−ＣＯＭ内ＨＭＸ００ＡパッケージからＡＳＳＷＳＨ内ＳＷＭＤＸ（ＨＭＸ０３Ａ） パッケージ （図１６７参照） に転送される信号のインタフェースを示す。
図７６０に、ＡＳＳＷＳＨ内ＳＷＭＤＸ（ＨＭＸ０３Ａ） パッケージからＢＳＧＣ−ＣＯＭ内ＨＭＸ００Ａパッケージに転送される信号のインタフェースを示す。
７．４ ＳＷＴＩＦインタフェース
図７６１（ａ） 及び（ｂ） に、ＢＳＧＣ−ＣＯＭ内ＨＳＦ０４ＡパッケージとＡＳＳＷＳＨ内ＳＷＴＩＦ（ＨＮＣ００Ａ） パッケージ （パート４参照） の間を転送される信号のインタフェースを示す。
７．５ ＢＳＧＣＳＨの上位／下位シェルフ構成
ＢＳＧＣＳＨは、最大で２シェルフをデイジーチェーン接続することができる。図７６２に、ＢＳＧＣＳＨのデイジーチェーン接続を示す。
７．６ ＢＳＧＣ−ＣＯＭループバック構成
７．６．１ ＢＳＧＣ、ＢＳＧＣ−ＣＯＭともＩＮＳ 状態でのセルループバック
図７６３に、ＢＳＧＣ、ＢＳＧＣ−ＣＯＭともＩＮＳ 状態でのセルループバック構成を示す。ループの設定時には、図７６３の位置Ａにおいて、セルイネーブル信号の状態がゲートによって阻止されていた状態からスルー状態に変更される。図７６４に、図７６３に対応するループバック構成に対応するループバックの設定論理を示す。
７．６．２ ＢＳＧＣ、ＢＳＧＣ−ＣＯＭともＯＵＳ 状態でのセルループバック
図７６５に、ＢＳＧＣ、ＢＳＧＣ−ＣＯＭともＯＵＳ 状態でのセルループバック構成を示す。
ループポイントは、図７６５の位置（１） と（２） の２箇所である。
ループポイント（１） でのループバック時における制御手順
ループポイント（１） でのループバックの設定時には、位置（１） において、セルイネーブル信号の状態がゲートによって阻止されていた状態からスルー状態に変更される。図７６６に、図７６５のループポイント（１） でのループバック構成に対応するループバックの設定論理を示す。
ループポイント（１） でのループバック時におけるセルルートとして、ＨＳＦ００／０４Ａにおける上り方向（ＢＳＧＣ→ＡＳＳＷ） の２／１ セルを、強制的に試験系に向ける必要がある。図７６７に、ループポイント（１） でのループバック時におけるセルルート設定論理を示す。
図７６８に、ループポイント（１） でのループバック時におけるＶＣＣ の設定論理を示す。
ループポイント（２） でのループバック時における制御手順
ループポイント（２） でのループの設定時には、位置（２） において、ＣＳＰＣ−ＡＤＰのリセット端子の論理が”１” とされる。この状態は、ＢＳＧＣパッケージ内Ｉ／Ｏ レジスタによって設定される。図７６９に、図７６５のループポイント（２） でのループバック構成に対応するループバックの設定論理を示す。
ループポイント（２） でのループバック時におけるセルルートは、ループポイント（１） でのループバック時と同様に設定される。
ループポイント（２） でのループバック時におけるＶＣＣ の設定論理は、ループポイント（１） でのループバック時と同様である。
８．２重化制御
８．１ ハードウエア構成
８．１．１ ＢＳＧＣハードウエア構成
図７７０に、ＢＳＧＣのハードウエア構成を示す。
８．１．２ ＢＳＧＣハードウエアの概要説明
図７７１に、ＢＳＧＣハードウエアの概要を示す。
８．１．３ メモリマップ
図７７２に、ＢＳＧＣにおけるメモリマップを示す。
８．１．４ Ｉ／Ｏマップ
図７７３に、ＢＳＧＣにおけるＩ／Ｏ マップを示す。
９．保守・運用
ＢＳＧＣＳＨにおける保守・運用について説明する。
９．１ 診断機能
９．１．１ 診断対象項目
診断対象項目は、以下の通りである。

９．１．２ 詳細
以下に、各診断項目における詳細を示す。
９．１．２．１ ＩＮＦ インタフェース→ＢＣＰＲアクセス リード／ライト診断
図７７４に、ＢＣＰＲアクセス リード／ライトを示す。
９．１．２．２ ＩＮＦ インタフェース→ＤＭＡ 転送 リード／ライト診断
ＤＭＡ 転送試験時には、１）コマンド起動、２）リトライ指示も合わせて行れる。
コマンド起動によってＢＳＧＣ内へ入力されるコマンドに、診断用のＤＭＡ ライト動作を行わせるコマンドが用意される。その場合に必要な情報としては、（１） ＭＭ転送先アドレス、（２） 転送ワード数、及び（３） 転送データパターンである。このうち、（１） 及び（２） は、コマンドに格納されて直接ＢＳＧＣへ通知される。また、（３） としては、図７７５に示される２つのパターンが用意される。
９．１．２．３ ＢＳＧＣ内機能診断
ＢＳＧＣ内機能は、自己診断される。
９．１．２．４ ＢＳＧＣとＢＳＧＣ−ＣＯＭ間診断
この機能試験も、９．１．２．３のＢＳＧＣ自己診断の１フェーズとして実行される。図７７６に、ＢＳＧＣとＢＳＧＣ−ＣＯＭ間診断におけるループ位置を示す。図において、ＢＳＧＣとＢＳＧＣ−ＣＯＭ間のループ試験としては、位置（２） における対自系ＢＳＧＣ−ＣＯＭループ試験、位置（３） における対他系ＢＳＧＣ−ＣＯＭループ試験の２種類がある。なお、位置（１） におけるループ試験は、ＣＡＲＰ−ＬＳＩの自己ループ試験である。
９．１．２．５ ＶＣＣ メモリテスト
このテストは、ＢＳＧＣ内自己診断の１フェーズとして実行される。但し、この試験フェーズは、最若番ＢＳＧＣからのみ実行される。なお、このフェーズが行えるのは、＃０系又は＃１系の何れかの系のＢＳＧＣ−ＣＯＭがＯＵＳ 状態である時である。従って、試験開始前にＢＳＧＣ−ＣＯＭ （ＡＳＳＷ） のＯＵＳ／アクティブ／スタンバイ情報の通知が必要である。本試験前に、ＶＣＣ セレクタ強制指定レジスタによってＶＣＣ の手前に位置する２−１ セレクタにその出力を試験ＢＳＧＣ側に強制的に向けさせる必要がある。図７７７に、＃１系ＢＳＧＣがＯＵＳ 状態で診断を実行している場合におけるＶＣＣ リード／ライト試験状態を示す。
９．１．２．６ ＢＳＧＣ−他装置間ＬＡＰ リンク確立テスト
スタンバイ系ＢＳＧＣ−ＣＯＭのセレクタ（ＢＳＧＣ 信号を選択するセレクタ） の出力を強制的に診断実行ＢＳＧＣに向けさせるためのコマンドが用意される。
＜試験方法＞
装置制御ソフトが行う装置間ＬＡＰ リンク確立手順に準拠する。従って、ＢＳＧＣに対して、診断用のＬＡＰ リンク確立プログラムは、特別には用意されない。
９．２ ＴＣ 機能
ＴＣＧ を用いた導通試験におけるＢＳＧＣＳＨの機能について説明する。
９．２．１ 基本方針
図７７８に、ＢＳＧＣＳＨにおけるアクティブ系／スタンバイ系／ＯＵＳ 状態での導通試験の基本方針を示す。
９．２．２ セル ＢＹ セル折り返しについて（ＯＵＳ 状態）
以下に示される２つの方式がある。
（１） ＢＳＧＣ−ＣＯＭにおいて実現される。折り返しポイントは、ＢＳＧＣに対応する伝送速度を有する位置とされる。即ち、６２２Ｍｂｐｓ の伝送速度のもとでの折り返しは行われない。折り返しには、以下の条件が必要である （図７８２を参照） 。
＜条件＞
（ａ） セル ＢＹ セルの折り返しは、ＡＨＭ 使用ＳＥＬ Ｎ−１ ＬＳＩ で実現される。
（ｂ） セル ＢＹ セルの折り返しは、タグの”０” ビットを判定してループする機能のみとする。
（ｃ） ＴＣ （テストセル） のタグ（ＴＣＧ→ＢＳＧＣＳＨ） は、スタンバイ系２重化装置におけるタグと同様とする。スタンバイ系ＢＳＧＣ−ＣＯＭでドロップさせないためである。
（２） ＢＳＧＣでは実現しない。
スタンバイ系ＢＳＧＣ−ＣＯＭにおけるＢＳＧＣ→ＡＳＳＷ方向セレクタの出力を強制的にスタンバイ系ＢＳＧＣへ向けさせる必要がある。しかし、スタンバイ系ＢＳＧＣからのセルを送出しようとすると、アクティブ系ＢＳＧＣの２重化装置スタンバイ側セルがストップしてしまうため、ＢＳＧＣでは実現しないこととする。
９．２．３ セル ＢＹ セル折り返し位置
図７７９に、ＢＳＧＣＳＨ−ＣＯＭでのセル ＢＹ セル折り返し位置を示す。折り返し位置は、ＢＳＧＣ単位 （即ち、ＤＭＵＸ単位） に設定される。
９．２．４ ＯＵＳ 試験時におけるアクティブ系ＢＳＧＣでのＴＣストップ 機能
図７８０に、ＯＵＳ 試験時におけるアクティブ系ＢＳＧＣでのＴＣストップ 機能のハードウエア構成を示す。
ＢＳＧＣは、アクティブ系とスタンバイ系の両方の系からのセルを受信するため、ＭＵＸ を搭載している。但し、片系がＯＵＳ 状態である場合においてスタンバイ系ＡＳＳＷからのＴＣ （テストセル） は、アクティブ系ＢＳＧＣに受信されてはいけないので、ＭＵＸ への入力の前でＯＵＳ 状態であるＢＳＧＣ−ＣＯＭからのセルがストップされる。セルのストップは、アクティブ系ＢＳＧＣのＩ／Ｏ レジスタが設定されることにより行われる。
図７８１に、ＢＳＧＣから２重化装置又は１重化装置への送信シグナリングルートを示す。
図７８２に、２重化装置又は１重化装置からＢＳＧＣへの受信シグナリングルート及びテストセルルートを示す。
【００１２】
＜パート８＞
パート８では、本発明に特に関連する構成および機能等について説明する。
図７８３に、本実施例のシステムに係わるレイヤ２およびレイヤ３のプロトコルデータユニット（Ｌ２−ＰＤＵ， Ｌ３−ＰＤＵ）を示す。
Ｌ３−ＰＤＵ（詳しいフォーマットは後述する）は、そのヘッダ部に着信先アドレスＤＡおよび送信元アドレスＳＡを有している。このＬ３−ＰＤＵを転送する場合には、着信先アドレスＤＡに基づいて交換先が決定される。そして、そのヘッダ部に続いて、可変長のデータが格納される。
このＬ３−ＰＤＵを、図８に示したＡＴＭ スイッチング・ネットワーク（ＡＳＳＷ）を利用したＳＭＤＳて転送する場合には、５３バイトを基本としたセル形式に変換する。このとき、Ｌ３−ＰＤＵは、Ｌ２−ＰＤＵに変換される。Ｌ３−ＰＤＵからＬ２−ＰＤＵを生成する場合、Ｌ２−ＰＤＵは、前述したように、ＢＯＭ セル、ＣＯＭ セル、およびＥＯＭ セルに分解される。（ただし、Ｌ３−ＰＤＵを１つのＬ２−ＰＤＵに変換する場合には、ＳＳＭ セル）
図７８３に示すＬ２−ＰＤＵは、ＢＯＭ セルの例である。ＢＯＭ セルの先頭５バイトはヘッダ部であり、ルーティング情報等が格納されている。詳しくは前述した通りである。ヘッダ部に続く２バイトには、セグメントタイプＳＴ、シーケンス番号ＳＮおよびメッセージ識別子ＭＩＤ （あるいは、多重化識別子）が格納されている。
セグメントタイプＳＴは２ビットのフィールドであり、この２ビットでＢＯＭ， ＣＯＭ， ＥＯＭ， ＳＳＭを表示する。シーケンス番号ＳＮは、転送するセルに順番に付与する番号であり、セルの損失や誤挿入などの検出に使用される。メッセージ識別子ＭＩＤは１０ビットのフィールドであり、各ＳＮＩ ごとにＬ３−ＰＤＵを識別する情報である。このため、１つのＬ３−ＰＤＵから生成された複数のＬ２−ＰＤＵには、同一のメッセージ識別子ＭＩＤ が付与されている。このメッセージ識別子ＭＩＤ は、各ＳＮＩ において重複することはなく、本実施例のシステムでは、各ＳＮＩ 毎に同時に最大１６個までのメッセージ識別子ＭＩＤ を付けることができる。
上記各情報に続いて、４４バイトのユーザ情報部（ペイロード）が設けらる。このユーザ情報部には、ＢＯＭ または ＣＯＭの場合、Ｌ３−ＰＤＵの着信先アドレスＤＡおよび送信元アドレスＳＡが格納されることになる。さらに、ユーザ情報部に続いて、情報長表示（ＬＩ：Ｌｅｎｇｔｈ Ｉｎｄｉｃａｔｉｏｎ）および循環符号検査ＣＲＣ 格納される。情報長表示ＬＩは、セルの有効情報を表示するビットであり、ＢＯＭ， ＣＯＭでは４４であり、ＥＯＭ， ＳＳＭではセル毎に異なる。
次に、ルーティング処理について説明する。ルーティング処理は、パート５で詳細に説明したＳＢＭＨ（ＳＢＭＥＳＨ）およびパート６で詳細に説明したＧＷＭＨ（ＧＷＭＥＳＨ）において実行される。
ＳＢＭＥＳＨ（または、ＧＷＭＥＳＨ）は、図７８４に示すような、入力セル（図８に示すようなＡＳＳＷを利用したシステムの場合、ＳＢＭＥＳＨにはＡＴＭ セル形式で入力するが、ＳＢＭＥＳＨ内ではＬ２−ＰＤＵで処理される。以下では、説明を簡単にするために、両者をセルと呼ぶことがある）のＭＩＤ 「入ＭＩＤ 」をキーとして、出力時にそのセルに付与するタグ情報および出ＭＩＤ を取り出すテーブルを作成する。このテーブルの作成方法、およびこのテーブルを利用したルーティング処理を図７８５に示すフローチャートを参照しながら説明する。
ＳＢＭＥＳＨ（または、ＧＷＭＥＳＨ）にセルが入力すると、ステップＳ１０で、そのセルのセグメントタイプＳＴを調べる。入力セルがＢＯＭ であった場合には、ステップＳ１１において、そのＢＯＭ のペイロード部に格納されているＬ３−ＰＤＵの着信先アドレスＤＡを抽出し、そのＤＡから着信先へのルートを決定する。実際は、当該ＳＢＭＥＳＨと着信先との間には予めＰＶＣ が設定されており、上記取り出したＤＡに対応づけて格納されているタグ情報を検索する。このタグ情報は、例えば図４２０に示すような、タグＡ，Ｂ，Ｃ を含む２バイトの情報である。
続いて、ステップＳ１２で、出ＭＩＤ の獲得を行う。この出ＭＩＤ は、転送先のメッセージハンドラにおいて重複することがないように決定される。詳しくは、パート５の３章４節内の（２９）を参照のこと。そして、ステップＳ３１で、獲得したタグ情報および出ＭＩＤ を、上記ＢＯＭ に付与して出力する。また、ステップＳ１４において、上記ＢＯＭ が入力時に有していたＭＩＤ 「入ＭＩＤ 」をキーとして、上記取り出したタグ情報および出ＭＩＤ を格納したテーブルを作成する。
ステップＳ１０において、入力セルがＳＳＭ であった場合には、ステップＳ２１〜Ｓ２３の処理を行う。ステップＳ２１〜Ｓ２３は、ステップＳ１１〜Ｓ１３の処理と同じである。この後、ステップＳ２４で、出ＭＩＤ を開放する。
ステップＳ１０において、入力セルがＣＯＭ であった場合には、ステップＳ３１で該ＣＯＭ の入力時のＭＩＤ をキーとして上記テーブルを検索する。そして、ステップＳ３２で、該テーブルから取り出したタグ情報および出ＭＩＤ そのＣＯＭ 付与して出力する。
ステップＳ１０において、入力セルがＥＯＭ であった場合には、ＣＯＭ の場合と同様に、ステップＳ４１，Ｓ４２で入ＭＩＤ をキーとして上記テーブルから取り出したタグ情報および出ＭＩＤ そのＥＯＭ 付与して出力する。その後、ステップＳ４３において、出ＭＩＤ を開放する。
このように、ＢＯＭ， ＳＳＭの場合は、そのペイロード部に格納されているＬ３−ＰＤＵのＤＡを用いてルーティングを行い、ＣＯＭ， ＥＯＭの場合は、１つのＬ３−ＰＤＵを分解した複数のセルに対して同じ値が設定されているメッセージ識別子ＭＩＤ を用いてルーティング情報を取り出す。このように、どのセグメントタイプのセルにおいても、セル単位でルーティング処理を行う。このように、Ｌ３−ＰＤＵを組み立てることなくＬ２−ＰＤＵ単位でルーティング処理を行う。
次に、エラーログの収集に関して説明する。
本実施例のシステムにおいては、ではＬ２−ＰＤＵ単位（セル単位）でエラーログを収集する。このエラーログは、ＳＢＭＥＳＨ（または、ＧＷＭＥＳＨ）によって行われる。
ＳＢＭＥＳＨ（または、ＧＷＭＥＳＨ）は、ＭＩＤ およびＳＮＩ 番号をキー（アドレス）としたテーブル（ＲＡＭ ）を有する。このテーブルの作成方法は、上記ルーティング処理に用いたテーブルと基本的に同じである。ただし、このエラーログ収集用にテーブルは、入ＭＩＤ およびＳＮＩ 番号をキーとし、Ｌ３−ＰＤＵの着信先アドレスＤＡおよび送信元アドレスＳＡを格納している。
前述したように、入ＭＩＤ は、１つのＳＮＩ に対して重複することがないように割り当てられている。このため、１つのＳＮＩ に２以上のユーザが存在し、それらが同時にデータの送受をしても、それらを識別することができる。ところが、この実施例のＳＢＭＥＳＨは、複数のＳＮＩ （最大３２個）を収容することができるので、すべてのＬ３−ＰＤＵを識別するためには、ＳＮＩ 番号を識別する必要がある。本システムでは、図２１７に示すように、ＳＮＩ 番号の識別をＶＣＩ で行う。
エラーログ対象チェックＮＧ検出時には、そのＬ２−ＰＤＵのセグメントタイプに係わらず、該Ｌ２−ＰＤＵの入ＭＩＤ およびＳＮＩ 番号をキーとし上記テーブルを検索する。これにより、それらＬ２−ＰＤＵに対応するＬ３−ＰＤＵのＤＡおよびＳＡが得られるので、ＳＮＩ 番号、エラー種別と共に、該エラーが発生したＤＡおよびＳＡをソフトウェアへのインタフェース・レジスタへ格納する。
ソフトウェアのエラーログ収集トリガは、例えば以下である。
（ａ） 上記インタフェース・レジスタへの各パラメータ設定後、ソフトウェアに割り込みを行う。ソフトウェアは割り込みによりログ収集を開始する。
（ｂ） 上記インタフェース・レジスタへの各パラメータ設定後、ソフトウェアへのフラグをＯＮする。ソフトウェアは本フラグを常時監視（ｌｏｏｋ ｉｎ ）しており、フラグＯＮでログ収集を開始する。
（ｃ） エラー種別‘０’には特にエラー種別を割り当てない。そして、ソフトウェアは上記インタフェース・レジスタのエラー種別フィールドを常時監視し、該フィールドが‘０’でないことによりログ収集を開始する（この場合は該レジスタへのパラメータ設定にあたってはエラー種別を一番後に行うことになる）。
上記（ａ） 〜（ｃ） のいずれの方法でログ収集を行った場合でも、ソフトウェアはログ収集完了後は上記インタフェース・レジスタをクリアする（また、例えば上記（ｂ） を採用した場合はフラグのオフも行う）。以上により、一連のログ収集作業が完了する。
尚、以上ではインタフェース・レジスタにはあるタイミングにおいては、一種類のエラーログ用パラメータの設定しか出来ないイメージで示したが、実際は、ソフトウェアの処理能力とエラー発生確率より計算した深さのＦＩＦＯで本レジスタを設ければ、同時に複数種類のエラーログ用パラメータを設定してエラーログの収集を行う。
以上に示した方式では、ＤＡ， ＳＡを格納しておくテーブルの容量が相当なものになる。すなわち、ＭＩＤ は１０ビットの情報であり、ＳＮＩ 番号についても１０ビットが確保されている。このため、単純にＭＩＤ とＳＮＩ 番号とを組み合わせると、合計２０ビットが必要になる。そして、この２０ビットをアドレスとすると、アドレスは２^２０＝１メガとなる。一方、ＤＡ， ＳＡは共に６４ビットである。従って、上記テーブルの「キー」として、ＭＩＤ とＳＮＩ 番号とを単純に組み合わせものを使用した場合、該テーブルを構成するＲＡＭ の容量は非常に大きなものになる。
このため、本実施例では、任意のＳＮＩ 上で同時に送受されるＬ３−ＰＤＵ数（ＳＮＩ 毎のＭＩＤ 数）が最大１６との規定を利用する。すなわち、ＭＩＤ を表すフィールドとしては１０ビットが割り当てられているが、上記規定に従えば、任意のＳＮＩ 上で同時に送受される各Ｌ３−ＰＤＵの識別を４ビットで行うことができる。
よって、ＭＩＤ とＳＮＩ 番号とを単純に組み合わせ場合の２^２０＝１Ｍ だったアドレスが、本方式では２^１４＝１６ｋで済む。上記変換では、ＭＩＤ とＳＮＩ 番号のパターンマッチャ（変換テーブル）を用い、１０ビットで表されたＭＩＤ がそのＳＮＩ 上で何番目のＭＩＤ であるか（上述したように、各ＳＮＩ 上では同時に１６までのＭＩＤ しか許容されないので、１番目〜１６番目までのいずれかの値となる）を導きだす。上記変換以降の処理は、前述したエラーログ収集を同様の処理を行う。
上述した方法においては、ＤＡ， ＳＡを格納するテーブル（ＲＡＭ ）が設けられ、エラーログ対象チェックＮＧ検出時は該テーブルからＤＡ， ＳＡを読み出し、ＳＮＩ 番号およびエラー種別と共に、ソフトウェアへのインタフェース・レジスタへ格納している。
これに対し、ＤＡ， ＳＡ格納用テーブルＳＮＩ 番号、エラー種別も格納出来るようにして、本テーブル自体をソフトウェアへのインタフェースにすることもできる。すなわち、ＢＯＭ 到着毎に該ＢＯＭ のＭＩＤ およびＳＮＩ 番号（または、それらを上述のようにして変換した値）をアドレスとして、該ＢＯＭ のＤＡ， ＳＡをテーブルに格納する。そして、エラーログ対象チェックＮＧ検出時には、いずれのセグメントタイプのＬ２−ＰＤＵに対しても、そのＬ２−ＰＤＵのＭＩＤ およびＳＮＩ 番号をキー（アドレス）として上記テーブルにＳＮＩ 番号およびエラー種別を書き込む。
ソフトウェアのログ収集トリガとしては、上記（ａ） 〜（ｃ） のいずれでも可能であるが、（ｃ） が最適である。
このように、この実施例のエラーログ収集方式では、Ｌ２−ＰＤＵ毎に発生するエラー情報を、Ｌ３−ＰＤＵに組み立てることなく、Ｌ３−ＰＤＵ単位で収集する。また、ＭＩＤ とＳＮＩ 番号の組合せに対して所定の変換を行うことによって、エラーログ収集に必要なテーブルの容量を大幅に小さくしている。
次に、加入者端末から実行する局間ループバック試験について説明する。
この試験は、加入者自身が、ネットワーク内の所定交換局間の伝送路の品質・正常性を確認するものである。図７８６を参照しながら、この試験方式の概要を説明する。なお、ここでは、図７８６において、加入者端末２から、加入者端末２が収容されているＳＷ局３とＳＷ局６との間の伝送路の試験を行う。
まず、加入者端末２からＳＷ局３に対して試験開始要求パケットを発行する。この試験開始要求パケットは、通常のデータ伝送用のパケットとの識別をするために、ヘッダ部に試験開始要求を示す特定のＩＤが設定されている。具体的には、試験要求用の特定のＤＡが設定されている。
ＳＷ局３は、上記試験開始要求パケットを受信すると、試験パケットを生成し、ＳＷ局６に対して出力する。このとき、試験パケットの着信先アドレスＤＡはＳＷ局６を示し、送信元アドレスＳＡはＳＷ局３を示す。試験パケットは、ＳＷ局４およびＳＷ局５で中継されてＳＷ局６に到着する。ＳＷ局６では、試験パケットのＤＡとＳＡを入れ換えてＳＷ局３へ返送する。
ＳＷ局３では、試験パケットを受信すると、試験結果を収集する。すなわち、ＳＷ局３（発局）では、試験パケット生成時にそのペイロード部に時刻を書き込み、ＳＷ局６（終着局）では試験パケットの受信時にそのペイロード部に時刻を書き込むので、ＳＷ局３が返送されてきた試験パケットを受信すると、ＳＷ局３とＳＷ局６との間の伝送路でデータが伝送されたことを確認できると同時に、その間の伝送時間（伝送遅延）も知ることができる。ＳＷ局３は、この試験結果を加入者端末２へ通知する。このようにして、加入者自身が所定の伝送路の試験を行い、かつその結果を知ることができる。
上記試験方法を図７８７を参照しながら詳細に説明する。図７８７に示すＣＰＥ （加入者宅内装置）１０は、図７８６の加入者端末２の相当する。また、ＣＬＳ−ＳＵＢ （加入者線制御コネクションレスサーバ）２０およびＣＬＳ−ＴＲＫ （トランク制御コネクションレスサーバ）３０は、例えば図７８６のＳＷ局３に設けられるサーバである。ＣＰＲ （コールプロセッサ）４０は、該サーバがアクセスするプロセッサである。
まず、試験の起動時は、ＣＰＥ １０内のループバック試験制御部１１において試験開始要求メッセージパケットを生成し、の要求パケットを通常のユーザパケットと同様にネットワークに転送する。ここで、この試験開始要求メッセージパケット上のレベル３ヘッダ部分に設定される電番（ＤＡ）は、予めネットワークとの間で規定された特殊電番（特定ＤＡ）である。
試験開始要求メッセージパケットは、ＣＬＳ−ＳＵＢ ２０内のＬ３ヘッダ分析部２１で終端される。Ｌ３ヘッダ分析部２１は、受信したパケットのヘッダ部を解析し、そのパケットが有するＤＡが上記特定ＤＡかどうか判断する。特定ＤＡでなければ、通常のユーザパケットとして通常のルーティング処理を行う。特定ＤＡであれば、受信セルが試験開始要求メッセージパケットであると認識し、ＣＬＳ−ＳＵＢ ２０内の特定パケット制御部２２へと送られる。
この試験開始要求メッセージパケットのペイロード部分には、この試験を起動した加入者のＩＤ、ループバック終着局の局番、タイムスタンプ等が格納されており、ＣＬＳ−ＳＵＢ ２０はこれらの情報をＣＰＲ ４０に渡す。ＣＰＲ ４０は、これらの情報をもとに既存の局間ループバック試験を起動するのと同等な手順でＣＬＳ−ＴＲＫ ３０に試験開始要求を転送し、加入者からの局間ループバック試験を起動する。
ＣＬＳ−ＴＲＫ ３０では、上記試験開始要求を受信すると、パケット生成部３１が試験パケットを生成して出力する。この試験パケットは、試験開始要求メッセージパケットに格納されていたループバック終着局の局番をＤＡとし、ＣＬＳ−ＴＲＫ ３０またはＣＰＥ １０のＩＤを指示する値をＳＡとする。
ループバック終着局は、ＣＬＳ−ＴＲＫ ３０と同様のサーバを有している。終着局のＣＬＳ−ＴＲＫ ３０が試験パケットを受信した時、該試験パケットのＤＡが自分であることを認識すると、ＤＡ／ＳＡ 反転部３２でＤＡとＳＡとを入れ換える。また、終着局のＣＬＳ−ＴＲＫ ３０が試験パケットを受信した時刻をその試験パケットに書き込む。さらに、その終着局でループバック処理を行ったことを表示（「復路」表示）する。このような処理をした後に、該試験パケットを、上記ＤＡとＳＡとの入換えによって設定されたＳＡに対した出力する。
試験用パケットが終着局においてループバックされた戻ってきたときの加入者への通知は以下の通りである。すなわち、図７８７に示すＣＬＳ−ＴＲＫ ３０が、試験パケットを受信すると、ループバックされた戻ってきたことを「復路」表示から認識し、その試験パケットの内容をＣＰＲ ４０に転送することによって、試験結果（遅延時間など）をＣＰＲ ４０に通知する。ＣＰＲ ４０は、パケット内容を分析して該当する加入者を収容するＣＬＳ−ＳＵＢ を選定して試験結果通知パケット発行要求を行う。ＣＬＳ−ＳＵＢ ２０は、該要求を受けると、試験結果通知用パケットを生成してＣＰＥ １０に送出する。この試験結果通知用パケットに設定するＳＡは、予めネットワークとの間で規定された特殊電番（特定ＳＡ）をであり、これをＣＰＥ １０のループバック試験制御部１１が認識して試験情報を抽出する。また、この試験結果通知用パケット内には、上記試験結果として遅延時間を格納している。
上記手順中、試験用パケットの判別を特定ＤＡにて行うこととしているが、レベル３ヘッダの別のフィールド部分にそのためのデータ部分を設け、その内容により判別を行うようにしてもよい。また、上記手順中、ＣＰＥ １０が試験開始要求を発行してから一定時間内にＣＬＳ−ＴＲＫ ３０に試験パケットが戻らなかった場合に、パケット伝送が正常でないことを示すパケットを生成してその旨をＣＰＥ １０に知らせるようにしてもよい。
さらに、上記試験方式をＳＭＤＳを利用したコネクションレス通信に適用することもできる。この場合、ＣＬＳ−ＳＵＢ ２０およびＣＬＳ−ＴＲＫ ３０をＳＭＤＳ処理用サーバで実現し、特定ＤＡの代わりに特定の識別子をＬ２−ＰＤＵのヘッダ部の設定する。
次に、ＳＭＤＳを利用したコネクションレス通信システムにおいて設定されるＰＶＣの試験方法について説明する。
まず、従来技術として参照した図８９９を用いて、任意のＰＶＣ の障害による波及範囲について示す。ここでは、ＰＶＣ を以下の３種類に分類して考察する。
▲１▼ 発ＳＭＤＳ加入者（ａ）（ｂ）−ＳＭＤＳサポートモジュールＳ 部（ＰＶＣ １，２）
▲２▼ ＳＭＤＳサポートモジュールＳ 部−ＳＭＤＳサポートモジュールＲ 部（ＰＶＣ ３）
▲３▼ ＳＭＤＳサポートモジュールＲ 部−着ＳＭＤＳ加入者（ｘ）（ｙ）（ＰＶＣ ４，５）
▲１▼のＰＶＣ に障害が生じた場合、該発ＳＭＤＳ加入者（ａ）（ｂ）は、どの着ＳＭＤＳ加入者との通信も出来なくなる。発ＳＭＤＳ加入者（ａ） と（ｂ） との間の通信もできない。
▲２▼のＰＶＣ に障害が生じた場合は、該ＰＶＣ の発端であるＳＭＤＳサポートモジュールＳ 部に収容されている全ての発ＳＭＤＳ加入者と、該ＰＶＣ の着端であるＳＭＤＳサポートモジュールＲ 部に収容されている全ての着ＳＭＤＳ加入者との通信が不可となる。すなわち、発ＳＭＤＳ加入者（ａ）（ｂ）と着ＳＭＤＳ加入者（ｘ）（ｙ）との間の通信ができない。
▲３▼のＰＶＣ が障害の場合は、該着ＳＭＤＳ加入者に対するどの発ＳＭＤＳ加入者との通信が不可となる。たとえば、ＰＶＣ ４に障害が発生すれば、着ＳＭＤＳ加入者（ｘ） に関する通信が出来なくなる。
ＰＶＣ の検証には、以下の２つが考えられる。
（１） 加入者コンプレイン（要求、苦情）を契機として行う。
（２） 障害の混在化防止のために定期的に行う。
（２） の場合は、上記▲１▼〜▲３▼の検証を自動的に行えばよい。
（１） の場合は、コンプレインを分析することによりある程度障害箇所の絞り込みが可能であり、それを行った後に対応ＰＶＣ の検証を行う。このアルゴリズムを図７８８に示す。
加入者からの苦情（コンプレイン）が発生すると、ステップＳ１において、苦情が単一発ＳＭＤＳ加入者からのものか調べる。複数発ＳＭＤＳ加入者からの苦情であった場合には、ステップＳ２で、苦情の内容が「単一着ＳＭＤＳ加入者への通信不通」であるか調べる。ステップＳ２がＹＥＳ の場合は、上記▲３▼のＰＶＣ の障害であるとする。ステップＳ２がＮＯの場合は、上記▲２▼のＰＶＣ の障害であるとする。
ステップＳ１において、苦情が単一発ＳＭＤＳ加入者からのものであった場合には、ステップＳ３でその苦情が「どの着ＳＭＤＳ加入者とも通信不可」であるのか調べる。ステップＳ３がＹＥＳ の場合は、上記▲１▼の障害であるとする。一方、ステップＳ３がＮＯの場合は、ステップＳ４で苦情の内容が「単一着ＳＭＤＳ加入者への通信不通」であるか調べる。ステップＳ２がＹＥＳ の場合は、上記▲３▼のＰＶＣ の障害であるとする。ステップＳ２がＮＯの場合は、上記▲２▼のＰＶＣ の障害であるとする。
このように、加入者からの苦情があった場合には、その苦情をを分析し、障害箇所を限定してから、以下に説明するＰＶＣ 試験を行うようにすると、復旧時間を短縮できる。
上記アルゴリズム、すなわち障害の分析を人手で行ってもよいが、苦情をシステムに入力し、自動的に分析させても良い。この場合は、分析結果を元に、自動的に検証処理を行うことも可能となる。
ＰＶＣ の検証方法としては、試験すべきＰＶＣ に試験用メッセージを送出し、受信メッセージと送信メッセージが同一であることを確認する方法が考えられる。例えば、図８９９の発ＳＭＤＳ加入者（ａ） とＳＭＤＳサポートモジュール Ｓ部間のＰＶＣ の検証のためには、発ＳＭＤＳ加入者（ａ） に試験メッセージジェネレータを、ＳＭＤＳサポートモジュール Ｓ部に試験メッセージチェッカをそれぞれ設け、試験メッセージを送受して検証する方法が考えられる。また、ＳＭＤＳサポートモジュール Ｒ部と着ＳＮＤＳ加入者（ｘ） 間のＰＶＣ の検証のためには、着ＳＮＤＳ加入者（ｘ） に試験メッセージチェッカを、ＳＭＤＳサポートモジュール Ｒ部に試験メッセージジェネレータをそれぞれ設け、試験メッセージを送受して検証する方法が考えられる。
しかし、このような方式はＳＭＤＳ加入者毎に試験メッセージジェネレータや試験メッセージチェッカを具備する必要があるので、本実施例の方式では、以下の構成とする。
図７８９にＳＭＤＳを利用したシステム構成を示す。この構成は、従来技術として参照した図８９９と同じである。図８９９では、ＳＭＤＳ加入者と発側と着側とに分けていたが、実際は発信専用の加入者又は着信専用の加入者は存在せず、（ａ） ， （ｂ） はＳＭＤＳサポートモジュールに対応する着ＳＮＤＳ加入者、（ｘ）， （ｙ）は同じく発ＳＭＤＳ加入者でもある。したがって、図８９９で示した構成は、図７８９に示したイメージとなる。
前記▲１▼と▲３▼のＰＶＣ 、すなわち、ＳＭＤＳ加入者とＳＭＤＳサポートモジュール間のＰＶＣの障害の検証のためには、ＳＭＤＳサポートモジュール側に試験メッセージ生成部（試験メッセージジェネレータ）および試験メッセージチェック部（試験メッセージチェッカ）を設ける。これにより、試験メッセージ生成部および試験メッセージチェック部を集中配置することが可能となり、低コスト化が実現される。
ＳＭＤＳ加入者側には試験メッセージの折り返し機能を設ける。この機能は、以下の２つによって実現される。
・試験メッセージであることをＶＰＩ／ＶＣＩ で判定し、試験メッセージだけを折り返す。
・すべての入力メッセージを折り返す。
図７８９に示すＳＭＤＳ加入者が、純粋にＳＭＤＳ専用の場合は後者の方法で折り返しを行えばよいが、該ＳＭＤＳ加入者がＳＭＤＳの他に通常のＡＴＭ セルデータも扱うような場合は、前者の方法が望ましい。ＳＭＤＳメッセージとＡＴＭ セルデータとではＶＰＩ／ＶＣＩ が異なるので、ＳＭＤＳメッセージのみを選択的に折り返すことが可能である。また、本検証中もＡＴＭ セルデータに対するサービスの続行が可能であり、トータル面で見たサービスの向上となる。
また、ＳＭＤＳ加入者側での折り返しの方法としても、以下の２方式がある。
・ＳＭＤＳ加入者側にて入手等により設定する。
・ＳＭＤＳ加入者に対し、システム側（ＳＷ 側） からの折り返し指示を可能とする。
図７９０に上記▲１▼（ただし、ＳＭＤＳ加入者（ａ） が発端） のＰＶＣ の試験イメージを示す。また、図７９１に前記▲３▼（ただし、ＳＭＤＳ加入者（ｘ） が着端） のＰＶＣ の試験イメージを示す。（図示の太線に沿って試験メッセージが流れる。）
いずれも同一の方式で試験可能である。すなわち、ＳＭＤＳサポートモジュールＲ部に試験メッセージ生成部を設け、そこで生成した試験メッセージを図示の太線のルートに沿ってＳＭＤＳ加入者に送る。そして、ＳＭＤＳ加入者において折り返されて図示の太線のルートに沿ってＳＭＤＳサポートモジュールＳ 部に戻ってきたものを、該Ｓ 部に設けられた試験メッセージチェック部でチェックする。
ＳＭＤＳサポートモジュールＲ 部において、試験メッセージを通常のＳＭＤＳメッセージに多重かする位置であるが、図７９２に示す２通り考えられる。１つは、同図（ａ） に示すように、試験メッセージをＳＷからの通常のＳＭＤＳメッセージと多重化してから各種チェック等を行う方式であり、他方は、同図（ｂ） に示すように、各種チェック等の「途中」で多重する方式である。純粋にＰＶＣ 試験に特化するのであれば、両方式には差異はない。ただし、同図（ａ） の方式とした場合は、ＳＭＤＳサポートモジュールＲ部の内部の試験も行えるという利点がある。
図中の多重化の方法であるが、以下の３つの方式がある。
・通常のＳＭＤＳメッセージと試験メッセージを単に選択する方式
・多重化ブロックにおいて通常のＳＭＤＳメッセージの空きタイミングを検出し、そのタイミングを試験メッセージ生成部に通知して、試験メッセージの送出を指示する方式
・試験メッセージ生成部は単に試験メッセージを送出し、多重化ブロックにおいてこれをバッファリングしておいて、通常のＳＭＤＳメッセージの空きタイミングを検出して多重化する方式
第１の方式は、試験時は試験メッセージのみを送出し、通常のＳＭＤＳメッセージは流すことができないので、試験対象以外の加入者への影響が出る。第２、第３の方式では、試験対象以外の加入者からの通常のＳＭＤＳメッセージも流しつつ、その空き時間に試験メッセージを流すことができる。
一方、ＳＭＤＳサポートモジュールＳ 部での、試験メッセージの通常のＳＭＤＳメッセージからの分離箇所であるが、これにも複数種類が存在する。図７９３（ａ） に示す方式では、試験メッセージを受信した直後に試験メッセージチェック部を設け、図７９３（ｂ） に示した方式では、各種チェック等を受けた後に通常のＳＭＤＳメッセージと試験メッセージを分離して試験メッセージをチェックする。（この他にもＤＡ解析、各種チェック等の「途中」で分離する方式も考えられる。）
この場合も、純粋にＰＶＣ 試験に特化するのであれば、両方式には差異はない。ただし、図７９３（ｂ） の方式とした場合は、ＳＭＤＳサポートモジュールＳ部の内部の試験も行えるという利点がある。なお、試験メッセージチェッカには、試験対象ＰＶＣ／ＶＣＩ を有するメッセージのみを取り込む機能を有している。
以上示した様に、▲１▼、▲３▼のＰＶＣ 試験においては、ＳＭＤＳサポートモジュールＲ 部に試験メッセージ生成部を、ＳＭＤＳサポートモジュールＳ 部に試験メッセージチェッカをそれぞれ設けていた。
上記▲２▼のＰＶＣ の試験、すなわちＳＭＤＳサポートモジュール間のＰＶＣ の試験のためには、逆にＳＭＤＳサポートモジュールＳ 部に試験メッセージジェネレータを、ＳＭＤＳサポートモジュールＲ 部に試験メッセージチェッカをそれぞれ設ける。該試験のイメージを図７９４に示す。同図に示す図の太線に沿って試験メッセージの送受を行い、確認する。
ＳＭＤＳサポートモジュールＳ 部における試験メッセージの多重化の箇所、ＳＭＤＳサポートモジュールＲ 部における試験メッセージの分離箇所についても、図７９３または図７９４に示した各種構成とすることができる。図示はしないが、どの方式であれ、純粋にＰＶＣ 試験に特化するのであれば差異はない。ただし、各種チェック等の前で多重化し、あるいは各種チェック等の後ろで分離する様にすれば、ＳＭＤＳサポートモジュール内部の試験も行えるという利点がある。
例えば、図７９５に示すように、ＳＭＤＳサポートモジュールＲ 部において、上記▲１▼、▲３▼のＰＶＣ の試験のための試験メッセージを各種チェック等の前で多重化し、上記▲２▼のＰＶＣ の試験のための試験メッセージを各種チェック等の後で分離する構成をとったとする。この場合、ＰＶＣ 試験のために設けた試験メッセージ生成部やチェッカにより、自モジュールのみで自モジュール内の各種チェック等の機能の試験が可能となる。なお、このことは、ＳＭＤＳサポートモジュールＳ 部においても全く同様である。
次の、より具体的な試験方法について示す。
上記▲１▼〜▲３▼ＰＶＣ のいずれの試験を行う場合でも、試験メッセージ生成部に試験メッセージが用意され、試験開始が指示される。そして、試験メッセージに被試験ＰＶＣ 対応のＶＰＩ，ＶＣＩ が付加され送出される。（ あるいは試験メッセージを用意する時点で、試験メッセージの一部として被試験ＰＶＣ 対応のＶＰＩ，ＶＣＩ を書き込んでおく方式もある。この場合は試験開始により、そのまま試験メッセージが送出される。）
試験メッセージは被試験ＰＶＣ に沿って流れてゆき、試験メッセージチェッカに入力する。（ 既述の様に試験メッセージチェッカには被試験ＰＶＣ 対応のＶＰＩ，ＶＣＩが指示されており、該ＶＰＩ，ＶＣＩ を有するメッセージのみが入力・蓄積される様に制御されている。） 試験開始指示によりある一定時間後（ 試験メッセージ生成部から試験メッセージチェッカに試験メッセージが到着するのに論理的に必要な時間以上） に試験メッセージチェッカ内に蓄積されている試験メッセージが読み出され、その内容チェックを受ける。（ 試験メッセージチェッカ内の蓄積部は試験開始に先立ってクリアされている。）
試験メッセージの個数は１個のみとする方式もあるが、一般的には複数個とする。（ただし、物理的制約より有限個となる。）この場合、このＰＶＣ 試験では、試験メッセージの個数のチェックおよびその内容チェックを行う。
上記▲１▼、▲３▼のＰＶＣ の試験の場合は、被試験ＰＶＣ 対応のＳＭＤＳ加入者は折返しモードとなっている。ここで、任意のＳＭＤＳ加入者からこのモードの被試験ＰＶＣ 対応のＳＭＤＳ加入者へ着信があったと仮定する。
前述した「試験メッセージと通常メッセージとを単に選択する方式」の場合は、通常のＳＭＤＳメッセージは全て廃棄されるので、上記ＳＭＤＳメッセージは被試験ＰＶＣ 対応のＳＭＤＳ加入者へは流れて行かず、試験に支障は生じない。ところが、「通常メッセージの空きタイミングに試験メッセージを挿入する方式」の場合は、上記ＳＭＤＳメッセージが被試験ＰＶＣ 対応のＳＭＤＳ加入者へ送出される。この時のＶＰＩ／ＶＣＩ は被試験ＰＶＣ 対応のそれと同一であり、試験メッセージとの区別が付かない状態である。
これに対しては、以下の２つの対応策が考えられる。
第１の方式は、多重化部にて被試験ＰＶＣ 対応のＶＰＩ／ＶＣＩ を認識し、通常のＳＭＤＳメッセージのＶＰＩ／ＶＣＩ をチェックし、被試験ＰＶＣ 対応のそれと同一のものが入力してきたら該メッセージを廃棄する。
第２の方式では、特にハード的な対処は行わず、試験メッセージに識別情報等を予め付与しておき、試験メッセージチェッカが読み出した時点で判断するというものである。この第２の方式について更に詳細に示す。
試験メッセージを１個のみとした試験方式の場合は、まず、試験メッセージチェッカに１個のメッセージの蓄積があるか否かの判定を行う。
０個の場合は試験ＮＧと認定する。
１個の場合は、それを読み出し、試験メッセージか否かの判定を行う。そして、試験メッセージの場合は内容チェックを行い、ＯＫ／ＮＧ の判定を行う。一方、試験メッセージで無かった場合は試験リトライを行う。ここで、無限リトライを防止するため、一定回数のリトライ後には試験不能と判定するアルゴリズムを持たせる。
試験メッセージをｎ個とした試験方式の場合は、まず、試験メッセージチェッカにｎ個のメッセージの蓄積があるか否かの判定を行う。
これがｎ個未満の場合は試験ＮＧと認定する。
ｎ個の場合は、まず１個目のメッセージを読み出し、試験メッセージか否かの判定を行う。試験メッセージの場合は、内容チェックを行い、ＯＫ／ＮＧ の判定を行う。この判定で、ＮＧの場合はその時点で（全体としての）試験結果をＮＧと認定する。ＯＫの場合は２個目のメッセージの処理に移行する。一方、１個目のメッセージが試験メッセージで無かった場合は２個目のメッセージの処理に移行する。
以降、同様に繰り返しｎ個の判定を行う。そして、試験メッセージをｍ個（ｍ≦ｎ）受信しており、その内容も全てＯＫであれば、（全体としての）試験ＯＫと認定する。なお、上記ｎ個のうちの試験メッセージの数が所定値ｍよりも小さい場合にはリトライを行うが、（ｍは任意に設定可とする）無限リトライを防止するため、一定回数のリトライ後には試験不能と判定するというアルゴリズムを持たせる。
なお、この方式は、上記▲２▼のＰＶＣ の試験の場合にも適用できる。
次に、ＳＭＤＳのデータの正常性を確認するレイヤ３のＢＥｔａｇ， ＢＡｓｉｚｅ チェック、およびレイヤ２のｌｅｎｇｔｈチェックについて説明する。これらのチェックは、本実施例では、ＳＢＭＥＳＨ（またはＧＷＭＥＳＨ）において行う。具体的には、例えばＳＢＭＥＳＨのＨＭＨ０４Ａにおいて行う。
図７９６に、Ｌ３−ＰＤＵのフォーマットを示す。同図に示すように、Ｌ３−ＰＤＵの先頭Ｒｓｖｄフィールドは１オクテットであり、フォーマットの規定を行うために設けられている領域である（現在は未使用）。ＢＥｔａｇ フィールドは、１オクテットであり、Ｌ３−ＰＤＵのトレイラに書き込まれるＢＥｔａｇ と合わせて１組とし、受信側でそれら２つの値の一致を確認することでデータの正常性を調べる情報である。ＢＡｓｉｚｅフィールドは１オクテットであり、このデータを受信する側にバッファサイズを通知するための情報である。ＤＡ， ＳＡフィールドは、それぞれ８オクテットが割り当てられており。ＳＡフィールド以降のＩｎｆｏフィールドまでのデータは、この実施例には特に関係がない。
Ｉｎｆｏフィールドは、実際の転送データが格納される領域であり、９１８８オクテットを最大長とする可変長である。トレイラ部のＲｓｖｄ，ＢＥｔａｇ ，Ｌｅｎｇｔｈフィールドが、それぞれＬ３−ＰＤＵの先頭に格納されているＲｓｖｄ，ＢＥｔａｇ ，ＢＡｓｉｚｅフィールドと同じ情報が格納されている。
Ｌ２−ＰＤＵとＬ３−ＰＤＵ相互関係について、図７９７を参照しながら説明する。同図示すように、Ｌ３−ＰＤＵのＢＡｓｉｚｅとは、Ｌ３−ＰＤＵの全長から、Ｌ３−ＰＤＵの先頭４オクテット（Ｒｓｖｄ，ＢＥｔａｇ ，ＢＡｓｉｚｅフィールド）およびトレイラ部４オクテット（Ｒｓｖｄ，ＢＥｔａｇ ，Ｌｅｎｇｔｈフィールド）を除いた値である。また、Ｌ２−ＰＤＵのペイロード長は、Ｌ２−ＰＤＵの全長（５３バイト）からヘッダ７オクテットおよびトレイラ２オクテットを除いた値である。ただし、ここでいうＬ２−ＰＤＵのペイロード長とは、有効ペイロード長を意味している。したがって、ＢＯＭ， ＣＯＭのペイロード長は４４オクテットであるが、ＥＯＭ， ＳＳＭのペイロード長は可変となる。
ここで、Ｌ３−ＰＤＵのＢＡｓｉｚｅが１００であったと仮定し、このＬ３−ＰＤＵをＬ２−ＰＤＵに変換した場合について以下に説明する。
Ｌ２−ＰＤＵ ＢＯＭには、Ｌ３−ＰＤＵのヘッダ部および情報部のデータの一部、合計４４オクテットが格納される。Ｌ２−ＰＤＵ ＣＯＭには、Ｌ３−ＰＤＵの情報部の４４オクテットが格納される。Ｌ２−ＰＤＵ ＥＯＭには、Ｌ３−ＰＤＵの情報部のデータおよびトレイラ部のデータ、合計２０オクテットが格納される。したがって、この例では、Ｌ２−ＰＤＵ ＥＯＭの有効ペイロード長は２０オクテットとなる。
次に、本実施例で行う３つのチェックの説明を行うが、これらのチェックには「エラーは、ＳＳＭ， ＥＯＭの時にしか立ててはいけない」「Ｌ２ペイロード長チェックの結果がＮＧの時にはＢＡｓｉｚｅ，ＢＥｔａｇはＮＧとはしない」という制約を設ける。
本実施例で行う３つのチェックは、以下である。
１．ＳＳＭ， ＥＯＭ時におけるＬ２−ＰＤＵペイロードレングスチェック
２．Ｌ３−ＰＤＵ ＥＢｔａｇチェック
３．Ｌ３−ＰＤＵ ＢＡｓｉｚｅ チェック
これらのチェックについて説明する前に、データフォーマットについて若干の説明をする。Ｌ３−ＰＤＵは、前述してように、図７９６に示すフォーマットをしている。ここで、Ｌ３−ＰＤＵの長さは必ず４の倍数のオクテット長となる。しかし、交換機内での処理ではＬ２−ＰＤＵのフォーマットが取られる。この時、Ｌ２−ＰＤＵのセグメントタイプには分割されたＬ３−ＰＤＵのどこの部分のデータがセグメンテーション・ユニットに入っているかが示される。また、以下では、ＳＮＩ ＋ＭＩＤ をＲＭＩＤと称することとする。
（１） ＳＳＭ，ＥＯＭ 時におけるＬ２−ＰＤＵペイロードレングスチェック（図７９８）
このチェックでは、Ｌ３−ＰＤＵのＢＡｓｉｚｅからＢＯＭ， ＣＯＭ， ＥＯＭ （またはＳＳＭ ）毎に所定の値を減算してゆき、ＥＯＭ （またはＳＳＭ ）の有効ペイロード長と比較し、その一致・不一致によってデータの正常性を確認する。
まず、Ｌ３−ＰＤＵフォーマットのＢＡｓｉｚｅを抽出する。このＢＡｓｉｚｅは、受信したＢＯＭに格納されている。そして、該ＢＯＭ のＲＭＩＤをキー（アドレス）としてＢＡｓｉｚｅをテーブルに格納する。その後、いったんＢＡｓｉｚｅを取り出し、ＢＡｓｉｚｅ値から９を減算して再度上記テーブルに書き込む。（ＢＯＭ を受信したときには、実際は３６オクテットを減算する。ところが、上述したように、Ｌ３−ＰＤＵの長さは４の倍数のオクテット長であるので、計算を簡単にするために、ＢＡｓｉｚｅ値を含め、すべての値を４で割った値を用いて記載する）
続いて上記ＢＯＭ と同じＲＭＩＤのＣＯＭ を受信すると、そのＲＭＩＤをキーとして上記テーブルをリードし、その読みだした値から１１を減算して再度テーブルに書き込む。ＣＯＭ が複数個ある場合は、この処理を繰り返す。
上記ＢＯＭ と同じＲＭＩＤのＥＯＭ を受信した場合は、そのＲＭＩＤをキーとして上記テーブルをリードする。その値が“０”であった場合、またはその値が該ＥＯＭ の有効ペイロード長を一致しなかった場合にはエラーであると判断する。一致した場合には、Ｌ２−ＰＤＵペイロード長が正常であると判断する。
ＳＳＭ を受信した場合には、該ＳＳＭ に格納されているＬ３−ＰＤＵのＢＡｓｉｚｅを抽出し、そのＢＡｓｉｚｅから８を減算した値と、自身の有効ペイロード長とを比較する。この比較が一致すればＬ２−ＰＤＵペイロード長が正常であると判断する。
処理上の注意点
カウント値とＬ２−ＰＤＵペイロード長とが一致しないことがある。例えばＬ２−ＰＤＵが１つ損失した場合である。これは、Ｌ２−ＰＤＵが損失した時には、ＢＡｓｉｚｅのカウントダウンが行われないためである。この時には、エラーフラグはＬ２ Ｌｅｎｇｔｈ のみＮＧとし、Ｌ３−ＰＤＵ ＢＥｔａｇチェック、Ｌ３−ＰＤＵ ＢＡｓｉｚｅ チェックはＮＧとはしない。このことは、何らかの理由でＬ２−ＰＤＵが増加してしまった場合も同様である。
カウンタによる減算処理であるが、減算回路を用いても良い。また、処理しやすくするためにデータ長が４の倍数という特徴を生かし、１１、９、８という数を減算しているが、４４、３６、３２という数を使用してもよい。
（２） Ｌ２−ＰＤＵ ＢＥｔａｇチェック（図７９９）
このチェックでは、Ｌ３−ＰＤＵフォーマットのヘッダ部とトレイラ部にあるＢＥｔａｇを比較し、その一致・不一致によりデータ伝送が正しく行われているかを監視する。
まず、ＢＯＭ を受信すると、そのペイロード部に格納されているＬ３−ＰＤＵのヘッダ部のＢＥｔａｇ を取り出す。そして、該ＢＯＭ のＲＭＩＤをキーとして上記ＢＥｔａｇ をＲＡＭ に格納する。ＣＯＭ を受信したときには何も処理をしない。ＥＯＭ を受信したときには該ＥＯＭ のＲＭＩＤをキーとして上記ＲＡＭ をリードし、その読み出したＢＥｔａｇ と該ＥＯＭのペイロード部に格納されているＬ３−ＰＤＵのトレイラ部のＢＥｔａｇ とを比較する。この比較が一致すればＳＭＤＳのデータ伝送が正常であると判断し、不一致であれば異常とする。
ＳＳＭ を受信した場合には、該ＳＳＭ ペイロード部に格納されているＬ３−ＰＤＵのヘッダ部のＢＥｔａｇ とＬ３−ＰＤＵのトレイラ部のＢＥｔａｇ とを比較する。
（３） ｌ３−ＰＤＵ ＢＡｓｉｚｅ チェック（図８００）
このチェックでは、Ｌ３−ＰＤＵフォーマットのヘッダ部のＢＡｓｉｚｅとトレイラ部のＬＥＮＧＴＨとを比較し、その一致・不一致によりデータ伝送が正しく行われているか監視する。
まず、ＢＯＭ を受信すると、そのペイロード部に格納されているＬ３−ＰＤＵのＢＡｓｉｚｅを取り出す。そして、該ＢＯＭ のＲＭＩＤをキーとして上記ＢＡｓｉｚｅをＲＡＭ に格納する。ＣＯＭ を受信したときには何も処理をしない。ＥＯＭ を受信したときには、該ＥＯＭ のＲＭＩＤをキーとして上記ＲＡＭ をリードし、その読み出したＢＡｓｉｚｅと該ＥＯＭ のペイロード部に格納されているＬ３−ＰＤＵののＬＥＮＧＴＨとを比較する。この比較が一致すればＳＭＤＳのデータ伝送が正常であると判断し、不一致であれば異常とする。
ＳＳＭ を受信した場合には、該ＳＳＭ ペイロード部に格納されているＬ３−ＰＤＵののＢＡｓｉｚｅとＬ３−ＰＤＵののＬＥＮＧＴＨとを比較する。
図８０１に、上記各チェックを実現するブロック図を示す。
ＳＭＤＳデータとしてＬ２−ＰＤＵを受信すると、セグメントタイプ検出部１が、ＢＯＭ， ＣＯＭ， ＥＯＭ， ＳＳＭのいずれであるのかを検出する。また、同時に、ＲＡＭ アドレス生成部２は該Ｌ２−ＰＤＵのＳＮＩ， ＭＩＤからＲＭＩＤを求め、その値をＲＡＭ １０へのアクセスアドレスとする。
ＢＥｔａｇ， ＢＡｓｉｚｅ（ＬＥＮＧＴＨ）， Ｌ２−Ｐａｙｌｏａｄ−ＬＥＮＧＴＨの検出は、それぞれＢＥｔａｇ 検出部３、ＢＡｓｉｚｅ検出部４、Ｌ２−ＬＥＮＧＴＨ 検出部５が検出し、その検出値は、ＲＡＭ １０上のＲＡＭ アドレス生成部２が生成したアドレスに書き込まれる。ダウンカウンタ６は、ＲＡＭ １０から読み出した値に対して所定の演算（減算）を行い、計算結果は再びＲＡＭ １０に書き込まれる。ＢＥｔａｇ 比較部７、ＢＡｓｉｚｅ比較部８、Ｌ２−ＬＥＮＧＴＨ 比較部９は、それぞれ上記説明した比較動作を行い、その結果を出力する。
次に、コネクションレスデータ処理用サーバ間を専用線で接続したシステムについて説明する。
図８０２は、この実施例のシステム構成図である。同図において、ＳＷ１−１〜１−４はスイッチ（交換機）であり、ＡＴＭ スイッチで実現することができる。ＣＰＲ ２−１〜２−４はコールプロセッサであり、ＣＬＳ ３−１〜３−４はコネクションレス処理用サーバである。ＣＰＲ ２−１〜２−４とＣＬＳ ３−１〜３−４とはそれぞれ情報を授受しながら各種処理を行う。専用線５は、たとえば高速バスである。
同図において、ＳＷ１−１に収容される加入者１からＳＷ１−４に収容される加入者４はコネクションレス通信を行う場合のデータの転送されるルートを示す。この場合、まず、加入者１から出力されたコネクションレスデータは、ＳＷ１−１を介してＣＬＳ ３−１に転送される。この間の転送は、たとえばＰＶＣ を介して行われる。ＣＬＳ ３−１では、ＣＰＲ ２−１との連携動作によりメッセージ解釈や呼種別判定等が行われる。そして、その呼通信形態がコネクションレス通信であり、その転送先がＣＬＳ ３−４に接続された加入者４であると認識すると、上記コネクションレスデータを専用線５を介してＣＬＳ ３−４に転送する。そして、ＣＬＳ ３−４からＳＷ１−４を介して加入者４へ該データが渡される。
このように、ＣＬＳ 間のコネクションレスデータの転送は、ＳＷで交換されることなく、専用線を介して転送される。
図８０３は、上記ＣＰＲ およびＣＬＳ のブロック図である。ＣＰＲ １０は、メッセージ解釈装置１１、呼種別判定装置１２、加入者データ装置１３を有する。ＣＬＳ２０は、宛先判定装置２１、自ＣＬＳ 管理装置２２、他ＣＬＳ データ管理装置２３を有する。また、図８０４（ａ） は、自ＣＬＳ 管理装置２２が管理するテーブルの例であり、図８０４（ｂ） は、他ＣＬＳ データ管理装置２３管理するテーブルの例である。
以下、ＣＰＲ １０およびＣＬＳ ２０のルーティング動作を図８０５のフローチャートを参照しながら説明する。ここでは、スイッチをＡＴＭ スイッチとし、コネクションレス通信方式をＳＭＤＳとする。
スイッチからメッセージを受信すると、ステップＳ１で、メッセージ解釈を行う。この処理は、ＣＰＲ １０のメッセージ解釈装置１１が行う。続いて、ステップＳ２において、受信したメッセージがコネクションレスサービスか否かを判定する。この判定は、呼種別判定装置１２が加入者データ装置１３を検索し、該装置１３内において上記発呼した加入者がコネクションレスサービス加入者として登録されているかを調べる。あるいは、上記メッセージのＶＰＩ／ＶＣＩ がＳＭＤＳセルであることを示す特定の値であることを調べる。
コネクションサービスの場合は、ステップＳ３においてその処理を行う。コネクションレスサービスであった場合には、ステップＳ４で、ＣＬＳ ２０の管理データを検索する。まず、自ＣＬＳ 管理装置２２が管理するテーブルを検索し、データの着信先が自ＣＬＳ に接続される端末か否かを判断（ステップＳ５）し、自ＣＬＳ であればステップＳ６でルーティング処理を行う。
一方、データの着信先が自ＣＬＳ に接続されない端末の場合は、他ＣＬＳ データ管理装置２３管理するテーブルを検索する。データの着信先がこのテーブル内にあれば、そのＣＬＳ 識別番号に基づいて、専用線５を介してコネクションレスデータを転送する。もし、データの着信先がこのテーブル内になければ、該データを廃棄する。
このルーティング方式をＳＭＤＳのセル単位で行う場合、図８０５に示した処理は、ＢＯＭ （または、ＳＳＭ ）に対してのみ行えばよい。そして、ＢＯＭ に対する処理によって得られたルーティンフ情報を、該ＢＯＭ のＭＩＤ （または、ＭＩＤ ＋ ＳＮＩ ）をキーとして格納しておき、ＣＯＭ， ＥＯＭを受信したときには、そのＭＩＤ （またはＭＩＤ＋ ＳＮＩ ）をキーとして上記ルーティング情報を取り出す。
なお、上記専用線上での伝送方式としては、固定時間スロット割当方式、可変時間スロットランダム割当方式、可変時間スロット制御割当方式で実現する。
図８０６は、発明に関連する他の特徴的構成であり、局内ＬＡＰＤ通信の終端ポイントを示している。図中、ＣＣ （交換機プロセッサ） １は、交換機を制御するメインＣＰＵ で、そのプログラムはＭＭ２に格納される。
入出力制御部４は、システムバス３に接続され、ＣＣ１によって制御される。入出力制御部４は、ＬＡＰ 制御装置（ＢＳＧＣ）５、ＡＴＭ スイッチ６と接続され、各装置とシステムバス３を介したＣＣ１の間の制御情報の通信をインタフェースする。
ＣＣ１は、入出力制御部４を経由して、ＬＡＰ 制御装置５又はＡＴＭ スイッチ６へ制御情報を送信し、その制御データを受信した各装置は、ＭＭ２からデータを読み取る必要がある場合は必要に応じて入出力制御部４に対してＤＭＡ 要求を依頼する。入出力制御部４は、これらの要求を順番に受け付け、ＭＭ２上の制御情報をＤＭＡ を用いて各装置へ転送する。
ＬＡＰ 制御装置５と入出力制御部４、並びに、ＡＴＭ スイッチ６と入出力制御装置４は、ケーブルによって直接接続される。
ＬＡＰ 制御装置５は、各局内装置７、８とＬＡＰ に基づくインタフェースを有し、入出力制御部４から受信したデータをＬＡＰ フレームに組み立て、そのフレームを各局内装置へ転送する。局内装置 （ＳＩＮＦ） ７は、例えばパート２のＤＳ３−ＳＭＤＳインタフェースとして説明したように、加入者セルを制御する装置であって、局内装置（ＳＩＦＳＨ） ８の配下の装置である。局内装置７と８は、ケーブルで接続される。局内装置（ＳＩＦＳＨ） ８は、パート３で説明したように、配下の各局内装置７を集線する機能と、加入者セルと局内制御通信用セル （シグナリングセル） を識別する機能、及び局内制御通信用セルをＬＡＰ フレームに変換する機能を有する。ＡＴＭ スイッチ（ＡＳＳＷＳＨ）６は、パート４で説明したように、加入者セル及び局内制御通信用セルを、各セルに付与されているタグ情報に応じてルーティングする機能を有する。
局内制御通信については、パート７において詳細に説明していると共に、例えば、パート２の１０．、パート３の４．又は６．などにおいて詳細に説明している。
図８０７は、発明に関連する他の特徴的構成である。
端末装置（ＴＥＲＭ）１４の制御においては、１つのメモリの分割された領域について書き込み／読み取りが行われるＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ） 方式が採用され、図８０７に示されるように、このメモリである主記憶装置（ＭＭ）７が、交換機の内部に配置される。
図８０８に、ＭＭ７の分割形態と制御情報フォーマットを示す。図８０８に示されるように、ＭＭ７は、ＤＭ１ 及びＤＭ２ という２つの領域に大きく分割されている。そして、一方の領域ＤＭ１ に対しては、ＴＥＲＭ１４による制御情報の書き込み動作が実行され、メインプロセッサ（ＭＰＲ） １による制御情報の読み出し動作が実行される。他方の領域ＤＭ２ に対しては、ＭＰＲ １による制御情報の書き込み動作が実行され、ＴＥＲＭ１４による制御情報の読み出し動作が実行される。ＤＭ１ には、ＴＥＲＭ１４からのステータス、例えば障害情報やコマンド受信に対するアンサなどの制御情報が書き込まれる。そして、ＭＰＲ １が、この制御情報を読み出すことによって、ＴＥＲＭ１４の状態を認識する。逆に、ＤＭ２ には、ＭＰＲ １からのコマンドが書き込まれる。そして、ＴＥＲＭ１４が、このコマンドを読み出すことによって、そのコマンドに対応する制御処理を実行する。
図８０９の（ａ） に、制御情報フォーマットを示す。制御情報フォーマットは２ワード （１ワードは３２ビット） の構成になっており、その構成はコマンドとステータスで同じである。１ワード目の先頭の８ビットは、コマンド内容もしくはステータス内容を示し、例えば障害情報読み取りコマンドであれば、０１（Ｈ） というように定義され、内容は全ＴＥＲＭ１４について統一される。１ワード目の先頭の８ビット以外の領域はアドレスであり、アクセスされるばきＭＭ７上のアドレスが設定される。２ワード目は、データ領域であり、ここにＭＭ７に書き込まれるべき情報が設定される。例えば障害情報通知のステータスであるならば、図８０９の（ｂ） に示されるフォーマットで障害情報内容が設定される。図８０９の（ａ） に示される制御情報が、図８０９の（ｃ） に示されるフォーマットで、制御セルに格納される。この制御セルのＶＰＩ／ＶＣＩ としては、局内でユニークなものが割り当てられる。
実際の制御は、以下のようにして実行される。
まず、図８０７において、各ＴＥＲＭ１４には特定のＶＰＩ／ＶＣＩ が割り当てられ、多重装置であるＣＭＵＸ１２には、上記各ＶＰＩ／ＶＣＩ 毎にタグ（ＴＡＧ） が設定される。
ＭＰＲ １からＴＥＲＭ１４に制御情報が送出される場合には、ＭＰＲ １は、コマンド等の制御情報をＭＭ７上の或るアドレスに書き込み、コマンド送信の必要があることをＴＥＲＭ１４へ通知する。この通知には特定のコマンドコードが使用され、このコマンドコードを格納したセルに、送信先のＴＥＲＭ１４に対応するＶＰＩ／ＶＣＩ 及びそのＴＥＲＭ１４へのルーティングを指示するタグを設定し、そのセルをＣＭＵＸ１２に向けて送出する。
ＳＲＭ １１は、上記セルを、そのセルに付与されているタグに基づいてルーティングする。ＴＥＲＭ１４は、到着したセルのＶＰＩ／ＶＣＩ が制御セルを示すものであることを認識すると、ＭＭ７に対する読み取り処理を開始する。ＭＰＲ １から送信されるコマンド送信通知用制御セルのデータ領域には、コマンドが書き込まれているＭＭ７上のアドレスとコマンド数 （ワード数） が指定されている。
ＴＥＲＭ１４は、それが送信する制御セル内のアドレス領域に上記ＭＰＲ １からの制御セルによって指定されたアドレスを設定し、制御セル用のＶＰＩ／ＶＣＩ を付与し、その制御セルをＣＭＵＸ１２へ送出する。
ＣＭＵＸ１２内のＶＣＣ は、入力した制御セルに、そのセルに付加されている入力ＶＰＩ／ＶＣＩ を出力ＶＰＩ／ＶＣＩ に付け換えると共に、入力ＶＰＩ／ＶＣＩ に対応する特定のタグを設定する。この制御セルが他のユーザセルと共にＳＲＭ １１に入力される。
タグ比較部（ＴＡＧＣＭＰ）１０は、制御セルに対応するタグを有するセルが入力されたタイミングで、その旨をアドレスデコーダ（ＡＤＲＳ ＤＥＣ）９に通知する。
ＡＤＲＳ ＤＥＣ９は、制御セルからアドレスデータを取り出し、そのアドレスをアドレスバス５へ出力する。ＭＭ７は、図８０８に示したようにＤＭ１ とＤＭ２ の２つの領域に分割されており、ＴＥＲＭ１４から見た場合に、ＭＭ７上のアドレス値の大きい領域が読み出し領域、ＭＭ７上のアドレス値の小さい領域が書き込み領域となる。従って、ＡＤＲＳ ＤＥＣ９は、制御セル内のアドレスの上位ビットをデコードすることによって、ＭＭ７に読み出し／書き込みイネーブル信号を供給する。
上述のようにＴＥＲＭ１４が、ＭＭ７からのコマンドの読み出しを指示する制御セルを送出した場合、ＡＤＲＳ ＤＥＣ９は、入力された制御セルに格納されている読み出しアドレスをアドレスバス５に出力すると共に、ＭＭ７に読み出しイネーブル信号を出力する。この結果、ＭＭ７からデータバス４に、ＭＰＲ １によってＭＭ７上の領域ＤＭ２ に書き込まれているコマンド群が読み出される。
ＡＴＭ インタフェース装置（ＡＴＭＩＦ） ６は、データバス４上に読み出されたコマンド群を取り込んでＡＴＭ セルに格納し、それをＣＭＵＸ１２に入力させる。この結果、コマンド群が格納されたＡＴＭ セルは、ＣＭＵＳ１２から下り方向のＳＲＭ １１を介してＴＥＲＭ１４に転送される。
ＴＥＲＭ１４において障害発生時等においてステータス送信の必要が生じた場合、ＴＥＲＭ１４は制御セルを発生させＣＭＵＸ１２へ送出する。この制御セルには、ＭＭ７上の領域ＤＭ１ をアクセスするアドレスが設定されている。
この制御セルの到着は、ＴＡＧＣＭＰ１０で検出される。ＡＤＲＳ ＤＥＣ９は、入力された制御セルに格納されているアドレスの上位ビットを判定することにより、そのアドレスが書き込みアドレスであることを判定し、その書き込みアドレスをアドレスバス５に出力すると共に、ＭＭ７に書き込みイネーブル信号を出力する。
また、制御セルに格納されているステータス情報は、データコンバータ（ＤＴＣＶ）８によって取り出され、データバス４に送出される。
この結果、制御セルに格納されているステータス情報が、データバス４からＭＭ７上の領域ＤＭ１ に書き込まれる。
ここで、ＭＰＲ １とＴＥＲＭ１４の間の通信が常時正常であるか否かを監視すべく、一定周期毎にヘルスチェックが実行される。ＡＴＭＩＦ ６は、ヘルスチェック用のアイドルパターンを生成する機能を有し、一定周期毎に各ＴＥＲＭ１４に向けてこのヘルスチェック用セルを送出する。ＴＥＲＭ１４は、この一定周期で到着するセルを受信するとアンサ用セルを返送する。このアンサ用セルには、制御情報としてＤＭ１ 上の所定のアドレスに特定パターンを書き込む指定がなされており、ＭＰＲ １は、一定周期毎に各ＴＥＲＭ１４毎に分割されたＤＭ１ （図８０８参照） 上のアドレスを監視することにより、ＭＰＲ １とＴＥＲＭ１４の間の通信が正常であるか否かを監視することができる。
図８１０に、図８０７示されるＴＡＧＣＭＰ１０の回路構成を示し、図８１１にその動作タイミングチャートを示す。
図８１２に、図８０７に示されるＡＤＲＳＤＥＣ ９の回路構成を示し、図８１３にその動作タイミングチャートを示す。
図８１４に、図８０７に示されるＡＴＭＩＦ ６の回路構成を示し、図８１５にその動作タイミングチャートを示す。
図８１６は、発明に関連する他の特徴的構成である。
まず、マルチプレクサ（ＭＵＸ）９の出力及びデマルチプレクサ（ＤＭＵＸ） ５の入力にセルのループバックを行わせる治具４が接続される。つぎに、マイクロプロセッサがＩ／Ｏ レジスタ１１を介してセレクタ６に、或は、単独の機能によってセレクタ７に、ループバックが指定される。
次に、マイクロプロセッサ１は、ＲＡＭ １０等に記憶されているテストプログラムを実行する。この結果、例えば、図８１６の破線で示される試験ルートで試験セルが転送される。
即ち、まず、ＬＡＰ 通信制御部（ＬＡＰ） ２からＭＵＸ ９に試験セルが送出され、その後、試験セルは、ＭＵＸ ９→治具４ （ループバック） →ＤＭＵＸ５→セレクタ６又はセレクタ７ （ループバック） →ルーティング符号付加機能部（ＶＣＣ） ８→ＭＵＸ ９→治具４ （ループバック） →ＤＭＵＸ５→ＬＡＰ ２というルートで転送される。ＬＡＰ ２から送出された試験セルがテストプログラムによって監視される一定時間内にＬＡＰ ２で受信された場合に、設定された試験ルートが正常であることが判定され、ＲＡＭ １０にその旨を示す情報が記録される。
ここで、マイクロプロセッサ１は、テストプログラムによって、そのマイクロプロセッサの制御下にある図８１６に示される各種装置の障害チェックを併せて行うように構成することもできる。
図８１７及び図８１８は、発明に関連する他の特徴的構成である。図８１７は、全体イメージを示しており、図８１８は、ソフトウエア制御のイメージを示している。
試験は、発局 （ＡＴＭ 交換機） １に接続されている保守運用端末３から試験コマンド５を入力することにより、開始される。試験コマンド５の入力情報は、着局
（ＡＴＭ 交換機） の局電番である。
試験コマンド５を受けた試験セル送出プログラム８は、自局の電番を読み出して、試験セルを作成する。試験セルには往路情報、着局の着局電番、発局の発局電番が試験セル情報として設定される。
この試験セルは、局間のデータ交換を行う局間接続装置９に直接挿入されて、局間に送出される。局間接続装置９は、電番を認識する機能を備えている。
着局において、局間接続装置９が、試験セル内の着局電番を自局の電番と認識すると、その試験セルによって試験セル受信プログラム１１が起動される。
試験セル受信プログラム１１は、試験セルに格納されている試験セル情報である往路・復路情報を判別する。
試験セル受信プログラム１１は、試験セル情報である往路情報を判定すると、試験セルが到着したことを保守者に通知するため、自律メッセージによりセル受信情報６を出力する。
その後、試験セル受信プログラム１１は、応答のための試験セルを作成する。その試験セルには、試験セル情報として、復路情報、着局電番 （受信した試験セルに付加されていた発局電番） 、及び発局電番 （受信した試験に付加されていた着局電番） が設定される。
試験セル受信プログラム１１が作成した試験セルは、着局の局間接続装置１０に挿入され、局間に送出される。試験コマンドが入力された発局に試験セルが着信すると、局間接続装置９が試験セルを抽出し、試験セル受信プログラム１２が起動される。試験セル受信プログラム１２は、試験セルに格納されている試験セル情報である復路情報を判定されると、セル受信情報７を出力して試験を完了する。
図８１９は、発明に関連する他の特徴的構成である。この構成は、パート４の５．３：ＡＳＳＷＳＨにおけるトラヒック測定処理において説明した図１９３と同じ回路構成である。
即ち、ＡＴＭ スイッチ（ＡＳＳＷＳＨ）内では、ネットワークの状態管理のため、パフォーマンスモニタに類似する機能として、２．４Ｇｂｐｓ／６２２Ｍｂｐｓ のＡＴＭ スイッチ部又はＤＭＵＸ部における以下に示されるセル数がカウントされる。
（１） 各６２２Ｍｂｐｓ ハイウエイ毎の通過セル数（Ｐ＝０）
（２） 各６２２Ｍｂｐｓ ハイウエイ毎の通過セル数（Ｐ＝１）
（３） 各６２２Ｍｂｐｓ ハイウエイ毎の廃棄セル数（Ｐ＝０）
（４） 各６２２Ｍｂｐｓ ハイウエイ毎の廃棄セル数（Ｐ＝１）
上述した各パラメータは、ＣＣ （交換機プロセッサ） からの１５分毎の通知をトリガとして、１５分毎に収集される。
セル数のカウントは、例えばＤＭＵＸ部が対象の場合はＡＤＭＵＸ ＬＳＩ（図１８２参照） １からの図８１９に示される出力Ｌ，Ｖ，Ｈ に基づいて行われ、外部のＲＡＭ ４、５に値が保持される。
トラヒックのカウントは、ハイウェイ毎に８ビットのカウンタ２、３により約２５μｓｅｃ の周期でカウントされる。カウント値は、セレクタ（ＳＥＬ） ８及びアダー（ＡＤＤ） ９を介して、ＲＡＭ ４又は５の特定アドレスに格納される。次の周期には、ＲＡＭ ４又は５からセレクタ（ＳＥＬ） ６又は７を介して読み出されたカウント値と、セレクタ（ＳＥＬ） ８を介してカウンタ２又は３から読み出された次のカウント値とが、アダー（ＡＤＤ） ９で加算され、上述の特定アドレスに再度格納される。ＴＧ１０は、ＣＣからの１５分毎の通知を受信する毎に、セレクタ（ＳＥＬ） ６〜８に切り替え指示を出力すると共に、カウント値の書き込みが行われるＲＡＭ をＲＡＭ ４又は５に切り替える。この結果、カウント値の書き込みが行われなくなったＲＡＭ ４又は５には、上記通知の直前の１５分間のカウント値が保持される。次の１５分間のカウントは、新たにカウント値の書き込みが行われるようになったＲＡＭ ４又は５を用いて行われる。
ＣＣからの１５分毎の通知の後、ファームウエアによって、カウント値の書き込みが行われなくなったＲＡＭ ４又は５にから、各カウント値が読み出される。読み出された各カウント値は、ＣＣからＳＯコマンドによってカウント値の読み出しが要求されるまで、ファームウエアに保持される。
ＡＴＭ スイッチ部又はＤＭＵＸ部の通過、廃棄セル数をカウントしようとした場合、ＡＴＭ スイッチ部又はＤＭＵＸ部内は高速で動作し２．４Ｇｂｐｓ の伝送速度を有している。そして、ＡＴＭ スイッチ部又はＤＭＵＸ部内の全てのセルが有効セルであった場合、若しくはその全てのセルが廃棄された場合、最高で２８ビットのカウンタが必要であり、これを各情報単位におくことはハードウエアとして大きな構成になってしまう。そこで、本実施例では、カウンタ２、３及びセレクタ８からなるＣＮＴＲ部に、４ビット又は８ビットの容量を有する小さなカウンタが配置され、この出力が短い時間内に前回のカウント値に加算されることにより、長時間のカウント動作が実現される。
ＡＴＭ スイッチ部を対象として、そのハイウエイ速度を２．４Ｇｂｐｓ 、ＣＮＴＲ部内のカウンタ２、３の容量を８ビット、ＲＡＭ ４、５のデータ方向領域を８ビット、ＲＡＭ ４、５の切り換え単位時間を１５分とした場合における、図８１９のＲＡＭ ４、５のメモリマップ、ＣＮＴＲ部の回路構成、及びＡＤＤ ９の回路構成を、図８２０、図８２１、及び図８２２に示す。
図８２０に示されるＲＡＭ ４、５内メモリマップにおいて、前述したようにカウント値のためのビット数は２８ビット必要である。従って、ＲＡＭ ４、５のデータ方向領域を８ビットとした場合、１カウント値あたりのアドレスは４アドレス必要で、各カウント値がアドレス００Ｈ から４アドレスずつ割り当てられる。
図８２１は、図８１９のＣＮＴＲ部の回路構成図である。ＣＮＴＲ部は、セルの通過数、廃棄数をカウントするための８ビットカウンタ１ （図８１９のカウンタ２又は３に対応する） を有し、ＡＴＭ スイッチ部又はＤＭＵＸ部からの有効セル通知若しくは廃棄通知が入力された場合に、その通知に従ってカウンタ１をインクリメントする。各々のカウント値は、セレクタ２ （図８１９のセレクタ８に対応する） に入力され、図８１９のＴＧ１０からの制御信号に基づいて多重され、出力される。
図８２２は図８１９のＡＤＤ ９の構成図である。ＡＤＤ ９は、上位４ビット、下位４ビットの加算器１及び２によって構成され、両者間には桁上げがあった場合のＣ０の信号がある。この場合、１情報が４アドレスであるため加算は４回行われるが、実際に加算されるのは最下位アドレスのみであり、残り３アドレスについては桁上げ計算のみが実行される。従って、図８１９において、ＡＤＤ ９に入力されたＣＮＴＲ部からのカウント値は４分割され、先頭の１ブロックだけが実際のカウント値であり、残りは０にマスクされる。この加算器１の出力ＡＤＤＶが図８１９におけるＡＤＤ ９の出力となる。
図８２３に、図８１９のＴＧ１０の構成を示す。ＴＧ１０は、内部に８ビットのカウンタを内蔵しており、これにより全てのタイミング及びＲＡＭを制御する。図８２４にタイミングチャートを示す。ＴＧ１０は、ＣＣからの１５分毎の通知によって、ＲＡＭ ４、５の切り換えを行う。
以上の構成により、長時間のカウント動作が実現される。また、ＡＴＭ セルのヘッダ内にはセルの優先度を表示するＣＬＰ ビットがあるが、ＡＴＭ スイッチ又はＤＭＵＸ部からのヘッダ情報の中からこのビットが取り出され、図８１９のＣＮＴＲ部のカウンタのイネーブル条件に付加され、カウンタを４個とされ、ＴＧ１０からの制御信号をＳＬ１ 、ＳＬ２ の２本とされ、更にＲＡＭ ４、５のマップが４種類に増やされることにより、各優先度単位のセルの通過数、廃棄数のカウントも可能となる。
この場合におけるＣＮＴＲ部の構成を図８２５に示し、ＴＧ１０の構成は図８２３に示す。
図８１９の構成は、セルヘッダの情報を使用する方法によって、ＤＭＵＸ部にも適用できる。ＤＭＵＸ処理は、基本的にセルの先頭に付与されるタグ情報に基づいて行われるが、この情報をＤＭＵＸ部から受信することにより、デマルチプレクスされた出線単位のセルの通過数、廃棄数のカウントも可能である。但し、優先度の場合と同様にＣＮＴＲ部のカウンタのイネーブルの条件、ＲＡＭ ４、５のマップ、ＴＧ１０のアドレスカウンタの増設及び制御信号の増加が必要である。ＤＭＵＸ部を対象とした図８１９のＣＮＴＲ部の構成を図８２６に、ＴＧ１０の構成は図８２３に、更に、ＡＤＤ ９の構成は図８２２に示す。
図８２７は、発明に関連する他の特徴的構成である。
なお、以下の説明では、既に説明した図８１３〜図８１６を、特には言及しない場合であっても適宜参照しているものとする。
ここで解決しようとする課題は、前述のように、１２５ μｓｅｃ の期間において、ＰＬＣＰマルチフレーム中のビット数が、トレイラ長が１３ニブルの時に５５２４ビット、トレイラ長が１４ニブルの時に５５２８ビットとなり、一方、ＤＳ３ ペイロードによって伝送されるビット数が５５９２×８４／８５＝５５２６．２１１・・・となるため、ＰＬＣＰマルチフレームが送出されるときに、１３ニブル又は１４ニブルの２種類の長さをとり得るトレイラ長をどのような規則で選択したらよいか、というものである。特に、トレイラ長を表示するためにＣ１バイトのサイクルスタッフカウンタを使用するという前提がある場合に、Ｃ１バイトは３つのマルチフレーム周期でサイクリックに変化させられるが （図８１５参照） 、この場合に、３番目のマルチフレームのトレイラ長が１３ニブルであるパターンＰと、３番目のマルチフレームのトレイラ長が１４ニブルであるパターンＱとを、どのような規則で混在させたらよいかということが、ここで解決しようとする具体的な課題である。
上述の課題を解決する第１の構成について説明する。
まず、前述したように、トレイラのニブル数のパターンは、３番目のマルチフレームのトレイラ長が１３ニブルであるパターンＰにおいては１３→１４→１３のパターンになり、３番目のマルチフレームのトレイラ長が１４ニブルであるパターンＱにおいては１３→１４→１４のパターンになる。
ここで、パターンＰとパターンＱの混在比をａ：ｂとすると、トレイラ長が１３ニブルであるマルチフレームとトレイラ長が１４ニブルであるマルチフレームの混在比ｍ：ｎは、次式のようになる。
【数２】
ｍ：ｎ＝ （２ａ＋ｂ） ： （ａ＋２ｂ）
また、ｍとｎを使用すると、ＰＬＣＰマルチフレームの平均ビット数は、次式で表すことができる。
【数３】
（Ｍｍ＋Ｎｎ） ／ （ｍ＋ｎ）
ここで、Ｍはトレイラ長が１３ニブルであるマルチフレームのビット数であり、前述したようにＭ＝５５２４ビットである。また、Ｎはトレイラ長が１４ニブルであるマルチフレームのビット数であり、前述したようにＮ＝５５２８ビットである。
更に、前述したように、１２５ μｓｅｃ の期間においてＤＳ３ ペイロードによって伝送されるビット数をＸとすると、
【数４】
Ｘ＝５５９２×８４／８５ビット
である。
よって、このビット数ＸがＰＬＣＰマルチフレームの平均ビット数に等しくなればよいため、数３式と数４式から、次式が成立する。
【数５】
（Ｍｍ＋Ｎｎ） ／ （ｍ＋ｎ）＝Ｘ
この関係と数２式より、ａ：ｂは、次式で表すことができる。
【数６】
ａ：ｂ＝２９：５６
この数６式より、パターンＰとパターンＱの比率が２９：５６であれば、１２５ μｓｅｃ の期間においてＤＳ３ ペイロードによって伝送されるビット数とＰＬＣＰマルチフレームの平均ビット数が等しくなり、ＰＬＣＰマルチフレームを１２５ μｓｅｃ の期間におけるＤＳ３ ペイロードによって過不足なく伝送することができる。
ここで、上述の条件を満たすパターンＰとＱが混在する最小の周期は２９＋５６＝８５ ＰＬＣＰ マルチフレームであることを利用し、８５のＮ倍 （Ｎは１以上の整数） のＰＬＣＰマルチフレーム周期毎に、パターンＰを２９×Ｎ回、パターンＱを５６×Ｎ回送出するようにした構成が、図８２７及び図８２８に示されている。また、これらの構成に対応する動作説明図が図８２９に示されている。
パターンＰとＱのＰＬＣＰフレーム生成部１、２は、ＡＴＭ セル又はＬ２−ＰＤＵセルを、ＰＬＣＰペイロードに格納し、ＰＬＣＰヘッダ及びトレイラを付加することにより、ＰＬＣＰフレームを組み立てる。パターンＰ ＰＬＣＰ フレーム生成部１においては、ニブル数が１３、１４、１３の３周期で繰り返すトレイラが付加され、パターンＱ ＰＬＣＰ フレーム生成部２においては、ニブル数が１３、１４、１４の３周期で繰り返すトレイラが付加される。
図８２７の送出パターン選択部４に対応する図８２８に示される構成において、セレクタ２には、２９×Ｎ個の”０” 入力値と、５６×Ｎ個の”１” 入力値とからなる、合計で８５×Ｎ個の入力値が入力されている。そして、８５×Ｎ分周カウンタは、ＰＬＣＰマルチフレームの周期に同期して、セレクタ２に対して、それへ入力している８５×Ｎ個の入力値を順次サイクリックに選択させ、その入力値をパターン切替信号として図８２７に示されるセレクタ３に出力させる。
セレクタ３は、上述のパターン切替え信号に基づき、入力Ａ１、Ａ２を選択する。即ち、セレクタ３は、パターン切替え信号の値が、”０” の時はパターンＰを選択し、”１” の時はパターンＱを選択する。
ＤＳ３ インタフェース部５は、伝送速度４４．７３６ＭＨｚに同期して、ＰＬＣＰフレームをＤＳ３ ペイロードに挿入し、ＤＳ３ ヘッダを付加することにより、ＤＳ３ フレームを組み立てて送出する。
以上説明した図８２７及び図８２８からなる構成によって、図８２９に示されるように、セレクタ３から出力されるＰＬＣＰマルチフレームにおけるパターンＰとパターンＱの比率が２９：５６となるため、ＰＬＣＰマルチフレームを１２５ μｓｅｃ の期間におけるＤＳ３ ペイロードによって過不足なく伝送することができる。
次に、前述した課題を解決する第２の構成について説明する。
前述した数６式で規定されるパターンＰとパターンＱの比率２９：５６の関係において、パターンＰの比率２９から１を引くと、パターンＱの比率５６の１／２ になる。これを利用すると、パターンＰとパターンＱとが混在する周期を８５マルチフレームとすれば、送出されるＰＬＣＰマルチフレームのパターンを、以下に示されるように、同一の繰り返しパターン×２８回と、最後に付加される１つのパターンＰの組合せによって、数６式の条件を満足することができる。

＊全体で８５マルチフレーム周期となる。
以上の組合せによって、送信されるＰＬＣＰマルチフレームの偏差を小さくすることが可能となる。このような組合せを実現する構成が、図８２７及び図８３０に示されている。また、これらの構成に対応する動作説明図が図８３１に示されている。
図８２７の送出パターン選択部４に対応する図８３０に示される構成において、セレクタ２には、例えば上述の組合せ例３に対応して、２８組の”１０１” 入力値群と、１つの”０” 入力値とからなる、合計で８５個の入力値が入力されている。そして、８５分周カウンタは、ＰＬＣＰマルチフレームの周期に同期して、セレクタ２に対して、それへ入力している８５個の入力値を順次サイクリックに選択させ、その入力値をパターン切替信号として図８２７に示されるセレクタ３に出力させる。
以上説明した図８２７及び図８３０からなる構成によって、第１の構成の場合と同様に、図８３１に示されるように、セレクタ３から出力されるＰＬＣＰマルチフレームにおけるパターンＰとパターンＱの比率が２９：５６となるため、ＰＬＣＰマルチフレームを１２５ μｓｅｃ の期間におけるＤＳ３ ペイロードによって過不足なく伝送することができる。この場合特に、ＱＰＱというパターンが多く繰り返されることになるため、送信されるＰＬＣＰマルチフレームの偏差を小さくすることが可能となるのである。
次に、マルチキャスト機能を持つ交換機について説明する。
本実施例の交換機は、例えば、ＡＴＭ セルを交換するＡＴＭ 交換機を前提とする。ＡＴＭ 交換機においてマルチキャスト機能を実現するためには以下の機能が必要となる。
▲１▼ セルのコピー機能
▲２▼ ＶＰＩ／ＶＣＩ の付け替え機能
また、セルコピーを行う場合、以下の２つの処理が必要である。
▲１▼ スイッチ内部のコピー
▲２▼ 同一ラインにおけるコピー
図８３２は、上記ポイント・ツー・マルチポイント機能を実現するための交換機の構成を示す図であり、（ａ） はトランク方式、（ｂ） は入力部コピー方式、（ｃ） は内部コピー方式である。
（１） トランク方式：ポイント・ツー・マルチポイント接続用セル、すなわち、ソース端末から出力され、複数の加入者へ分配されるセルは、スイッチを通過した後にいったんトランク（たとえば、ＳＭＤＳでは、メッセージハンドラ）に入力させる。そして、トランク内でセルのコピーおよびＶＰＩ／ＶＣＩ の付け替え等を行い、それらセルを再度スイッチに転送し、複数の転送先加入者へ分配する。
（２） 入力部コピー方式：スイッチの前段に、セルをコピーするためのブロックを設け、ポイント・ツー・マルチポイント用のセルはそのブロックでコピーさせる。スイッチは、コピーされたセルを交換（接続）する機能のみを有する。
（３） 内部コピー方式：スイッチのＭＳＳＲ（マルチステージセルフルーティング）構成内でセルをコピーする。
なお、ポイント・ツー・マルチポイント接続用セルには、そのセルがポイント・ツー・マルチポイント接続であることを示す情報が設定されている。また、ポイント・ツー・マルチポイント接続用セルは、たとえば、そのセルのＶＰＩ／ＶＣＩ によって複数の転送先加入者がわかるようになっている。
図８３３は、図８３２に示す３つの方式の特徴を示す表である。
システムでサポートするポイント・ツー・マルチポイント接続の数が少ない場合（数１０〜１００）は、トランク方式が望ましい。また、システムでサポートするポイント・ツー・マルチポイント接続の数が多い場合（１００以上）は、入力部コピー方式または内部コピー方式がよい。この場合、ポイント・ツー・マルチポイント転送を要求するソースの数とセルの転送先加入者のライン数（チャネル数）が同じ程度であれば、入力部コピー方式がよく、それらの数がかけ離れていれば、内部コピー方式がよい。
ところが、交換綱として考えると、ソースと転送先加入者のラインのチャネル数に差がない場合においても、内部コピー方式がよい場合がある。すなわち、ポイント・ツー・マルチポイント接続を提供したとき、ソース側装置は複数のソースを提供しないですむが、使用帯域を考えると、綱としてはポイント・ツー・ポイント接続の場合を同じ使用帯域が占有されるので、入力コピー方式としても交換綱としての優位点がなくなる。このため．交換機内においても、ソースと加入者ライン数に差がある場合にも、ブロック（図８３２（ｂ） に示すコピー機能）を追加する必要のない内部コピー方式が有利になる。以上の理由により、特に、大規模システムにおいては、内部コピー方式が有利であることがわかる。
図８３４は、内部コピー方式を用いてポイント・ツー・マルチポイント接続を実現する構成を示す図である。
ポイント・ツー・マルチポイント接続を内部コピー方式で実現する場合、ビットマップを用いることが必要となるが、ＭＳＳＲでは、出方路数を６４本、集線比を４：１とすると．回線個別への出方路数は１６×４×６４＝４０９６となり、ビットマップで表示できる数を越えてしまう。このため、本実施例のマルチキャスト接続方式は、以下の構成とする。
▲１▼ ＭＳＳＲ１段目 ポイント・ツー・ポイント接続
▲２▼ ＭＳＳＲ２段目 ポイント・ツー・マルチポイント接続のためのビットマップ
▲３▼ ＭＳＳＲ３段目 ポイント・ツー・マルチポイント接続のためのビットマップ
▲４▼ ＤＭＵＸ部 ＶＰＩ／ＶＣＩ のデコードによるビットマップ
ポイント・ツー・マルチポイント接続の場合のビットマップに使用されるビット数は以下の通りである。
▲１▼ ＭＳＳＲ１段目 ３ビット（たとえば、８×８スイッチの場合）
▲２▼ ＭＳＳＲ２段目 ８ビット
▲３▼ ＭＳＳＲ３段目 ８×８ビット
上記ビットマップに使用する各ビットは、交換機内において各セルに付加されるタグ領域に書き込まれる。上述の場合、タグ領域としては９オクテットが必要になるが、交換機内のタグ領域の大きさは、交換機毎に自由に設定できるので、タグ情報を９オクテットとして各セル長を６４オクテットとすれば上記ビットマップを実現できる。セル長を長くした場合には、交換機内の処理に利用するクロック速度を高くすればよい。たとえば、通常、５４オクテットのセルを扱うものとすると、クロック速度を（６４／５４）倍にすればよい。
図８３５は、セル長を伸ばすことなく上記ビットマップを実現する方式を説明する図である。
この場合、図８３４の構成においてＭＳＳＲ３段目で行っていたビットマップを外部トランク２で行う。すなわち、スイッチ１に入力されたポイント・ツー・マルチポイント接続用のセルは、いったんトランク２に入力し、そこでスイッチ１内のＭＳＳＲ３段目に対する接続数のみをコピーする。トランク２の出力部には、ＶＣＣＴ３が設けられており、コピーされた各セルに８ビットのビットマップを付加してスイッチ１へ転送する。この機能により、セル長を伸ばすことなく、ポイント・ツー・マルチポイントのためのビットマップを実現出来る。
図８３６は、ＶＰＩ／ＶＣＩ デコード回路を示す図である。同図に示すＶＰＩ／ＶＣＩ デコード回路は、たとえば、図８３４のＤＭＵＸ部に設けられる。
ＶＰＩ／ＶＣＩ デコード回路内に設けられるテーブル１は、入力セルのＶＰＩ／ＶＣＩ をアドレスとして検索され、取り出されるデータは、１６×４＝６４ビットのビットマップである。
Ｃビットチェック部２は、入力セルのタグ情報内の所定位置に設定されているビット（Ｃビット）を取り出し、その値が”１”であったときに、上記入力セルがポイント・ツー・マルチポイント接続用セルであると判断する。Ｃビットチェック部２の判断結果は、プロセッサに通知され、テーブル１を検索するときに使用される。
同一ライン上でのポイント・ツー・マルチポイント接続について説明する。同一ライン上での処理としては、以下の２つの機能が必要である。
▲１▼ 同一ライン上でのコピー機能としてのＶＰＩ／ＶＣＩ デコード機能
▲２▼ 出力側でのＶＰＩ／ＶＣＩ の付け替え機能
出力側でＶＰＩ／ＶＣＩ の付け替えを行うためには、ＶＣＣＴ（ＶＰＩ／ＶＣＩ 変換テーブル）が必要になる。ＶＣＣＴは、ポイント・ツー・ポイント接続であっても、ポイント・ツー・マルチポイント接続であっても必要である。このＶＣＣＴは、セルに設定されているＶＰＩ／ＶＣＩ をキーとして所定の情報（出力ＶＰＩ／ＶＣＩ など）を取り出すためのテーブルであるので、すべてのＶＰＩ／ＶＣＩ に対して情報を設定しようとすると、ＶＰＩ／ＶＣＩ のビット数がたとえば２４ビットであるとすると、２^２４個の情報を設定するためのメモリが必要になる。このような規模のメモリを設けることは非現実である。このため、本実施例の交換機では、以下のような構成としている。
入力側では、入力セルのＶＰＩ／ＶＣＩ を付け替える処理とタグ情報を付与する処理を行う。このとき、新たに付けられるＶＰＩ／ＶＣＩ は、出力ラインおよび各ライン上でパスを識別できればよく、すべての可能なＶＰＩ／ＶＣＩ を識別する必要はない。したがって、入力側で付けるＶＰＩ／ＶＣＩ としては、ＶＰＩ／ＶＣＩ ビットよりもはるかに少ないビット数のアドレス値を用いる。そして、出力側においてこのアドレス値をキーとして実際のＶＰＩ／ＶＣＩ を取り出す構成とする。このように、交換機内では、縮退させたＶＰＩ／ＶＣＩ を用いることによってメモリ量を小さくしている。
図８３７は、ポイント・ツー・マルチポイント接続の構成図である。
以下の説明では、交換機へ入力されたセルが有するＶＰＩ／ＶＣＩ をＩＶＰＩ／ＶＣＩ とする。また、交換機内で使用されるＶＰＩ／ＶＣＩ をＳＶＰＩ／ＶＣＩ とする。さらに、交換機から出力されるセルに設定するＶＰＩ／ＶＣＩ をＯＶＰＩ／ＶＣＩ とする。
ポイント・ツー・ポイント接続が指定されているＶＰＩ／ＶＣＩ に対しては、以下の設定を行う。すなわち、入力セルが有するＩＶＰＩ／ＶＣＩ に対するパス設定として、入力部ＶＣＣＴ（ＩＶＣＣ）１には、各ＩＶＰＩ／ＶＣＩ に対して、ＳＶＰＩ／ＶＣＩ 、タグ情報、およびポイント・ツー・ポイント接続であることを示す情報（Ｃビットに”０” を設定）を設定する。出力部ＶＣＣＴ（ＯＶＣＣ）２には、各ＳＶＰＩ／ＶＣＩ に対してＯＶＰＩ／ＶＣＩ を設定しておく。デコードテーブル３には、何も設定しない。
ポイント・ツー・マルチポイント接続の場合は、入力部ＶＣＣＴ（ＩＶＣＣ）１には、各ＩＶＰＩ／ＶＣＩ に対して、ＳＶＰＩ／ＶＣＩ 、タグ情報、およびポイント・ツー・マルチポイント接続であることを示す情報（Ｃビットに”１” を設定）を設定する。デコードテーブル３には、各ＳＶＰＩ／ＶＣＩ に対して、ＤＭＵＸ部４におけるビットマップを設定する。このビットマップは、複数の出力部ＶＣＣＴ（ＯＶＣＣ）２のうちの１つまたは複数の出力部ＶＣＣＴ（ＯＶＣＣ）２を指定することができる。出力部ＶＣＣＴ（ＯＶＣＣ）２には、各ＳＶＰＩ／ＶＣＩ に対してライン毎のコピー数及びＯＶＰＩ／ＶＣＩ を設定する。
図８３８は、各出力ラインに対して設けられるバッファおよび出力部ＶＣＣＴの構成図である。
同図に示す構成において、ポイント・ツー・マルチポイント接続用セルのためのコピー処理は、バッファを用いて行い、ＶＰＩ／ＶＣＩ の付け替え処理は、ポイント・ツー・ポイント接続のために設けられているテーブルを利用する。このような構成により、ハードウェア構成を小さくすることができる。
ＤＭＵＸ４から出力されたセルを受信すると、そのセルのタグ情報の所定位置に設定されているＣビットが参照される。Ｃビットが”０” であれば、ポイント・ツー・ポイント接続であるとみなす。この場合、タグ情報内に設定されているライン番号が自己の出力部ＶＣＣＴの番号を示していれば、そのセルをバッファ１の所定クラス（たとえば、０）に書き込む。
一方、Ｃビットが”１” であれば、ポイント・ツー・マルチポイント接続とみなす。この場合、図８３７に示すデコードテーブル３において設定されたビットマップを参照し、自己の出力部ＶＣＣＴの番号（ライン番号）が指定されていれば、そのセルをバッファ１に書き込む。このとき、セルは、そのセルのタグ情報に設定されているクラス識別情報に従って、クラス０〜３のうちの１つ以上のクラスに書き込まれる。
バッファ１からのセル読出し処理は、パスの設定時に交換機を管理するソフトウェアによって設定された情報に従う。そのソフトウェアは、以下の情報を設定する。
▲１▼ 各クラスに対して割り当てる帯域（ＤＭＵＸコントローラのスケジューラの内容）
▲２▼ 出力部ＶＣＣＴのテーブルの内容（ポイント・ツー・ポイント接続の場合、Ｓ ＶＰＩ／ＶＣＩ に対するＯＶＰＩ／ＶＣＩ ；ポイント・ツー・マルチポイント接続の場合は、ＳＶＰＩ／ＶＣＩ に対して、コピー数、パスを確保するためのＳＶＰＩ／ＶＣＩ の値、ＯＶＰＩ／ＶＣＩ ）
図８３９は、上記ソフト設定に基づいてファームウェアが設定する出力部ＶＣＣＴの内容をまとめた表である。
ポイント・ツー・ポイント接続の場合、Ｅ−Ｆ ビットの設定を”１” とする。ポイント・ツー・マルチポイント接続の場合は、まず、ＳＶＰＩ／ＶＣＩ に対して、複数の転送先に対応する複数のＯＶＰＩ／ＶＣＩ の中の１つのＯＶＰＩ／ＶＣＩ を設定する。また、そのＯＶＰＩ／ＶＣＩ のパスを確保するためのＳＶＰＩ／ＶＣＩ の値を、順次Ｑ−ＡＤＤに設定するとともに．そのＳＶＰＩ／ＶＣＩ に対応するアドレスにＯＶＰＩ／ＶＣＩ を設定する。最後のアドレスに対しては、Ｅ−Ｆ ビットを”１” とするが、それ以外の場合は、Ｅ−Ｆ ビットを”０” とする。
図８４０は、出力ＶＰＩ／ＶＣＩ の設定を行ったテーブルの例である。
同図に示す例では、同一ライン上において４本のパス（転送先１〜４）に対してマルチキャスト転送を行う場合であり、ＳＶＰＩ／ＶＣＩ の値が”ａ” 、ＯＶＰＩ／ＶＣＩ の値”ｂ０”〜”ｂ３”、各パスに対して割り当てられている帯域をそれぞれ”ｃ０”〜”ｃ３”としている。
図８４１は、出力部ＶＣＣＴの処理を説明するフローチャートである。出力部ＶＣＣＴでは、各セルに付加されているタグ情報およびＶＰＩ／ＶＣＩ 等を抽出し、さらに図８４０に示すテーブルを参照してセルコピーを行い、そのコピーされた各セルに対してそれぞれ対応する出力ＶＰＩ／ＶＣＩ を書き込む。
ＱＣＰ バッファのクラス０〜３の中から次にセルを読み出すクラス番号（ｉとする）を決め、そのクラス番号に対応する「Ｑ−アドレス」および「Ｅ−Ｆ ビット」をクラス処理メモリから読み出すとともに、ＱＣＰ バッファのクラスｉからセルを読み出す。（ステップＳ１〜Ｓ３）
「Ｅ−Ｆ ビット」が”０” であれば、上記ステップＳ３において読み出したセルのＳＶＰＩ／ＶＣＩ をクラス処理メモリから読み出した「Ｑ−アドレス」とする。（ステップＳ４，Ｓ５）
ＳＶＰＩ／ＶＣＩ をアドレスとして出力部ＶＣＣＴから「ＯＶＰＩ／ＶＣＩ 」、「Ｑ−アドレス」および「Ｅ−Ｆ ビット」を読み出す。たとえば、図８４０に示す例においては、転送先２へのセルの場合、”ｃ０”をアドレスとして、”ｂ１”、”ｃ１”および”０” を取り出す。（ステップＳ６）
上記ステップＳ６において読み出した「ＯＶＰＩ／ＶＣＩ 」をセルに書き込んで出力するとともに、「Ｑ−アドレス」および「Ｅ−Ｆ ビット」をクラス処理メモリに書き込む。（ステップＳ７，Ｓ８）
「Ｅ−Ｆ ビット」が”１” になるまで、上記ステップＳ１〜Ｓ８の処理を繰り返して実行する。そして、「Ｅ−Ｆ ビット」が”１” になると、クラスｉに関するバッファアドレスなどを解放する。図８４０に示す例においては、送信先４へのセルを出力するまで上記ステップＳ１〜Ｓ８の処理が繰り返される。（ステップＳ９，Ｓ１０）
ところで、スイッチのＭＳＳＲを構成するセルフルーティングモジュール（ＳＲＭ ）では、スイッチに入力されるセルのＶＰＩ／ＶＣＩ によりパスを識別する。そして、スイッチ内のルーティングは、セルに付加されるタグ情報に従ってパス単位で行われる。このため、スイッチ（ＳＲＭ ）の入口では、セルに設定されているＶＰＩ／ＶＣＩ によりそのセルのスイッチ内におけるルーティングを指定する情報を取り出し、その取り出したルーティング情報をタグ情報としてセルに付加する機能が必要になる。また、スイッチング処理に際しては、入力セルに設定されているＶＰＩ／ＶＣＩ を出力用ＶＰＩ／ＶＣＩ に付け替える機能も必要である。
ＭＳＳＲ構成のスイッチにおいて、上述のような機能（ＶＣＣＴ）をＳＲＭ 毎に設ける方式も考えられる。ところが、ＶＰＩ／ＶＣＩ のビット数は、ネットワーク・ネットワーク・インタフェイスＮＮＩ で２８ビット、ユーザ・ネットワーク・インタフェイスＵＮＩ で２４ビットであり、これらのすべてのＶＰＩ／ＶＣＩ に対するタグ情報および出力用ＶＰＩ／ＶＣＩ を設定するような大きなテーブル（メモリ）を複数個設けることはハードウェア規模が大きくなり望ましくない。
このため、上記機能を実現するＶＣＩ 変換テーブル（ＶＣＣＴ）は、スイッチの入口に１つ設け、このＶＣＣＴを用いて、タグを付加する処理およびＶＰＩ／ＶＣＩ を書き換える処理を行う。
図８４２は、スイッチの入口にＶＣＣＴを設けた交換システムの構成図である。
ＶＣＣＴにおいて、ＶＰＩ／ＶＣＩ をそのまま用いてテーブル検索を行うとすると、上述したように、ＶＰＩ／ＶＣＩ は２８ビットまたは２４ビットであり、これらのすべてのＶＰＩ／ＶＣＩ に対するタグ情報および出力用ＶＰＩ／ＶＣＩ を設定するためには、２^２８または２^２４アドレスを持ったメモリ（ＶＣＣ Ｔａｂｌｅ ）が必要になる。このような膨大なメモリは、ハードウェア規模が大きく望ましくない。また、ＵＰＣ／ＮＰＣ （使用量パラメータコントロール／ネットワークパラメータコントロール）においても同様にＶＰＩ／ＶＣＩ を用いた検索が行われるので、ＶＰＩ／ＶＣＩ をそのまま用いたテーブル検索方式では、メモリ（ＵＰＣ Ｔａｂｌｅ ）が巨大になり好ましくない。
このため、本実施例の交換システムでは、交換機内において、ＶＰＩ／ＶＣＩ を少ないビット数のメモリ検索用アドレスに変換（縮退）する機能を持たせている。また、ポイント・ツー・マルチポイント接続では、スイッチ内でセルコピーを行うので、各出力ラインに対してＶＣＣＴが必要になる。
図８４３は、本実施例の交換システムの構成図である。
同図に示すように、入力セルのＶＰＩ／ＶＣＩ （ＩＶＰＩ／ＶＣＩ ）をメモリ検索用アドレスとして用いられる交換機内ＶＰＩ／ＶＣＩ （ＳＶＰＩ／ＶＣＩ ）に変換するＩＶＰＩ／ＶＣＩ 変換部１を交換機への入口（ＵＰＣ 、タグ付与部の前段）に設けている。また、交換機の出力部にＳＶＰＩ／ＶＣＩ を出力ＶＰＩ／ＶＣＩ （０ＶＰＩ／ＶＣＩ ）に変換するＳＶＰＩ／ＶＣＩ 変換部２を設けている。
ＡＴＭ 通信サービスにおいては、ＶＰサービスとＶＣサービスが提供されている。ＶＰサービスは、複数の仮想チャネルＶＣを収容する仮想パスＶＰ単位でデータ転送を行う。このため、ＶＰサービスでは、ＶＣＩ を用いることなくＶＰＩ のみで通信路を識別することができる。このことを利用すれば、ＶＣＣＴの構成をより小型化できる。
まず、各セルのタグ情報として、ＶＰサービスまたはＶＣサービスのいずれであるのかを示すサービス識別情報を設定する。交換機では、ＶＰサービスのためのテーブルおよびＶＣサービスのためのテーブルを設ける。ＶＰサービスのためのテーブルには、入力ＶＰＩ に対して出力ＶＰＩ を設定してあり、ＶＣサービスのためのテーブルには、入力ＶＰＩ／ＶＣＩ に対して出力ＶＰＩ／ＶＣＩ を設定してある。そして、交換機にセルが入力すると、そのセルのサービス識別情報によってサービス形態を認識し、いずれか一方のテーブルを用いてＶＰＩ／ＶＣＩ 変換を行う。これらの処理は、ＩＶＰＩ／ＶＣＩ 変換部１で行われる。
また、スイッチを通過したセルは、ＳＶＰＩ／ＶＣＩ 変換部２において、サービス識別情報によってサービス形態を認識する。また、ＳＶＰＩ／ＶＣＩ 変換部２が参照するＯＶＰＩ／ＶＣＩ テーブル３は、ＶＰサービスのためのテーブルおよびＶＣサービスのためのテーブルから構成されている。そして、サービス形態によって一方のテーブルがアクセスされる。
上記構成のように、ＶＰサービスのためのテーブルとＶＣサービスのためのテーブルとを個別に設ける構成とすれば、ＶＰサービスのためのテーブルはその規模が小さいので、ハードウェア量を減らすことが出来る。
このように、ＶＰＩ／ＶＣＩ を縮退させる方法として種々の方法があるが、ＶＰＩ／ＶＣＩ の使用ビット数を制限する方法では、システム運用上問題が発生することが考えられる。このため、ＶＰＩ／ＶＣＩ をそのまま使用し、同時設定パス数を制限することによってメモリを小型化する構成も考えられる。
以上説明したように、本実施例の交換機においては、外部装置を設けることなくポイント・ツー・マルチポイント接続を実現出来る。
次に説明する実施例は、交換機内においてセルと平行にポイント・ツー・マルチポイント接続に必要な情報を転送する方式である。
上述したように、ポイント・ツー・マルチポイント接続を実現するためには、セルをコピーする機能と、そのコピーされたセルのＶＰＩ／ＶＣＩ を付け替える機能が必要になる。そして、これらの機能は、セル単位で処理される。
図８４４は、スイッチ内でのセルのフォーマットを示す図である。同図に示すように、セルは、スイッチ内において、タグ情報、ヘッダ、およびペイロードから構成され、８ビットパラレル形式で処理される。タグ情報は、交換機内のルーティング情報などを含み、交換機への入口において各セルのＶＰＩ／ＶＣＩ に従って付加される。スイッチ内では、セルの制御（ルーティング制御、コピー指示など）は、このタグ情報のみが関与する。本実施例の方式では、交換機内において、上記構成のセルと平行にポイント・ツー・マルチポイント接続のための制御情報を転送し、９ビットパラレル形式で処理を行うものである。
図８４５は、本実施例の交換機の構成図である。
ＵＮＩ／ＮＮＩ （ユーザ・ネットワーク・インタフェイスまたはネットワーク・ネットワーク・インタフェイス）を介して転送されるセルは、各回線毎に設けられているラインインタフェイス部１において終端される。ＶＰＩ／ＶＣＩ 変換部（ＶＣＣＴ）２は、入力セルのＶＰＩ／ＶＣＩ を書き換える。多重部ＭＵＸ ３は、複数の回線から入力されたセルを多重する。スイッチ４は、８×８構成のバッファ型スイッチである。分離部ＤＭＵＸ５は、スイッチ４から出力されたセルを所定のラインインタフェイス部１に分配する。
図８４６は、ポイント・ツー・マルチポイント接続のための制御情報の構成例を示す図である。
ポイント・ツー・マルチポイント接続用制御情報は、スイッチング用ビットマッププ、ＤＭＵＸ用ビットマップ、加入者ＩＤを有する。スイッチング用ビットマップは、スイッチが８×８構成であるので、８ビットの情報である。また、ＤＭＵＸ用ビットマップは、ここでは、分離部ＤＭＵＸ５によって分配されるライン数が１６であることを想定しており、１６ビットが割り当てられている。さらに、加入者ＩＤは、転送先加入者を識別する情報であり、８ビットが割り当てられている。
上記構成のポイント・ツー・マルチポイント接続用制御情報は、入力セルのヘッダに格納されているＶＰＩ／ＶＣＩ に対応づけられてＶＰＩ／ＶＣＩ 変換部（ＶＣＣＴ）２に設定されている。この設定は、呼の設定時に行われる。ポイント・ツー・ポイント接続の場合は、設定しなくてもよい。そして、ＶＰＩ／ＶＣＩ 変換部（ＶＣＣＴ）２は、入力セルにタグ情報を付加してスイッチへ転送するときに、そのセルに平行にポイント・ツー・マルチポイント接続用制御情報を転送する。セルとポイント・ツー・マルチポイント接続用制御情報との間では同期が確立されており、９ビットパラレル形式で転送される。
本実施例のポイント・ツー・マルチポイント接続では、大きく分けて以下の２つの機能を有する、
▲１▼ スイッチ部およびＤＭＵＸ部でのコピー機能
▲２▼ ラインインタフェイス部でのコピー機能およびＶＰＩ／ＶＣＩ 付替え機能
まず、スイッチ部でのコピー機能について説明する。セルが交換機に入力されると、図８４５に示すＶＰＩ／ＶＣＩ 変換部（ＶＣＣＴ）２においてタグ情報が付加されるが、このタグ情報の中には、そのセルがポイント・ツー・ポイント接続用セルであるのか、ポイント・ツー・マルチポイント接続用セルであるのかを示す情報がＣビット情報として設定されている。このＣビット情報が”０” であれば、ポイント・ツー・ポイント接続であるとみなし、交換機内でセルに付加されるタグ情報内に設定されているルーティング情報に従ってセルは処理される。
図８４７（ａ） は、スイッチのバッファ構成を示す図であり、図８４７（ｂ） は、ポイント・ツー・マルチポイント接続用制御情報内のスイッチング用ビットマップの例である。
Ｃビット情報が”１” であれば、ポイント・ツー・マルチポイント接続であるとみなし、交換機内でセルに平行に転送されるポイント・ツー・マルチポイント接続用制御情報が参照される。スイッチ部では、スイッチング用ビットマップが参照される。ここで、上記Ｃビット情報が”１” に設定されているセルが入力ハイウェイ１からスイッチに入力し、そのときのスイッチング用ビットマップが図８４７（ｂ） に示す状態であるとする。この場合、セルはバッファ１２、１３、１５、１６に書き込まれる。したがって、入力ハイウェイ１から入力されたセルは、出力ハイウェイ２、３、５、６へ出力される。このようにして、スイッチ部においてセルコピー機能が実現される。なお、ＤＭＵＸ部におけるコピー機能も同じ原理である。
次に、ラインインタフェイス部でのコピー機能およびＶＰＩ／ＶＣＩ 付替え機能について説明する。
ラインインタフェイス部１は、Ｃビットが”１” であるセルを受信すると、ポイント・ツー・マルチポイント接続であるとみなし、ポイント・ツー・マルチポイント接続用制御情報内の加入者ＩＤを取り出す。ラインインタフェイス部１には加入者ＩＤをキーとして検索するテーブルが設けられている。このテーブルには加入者ＩＤに対して、セルコピー数およびそのコピーによって生成される各セルに付与するＶＰＩ／ＶＣＩ を設定してある。そして、ラインインタフェイス部１は、上記取り出した加入者ＩＤを用いてテーブルをアクセスし、コピー処理およびＶＰＩ／ＶＣＩ 付替え処理を行う。
ポイント・ツー・マルチポイント接続に係わる交換機のソフトウェアの処理を示す。交換機のソフトウェアは、パスの設定要求（呼の設定要求）に際して、ポイント・ツー・マルチポイント接続要求を受けると、図８４５に示すＶＰＩ／ＶＣＩ 変換部（ＶＣＣＴ）２において、そのパスに対して割り当てるＶＰＩ／ＶＣＩ に対応づけてＣビットを”１” に設定する。また、上記パスの設定において転送先加入者ＩＤが指定されるので、交換機のソフトウェアは、その指定に従ってコピー数およびそのコピーによって生成される各セルに設定するＶＰＩ／ＶＣＩ をラインインタフェイス部１が有するテーブルに書き込む。
交換機にセルが入力されると、上記交換機のソフトウェアによって設定された情報に従って上述のハードウェアがポイント・ツー・マルチポイント接続を実行する。
上記構成により、スイッチの外部にセルコピーなどを行う装置を設けることなく、スイッチ内部でポイント・ツー・マルチポイント接続を実現できる。また、交換機内で、ポイント・ツー・マルチポイント制御用情報をタグ情報としてではなく、セルに平行に転送するので、スループットが低下することもない。
図８４８は、本発明に関連する他の特徴的構成を示す図である。同図では、発信端末１が、ＡＴＭ 交換機２を介して送信先端末４ー１〜４ー５へデータをマルチキャスト転送する例を示している。
発信端末１は、マルチキャスト接続を行う場合、転送データ（以下、セルとする）をマルチキャスト装置６へ転送する。すなわち、発信端末１は、送信先アドレスをマルチキャスト装置６としてセルをＡＴＭ 交換機２へ送出する。ＡＴＭ 交換機２は、その送信先アドレスに従ってパス５を設定し、そのパス５を介してセルをマルチキャスト装置６へ転送する。このとき、発信端末１とマルチキャスト装置６との間の伝送路、すなわち回線３およびパス５では、１：１接続と同じ通信状態である。
マルチキャスト装置６は、発信端末１が送出したセルを受信すると、まず、そのセルを送信先端末４ー１へ転送する。すなわち、マルチキャスト装置６は、上記セルの送信先アドレスを送信先端末４ー１としてそのセルをＡＴＭ 交換機２へ送出する。ＡＴＭ 交換機２は、その送信先アドレスに従ってパス７ー１を設定し、そのパス７ー１を介してセルを送信先端末４ー１へ転送する。
つづいて、マルチキャスト装置６は、同様に、発信端末１が送出したセルを、順番に送信先端末４ー２〜４ー５へ転送する。このとき、ＡＴＭ 交換機２内では、それぞれパス７ー２〜７ー５が設定される。
マルチキャスト装置６は、交換局内に設けられ、ユーザからのマルチキャストサービス要求ごとに転送先情報等が設定される。複数のマルチキャストサービスを処理する。
マルチキャスト装置６は、上述のように、コピー機能を有し、Ｎ個の送信先端末（図８４８では、５端末）にそれらコピーされたセルを分配するときに、そのセル転送を１送信先端末ごとに順次行う。このため、ＡＴＭ 交換機２において占有されるリソース量は、１：１接続の場合と同じである。
図８４９は、本実施例のマルチキャスト接続をビデオ配信サービスに適用した例である。同図では、ビデオサーバ１１に格納されているビデオデータを加入者端末２０ー１〜２０ー３へ配信する例を示している。
コントローラ１２は、ビデオを制御するとともにビデオ信号をＢ−ＩＳＤＮアダプタ１３へ転送する。Ｂ−ＩＳＤＮアダプタ１３は、コントローラ１２から転送されるビデオ信号を、加入者線インタフェイス１４のプロトコルに従ってネットワークインタフェイス装置１５に渡す。
ネットワークインタフェイス装置１５は、ビデオ信号を含む転送データを交換機１６の処理形式のデータに変換する。ここでは、交換機１６をＡＴＭ 交換機として説明する。この場合、ネットワークインタフェイス装置１５は、ビデオ信号を含む転送データをＡＴＭ セルに変換する。そして、ネットワークインタフェイス装置１５は、転送先アドレスとしてマルチキャスト装置３０を示すＶＰＩ／ＶＣＩ を各セルに設定し、それらセルを交換機１６へ送出する。マルチキャスト装置３０を示すＶＰＩ／ＶＣＩ は、後述説明するように、コントローラ２７から通知される。
交換機１６は、上記セルを受信すると、そのセルに設定されているＶＰＩ／ＶＣＩ に従って、ネットワークインタフェイス装置１５とマルチキャスト装置３０との間を接続するパス１７を設定し、そのパス１７を介してセルを転送する。
図８５０は、マルチキャスト装置３０の構成図である。
ＶＰＩ／ＶＣＩ 変換テーブル３１は、マルチキャスト接続を要求する呼の設定時に書き込まれる。たとえば、ビデオサーバ１１に格納されているビデオデータを加入者端末２０ー１〜２０ー３へマルチキャスト配信するような呼の接続要求があった場合は、まず、コントローラ２７が、ネットワークインタフェイス装置１５とマルチキャスト装置３０との間を接続するパス（パス１７）を指定するＶＰＩ／ＶＣＩ （ＶＰＩ／ＶＣＩ １７）求める。そして、コントローラ２７は、このＶＰＩ／ＶＣＩ １７をネットワークインタフェイス装置１５に通知するとともに、ＶＰＩ／ＶＣＩ 変換テーブル３１上にＶＰＩ／ＶＣＩ １７のための領域を確保する。
つづいて、コントローラ２７は、マルチキャスト装置３０とネットワークインタフェイス装置２３ー１〜２３ー３との間を接続するパス（パス２２ー１，２２ー２，２２ー３）を指定するＶＰＩ／ＶＣＩ （ＶＰＩ／ＶＣＩ １，ＶＰＩ／ＶＣＩ ２，ＶＰＩ／ＶＣＩ ３）求める。そして、ＶＰＩ／ＶＣＩ 変換テーブル３１上にＶＰＩ／ＶＣＩ １７のための確保した領域にそれらＶＰＩ／ＶＣＩ １〜３を書き込む。
マルチキャスト装置３０がセルを受信したときの動作を説明する。ネットワークインタフェイス装置１５から交換機１６を介して転送されてきたセルは、いったん受信部３２に格納される。制御部３３は、受信部３２に格納されているセルに設定されているＶＰＩ／ＶＣＩ を用いてＶＰＩ／ＶＣＩ 変換テーブル３１を検索する。ここでは、入力セルに設定されているＶＰＩ／ＶＣＩ がＶＰＩ／ＶＣＩ １７であるので、出力用ＶＰＩ／ＶＣＩ としてＶＰＩ／ＶＣＩ １，ＶＰＩ／ＶＣＩ ２，ＶＰＩ／ＶＣＩ ３が取り出される。これらの出力用ＶＰＩ／ＶＣＩ は、ＶＰＩ／ＶＣＩ 付与部３４に渡される。また、制御部３３は、上記取り出したＶＰＩ／ＶＣＩ から、送信先加入者数を認識する。
つづいて、コピー部３５は、制御部３３からの指示に従って受信部３２に格納されているセルをコピーして出力バッファ３６に書き込む。このとき、ＶＰＩ／ＶＣＩ 付与部３４は、コピー部３５においてコピーされたセルに「ＶＰＩ／ＶＣＩ １」を設定する。さらに、コピー部３５において、受信部３２に格納されているセルが２つコピーされ、それらのセルにはそれぞれ「ＶＰＩ／ＶＣＩ ２」および「ＶＰＩ／ＶＣＩ ３」が設定されて出力バッファ３６に書き込まれる。
制御部３３は、まず「ＶＰＩ／ＶＣＩ １」が設定されているセルを交換機２１へ転送する。交換機２１は、セルフルーティングモジュールから構成されるＡＴＭ 交換機であり、このセルを受信すると、マルチキャスト装置３０とネットワークインタフェイス装置２３ー１との間を接続するパス２２ー１を確立する。したがって、ビデオサーバ１１から読み出されたビデオデータは、パス２２ー１を介してネットワークインタフェイス装置２３ー１へ転送される。そして、ネットワークインタフェイス装置２３ー１が受信したデータは、Ｂ−ＩＳＤＮアダプタ２４、コントローラ２５を介して加入者端末２０ー１に転送される。
制御部３３は、同様に、「ＶＰＩ／ＶＣＩ ２」および「ＶＰＩ／ＶＣＩ ３」が設定されているセルを次々と交換機２１へ転送する。交換機２１は、それらのセルを受信すると、ＶＰＩ／ＶＣＩ 値に従ってパス２２ー２および２２ー３を確立する。そして、「ＶＰＩ／ＶＣＩ ２」および「ＶＰＩ／ＶＣＩ ３」が設定されているセルは、それぞれパス２２ー２および２２ー３を介して転送され、加入者端末２０ー２および２０ー３へ到達する。
ところで、コントローラ２７は、ＣＡＣ （Ｃｏｎｎｅｃｔｉｏｎ Ａｄｍｉｓｓｉｏｎ Ｃｏｎｔｒｏｌ：コネクション受付制御）機能により、交換機１６および２１の使用状態を認識している。制御３３は、コントローラ２７から交換機１６および２１の使用状態に関する通知を受ける。交換機２１が輻輳状態であれば、制御部３３は、出力バッファ３６からのセル読出し処理を停止する。このような構成とすると、交換機２１の輻輳状態が継続した場合には、出力バッファ部３６においてセル廃棄が発生する可能性があるが、交換機全体の輻輳状態を早く回復させることができる。
以上説明したように、上記構成のマルチキャスト接続方式によれば、データ送信元では送信先の数とは無関係に１：１接続と同じデータ量のみを送出すればよいので、送信元端末の負担が減るとともに、送信元端末と交換機との間の回線および交換機内の使用率が低下する。したがって、この構成によって未使用状態となるハードウェア資源（上記回線および交換機）を他のサービスに割り当てることができる。
また、従来の交換機を用いてマルチキャスト接続サービスを行う場合には、上記マルチキャスト装置を設けるのみで実現可能である。ＡＴＭ 交換機は、ハードウェア構成への依存度が高いので、交換機自体の設計変更なしでマルチキャスト接続サービスを実現できることは大きなメリットである。
図８５１は、交換機備付けの多者通話トランクを用いて多者通話を行うときのシステム構成図である。
集線装置１に収容される加入者Ａ、集線装置２に収容される加入者ＢおよびＣが３者通話を行う。この３者通話は、音声および画像を用いたテレビ電話会議である。集線装置１および２は、それぞれホスト交換機３に接続されている。ホスト交換機３は、セルフルーティングスイッチ構成のＡＴＭ 交換機であり、各セルのＶＰＩ／ＶＣＩ に従ってパスが設定される。多者通話トランク４は、たとえば交換局内においてホスト交換機３に接続され、各加入者からセル形式で転送されてきた画像・音声データをそのセルのＶＰＩ／ＶＣＩ に基づいて編集・合成する。そして、転送先の加入者を示すＶＰＩ／ＶＣＩ を設定したセルに編集・合成したデータを乗せてホスト交換機３に送出する。この多者通話トランク４は、１つの多者通話ごとに１つ使用される。
加入者Ａと多者通話トランク４との間は、ＶＰＩ／ＶＣＩ ＝”ｘａ”によって指定される双方向仮想パス５によって接続されている。また、加入者ＢおよびＣと多者通話トランク４との間は、それぞれＶＰＩ／ＶＣＩ ＝”ｘｂ”およびＶＰＩ／ＶＣＩ ＝”ｘｃ”によって指定される双方向仮想パス６および７によって接続されている。
上記構成において、加入者Ａ，Ｂ，Ｃが３者通話を行うときには、各加入者からの送信データはいったん多者通話トランク４へ転送され、多者通話トランク４において編集された後に転送先加入者へ送られる。このように、上記構成のシステムでは、交換機側の機能により多者通話サービスが提供される。
図８５２は、加入者回線上の多端子端末を用いて多者通話を行うときのシステム構成図である。
図８５２に示すシステムでは、加入者Ａ，Ｂ，Ｃが３者通話を行うとき、多端子端末１１を利用する。多端子端末１１は、加入者回線を介して集線装置１に収容されている。加入者Ａと多端子端末１１との間は、ＶＰＩ／ＶＣＩ ＝”ｙｄ”によって指定される双方向仮想パス１２によって接続されている。また、加入者ＢおよびＣと多端子端末１１との間は、それぞれＶＰＩ／ＶＣＩ ＝”ｙｅ”およびＶＰＩ／ＶＣＩ ＝”ｙｆ”によって指定される双方向仮想パス１３および１４によって接続されている。
多端子端末１１は、複数のＶＰＩ／ＶＣＩ によって指定される複数の仮想パスを介して転送されるデータを同時に処理することができ、各加入者からセル形式で転送されてきた画像・音声データをそのセルのＶＰＩ／ＶＣＩ に基づいて編集・合成する。そして、転送先の加入者を示すＶＰＩ／ＶＣＩ を設定したセルに編集・合成したデータを乗せてホスト交換機３に送出する。このように、上記構成のシステムでは、加入者回線上に設けた端末により多者通話が提供される。
以下、図８５１または図８５２に示すシステムにおける多者通話サービスの処理手順を説明する。
図８５３は、図８５１に示すシステムにおける３者通話サービスの処理フローチャートである。ここでは、加入者Ａと加入者Ｂとの間の２者通話状態において加入者Ｃを呼び出して３者通話状態へ移行するときの手順を示す。
加入者Ａと加入者Ｂとの間は、所定のＶＰＩ／ＶＣＩ （たとえば、ＶＰＩ／ＶＣＩ ＝”ａｂ”）で接続されている。このような２者通話状態で、加入者Ａまたは加入者Ｂのうちの一方が、予め決められている手順に従って、加入者Ｃを指定して３者通話要求を発行する。
ホスト交換機３は、この３者通話要求を受け取ると、未使用の多者通話トランク４があれば、加入者Ｃを呼び出す。（ステップＳ１，Ｓ２）
ホスト交換機３は、加入者Ｃから応答を受け取ると、その旨を多者通話トランク４へ通知する。（ステップＳ３）
任意の加入者と多者通話トランク４とを接続するためのＶＰＩ／ＶＣＩ が多者通話トランク４に対して予め所定数だけ割り当てられている。そして、ホスト交換機３は、各加入者Ａ，Ｂ，Ｃと多者通話トランク４との間のパスを指定するＶＰＩ／ＶＣＩ として、ＶＰＩ／ＶＣＩ ＝”ｘａ”、”ｘｂ”、”ｘｃ”を選択する。このとき「接続中加入者数」として、「３」を設定する。（ステップＳ４，５）
また、ホスト交換機３は、上記ステップＳ３において加入者Ｃの応答を受け取ると、いったん加入者Ａと加入者Ｂとの間のパスを切断する。そして、各加入者Ａ，Ｂ，Ｃと多者通話トランク４との間のパス５，６，７を確立する。（ステップＳ６，７）
以後、各加入者Ａ，Ｂ，Ｃから送出されるセルは、いったん多者通話トランク４へ転送され、そこで編集などされた後に送信先加入者へ転送される。このようにして２者通話状態から３者通話状態に移行する。このとき、多者通話トランク４から送出される画像および音声のデータが、１加入者分の帯域と同等かまたはそれ以下であれば、３者通話への移行時に帯域のチェックをする必要はない。
図８５４は、図８５１に示すシステムにおける多者通話サービスの処理フローチャートである。ここでは、３者またはそれ以上の加入者による通話状態においてさらに多の加入者を呼び出すときの手順を示す。
多者通話状態において、通話中の加入者の中のいずれかの加入者が、ｎ人目の加入者（加入者Ｎ）を多者通話に加えることを要求する。ホスト交換機３は、上記要求を受け取ると、その値「ｎ」が、多者通話トランク４の利用可能人数以下であるかを調べる。すなわち、多者通話トランク４は、多者通話を行える人数に上限があるので、その上限値を越えていないかどうか判断する。（ステップＳ１１，Ｓ１２）
多者通話を行える人数の上限値を越えていれば、上記要求を受け付けない場合の処理を実行する。（ステップＳ１３）
多者通話を行える人数の範囲内であれば、ホスト交換機３は、加入者Ｎを呼び出す。そして、加入者Ｎからの応答を受信すると、各加入者Ｎと多者通話トランク４との間のパスを指定するＶＰＩ／ＶＣＩ を選択する。このとき「接続中加入者数」を更新する。すなわち、「ｎ」を設定する。この後、各加入者Ｎと多者通話トランク４との間のパスを確立する。以降、ｎ者通話状態となる。（ステップＳ１４〜Ｓ１８）
図８５５は、グループ識別番号を用いた多者通話サービスの処理フローチャートである。ここでは、図８５１に示すシステムにおいて、任意の加入者（加入者Ｄ）が多者通話を要求する場合を説明する。また、この多者通話サービスは、予め契約してある特定加入者によるグループ内で行われるものであり、グループ毎にグループ識別番号が設定されている。なお、多者通話トランク４は、１つのグループによる多者通話に対して１つ割り当てられる。
ホスト交換機３は、多者通話サービスを要求する特番およびグループ識別番号を加入者から受信すると、そのグループ識別番号によって指定されるグループにおいて多者通話が行われている最中かどうかを判断する。（ステップＳ２１、Ｓ２２）
上記グループの多者通話が行われていることろであれば、その多者通話サービスを提供している多者通話トランク４認識し、現在多者通話をしている加入者の数にもう１人通話者を加えた場合に、多者通話トランク４の利用可能人数を越えないかどうか調べる。（ステップＳ２３）
利用可能人数以内であれば、ステップＳ２６へ進む。利用可能人数を越えていれば、上記要求を受け付けない場合の処理を実行する。（ステップＳ２４）
また、ステップＳ２２において、上記グループの多者通話が行われていないと判断された場合には、未使用状態にある多者通話トランク４を獲得し、ステップＳ２６へ進む。（ステップＳ２５）
ホスト交換機３は、上記ステップＳ２１で多者通話を要求した加入者Ｄと多者通話トランク４との間のパスを指定するＶＰＩ／ＶＣＩ を選択する。このとき「接続中加入者数」を更新する。そして、加入者Ｄと多者通話トランク４との間のパスを確立する。このようにして、任意の加入者が特定グループの多者通話に参加できる。（ステップＳ２６〜Ｓ２８）
図８５６は、図８５２に示すシステムにおける３者通話サービスの処理フローチャートである。このシステムでは、加入者回線上に設けられた多端子端末１１と各加入者との間のパスを確立するが、その処理手順は、基本的に図８５３で説明した手順と同じである。
図８５７は、図８５２に示すシステムにおける多者通話サービスの処理フローチャートである。このシステムでは、加入者回線上に設けられた多端子端末１１と新たに呼び出された加入者との間のパスを確立するが、その処理手順は、基本的に図８５４で説明した手順と同じである。
図８５８は、図８５１に示すシステムにおけるコールウェイティングサービスの処理フローチャートである。ここでは、加入者Ａと加入者Ｂとの間で２者通話をしているときに、加入者Ｃ（第３者）が加入者Ａに対して接続要求をした場合を説明する。
ホスト交換機３は、加入者Ａと加入者Ｂとの間で２者通話状態において加入者Ｃから加入者Ａへの接続要求を受け取ると、多者通話トランク４が使用できる範囲のＶＰＩ／ＶＣＩ を選択し、加入者ＡおよびＣと多者通話トランク４との間にそれぞれ新たな仮想パスを設定する。（ステップＳ３１〜Ｓ３３）
ホスト交換機３は、第３者からの接続要求を受信したことを加入者Ａに通知する。これに対して加入者Ａは、第３者（加入者Ｃ）との通話を行った後に再び加入者Ｂと通話するか否かを選択する。
ホスト交換機３は、第３者との通話後に再び加入者Ｂと通話するという要求を受けた場合には、加入者Ｂを待機状態とし、加入者Ａと加入者Ｃとの間を多者通話トランク４を介して接続する。（ステップＳ３４〜Ｓ３８）
ホスト交換機３は、加入者Ａと加入者Ｃとの間の通話終了要求を加入者Ａまたは加入者Ｃから受け取ると、加入者ＡおよびＣと多者通話トランク４との間にそれぞれ設定した仮想パスを解放し、加入者Ａと加入者Ｂとの間を再度接続する。（ステップＳ３９〜４１）
ホスト交換機３は、第３者との通話後に加入者Ｂとは通話しないという要求を受けた場合には、加入者Ｂを切断する。そして、加入者ＡおよびＣと多者通話トランク４との間にそれぞれ設定した仮想パスを解放し、加入者Ａと加入者Ｃとの間を直接接続する。（ステップＳ３４，４２，４３）
図８５９は、図８５１に示すシステムにおける呼転送サービスの処理フローチャート（その１）である。ここでは、加入者Ａと加入者Ｂとの間で２者通話をしているときに、加入者Ａが加入者Ｂと加入者Ｃ（第３者）とを接続させる場合を説明する。
ホスト交換機３は、加入者Ａから呼転送要求および加入者Ｃを示す呼転送先情報を受け取ると、多者通話トランク４が使用できる範囲のＶＰＩ／ＶＣＩ を選択し、加入者ＢおよびＣと多者通話トランク４との間にそれぞれ新たな仮想パスを設定する。（ステップＳ５１〜Ｓ５４）
ホスト交換機３は、加入者Ｃを呼び出し、加入者Ｃからの応答があれば、加入者Ｂと加入者Ｃとの間を多者通話トランク４を介して接続する。（ステップＳ５５，Ｓ５６）
図８６０は、図８５１に示すシステムにおける呼転送サービスの処理フローチャート（その２）である。
上記図８５９に示したステップＳ５１〜５５に続いて、呼の転送者である加入者Ａから切断要求を受け取ると、ホスト交換機３は、加入者およびＣと多者通話トランク４との間にそれぞれ設定した仮想パスを解放し、加入者Ｂと加入者Ｃとの間を直接接続する。（ステップＳ６１〜Ｓ６３）
上記図８５９または図８６０に示す方式により、たとえば、加入者Ｂから加入者Ａへの呼を加入者Ｃへ転送することができる。
図８６１は、図８５１に示すシステムにおけるポイント・ツー・マルチポイント接続サービスの処理フローチャートである。ここでは、加入者Ａ（情報提供加入者）に対して加入者ＢおよびＣがアクセスする場合を説明する。
ホスト交換機３は、加入者Ａからポイント・ツー・マルチポイント接続要求を受け取ると、多者通話トランク４が使用できる範囲内でＶＰＩ／ＶＣＩ を選択し、加入者Ａと多者通話トランク４との間の仮想パスを設定する。（ステップＳ７１，Ｓ７２）
続いて、ホスト交換機３は、加入者ＢおよびＣから加入者Ａへの接続要求を受け取ると、多者通話トランク４が使用できる範囲内で２つのＶＰＩ／ＶＣＩ を選択し、加入者ＢおよびＣと多者通話トランク４との間にそれぞれ仮想パスを設定する。以降、多者通話トランク４を介してポイント・ツー・マルチポイント通話が行われる。（ステップＳ７３〜Ｓ７５）
なお、加入者Ａから加入者ＢおよびＣに対してマルチキャスト転送を行うことも可能である。この場合、ステップＳ７３において、加入者Ａが接続先情報として加入者ＢおよびＣを指定する。
図８６２〜図８６５は、図８５２に示すシステムにおける各種サービスの処理フローチャートであり、それぞれ図８５８〜図８６１に対応する。図８６２〜図８６５に示すシステムでは、多端子端末１１が仮想パスの処理を行う。
以上説明したように、上記実施例によれば、交換機に対して設けられた多者通話トランクまたは加入者回線上に設けられた多端子端末により、多者通話サービス、コールウェイティング、転送サービス等のサービスを提供することが可能となる。
次に、本発明に関連する他の特徴的構成について説明する。この構成は、「発明が解決しようとする課題」の項において前述した、より具体的な第１８の課題に対応する。
以下に説明する実施例では、交換機内装置が処理する回線に関する情報の収集と、障害発生時の交換機内装置の安全な変更を実現する。
図８６６は、本実施例が前提とするＡＴＭ 交換機の構成図である。特には図示しない加入者端末からから送出されたＡＴＭ セルは、端末装置１及び共通装置２を介して通話路スイッチ（ＳＷ）３で交換される。端末装置１及び共通装置２は、１つ以上の回線を処理する通話路系装置である。
図８６７は、本実施例のブロック図である。この図において、加入者データ管理部４、サービス管理部５、回線接続制御部６、装置管理制御部７、入出力装置管理部８、及び回線接続管理部９は、図８６６に示されるＡＴＭ 交換機システムを制御する特には図示しない中央プログラムが実行する制御プログラム又はファームウエアの機能として実現されている。
端末装置１及び共通装置２は、図８６６に示されるものと同じである。
また、主記憶装置１４には、使用状況表１１、装置サービス管理表１２、及び管理情報表１３が記憶される。使用状況表１１は、回線接続制御部６によってアクセスされ、そこには、回線毎に、その使用状況とその使用帯域が登録される。装置サービス管理表１２は、回線接続管理部９によってアクセスされ、端末装置１又は共通装置２毎に設けられ、それぞれには、各端末装置１又は共通装置２が使用するサービスが登録される。管理情報表１３は、サービス管理部５によってアクセスされ、そこには、加入者が使用する回線の識別情報（ＶＰＩ／ＶＣＩ ）と、その回線を処理する端末装置１又は共通装置２の装置番号と、優先・非優先の情報が登録される。
上述の構成において実行される、通常の回線接続処理について、図８６８の動作フローチャートに基づいて説明する。以下の説明において、参照記号Ｓ１〜Ｓ１１は、図８６８の動作フローチャートの各ステップを参照するものである。
まず、加入者データ管理部４は、特には図示しない加入者端末から回線の接続依頼を受信する（Ｓ１）。
加入者データ管理部４は、その接続依頼に基づいてサービス種別を判定し（Ｓ２）、判定したサービス種別に対応するサービス管理部５に対して、回線接続要求を出力する。そのサービス管理部５は、その回線接続要求を回線接続制御部６に転送する（Ｓ３）。
回線接続制御部６は、上記回線接続要求に対応する各端末装置１又は各共通装置２を管理する各装置管理制御部７に対して、それらが管理する各端末装置１又は各共通装置２の状況を問い合せる（Ｓ４、Ｓ５）。
その結果、何れの装置管理制御部７も使用可能状態を返答しなかった場合、上記回線接続要求はリジェクトされる。
一方、何れかの装置管理制御部７が使用可能状態を返答した場合、回線接続制御部６は、更に、上記回線接続要求に対応する要求帯域と、その装置管理制御部７が管理する端末装置１又は共通装置２が使用している回線（ＶＰＩ／ＶＣＩ により規定される仮想的な回線）の状況とを比較することにより（Ｓ６）、その端末装置１又は共通装置２が上記要求帯域を要求する回線（要求回線）を受け付けることができるか否かを判定する（Ｓ７）。
その端末装置１又は共通装置２が上記要求回線を受け付けることができなければ、上記回線接続要求はリジェクトされる。
その端末装置１又は共通装置２が上記要求回線を受け付けることができれば、回線接続制御部６は、上記装置管理制御部７を介してそれが管理する端末装置１又は共通装置２に上記要求回線に対応するＶＰＩ／ＶＣＩ を設定することにより、上記要求回線を上記端末装置１又は共通装置２に接続する（Ｓ８）。
その後、回線接続制御部６は、主記憶装置１４上の使用状況表１１に、設定した回線と、その使用帯域を登録する（Ｓ９）。図８７２に、ＡＴＭ 交換機内の具体的な端末装置１、共通装置２と、主記憶装置１４上の使用状況表１１の例が示されている。ここで、ＬＬＰ−Ａ 及びＬＬＰ−Ｂ 等はラインプロセッサ、ＳＨＥＬＦ−Ａ１、ＳＨＥＬＦ−Ｂ１、及びＳＨＥＬＦ−Ｂ２等は回線集線装置であり、何れも図８６６又は図８６７の共通装置２に対応している。また、Ｔ１及びＴ２等は回線終端装置であり、何れも図８６６又は図８６７の端末装置１に対応している。更に、ＳＷは通話路スイッチであり、図８６６又は図８６７のＳＷ３に対応している。
上述の例からわかるように、使用状況表１１には、回線毎に、その使用状況とその使用帯域とが登録される。
次に、回線接続制御部６は回線を接続した端末装置１又は共通装置２の装置番号を、前記回線接続要求を出力したサービス管理部５に通知する。
この通知に基づいて、サービス管理部５は、加入者が使用する回線の識別情報（ＶＰＩ／ＶＣＩ ）と、その回線を処理する装置の装置番号（ｐｏｉｎｔ ）と、優先・非優先の情報（後述する）を、そのサービス管理部５が管理する主記憶装置１４上の管理情報表１３に登録する（Ｓ１０）。管理情報表１３の例は、図８７２に示されている。
更に、サービス管理部５は、それ自身が管理するサービスの情報と、回線接続制御部６から通知された端末装置１又は共通装置２の装置番号を、回線接続管理部９に通知する。この通知に基づいて、回線接続管理部９は、通知された装置番号に対応する主記憶装置１４上の装置サービス管理表１２（図８７２参照）に、通知されたサービスを登録する（Ｓ１１）。
次に、図８６６又は図８６７に示される構成において実行される、装置障害の発生時における通知処理について、図８６９の動作フローチャートに基づいて説明する。以下の説明において、参照記号Ｓ１２〜Ｓ１６は、図８６９の動作フローチャートの各ステップを参照するものである。
まず、装置管理制御部７は、それが管理する端末装置１又は共通装置２から、障害を検出した旨を示す通知を受信すると（Ｓ１２）、その通知を回線接続管理部９に転送する。
回線接続管理部９は、通知された装置番号に対応する主記憶装置１４上の装置サービス管理表１２を確認することにより、障害が検出された端末装置１又は共通装置２が関わっているサービスを検出する（Ｓ１３）。
この結果、回線接続管理部９は、検出した各サービスを管理する各サービス管理部５に、装置管理制御部７から通知された端末装置１又は共通装置２における障害の検出を通知する（Ｓ１４）。
回線接続管理部９から障害の検出を通知されたサービス管理部５は、通知された端末装置１又は共通装置２を使用している回線の識別情報（ＶＰＩ／ＶＣＩ ）を、主記憶装置１４上の管理情報表１３（図８７２参照）から検索し、その検索結果を、障害が検出された上記端末装置１又は共通装置２に対応する装置管理制御部７に通知する（Ｓ１５）。
上述のＳ１４とＳ１５の処理は、Ｓ１３で回線接続管理部９が検出した、障害が検出された端末装置１又は共通装置２が関わっている各サービスに対応して、繰り返し実行される。
端末装置１又は共通装置２が関わっている各サービスに対応する各サービス管理部５から回線の識別情報（ＶＰＩ／ＶＣＩ ）を通知された装置管理制御部７は、それが管理する端末装置１又は共通装置２における障害の検出情報と、サービス管理部５から通知さた回線の識別情報（ＶＰＩ／ＶＣＩ ）を編集し、その編集結果を、入出力装置管理部８を介して入出力装置１０に送出する（Ｓ１６）。
次に、図８６６又は図８６７に示される構成において実行される、装置障害の発生時における自動回線接続切替え処理について、図８７０及び図８７１の動作フローチャートに基づいて説明する。以下の説明において、参照記号Ｓ１７〜Ｓ２７は図８７０の動作フローチャートの各ステップを参照し、参照記号Ｓ２８とＳ２９は図８７１の動作フローチャートの各ステップを参照するものである。
まず、装置管理制御部７は、それが管理する端末装置１又は共通装置２から、障害を検出した旨を示す通知を受信すると（Ｓ１７）、その通知を回線接続管理部９に転送する。
回線接続管理部９は、通知された装置番号に対応する主記憶装置１４上の装置サービス管理表１２を確認することにより、障害が検出された端末装置１又は共通装置２が関わっているサービスを検出する（Ｓ１８）。
この結果、回線接続管理部９は、検出した各サービスを管理する各サービス管理部５に、装置管理制御部７から通知された端末装置１又は共通装置２における障害の検出を通知する（Ｓ１９）。
回線接続管理部９から障害の検出を通知されたサービス管理部５は、まず、通知された端末装置１又は共通装置２が、自動回線接続切替えの対象である装置であることを確認する。その結果、そのサービス管理部５は、通知された端末装置１又は共通装置２を使用している回線の識別情報（ＶＰＩ／ＶＣＩ ）を、主記憶装置１４上の管理情報表１３（図８７２参照）から検索する（Ｓ２０）。
そして、サービス管理部５は、その検索した回線の接続変更要求を、回線接続制御部６に通知する（Ｓ２１）。
なお、この場合に、サービス管理部５は、管理情報表１３上で、優先・非優先の情報が設定されているものから優先的に検索し、その回線の接続変更要求を優先的に発行するように構成することも可能である。
この要求を受信した回線接続制御部６は、障害が検出された端末装置１又は共通装置２に対応する装置管理制御部７を介して、上記端末装置１又は共通装置２から上記要求された回線に対応するＶＰＩ／ＶＣＩ を削除することにより、上記要求回線を障害が検出された端末装置１又は共通装置２から切り離す。これと同時に、回線接続制御部６は、主記憶装置１４上の使用状況表１１から、上記要求回線とその使用帯域の登録を削除する。なお、使用帯域は、回線の接続変更要求に対応する要求帯域として保持される。更に、回線接続制御部６は、他の各端末装置１又は各共通装置２を管理する各装置管理制御部７に対して、それらが管理する各端末装置１又は各共通装置２の状況を問い合せる（Ｓ２２、Ｓ２３）。
その結果、何れの装置管理制御部７も使用可能状態を返答しなかった場合、上記回線の接続変更要求はリジェクトされ、回線は切断される。
一方、何れかの装置管理制御部７が使用可能状態を返答した場合、回線接続制御部６は、更に、上記回線の接続変更要求に対応する要求帯域と、その装置管理制御部７が管理する端末装置１又は共通装置２が使用している回線（ＶＰＩ／ＶＣＩ により規定される仮想的な回線）の状況とを比較することにより（Ｓ２４）、その端末装置１又は共通装置２が上記要求帯域を要求する回線（要求回線）を受け付けることができるか否かを判定する（Ｓ２５）。
その端末装置１又は共通装置２が上記要求回線を受け付けることができなければ、上記回線の接続変更要求はリジェクトされ、回線は切断される。
その端末装置１又は共通装置２が上記要求回線を受け付けることができれば、回線接続制御部６は、上記装置管理制御部７を介してそれが管理する端末装置１又は共通装置２に上記要求回線に対応するＶＰＩ／ＶＣＩ を設定することにより、上記要求回線を上記端末装置１又は共通装置２に接続する（Ｓ２６）。
その後、回線接続制御部６は、主記憶装置１４上の使用状況表１１に、設定した回線と、その使用帯域を再度登録する（Ｓ２７）。
次に、回線接続制御部６は回線を接続した端末装置１又は共通装置２の装置番号を、前記回線の接続変更要求を出力したサービス管理部５に通知する。この通知に基づき、サービス管理部５は、それが管理する主記憶装置１４上の管理情報表１３で、接続が変更される回線に対応するデータを検索し、そのデータから、障害が発生した端末装置１又は共通装置２の装置番号を削除すると共に、回線接続制御部６から通知された新たな端末装置１又は共通装置２の装置番号を登録する（Ｓ２８）。
更に、サービス管理部５は、それ自身が管理するサービスの情報と、回線接続制御部６から通知された新たな端末装置１又は共通装置２の装置番号を、回線接続管理部９に通知する。この通知に基づいて、回線接続管理部９は、通知された装置番号に対応する主記憶装置１４上の装置サービス管理表１２（図８７２参照）に、通知されたサービスを登録する（Ｓ２９）。また、回線接続管理部９は、障害が検出された端末装置１又は共通装置２に対応する主記憶装置１４上の装置サービス管理表１２（図８７２参照）から、上記通知を行ったサービス管理部５に対応するサービスの登録を削除する。
上述のＳ１９〜Ｓ２９の処理は、Ｓ１８で回線接続管理部９が検出した、障害が検出された端末装置１又は共通装置２が関わっている各サービスに対応して、繰り返し実行される。
次に、図８６６又は図８６７に示される構成において実行される、指定された端末装置１又は共通装置２に対する回線接続状況の出力処理につき説明する。
まず、入出力装置１０において、端末装置１又は共通装置２に対する回線接続状況の出力要求が指定される。
この回線接続状況出力要求は、入出力装置管理部８を介して、加入者データ管理部４に転送される。加入者データ管理部４は、指定された端末装置１又は共通装置２の装置番号を、回線接続管理部９に通知する。
回線接続管理部９は、通知された装置番号に対応する主記憶装置１４上の装置サービス管理表１２を確認することにより、回線接続状況出力要求が指定された端末装置１又は共通装置２が関わっているサービスを検出する。
この結果、回線接続管理部９は、検出した各サービスを管理する各サービス管理部５に、指定された端末装置１又は共通装置２に対応する回線接続状況の出力を指示する。
この指示を受けたサービス管理部５は、指定された端末装置１又は共通装置２を使用している回線の識別情報（ＶＰＩ／ＶＣＩ ）を、主記憶装置１４上の管理情報表１３（図８７２参照）から検索し、その検索結果を加入者データ管理部４に通知する。
加入者データ管理部４は、上記回線接続状況出力要求に対応する全てのサービス管理部５から、指定された端末装置１又は共通装置２を使用している回線の識別情報（ＶＰＩ／ＶＣＩ ）を収集した後、その収集結果を、入出力装置管理部８を介して入出力装置１０に送出する。
次に、図８６６又は図８６７に示される構成において実行される、指定された端末装置１又は共通装置２に対する回線接続切替え処理について説明する。
まず、入出力装置１０において、端末装置１又は共通装置２に対する回線の接続切替え要求が指定される。
この回線接続切替え要求は、入出力装置管理部８を介して、加入者データ管理部４に転送される。加入者データ管理部４は、指定された端末装置１又は共通装置２の装置番号を、回線接続管理部９に通知する。
これ以降の処理は、前述した図８７０のＳ１８以降の処理と同様である。
但し、他の端末装置１又は共通装置２への切替えが成功しなかった場合は、回線接続切替え要求はリジェクトされ、要求が出される前の状態が維持される。
以上説明した図８６６又は図８６７に示される構成を有する実施例において、装置障害の発生時に自動回線接続切替え処理を実行するか、装置障害の発生時にその旨が入出力装置１０に通知されそれに対して保守者が入出力装置１０から端末装置１又は共通装置２を指定して回線接続切替え処理を実行するかが、端末装置１又は共通装置２毎に予め設定されておくように構成することもできる。
次に、本発明に関連する他の特徴的構成について説明する。この構成は、「発明が解決しようとする課題」の項において前述した、より具体的な第１９の課題に対応する。
以下に説明する実施例では、回線上で障害が検出された場合に、帯域（ＶＰＩ／ＶＣＩ ）単位での安全な回線切替えを実現する。
以下の実施例では、遠隔集線装置とＡＴＭ 交換機が複数本の物理回線によって接続されている場合に、回線上でレイヤ１回線障害（物理的な回線障害）又はレイヤ２回線障害（装置障害）が検出された場合を前提とする。
この場合、障害回線上の未障害の使用帯域（ＶＰＩ／ＶＣＩ ）においては、そのまま通信が続行される。そして、障害回線上の障害帯域と、未障害の各回線上の空き帯域の合計とが比較される。
そして、障害帯域値が未障害の各回線上の空き帯域の合計値以下である場合には、障害帯域が未障害の回線の空き帯域へ再割り付けされる。
一方、障害帯域値が未障害の各回線上の空き帯域の合計値よりも大きい場合には、従来と同様に、障害帯域を含む物理回線が予備回線へ物理的に切り替えられる。
まず、障害帯域値が未障害の各回線上の空き帯域の合計値以下である場合に実行される、障害帯域を未障害の回線の空き帯域へ再割り付けする処理について、図８７３の説明図と、図８７４のシーケンス図に基づいて説明する。
この場合、図８７３に示されるように、障害回線＃ｘ及び＃ｙの未障害の使用帯域（ＶＰＩ／ＶＣＩ ）においては、そのまま通信が続行される。
次に、各帯域を使用して通信されるＡＴＭ セルには、そのヘッダ部に帯域別の優先順位を示す情報が付加されている。そして、障害回線＃ｘ及び＃ｙ上の各障害帯域のうち、優先順位の高い情報が付加されるＡＴＭ セルが通信されている帯域から順に、各障害帯域が未障害の回線の空き帯域へ再割り付けされる。
なお、各障害帯域は、障害回線＃ｘ及び＃ｙ上の未障害の帯域へは再割り付けされない。
具体的なシーケンスは、図８７４に示されるとうりである。
即ち、例えば、ＡＴＭ 交換機に接続されている回線終端装置と遠隔集線装置に接続されている回線終端装置との間でＡＴＭ セルが通信されている場合に、回線障害が検出される（Ｓ１）。
この場合、ＡＴＭ 交換機内のＶｃｃ制御装置と遠隔集線装置内のＶｃｃ制御装置との間で、障害検出信号とそれに対応する応答信号、及び性能モニタに関する信号が通信されることにより（Ｓ２）、それぞれのＶｃｃ制御装置において、レイヤ別の回線障害が検知される（Ｓ３）。ここで、Ｖｃｃ制御装置は、物理回線上の各帯域（仮想回線又はコネクション）を識別するためのＶＰＩ／ＶＣＩ を制御する装置である。
この結果、ＡＴＭ 交換機内のＶｃｃ制御装置とＡＴＭ 交換機内の回線終端装置の間、及び遠隔集線装置内のＶｃｃ制御装置と遠隔集線装置内の回線終端装置の間の双方において、各障害帯域が未障害の回線の空き帯域へ再割り付けされる。これら双方の処理は、図８７４のＳ４〜Ｓ１３に示されるように基本的には同じ処理である。従って、以下の説明では、ＡＴＭ 交換機又は遠隔集線装置という限定は付さずに、Ｖｃｃ制御装置と回線終端装置の間の処理として説明する。
始めに、Ｖｃｃ制御装置は、障害の発生を監視するための処理を停止する（Ｓ４）。
次に、Ｖｃｃ制御装置と回線終端装置との間で、障害帯域の再割り付け処理の開始を確認する通信が行われる（Ｓ５）。
次に、Ｖｃｃ制御装置は、回線終端装置からＶｃｃ制御装置に流入するＡＴＭ セルのバッファリングを開始する（Ｓ６）。このバッファリング処理においては、図８７７に示されるように、回線終端装置から流入するセルが、優先順位別に、Ｖｃｃ制御装置内のバッファにバッファリングされる。優先順位を示す情報は、前述したように、各ＡＴＭ セルのヘッダ部内の例えばＣＬＰ（セルロスプライオリティ）ビットに付加される。そして、同一帯域を使用するＡＴＭ セルには、同一の優先順位を示す情報が付加されている。このバッファリング処理により、障害帯域の再割り付け処理の間に回線終端装置から流入するＡＴＭ セルが廃棄されてしまうという事態を防止することができる。優先順位の割り付け例を、図８７８に示す。
次に、Ｖｃｃ制御装置は、障害回線上の障害帯域と、未障害の各回線上の空き帯域をチェックする（Ｓ７）。この結果、Ｖｃｃ制御装置は、障害帯域値が未障害の各回線上の空き帯域の合計値以下であると判定する。
次に、Ｖｃｃ制御装置は、障害回線上の各障害帯域のうち、優先順位の高い情報が付加されるＡＴＭ セルが通信されている帯域から順に、以下のＳ８〜Ｓ１１の処理を実行する。
即ちまず、Ｖｃｃ制御装置は、その装置内のテーブル上で、障害帯域に対応するＶＰＩ／ＶＣＩ の設定を削除する（Ｓ８）。
次に、Ｖｃｃ制御装置は、その装置内のテーブルに、適当な未障害の回線上の空き帯域に対応するＶＰＩ／ＶＣＩ を再設定する（Ｓ９）。
その後、Ｖｃｃ制御装置は、現在処理している優先順位に対応してＶｃｃ制御装置内のバッファにバッファリングされているＡＴＭ セルを、回線終端装置に掃き出す（Ｓ１０）。そして、セルバッファリング処理を解除する（Ｓ１１）。
以上のＳ８〜Ｓ１１の処理を優先順位別に実行した後、Ｖｃｃ制御装置は、障害の発生を監視するための処理を再開する（Ｓ１２）。
最後に、Ｖｃｃ制御装置と回線終端装置との間で、障害帯域の再割り付け処理の終了を確認する通信が行われる（Ｓ１３）。
以上のシーケンスにより、障害帯域値が未障害の各回線上の空き帯域の合計値以下である場合に、障害帯域が未障害の回線の空き帯域へ再割り付けされる。
次に、障害帯域値が未障害の各回線上の空き帯域の合計値よりも大きい場合に実行される、障害帯域を含む物理回線が予備回線へ物理的に切り替える処理について、図８７５の説明図と、図８７６のシーケンス図に基づいて説明する。
この場合には、図８７５に示されるように、障害回線＃ｘ上の各障害帯域が、予備回線＃ｚ上の障害復旧帯域に、優先順位の高い情報が付加されるＡＴＭ セルが通信されている障害帯域から順に、順次再割り付けされる。
具体的なシーケンスは、図８７６に示されるとうりである。
まず、図８７６のＳ１〜Ｓ６までの処理は、図８７４のＳ１〜Ｓ６までの処理と同じである。
Ｓ１〜Ｓ６の処理の後、Ｖｃｃ制御装置は、障害回線上の障害帯域と、未障害の各回線上の空き帯域をチェックする（Ｓ７）。この結果、Ｖｃｃ制御装置は、障害帯域値が未障害の各回線上の空き帯域の合計値よりも大きいと判定する。
次に、Ｖｃｃ制御装置は、障害回線上の各障害帯域のうち、優先順位の高い情報が付加されるＡＴＭ セルが通信されている帯域から順に、以下のＳ８〜Ｓ１１の処理を実行する。
即ちまず、Ｖｃｃ制御装置は、その装置内のテーブル上で、障害帯域に対応するＶＰＩ／ＶＣＩ の設定を削除する（Ｓ８）。
次に、Ｖｃｃ制御装置は、その装置内のテーブルに、予備回線上の空き帯域に対応するＶＰＩ／ＶＣＩ を再設定する（Ｓ９）。
その後、Ｖｃｃ制御装置は、現在処理している優先順位に対応してＶｃｃ制御装置内のバッファにバッファリングされているＡＴＭ セルを、回線終端装置に掃き出す（Ｓ１０）。そして、セルバッファリング処理を解除する（Ｓ１１）。
以上のＳ８〜Ｓ１１の処理を優先順位別に実行した後、Ｖｃｃ制御装置は、障害の発生を監視するための処理を再開する（Ｓ１２）。
最後に、Ｖｃｃ制御装置と回線終端装置との間で、障害回線から予備回線への切替えの完了を確認する通信が行われる（Ｓ１３）。
以上のシーケンスにより、障害帯域値が未障害の各回線上の空き帯域の合計値よりも大きい場合に、障害回線が予備回線へ切り替えられる。
以上の実施例では、帯域の再割付け又は回線の切替えの各処理は、各帯域の優先順位順に実行されたが、各帯域を使用するサービス順に実行されてもよい。
次に、本発明に関連する他の特徴的構成について説明する。この構成は、「発明が解決しようとする課題」の項において前述した、より具体的な第２０の課題に対応する。
以下の実施例では、上述の実施例の場合と同様に、遠隔集線装置とホスト交換機（ＡＴＭ 交換機）が複数本の物理回線によって接続されている場合において回線上で回線障害が検出された場合を前提としており、特に、その回線障害に対して回線切替えを行うための具体的な技術を提供するものである。
図８７９は、本実施例の前提となる遠隔集線装置１とホスト交換機２とが接続されたシステムの構成を示している。遠隔集線装置１には、複数のマイクロプロセッサ（μＰ）４が装備されている。そして、そのマイクロプロセッサ４がホスト交換機２内の呼処理プロセッサ（ＣＰＲ）３から制御されることにより、遠隔集線装置１に収容されている加入者からホスト交換機２へ向かうパスの制御、及びホスト交換機２から遠隔集線装置１に収容されている加入者に向かうパスの制御が実現される。
図８８０は、本実施例の前提となるＡＴＭ 交換方式の一般的な原理を説明する図である。ＡＴＭ セルのヘッダ部には、それが伝送される仮想的な回線を識別するためのＶＰＩ （仮想パス識別子）及びＶＣＩ （仮想チャネル識別子）が付加されている。そして、入力多重部（ＭＵＸ ）５は、マイクロプロセッサ（μＰ）６によってその内容が設定されるＶＣＣ テーブル７を有している。ＶＰＩ＝ＡＡ、ＶＣＩ＝ＢＢを有するＡＴＭ セルがＭＵＸ ５に入力すると、ＭＵＸ ５は、ＶＣＣ テーブル７上の上記ＶＰＩ＝ＡＡ、ＶＣＩ＝ＢＢに対応するアドレス（ＡＡ．＋ＢＢ． ）を検索することにより、出力側のＶＰＩ＝ＸＸ、ＶＣＩ＝ＹＹ、及び自己ルーティング用のタグ＃４を取り出し、上記ＡＴＭ セルのＶＰＩ とＶＣＩ を上記ＸＸとＹＹに付け替えると共に、そのＡＴＭ セルの先頭に上記タグ＃４を付加し、そのＡＴＭ セルをスイッチ部８に転送する。スイッチ部８内のハードウエアスイッチは、転送されていきたＡＴＭ セルの先頭に付加されているタグ＃４のみに従って、そのＡＴＭ セルを自立的にスイッチングし、そのＡＴＭ セルを目的とする出力側ルート＃４に出力する。特には図示しない次段のＭＵＸ 部は、そのＡＴＭ セルに付加されているＶＰＩ＝ＸＸ、ＶＣＩ＝ＹＹに従って、上述の場合と同様のスイッチング動作を行う。
図８８１は、図８７９の遠隔集線装置１とホスト交換機２（ＨＯＳＴ２）とが接続されたシステムにおいて、遠隔集線装置１からホスト交換機２に向かう上りパスで使用されるＶＣＣ テーブルの収容位置を示す図である。上り用第１ＶＣＣ テーブルは、遠隔集線装置１に収容される加入者からのＡＴＭ セルを多重するための遠隔集線装置１内のＭＵＸ （多重装置）内に設けられる。上り用第２ＶＣＣ テーブルは、遠隔集線装置１からのＡＴＭ セルを多重するためのＨＯＳＴ２内のＭＵＸ 内に設けられる。この場合に、例えば、遠隔集線装置１に収容される＃ａ回線から入力した加入者のＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、上り用第１ＶＣＣ テーブルによって、遠隔集線装置１からＨＯＳＴ２に向かうルート＃１用の値ＡＡＡＡ及びＢＢＢＢに付け替えられ、そのＡＴＭ セルの先頭にルート＃１用のタグ＃１が付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からＨＯＳＴ２に向かうルート＃１に出力される。次に、ルート＃１からＨＯＳＴ２に入力した上記ＡＴＭ セルのＶＰＩ 及びＶＣＩ は、上り用第２ＶＣＣ テーブルにより、ＨＯＳＴ２から出力されるルート＃Ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃Ａ用のタグ＃Ａが付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２内でスイッチングされた後、ルート＃Ａに出力される。
図８８２は、図８７９の遠隔集線装置１とホスト交換機２（ＨＯＳＴ２）が接続されたシステムにおいて、ホスト交換機２（ＨＯＳＴ２）から遠隔集線装置１に向かう上りパスで使用されるＶＣＣ テーブルの収容位置を示す図である。下り用第１ＶＣＣ テーブルは、ＨＯＳＴ２に接続する他のホスト交換機又は加入者からのＡＴＭ セルを多重するためのＨＯＳＴ２内のＭＵＸ 内に設けられる。下り用第２ＶＣＣ テーブルは、ＨＯＳＴ２からのＡＴＭ セルを多重するための遠隔集線装置１内のＭＵＸ 内に設けられる。この場合、例えば、他のホスト交換機又は加入者から入力したＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、下り用第１ＶＣＣ テーブルにより、ＨＯＳＴ２から遠隔集線装置１に向かうルート＃１用の値ＡＡＡＡ及びＢＢＢＢに付け替えられ、そのＡＴＭ セルの先頭にルート＃１用のタグ＃１が付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２から遠隔集線装置１に向かうルート＃１に出力される。次に、ルート＃１から遠隔集線装置１に入力した上記ＡＴＭ セルのＶＰＩ 及びＶＣＩ は、下り用第２ＶＣＣ テーブルにより、遠隔集線装置１から出力されるルート＃ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃ａ用のタグ＃ａが付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からルート＃ａに出力される。
図８８３〜図８８５は、図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第１の処理例を説明するための図である。
始めに、図８８３は、ＨＯＳＴ２内の呼処理プロセッサ３、遠隔集線装置１内のマイクロプロセッサ４、及びＨＯＳＴ２内の特には図示しないマイクロプロセッサにおいて実行されるパス接続処理の動作フローチャートである。
まず、遠隔集線装置１とＨＯＳＴ２の間のパスの接続要求が発生すると（Ｓ１の判定がＹＥＳ）、上り用第１ＶＣＣ テーブル、上り用第２ＶＣＣ テーブル、下り用第１ＶＣＣ テーブル、及び下り用第２ＶＣＣ テーブルのそれぞれにつき、通常ルートと予備ルートの帯域、ＶＰＩ 、及びＶＣＩ が確保される（Ｓ２）。これと共に、各テーブルを作成するためのメモリ内に、図８８４に示されるような通常用ＶＣＣ データ及び張り替え用ＶＣＣ データが作成される。通常用ＶＣＣ データは通常ルートに対応し、張り替え用ＶＣＣ データは予備ルートに対応する。この通常用ＶＣＣ データと張り替え用ＶＣＣ データのセットは、上り用第１ＶＣＣ テーブル、上り用第２ＶＣＣ テーブル、下り用第１ＶＣＣ テーブル、及び下り用第２ＶＣＣ テーブルのそれぞれに対応して、作成される。
次に、上り用第１ＶＣＣ テーブルと下り用第１ＶＣＣ テーブルにはそれぞれに対応する通常用ＶＣＣ データのみが設定され、上り用第２ＶＣＣ テーブルと下り用第２ＶＣＣ テーブルにはそれぞれに対応する通常用ＶＣＣ データと張り替え用ＶＣＣ データの双方の内容が設定される（Ｓ３）。
以上の処理の結果、障害は発生していないときには、通常用ＶＣＣ データに従った通常ルートをＡＴＭ セルが伝送されることになる。なお、遠隔集線装置１からＨＯＳＴ２へ向かう張り替え用ＶＣＣ データに対応するルートからそのルートに対応するＶＰＩ／ＶＣＩ が設定されたＡＴＭ セルが流入しない限り、上り用第２ＶＣＣ テーブル上の張り替え用ＶＣＣ データが参照されることはないため、予め上り用第２ＶＣＣ テーブルに張り替え用ＶＣＣ データが設定されても問題はない。同様に、ＨＯＳＴ２から遠隔集線装置１へ向かう張り替え用ＶＣＣ データに対応するルートからそのルートに対応するＶＰＩ／ＶＣＩ が設定されたＡＴＭ セルが流入しない限り、下り用第２ＶＣＣ テーブル上の張り替え用ＶＣＣ データが参照されることはないため、予め下り用第２ＶＣＣ テーブルに張り替え用ＶＣＣ データが設定されても問題はない。
次に、図８８５は、ＨＯＳＴ２内の呼処理プロセッサ３、遠隔集線装置１内のマイクロプロセッサ４、及びＨＯＳＴ２内の特には図示しないマイクロプロセッサにおいて実行される障害発生時のパス張り替え処理の動作フローチャートである。
まず、障害が発生したルート（伝送路）が特定され、その障害発生ルートを使用しているパスが、張り替え対象のパスとして抽出される（Ｓ４）。この処理は、各ＶＣＣ テーブル内で、障害発生ルートに対応するタグ情報が検出され、そのタグ情報を設定されているアドレス（入力ＶＰＩ／ＶＣＩ ）を抽出する処理として実行される。
次に、上記張り替え対象のパスの全てについて、上り用第１ＶＣＣ テーブルとクロックＶＣＣ テーブル７に、それぞれに対応する張り替え用ＶＣＣ データ（図８８４参照）が設定される。
以上の処理の結果、障害発生ルートが切り離され、張り替え用ＶＣＣ データに従った予備ルートをＡＴＭ セルが伝送されることになる。この場合、遠隔集線装置１からＨＯＳＴ２へ向かう張り替え用ＶＣＣ データに対応するルートからそのルートに対応するＶＰＩ／ＶＣＩ が設定されたＡＴＭ セルが流入するようになるため、予め設定されていた上り用第２ＶＣＣ テーブル上の張り替え用ＶＣＣ データが参照されるようになる。同様に、ＨＯＳＴ２から遠隔集線装置１へ向かう張り替え用ＶＣＣ データに対応するルートからそのルートに対応するＶＰＩ／ＶＣＩ が設定されたＡＴＭ セルが流入するようになるため、予め設定されていた下り用第２ＶＣＣ テーブル上の張り替え用ＶＣＣ データが参照されるようになる。
次に、図８８６〜図８８９は、図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第２の処理例を説明するための図である。
前述した第１の処理例では、上り用第１ＶＣＣ テーブルと下り用第１ＶＣＣ テーブルにはそれぞれに対応する通常用ＶＣＣ データのみが設定され、上り用第２ＶＣＣ テーブルと下り用第２ＶＣＣ テーブルにはそれぞれに対応する通常用ＶＣＣ データと張り替え用ＶＣＣ データの双方の内容が設定されるが、以下に説明する第２の処理例では、上り用第１ＶＣＣ テーブルと下り用第１ＶＣＣ テーブルにも、それぞれに対応する通常用ＶＣＣ データと張り替え用ＶＣＣ データの双方の内容が設定される。これと共に、上り用第１ＶＣＣ テーブルと下り用第１ＶＣＣ テーブルの各アドレスには、そのアドレスにおいて参照されるデータが通常用ＶＣＣ データであるか張り替え用ＶＣＣ データであるかを指示するためのセレクトビットが付加される。
今、障害が発生していない場合における上り用第１ＶＣＣ テーブル及び上り用第２ＶＣＣ テーブルの内容は、図８８６に示される如くとなっている。
ここで、上り用第１ＶＣＣ テーブルにおいて、＃ａの回線に対応するセレクトビットの値は０であるため、ＶＣＣ データとしては通常用ＶＣＣ データが参照される。従って、例えば、遠隔集線装置１に収容される＃ａ回線から入力した加入者のＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、上り用第１ＶＣＣ テーブル内の対応する通常用ＶＣＣ データによって、遠隔集線装置１からＨＯＳＴ２に向かうルート＃１用の値ＡＡＡＡ及びＢＢＢＢに付け替えられ、そのＡＴＭ セルの先頭にルート＃１用のタグ＃１が付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からＨＯＳＴ２に向かうルート＃１に出力される。
一方、上り用第２ＶＣＣ テーブルにおいて、アドレスＡＡ．＋ＢＢ． には、通常ルート＃１からＶＰＩ＝ＡＡ、ＶＣＩ＝ＢＢを有するＡＴＭ セルが流入したときのための通常用ＶＣＣ データが記憶されており、また、アドレスＣＣ．＋ＤＤ． には、予備ルート＃４からＶＰＩ＝ＣＣ、ＶＣＩ＝ＤＤを有するＡＴＭ セルが流入したときのための張り替え用ＶＣＣ データが記憶されている。そして、ルート＃１からＨＯＳＴ２に入力した上記ＡＴＭ セルに付加されているＶＰＩ＝ＡＡＡＡ及びＶＣＩ＝ＢＢＢＢは、上り用第２ＶＣＣ テーブル内のアドレスＡＡ．＋ＢＢ． に記憶されている通常用ＶＣＣ データによって、ＨＯＳＴ２から出力されるルート＃Ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃Ａ用のタグ＃Ａが付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２内でスイッチングされた後、ルート＃Ａに出力される。この場合、遠隔集線装置１からＨＯＳＴ２へ向かう予備ルート＃４からは、ＶＰＩ＝ＣＣ、ＶＣＩ＝ＤＤを有するＡＴＭ セルは流入してこないため、張り替え用ＶＣＣ データが参照されることはない。
次に、障害が発生した場合には、図８８７に示されるように、上り用第１ＶＣＣ テーブルの障害発生ルート上のパスである＃ａの回線に対応するセレクトビットの値を０から１に変更すだけで、パスの張り替えを完了することができる。
このように、上り用第１ＶＣＣ テーブルにおいて、＃ａの回線に対応するセレクトビットの値が１となるため、ＶＣＣ データとしては張り替え用ＶＣＣ データが参照されるようになる。従って、例えば、遠隔集線装置１に収容される＃ａ回線から入力した加入者のＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、上り用第１ＶＣＣ テーブル内の対応する張り替え用ＶＣＣ データによって、遠隔集線装置１からＨＯＳＴ２に向かうルート＃４用の値ＣＣＣＣ及びＤＤＤＤに付け替えられ、そのＡＴＭ セルの先頭にルート＃４用のタグ＃４が付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からＨＯＳＴ２に向かうルート＃４に出力されるようになる。
そして、ルート＃４からＨＯＳＴ２に入力した上記ＡＴＭ セルに付加されているＶＰＩ＝ＣＣＣＣ及びＶＣＩ＝ＤＤＤＤは、上り用第２ＶＣＣ テーブル内のアドレスＣＣ．＋ＤＤ． に記憶されている張り替え用ＶＣＣ データによって、ＨＯＳＴ２から出力されるルート＃Ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃Ａ用のタグ＃Ａが付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２内でスイッチングされた後、ルート＃Ａに出力される。
一方、障害が発生していない場合における下り用第１ＶＣＣ テーブル及び下り用第２ＶＣＣ テーブルの内容は、図８８８に示される如くとなっている。
ここで、下り用第１ＶＣＣ テーブルにおいて、セレクトビットの値は０であるため、ＶＣＣ データとしては通常用ＶＣＣ データが参照される。従って、例えば、他のホスト交換機又は加入者から入力したＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、下り用第１ＶＣＣ テーブル内の対応する通常用ＶＣＣ データによって、ＨＯＳＴ２から遠隔集線装置１に向かうルート＃１用の値ＡＡＡＡ及びＢＢＢＢに付け替えられ、そのＡＴＭ セルの先頭にルート＃１用のタグ＃１が付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２から遠隔集線装置１に向かうルート＃１に出力される。
一方、下り用第２ＶＣＣ テーブルにおいて、アドレスＡＡ．＋ＢＢ． には、通常ルート＃１からＶＰＩ＝ＡＡ、ＶＣＩ＝ＢＢを有するＡＴＭ セルが流入したときのための通常用ＶＣＣ データが記憶されており、また、アドレスＣＣ．＋ＤＤ． には、予備ルート＃４からＶＰＩ＝ＣＣ、ＶＣＩ＝ＤＤを有するＡＴＭ セルが流入したときのための張り替え用ＶＣＣ データが記憶されている。そして、ルート＃１から遠隔集線装置１に入力した上記ＡＴＭ セルに付加されているＶＰＩ＝ＡＡＡＡ及びＶＣＩ＝ＢＢＢＢは、下り用第２ＶＣＣ テーブル内のアドレスＡＡ．＋ＢＢ． に記憶されている通常用ＶＣＣ データにより、遠隔集線装置１から出力されるルート＃Ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃ａ用のタグ＃ａが付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からルート＃ａに出力される。この場合、ＨＯＳＴ２から遠隔集線装置１へ向かう予備ルート＃４からは、ＶＰＩ＝ＣＣ、ＶＣＩ＝ＤＤを有するＡＴＭ セルは流入してこないため、張り替え用ＶＣＣ データが参照されることはない。
次に、障害が発生した場合には、図８８９に示されるように、下り用第１ＶＣＣ テーブルの障害発生ルート上のパスに対応するセレクトビットの値を０から１に変更すだけで、パスの張り替えを完了することができる。
この結果、下り用第１ＶＣＣ テーブルにおいて、障害発生ルートに含まれていたパスに対応するＶＣＣ データとしては、張り替え用ＶＣＣ データが参照されるようになる。従って、例えば、他のホスト交換機又は加入者から入力したＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、下り用第１ＶＣＣ テーブル内の対応する張り替え用ＶＣＣ データによって、ＨＯＳＴ２から遠隔集線装置１に向かうルート＃４用の値ＣＣＣＣ及びＤＤＤＤに付け替えられ、そのＡＴＭ セルの先頭にルート＃４用のタグ＃４が付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２から遠隔集線装置１に向かうルート＃４に出力されるようになる。
そして、ルート＃４から遠隔集線装置１に入力した上記ＡＴＭ セルに付加されているＶＰＩ＝ＣＣＣＣ及びＶＣＩ＝ＤＤＤＤは、下り用第２ＶＣＣ テーブル内のアドレスＣＣ．＋ＤＤ． に記憶されている張り替え用ＶＣＣ データにより、遠隔集線装置１から出力されるルート＃ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃ａ用のタグ＃ａが付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からルート＃ａに出力される。
次に、図８９０〜図８９３は、図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第３の処理例を説明するための図である。
この処理例は、図８９０〜図８９３は、図８７９、図８８１、及び図８８２の構成が、例えば図８９０に示されるように、障害時専用の予備ルートであるプロテクションライン（Ｐ−ｌｉｎｅ）を備えていることを前提とする。
この場合、図８９０〜図８９３に示されるように、上り用第２ＶＣＣ テーブル及び下り用第２ＶＣＣ テーブルは、それぞれ、通常ルート用とプロテクションライン用に分割されており、それぞれ別々のマイクロコンピュータ４（図８７９参照）によって制御される。
今、障害が発生していない場合における上り用第１ＶＣＣ テーブル及び上り用第２ＶＣＣ テーブルの内容は、図８９０に示される如くとなっている。即ち、上り用第１ＶＣＣ テーブルの内容と、通常ルート用の上り用第２ＶＣＣ テーブルの内容は、前述した図８８１におけるものと同様であり、プロテクションライン用の上り用第２ＶＣＣ テーブルの内容は空きとなっている。
この結果、障害が発生していない場合における上りのルーティングは、図８８１におけるものと同様となる。
次に、障害が発生した場合には、図８９１に示されるように、上り用第１ＶＣＣ テーブルの障害発生ルート上のパスである＃ａの回線に対応するタグの内容を、ルート＃１に対応する値＃１からプロテクションラインであるルート＃４に対応する値＃４に変更し、一方、通常ルート用の上り用第２ＶＣＣ テーブル上の障害発生ルート上のパスに対応するＶＣＣ データを、プロテクションライン用の上り用第２ＶＣＣ テーブルにコピーするだけで、パスの張り替えを完了することができる。
この結果、例えば、遠隔集線装置１に収容される＃ａ回線から入力した加入者のＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、上り用第１ＶＣＣ テーブル内の対応するＶＣＣ データによって、値ＡＡＡＡ及びＢＢＢＢに付け替えられると共に、そのＡＴＭ セルの先頭にプロテクションラインであるルート＃４用のタグ＃４が付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からＨＯＳＴ２に向かうプロテクションラインであるルート＃４に出力されるようになる。
そして、プロテクションラインであるルート＃４からＨＯＳＴ２に入力した上記ＡＴＭ セルに付加されているＶＰＩ＝ＡＡＡＡ及びＶＣＩ＝ＢＢＢＢは、プロテクションライン用の上り用第２ＶＣＣ テーブル内のアドレスＡＡ．＋ＢＢ． に記憶されているＶＣＣ データにより、ＨＯＳＴ２から出力されるルート＃Ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃Ａ用のタグ＃Ａが付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２内でスイッチングされた後、ルート＃Ａに出力される。
一方、障害が発生していない場合における下り用第１ＶＣＣ テーブル及び下り用第２ＶＣＣ テーブルの内容は、図８９２に示される如くとなっている。即ち、下り用第１ＶＣＣ テーブルの内容と、通常ルート用の下り用第２ＶＣＣ テーブルの内容は、前述した図８８２におけるものと同様であり、プロテクションライン用の下り用第２ＶＣＣ テーブルの内容は空きとなっている。
この結果、障害が発生していない場合における下りのルーティングは、図８８２におけるものと同様となる。
次に、障害が発生した場合は、図８９３に示されるように、下り用第１ＶＣＣ テーブルの障害発生ルート上のパスに対応するタグの内容を、ルート＃１に対応する値＃１からプロテクションラインであるルート＃４に対応する値＃４に変更し、一方、通常ルート用の下り用第２ＶＣＣ テーブル上の障害発生ルート上のパスに対応するＶＣＣ データを、プロテクションライン用の下り用第２ＶＣＣ テーブルにコピーするだけで、パスの張り替えを完了することができる。
この結果、例えば、他のホスト交換機又は加入者から入力したＡＴＭ セルのＶＰＩ 及びＶＣＩ は、図８８０で説明した原理に従って、下り用第１ＶＣＣ テーブル内の対応するＶＣＣ データによって、値ＡＡＡＡ及びＢＢＢＢに付け替えられると共に、そのＡＴＭ セルの先頭にプロテクションラインであるルート＃４用のタグ＃４が付加される。その結果、そのＡＴＭ セルは、ＨＯＳＴ２から遠隔集線装置１に向かうプロテクションラインであるルート＃４に出力されるようになる。
そして、プロテクションラインであるルート＃４から遠隔集線装置１に入力した上記ＡＴＭ セルに付加されているＶＰＩ＝ＡＡＡＡ及びＶＣＩ＝ＢＢＢＢは、プロテクションライン用の下り用第２ＶＣＣ テーブル内のアドレスＡＡ．＋ＢＢ． に記憶されているＶＣＣ データにより、遠隔集線装置１から出力されるルート＃ａ用の値ＸＸＸＸ及びＹＹＹＹに付け替えられ、そのＡＴＭ セルの先頭にルート＃ａ用のタグ＃ａが付加される。その結果、そのＡＴＭ セルは、遠隔集線装置１からルート＃ａに出力される。
上述した実施例では、上り用第２ＶＣＣ テーブル及び下り用第２ＶＣＣ テーブルがそれぞれ通常ルート用とプロテクションライン用に分割されてそれぞれ別々のマイクロコンピュータによって制御される構成であるが、通常ルート用のＶＣＣ テーブルとプロテクションライン用のＶＣＣ テーブルが１つのマイクロコンピュータによって制御され、上記と同様の機能を実現するように構成されてもよい。
また、上述の実施例のように上り用第１ＶＣＣ テーブル又は下り用第１ＶＣＣ テーブルの障害発生ルート上のパスに対応するタグの内容を書き替えるのではなく、障害発生ルートに対応するタグが付加されているＡＴＭ セルをハードウエア的にプロテクションラインであるルートに出力するように構成されてもよい。
以上説明した実施例により、遠隔集線装置１とホスト交換機（ＨＯＳＴ）２の間のパスの接続時に、通常ルートのパスとは別に予備ルートのパスを予め設定しておくことにより、障害発生時にパスの張り替えを確実に実行できると共に、パスの張り替え時間を短縮することができる。
次に、本発明に関連する他の特徴的構成について説明する。この構成は、「発明が解決しようとする課題」の項において前述した、より具体的な第２１の課題に対応する。
前述した図８８０に示されるＶＣＣ テーブルを含むマイクロプロセッサによって構成されるＶＣＣ 制御装置等の局内装置は、通信の信頼性を確保するために一般に２重する必要がある。そして、運用系の局内装置に障害が発生した場合は、それに設定されている各種通信制御データを予備系の局内装置に転送した後に、今まで運用系装置であった局内装置の動作を停止させると共に今まで予備系であった局内装置を新たな運用系装置としてその動作を開始させる必要がある。上述したＶＣＣ 制御装置の例の場合には、運用系のＶＣＣ 制御装置に障害が発生した場合は、それに含まれるＶＣＣ テーブルの内容を予備系のＶＣＣ 制御装置に転送する必要がある。
以下に説明する実施例は、この転送処理を、安全かつ高速に実行可能とするものである。
図８９４は、上述のＶＣＣ テーブルデータの高速転送機能を有するＶＣＣ 制御装置の実施例の構成図である。
図８９４において、セルヘッダ−アドレス変換回路１は、入力セルデータ内の、ｍビット×ｎワードのサイズを有するセルヘッダを、ｍ×ｎビット＝１ワードのサイズを有するパラレルデータに変換する。
ＶＣＣ テーブル２は、図８８０の説明で前述したように、上述の各入力セルのセルヘッダに含まれる入力ＶＰＩ／ＶＣＩ に対応する各アドレスに、出力ＶＰＩ／ＶＣＩ とタグとからなる新セルヘッダを記憶する。そして、セルヘッダ−アドレス変換回路１からパラレルデータが入力されると、ＶＣＣ テーブル２は、そのパラレルデータに対応する新セルヘッダを出力される。
各種タイミング作成回路３は、セル入力時、マイクロプロセッサによるリード／ライト時、テーブル初期化時、又は系間コピー時等における、ＶＣＣ テーブル２に対する各種アクセスの制御を行う。
遅延回路４は、入力セルデータのセルヘッダの付け替えに要する処理時間分だけ、入力セルデータの転送を遅延させる。
セルヘッダ挿入制御回路６は、遅延回路４から入力する入力セルデータのセルヘッダを、ＶＣＣ テーブル２から出力される新セルヘッダに付け替える。
系間コピー制御回路５は、それ自身が内蔵される自系（運用系）のＶＣＣ 制御装置内のＶＣＣ テーブル２のテーブルデータの、他系（予備系）のＶＣＣ 制御装置内のＶＣＣ テーブル２へのコピー処理を制御する。
テーブルデータ設定回路７は、特には図示しないマイクロプロセッサ（例えば図８８０のマイクロプロセッサ４６）からＶＣＣ テーブル２へのテーブルデータのリード処理及びライト処理を制御する。
図８９５は、入力セルによるＶＣＣ テーブルのアクセスタイミングを示す図である。
まず入力セルデータは、図８９５（ａ） に示されるタイミングで入力される。
セルヘッダ−アドレス変換回路１は、図８９５（ｂ） に示されるタイミングで、入力セルデータ内のセルヘッダを、ｍ×ｎビット＝１ワードのサイズを有するパラレルデータとして出力する。
このパラレルデータは、各種タイミング作成回路３が図８９５（ｃ） に示されるタイミングで出力するタイミングデータに従い、ＶＣＣ テーブル２に入力される。ＶＣＣ テーブル２は、図８９５（ｄ） に示されるタイミングで、新セルヘッダを出力する。
この新セルヘッダは、図８９５（ｅ） に示されるタイミングでセルヘッダ挿入制御回路６にラッチされる。
一方、セルヘッダ−アドレス変換回路１を通過した入力セルは、遅延回路４において遅延させられ、上述の図８９５（ｅ） に示されるタイミングと同じ図８９５（ｆ） に示されるタイミングで、セルヘッダ挿入制御回路６に入力する。
そして、セルヘッダ挿入制御回路６は、遅延回路４から入力する入力セルのセルヘッダを、ＶＣＣ テーブル２から出力される新セルヘッダに付け替え、図８９５（ｇ） に示されるタイミングで新たな出力セルデータを特には図示しないＡＴＭ スイッチに向けて出力する。
次に、図８９６Ａは、マイクロプロセッサによるＶＣＣ テーブルのアクセスタイミングを示す図である。
まず、マイクロプロセッサからテーブルデータ設定回路７に、図８９６Ａ（ａ） に示されるタイミングで、ＶＣＣ テーブル２をアクセスするためのアドレスデータがＶＣＣ テーブル設定データとして設定される。
このデータに基づき、各種タイミング作成回路３は、図８９６Ａ（ｂ） に示されるタイミングで出力する入力セルによるアクセス用のタイミングデータとは別のマイクロプロセッサ４によるアクセス用のタイミングデータを、図８９６Ａ（ｃ） に示されるタイミングでＶＣＣ テーブル２に出力する。これと同期して、テーブルデータ設定回路７は、図８９６Ａ（ｄ） に示されるタイミングで、アドレスデータをＶＣＣ テーブル２に出力する。
そして、テーブルデータ設定回路７は、図８９６Ａ（ｅ） に示されるタイミングで、ＶＣＣ テーブル２にマイクロプロセッサから転送されてきたテーブルデータを書き込み、又はＶＣＣ テーブル２からテーブルデータを読み出してマイクロプロセッサに転送する。
最後に、図８９６Ｂは、ＶＣＣ テーブルデータの系間コピータイミングを示す図である。
系間コピーが実行される場合には、各種タイミング作成回路３は、図８９６Ｂ（ａ） 及び（ｂ） に示されるタイミングで出力する入力セルによるアクセス用のタイミングデータ及びマイクロプロセッサによるアクセス用のタイミングデータとは別の系間コピー用のタイミングデータを、図８９６Ｂ（ｃ） に示されるタイミングでＶＣＣ テーブル２に出力する。これと同期して、系間コピー制御回路５は、図８９６Ｂ（ｄ） に示されるタイミングで、アドレスデータをＶＣＣ テーブル２に出力する。
この結果、ＶＣＣ テーブル２から系間コピー制御回路５へは、図８９６Ｂ（ｅ） に示されるタイミングで、テーブルデータが出力される。
系間コピー制御回路５は、ＶＣＣ テーブル２から出力されるテーブルデータをラッチし、そのテーブルデータをシリアルデータに変換しながら、そのシリアルデータを、系間コピー制御回路５自身が内蔵される自系のＶＣＣ 制御装置が生成する自系クロックに同期させて、他系のＶＣＣ 制御装置に出力する。
特には図示しない他系のＶＣＣ 制御装置内の系間コピー制御回路５は、その他系のＶＣＣ 制御装置が生成する他系クロックに同期させて、上記シリアルデータをラッチしながらパラレルデータに変換し、そのパラレルデータを、その他系のＶＣＣ 制御装置内のＶＣＣ テーブル２に書き込む。
上述の実施例の構成において、系間コピー制御回路５は、予めマイクロプロセッサ４から、ＶＣＣ テーブル２用の一連のアドレスデータを記憶しておき、系間コピーの実行時に、それらを順次ＶＣＣ テーブル２に対して指定するように構成することができる。
また、自系の系間コピー制御回路５から他系の系間コピー制御回路５へ出力されるＶＣＣ テーブル２のテーブルデータは、シリアルデータでなくパラレルデータであってもよい。
また、テーブルデータが自系の系間コピー制御回路５から他系の系間コピー制御回路５に出力される場合に、そのテーブルデータにその開始及び終了を示すデータを付加することにより、他系の系間コピー制御回路５は独自のクロックに従って上記テーブルデータを容易に受信することができる。
また、テーブルデータが自系の系間コピー制御回路５から他系の系間コピー制御回路５に出力される場合に、そのテーブルデータにパリティビットが付加されることにより、他系の系間コピー制御回路５は受信したテーブルデータの誤りの検出及び訂正を行うことができる。
【００１３】
【発明の効果】
以上説明したように、本発明によれば、メッセージ識別子ＭＩＤ をキーとしたハードウェアテーブルを使用することにより、マイコンプログラムを用いてＬ３−ＰＤＵの解析を行うことなしに、ハードウェア自律でＬ２−ＰＤＵ単位でルーティング処理が可能となり、高速交換処理が実現される。また、ルーティング処理時にＬ２−ＰＤＵからＬ３−ＰＤＵを組み立てる必要がないので、多数のＬ２−ＰＤＵを格納しておくためのハードウェア容量を小さくすることができる。さらに、上記方式をエラーログ収集に適用することにより、Ｌ２−ＰＤＵ毎の処理でＬ３−ＰＤＵに関するエラーログを行うことができる。
また、各種伝送品質情報（加入者端末⇔網内交換ノード間の伝送路正常性・伝送遅延時間等の網品質情報など）を加入者自身が知ることが出来るようになり、伝送路から端末までを総括した品質劣化要因の評価が加入者サイドにおいても可能となる。そして、この手順は加入者新規開設時および顧客クレーム対処時におけるクラフトパーソンによるパケット導通試験にも有効である。
本発明のＰＶＣ 試験では、試験データ生成機能およびそのチェック機能をコネクションレス通信用サーバのみに設ける構成としたので、該システムを低コストで実現できる。また、該ＰＶＣ の検証によりシステムの信頼性の向上を計れるとともに、本発明が提供するアルゴリズムを用いることにより、障害発生時の修復時間の短縮が図れる。
本発明のＳＭＤＳデータ正常性確認方式では、Ｌ２−ＰＤＵ毎の処理を可能としたので、この確認を実現するためのハードウェア構成が簡略化され、低コスト化にも効果がある。
さらに、コネクションレス処理用サーバ間のデータ伝送を、スイッチでの交換処理を行うことなしに専用線（高速バス）を介して行うようにしたので、スイッチの帯域リソースを有効に活用でき、またそれに対するリソース管理も減少できるので、交換機の性能向上に寄与することろが大きい。
また、本発明によれば、特定の局内装置のみをシステムバスに接続すればよく、局内の配線を簡単にすることができ、コストの面でも削減することができる。更に、システムバスに接続される装置を削減することにより、バスアクセス権獲得による競合も減少することができ、バスアクセスに関わる負荷を軽減することができる。また、遠隔装置に対してもＬＡＰにて制御することにより、伝送品質が低下することがなく、伝送エラーを生じたとしても誤り制御により、復旧することが容易になるため、局内装置の制御が安定して実現できることからＡＴＭ交換機システムの性能向上に寄与するところが大きい。
また、本発明によれば、網内の端末装置の制御をＡＴＭの特長を利用することにより、簡単なインタフェース及び通信フォーマットにて管理できる。しかも実際のデータハイウェイを用いたインスロット方式なので制御情報の伝達が高速に行える。
また、本発明によれば、今まで試験装置によって行われていた試験セルの折り返しチェックを、交換機内のテストプログラム上で行されることにより、短時間で効率のよい試験ができるようになる。また、セルデータを被試験装置内から送信するため、試験機の代わりにループバックを行う治具を使うことによって試験機が不要にる。
また、本発明によれば、試験の環境設定（試験装置の設定、オペレータの待機等）をする必要がなく、コマンド入力という簡単な方法で試験ができるため、複数の局間の試験も短時間で可能となる。早期の障害の発見も可能で、ＡＴＭ 交換機等のサービス・信頼性の向上に寄与するところが大きい。
また、本発明によれば、少ないハードウェアでＡＴＭ 等の高速ハイウエイ上のセルをカウント可能であり、その効果はＡＴＭ スイッチ等の特性やパフォーマンス及び運用中の状況を判断する要素とすることができる。
また、本発明によれば、パターンの送信規則を固定することができ、その動作及びその動作を実現する回路構成を単純化することができる。
また、本発明によれば、上述と同様の効果に加え、送信フレームの偏差を減少させることができる。
また、本発明によれば、交換システムの大型化を防ぎ、低コストで増設等が容易なポイント・ツー・マルチポイント接続機能を提供することが可能となる。
また、本発明によれば、スイッチの外部に特別な装置を設けることなくポイント・ツー・マルチポイント接続機能を提供することが可能となる。
また、本発明によれば、ハードウェア資源を効率的に使用できるマルチキャスト接続を提供することが可能となる。
また、本発明によれば、広帯域通信ネットワークにおいて画像付き三者通話などの多端子接続サービスの呼処理機能を提供することが可能となる。
また、本発明によれば、交換機内装置が処理する回線に関する情報の収集と、障害発生時の交換機内装置の安全な変更を実現することが可能となる。
また、本発明によれば、回線上で障害が検出された場合に、帯域（ＶＰＩ／ＶＣＩ ）単位での安全な回線切替えを実現することが可能となる。
また、本発明によれば、回線上で障害が検出されたときに帯域（ＶＰＩ／ＶＣＩ ）単位で回線切替えを行う場合に、特に遠隔集線装置とＡＴＭ 交換機が接続される構成においてその回線切替えを行うための具体的な技術を提供することが可能となる。
また、本発明によれば、運用系の局内装置に障害が発生した場合における、それに設定されている各種通信制御データの予備系の局内装置への転送を、安全かつ高速に実行可能とすることが可能となる。
【図面の簡単な説明】
【図１】本実施例が対象とする広帯域ネットワークの構成を示した図である。
【図２】本実施例が対象とする広帯域システムアーキテクチャを示した図である。
【図３】広帯域交換機におけるＳＭＤＳの実現方式を示した図である。
【図４】本実施例が対象とする広帯域交換システムの代表的なハードウエア構成を示した図である。
【図５】ＡＳＳＷにおけるポート構成を示した図である。
【図６】加入者インタフェースシェルフ（ＳＩＦＳＨ） の構成を示した図である。
【図７】ＳＩＦＳＨ に対するＡＤＳ１ＳＨ接続を示した図である。
【図８】ＡＳＳＷを中心とするネットワークの構成を示した図である。
【図９】ＳＩＦＳＨ におけるループバック構成を示した図である。
【図１０】ＳＩＦＳＨ に接続されるテストセルジェネレータの構成を示した図である。
【図１１】ＢＳＧＣＳＨの構成を示した図である。
【図１２】ＢＲＳＵの主なハードウエア構成要素を示した図である。
【図１３】ＢＲＬＣの主なハードウエア構成要素を示した図である。
【図１４】ＢＲＬＣにおける接続構成を示した図である。
【図１５】スモールホスト交換機とラージホスト交換機の構成を示した図である。
【図１６】ＡＳＳＷの構成を示した図である。
【図１７】ＳＲＭ の原理を示した図である。
【図１８】ＡＳＳＷにおいて使用される４×４のＳＲＭ の構成を示した図である。
【図１９】仮想チャネル識別子コンバータ（ＶＣＣ） の位置を示した図である。
【図２０】ＡＳＳＷのＡＴＭ スイッチモジュールの構成を示した図である。
【図２１】本実施例の加入者インタフェース／ネットワークインタフェースを説明する構成図である。
【図２２】ＡＴＭ スイッチ内における広帯域シグナリング・コントローラ（ＢＳＧＣ）の位置を示す図である。
【図２３】ＡＴＭ スイッチ内におけるＳＭＤＳメッセージ・ハンドラの位置を示す図である。
【図２４】広帯域コール・プロセッサ（ＢＣＰＲ）の構成を示す図である。
【図２５】メンテナンス・アンド・オペレーション・システム（ＭＯＳ ）の構成を示す図である。
【図２６】オペレーション・アンド・メンテナンス・プロセッサ（ＯＭＰ ）のハードウェア構成を示す図である。
【図２７】広帯域遠隔集線装置（ＢＲＬＣ）の構成図である。
【図２８】広帯域遠隔交換装置（ＢＲＳＵ）の構成図である。
【図２９】ＳＭＤＳ装置の構成図である。
【図３０】レイヤ構造のＳＮＩ のプロトコルを示す図である。
【図３１】本実施例のＳＭＤＳが採用するレイヤ構成を説明する図である。
【図３２】ＳＭＤＳにおけるセルのルーティングを示す図である。
【図３３】ＤＳ３−ＳＭＤＳインタフェースを説明するためのシステム構成の概略図 （その１） である。
【図３４】ＤＳ３−ＳＭＤＳインタフェースを説明するためのシステム構成の概略図 （その２） である。
【図３５】ＡＴＭ セルのペイロードからＤＳ３ フォーマットへのマッピングを示した図である。
【図３６】ＤＳ３ フレームフォーマットを示した図である。
【図３７】ＤＳ３ ＰＬＣＰフレームフォーマットを示した図である。
【図３８】ＤＳ３−ＳＭＤＳ Ｌ２−ＰＤＵ フォーマットを示した図である。
【図３９】アクセスコントロールフィールドの内容を示した図である。
【図４０】ネットワークコントロールインフォメーションフィールドの内容を示した図である。
【図４１】セグメントタイプの内容を示した図である。
【図４２】ＳＭＤＳサービスにおけるレイヤ階層を示した図である。
【図４３】ＤＳ３ アンビリカルリンクフォーマットを示した図である。
【図４４】ＤＳ３−ＡＴＭ ヘッダフィールドを示した図である。
【図４５】ＤＳ３−ＳＭＤＳインタフェースの機能構成を示したブロック図である。
【図４６】ＤＳ３ レイヤにおけるアラームシーケンスを示した図である。
【図４７】ＤＳ３ レイヤにおけるアラームの優先度を示した図である。
【図４８】各種アラームの検出・復旧条件を示した図である。
【図４９】アラームが宣言されるタイミングを示した図である。
【図５０】ＤＳ３ ＰＬＣＰレイヤにおけるアラームのシーケンスを示した図である。
【図５１】各種アラームの検出・復旧条件を示した図である。
【図５２】アラームが宣言されるタイミングを示した図である。
【図５３】ＤＳ３ レイヤに関するパフォーマンスパラメータの種類と、各パラメータの積算値のカウントアップ条件、及び各パラメータの積算値に対するアラート閾値を示した図である。
【図５４】ＤＳ３−ＰＬＣＰレイヤに関するパフォーマンスパラメータの種類と、各パラメータの積算値のカウントアップ条件、及び各パラメータの積算値に対するアラート閾値を示した図である。
【図５５】ＤＳ３−ＳＭＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎ部の間のデータ変換処理の説明図である。
【図５６】交換機内を転送されるＡＴＭ セルのフォーマットを示した図である。
【図５７】Ｅ−ＭＳＤ 信号のタイミングチャートを示した図である。
【図５８】ＤＳ３−ＭＳＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎ部の間を転送されるＥ−ＭＳＤ 情報の収容状態を表した表を示した図である。
【図５９】Ｅ−ＭＳＤ 情報の各ビットの内容を示した図である。
【図６０】ＤＳ３−ＳＭＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎ部の間の信号線のタイミングチャートを示した図である。
【図６１】ＤＳ３−ＭＳＤＳインタフェースとＳＩＦＳＨ Ｃｏｍｍｏｎ部の間を転送されるＥ−ＭＳＣＮ情報の収容状態を表した表を示した図である。
【図６２】Ｅ−ＭＳＣＮ情報の各ビットの内容を示した図 （その１） である。
【図６３】Ｅ−ＭＳＣＮ情報の各ビットの内容を示した図 （その２） である。
【図６４】ＤＳ３−ＳＭＤＳインタフェースと交換機ソフトウエアの間のインタフェースの接続構成を示した図である。
【図６５】ＤＳ３−ＳＭＤＳインタフェースと交換機ソフトウエアの間のプロトコルスタックを示した図である。
【図６６】ＤＳ３−ＳＭＤＳインタフェースとＢＳＧＣの間の局内通信用セルのＶＰＩ，ＶＣＩ の変換処理の概要を示した図である。
【図６７】局内通信用ＳＡＲ−ＰＤＲ のフォーマットを示した図である。
【図６８】局内通信用Ｌ２フレームフォーマットを示した図である。
【図６９】Ｌ３フレームフォーマットを示した図である。
【図７０】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースの初期設定） を示した図である。
【図７１】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースのＩＮＳ 化の手順） を示した図である。
【図７２】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースのＯＵＳ 化の手順） を示した図である。
【図７３】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースのハードウェア障害／局内制御通信が可能なハードウェア障害） を示した図である。
【図７４】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースのハードウェア障害／局内制御通信が不可能なハードウェア障害） を示した図である。
【図７５】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースのハードウェア障害／マイクロプロセッサ障害） を示した図である。
【図７６】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースのハードウェア障害／ＳＩＦＳＨ ＣｏｍｍｏｎとＤＳ３−ＳＭＤＳインタフェースの間の交絡障害 （アクティブ系））を示した図である。
【図７７】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースのハードウェア障害／ＳＩＦＳＨ ＣｏｍｍｏｎとＤＳ３−ＳＭＤＳインタフェースの間の交絡障害 （スタンバイ系））を示した図である。
【図７８】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３／ＰＬＣＰレイヤアラーム処理） を示した図である。
【図７９】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３／ＰＬＣＰ ＴＣＡの発生時におけるＤ／Ｑ−タイマの通知、ＰＭデータの収集） を示した図である。
【図８０】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＤＳ３−ＳＭＤＳインタフェースバッファアラームの発生時におけるＤ／Ｑ−タイマの通知、バッファデータの収集） を示した図である。
【図８１】ＤＳ３−ＳＭＤＳインタフェースの処理シーケンス （ＰＶＣ パス試験用特番ＶＰＩ，ＶＣＩ セルの設定） を示した図である。
【図８２】バッファでの上述のセル廃棄処理開始／解除閾値を示した図である。
【図８３】ＤＳ３−ＳＭＤＳインタフェースＰＣＢ における上述のループバック機能の実装位置を示した図である。
【図８４】ＤＳＸ−３ でのラインループバック試験の概略を示した図である。
【図８５】ＲＬＣ でのラインループバック試験の概略を示した図である。
【図８６】ＤＳ３−ＳＤＭＳインタフェースとＳＢＭＨＳＨ、ＧＷＭＨＳＨの間のＰＶＣ のパス導通試験の概略を示した図である。
【図８７】ＳＩＦＳＨ の構成図である。
【図８８】個別部のＯＢＰ 監視機能の構成を示した図である。
【図８９】パッケージ抜け監視機能の構成を示した図である。
【図９０】共通部でのヒューズ断監視機能の構成を示した図である。
【図９１】アクティブコントロール機能を示した図である。
【図９２】ＨＬＰＯ１Ａの機能構成を示した図である。
【図９３】ＤＳ３−ＳＭＤＳインタフェースのメモリマップを示した図である。
【図９４】ＳＩＦＳＨ−Ａ のシステム内における位置付けを示した図である。
【図９５】ＳＩＦＣＯＭのパッケージ構成を示した図である。
【図９６】ＳＩＦＳＨ−Ａ とＡＴＭ スイッチ（ＡＳＳＷ）の間のインタフェースを示した図である。
【図９７】５０芯フラット同軸ケーブル上の６２２Ｍｂｐｓ セルハイウエイに対するインタフェースタイミングを示した図である。
【図９８】２０芯ＴＤバスケーブル上の系切替え信号に対するインタフェースタイミングを示した図である。
【図９９】系切替え信号とＳＩＦＳＨ−Ａ でのアクティブ系選択状態の関係図である。
【図１００】ＳＹＮＳＨ からの基準クロックを選択するためのＳＩＦＳＨ−Ａ 内に設けられる回路構成を示した図である。
【図１０１】各系における、ＣＯＭ−Ｅ−ＭＳＤ コマンドの指示状態、アラーム状態、及び選択された系の状態の関係図である。
【図１０２】１５６Ｍｂｐｓ セルハイウエイのインタフェースタイミングを示した図である。
【図１０３】個別部からＳＩＦＣＯＭへ向かう上りセルハイウエイにおけるＡＴＭ セルの受信タイミングを示した図である。
【図１０４】ＳＩＦＣＯＭから個別部へ向かう下りセルハイウエイにおけるＡＴＭ セルの受信タイミングを示した図である。
【図１０５】＃０系のＳＩＦＣＯＭがアクティブ系である場合における系制御を示した図である。
【図１０６】ＡＣＴ コントローラによる系制御の論理を示した図である。
【図１０７】ＡＣＴ コントローラの回路構成例を示した図である。
【図１０８】ＦＣＫ 及びＣＬＫ と、ＥＭＳＤデータ、ＥＭＳＣＮ データとの間の位相関係を示した図である。
【図１０９】フレーム同期処理の状態遷移図を示した図である。
【図１１０】フレーム同期の確立／はずれ過程を示した図である。
【図１１１】パイロット信号の検出／異常過程を示した図である。
【図１１２】３．３．２．３．２、３．３．２．３．３、及び３．３．２．３．４節で説明したデータ取込みのための一連の処理のフローチャートを示した図である。
【図１１３】３．３．２．３．２、３．３．２．３．３、及び３．３．２．３．４節で説明したデータ取込みのための一連の処理を実行する個別部内の機能ブロック図を示す。
【図１１４】個別部内のＥＭＳＣＮ 送出回路のブロック図である。
【図１１５】ＳＩＦＣＯＭと個別部の間のインターフェイス障害についての、個別部における検出方法及び通知方法、並びに、ＳＩＦＣＯＭにおける検出方法及び認識される障害内容の一覧を示した図である。
【図１１６】ＳＩＦＳＨ−Ａ 内部、及び個別部の間の、セル流に沿ったクロックインタフェースを示した図である。
【図１１７】局内制御通信のレイヤ構造を示した図である。
【図１１８】簡易ＬＡＰ−Ｄ におけるＡＴＭ レイヤのセルフォーマットを示した図である。
【図１１９】簡易ＬＡＰ−Ｄ におけるＳＡＲ−ＰＤＵ フォーマットを示した図である。
【図１２０】レイヤ２のＬＡＰ−Ｄ フォーマットを示した図である。
【図１２１】ＡＴＭ セルフォーマットを示した図である。
【図１２２】ＳＩＦＳＨ−Ａ で使用されるＡＴＭ セルヘッダデータの構成を示した図である。
【図１２３】ＳＩＦＳＨ−Ａ におけるＡＴＭ セルヘッダデータの使用方法を示した図である。
【図１２４】ＲＭＸＳＨで使用されるＡＴＭ セルヘッダデータの構成を示した図である。
【図１２５】ＲＭＸＳＨ におけるＡＴＭ セルヘッダデータの使用方法を示した図である。
【図１２６】ＢＳＧＣＳＨで使用されるＡＴＭ セルヘッダデータの構成を示した図である。
【図１２７】ＢＳＧＣＳＨにおけるＡＴＭ セルヘッダデータの使用方法を示した図である。
【図１２８】ＳＩＦＳＨ−Ａ におけるＳＩＧ／ＡＤＳ１ＢＬＫ／ＡＤＳ１ＳＥＬ の使用方法を示した図である。
【図１２９】図１２２、図１２３、及び図１２８によって規定されるＡＴＭ セルヘッダデータの、ＳＩＦＳＨ−Ａ 及びＡＤＳ１ＳＨ （図８参照） における機能割当てを示した図である。
【図１３０】ＳＩＦＳＨ−Ａ 内でのＭＵＸ の位置を示した図である。
【図１３１】ＳＩＦＳＨ−Ａ の縦続接続の構成を示した図である。
【図１３２】ＭＵＸ の構成を示した図である。
【図１３３】スケジューラの構成の概要を示した図である。
【図１３４】スケジューラのＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ バッファ） へのＡＴＭ セルの書込みタイミングを示した図である。
【図１３５】出力許可信号の送出タイミングを示した図である。
【図１３６】入力したセルのデータ長が短い場合の書き込み異常処理の説明図である。
【図１３７】入力したセルのデータ長が長い場合の書き込み異常処理の説明図である。
【図１３８】読み出し異常処理の説明図である。
【図１３９】ＭＵＸ 内のバッファに設定される閾値を示した図である。
【図１４０】ＳＩＦＳＨ−Ａ 内でのＤＭＵＸの位置を示した図である。
【図１４１】ＤＭＵＸの構成を示した図である。
【図１４２】交換機内のセルフォーマットを示した図である。
【図１４３】ＤＭＵＸにおいて使用されるヘッダのマッチングビットのロケーションを示した図である。
【図１４４】アンビリカルプロテクションスイッチングの概要を示した図である。
【図１４５】ＤＭＵＸ内のバッファに設定される閾値を示した図である。
【図１４６】ＶＣＣ ／ＡＴＭ スイッチ障害を説明した図である。
【図１４７】ＶＣＣ 用メモリのテーブル構造を示した図である。
【図１４８】ＩＮＳ 化手順のアローダイアグラム（Ａｒｒｏｗ Ｄｉａｇｒａｍ） を示した図である。
【図１４９】各系のステータスとＣＣ （交換機プロセッサ） の処理を示した図である。
【図１５０】ＳＩＦＳＨ−Ａ 内でのＳｉｇｎａｌ処理部（ＥＧＣＬＡＤ）の位置を示した図である。
【図１５１】ヘッダチェック領域を示した図である。
【図１５２】ヘッダ挿入領域を示した図である。
【図１５３】モニタリングセルＭＣの挿入・監視ポイントと、そのルーティングを示した図である。
【図１５４】ＴＣＧ 試験のルートを示した図である。
【図１５５】ＳＩＦＣＯＭでのＯＢＰ 障害の検出処理の説明図である。
【図１５６】ＳＩＦＣＯＭのパッケージ抜け障害の検出処理の説明図である。
【図１５７】パワーパッケージ抜け障害の検出処理の説明図である。
【図１５８】ＳＩＦＣＯＭ用ヒューズ断障害の検出処理の説明図である。
【図１５９】下り同軸フラットケーブル障害の検出処理の説明図である。
【図１６０】上り同軸フラットケーブル障害の検出処理の説明図である。
【図１６１】ＴＤバスケーブル障害の検出処理の説明図である。
【図１６２】ＳＩＦＣＯＭ障害の説明図 （その１） である。
【図１６３】ＳＩＦＣＯＭ障害の説明図 （その２） である。
【図１６４】ホスト交換機とＢＲＬＣを接続するアンビリカル回線を示した図である。
【図１６５】回線プロテクションにおける回線の切り替えシーケンスを示した図である。
【図１６６】回線切り替えのコマンドフォーマットを示した図である。
【図１６７】ＡＳＳＷＳＨ−Ａの内部構成を示した図である。
【図１６８】通話路系の接続構成を示した図である。
【図１６９】ＳＷＭＤＸ と６２２Ｍｂｐｓ のＡＴＭ ハイウエイとのインタフェースにおける信号タイミングを示した図である。
【図１７０】ＳＷＭＤＸ と６２２Ｍｂｐｓ のＡＴＭ ハイウエイの間のインタフェースにおけるセルフォーマットを示した図である。
【図１７１】ＩＮＦＡとＡＳＳＷＳＨ−Ａの間のインタフェースを示した図である。
【図１７２】自系のＳＷＣＮＴ と他系のＳＷＣＮＴ の間のインタフェースを示した図である。
【図１７３】系選択信号及びそのストローブ信号を示した図である。
【図１７４】系選択信号に関する系選択論理を示した図である。
【図１７５】ＳＷＭＸに関する外部インタフェースを示した図 （その１） である。
【図１７６】ＳＷＭＸに関する外部インタフェースを示した図 （その２） である。
【図１７７】ＳＷＭＤＸ に関する外部インタフェースを示した図 （その１） である。
【図１７８】ＳＷＭＤＸ に関する外部インタフェースを示した図 （その２） である。
【図１７９】ＳＷＣＮＴ に関する外部インタフェースを示した図 （その１） である。
【図１８０】ＳＷＣＮＴ に関する外部インタフェースを示した図 （その２） である。
【図１８１】ＡＳＳＷＳＨ−Ａを構成する各ブロックの詳細な機能を示した図である。
【図１８２】ＳＷＭＤＸ を構成する各ブロックを示した図である。
【図１８３】ＳＷＭＤＸ 内の各ブロックの機能を示した図である。
【図１８４】ＳＷＭＸを構成する各ブロックを示した図である。
【図１８５】ＳＷＭＸ内の各ブロックの機能を示した図である。
【図１８６】ＳＷＣＮＴ を構成する各ブロックを示した図である。
【図１８７】ＳＷＣＮＴ 内の各ブロックの機能を示した図である。
【図１８８】ＳＷＴＩＦ を構成する各ブロックを示した図である。
【図１８９】ＳＷＴＩＦ 内の各ブロックの機能を示した図である。
【図１９０】ＳＣＬＫを構成する各ブロックを示した図である。
【図１９１】ＳＣＬＫ内の各ブロックの機能を示した図である。
【図１９２】セル廃棄クラスを示した図である。
【図１９３】トラヒック測定回路のブロック図である。
【図１９４】トラヒック測定回路の動作タイミングチャートである。
【図１９５】ＣＣアクセス（ＩＮ 命令） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示した図である。
【図１９６】ＣＣアクセス（ＯＵＴ命令） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示した図である。
【図１９７】ＤＭＡ アクセス （リード） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示した図である。
【図１９８】ＤＭＡ アクセス （ライト） のタイミングチャート（（ａ）図） 及びアドレス／データフォーマット（（ｂ）図） を示した図である。
【図１９９】ＩＮ／ＯＵＴ命令の一覧を示した図である。
【図２００】障害検出手順 （ＭＳＣＮにより通知が行われる場合） を示した図である。
【図２０１】障害検出手順 （自律的にステータスが通知される場合） を示した図である。
【図２０２】障害処理タスクが処理するメッセージボックスの基本フォーマットを示した図である。
【図２０３】通常障害におけるメッセージボックス内の障害内容書き込みデータを示した図である。
【図２０４】システム内におけるＳＢＭＥＳＨの位置付を示す全体構成図である。
【図２０５】ＳＮＩ −ＳＮＩ 間でのＳＭＤＳデータのルートを説明する図である。
【図２０６】ＳＮＩ からＩＳＳＩまたはＩＣＩ へのＳＭＤＳデータ転送のルートを説明する図である。
【図２０７】ＩＳＳＩまたはＩＣＩ からＳＮＩ へのＳＭＤＳデータ転送のルートを説明する図である。
【図２０８】ＩＳＳＩまたはＩＣＩ からＩＳＳＩまたはＩＣＩ へのＳＭＤＳデータ転送のルートを説明する図である。
【図２０９】ＳＢＭＥＳＨのブロック図である。
【図２１０】ＳＢＭＥＳＨの冗長構成を示すブロック図である。
【図２１１】メッセージハンドラＭＨ間の論理的な結合を示す図である。
【図２１２】レイヤ２、レイヤ３におけるユーザ情報の分解・組立を説明する図である。
【図２１３】レイヤ２のＡＡＬ／ＳＡＲ におけるデータ構成を示す図である。
【図２１４】セル種別に従った出力ＶＣＩ／ＭＩＤ の付与方法を説明する図である。
【図２１５】システム内の各位置におけるルーティング機能と、そのルーティングに利用されるセル内の情報を説明する図である。
【図２１６】ＳＮＩ に対応させたＶＣＩ の割り当ての例を示す図である。
【図２１７】ＳＮＩ とＳＢＭＨとの間でのＶＰＩ／ＶＣＩ の割当てを説明する図（その１）である。
【図２１８】ＳＮＩ とＳＢＭＨとの間でのＶＰＩ／ＶＣＩ の割当てを説明する図（その２）である。
【図２１９】メッセージハンドラＭＨ間でのＶＰＩ／ＶＣＩ の割り当ての例を示す図である。
【図２２０】メッセージハンドラＭＨ間でのＶＰＩ／ＶＣＩ の割当てを説明する図である。
【図２２１】各ＳＭＬＰに対して ＭＩＤを割り当てる例を示す図である。
【図２２２】グループアドレスを用いたデータ分配の概念を説明する図である。
【図２２３】各セルが属するＳＮＩ および Ｌ３ ＰＤＵ を識別するために用いる情報を説明する図である。
【図２２４】ＳＢＭＥＳＨの機能ブロック図である。
【図２２５】ＳＭＬＰ部の全体構成ブロック図である。
【図２２６】図２２５に示すＳＭＬＰ部の各ブロックの機能概略をまとめた図（その１）である。
【図２２７】図２２５に示すＳＭＬＰ部の各ブロックの機能概略をまとめた図（その２）である。
【図２２８】図２２５に示すＳＭＬＰ部の各ブロックの機能概略をまとめた図（その３）である。
【図２２９】図２２５に示すＳＭＬＰ部の各ブロック毎に操作するエラーフラグをまとめた図（その１）である。
【図２３０】図２２５に示すＳＭＬＰ部の各ブロック毎に操作するエラーフラグをまとめた図（その２）である。
【図２３１】図２２５に示すＳＭＬＰ部の各ブロック毎に操作するエラーフラグをまとめた図（その３）である。
【図２３２】図２２５に示すＳＭＬＰ部の各ブロック毎に操作するエラーフラグをまとめた図（その４）である。
【図２３３】上記エラーフラグ（ＥＦ）とエラー名称（ＴＲ での名前） の対応関係及び、ＥＦの位置を示す図（その１）である。
【図２３４】上記エラーフラグ（ＥＦ）とエラー名称（ＴＲ での名前） の対応関係及び、ＥＦの位置を示す図（その２）である。
【図２３５】上記エラーフラグ（ＥＦ）とエラー名称（ＴＲ での名前） の対応関係及び、ＥＦの位置を示す図（その３）である。
【図２３６】上記エラーフラグ（ＥＦ）とエラー名称（ＴＲ での名前） の対応関係及び、ＥＦの位置を示す図（その４）である。
【図２３７】上記エラーフラグ（ＥＦ）とエラー名称（ＴＲ での名前） の対応関係及び、ＥＦの位置を示す図（その５）である。
【図２３８】交絡セレクトＳ におけるタイミングを説明する図である。
【図２３９】セルのフォーマット（ヘッダ部）を示す図である。
【図２４０】試験セル多重時の、回線セルと試験セルの送出動作を説明する図である。
【図２４１】ＣＲＣ−１０チェックに関する処理を説明する図である。
【図２４２】各セグメントタイプ毎のＰＬ長チェックに関する処理を説明する図である。
【図２４３】各セグメントタイプ毎のＭＩＤ 値チェックに関する処理を説明する図である。
【図２４４】各セグメントタイプ毎のＭＩＤ チェックに関する処理を説明する図である。
【図２４５】各セグメントタイプ毎の ＳＮ チェックに関する処理を説明する図である。
【図２４６】アドレスフォーマット・チェックに関する処理を説明する図である。
【図２４７】各セグメントタイプ毎の ＤＡ チェックに関する処理を説明する図である。
【図２４８】ＢＡ サイズチェックに関する処理を説明する図である。
【図２４９】イングレス流量チェックの処理タイミングを説明する図である。
【図２５０】同時入力数チェックに関する処理を説明する図である。
【図２５１】ＭＩＤのタイムアウトに関する処理を説明する図である。
【図２５２】ＲＭＩＤ変換ＣＡＭ と、ＭＲＩ ＣＡＭ へのリード／ライトデータを示す図である。
【図２５３】各セル毎の、上記ＲＭＩＤ変換ＣＡＭ およびＭＲＩ ＣＡＭ のマッチングおよびリード／ライトのタイミングを説明する図である。
【図２５４】同時入力数制限 ＲＭＩＤ 獲得／ＭＲＩ Ｔｉｍｅ Ｏｕｔの処理を説明するフローチャートである。
【図２５５】ＲＭＩＤ の縮退の概念を説明する図である。
【図２５６】各セグメントタイプ毎に、ＲＭＩＤ獲得部、同時入力制限、ＭＲＩ Ｔ．Ｏ．設定／ 解除における正常セルと異常セルの処理を示す図である。
【図２５７】ヘッダ・イクステンション（ＨＥ）フォーマットチェックに関する処理を説明する図である。
【図２５８】各セグメントタイプ毎の、送信元アドレス（ＳＡ）のチェックに関する処理を説明する図である。
【図２５９】着信先アドレス ＤＡ のスクリーニングに関する処理を説明する図である。
【図２６０】ＢＥタグのマッチングに関する処理を説明する図である。
【図２６１】ＢＡサイズのマッチングチェックに関する処理を説明する図である。
【図２６２】情報長チェックに関する処理を説明する図である。
【図２６３】Ｌ３−ＰＤＵ 単位のエラーメッセージ廃棄を説明する図である。
【図２６４】ＭＲＩ タイムアウトＥＯＭ 後に受信したメッセージの廃棄を説明する図である。
【図２６５】各セグメントタイプ毎に、エラーメモリに対する処理を説明する図である。
【図２６６】エンキャプセレーションを説明する図である。
【図２６７】メッセージハンドラ（ＭＨ）間の情報 ＢＯＮに付与する ＩＳＳＩ ヘッダを示す図である。
【図２６８】メッセージハンドラ（ＭＨ）間の情報 ＢＯＮのフォーマットを示す図である。
【図２６９】キャリアセレクションの関する処理を説明する図である。
【図２７０】ルーティングに関する処理をまとめた図である。
【図２７１】ルーティングに関する処理を概念的に説明する図である。
【図２７２】キャリアスクリーニングに関する処理を説明する図である。
【図２７３】ブロードキャスト指定用ビットを説明する図である。
【図２７４】セルのコピーに関する処理を説明する図である。
【図２７５】ブロードキャスト後のセルフォーマットを示す図である。
【図２７６】グループアドレス ＧＡ 部でのコピー処理のフローチャートである。
【図２７７】出力帯域制限に関する処理を説明する図である。
【図２７８】出 ＭＩＤの獲得に関する処理を説明する図である。
【図２７９】ＭＩＤの獲得に関する処理のフローチャートである。
【図２８０】ＳＭＬＰテーブル一覧を示す図（その１）である。
【図２８１】ＳＭＬＰテーブル一覧を示す図（その２）である。
【図２８２】ＲＭＬＰの全体構成ブロック図である。
【図２８３】上記ＲＭＬＰの各ブロックの機能概要を説明する図（その１）である。
【図２８４】上記ＲＭＬＰの各ブロックの機能概要を説明する図（その２）である。
【図２８５】ＰＶＣ 試験時の試験セルのルートを示す図（その１）であり、ＳＮＩ 折り返しテストを説明する。
【図２８６】ＰＶＣ 試験時の試験セルのルートを示す図（その２）であり、ＭＨ間（ 特定ＤＡ使用） テストを説明する。
【図２８７】ＰＶＣ 試験時の試験セルのルートを示す図（その３）であり、ＭＨ間（ 割付済ＤＡ使用） テストを説明する。
【図２８８】ＲＭＬＰのＭＳＣＮ収容図である。
【図２８９】ＲＭＬＰのＭＳＤ 収容図である。
【図２９０】ＲＭＬＰの各機能ブロック毎に操作するエラーフラグ（ＥＦ）を示す図である。
【図２９１】ＲＭＬＰとＬＰ−ＣＯＭのデータインタフェース、及びセルのフォーマットを示す図（その１）である。
【図２９２】ＲＭＬＰとＬＰ−ＣＯＭのデータインタフェース、及びセルのフォーマットを示す図（その２）である。
【図２９３】ＲＭＬＰとＬＰ−ＣＯＭのデータインタフェース、及びセルのフォーマットを示す図（その３）である。
【図２９４】ＲＭＬＰとＬＰ−ＣＯＭのデータインタフェース、及びセルのフォーマットを示す図（その４）である。
【図２９５】ＲＭＬＰとＬＰ−ＣＯＭのデータインタフェース、及びセルのフォーマットを示す図（その５）である。
【図２９６】ＨＭＨ００Ａの機能ブロック図である。
【図２９７】上記ＨＭＨ００Ａの各ブロックの機能概略を説明する図である。
【図２９８】交絡セレクトＲ の機能ブロック図である。
【図２９９】上記交絡セレクトＲ の各ブロックの機能概略を説明する図である。
【図３００】ＨＭＨ００Ａの系交絡を説明する図である。
【図３０１】ＦＩＦＯによるタイミング調節を説明する図である。
【図３０２】交絡データのセレクト処理を説明する図である。
【図３０３】交絡セレクトに関するＭＳＣＮポイントを説明する図である。
【図３０４】タイミングジェネレータＲ の機能ブロック図である。
【図３０５】上記タイミングジェネレータＲ の各ブロックの機能概要を説明する図である。
【図３０６】セルフレーム（ＣＦ）ジェネレータの動作を説明する図である。
【図３０７】タイミングジェネレータに関するＭＳＣＮポイントを説明する図である。
【図３０８】アドレスフィルタＲ の機能ブロック図である。
【図３０９】上記アドレスフィルタＲ の各ブロックの機能概略を説明する図である。
【図３１０】ＶＣＩ／ＭＩＤ マッチャ条件をまとめた図である。
【図３１１】上記アドレスフィルタＲ に関するＭＳＣＮポイントを説明する図である。
【図３１２】ＨＭＨ０１Ａの機能ブロック図である。
【図３１３】上記ＨＭＨ０１Ａの各ブロックの機能概略を説明する図である。
【図３１４】試験セル多重Ｒ， ９ＭＧ Ｒの機能ブロック図である。
【図３１５】上記試験セル多重Ｒ， ９ＭＧ Ｒに関するＭＳＣＮポイントを説明する図である。
【図３１６】ＭＩＤ チェックＲ の機能ブロック図である。
【図３１７】ＭＩＤ チェックに関する処理を説明する図である。
【図３１８】ＭＩＤ チェックのエラーフラグを示す図である。
【図３１９】ＭＩＤチェックＲ に関するＭＳＣＮポイントを説明する図である。
【図３２０】ＳＮチェックＲ の機能ブロック図である。
【図３２１】ＳＮチェックＲ のエラーフラグを示す図である。
【図３２２】上記 ＳＮ チェックＲ 部に関するＭＳＣＮポイントを説明する図である。
【図３２３】エンキャプセレーション部の機能ブロック図である。
【図３２４】エンキャプセレーション部に関するエラーフラグを示す図である。
【図３２５】上記エンキャプセレーション部に関するＭＳＣＮポイントを説明する図である。
【図３２６】エラー編集Ｉ Ｒ の機能ブロック図である。
【図３２７】ＲＭＩＤ獲得Ｒ の機能ブロック図である。
【図３２８】上記ＲＭＩＤ獲得Ｒ の各ブロックの機能概要を説明する図である。
【図３２９】上記ＲＭＩＤ獲得Ｒ 部に関するエラーフラグを示す図である。
【図３３０】ＭＲＩ タイムアウトチェックＲ の機能ブロック図である。
【図３３１】上記ＭＲＩ タイムアウトチェックＲ の各ブロックの機能概略を説明する図である。
【図３３２】ＴＯセル（タイムアウトセル）のヘッダフォーマットを示す図である。
【図３３３】ＭＲＩ タイムアウトチェック部に関するエラーフラグを示す図である。
【図３３４】ＧＡコピーＲ の機能ブロック図である。
【図３３５】上記ＧＡコピーＲ の各ブロックの機能概略を説明する図である。
【図３３６】ＧＡコピー部に関するエラーフラグを示す図である。
【図３３７】上記ＧＡコピー部に関するＭＳＣＮポイントを説明する図である。
【図３３８】ＳＮＩ 利用可能Ｒ の機能ブロック図である。
【図３３９】ＳＮＩ 利用可能部に関するエラーフラグを示す図である。
【図３４０】ＳＮＩ 利用可能部に関するＭＳＣＮポイントを説明する図である。
【図３４１】エラー編集ＩＩ Ｒの機能ブロック図およびその機能ブロック概要を説明する図である。
【図３４２】ＳＡチェック Ｒの機能ブロック図およびそのブロックの機能概要を説明する図である。
【図３４３】ＭＩＤ チェックのエラーフラグを説明する図である。
【図３４４】ＳＡチェック部に関するＭＳＣＮポイントを説明する図である。
【図３４５】ＳＡスクリーニングＲ において、ＳＣ属性とのマッチ状況を示す図である。
【図３４６】ＨＭＨ０２Ａの全体構成を表すブロック図である。
【図３４７】ＨＭＨ０２Ａの機能ブロック図である。
【図３４８】図３４７に示した各ブロックの機能をまとめた表である。
【図３４９】ＨＭＨ０２ＡのインタフェースＩ／Ｆ 状況を表す図である。
【図３５０】ＨＭＨ０２Ａにおけるメッセージ制御の内容をまとめた表である。
【図３５１】同時送出数制限部の詳細ブロック図である。
【図３５２】特定ＳＮＩ に対するメッセージ送出数管理を説明する表である。
【図３５３】バッファリング管理を説明する概念図である。
【図３５４】出ＭＩＤ 獲得部のブロック図である。
【図３５５】出ＭＩＤ 獲得の処理を説明する図である。
【図３５６】エグレス流量制限部のブロック図である。
【図３５７】廃棄カウンタ部のブロック図である。
【図３５８】ＣＲＣ−１０生成部のブロック図である。
【図３５９】ＣＲＣ−１０生成部が生成するＣＲＣ−１０の多項式のセル内の位置を示す図である。
【図３６０】クロック生成部のブロック図である。
【図３６１】上記クロック生成部によるクロック生成方法を説明する図である。
【図３６２】μＰ Ｉ／Ｆ の内容を示す表である。
【図３６３】ＭＨ−ＣＯＭ部を構成する４枚のＰＷＣＢの機能を説明する図である。
【図３６４】ＨＭＸ１０Ａ ＰＷＣＢ のブロック図である。
【図３６５】上記ＨＭＸ１０Ａ ＰＷＣＢ の監視項目を説明する図（その１）である。
【図３６６】上記ＨＭＸ１０Ａ ＰＷＣＢ の監視項目を説明する図（その２）である。
【図３６７】ＨＭＸ１１Ａ ＰＷＣＢ のブロック図である。
【図３６８】上記ＨＭＸ１１Ａ ＰＷＣＢ の監視項目を説明する図（その１）である。
【図３６９】上記ＨＭＸ１１Ａ ＰＷＣＢ の監視項目を説明する図（その２）である。
【図３７０】上記ＨＭＸ１１Ａ ＰＷＣＢ の監視項目を説明する図（その３）である。
【図３７１】ＨＭＸ１２Ａ ＰＷＣＢ のＶＣＣ 機能を中心としたブロック図である。
【図３７２】ＨＭＸ１２Ａ ＰＷＣＢ のスケジューラ機能を中心としたブロック図である。
【図３７３】上記ＨＭＸ１２Ａ ＰＷＣＢ の障害処理に関する監視項目を示す図（その１）である。
【図３７４】上記ＨＭＸ１２Ａ ＰＷＣＢ の障害処理に関する監視項目を示す図（その２）である。
【図３７５】上記ＨＭＸ１２Ａ ＰＷＣＢ の障害処理に関する監視項目を示す図（その３）である。
【図３７６】ＨＳＦ０５Ａの機能ブロック図を示す。
【図３７７】上記ＨＳＦ０５Ａ ＰＷＣＢ の障害処理に関する監視項目を示す。
【図３７８】ＳＢＭＥＳＨのクロックの系統図である。
【図３７９】ＨＬＭ０１Ａ ＰＷＣＢ の機能ブロック図である。
【図３８０】上記ＨＬＭ０１Ａ ＰＷＣＢ の各ブロックの機能概略を示す図（その１）である。
【図３８１】上記ＨＬＭ０１Ａ ＰＷＣＢ の各ブロックの機能概略を示す図（その２）である。
【図３８２】ＨＬＭ０１Ａ ＰＷＣＢ において行われるチェック一覧を示す図（その１）である。
【図３８３】ＨＬＭ０１Ａ ＰＷＣＢ において行われるチェック一覧を示す図（その２）である。
【図３８４】イングレス部におけるプロトコル・パフォーマンス・モニタのチェック項目および処理を示した図である。
【図３８５】エラー通知のタイミングを説明するタイムチャートである。
【図３８６】上記タイムチャートに示す各信号を説明する図である。
【図３８７】ＳＴ識別ブロックにおけるセル・セグメントタイプの識別方法を説明する図である。
【図３８８】エラー発生時の処理を説明するタイムチャートである。
【図３８９】Ｓｕｍ ｏｆ Ｅｒｒｏｒ Ｃｏｕｎｔ処理における閾値とカウント値のアクセスのタイミングを示すタイムチャートである。
【図３９０】Ｌ２／３個別 Ｅｒｒ． カウント処理を説明するタイムチャートである。
【図３９１】レイヤ３ Ｂｕｒｓｔｙ Ｅｒｒ．（バーストエラー）処理を説明するタイムチャートである。
【図３９２】Ｅ−ＰＤＵ ｆｌａｇ ＲＡＭへのアクセス方法を説明するフローチャートである。
【図３９３】Ｅｇｒｅｓｓ部におけるチェック項目、ＮＧ検出時のアクション、チェック処理手順を示す図である。
【図３９４】エグレス部におけるプロトコル・パフォーマンス・モニタの処理を説明するタイムチャートである。
【図３９５】上記タイムチャートの各信号を説明する図である。
【図３９６】セルのセグメントタイプを識別する方法を示す図である。
【図３９７】イングレス部でのＬ２／３個別Ｅｒｒ．カウント処理を説明するタイムチャートである。
【図３９８】イングレス部におけるネットワーク・データ・コレクションの処理を説明するタイムチャートである。
【図３９９】イングレス部におけるデータ・コレクション処理を説明するタイムチャートである。
【図４００】課金部のブロック図である。
【図４０１】ＲＭＬＰ部から入力されるセルのフォーマットを示す図である。
【図４０２】ＳＡ， キャリア，ＲＤＡ蓄積ＲＡＭ に格納されるでーたを模式的に示した図である。
【図４０３】ＤＡ圧縮ＣＡＭ の内部を模式的に示した図である。
【図４０４】課金処理において、ＥＯＭ の流入時の動作を示すタイムチャートである。
【図４０５】課金関連データを蓄積するＲＡＭ に格納される情報を模式的に示す図である。
【図４０６】課金部のチェック処理を行う部分のブロック図である。
【図４０７】ＬＰ−ＣＯＭ部の ＨＬＰ０２Ａ のブロック図である。
【図４０８】上記ＨＬＰ０２Ａの各ブロックの機能概要を説明する図（その１）である。
【図４０９】上記ＨＬＰ０２Ａの各ブロックの機能概要を説明する図（その２）である。
【図４１０】ＡＳＳＷからＳＤＭＵＸ へ入力するセルフォーマットを示す図である。
【図４１１】ＳＤＭＵＸ からＳＭＬＰ（ａ） へ入力するセルのフォーマットを示す図である。
【図４１２】ＬＰ−ＣＯＭからＳＭＬＰ（ａ） へ入力するセルのフォーマットを示す図である。
【図４１３】ＳＭＬＰ（ａ） （ＨＭＨ０３Ａ）からＳＭＬＰ（ｂ） （ＨＭＨ０４Ａ）へ入力するセルのフォーマットを示す図である。
【図４１４】ＳＭＬＰ（ｂ）（ＨＭＨ０４Ａ） →ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） へ入力するセルのフォーマットを示す図である。
【図４１５】ＳＭＬＰ（ｂ）（ＨＭＨ０４Ａ） からＳＭＬＰ（ＨＭＨ０５Ａ）に入力するタイムアウト・ダミーセルのフォーマットを示す図である。
【図４１６】ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） からＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ） へ入力するセルのフォーマットを示す図である。
【図４１７】ＳＭＬＰ（ｃ）（ＨＭＨ０５Ａ） からＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ） へ入力するＩ−ＢＯＭ のセルフォーマットを示す図である。
【図４１８】ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ） からＳＭＵＸ（ＨＭＸ１２Ａ）へ入力するセルのフォーマットを示す図である。
【図４１９】ＳＭＬＰ（ｄ）（ＨＭＨ０６Ａ）からＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭＯ１Ａ）へ入力するセルのフォーマットを示す図である。
【図４２０】ＳＭＵＸからＡＳＳＷへ出力されるセルのフォーマットを示す図である。
【図４２１】ＡＳＳＷからＲＤＭＵＸ へ入力するセルのフォーマットを示す図である。
【図４２２】ＲＤＭＵＸ（ＨＭＸ１０Ａ） からＲＭＬＰ（ａ）（ＨＭＨ００Ａ） へ入力するセルのフォーマットを示す図である。
【図４２３】ＲＭＬＰ（ａ）（ＨＭＨ００Ａ） からＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ） へ入力するセルのフォーマットを示す図である。
【図４２４】ＬＰ−ＣＯＭ（ＨＬＰ０２Ａ）からＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ） へ入力するセルのフォーマット示す図である。
【図４２５】ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ） からＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ） へ入力するセルのフォーマットを示す図である。
【図４２６】ＲＭＬＰ（ｂ）（ＨＭＨ０１Ａ） からＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ） へ転送されるタイムアウト・ダミーセルのフォーマットを示す図である。
【図４２７】ＲＭＬＰ（ｃ）（ＨＭＨ０４Ａ） からＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ） へ入力するセルのフォーマットを示す図である。
【図４２８】ＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ） からＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭ００Ａ）へ入力するセルのフォーマットを示す図である。
【図４２９】ＲＭＬＰ（ｄ）（ＨＭＨ０２Ａ） からＬＰ−ＣＯＭ（ＨＬＰ０２Ａ， ＨＬＭ０１Ａ）へ入力するセルのフォーマットを示す図である。
【図４３０】ＲＭＬＰ（ＨＭＨ０２） からＲＭＵＸ（ＨＭＸ１２Ａ）へ入力するセルのフォーマットを示す図である。
【図４３１】ＲＭＩＸ（ＨＭＸ１２Ａ）からＡＳＳＷへ出力されるセルのフォーマットを示す図である。
【図４３２】ＳＭＬＰ側におけるエラーフラグを示す図である。
【図４３３】ＲＭＬＰ側におけるエラーフラグを示す図である。
【図４３４】ＭＨ−ＣＯＭの初期設定を説明する図である。
【図４３５】局内通信におけるセルの流れを説明する図である。
【図４３６】局内通信用セルのＶＰＩ／ＶＣＩ 値の一例を示す図である。
【図４３７】ＢＳＧＣとＳＢＭＥＳＨ間の局内通信リンクを示す図である。
【図４３８】ＳＢＭＥＳＨのシェルフ・ナンバーをタグの値の関係を説明する図である。
【図４３９】特定のＳＢＭＥＳＨを指定するセルのタグ部を示す図である。
【図４４０】特定のＳＢＭＨを指定するセルのタグ部を示す図である。
【図４４１】ＬＰ部の初期設定時に発生しうるエラーを防ぐための処理を説明する図である。
【図４４２】加入者データ登録において、パラメータの変更の例を示す図である。
【図４４３】ＭＨ−ＣＯＭのＩＮＳ 処理を示す図である。
【図４４４】ＭＨ−ＣＯＭの障害時の動作についてまとめた図である。
【図４４５】自系Ｅ−ＭＳＣＮで通知される障害が、スタンバイ系で発生した場合のシーケンスを示す図である。
【図４４６】自系Ｅ−ＭＳＣＮで通知される障害が、アクティブ系で発生した場合のシーケンスを示す図である。
【図４４７】他系Ｅ−ＭＳＣＮで通知される障害が、スタンバイ系で発生した場合のシーケンスを示す図である。
【図４４８】他系Ｅ−ＭＳＣＮで通知される障害が、アクティブ系で発生した場合のシーケンスを示す図である。
【図４４９】ＳＢＭＥＳＨとＢＣＰＲとの間のインタフェースを示す図である。
【図４５０】ＩＮＦ ＭＳＣＮ ３２ ｂｉｔ を示す図である。
【図４５１】ＭＨ−ＣＯＭ部、ＬＰ部の系間交絡に関するＭＳＣＮポイントのチェックの概念を説明する図である。
【図４５２】ＩＮＦ ＭＳＣＮのうちの、１５， １７ ｂｉｔの状態と障害の関係を説明する図（その１）である。
【図４５３】ＩＮＦ ＭＳＣＮのうちの、１５， １７ ｂｉｔの状態と障害の関係を説明する図（その２）である。
【図４５４】ＩＮＦ ＭＳＣＮのうちの、１５， １７ ｂｉｔの状態と障害の関係を説明する図（その３）である。
【図４５５】ＩＮＦ ＭＳＣＮのうちの、１９， ２１ ｂｉｔの状態と障害の関係を説明する図（その１）である。
【図４５６】ＩＮＦ ＭＳＣＮのうちの、１９， ２１ ｂｉｔの状態と障害の関係を説明する図（その２）である。
【図４５７】ＬＰ部のヘルスチェックの概念を示す図である。
【図４５８】ＭＨ−ＣＯＭ部の系切り換えにおけるＡＣＴ 信号処理を説明する図である。
【図４５９】ＴＣＧ を用いた ＳＢＭＥＳＨ の折り返し試験を説明する図である。
【図４６０】ＳＩＦＳＨ に収容される個別部での折り返しのイメージを示す図である。
【図４６１】各ＳＢＭＥＳＨのＬＰ部での折り返しのイメージを示す図である。
【図４６２】ＴＣＧ からＳＢＭＥＳＨに送出されるテストセルのタグ情報の例を示す図である。
【図４６３】ＳＢＭＥＳＨに入力されたテストセルの処理を説明する図である。
【図４６４】ＳＢＭＥＳＨのＤＭＵＸ， ＭＵＸ 機能の確認のために試験を説明する図である。
【図４６５】ＳＮＩ−ＳＢＭＥＳＨ−Ａ間のＰＶＣ 試験を説明する図である。
【図４６６】ＳＮＩ−ＳＢＭＥＳＨ−Ａ間のＰＶＣ 試験において、ＳＩＮＦ， ＤＴの閉塞の有無、折り返し手段について説明する図である。
【図４６７】ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験について説明する図である。
【図４６８】ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験において、ＤＡの指定法とそのタイプ指定での試験についてまとめた図である。
【図４６９】ＰＶＣ 試験結果要求コマンドに対する応答ステータスに含まれるＰＶＣ 試験結果を示す図である。
【図４７０】テストセル送出部障害表示エリアの例を示す図である。
【図４７１】テストセル受信部障害表示エリアの例を示す図である。
【図４７２】ＳＮＩ−ＳＢＭＥＳＨ間のＰＶＣ 試験の結果のプリントアウトイメージを示す図である。
【図４７３】ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時（特定試験ＤＡ使用時）の結果のプリントアウトイメージを示す図である。
【図４７４】ＭＥＳＨ−ＭＨ 間のＰＶＣ 試験時（割付け済ＤＡ使用時）の結果のプリントアウトイメージを示す図である。
【図４７５】ＭＨ−ＣＯＭ自己診断の概要をまとめた図である。
【図４７６】ＭＨ−ＣＯＭ自己診断のひとつとして、ＤＰ実行結果の例を示す図である。
【図４７７】上記実行結果のなかのＲＥＳＵＬＴ情報の詳細を示す図である。
【図４７８】上記実行結果のなかのレングス情報の詳細を示す図である。
【図４７９】上記実行結果のなかの結果情報の詳細を示す図である。
【図４８０】ＬＰ部の機能試験の診断結果通知ステータスの詳細を示す図である。
【図４８１】ＭＨ−ＣＯＭのＥ−ＭＳＣＮフォーマットを示す図である。
【図４８２】詳細ＭＳＣＮ収容概念を示す図である。
【図４８３】ＭＨ−ＣＯＭ Ｅ−ＭＳＤのフォーマットを示す図である。
【図４８４】ＭＨ−ＣＯＭ制御Ｅ−ＭＳＤ 領域の収容を示す図である。
【図４８５】ＭＨ−ＣＯＭ制御Ｅ−ＭＳＤ 領域の各ポイントの内容を説明する図（その１）である。
【図４８６】ＭＨ−ＣＯＭ制御Ｅ−ＭＳＤ 領域の各ポイントの内容を説明する図（その２）である。
【図４８７】統計用閾値設計領域の収容を示す図である。
【図４８８】統計用閾値設計領域の各ポイントの内容を説明する図（その１）である。
【図４８９】統計用閾値設計領域の各ポイントの内容を説明する図（その２）である。
【図４９０】ＣＯＭ−Ｅ−ＭＳＣＮマスクパターン設定領域の収容を示す図である。
【図４９１】ＣＯＭ−Ｅ−ＭＳＣＮマスクパターン設定領域のマスク指定ポイントの内容を説明する図である。
【図４９２】ＭＨ−ＣＯＭの統計処理のシーケンスを示す図である。
【図４９３】ＭＨ−ＣＯＭの統計処理の収集が異常となる例を示す図である。
【図４９４】ＭＨ−ＣＯＭの統計処理異常時の処理シーケンスを示す図である。
【図４９５】ＬＰ部の各種処理のシーケンスを示す図である。
【図４９６】システム内におけるゲートウェイ・メッセージ・ハンドラ（ＧＷＭＥＳＨ）の位置を示す図である。
【図４９７】ＳＮＩ −ＳＮＩ 間でのＳＭＤＳデータの処理を示す図である。
【図４９８】ＳＮＩ →ＩＳＳＩまたはＩＣＩ の場合のＳＭＤＳデータの処理を示す図である。
【図４９９】ＩＳＳＩまたはＩＣＩ →ＳＮＩ の場合のＳＭＤＳデータの処理を示す図である。
【図５００】ＩＳＳＩまたはＩＣＩ →ＩＳＳＩまたはＩＣＩ の場合のＳＭＤＳデータの処理を示す図である。
【図５０１】ＧＷＭＥＳＨの構成ブロック図である。
【図５０２】ＧＷＭＥＳＨの冗長構成（二重化構成）を示すブロック図である。
【図５０３】ＳＭＤＳネットワークの一構成例を示す図である。
【図５０４】個別アドレスを用いてデータ転送をする場合のルーティング処理の例を示す図である。
【図５０５】ネットワーク内において、図５０４のルーティング処理の例を示した図である。
【図５０６】グループアドレスを用いてデータ転送をする場合のルーティング処理の例を示す図である。
【図５０７】グループアドレスが指定するエリア内にデータ転送元がある場合のデータ転送方法を示す図である。
【図５０８】データ転送元に対して、グループアドレスが指定するエリアがＬＡＴＡ内の他のローカル・キャリア内ある場合のデータ転送方法を示す図である。
【図５０９】データ転送元に対して、グループアドレスが指定するエリアがＬＡＴＡ外の他のローカル・キャリア内にある場合のデータ転送方法を示す図である。
【図５１０】スイッチング・システム間、またはスイッチング・システムと他のキャリアとの間のリンクのイメージを示す図である。
【図５１１】リンク・セットの収容条件を示す図である。
【図５１２】ロード・スプリッティング・アルゴリズムを説明する図である。
【図５１３】ＧＷＭＥＳＨのＩＣＬＰ部の全体構成ブロック図である。
【図５１４】ＩＣＬＰ部の各ブロックの機能を説明する図である。
【図５１５】ＩＣＬＰ部の各機能と、エラーフラグの対応を示す図（その１）である。
【図５１６】ＩＣＬＰ部の各機能と、エラーフラグの対応を示す図（その２）である。
【図５１７】ＩＣＬＰ部への入力セルのフォーマット（ＭＨ−ＣＯＭ→ＩＣＬＰ（ＩＳＳＩＰ−ＢＯＭ） ）を示す図である。
【図５１８】ＩＣＬＰ部への入力セルのフォーマット（ＭＨ−ＣＯＭ→ＩＣＬＰ（ＩＣＩＰ−ＢＯＭ））を示す図である。
【図５１９】ＩＣＬＰ部への入力セルのフォーマット（ＭＨ−ＣＯＭ→ＩＣＬＰ（ＳＩＰ−ＳＳＭ） ）を示す図である。
【図５２０】ＩＣＬＰ部への入力セルのフォーマット（ＭＨ−ＣＯＭ→ＩＣＬＰ（ＳＩＰ−ＢＯＭ） ）を示す図である。
【図５２１】ＩＣＬＰ部への入力セルフォーマット（ＭＨ−ＣＯＭ→ＩＣＬＰ（ＣＯＭ） ）を示す図である。
【図５２２】ＩＣＬＰ部への入力セルフォーマット（ＭＨ−ＣＯＭ→ＩＣＬＰ（ＥＯＭ） ）を示す図である。
【図５２３】ＩＣＬＰ部からの出力セルのフォーマット（ＩＣＬＰ→ＭＨ−ＣＯＭ（ＩＳＳＩＰ−ＢＯＭ） ）を示す図である。
【図５２４】ＩＣＬＰ部からの出力セルのフォーマット（ＩＣＬＰ→ＭＨ−ＣＯＭ（ＩＣＩＰ−ＢＯＭ））を示す図である。
【図５２５】ＩＣＬＰ部からの出力セルのフォーマット（ＩＣＬＰ→ＭＨ−ＣＯＭ（ＳＩＰ−ＳＳＭ） ）を示す図である。
【図５２６】ＩＣＬＰ部からの出力セルのフォーマット（ＩＣＬＰ→ＭＨ−ＣＯＭ（ＳＩＰ−ＢＯＭ） ）を示す図である。
【図５２７】ＩＣＬＰ部からの出力セルのフォーマット（ＩＣＬＰ→ＭＨ−ＣＯＭ（ＣＯＭ） ）を示す図である。
【図５２８】ＩＣＬＰ部からの出力セルのフォーマット（ＩＣＬＰ→ＭＨ−ＣＯＭ（ＥＯＭ） ）を示す図である。
【図５２９】ＩＣＬＰ部のＨＭＨ１２Ａへの入力セルのフォーマットを示す図である。
【図５３０】ＩＣＬＰ部のＨＭＨ１２Ａからの出力セルのフォーマットを示す図である。
【図５３１】ＩＣＬＰ部のＨＭＨ１３Ａへの入力セルのフォーマット（ＢＯＭ ）を示す図である。
【図５３２】ＩＣＬＰ部のＨＭＨ１３Ａへの入力セルのフォーマット（ＣＯＭ ）を示す図である。
【図５３３】ＩＣＬＰ部のＨＭＨ１３Ａへの入力セルのフォーマット（ＥＯＭ ）を示す図である。
【図５３４】図５３１〜図５３３に示したエラーフラグを説明する図である。
【図５３５】ＩＣＬＰ部のＨＭＨ１３Ａ→ＨＬＰ０３Ａ， ＨＬＰ０７Ａへの出力セルのフォーマット（ＢＯＭ ）を示す図である。
【図５３６】ＩＣＬＰ部のＨＭＨ１３Ａ→ＨＬＰ０３Ａ， ＨＬＰ０７Ａへの出力セルのフォーマット（ＣＯＭ ）を示す図である。
【図５３７】ＩＣＬＰ部のＨＭＨ１３Ａ→ＨＬＰ０３Ａ， ＨＬＰ０７Ａへの出力セルのフォーマット（ＥＯＭ ）を示す図である。
【図５３８】図５３５〜図５３７に示したエラーフラグを説明する図である。
【図５３９】ＩＣＬＰ部のＨＭＨ１３Ａ→ＨＭＸ１２Ａへの出力セルのフォーマット（ＢＯＭ ）を示す図である。
【図５４０】ＩＣＬＰ部のＨＭＨ１３Ａ→ＨＭＸ１２Ａへの出力セルのフォーマット（ＣＯＭ ）を示す図である。
【図５４１】ＩＣＬＰ部の ＭＨ１３Ａ→ＨＭＸ１２Ａへの出力セルのフォーマット（ＥＯＭ ）を示す図である。
【図５４２】図５３９〜図５４１に示したエラーフラグを説明する図である。
【図５４３】ＩＣＬＰ部がメッセージを受信したときのチェックを説明するフローチャートである。
【図５４４】ＩＣＬＰ部におけるメッセージ・ルーティング処理を説明するフローチャートである。
【図５４５】上記メッセージ・ルーティング処理のフローチャートを補足的に説明する図である。
【図５４６】ＨＭＨ１１Ａのブロック図である。
【図５４７】ＨＭＨ１１Ａの外部端子を示す図である。
【図５４８】ＨＭＨ１１Ａの要部の回路図（その１）である。
【図５４９】ＨＭＨ１１Ａの要部の回路図（その２）である。
【図５５０】ＨＭＨ１１Ａの要部の回路図（その３）である。
【図５５１】ＨＭＨ１１Ａの要部の回路図（その４）である。
【図５５２】ＨＭＨ１１Ａの要部の回路図（その５）である。
【図５５３】ＨＭＨ１１Ａの要部の回路図（その６）である。
【図５５４】ＨＭＨ１１Ａのメッセージ・チェックＬＳＩ の主信号の出力タイミングを示す図である。
【図５５５】ＨＭＨ１１Ａのメッセージ・チェックＬＳＩ のセルデータの入出力タイミングを示す図である。
【図５５６】ＨＭＨ１１Ａのメッセージ・チェックＬＳＩ において、系交絡に関するタイミングを示す図（ＮＯＮ ＡＣＴ と ＲＩＮＧ １，２ ＯＦＦ の場合）である。
【図５５７】ＨＭＨ１１Ａのメッセージ・チェックＬＳＩ において、系交絡に関するタイミングを示す図（ＡＣＴ とＲＩＮＧ １，２ ＯＮ の場合）である。
【図５５８】ＨＭＨ１１Ａにおいて、 ＳＣＴＬ からメッセージ・チェックＬＳＩ へのデータ転送のタイミングを示す図である。
【図５５９】ＨＭＨ１１Ａにおいて、メッセージ・チェックＬＳＩ からＳＣＴＬへのデータ転送のタイミングを示す図である。
【図５６０】ＨＭＨ１１Ａにおいて、ＳＣＴＬからメッセージ・チェックＬＳＩ への初期化処理のタイミングを示す図である。
【図５６１】ＨＭＨ１２Ａのブロック図である。
【図５６２】ＨＭＨ１２Ａのルーティング機能の処理を示すフローチャートである。
【図５６３】ＨＭＨ１２Ａのブロードキャスト機能の処理を示すフローチャートである。
【図５６４】ＨＭＨ１２Ａのコピー制御の処理を示すフローチャート（その１）である。
【図５６５】ＨＭＨ１２Ａのコピー制御の処理を示すフローチャート（その２）である。
【図５６６】ＨＭＨ１２Ａにおける疑似ＥＯＭ 送出の処理を示すフローチャートである。
【図５６７】ＨＭＨ１３Ａのブロック図である。
【図５６８】ＨＭＨ１３Ａにおいて、出力帯域の制御を行うＶＣ−ＳＨ ＬＳＩ およびその周辺の回路構成を示す図である。
【図５６９】出力ＭＩＤ 獲得部の回路構成を示す図である。
【図５７０】出力ＭＩＤ 獲得処理に使用するテーブルの構成を示す図である。
【図５７１】出力ＭＩＤ 獲得部での出ＶＩＣ 確保の処理を示すフローチャートである。
【図５７２】出力ＭＩＤ 獲得部でのタイム・アウト監視処理を示すフローチャートである。
【図５７３】ＨＭＨ１３ＡでのＶＰＩ／ＶＣＩ 付替えのフォーマットを示す図である。
【図５７４】ＨＭＨ１３ＡでのＶＰＩ／ＶＣＩ 付替えを実行するハードウェア構成を示す図である。
【図５７５】ＨＭＨ１３Ａが有する、自系ＭＨ−ＣＯＭ部との間の障害監視を行う回路構成を示す図である。
【図５７６】ＨＭＨ１３Ａが有する、他系ＭＨ−ＣＯＭ部との間の障害監視を行う回路構成を示す図である。
【図５７７】ＯＧＬＰ部の概略機能ブロック図である。
【図５７８】ＯＧＬＰ部の詳細機能ブロック図である。
【図５７９】ＯＧＬＰ部のＩＣ配置を示すブロック図である。
【図５８０】ＯＧＬＰ部の各ブロックの機能概要及び、エラーセル、保守用セルとの関係を示す図である。
【図５８１】ＯＧＬＰ部の各機能ブロック毎に操作するエラーフラグ（ＥＦ）を示す図である。
【図５８２】ＳＢＭＨからＨＭＨ０７Ａへの入力セル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図５８３】ＳＢＭＨからＨＭＨ０７Ａへの入力セル（ＭＨ間のＳＳＭ ）のフォーマットを示す図である。
【図５８４】ＳＢＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＢＯＭ ）のフォーマットを示す図である。
【図５８５】ＳＢＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＳＳＭ ）のフォーマットを示す図である。
【図５８６】ＳＢＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＣＯＭ ）のフォーマットを示す図である。
【図５８７】ＳＢＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＥＯＭ ，ＭＨ間のＥＯＭ ）のフォーマットを示す図である。
【図５８８】他のＧＷＭＨからＨＭＨ０７Ａへの入力セル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図５８９】他のＧＷＭＨからＨＭＨ０７Ａへの入力セル（ＭＨ間のＳＳＭ ）のフォーマットを示す図である。
【図５９０】他のＧＷＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＢＯＭ ）のフォーマットを示す図である。
【図５９１】他のＧＷＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＳＳＭ ）のフォーマットを示す図である。
【図５９２】他のＧＷＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＣＯＭ ）のフォーマットを示す図である。
【図５９３】他のＧＷＭＨからＨＭＨ０７Ａへの入力セル（ＳＩＰ ＥＯＭ ，ＭＨ間のＥＯＭ ）のフォーマットを示す図である。
【図５９４】他のＧＷＭＨからＨＭＨ０８Ａへの入力セル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図５９５】他のＧＷＭＨからＨＭＨ０８Ａへの入力セル（ＭＨ間のＳＳＭ ）のフォーマットを示す図である。
【図５９６】他のＧＷＭＨからＨＭＨ０８Ａへの入力セル（ＳＩＰ ＢＯＭ ）のフォーマットを示す図である。
【図５９７】他のＧＷＭＨからＨＭＨ０８Ａへの入力セル（ ＳＩＰ ＳＳＭ）のフォーマットを示す図である。
【図５９８】他のＧＷＭＨからＨＭＨ０８Ａへの入力セル（ ＳＩＰ ＣＯＭ）のフォーマットを示す図である。
【図５９９】他のＧＷＭＨからＨＭＨ０８Ａへの入力セル（ＳＩＰ ＥＯＭ ，ＭＨ間のＥＯＭ ）のフォーマットを示す図である。
【図６００】他のＧＷＭＨからＨＭＨ０９Ａへの入力セル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図６０１】他のＧＷＭＨからＨＭＨ０９Ａへの入力セル（ＭＨ間のＳＳＭ ）のフォーマットを示す図である。
【図６０２】他のＧＷＭＨからＨＭＨ０９Ａへの入力セル（ ＳＩＰ ＢＯＭ）のフォーマットを示す図である。
【図６０３】他のＧＷＭＨからＨＭＨ０９Ａへの入力セル（ ＳＩＰ ＳＳＭ）のフォーマットを示す図である。
【図６０４】他のＧＷＭＨからＨＭＨ０９Ａへの入力セル（ ＳＩＰ ＣＯＭ）のフォーマットを示す図である。
【図６０５】他のＧＷＭＨからＨＭＨ０９Ａへの入力セル（ ＳＩＰ ＥＯＭ，ＭＨ間のＥＯＭ ）のフォーマットを示す図である。
【図６０６】他のＧＷＭＨからＨＭＨ１０Ａへの入力セル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図６０７】他のＧＷＭＨからＨＭＨ１０Ａへの入力セル（ＭＨ間のＳＳＭ ）のフォーマットを示す図である。
【図６０８】他のＧＷＭＨからＨＭＨ１０Ａへの入力セル（ ＳＩＰ ＢＯＭ）のフォーマットを示す図である。
【図６０９】他のＧＷＭＨからＨＭＨ１０Ａへの入力セル（ ＳＩＰ ＳＳＭ）のフォーマットを示す図である。
【図６１０】他のＧＷＭＨからＨＭＨ１０Ａへの入力セル（ ＳＩＰ ＣＯＭ）のフォーマットを示す図である。
【図６１１】他のＧＷＭＨからＨＭＨ１０Ａへの入力セル（ ＳＩＰ ＥＯＭ， ＭＨ 間のＥＯＭ ）のフォーマットを示す図である。
【図６１２】ＯＧＬＰとＬＰ−ＣＯＭとの間のデータ・インタフェースを示す図である。
【図６１３】ＬＰ−ＣＯＭとの間のインタフェースにおけるセル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図６１４】ＬＰ−ＣＯＭとの間のインタフェースにおけるセル（ＭＨ間のＳＳＭ ）のフォーマットを示す図である。
【図６１５】ＬＰ−ＣＯＭとの間のインタフェースにおけるセル（ ＳＩＰ ＢＯＭ）のフォーマットを示す図である。
【図６１６】ＬＰ−ＣＯＭとの間のインタフェースにおけるセル（ ＳＩＰ ＳＳＭ）のフォーマットを示す図である。
【図６１７】ＬＰ−ＣＯＭとの間のインタフェースにおけるセル（ ＳＩＰ ＣＯＭ）のフォーマットを示す図である。
【図６１８】ＬＰ−ＣＯＭとの間のインタフェースにおけるセル（ ＳＩＰ ＥＯＭ，ＭＨ間のＥＯＭ ）のフォーマットを示す図である。
【図６１９】ＨＭＨ１０ＡからのＩＣＩ への出力セル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図６２０】ＨＭＨ１０ＡからのＩＣＩ への出力セル（ ＳＩＰ ＢＯＭ）のフォーマットを示す図である。
【図６２１】ＨＭＨ１０ＡからのＩＣＩ への出力セル（ ＳＩＰ ＳＳＭ）のフォーマットを示す図である。
【図６２２】ＨＭＨ１０ＡからのＩＣＩ への出力セル（ ＳＩＰ ＣＯＭ）のフォーマットを示す図である。
【図６２３】ＨＭＨ１０ＡからのＩＣＩ への出力セル（ ＳＩＰ ＥＯＭ，ＭＨ間のＥＯＭ ）のフォーマットを示す図である。
【図６２４】ＨＭＨ１０ＡからのＩＳＳＩへの出力セル（ＭＨ間のＢＯＭ ）のフォーマットを示す図である。
【図６２５】ＨＭＨ１０ＡからのＩＳＳＩへの出力セル（ ＳＩＰ ＢＯＭ）のフォーマットを示す図である。
【図６２６】ＨＭＨ１０ＡからのＩＳＳＩへの出力セル（ ＳＩＰ ＳＳＭ）のフォーマットを示す図である。
【図６２７】ＨＭＨ１０ＡからのＩＳＳＩへの出力セル（ ＳＩＰ ＣＯＭ）のフォーマットを示す図である。
【図６２８】ＨＭＨ１０ＡからのＩＳＳＩへの出力セル（ ＳＩＰ ＥＯＭ，ＭＨ間のＥＯＭ ）のフォーマットを示す図である。
【図６２９】ＧＷＭＥＳＨにおけるＯｕｔｇｏｉｎｇのルーティング処理を説明するフローチャートである。
【図６３０】ＧＷＭＥＳＨにおけるＯｕｔｇｏｉｎｇのルーティング処理でのＧＡデータ転送を説明するフローチャートである。
【図６３１】図６２９および図６３０のフローチャートの各ステップで利用するテーブルの例を示す図（その１）である。
【図６３２】図６２９および図６３０のフローチャートの各ステップで利用するテーブルの例を示す図（その２）である。
【図６３３】図６２９および図６３０のフローチャートの各ステップで利用するテーブルの例を示す図（その３）である。
【図６３４】ＨＭＨ０７Ａの回路構成を示す図（その１）である。
【図６３５】ＨＭＨ０７Ａの回路構成を示す図（その２）である。
【図６３６】ＨＭＨ０７Ａ内のＦＩＦＯへの書き込みタイミングを示す図（その１）である。
【図６３７】ＨＭＨ０７Ａ内のＦＩＦＯへの書き込みタイミングを示す図（その２）である。
【図６３８】ＨＭＨ０７Ａが処理する信号のタイムチャート（その１）である。
【図６３９】ＨＭＨ０７Ａが処理する信号のタイムチャート（その２）である。
【図６４０】ＨＭＨ０７Ａが処理する信号のタイムチャート（その３）である。
【図６４１】ＨＭＨ０８Ａの回路構成を示す図（その１）である。
【図６４２】ＨＭＨ０８Ａの回路構成を示す図（その２）である。
【図６４３】ＨＭＨ０９Ａの回路構成を示す図である。
【図６４４】ＨＭＨ０９ＡにおけるＧＡコピー処理のフローチャート（書込み制御）である。
【図６４５】ＨＭＨ０９ＡにおけるＧＡコピー処理のフローチャート（読出し制御）である。
【図６４６】ＨＭＨ１０Ａの回路構成を示す図である。
【図６４７】ＨＭＨ１０Ａの各ブロックの機能を説明する図である。
【図６４８】ＨＭＨ１０Ａのパリティ・チェック部とその周辺との接続を表す機能ブロック図である。
【図６４９】ＨＭＨ１０ＡのＭＲＩ タイムアウト部の機能ブロック図である。
【図６５０】ＨＭＨ１０ＡのＭＩＤ 変換部の機能ブロック図である。
【図６５１】ＨＭＨ１０Ａのセル遅延部の機能ブロック図である。
【図６５２】ＨＭＨ１０Ａのエラーセル廃棄部の機能ブロック図である。
【図６５３】ＨＭＨ１０Ａの出力帯域制限部の機能ブロック図である。
【図６５４】上記出力帯域制限を実行するＶＣ−ＳＨ ＬＳＩ およびその周辺の回路構成を示す図である。
【図６５５】ＨＭＨ１０Ａのフォーマット変換部の機能ブロック図である。
【図６５６】図６５５に示す変換部の処理を説明する図である。
【図６５７】ＨＭＨ１０ＡのＣＲＣ−１０生成付与部の機能ブロック図である。
【図６５８】ＣＲＣ−１０演算を説明する図である。
【図６５９】ＨＭＨ１０Ａの廃棄カウント部の機能ブロック図である。
【図６６０】ＨＭＸ１０Ａ（ＲＤＭＸ／ＳＭＵＸ） のブロック図である。
【図６６１】ＨＭＸ１１Ａ （ＳＤＭＸ／ＲＭＵＸ）のブロック図である。
【図６６２】ＨＭＸ１２Ａ（ ＶＣＣ部）のブロック図である。
【図６６３】ＨＭＸ１２Ａ（スケジューラ部）のブロック図である。
【図６６４】ＨＳＦ０５Ａのブロック図である。
【図６６５】ＳＢＭＥＳＨのクロック系統図である。
【図６６６】ＨＬＭ０３Ａの機能ブロック図である。
【図６６７】ＨＬＭ０３Ａに各ブロックの機能を説明する図（その１）である。
【図６６８】ＨＬＭ０３Ａに各ブロックの機能を説明する図（その２）である。
【図６６９】ＨＬＭ０３Ａにおいて行うチェックを示す図である。
【図６７０】ＨＬＭ０３Ａにおけるチェックを行うための条件を示す図である。
【図６７１】Ｉｎｃｏｍｉｎｇ部におけるパフォーマンス・プロトコル・モニタのチェック項目、エラー発生時の処理を示す図である。
【図６７２】Ｉｎｃｏｍｉｎｇ部におけるエラー通知に関するタイムチャートである。
【図６７３】図６７２のタイムチャートに示した各信号を説明する図である。
【図６７４】セグメント・タイプの識別を示す図である。
【図６７５】エラー解析ブロックの処理のタイムチャートである。
【図６７６】Ｏｕｔｇｏｉｎｇ部におけるパフォーマンス・プロトコル・モニタのチェック項目、エラー発生時の処理を示す図である。
【図６７７】Ｏｕｔｇｏｉｎｇ部におけるエラー通知に関するタイムチャートである。
【図６７８】Ｏｕｔｇｏｉｎｇ部におけるＬ２／３個別エラーカウント処理タイムチャートである。
【図６７９】Ｉｎｃｏｍｉｎｇ部におけるネットワーク・データ・コレクションに係わるタイムチャートである。
【図６８０】ＧＷＭＥＳＨのＩｎｃｏｍｉｎｇ部でのネットワーク・データコレクションに関するカウント値のリード／ライトのタイムチャートである。
【図６８１】ＧＷＭＥＳＨのＯｕｔｇｏｉｎｇ部でのネットワーク・データコレクションに関するカウント値のリード／ライトのタイムチャートである。
【図６８２】ＧＷＭＥＳＨにおける課金の機能分類と処理手順を説明する図である。
【図６８３】スイッチング・システムの構成と、課金ポイントを示す図である。
【図６８４】キャリア間でのＳＭＤＳに関してＬＥＣ 網で生成するＵｓａｇｅ Ｉｎｆｏｒｍａｔｉｏｎ を示す図である。
【図６８５】ＧＷＭＥＳＨの課金部の ＳＡ，ＤＡ（ＳＩＰ），ＤＡ（ＩＣＩＰ）， キャリア情報圧縮メモリイメージを示す図である。
【図６８６】簡略化した課金メモリイメージを示す図である。
【図６８７】ＨＬＰ０７Ａの機能ブロック図である。
【図６８８】ＨＬＰ０７Ａの各ブロックの機能を説明する図（その１）である。
【図６８９】ＨＬＰ０７Ａの各ブロックの機能を説明する図（その２）である。
【図６９０】局内通信セルのＶＰＩ／ＶＣＩ を示す図である。
【図６９１】ＭＨ−ＣＯＭ部の障害監視時の動作を示す図である。
【図６９２】テスト・セル・ジェネレータＴＣＧ から出力されるセルのヘッダ部の情報を示す図である。
【図６９３】テスト・セル・ジェネレータＴＣＧ から出力される試験セルを利用した折り返しテストの例（その１）を示す図である。
【図６９４】テスト・セル・ジェネレータＴＣＧ から出力される試験セルを利用した折り返しテストの例（その２）を示す図である。
【図６９５】ＩＣＩ ／ ＩＳＳＩとＧＷＭＥＳＨとの間のＰＶＣ 試験を説明する図である。
【図６９６】ＧＷＭＥＳＨとＧＷＭＥＳＨ ／ ＳＢＭＥＳＨ との間のＰＶＣ 試験を説明する図である。
【図６９７】局間のＰＶＣ 試験を説明する図である。
【図６９８】本実施例が対象とする交換機システム内におけるＢＳＧＣＳＨ及びＢＳＧＣの位置を示した図である。
【図６９９】局内ＬＡＰＤ通信の終端ポイントを示した図である。。
【図７００】加入者ＬＡＰＤ通信の終端ポイントを示した図である。
【図７０１】ＢＳＧＣＳＨの機能の概要を示した図である。。
【図７０２】ＢＣＰＲ−ＩＮＦ−ＢＳＧＣ 間のハードウエアの接続構成を示した図である。
【図７０３】ＢＳＧＣ−ＢＣＰＲ間の制御シーケンスを示した図である。
【図７０４】スイッチ内２重化装置制御ハードウエアの構成を示した図である。
【図７０５】端末からスイッチに向かう方向のシグナリング用信号制御モデルを示した図である。
【図７０６】スイッチから端末に向かう方向のシグナリング用信号制御モデルを示した図である。
【図７０７】端末からスイッチに向かう方向の２重化装置用信号制御モデルを示した図である。
【図７０８】スイッチから端末に向かう方向の２重化装置用信号制御モデルを示した図である。
【図７０９】ＶＰＩ／ＶＣＩ の制御モデルを示した図である。
【図７１０】ＶＰＩ／ＶＣＩ の割り当ての一覧を示した図である。
【図７１１】ＢＳＧＣ−ＣＯＭ におけるセル廃棄機能を示した図である。
【図７１２】ＢＳＧＣの装置状態を示した図である。
【図７１３】加入者端末との間のＬＡＰＤ通信に用いられるフレームフォーマットを示した図である。
【図７１４】局内制御通信リンクの確立手順を示した図である。。
【図７１５】ＢＲＬＣに関する局内制御通信リンクの確立手順を示した図である。
【図７１６】ＢＳＧＣ内におけるプログラムモジュール構成を示した図である。
【図７１７】ＩＮＦ に関するハードウエア構成を示した図である。
【図７１８】ＤＭＡ 転送されるデータのＭＭ （主記憶装置） −ＢＳＧＣ間のビット配列を示した図である。
【図７１９】受信系輻輳制御の説明図である。
【図７２０】ＢＳＧＣの信号処理数のモデルを示した図である。
【図７２１】初期設定コマンド及びＩＮＦ 初期情報設定テーブルのフォーマットを示した図である。
【図７２２】ＳＩＦＳＨ におけるＢＳＧＣからＳＩＦＳＨ 方向への通信におけるタグＳＩＧ／ＵＬ／ＴＡＧＣ の使用方法を示した図である。
【図７２３】ＢＳＧＣからＲＭＸＳＨ 方向への通信におけるＳＩＦＳＨ によるタグＳＩＧ／ＵＬ／ＡＤＳ１ＢＬＫ／ＡＤＳ１ＳＥＬの使用方法を示した図である。
【図７２４】ＢＳＧＣからＳＩＦＳＨ 方向への通信におけるＳＩＦＳＨ によるタグＳＩＧ／ＵＬ／ＴＡＧＣ の使用方法を示した図である。
【図７２５】ＡＳＳＷからＢＳＧＣ方向への通信におけるＢＳＧＣＳＨによるタグＳＩＧ／ＵＬ／ＴＡＧＣ の使用方法を示した図である。
【図７２６】プロトコルタイプ３のＳＡＲ−ＰＤＵ及びそれが格納されるＡＴＭ セルのヘッダ部の構成を示した図である。
【図７２７】プロトコルタイプ５のＳＡＲ−ＰＤＵ （ＣＰＡＡＬ５−ＰＤＵ）を示した図である。
【図７２８】ＶＣＣ 設定手順を示した図である。
【図７２９】ＶＣＣ コピー開始手順を示した図である。
【図７３０】ＶＣＣ コピー停止手順を示した図である。
【図７３１】障害範囲モデルを示した図である。
【図７３２】ＢＳＧＣによるＢＳＧＣＳＨ−ＣＯＭ障害の検出方法、及びその障害の交換機ソフトウエアへの通知方法を示した図である。
【図７３３】ＢＳＧＣからＢＳＧＣ−ＣＯＭへのデータ送出においてＢＳＧＣ−ＣＯＭ内のチェッカによって検出される障害の検出ポイントを示した図である。
【図７３４】図７３３の各障害ポイント（ａ） 、（ａ） ′、（ｂ） 、（ｂ） ′のうちの１箇所で障害が検出された場合の状態を示した図である。
【図７３５】図７３３の各障害ポイント（ａ） 、（ａ） ′、（ｂ） 、（ｂ） ′のうちの２箇所で障害が検出された場合の状態を示した図である。。
【図７３６】図７３６に、図７３５の （注１） で示される障害が検出され、診断が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示した図である。
【図７３７】図７３７に、図７３５の （注２） で示される障害が検出され、診断が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示した図である。
【図７３８】ＢＳＧＣ−ＣＯＭからＢＳＧＣへのデータ送出においてＢＳＧＣ内のチェッカによって検出される障害の検出ポイントを示した図である。
【図７３９】図７３８の各障害ポイント（ａ） 、（ａ） ′、（ｂ） 、（ｂ） ′のうちの１箇所で障害が検出された場合の状態を示した図である。
【図７４０】障害通知モデルを示した図である。
【図７４１】図７４０の （注３） で示される障害が検出され、診断処理が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示した図である。
【図７４２】図７４０の （注４） で示される障害が検出され、診断が実行された後に、ＢＳＧＣ−ＣＯＭ内チェッカの障害と判定される場合を示した図である。
【図７４３】障害通知モデルを示した図である。
【図７４４】詳細障害要因を示した図である。
【図７４５】ＢＳＧＣ ＭＳＣＮ 収容図である。
【図７４６】ＴＭセーブによってＢＣＰＲへ通知されるＢＳＧＣ障害の詳細要因を示した図である。
【図７４７】ＭＳＣＮ詳細読み取りコマンドによって通知される詳細障害要因を示した図である。
【図７４８】ＢＳＧＣ−ＣＯＭにおける障害の検出シーケンスを示した図である。
【図７４９】シグナリング情報としてＩ フィールドが転送される場合におけるシグナリングセルフォーマットを示した図である。
【図７５０】シグナリング情報としてＭＳＤ／ＭＳＣＮが転送される場合におけるシグナリングセルフォーマットを示した図である。
【図７５１】ＵＩフォーマットを示した図である。
【図７５２】各装置における共通フィールドの定義を示した図である。
【図７５３】ＢＳＧＣ−ＣＯＭハードウエアの機能ブロックを示した図 （その１） である。
【図７５４】ＢＳＧＣ−ＣＯＭハードウエアの機能ブロックを示した図 （その１） である。
【図７５５】ＢＳＧＣ−ＣＯＭハードウエアの機能ブロックを示した図 （その１） である。
【図７５６】ＢＳＧＣ−ＣＯＭ内のＨＭＸ００Ａパッケージの機能を示した図である。
【図７５７】ＢＳＧＣ−ＣＯＭ内のＨＭＸ０１Ａパッケージの機能を示した図である。
【図７５８】ＢＳＧＣ−ＣＯＭ内のＨＳＦ００Ａ／ＨＳＦ０４Ａ パッケージの機能を示した図である。
【図７５９】ＢＳＧＣ−ＣＯＭ内ＨＭＸ００ＡパッケージとＡＳＳＷＳＨ内ＳＷＭＤＸ（ＨＭＸ０３Ａ） パッケージとのインタフェースを示した図である。
【図７６０】ＡＳＳＷＳＨ内ＳＷＭＤＸ（ＨＭＸ０３Ａ） パッケージからＢＳＧＣ−ＣＯＭ内ＨＭＸ００Ａパッケージに転送される信号のインタフェースを示した図である。
【図７６１】ＢＳＧＣ−ＣＯＭ内ＨＳＦ０４ＡパッケージとＡＳＳＷＳＨ内ＳＷＴＩＦ（ＨＮＣ００Ａ） パッケージの間を転送される信号のインタフェースを示した図である。
【図７６２】ＢＳＧＣＳＨのデイジーチェーン接続を示した図である。
【図７６３】ＢＳＧＣ、ＢＳＧＣ−ＣＯＭともＩＮＳ 状態でのＯ＆Ｍ セルループバック構成を示した図である。
【図７６４】図７６３に対応するループバック構成に対応するループバックの設定論理を示した図である。
【図７６５】ＢＳＧＣ、ＢＳＧＣ−ＣＯＭともＯＵＳ 状態でのセルループバック構成を示した図である。
【図７６６】図７６５のループポイント（１） でのループバック構成に対応するループバックの設定論理を示した図である。
【図７６７】ループポイント（１） でのループバック時におけるセルルート設定論理を示した図である。
【図７６８】ループポイント（１） でのループバック時におけるＶＣＣ の設定論理を示した図である。
【図７６９】図７６５のループポイント（２） でのループバック構成に対応するループバックの設定論理を示した図である。
【図７７０】ＢＳＧＣのハードウエア構成を示した図である。
【図７７１】ＢＳＧＣハードウエアの概要を示した図である。
【図７７２】ＢＳＧＣにおけるメモリマップを示した図である。
【図７７３】ＢＳＧＣにおけるＩ／Ｏ マップを示した図である。
【図７７４】ＢＣＰＲアクセス リード／ライトを示した図である。
【図７７５】転送データパターンを示した図である。
【図７７６】ＢＳＧＣとＢＳＧＣ−ＣＯＭ間診断におけるループ位置を示した図である。
【図７７７】＃１系ＢＳＧＣがＯＵＳ 状態で診断を実行している場合におけるＶＣＣ リード／ライト試験状態を示した図である。
【図７７８】ＢＳＧＣＳＨにおけるアクティブ系／スタンバイ系／ＯＵＳ 状態での導通試験の基本方針を示した図である。
【図７７９】ＢＳＧＣＳＨ−ＣＯＭでのセル ＢＹ セル折り返し位置を示した図である。
【図７８０】ＯＵＳ 試験時におけるアクティブ系ＢＳＧＣでのＴＣストップ 機能のハードウエア構成を示した図である。
【図７８１】ＢＳＧＣから２重化装置又は１重化装置への送信シグナリングルートを示した図である。
【図７８２】２重化装置又は１重化装置からＢＳＧＣへの受信シグナリングルート及びテストセルルートを示した図である。
【図７８３】Ｌ２−ＰＤＵ， Ｌ３−ＰＤＵのフォーマットを示す図である。
【図７８４】入ＭＩＤ をキーとしてタグ情報および出ＭＩＤ を格納したテーブルのイメージを示す図である。
【図７８５】入ＭＩＤ をキーとしてタグ情報および出ＭＩＤ を取り出す処理を説明するフローチャートである。
【図７８６】本発明の局間ループバック試験方法を説明する図である。
【図７８７】図７８６の局間ループバック試験を実現する構成のブロック図である。
【図７８８】加入者からの苦情をもとに障害箇所を限定するアルゴリズムを示すフローチャートである。
【図７８９】ＳＭＤＳを利用したシステム構成図である。
【図７９０】加入者とＳＭＤＳサポートモジュールとの間のＰＶＣ 試験時の試験メッセージの転送ルートを示す図（その１）である。
【図７９１】加入者とＳＭＤＳサポートモジュールとの間のＰＶＣ 試験時の試験メッセージの転送ルートを示す図（その２）である。
【図７９２】ＳＭＤＳサポートモジュール内において試験メッセージを多重化する位置を説明する図である。
【図７９３】ＳＭＤＳサポートモジュール内において試験メッセージをチェックする位置を説明する図である。
【図７９４】ＳＭＤＳサポートモジュール間のＰＶＣ 試験時の試験メッセージの転送ルートを示す図である。
【図７９５】ＳＭＤＳサポートモジュール内に試験メッセージ生成部および試験メッセージチェック部を設けた構成のブロック図である。
【図７９６】Ｌ３−ＰＤＵのフォーマットを説明する図である。
【図７９７】Ｌ２−ＰＤＵとＬ３−ＰＤＵとの関係を説明する図である。
【図７９８】Ｌ２−ＰＤＵペイロード長チェックのフローチャートである。
【図７９９】Ｌ３−ＰＤＵのＢＥｔａｇ チェックのフローチャートである。
【図８００】Ｌ３−ＰＤＵのＢＡｓｉｚｅチェックのフローチャートである。
【図８０１】Ｌ２−ＰＤＵペイロード長チェック、Ｌ３−ＰＤＵのＢＥｔａｇ チェックおよびＬ３−ＰＤＵのＢＡｓｉｚｅチェックを実行する回路構成を示す図である。
【図８０２】コネクションレス処理用サーバ間を専用線で接続したシステムの構成図である。
【図８０３】図８０２のコネクションレス処理用サーバおよびそのサーバが使用するコールプロセッサの機能ブロック図である。
【図８０４】図８０２のコネクションレス処理用サーバが管理するテーブルを示す図である。
【図８０５】コネクションレス処理用サーバ間を専用線で接続したシステムの処理を示すフローチャートである。
【図８０６】本発明に関連する他の特徴的構成を示した図である。
【図８０７】本発明に関連する他の特徴的構成を示した図である。
【図８０８】主記憶装置の分割形態と制御情報フォーマットを示した図である。
【図８０９】制御情報フォーマットを示した図である。
【図８１０】図８０７に示されるＴＡＧＣＭＰ１０の回路構成を示した図である。
【図８１１】ＴＡＧＣＭＰ１０の動作タイミングチャートを示した図である。
【図８１２】図８０７に示されるＡＤＲＳＤＥＣ ９の回路構成を示した図である。
【図８１３】ＡＤＲＳＤＥＣ ９の動作タイミングチャートを示した図である。
【図８１４】図８０７に示されるＡＴＭＩＦ ６の回路構成を示した図である。
【図８１５】ＡＴＭＩＦ ６の動作タイミングチャートを示した図である。
【図８１６】本発明に関連する他の特徴的構成を示した図である。
【図８１７】本発明に関連する他の特徴的構成を示した図 （その１） である。
【図８１８】本発明に関連する他の特徴的構成を示した図 （その２） である。
【図８１９】本発明に関連する他の特徴的構成を示した図である。
【図８２０】ＲＡＭ ４、５内メモリマップを示した図である。
【図８２１】図８１９のＣＮＴＲ部の回路構成を示した図である。
【図８２２】ＡＤＤ ９の回路構成を示した図である。
【図８２３】図８１９のＴＧ１０の構成を示した図である。
【図８２４】ＴＧ１０のタイミングチャートを示した図である。
【図８２５】優先度単位の処理を行うＣＮＴＲ部の構成を示した図である。
【図８２６】ＤＭＵＸ部を対象とした図８１９のＣＮＴＲ部の構成を示した図である。
【図８２７】本発明に関連する他の特徴的構成を示した図である。
【図８２８】図８２７における送出パターン選択部４の構成 （その１） を示した図である。
【図８２９】図８２７及び図８２８からなる実施例の動作説明図である。
【図８３０】図８２７における送出パターン選択部４の構成 （その２） を示した図である。
【図８３１】図８２７及び図８３０からなる実施例の動作説明図である。
【図８３２】上記ポイント・ツー・マルチポイント機能を実現するための交換機の構成を示す図であり、（ａ） はトランク方式、（ｂ） は入力部コピー方式、（ｃ） は内部コピー方式である。
【図８３３】図８３２に示す３つの方式の特徴を示す表である。
【図８３４】内部コピー方式を用いてポイント・ツー・マルチポイント接続を実現する構成を示す図である。
【図８３５】セル長を伸ばさずに上記ビットマップを実現する方式を説明する図である。
【図８３６】ＶＰＩ／ＶＣＩ デコード回路を示す図である。
【図８３７】ポイント・ツー・マルチポイント接続の構成図である。
【図８３８】各出力ラインに対して設けられるバッファおよび出力部ＶＣＣＴの構成図である。
【図８３９】ソフト設定に基づいてファームウェアが設定する出力部ＶＣＣＴの内容をまとめた表である。
【図８４０】出力ＶＰＩ／ＶＣＩ の設定を行ったテーブルの例である。
【図８４１】出力部ＶＣＣＴの処理を説明するフローチャートである。出力部ＶＣＣＴ
【図８４２】スイッチの入口にＶＣＣＴを設けた交換システムの構成図である。
【図８４３】本実施例の交換システムの構成図である。
【図８４４】スイッチ内でのセルのフォーマットを示す図である。
【図８４５】本実施例の交換機の構成図である。
【図８４６】ポイント・ツー・マルチポイント接続のための制御情報の構成例を示す図である。
【図８４７】（ａ） は、スイッチのバッファ構成を示す図であり、（ｂ） は、ポイント・ツー・マルチポイント接続用制御情報内のスイッチング用ビットマップの例である。
【図８４８】本発明に関連する他の特徴的構成を示す図である。
【図８４９】本実施例のマルチキャスト接続をビデオ配信サービスに適用した例である。
【図８５０】図８４９に示すマルチキャスト装置３０の構成図である。
【図８５１】交換機備付けの多者通話トランクを用いて多者通話を行うときのシステム構成図である。
【図８５２】加入者回線上の多端子端末を用いて多者通話を行うときのシステム構成図である。
【図８５３】図８５１に示すシステムにおける３者通話の処理フローチャートである。
【図８５４】図８５１に示すシステムにおける多者通話の処理フローチャートである。
【図８５５】グループ識別番号を用いた多者通話の処理フローチャートである。
【図８５６】図８５２に示すシステムにおける３者通話の処理フローチャートである。
【図８５７】図８５２に示すシステムにおける多者通話の処理フローチャートである。
【図８５８】図８５１に示すシステムにおけるコールウェイティングサービスの処理フローチャートである。
【図８５９】図８５１に示すシステムにおける呼転送サービスの処理フローチャート（その１）である。
【図８６０】図８５１に示すシステムにおける呼転送サービスの処理フローチャート（その２）である。
【図８６１】図８５１に示すシステムにおけるポイント・ツー・マルチポイント接続サービスの処理フローチャートである。
【図８６２】図８５２に示すシステムにおけるコールウェイティングサービスの処理フローチャートである。
【図８６３】図８５２に示すシステムにおける呼転送サービスの処理フローチャート（その１）である。
【図８６４】図８５２に示すシステムにおける呼転送サービスの処理フローチャート（その２）である。
【図８６５】図８５２に示すシステムにおけるポイント・ツー・マルチポイント接続サービスの処理フローチャートである。
【図８６６】第１８の課題を解決する発明の前提となるＡＴＭ 交換機の構成を示した図である。
【図８６７】第１８の課題を解決する発明に関連する特徴的構成を示した図である。
【図８６８】第１８の課題を解決する発明に関連する特徴的構成における通常の回線接続処理の動作フローチャートである。
【図８６９】第１８の課題を解決する発明に関連する特徴的構成における装置障害の発生時における通知処理の動作フローチャートである。
【図８７０】第１８の課題を解決する発明に関連する特徴的構成における装置障害の発生時における自動回線接続切替え処理の動作フローチャート（その１）である。
【図８７１】第１８の課題を解決する発明に関連する特徴的構成における装置障害の発生時における自動回線接続切替え処理の動作フローチャート（その２）である。
【図８７２】使用状況表１１、装置サービス管理表１２、及び管理情報表１３の具体例を示した図である。
【図８７３】障害帯域を未障害の回線の空き帯域へ再割り付けする処理の動作説明図である。
【図８７４】障害帯域を未障害の回線の空き帯域へ再割り付けする処理のシーケンス図である。
【図８７５】障害帯域を含む物理回線を予備回線へ物理的に切り替える処理の動作説明図である。
【図８７６】障害帯域を含む物理回線を予備回線へ物理的に切り替える処理のシーケンス図である。
【図８７７】優先順位別のＡＴＭ セルのバッファリング処理を説明するための図である。
【図８７８】優先順位の割り付け例を示した図である。
【図８７９】本実施例の前提となる遠隔集線装置１とホスト交換機２とが接続されたシステムの構成を示した図である。
【図８８０】本実施例の前提となるＡＴＭ 交換方式の一般的な原理を説明する図である。
【図８８１】図８７９の遠隔集線装置１とホスト交換機２（ＨＯＳＴ２）とが接続されたシステムにおいて、遠隔集線装置１からホスト交換機２に向かう上りパスで使用されるＶＣＣ テーブルの収容位置を示す図である。
【図８８２】図８７９の遠隔集線装置１とホスト交換機２（ＨＯＳＴ２）とが接続されたシステムにおいて、ホスト交換機２（ＨＯＳＴ２）から遠隔集線装置１に向かう上りパスで使用されるＶＣＣ テーブルの収容位置を示す図である。
【図８８３】図８７９、図８８１、及び図８８２の構成を基本とする実施例における第１の処理例に含まれるパス接続処理の動作フローチャートである。
【図８８４】通常用ＶＣＣ テーブル及び張り替え用ＶＣＣ テーブルの例を示す図である。
【図８８５】図８７９、図８８１及び図８８２の構成を基本とする実施例における第１の処理例に含まれる障害発生時のパス張り替え処理の動作フローチャートである。
【図８８６】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第２の処理例（上り、パス張り替え前）を説明するための図である。
【図８８７】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第２の処理例（上り、パス張り替え後）を説明するための図である。
【図８８８】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第２の処理例（下り、パス張り替え前）を説明するための図である。
【図８８９】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第２の処理例（下り、パス張り替え後）を説明するための図である。
【図８９０】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第３の処理例（上り、パス張り替え前）を説明するための図である。
【図８９１】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第３の処理例（上り、パス張り替え後）を説明するための図である。
【図８９２】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第３の処理例（下り、パス張り替え前）を説明するための図である。
【図８９３】図８７９、図８８１、及び図８８２の構成を基本とする実施例において、障害が発生した場合におけるパス張り替え処理の第３の処理例（下り、パス張り替え後）を説明するための図である。
【図８９４】ＶＣＣ テーブルデータの高速転送機能を有するＶＣＣ 制御装置の実施例の構成図である。
【図８９５】入力セルによるＶＣＣ テーブルのアクセスタイミングを示す図である。
【図８９６】マイクロプロセッサによるＶＣＣ テーブルのアクセスタイミングと、ＶＣＣ テーブルデータの系間コピータイミングを示す図である。
【図８９７】Ｌ３−ＰＤＵとセルの関係を説明する図である。
【図８９８】従来の局間ループバック試験方法を説明する図である。
【図８９９】一般的なＳＭＤＳシステムの構成図（その１）である。
【図９００】一般的なＳＭＤＳシステムの構成図（その２）である。
【図９０１】従来のコネクションレスサービスの実現方法を示す図である。
【図９０２】他の従来技術を示した図である。
【図９０３】他の従来技術を示した図である。
【図９０４】ＢＩＳＤＮ端末がＢＩＳＤＮ交換機に接続されている構成を示した図である。
【図９０５】ＳＭＤＳ端末がＳＭＤＳ交換機に接続されている構成を示した図である。
【図９０６】ＤＳ３ マルチフレーム構成を示した図である。
【図９０７】ＡＴＭ セルとＬ２−ＰＤＵセルの構成を示した図である。
【図９０８】ＤＳ３ フォーマットにインタフェースされるＰＬＣＰフレームの構成を示した図である。
【図９０９】サイクルスタッフカウンタに関する規定を示した図である。
【図９１０】ＰＬＣＰマルチフレームの送信機能の従来の回路を示した図である。
【図９１１】従来のＰＬＣＰマルチフレームの送信回路の動作タイミングチャートを示した図である。
【図９１２】従来のマルチキャスト接続の一形態の構成図である。
【図９１３】回線自体に障害が発生した場合に物理回線単位で回線切替えが行われる従来技術の問題点を説明するための図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a connectionless communication system that performs high-speed data transmission and a test method thereof, and also relates to an intra-station control system for an exchange station for high-speed data transmission.
[0002]
[Prior art]
In recent years, with the improvement in performance of information processing apparatuses such as workstations and personal computers, distributed processing in which a large number of information processing apparatuses are connected by a high-speed LAN (local area network) is widely performed. Also, higher speed is required for networks connecting these LANs.
SMDS is known as one of the services for realizing high-speed data communication as described above. SMDS (Switched Multi-megabit Data Service) is a connectionless data exchange service based on transfer rates of 1.5 Mbps and 45 Mbps.
By the way, as a method for realizing the broadband ISDN, the ATM system is known, but SMDS can be provided in the ATM network. In this case, an SMDS processing server (SMDS message handler) is provided for a predetermined ATM exchange. The SMDS subscriber and the SMDS processing server that accommodates the SMDS subscriber are connected by PVC (Permanent Virtual Circuit or Permanent Virtual Channel), and the connectionless data output from the SMDS subscriber is used for SMDS processing. The data is transferred to a server, and routing processing or the like is executed on the server.
Here, the connectionless data is generally a variable-length packet (data frame). However, since the PVC is a path set on the ATM network, the connectionless data is not input to the ATM switch. The data is converted (decomposed) into ATM cell format and transferred. This cell is based on a 53-byte configuration consisting of a 48-byte payload part and a 5-byte header part.
As shown in FIG. 897, the ATM cell format data is once assembled into an L3-PDU (layer 3 protocol data unit) or higher-layer data format by the SMDS processing server, and is converted into an L3-PDU. Routing information and the like are analyzed based on the stored destination address DA, source address SA, and the like. Then, it is decomposed again into cells and routed based on the analyzed information.
As described above, in the conventional SMDS, when routing processing or the like is performed by the SMDS processing server, the input cell is assembled into an upper layer data format (for example, L3-PDU), and is executed by software such as a microcomputer program. Since this process was performed, there was a limit to speeding up. In addition, when a group address is specified as the destination address DA, data copy processing, traffic smoothing processing, EOM cell (End of Message: When L3-PDU is disassembled into a plurality of cells, the L3-PDU The processing at the time of non-incoming call of the cell that stores the data of the last part is all processed by software by a microcomputer or the like.
As described above, in the conventional SMDS, since various software processes are included in the processing in the SMDS processing server, there is a limit to speeding up the processing. Therefore, when performing connectionless communication data transmission using SMDS, even if the transmission path / switch speed is increased, the processing at the SMDS processing server becomes a bottleneck, which hinders the actual speed increase. It was. Furthermore, when performing the above assembling process in the SMDS processing server, since it is necessary to store all the cells constituting each L3-PDU once, there is a problem that the buffer capacity for that purpose becomes large.
Next, in SMDS, the following protocol performance monitoring is performed at the time of service provision. That is, the format of the various parameters included in the data is checked. In this check, the number of NG data (data whose normality could not be confirmed) is counted. In addition, regarding a specific type of check that is determined in advance, the number of NG is counted according to a predetermined algorithm, and if the result exceeds a preset threshold, a TCA (threshold crossing alert: (Alert indicating that the threshold has been exceeded) is output. Further, regarding a specific type of check, an error log is collected when NG is detected.
The parameters to be collected in the error log are shown below.
(1) Destination address DA (Destination Address)
(2) Source address SA (Source Address)
(3) SNI number (Subscriber Network Interface No.)
(4) Error type
By the way, on the PVC between the user (subscriber) and the SMDS processing server, as described above, transmission / reception is performed in the cell format (actually, the ATM cell format, and the SMDS processing server performs processing using L2-PDU. Both the ATM cell and the L2-PDU have a basic configuration of 53 bytes, and here, for simplicity, both are simply referred to as a cell). However, since many error log collections as described above are related to layer 3, the SMDS processing server first assembles data received in the cell format into L3-PDUs and then processes the data.
As described above, in the conventional SMDS, even when error logs are collected, input cells are assembled into a higher layer data format (for example, L3-PDU) and processed. This has hindered high-speed processing in SMDS.
Next, the service as described above is based on the premise that the physical quality of the transmission lines constituting the network is highly reliable. For this reason, it is important to test and evaluate the transmission quality of these networks.
As a test / evaluation of such a transmission path, in a network providing a connectionless communication service, it is started from an OS center (operation center that manages the network) and an arbitrary link between stations (path between exchanges). ) Inter-station loopback test to confirm the normality of This inter-station loopback test will be described with reference to FIG. Here, it is assumed that the link between the SW station 3 and the SW station 6 is tested.
As shown in the figure, the test is started by sending a test connectionless packet transmission request message (test start request) from the OS center 1 to the SW station 3. This request message includes the identification information ID indicating the terminal SW station 6 of the packet. The SW station 3 generates a test packet with the identification address of the terminal SW station 6 as the destination address DA and the identification address of the own station (SW station 3) as the transmission source address SA. Then, the test packet is output to the terminal SW station 6.
In the SW station 4 and the SW station 5, the test packet is processed in the same manner as a normal packet and transferred to the terminal SW station 6. When terminal SW station 6 receives the test packet, DA and SA included in the packet are inverted and output. That is, a packet is returned from the terminal SW station 6 toward the source SW station 3, and when the packet arrives again at the source SW station 3, the fact is reported to the OS center-1.
Thus, the OS center-1 confirms whether or not the packet transmission within the network is normally performed, that is, confirms the normality of the transmission path (here, the link between the SW station 3 and the SW station 6). it can. In this procedure, the originating SW station 3 and the terminating SW station 6 imprint a time stamp on the payload portion of the packet, so that the OS center-1 can know the packet transmission time from this information.
However, in the test method described above, the information obtained by the test is for the OS center (operation center), and so far, the subscriber (terminal 2 in FIG. 898) transmits the network. No means for voluntarily knowing quality (such as transmission delay time) was provided. For this reason, when the packet from the calling subscriber does not reach the destination subscriber normally, it is impossible to determine whether the subscriber itself has a failure factor in the subscriber terminal or the network side transmission path. In order to recover from a failure, it is necessary to call the OS center, which takes a lot of time and cost.
Next, FIG. 899 illustrates one embodiment of the SMDS. In the figure, the SMDS support module analyzes the destination address DA and performs various checks. The SMDS support module S section accommodates a plurality of originating SMDS subscribers (a) and (b) and performs DA analysis and various checks. The SMDS support module R unit accommodates a plurality of destination SMDS subscribers (x), (y) and performs various checks. The module composed of the S part and the R part corresponds to the above-described SMDS processing server (SMDS message handler).
Each originating SMDS subscriber (a), (b) and the SMDS support module S part are connected by PVC1 and 2, respectively, the SMDS support module S part and R part are connected by PVC 3, and SMDS The support module R and each destination SMDS subscriber (x), (y) are connected by PVC 4,5, respectively.
When the SW shown in the figure is configured by an ATM switch, connectionless data (SMDS message) output from the originating SMDS subscribers (a) and (b) is converted into a cell format by an interface unit (not shown) Transfer to the SMDS support module S section by assigning a specific VPI / VCI value (VPI / VCI value specifying PVC 1 or 2) specifying the SMDS support module as the destination to the header of the cell. Is done. In the transfer between the SMDS support module S part and the R part, a VPI / VCI value indicating PVC 3 is given and output, and further, the SMDS support module R part sends to the destination SMDS subscriber (x), (y). The transferred cell is output from the SMDS support module R with a specific VPI / VCI value indicating PVC 4,5 and arrives at the destination SMDS subscriber (x), (y). Each PVC is established at the time of system initialization.
In addition, since there is a limit to the number of outgoing and incoming SMDS subscribers that can be accommodated in both the SMDS support module S 1 and R 2, when accommodating SMDS subscribers that exceed the maximum capacity in one SW station, A plurality of SMDS support modules are prepared. An example of this is shown in FIG. Again, each connection is made by PVC. In the figure, SMDS subscribers (a), (b), (x), (y) are accommodated in the SMDS support module (1), and SMDS subscribers (c), (d), (v), ( w) shows an example accommodated in the SMDS support module (2). There is also a PVC connection between the SMDS support modules (1) and (2).
As described above, in SMDS, a path for transferring data is established as PVC at the time of system initialization. When the calling subscribers (a) and (b) output the SMDS message, the message is guided to the SMDS support module S along the PVCs 1 and 2 and received via the PVC 3 and the PVCs 4 and 5. Since the message is forwarded to the SMDS subscriber (x), (y), the SMDS message output from the originating SMDS subscriber (a), (b) is reliably transmitted along the PVC to the incoming SMDS subscriber (x), ( y) It is not possible to easily verify whether or not
If the data transfer as described above fails, it is expected that complaints (complaints) from the calling subscribers (a), (b) or the incoming SMDS subscribers (x), (y) will occur. However, it is desired that the above verification is appropriately (rapidly) performed on the subscriber complex. Moreover, when performing such verification, it is desired to realize it at as low a cost as possible.
By the way, although the PVC test and the test related to the transmission time have been described above, in SMDS, it is necessary to confirm the normality of the transmitted SMDS data. As a method for confirming the normality of data, BA-size, BE-tag of L3-PDU, LENGTH of L2-PDU, etc. are checked.
In the BA-size check, it is confirmed whether the value for setting the payload length of the L3-PDU (CPCS-PDU) is normal. In the BE-tag (Beginning Tag: first tag, End Tag: last tag) check, the normality of the L3-PDU data is confirmed by verifying that the two tags at the beginning and end of the L3-PDU are the same. . In the LENGTH check, by verifying the relationship between the value indicating the effective payload length of the L2-PDU and the BA-size of the L3-PDU, the disassembly / assembly between the L3-PDU and the L2-PDU is normal. To see if it was done.
However, in this case, if an attempt is made to check the normality of the L3-PDU in a state in which the L2-PDU is decomposed, the scale of the circuit for that purpose becomes extremely large. In addition, since the L3-PDU BA-size, BE-tag, and L2-PDU LENGTH checks are closely related to each other, it is difficult to perform processing for each cell (each L2-PDU). On the other hand, if the data in the cell format (L2-PDU) input to the SMDS processing server is once assembled into an L3-PDU and then processed, as with the problem described above, software processing is included, which hinders speedup. It will be.
Next, when realizing a connectionless communication service in an ATM exchange network, a connectionless data processing server (SMDS processing server in SMDS) is provided, and routing processing of connectionless data output from a subscriber terminal is performed. Request the server for various checks. An example of a method for realizing such a connectionless communication service is shown in FIG.
The configuration shown in FIG. 901 is basically the same as the configuration shown in FIG. That is, the PVC 11 is set between the calling subscriber (a) and the connectionless data processing server CLS 2, and the PVC 13 is set between the receiving subscriber (x) and the connectionless data processing server CLS 6. Has been. These PVCs are set using call processor CPR 3,7.
In the configuration shown in FIG. 901, the connectionless data processing server CLS 2 that accommodates the calling subscriber (a) and the connectionless data processing server CLS 6 that accommodates the terminating subscriber (x) are provided in different switching centers. In other words, the connectionless data processing server CLS2 is provided for the exchange SW1, and the connectionless data processing server CLS6 is provided for the exchange SW5. The connectionless data processing servers CLS 2 and 6 are connected by the PVC 12. Here, the large-scale relay switch 4 to which the PVC 12 is set is, for example, a configuration in which some of the same switches as the SW1 or SW5 are relayed, or an ATM interconnection switch (AISW).
In the above configuration, when connectionless data is transferred from the calling subscriber (a) to the called subscriber (x), the data output from the calling subscriber (a) is processed by the connectionless data via the PVC 11. After being input to the server CLS 2, the data is transferred to the connectionless data processing server CLS 6 via the PVC 12. Then, it is transferred from the connectionless data processing server CLS 6 to the called subscriber (x) via the PVC 13. Data transfer in cell units is performed on these PVCs, and the routing process is performed by the connectionless data processing servers CLS 2 and 6.
In the conventional connectionless communication service, as shown in FIG. 901, a connectionless data processing server CLS 2 that accommodates the calling subscriber (a) and a connectionless data processing server CLS that accommodates the terminating subscriber (x). 6 is different, the connectionless data processing servers CLS 2 and 6 are connected by PVC 12. The PVC 12 is set so as to pass through the SWs 1 and 5 and the large-scale relay switch 4. For this reason, it is necessary to secure bandwidth resources for connectionless service in advance in these switches and manage them.
Therefore, in the conventional system, even when connectionless service data is not flowing, the bandwidth resources of each switch are used. In addition, management of bandwidth resources at that time has become complicated.
On the other hand, exchanges mainly for cell exchange such as B-ISDN (broadband ISDN) exchanges that provide broadband services such as ATM (Asynchronous Transfer Mode) services, or SMDS exchanges that provide SMDS (Switched Megabit Data Service) services Compared with conventional telephone exchanges or N-IDSN (narrowband ISDN) exchanges, they have remarkably high performance and functions, and therefore the in-office control system requires unique technology.
In the following, the prior art and the problems to which the present invention is directed in in-station control will be clarified.
First, let us consider issues related to the in-station control communication technology for communicating control information between the in-station apparatus such as various transmission path interface devices (trunks) and the exchange processor.
In the control of the intra-office device in the conventional switching system, as shown in FIG. 902, the intra-office devices 6, 7, etc. operating in cooperation with the ATM switch 5 are connected to the exchange processor (CC ) 1 is connected to the system bus 3 to which 1 is connected, and the control information is transferred between the in-station device and the main memory (MM) 2 connected to the CC 1 by the DMA (direct memory access) method.
However, in this system, all the intra-station devices 6 and 7 must be connected to the system bus 3, and cables for connecting the intra-station devices 6 and 7 and the system bus 3 must be prepared for the number of devices. However, the farther the intra-station devices 6 and 7 are from the system bus 3, the longer the cable becomes and the more complicated the connection configuration is.
Further, since all the intra-station devices 6 and 7 are connected to the system bus 3, there is a problem that the access right necessary for the bus access competes and the bus access is congested.
Furthermore, the transmission quality is lowered by extending the system bus 3 to the in-station devices 6 and 7, and the DMA procedure having no error control procedure has a problem that a transmission error such as a data error or a parity error occurs. ing.
Next, a problem relating to a technique for communicating control information such as call setting information between a terminal and a control device such as an exchange processor will be considered.
In an ATM switching system or the like, in order to control a terminal interface device, it is necessary to communicate control information with a control system device such as an exchange processor.
As a conventional technique for communication of control information, as shown in FIG. 903, as in the case shown in FIG. 902, a terminal (MPR1, PRIF2) connected to an exchange switch (SW) 3 ( (TERM) 4 has a method in which a physical interface is connected.
However, this system requires a physical interface for each terminal 4, which complicates the system configuration and has a problem that it is not easy to add terminals 4.
Next, consideration will be given to problems relating to the testing technology of the exchange, which is one of the in-station control systems.
In an ATM switch or the like, a test of whether or not there is a failure in the highway to which a cell is transferred is performed by connecting a test device capable of transmitting and retrieving and collecting received cells to the highway. It was. In this case, after the VPI (Virtual Path Identifier), VCI (Virtual Channel Identifier), which is the destination information, the setting to wrap the cell in the device under test, and other LSI settings are made from the test device, the test cell is added. It has been sent out.
However, such a method has a problem that a test apparatus with a complicated configuration is required and it takes time to set the apparatus under test.
Next, among the switching equipment testing techniques similar to those described above, problems relating to the loopback test will be considered.
Importance of testing to confirm the normality of the path between stations in accordance with the spread of ATM exchanges capable of combining and exchanging information with different traffic characteristics such as voice / data and moving images, and the expansion of ATM exchange networks Is also high. Further, when a failure occurs between two stations having a number of stations in the actual operation state, earlier failure detection / repair is required. The ATM switching network loopback test method is an effective test method for the early detection of failures between stations.
ATM switches are just beginning to appear on the market. There are no actual examples of inter-office tests on ATM switching networks. However, the following test method is considered as an inter-office test method of an ATM switching network from the flow of the conventional electronic exchange test method.
In this method, a test apparatus is connected to an ATM switch, and a loopback test is performed by an operator's operation. At the time of the test, the partner station is contacted, and the partner station is connected to the ATM switch in the same way, and the test is performed while keeping in touch and synchronizing each other.
However, this method has a problem that when a large number of stations exist in the ATM switching network, it is necessary to provide a test apparatus in each station.
In addition, when the number of test devices is not sufficient, there is a problem that the test must be carried out around each station with the test devices.
Furthermore, some stations, such as remote stations, are not always on standby by the operator. In that case, there is a problem that the operator has to go to the station and perform the test.
As described above, the above-described method has a problem that a great deal of labor is required for the operator to perform the inter-office test.
Next, consideration will be given to problems relating to performance measurement technology in an exchange switch, which is one of intra-station control methods.
An SRM (Self Rooting Module) switching method using ATM is a precondition for constructing a broadband ISDN system, but it has been difficult to measure the performance in the SRM.
Next, a problem related to trailer control in PLCP, which is a physical layer convergence protocol interfaced with the DS3 format, which is a digital signal level 3 format, which is one of the intra-station control methods, will be considered.
In the B-ISDN or SMDS service, the DS3 (Digital Signal Level 3) format is used to realize the 44.736 MHz service.
Examples of system configurations targeted by the present invention are shown in FIGS. 904 and 905. FIG. 904 shows a configuration in which a BISDN terminal is connected to a BISDN exchange. FIG. 905 shows a configuration in which the SMDS terminal is connected to the SMDS exchange. The present invention relates to each transmission part of a BISDN terminal and a BISDN switch, or an SMDS terminal and an SMDS switch.
FIG. 906 shows a DS3 multiframe configuration. The DS3 frame is composed of 85-bit basic frames. The basic frame is composed of a 1-bit DS3 header and an 84-bit DS3 payload. Furthermore, one subframe is composed of eight basic frames, and one multiframe is composed of seven subframes. That is, one multiframe is composed of 56 (8 × 7) basic frames.
The BISDN ATM cell is a 53-octet cell, and the SMDS L2-PDU cell (level 2 protocol data unit cell) is also a 53-byte cell. That is, the basic configuration is the same. However, the contents of the header and payload, and the values of HEC and HCS are different. (A) and (b) of FIG. 907 show configurations of the ATM cell and the L2-PDU cell.
The ATM cell or L2-PDU cell is not directly stored in the payload of the DS3 basic frame, but is transmitted via a PLCP (Physical Layer Convergence Protocol) frame.
FIG. 908 shows the configuration of a PLCP multiframe interfaced to the DS3 format.
Each ATM cell or L2-PDU cell is stored in a 53-octet PLCP payload in the PLCP frame, and the PLCP multiframe is divided into 84-bit segments. Each segment is contained in a DS3 frame. It is stored in the 84 octet DS3 payload and transmitted.
The PLCP frame has a multi-frame configuration composed of 12 repetitions of a 4-byte PLCP header, a 53-byte PLCP payload, and a trailer. The PLCP header is composed of A1 and A2 bytes and POHI and POH. The trailer length is 13 nibbles or 14 nibbles. A nibble is 4 bits and indicates half of a byte. The trailer data is obtained by arranging 13 or 14 4-bit patterns “1100”.
One PLCP multiframe is transmitted at an average of 125 μsec (8 KHz cycle). Since the trailer length is variable, an average value is defined.
The trailer will be described. Since the DS3 frame has a transmission rate of 44.736 MHz, 5592 bits are transmitted in the period of 125 μsec from the following equation.
[Expression 1]
Number of bits = 44.736 × 10⁶(Bit / sec) × 125 × 10^-6(Sec) = 5592 bits
However, since the data constituting the DS3 frame is composed of 1-bit frame bit data and 84-bit DS3 payload as shown in FIG. 906, the bits of the DS3 payload portion of the period of 125 μsec. The number is 5592 × 84/85 = 552.211...
The number of bits in the PLCP multiframe is 57 × 12 × 8 + 13 × 4 = 5524 bits when the trailer length is 13 nibbles, and 57 × 12 × 8 + 14 × 4 = 5528 bits when the trailer length is 14 nibbles. It is. That is, when the trailer length is 13 nibbles, a surplus occurs in the DS3 payload of 125 μsec, and when the trailer length is 14 nibbles, a shortage occurs in the DS3 payload of 125 μsec.
Therefore, in order to transmit the PLCP multiframe on average at 125 μsec (8 KHz cycle), the PLCP multiframe is transmitted while the trailer length is set to 13 nibbles or 14 nibbles.
To display the trailer length, a C1 byte cycle stuff counter is used (see FIG. 908). FIG. 909 shows the rules regarding the cycle staff counter.
As shown in FIG. 908, the C1 byte is cyclically changed in three multiframe periods. In the first multiframe, C1 is “FF”_H"At this time, the trailer length is 13 nibbles, and in the second multiframe, C1 is" 00_HAt this time, the trailer length is 14 nibbles, and in the third multiframe, C1 is “66”._H"Or" 99_H"The trailer length at this time is C1 =" 66 "_H"Is 13 nibbles, C1 =" 99 "_HIn this case, 14 nibbles are determined. Whether the third multiframe is to be 13 nibbles or 14 nibbles is determined so that transmission of PLCP multiframes averages 125 μsec (8 KHz cycle).
Thus, there arises a problem of how to control the value of C1 of the third multiframe, that is, the trailer control method. A conventional trailer control method will be described below.
If the pattern when the third multiframe is set to 13 nibbles is P, and the pattern when the third multiframe is set to 14 nibbles is Q, the pattern of the number of nibbles in the trailer is 13 → 14 for the P pattern. → The pattern is 13, and in the case of the Q pattern, the pattern is 13 → 14 → 14.
Within the period of 125 μsec, the number of bits of the DS3 payload is 5592 × 84/85 = 552.211... The number of bits in the PLCP multiframe is 5524 bits when the trailer length is 13 nibbles, and the trailer length. When is 14 nibbles, it is 5528 bits. Therefore, when the PLCP multiframe pattern is P, the period of the PLCP multiframe advances with respect to the period of 125 μsec. When the PLCP multiframe pattern is Q, the period of the PLCP multiframe is delayed with respect to the period of 125 μsec. Become.
Therefore, conventionally, the period of the transmitted PLCP frame is monitored, and the phase of the clock extracted as a result and the clock of 8 kHz obtained by dividing 44.736 MHz are compared. When the phase is advanced, the trailer pattern of the transmitted PLCP multi-frame is switched to P, and when the phase is delayed, the trailer pattern of the transmitted PLCP multi-frame is switched to Q. In this way, the transmission cycle of the PLCP multiframe is adjusted.
FIG. 910 and FIG. 911 show a conventional circuit configuration for realizing the above function and an operation timing chart thereof.
The PLCP frame period monitoring unit 7 monitors the transmission period of the PLCP frame transmitted from the selector 3 and outputs the phase comparison pulse S once every three PLCP frames. The frequency divider 6 divides the 44.736 MHz clock generated by the clock generator 5 by 5592 to generate an 8 KHz clock. The phase comparison unit 8 compares the phase of the phase comparison pulse S and the phase of the 8 kHz clock, and when the phase comparison pulse S is delayed, the value is “1”, and when the phase comparison pulse S is advanced, the value “0” is obtained. A pattern switching signal C is output.
The selector 3 selects the inputs A1 and A2 based on the pattern switching signal C. That is, the selector 3 selects the pattern P when the pattern switching signal C is “0”, and selects the pattern Q when the pattern switching signal C is “1”.
The PLCP frame generation units 1 and 2 of the patterns P and Q assemble the PLCP frame by storing the ATM cell or L2-PDU cell in the PLCP payload and adding the PLCP header and trailer. The pattern P PLCP frame generation unit 1 adds a trailer that repeats the nibble number of 13, 14, and 13 cycles. The pattern Q PLCP frame generation unit 2 adds the nibble number of 13, 14, and 14 cycles. Repeating trailers are added.
The DS3 interface unit 4 assembles and sends out the DS3 frame by inserting the PLCP frame into the DS3 payload and adding the DS3 header.
However, in the conventional technique described above, the selection of the trailer pattern is based on the phase comparison result, and therefore the transmission order of the patterns P and Q is extremely irregular.
As a result, there is a problem that the operation is complicated and the circuit is complicated.
In addition, there is a problem that the transmission timing deviation becomes large.
Next, problems of other prior art will be described.
In order to realize a multicast function (point-to-multipoint connection) in an ATM switch, the following functions are required.
(1) Cell copy function
(2) VPI / VCI replacement function
If the cell copy is performed near the exit of the exchange, the resource utilization efficiency as a switch becomes higher. The copied cell is distributed to each subscriber, and the cells distributed to each subscriber have different VPI / VCI. That is, it is necessary to convert the VPI / VCI value for each transfer destination subscriber. The number of bits of the VPI / VCI is, for example, 22 bits or more, and if such a large number of bits are simply converted, the hardware scale becomes large.
ATM exchanges use the self-routing method to switch cells. However, if the self-routing method is used in a large-capacity system, it is more efficient to use the switch by supporting the multicast function inside the switch, and the size can be reduced. Cost can be kept low.
Services supported by B-ISDN need to support not only the multicast function but also many point-to-point connection services. For this reason, in order to reduce the overall size of the exchange, when adding the multicast function to the configuration for realizing the point-to-point connection function, the additional function as the multicast function is minimized and the system is enlarged. Must be prevented and the increase in cost must be reduced. In addition, it is necessary to consider the case of adding a multicast function in the future.
In the point-to-multipoint connection, information specifying the number of cell copies, information indicating the transfer destination of each copied cell, and the like are required. These information are generally set as tag information added to the cell when the cell is input to the exchange. However, since the information amount of the information is not small, the tag information is several bytes to 10 bytes. It becomes about byte. When such tag information is added to a cell, the cell length processed in the exchange increases. That is, when the tag information increases, the ratio of actual data to the entire cell decreases, resulting in a decrease in throughput.
FIG. 912 is a configuration diagram of one form of a conventional multicast connection. In the figure, an example in which the transmission terminal 1 multicasts data to the transmission destination terminals 4-1 to 4-5 via the ATM switch 2 is shown.
The transmission terminal 1 and the ATM switch 2 are connected by a line 3, but this line 3 can multiplex and transmit a plurality of calls (paths). The ATM switch 2 and the destination terminals 4-1 to 4-5 are also connected by subscriber lines capable of multiplexed transmission. In the ATM switch 2, a virtual path is set according to destination information written in a cell sent from the calling terminal 1. In the example of the figure, virtual paths 5-1 to 5-5 are set as paths for transferring cells to the destination terminals 4-1 to 4-5.
In the above multicast transfer, cells are copied by the number of destination terminals at the source terminal 1 and transferred via paths set between the source terminal 1 and the destination terminals 4-1 to 4-5, respectively. The At this time, in the line 3, five channels are multiplexed in order to transfer cells to the destination terminals 4-1 to 4-5, respectively. That is, the bandwidth for 5 channels is occupied.
In this way, in the conventional system shown in FIG. 912, when 1: N multicast transfer is performed, N paths are set between the calling terminal and the destination terminal, so that the line 3 and the ATM switch 2 The resource was used more than necessary. Moreover, the burden of the transmission terminal 1 is large.
The demand for video communication is expected to increase further in the future. For example, companies often have meetings with employees who are far away from each other, and it is desired to realize a conference telephone function using moving images. Such services are expected not only to satisfy individual subscribers, but also to support the smooth promotion of business across geographic barriers in the enterprise.
However, the services provided to date are not necessarily abundant. That is, in broadband communication networks, one-to-one communication is mainstream except for dedicated line services, and a method for controlling multi-terminal connections such as three-party calls for each call has not yet been put into practical use.
Next, consideration will be given to problems related to processing when a failure occurs in an in-switch apparatus that processes a line.
In an ATM switch, a speech path system device in the switch processes a large number of virtual lines (hereinafter simply referred to as lines) defined by VPI / VCI. Therefore, when a failure occurs in the communication path system device, how to handle the line processed by the device is important for ensuring communication quality.
Conventionally, when a failure occurs in a communication line system device in an exchange, all call connections using the line processed by the device are forcibly terminated by a forced release process activated from the system failure monitoring process. ing. For this reason, from the viewpoint of the subscriber, there is a problem in that a phenomenon occurs in which a call cannot be made suddenly.
Conventionally, a mechanism for managing a line processed by a speech path system device has not been provided.
Next, consideration will be given to problems related to processing when a failure is detected on a line.
Conventionally, when a line failure is detected in an ATM switch having a single configuration that is not duplexed, transmission information such as subscriber information, billing information, traffic information, performance information, etc. is a physical line unit using a protection line or the like. This is relieved by the line switching process.
Specifically, as shown in FIG. 913, for example, when the remote line concentrator 1 and the ATM switch 2 are connected by a plurality of physical lines, if a failure occurs in one physical line, Even if there is a vacant bandwidth in the line, they are not used, and based on an instruction from the maintenance operation terminal 3, the state of the faulty line is replaced with a new alternative line such as a backup line as it is.
For this reason, even if a large free band exists in other lines, they are not used effectively, and there is a problem that the utilization efficiency of the line is lowered.
In addition, in order to perform line switching processing in units of physical lines, it is necessary to prepare sufficient spare lines or to duplicate each physical line, resulting in a very high communication cost. Has the problem.
Finally, in-station devices such as a speech path system device in the exchange generally need to be doubled to ensure communication reliability. If a failure occurs in the active in-station device, the various communication control data set in the failure is transferred to the standby in-station device, and then the operation of the in-station device that has been the active system until now is stopped. At the same time, it is necessary to start the operation of the in-station device that has been a standby system as a new operation system device.
In this case, conventionally, various communication control data set in the active in-station device are transferred to the standby in-station device by the processor that controls the in-station device. However, in the case of an ATM exchange or the like, the amount of data of the above various communication control data is enormous. Therefore, in order to transfer such data from the active in-station device to the standby in-station device by the processor, it is enormous. There is a problem that it takes time and affects the reliability of the exchange when a failure occurs.
[0003]
[Problems to be solved by the invention]
The connectionless communication system is required to have high reliability including the above-described SMDS, but until now, no technology has been established to improve the quality of the entire system. An object of the present invention is basically to improve the quality of a connectionless communication system and to provide an efficient intra-station control system for an exchange that performs cell exchange or the like.
A more specific first problem of the present invention is to provide a connectionless communication system suitable for high-speed data exchange.
A more specific second problem of the present invention is to reduce the hardware configuration of the SMDS processing server.
A more specific third problem of the present invention is to perform error log collection processing in connectionless communication at high speed and easily.
A fourth specific problem of the present invention is to enable a subscriber himself to perform a transmission test of a network of a connectionless communication system.
The fifth object of the present invention is to realize a PVC test of a connectionless communication system appropriately (rapidly) and at low cost.
A sixth specific problem of the present invention is to realize normality confirmation of SMDS data in a connectionless communication system with a low-cost and relatively small circuit.
A more specific seventh problem of the present invention is to provide a method for effectively using the bandwidth resources of the switch and reduce bandwidth allocation management in connectionless communication.
The eighth specific problem of the present invention is to simplify the connection configuration of intra-station devices, reduce contention at the time of bus access, and also to transmit control information to remotely located devices. It is to make it possible to quickly recover from an error.
A ninth specific problem of the present invention is to enable simplification of a system configuration for connecting terminals and easy addition of terminals.
A tenth more specific problem of the present invention is to realize a test method that requires only a short time for setting a device under test with a simple test configuration.
A more specific eleventh problem of the present invention is that a test apparatus is not required, and even when a loopback test is performed between stations, it is not necessary to cause the operator to wait in particular at the station on the called side. The purpose is to enable testing by inputting simple commands.
A more specific twelfth problem of the present invention is to enable measurement of switch performance by making it possible to measure the amount of traffic in the switch with a small amount of hardware.
A thirteenth more specific problem of the present invention is to realize simplification of operation in PLCP multi-frame trailer control interfaced with the DS3 format.
A fourteenth more specific problem of the present invention is to provide a point-to-multipoint connection function that prevents an enlargement of an exchange system and is easy to add at a low cost.
A fifteenth specific problem of the present invention is to provide a point-to-multipoint connection function without providing a special device outside the switch.
A sixteenth specific problem of the present invention is to provide a multicast connection that can efficiently use hardware resources.
A seventeenth specific problem of the present invention is to provide a call processing function of a multi-terminal connection service such as a three-party call with an image in a broadband communication network.
A eighteenth specific object of the present invention is to realize collection of information relating to a line processed by an in-switch apparatus and safe change of the in-switch apparatus when a failure occurs.
A nineteenth object of the present invention is to achieve safe line switching in band (VPI / VCI) units when a failure is detected on a line.
A twentieth problem of the present invention is that, in the same way as the nineteenth problem described above, when a line is switched on a band (VPI / VCI) basis when a fault is detected on the line, the remote concentrator An object of the present invention is to provide a specific technique for switching the line in a configuration in which a device and an ATM switch are connected.
A more specific twenty-first problem of the present invention is that when a failure occurs in an active in-station device, the transfer of various communication control data set to the standby in-station device can be performed safely and at high speed. It is intended to be executable.
[0004]
[Table of Contents]
<Part 1> Overall description of this embodiment
1. Overview of the system covered by this example
1.1 Overview
1.2 Interfaces and services provided by this embodiment
1.2.1 Subscriber Interfaces (Subscriber Interfaces)
1.2.1.1 Optical fiber interface
1.2.1.2 Metallic interface
1.2.2 Network interface
1.2.3 Service
1.3 System configuration
1.3.1 Broadband switch architecture
1.3.2 Switched multi-megabit data service (SMDS)
2. Explanation of hardware targeted by this embodiment
2.1 Small host ATM network
2.1.1 ATM subscriber switch (ASSW)
2.1.2 Subscribers and network interfaces in ASSW
2.1.2.1 Subscriber Interface Shelf (SIFSH)
2.1.2.2 ATM DS-1 shelf (ADS1SH)
2.1.2.3 Fiber Interface Shelf (FISH)
2.1.3 ASSW ATM switch module
2.1.3.1 ATM switching shelf (ASSWSH)
2.1.3.2 Daisy chain configuration
2.1.4 Other ATM network support devices and test cell generation methods in ASSW
2.1.4.1 Subscriber interface shelf for loopback (SIFSH)
2.1.4.2 Subscriber interface shelf for test cell generator
2.1.5 Signaling device in ASSW
2.1.6 SMDS message handler
2.1.6.1 Subscriber Message Handler Shelf (SBMESH)
2.16.2 Gateway message handler shelf (GWMESH)
2.2 Broadband remote switching equipment (BRSU)
2.3 Broadband remote line concentrator (BRLC)
2.3.1 Subscriber input port
2.3.2 Umbilical device
2.3.3 Network device
3. Functions realized in this embodiment
3.1 Overview
3.2 Host switch
3.3 ATM subscriber switch (ASSW)
3.3.1 ATM switch module (ASM)
3.3.2 Subscriber / Network Interface
3.3.3 Broadband signaling controller (BSGC)
3.3.4 Message Handler (SMDS)
3.3.5 Broadband Call Processor (BCPR)
3.3.6 Maintenance and Operation System (MOS)
3.3.7 Operation and Maintenance Processor (OMP)
3.3.8 System Integration Processor (SIP)
3.4 Broadband remote concentrator (BRLC)
3.5 Broadband remote switching equipment (BRSU)
3.6 SMDS implementation
3.7 Traffic management
3.7.1 Call admission control
3.7.2 User parameter control (UPC)
3.7.3 Cell routing priority
3.8 Data collection
4). Other
<Part 2> DS3-SMDS interface
1. Outline
2. Line interface description
2.1 DS3 line interface
2.1.1 Payload mapping
2.1.2 DS3 frame format
3. PLCP frame format
3.1 DS3 PLCP frame format
4). DS3-SMDS interface L2-PDU format
4.1 DS3-SMDS L2-PDU format
4.2 Network control information
4.3 Segment type
4.4 Message identifier
4.5 Segmentation unit
4.6 Payload length
4.7 Payload CRC
5). Relationship between L2-PDU and ATM cell
6). DS3 umbilical link format
7). Hardware configuration
7.1 Outline
7.2 DS3 layer termination function
7.2.1 Line failure handling
7.2.2 Various alarm detection and recovery conditions
7.3 DS3 PLCP Layer Termination Function
7.3.1 PLCP failure handling
7.3.2 Conditions for detecting and restoring various alarms
7.4 L2-PDU header check function (HCS)
7.5 L2-PDU header pattern generation function
7.6 DQDB (Distributed Queue Dual Bus) Sequence Function
7.7 DS3 layer / PLCP layer performance monitor function
7.7.1 DS3 layer
7.7.2 DS3-PLCP layer
7.8 Reception L2-PDU data conversion function (45 Mbps → 156 Mbps)
7.9 Transmission L2-PDU data bit rate conversion function (156 Mbps → 45 Mbps)
7.10 Interface function for SIFSH Common
7.11 LAP termination function for MSD / MSCN information
7.12 Multiplex function for DS3-SMDS L2-PDU cells and LAP cells
7.13 Demultiplexing function of DS3-SMDS L2-PDU cell and LAP cell
7.14 Loopback function of specific VCI / VPI cell
7.14.1 Cell loopback function with “0” bit added
7.14.2 Cell loopback function with specific VPI / VCI added
7.15 MSCN data multiplexing function
7.16 MSD data dropper function
8). MSD (Maintenance Signal Driver) interface
8.1 MSD information
8.1.1 E-MSD hardware interface
8.1.2 E-MSD accommodation table in DS3-SMDS interface
8.2 Detailed explanation of E-MSD
8.2.1 Hardware reset
8.2.2 Loopback
8.2.3 Pseudo failure points
8.2.4 AIS sending point
9. MSCN (Maintenance SCaNer) interface
9.1.1 Hardware interface of E-MSCN
9.1.2 Details of E-MSCN
9.2 E-MSCN processing with DS3-SMDS interface
9.2.1 SIFSH Common interface failure
9.2.2 DS3-SMDS interface hardware failure
9.2.3 DS3-SMDS interface hardware failure that makes intra-station control communication impossible
9.2.4 Microprocessor failure
9.2.5 Timer failure
9.2.6 DS3 layer alarm
9.2.7 Performance monitor threshold crossing alert
9.2.8 Cell discard in DS3-SMDS interface
9.2.9 Notification of diagnosis results
10. DS3-SMDS interface simple LAP-D protocol
10.1 Software interface
10.2 Hardware interface
10.3 VPI / VCI settings
10.4 Error monitoring
10.5 AAL interface
10.5.1 SAR-PDU format
10.6 Functions of AAL
10.7 Error monitoring
10.8 L2 interface
10.8.1 Functions of L2
10.8.2 Frame format
10.8.3 Connection setting procedure
10.8.4 Link status monitoring
10.8.5 Confirmation procedure
10.8.6 Fault monitoring
10.9 L3 interface
10.9.1 L3 frame format
10.9.2 Communication procedure
10.9.3 Error control
11. DS3-SMDS interface state management
11.1 Initial settings
11.2 Occlusion
11.3 In Service
11.4 Not implemented
11.5 Fault handling
11.5.1 Fault monitoring
11.5.2 Processing when a failure is detected
11.5.3 Disability identification
11.5.4 Recovery monitoring
11.6 Various processing sequences
12 DS3-SMDS interface buffer congestion control
13. Test and maintenance
13.1 Loopback function of DS3-SMDS interface
13.1.1 Loopback function for cells with “0” bit added to tag area
13.1.2 Loopback function for all cells
13.1.3 Cell loopback function with specific VPI / VCI added
13.1.4 Line loopback function
13.2 Test method
13.2.1 DS3-SMDS line loopback test
13.2.1.1.1 Line loopback test with DSX-3
13.2.1.2 Line loopback test at RLC
13.2.2 Active-on-demand test
13.2.3 PVC path continuity test
13.2.4 DS3-SMDS interface test, diagnosis
13.2.4.1 ATM cell transmission test on DS3-SMDS interface PCB
13.2.4.2 Hardware normality confirmation test in DS3-SMDS interface PCB
14 Fault handling
14.1 Failure detection points and notification methods
14.1.1 Contents of failure
14.1.2 OBP failure
14.1.3 OBP failure in individual part (DS3-SMDS interface)
14.1.3.3.1 + 5V OBP failure
14.1.3.3.2 -5.2V OBP failure
14.1.4 Package missing failure
14.1.5 Fuse blow failure
14.1.6 Package insertion error
14.1.7 PCB failure of DS3-SMDS interface individual part
15. Functions of each PCB
15.1 Functions of each PCB
15.1.1 HAFOOA functions
15.1.1.1.1 LAP termination function for MSD / MSCN information
15.1.1.2 Interface function for SIFSH Common
15.1.1.3 Multiplex / Demultiplex of DS3-SMDS L2-PDU cells and LAP cells
15.1.1.4 Loopback function for cells with specific VPI / VCI added
15.1.1.5 MSCN data multiplexing function
15.1.1.6 MSD data dropper function
15.1.1.7 Active control function
15.1.1.8 Microprocessor interface function
15.1.2 Functions of HLPO1A
15.1.2.1 156Mbps → 45Mbps data conversion function
15.1.2.2.2 45 Mbps → 156 Mbps Data conversion function
15.1.2.3 DQDB processing function
15.1.3 Functions of HDTOOA
15.1.3.1 DS3 layer termination function
15.1.3.2 DS3 PLCP layer termination function
15.1.3.3 Reception L2-PDU header check function (HCS)
15.1.3.4 L2-PDU header pattern generation function
16. Firmware interface
16.1 Overview
16.2 Overview of interface between hardware and firmware
<Part 3> SIFSH
1. Outline
1.1 Positioning of SIFSH in the system
1.2 Function overview
2. Shelf configuration
2.1 Configuration
2.1.1 SIFCOM
2.1.2 Individual parts
2.2 Power supply system
2.2.1 -48V / CG
2.2.2 SAB / SABG
2.2.3 + 5V / E
3. Physical interface
3.1 Switch interface
3.1.1 622Mbps Cell Highway Interface
3.1.2 System switching signal
3.2 SYNSH interface
3.3 Individual unit interface
3.3.1 156 Mbps Cell Highway Interface
3.3.1.1 Uplink 156 Mbps Cell highway interface
3.3.1.2 Downlink 156 Mbps Cell highway interface
3.3.2 E-MSD / E-MSCN Highway Interface
3.3.2.1 System control
3.3.2.2 Physical specifications
3.3.2.3 Logic specification
3.3.3.2.3.1 Individual unit receiving side specifications
3.3.3.2.3.2 Frame synchronization
3.3.3.2.3 Pilot 0/1 signal check (EMSD highway stack detection)
3.3.2.4 Twice reading process
3.3.2.3.5 Individual unit transmission side specifications
3.3.3.6 Fault detection
3.4 Clock interface
4). Software interface
4.1 Overview
4.2 Layer structure of intra-station control communication
4.2.1 ATM layer cell format
4.2.2 SAR-PDU format
4.2.3 LAP-D format (Layer 2)
5). Assign tags
6). function
6.1 MUX
6.1.1 Overview
6.1.2 Configuration of MUX section
6.1.3 Multiple control method
6.1.4 Buffer monitoring
6.1.5 Write control
6.1.6 Write error processing
6.1.6.1 When cell length is short
6.1.6.2 When cell length is long
6.1.7 Read control
6.1.8 Read error processing
6.1.9 Buffer congestion control
6.2 DMUX
6.2.1 Overview
6.2.2 Function
6.2.3 Dynamic tag matching
6.2.4 Buffer monitoring
6.3 VCC
6.3.1 Location of VCC
6.3.2 Memory capacity for VCC
6.3.3 Inter-system VCC copy
6.3.3.1 Purpose
6.3.3.2 Opportunities for copying between systems
6.33.3 Copy target information
6.3.3.4 INS conversion procedure
6.3.3.5 Copy execution impossibility report
6.3.4 Relationship between VCC and SMDS service
6.4 Signaling processing (EGCLAD)
6.4.1 Overview
6.4.2 Functions of EGCLAD LSI
6.4.2.1 ATM header check function
6.4.2.2 ATM header insert function
7). Test, maintenance
7.1 Monitoring of path quality by MC
7.2 Continuity test of test cell by TCG
8). Fault handling
8.1 Fault detection points and notification methods
8.1.1 Failure mode
8.1.2 OBP failure
8.1.2.1 Individual unit OBP failure
8.1.2.2 OBP failure in SIFCOM
8.1.3 Package missing failure
8.1.3.1 Individual part package missing
8.1.3.2 SIFCOM package missing
8.1.3.3 Power package missing
8.1.4 Fuse blow failure
8.1.4.1 Individual unit fuse blow failure
8.1.4.2 SIFCOM fuse blow failure
8.1.5 SIFCOM package front connector disconnection failure
8.1.5.1 50-core coaxial flat cable failure
8.1.5.2 50-core TD bus cable failure
8.1.6 Package insertion error
8.1.7 Individual unit package failure
8.1.8 SIFCOM package failure
9. Line protection (N + 1 method)
9.1 Overview of N + 1 protection method
9.2 Line switching sequence
9.3 VCC setting for protection line
9.4 Switching to protection line
9.5 Switching command
<Part 4> ASSWSH
1. Overview
1.1 Outline of functions
2. Device configuration
2.1 Device configuration
3. interface
3.1 Call path system
3.2 Control system
3.3 Clock system
3.4 Interface between blocks in ASSWSH-A
4). Advanced features
5). Traffic control
5.1 Cell discard class
5.2 Congestion control
5.2.1 SWMX congestion control
5.2.2 Congestion control within SWMDX
5.2.3 Cell discard
5.3 Traffic measurement processing
6). Firmware function
6.1 INFA interface
6.2 In-device hardware interface
6.3 Failure handling
6.3.1 Fault detection
6.3.2 Message box
6.4 Self-diagnosis
7). Maintenance operation
7.1 Software-hardware interface
7.2 Operation processing
7.2.1 State transition
7.2.2 HMX03A designation installation
7.3 Failure handling
<Part 5>
1. Overview
1.1 Overview
1.1.1 Positioning in the system
1.1.2 Outline of SMDS data processing
1.2 System configuration
1.3 Redundant configuration
2. Processing method
2.1 Structure of MH network
2.2 Routing method
2.3 VPI / VCI / MID allocation method
2.3.1 VPI / VCI allocation method
2.3.2 MID allocation method
2.4 Group address
2.5 Multiplexing process
2.6 Functional outline
3. SMDS
3.1 Process overview
3.2 Configuration
3.3 Correspondence between each function block and error flag
3.4 Processing of each block
4). RMLP
4.1 Process overview
4.2 Configuration
4.2.1 PVC test
4.2.2 MSCN
4.2.3 MSD
4.2.4 Correspondence between each function block and error flag
4.2.5 Data interface between RMLP and LP-COM
4.3 HMH00A
4.3.1 Exchange selection
4.3.2 Timing generator
4.3.3 Address filter
4.4 HMH01A
4.4.1 Multiplexing test cells
4.4.2 MID check
4.4.3 SN check
4.4.4 Encapsulation
4.4.5 Error editing I
4.4.6 RMID acquisition
4.4.7 MRI timeout check
4.4.8 GA copy
4.4.9 SNI available
4.4.10 Error Editing II
4.4.11. SA check
4.5 HMH04A
4.5.1 SA screening
4.6 HMH02A
4.6.1 Configuration overview
4.6.2 Function overview
4.6.3 Interface overview
4.6.4 Detailed explanation
5). MH-COM (MH common part)
5.1 Overview
5.2 RDMX / SMUX function (HMX10A)
5.3 SDMX / RMUX function (HMX11A)
5.4 VCC function / test cell MUX function / scheduler function (HMX12A)
5.4.1 VCC function
5.4.2 Test cell multiplexing function
5.4.3 Schedule function
5.5 LAP end / start, clock distribution (HSF05A)
5.5.1 LAP end / start
5.5.2 Clock distribution
6). Protocol performance monitor
6.1 Overview
6.2 L2 protocol performance monitor
6.3 L3 protocol performance monitor
6.4 Protocol performance monitor in Ingress part (Ingress part)
6.4.1 Processing method
6.4.2 Processing details
6.5 Protocol performance monitor in Egress section
6.5.1 Processing method
6.5.2 Processing details
7). Network data collection
7.1 Overview
7.2 Network data collection parameters
7.3 Network Data Collection in Ingress Department (Ingress Department)
7.3.1 Processing method
7.3.2 Processing details
7.4 Network Data Collection in Egress Department (Egress Department)
7.4.1 Processing method
7.4.2 Processing details
8). Billing function
8.1 Overview
8.2 Billing process
8.3 Check function
9. LP-COM part (INF interface part)
9.1 Overview
9.2 Function overview
9.3 INF interface control procedure
9.3.1 INF interface control
9.3.2 INF interface interrupt control
9.4 SMLP / RMLP control
10. Various interfaces
11. Soft interface
11.1 Initial settings
11.1.1 Initial setting of MH-COM section
11.1.2 Initial setting of LP section
11.2 INS processing
11.2.1 INS processing of MH-COM section
11.2.2 LP section INS processing
11.3 Fault monitoring / system switchover
11.3.1 MH-COM unit fault monitoring
11.3.2 Failure notification / processing sequence of MH-COM unit
11.3.3 Failures related to communication using INF with LP section
11.3.4 Failures discovered by MSCN in LP section
11.3.5 LP section health check
11.3.6 System switching
11.4 Testing and diagnosis
11.4.1 Test using TCG
11.4.2 Folding test with SBMASH
11.4.3 SNI-SBMESH PVC test
11.4.4 PVC test between MESH and MH
11.4.5 Check PVC test results
11.4.6 Diagnosis of MH-COM
11.4.7 Diagnosis of LP
11.5 MSCN
11.5.1 MSCN of MH-COM part
11.5.2 LPCN MSCN
11.6 MSD
11.6.1 MSD of MH-COM part
11.6.2 MSD of LP section
11.7 Billing and statistical processing
11.7.1 Overview
11.7.2 Billing process
11.7.3 Protocol performance monitor processing
11.7.4 Network data collection processing
11.7.5 Handling of various cell numbers
<Part 6> GWMESH
1. Overview
1.1 Overview
1.1.1 Positioning in the system
1.2 System configuration
1.3 Redundant configuration
2. Processing method
2.1 Network method
2.2 Routing method
2.3 Group address processing
2.4 Load Splitting (Load Splitting)
2.4.1 Features of road splitting
2.4.2 Key generation
2.4.3 Key assignment
3. ICLP (Incoming LP)
3.1 Process overview
3.2 Configuration
3.3 Correspondence between each function block and error flag
3.4 ICLP I / O format
3.5 ICLP processing flow
3.6 Each PKG block
3.6.1 HMH11A
3.6.2 HMH12A
3.6.3 HMH13A
4). OGLP (Outgoing LP)
4.1 Process overview
4.2 Configuration
4.3 Correspondence between each function block and error flag
4.4 Cell format
4.5 Processing flow
4.6 Each PKG block
4.6.1 HMH07A
4.6.2 HMH08A
4.6.3 HMH09A
4.6.4 HMH10A
5). MH-COM (MH common part)
5.1 Overview
5.2 HMX10A
5.3 HMX11A
5.4 HMX12A
5.5 HSF05A
6). Protocol performance monitor
6.1 Overview
6.2 L2 protocol performance monitor
6.3 L3 protocol performance monitor
6.4 Protocol performance monitor in the Incoming section
6.4.1 Processing method
6.4.2 Processing details
6.5 Protocol performance monitor in the 0utgoing section
6.5.1 Processing method
6.5.2 Processing details
7). Network data collection
7.1 Overview
7.2 Network data collection parameters
7.3 Network Data Collection in the Incoming Department
7.3.1 Processing method
7.3.2 Processing details
7.4 Network Data Collection in the Outgoing Department
7.4.1 Processing method
7.4.2 Processing details
8). Billing
8.1 Data Generating
8.2 Data Aggregation
9. LP-COM part (INF interface part)
9.1 Overview
9.2 Function overview
9.3 INF interface control procedure
9.3.1 INF interface control
9.3.2 INF interface interrupt control
9.4 ICLP / OGLP control
10. Soft interface
10.1 Initial settings
10.1.1 Initial setting of MH-COM section
10.1.2 Initial setting of LP section
10.2 INS processing
10.2.1 INS conversion processing of MH-COM part
10.2.2 Converting LP section to INS
10.3 System switching
10.3.1 MHCOM system switching
10.3.2 System switching of LP section
10.4 Fault monitoring
10.4.1 Fault monitoring of MH-COM unit
10.4.2 Fault monitoring related to INF communication
10.5 Test, diagnosis
10.5.1 Test using TCG
10.5.2 PVC testing between ICI / ISSI and GWMESH
10.5.3 PVC test between SBMESH / GEMESH and GWMESH
10.5.4 Inter-office test
10.5.5 Functions for testing each part
10.5.6 Self-diagnosis
<Part 7> BSGCSH
1. Outline
1.1 Location of BSGCSH and BSGC in the exchange system
1.2 Functional sharing of BSGC
1.2.1 INF functions
1.2.2 Functions of LAP-D
1.2.3 Intra-station control communication link
1.2.4 Interface with ATM switch
1.2.5 Meta-signaling communication
1.3 Number of BSGC ports and allocation conditions
1.3.1 Maximum number of ports
1.3.2 Number of required ports
1.3.3 Transfer rate between BSGC and other devices
1.3.4 BSGC processing capacity and port allocation conditions
2. BSGCH function overview
2.1 Origin
2.2 Host interface (INF interface)
2.2.1 Hardware configuration for INF (peripheral device interface) control
2.2.2 INF interface control procedure
2.3 Switch interface (CARP and VCC interface)
2.3.1 Redundant device control hardware configuration in switch
2.3.2 In-switch signal control
2.3.2.1 Signal control model for signaling (including single unit)
2.3.2.2 Signal control model for duplexer (for common part)
2.3.3 VPI / VCI for intra-station control communication
2.3.4 Cell discarding means in BSGC-COM
2.4 BSGC device control
2.4.2 BSGC failure handling
2.5 Communication control
2.5.1 Q. Difference from 922
2.5.2 In-station LAP-D communication (In-station control communication)
2.6 Diagnostic function
2.6.1 Items to be diagnosed
2.6.2 Communication link for intra-station duplexer diagnosis
2.7 Structure of program module
3. INF interface
3.1 Hardware configuration
3.2 DMA bit array
3.2.1 Bit arrangement of DAM transfer data
3.3 INF control procedure
3.3.1 Command queue and status queue
3.3.2 Conflict between command activation and status activation
3.3.3 Congestion control
3.3.3.1 Congestion control for reception system
3.3.3.2 Transmission congestion control
3.3.3.3 BSGC congestion control
3.4 Initial setting of INF
3.5 INF priority control
4). Switch interface
4.1 Tag assignment
4.1.1 Concept of tag assignment
4.1.2 Tag assignment in communication from BSGC to ASSW direction
4.1.3 Tag assignment in communication from ASSW to BSGC direction
4.2 CARP control procedure
4.2.1 ATM header
4.2.2 Functions of CARP LSI
4.2.3 Statistical function
4.3 VCC setting procedure and VCC copy procedure
5). BSGC device control procedure
5.1 BSGC fault monitoring
5.1.1 Location of BSGCSH failure
5.1.2 System management when a failure occurs
5.1.3 Notification means to BSGC
5.1.4 Recovery monitoring
5.1.4.2 Recovery monitoring in switch software
5.1.4.1 Recovery monitoring in BSGC
5.1.5 Faults detected by the BSGC hardware
5.1.6 Faults detected by the BSGC firmware
5.1.6.1 Failures in BSGC-COM (excluding failures in BSGC itself)
5.1.6.2 Failure in standby BSGC
5.2 TM save method
5.3 Statistical function
6). Communication control
6.1 Control of intra-station control communication
6.1.1 Signaling cell format
6.1.2 Differences from revised LAPD
7). BSGC-COM
7.1 Hardware configuration of BSGC-COM
7.2 Functional block explanation of BSGC-COM
7.3 Switch interface
7.4 SWTIF interface
7.5 BSGCSH upper / lower shelf configuration
7.6 BSGC-COM loopback configuration
7.6.1 Cell loopback in INS state for both BSGC and BSGC-COM
7.6.2 Cell loopback in OUS state for both BSGC and BSGC-COM
8). Duplex control
8.1 Hardware configuration
8.1.1 BSGC hardware configuration
8.1.2 Outline of BSGC hardware
8.1.3 Memory map
8.1.4 I / O map
9. Maintenance and operation
9.1 Diagnosis function
9.1.1 Items to be diagnosed
9.1.2 Diagnosis
9.1.2.1 INF interface → BCPR access Read / write diagnosis
9.1.2.2 INF interface → DMA transfer Read / write diagnosis
9.1.2.3 Functional diagnosis in BSGC
9.1.2.4 BSGC and BSGC-COM diagnosis
9.1.2.5 VCC memory test
9.1.2.6 BSGC-other device LAP link establishment test
9.2 TC function
9.2.1 Basic policy
9.2.2 Cell BY Cell folding (OUS state)
9.2.3 Cell BY Cell folding position
9.2.4 TC stop function in active BSGC during OUS test
<Part 8> Configurations and functions particularly related to the present invention
[0005]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
<Part 1>
Part 1 describes the overall configuration and functions of this embodiment.
1. Overview of the system covered by this example
1.1 Overview
FIG. 1 is an overall configuration diagram of a broadband switching system according to this embodiment. In this embodiment, a broadband host switch (HOST) 1 is connected directly to a subscriber terminal device, a broadband remote line concentrator (BRLC) 2, a broadband remote switch device (BRLC). A BRSU (Broadband Remote Switching Unit) 3 or the like is connected, and a customer premise equipment (CPE) 4 is connected to these devices. Such a configuration makes it possible to construct an economical broadband switching system.
1.2 Interfaces and services provided by this embodiment
Next, various interfaces targeted by this embodiment are listed.
1.2.1 Subscriber Interfaces (Subscriber Interfaces)
1.2.1.1 Optical fiber interface
A 156 Mbps interface that provides a user network interface (UNI) for B-ISDN (Broadband Service Integrated Digital Network).
A 622 Mbps interface that provides UNI for B-ISDN.
1.2.1.2 Metallic interface
A 1.5 Mbps interface that provides a subscriber network interface (SNI) such as SMDS (Switched Multi-Megabit Data Services), frame relay, and circuit emulation.
A 45 Mbps interface that provides UNI of B-ISDN and SNI such as SMDS, frame relay, circuit emulation, etc.
1.2.2 Network interface
A 622 Mbps fiber optic interface that provides a B-ISDN network node interface (NNI).
A 156 Mbps fiber optic interface that provides NNI for B-ISDN.
A 45 Mbps metallic interface that provides NNI such as B-ISDN, SMDS, and Frame Relay.
A 1.5 Mbps metallic interface that provides NNI for Frame Relay.
1.2.3 Service
The broadband switching system targeted by this embodiment can provide the following services.
・ Connection-type ATM high-speed data service.
-Connectionless high-speed data service based on switched multi-megabit data service (SMDS).
・ Frame relay service.
-Circuit emulation service.
1.3 System configuration
Next, the system configuration of the present embodiment will be described.
1.3.1 Broadband switch architecture
FIG. 2 shows a variation of the broadband switching system according to this embodiment.
The basic configuration of a broadband switch is an ATM subscriber switch (ASSW) module. The ASSW module includes a 10 Gbps (gigabit / second) ATM switching module structure having a redundant configuration, a duplex switch processor, various subscriber interface devices, and a network interface device. A single ASSW module can be deployed as a stand-alone broadband switch.
An ATM interconnection switch (AISW) is useful as a large capacity switch that exceeds the capacity of a single ASSW. AISW provides an integrated inter-ASSW topology for the demands of larger broadband exchanges. To construct a large office, many ASSW modules can be interconnected by AISW to achieve a capacity of up to 160 Gbps. In large configurations where many ASSW modules are interconnected by AISW, one or more ASSWs can be remotely located to function as a broadband remote switching unit (BRSU) capable of providing full service.
The ASSW can also function as a host switch for a broadband remote line concentrator (BRLC).
1.3.2 Switched multi-megabit data service (SMDS)
FIG. 3 shows a method for realizing SMDS in the broadband exchange targeted by this embodiment.
As a subscriber network interface (SNI), two types of interfaces, OC-3C and DS1 / DS3, can be used. The former is an optical fiber interface of 156 Mbps, and the latter is a metallic interface of 1.5 Mbps / 45 Mbps. In the optical fiber interface, SMDS subscriber devices and other B-ISDN devices can be mixed on the subscriber line. The metallic interface is defined as an interface dedicated to SMDS. The broadband switching system targeted by this embodiment can directly handle the SMDS subscriber network interface.
SMDS fits well with ATM (SMDS cell format is similar to that of ATM), but SMDS uses a special message processing device called SMDS Message Handler (SMDS-MH). SMDS-MH provides various SMDS-specific services such as address screening, message routing, group addressing (point-to-multipoint connection), and illegal message checking. Since SMDS is a connectionless service, SMDS-MH provides various services per message and per cell. Because this service is characterized by high speed, most services are provided by hardware rather than software.
2. Explanation of hardware targeted by this embodiment
2.1 Small host ATM network
FIG. 4 shows a typical hardware configuration of the broadband switching system targeted by this embodiment. This figure covers a small host ATM network.
2.1.1 ATM subscriber switch (ASSW)
ASSW provides ports (subscriber interfaces) and network interfaces for various types of subscribers. Subscriber interfaces include Subscriber-Network Interface (SNI) in SMDS, User-Network Interface (UNI) in Frame Relay, and B-ISDN ATM UNI. Network interfaces include the Inter-exchange Carrier Interface (ICI) and Inter-Switching System Interface (ISSI) in SMDS as well as the Network-Network Interface (NNI) in Frame Relay, SMDS, and B-ISDN. The subscriber interface can also be applied to circuit emulation.
FIG. 5 shows a port configuration in ASSW.
2.1.2 Subscribers and network interfaces in ASSW
The subscriber network interface is configured and provided as several types of shelves. These shelves include the ATM DS-1 shelf (ADS1SH), the subscriber interface shelf (SIFSH), and the fiber interface shelf (FISH).
2.1.2.1 Subscriber Interface Shelf (SIFSH)
FIG. 6 shows the configuration of the subscriber interface shelf (SIFSH).
The Subscriber Interface Shelf (SIFSH) provides the required power supply, common card, and mounting slots for mounting up to eight different types of DS3 or OC-3C interface cards. These interface cards include ATM OC-3C card group (OC3CPG), ATM DS-3 card group (ADS3PG), frame relay DS-3 card group (FDS3PG), circuit emulation DS-3 card group (CDS3PG), and There is an ADS1SH interface card (ADSINF). The ATM DS-3 card provides both ATM and SMDS interfaces.
The ATM OC-3C card group (OC3CPG) provides ATM cell exchange for information received from ATM equipment connected to B-ISDN UNI.
The function of the DS-3 card group is the same as that of the DS-1 card group attached to the ADS1SH except that the line speed is provided at the DS-3 rate instead of the DS-1 rate.
SIFSH can also handle ADS1SH interface cards (ADSINF). Each set of ADSINF cards (one set is two cards) interfaces to a four-shelf ADS1SH. For one SIFSH, ADS1SH of 16 shelves is interfaced. Each ADS1SH can handle eight DS-1 ports, and two SIFSH shelves can be daisy chained as described later, so one set (one set is two shelves) is connected. Port can handle 256 DS-1 cards.
2.1.2.2 ATM DS-1 shelf (ADS1SH)
FIG. 7 shows an ADS1SH connection to SIFSH.
The ATM DS-1 shelf (ADS1SH) houses various DS-1 interface cards. These cards include a frame relay DS-1 card group (FDS1PG), an SMDS DS-1 card group (SDS1PG), and a circuit emulation DS-1 card group (CDS1PG).
The Frame Relay DS-1 card group provides a function of dividing a long frame relay message into individual ATM cells, a function of assigning a virtual call identifier together with necessary tags for cell exchange, and the like. This card group also provides the function of receiving cells from an ATM switch and assembling a frame relay format from those cells. This adaptive process is called a split / assemble function. This feature allows ATM cell switching technology to be applied to frame relay traffic.
The SMDS DS-1 card group provides similar functions. This function provides data as a data unit string of cell size.
The circuit emulation DS-1 card group provides a function of storing information received from a channel that is completely synchronous traffic in continuous cells. This function also breaks down information into ATM cell strings so that it can be exchanged within the ATM network. The circuit emulation card group also provides a function of recovering signal timing when an information signal leaves the ATM network.
The ADS1SH shelf provides a mounting slot for mounting up to eight required power supplies, common cards, and three types of DS-1 cards. The output of this shelf is connected to the ADS1SH interface card (ADSINF) mounted on the subscriber interface shelf (SIFSH) (see FIG. 7).
2.1.2.3 Fiber Interface Shelf (FISH)
The Fiber Interface Shelf (FISH) provides the necessary power supplies and slots for mounting up to four OC-12C interfaces. Each interface includes an ATM OC-12C card group (OC12PG) and a set of fiber interface cards (FIFCPG) (one set is two cards).
2.1.3 ASSW ATM switch module
The ATM switch module can be configured to have a capacity of up to 10 Gbps (Gigabit / second). This module provides traffic gateways up to 16 ports. The switch structure is configured as two separate parts for upstream and downstream. Traffic coming from the subscriber / network port is fed to 16 ports on the ATM network that provide upstream traffic. Traffic returning to the subscriber / network port is taken from the 16 ports on the ATM network that provide downstream traffic. Such traffic is sent to and received from various subscriber / network interfaces connected to the ASSW. Some network ports are used by service devices that perform general signaling processing in the network and message processing for SMDS. FIG. 8 shows a configuration example of a network centering on ASSW.
2.1.3.1 ATM switching shelf (ASSWSH)
The ATM switching shelf (ASSWSH) houses the power supply associated with the entire ATM switching network. This switching network is configured as a 4 × 4 non-blocking switch that provides 10 Gbps. Each of the four ports each having a capacity of 2.5 Gbps on this switching network has a multiplexer card for multiplexing four associated cell routings. Therefore, the capacity of one cell routing in one port is 2.5 Gbps / 4 = 622 Mbps. As a result, the switching network is supplied with 16 sets of inputs each having a capacity of 622 Mbps.
ATM switch modules are always configured to have the same 4 × 4 size.
A set of multiplexer cards for connecting each of the four network ports is an independent device configuration.
The ASSWSH includes two sets of common cards, a set of cell clock generator cards (CELCLK) for timing generation, and a set of parallel ATM interface cards (PIAINF) for connection of processor devices.
2.1.3.2 Daisy chain configuration
The aforementioned shelves supplying the subscriber / network interface can be connected to the ATM switching network by one shelf connected to each of the 16 ports on the ATM switching network. If that one shelf does not fully supply 622 bps, it can be daisy chained with another shelf. In a daisy chain, the first shelf is connected to the switch port and the second shelf is connected to the first shelf. As shown in FIG. 5, two SIFSHs can be daisy chained. Such an arrangement allows up to 32 shelves to be connected to 16 ports for an ATM switching network.
2.1.4 Other ATM network support devices and test cell generation methods in ASSW
Traffic from the upstream switch portion can be connected to the downstream switch portion by two methods. That is, this function is realized by a loopback circuit or an ATM interconnection switch (AISW). The loopback arrangement supports any intra-ASSW connection. On the other hand, inter-ASSW connection is supported by connection via AISW.
2.1.4.1 Subscriber interface shelf for loopback (SIFSH)
FIG. 9 shows a loopback configuration in SIFSH.
SIFSH includes up to 8 loopback card groups (LOOPPGA) for connecting up to 8 156 Mbps exits from the upstream network to up to 8 156 Mbps entrances to the downstream network. The shelf also contains a power source for the loopback card. In the future, a 622 Mbps loopback card group can be used. This card is required when a service with a bandwidth of 156 Mbps or more is introduced.
2.1.4.2 Subscriber interface shelf for test cell generator
FIG. 10 shows the configuration of a test cell generator connected to SIFSH.
As shown in FIG. 10, SIFSH can incorporate test cell generator adapters (TCGADPs) used for testing. The TCGADPs are built in SIFSH disposed on the ASSW entrance / exit. The test cell generator (TCG) is located in the test cell generator shelf (TCGSH) as shown in FIG.
2.1.5 Signaling device in ASSW
Each port device shelf on the system has a corresponding microprocessor. The Broadband Signaling Controller Shelf (BSGCSH) handles signaling between the ASSW Broadband Call Processor (BCPR) and the various port microprocessors described above, and B-ISDN UNI signaling.
FIG. 11 shows the configuration of BSGCSH. This shelf is always placed and contains a power supply, a common card, and up to six broadband signaling controller card groups (BSGCPGA). BSGC in BSGCSH is connected to a system bus (BCPR Bus) to which BCPR is connected via INFA (peripheral interface type A) and INFT (peripheral interface type T).
2.1.6 SMDS message handler
There are two different types of SMDS message processing devices. One handles signaling requests corresponding to subscriber SNI ports and the other handles signaling corresponding to ICI and ISSI trunk ports.
2.1.6.1 Subscriber Message Handler Shelf (SBMESH)
The subscriber message handler shelf (SBMESH) processes messages from SMDS subscriber SNI ports. This shelf is used whenever there is any SMDS subscriber SNI at the port on the ASSW or the BRLC connected to it, or through the ATM UNI facility where SMDS traffic is connected to the terminal adapter on the subscriber side. It is prepared when it is transferred.
Each SBMSH shelf can provide services by mixing DS-1 equipment and DS-3 equipment up to the capacity of the shelf. The shelf also processes SMDS information having an information rate of 102 Mbps. In this case, the maximum information rate for DS-3 is 34 Mbps and that for DS-1 is 1.17 Mbps. One shelf can handle up to 32 SNI. According to this standard, one shelf can process up to three DS-3 transmission lines or 32 DS-1 transmission lines. In addition to these limitations, switching networks are limited to traffic capacities up to 622 Mbps per port.
The system in this embodiment can daisy-chain up to four SBMesh to the entrance of the switching network. If it is assumed that only the SMDS DS-1 transmission line is connected to the switching network, one network port to which four daisy chained SBMSHs are connected can have up to 12 DS-3 transmission lines, or It can handle up to 128 DS-1 transmission lines or their mixed form. If the SMDS port (traffic) in ASSW exceeds the capacity of a single message handler group, select one or several other ports to provide more message handling devices be able to.
2.16.2 Gateway message handler shelf (GWMESH)
The Gateway Message Handler Shelf (GWMESH) provides message processing and signaling functions for SMDS ICI and ISSI ports on ASSW.
Each GWMESH has the same restrictions as the SBMASH described above. If SMDS ICI or ISSI is implemented in the DS-3 format and is operating at full capacity, the de facto limitation for GWMESH is three DS-3 ICI, ISSI. If SMDS ICI or ISSI is implemented in a form that fully utilizes OC-3C, one message handler shelf must be dedicated to a single OC-3C. In the system according to the present embodiment, up to four GWMESH shelves can be daisy chained to the same entrance to the switching network. Again, one or several other ports can be added if the traffic exceeds the capacity of a single message handler group.
In offices with low demands on SMDS, one or more SBMSH and one or more GWMASH can be daisy chained as long as the per-shelf limit is not exceeded and the overall traffic does not exceed 622 Mbps. Such a technical arrangement is useful in minimizing port utilization for SMDS functionality.
2.2 Broadband remote switching equipment (BRSU)
FIG. 12 shows the main hardware components of BRSU. The components of BRSU are the same as those of ASSW in the host exchange.
2.3 Broadband remote line concentrator (BRLC)
FIG. 13 shows the main hardware components of BRLC.
If it is necessary to accommodate the subscriber interface in a remote location relative to the ASSW, a broadband remote line concentrator (BRLC) can be used. The BRLC is remotely located with respect to the ASSW and performs the switching function.
A BRLC essentially concentrates traffic from a group of customers and distributes it to an ASSW (connected by one or more umbilical links).
The BRLC has a similar type of subscriber / network connection input port as in the ASSW. There is no call processor, but it has some general purpose device that exchanges the network between the port and the umbilical link.
FIG. 14 shows a connection configuration in BRLC.
2.3.1 Subscriber input port
Various subscriber interfaces are connected to the BRLC ports. These ports are implemented by various types of shelf device means. They include an ATM DS1 shelf (ADS1SH), a subscriber interface shelf (SIFSH), etc., similar to those implemented in ASSW, as shown in FIG. Since the maximum capacity of the entire BRLC is 622 Mbps, the Fiber Interface Shelf (FISH) is not used in BRLC.
The ATM DS1 shelf (ADS1SH) accommodates various types of DS-1 interface card groups. These include the Frame Relay DS-1 card group (FDS1PG), the SMDS DS-1 card group (SDS1PG), and the circuit emulation card group (CDS1PG). ADS1SH has been described in 2.1.2.2.
The subscriber interface shelf (SIFSH) houses various network interface cards. The SIFSH can accommodate an ATM OC-3C card group, various DS-3 cards, or an ATM DS-1 shelf interface card (ADSINF). SIFSH has been described in 2.1.2.1.
2.3.2 Umbilical device
The umbilical link between the BRLC and the ASSW that is a server to the BRLC can be configured as a DS-3 facility using ADS3PGA or an OC-3C facility using OC3PGA. The umbilical link can also be provided as a single OC-12C using an OC12PGA card group. Since the capacity of BRLC is limited to 622 Mbps, the maximum configuration of the umbilical link is one OC-12C or four OC-3C. In the maximum configuration using DS-3, 12 sets of DS-3 facilities are provided and can handle about 622 Mbps of traffic. All umbilical links from any BRLC must be connected to the same ASSW.
If DS-3 or OC-3 cards are used, the first four cards can be mounted in the RMXSH reserved slot as a minimum configuration. When the number of cards exceeds four, SIFSH that can mount eight more cards can be added. If required in OC-12C, a FISH shelf can be used. SIFSH and FISH have already been described.
2.3.3 Network device
BRLC does not have a switching network or ASSW. As a result, a network switching shelf and a synchronization shelf are not required. However, the various shelf devices that supply subscriber ports and umbilical links need to be interfaced to network devices, and those shelf devices require certain functions of the network devices. For this reason, BRLC requires a shelf device that functions in place of the network. This function is realized by the RMXSH shelf.
The remote multiple shelf (RMXSH) provides a network substitution function and a function as a multiplexing device. This shelf receives ATM cells from the subscriber interface and multiplexes them to the various umbilical links being provided. The shelf also establishes timing for multiple functions and performs processing based thereon.
The RMXSH shelf has a clock circuit and a multiplexing device in order to realize its function. And this shelf is always equipped with a set of remote multiplexed timing generator card group (RMTXTPG), a set of remote multiplexed highway card group (RMXHPG), and a set of remote multiplexed controller card group (RMXCPG) along with the power supply. ing.
3. Functions realized in this embodiment
3.1 Overview
In this chapter, the components of the broadband switching system targeted by this embodiment will be described. These components are classified into the following four categories.
・ Host exchange
・ Broadband remote switching equipment (BRSU)
・ Broadband remote concentrator (BRLC)
・ Subscriber premises equipment
3.2 Host switch
The host exchange is composed of the following components.
・ ATM subscriber switch (ASSW)
・ ATM interconnection switch (AISW)
・ Broadband main processor (BMPR)
・ Maintenance / Operation Subsystem (MOS)
・ Light ring bus
Host exchanges are further classified into the following two types.
・ Small host switch
・ Large host switch
FIG. 15 shows the configuration of a small host switch and a large host switch. ASSW is the basis of the configuration. The small host exchange is composed of one ASSW, BMPR, and MOS. The large host exchange is composed of a plurality of ASSWs, one AISW, one BMPR, and one MOS. In a large host exchange, the AISW connects a plurality of ASSWs. The transition from a small host switch to a large host switch can be done without interrupting service.
The optical ring bus is used when a broadband switching system and a narrowband switching system are integrated into one system.
Note that this embodiment is mainly described for small host exchanges.
3.3 ATM subscriber switch (ASSW)
An ATM subscriber switch (ASSW) is a fundamental component in a broadband switching system. FIG. 16 shows the configuration of the ASSW. ASSW has a throughput of 10 Gbps and is composed of the following components.
・ ATM switch module (ASM)
・ Subscriber / network interface
・ Broadband signaling controller (BSGC)
・ SMDS message handler (SMDS-MH)
・ Broadband call processor (BCPR)
3.3.1 ATM switch module (ASM)
An ATM switch module (ASM) in a broadband switch is composed of a single stage or multi-stage self-routing module (SRM). The SRM is composed of an N × N switching matrix having a link speed of 2.5 Gbps. FIG. 17 shows the principle of SRM. ATM cells that flow into the SRM are routed to the output port according to the tag attached to each cell.
FIG. 18 shows the configuration of a 4 × 4 SRM used in the ASSW. In a 4x4 SRM, cells are exchanged between 4 input ports and 4 output ports. The SRM consists of a specially designed bipolar CMOS large scale integrated circuit (VLSI). This SRM includes a 2 × 2 switch matrix. Each crosspoint has a switching capacity of 2.5 Gbps.
The principle of cell switching is as follows. Here, cell switching from the input highway HW0 to the output highway HW2 will be described as an example.
First, a tag is added to each cell.
For example, it is assumed that the tag 2 is added to the cell input from HW0. Each switching element checks the tag value and switches only those cells that have a tag equal to the output port number. In the example of FIG. 18, the switching element SW02 corresponds. If a plurality of cells are output to one output port, the access control mechanism avoids cell contention by using a buffer in each crosspoint.
FIG. 19 shows the position of the virtual channel identifier converter (VCC). The tag is added to the cell by a VCC located in a peripheral device such as a subscriber / network interface. VCC specifies the tag value for each cell. The tag value is set according to the software table processed in the call setting phase in call connection or the semi-fixed connection setting phase.
Tag information is also used in the demultiplexer. The tag identifies the output port of the demultiplexer in the ATM switch module and peripheral device.
FIG. 20 shows the configuration of an ATM switch module of ASSW. The ATM switch module of ASSW is composed of 4 × 4 SRMs separated into two for upstream and downstream. Peripheral device interfaces such as subscriber / network interface, broadband signaling controller (BSGC), SMDS message handler (SMDS-MH) have a capacity of 622 Mbps. All subscriber / network interfaces are aggregated on one side of the ATM switch module. On the other side of the ATM switch module, a loopback link for routing intra-ASSW traffic is arranged. In a large host switch using AISW, the AISW interface is replaced with a loopback link.
3.3.2 Subscriber / Network Interface
FIG. 21 is a block diagram for explaining the subscriber interface (SNI) / network interface (ICI / ISSI) of this embodiment. As shown in the figure, the following three speeds are provided as a subscriber interface / network interface.
High speed: 622 Mbps optical interface
・ Medium speed: 156 Mbps optical interface, 45 Mbps metal interface
・ Low speed: 1.5 Mbps metal interface
Different shelves are used for the three speed interfaces. The low-speed interface signals are once multiplexed onto the 8 Mbps link and then stored in the medium-speed interface shelf. The shelf of the medium speed interface can be connected up to two shelves in consideration of congestion. The subscriber interface and the network interface are common and the two shelves can be configured with the same shelf. However, these shelves cause traffic concentration, so if they require different grade services on the subscriber side and the network side, they need to be separated.
The subscriber interface / network interface can be classified into the following four types.
・ B-ISDN (ATM)
・ SMDS
・ Frame relay
・ Circuit emulation
Different interface cards are used for each of the above services, but the shelves can be common. These interface cards differ on the subscriber side and the network side, except for circuit emulation.
3.3.3 Broadband signaling controller (BSGC)
BSGC (Broadband Signaling Controller) is an HDLC (High Level Data Link Procedure) handler with the ATM interface. FIG. 22 is a diagram showing the position of BSGC in the ASSW. BSGC is controlled by BCPR (Broadband Call Processor) via INF (Interface) and provides LAPD (Link Access Process D-channel) or CCS7 signaling for B-ISDN UNI and B-ISDN NNI. BSGC performs communication between BCPR and BRLC (Broadband Remote Line Concentrator), and also performs internal communication between BCPR and the SNI interface device.
3.3.4 Message Handler (SMDS)
SMDS-MH (SMDS message handler) provides SMDS-compatible functions such as address screening, message routing, group address processing (point-to-point communication), abnormal message check, accounting processing, data collection, etc. . FIG. 23 is a diagram showing the position of SMDS-MH in the ASSW. In this embodiment, the following two types are shown as SMDS-MH.
SBMH (Subscriber Message Handle)
・ GWMH (Gateway Message Handle)
The SBMH performs message processing for the SNI. On the other hand, GWMH performs message processing for inter-switch interfaces such as ICI and ISSI.
3.3.5 Broadband Call Processor (BCPR)
FIG. 24 shows a configuration of BCPR (Broadband Call Proseccor). BCPR performs call control for all SNIs. BCPR includes the following units.
・ CPU
・ Main memory
Ethernet interface
・ INF
The Ethernet interface is used for communication between BCPR and BMPR (Broadband Main Processor) in the small host switch. INF provides an interface between devices in various ASSW such as ATM switch module, BSGC, SMDS-MH, etc. and BCPR.
3.3.6 Maintenance and Operation System (MOS)
MOS (Maintenance and Operation System) performs various maintenance and operations. FIG. 25 shows the structure of the MOS. The MOS includes the following units.
・ Alarm panel unit
・ Alarm control unit
・ Operation and maintenance processor
In a broadband switch only system, the MOS is directly connected to the BMPR via the Ethernet interface, and provides operation and maintenance functions in cooperation with the BMPR. In systems consisting of narrowband and broadband switches, the MOS is connected to the narrowband and broadband switching systems via an optical ring bus, and operates and maintains functions through cooperation with the BMPR for broadband systems and the main processor for narrowband systems. I will provide a.
3.3.7 Operation and Maintenance Processor (OMP)
An OMP (Operation and Maintenance Processor) is a front-end processor of this embodiment. In addition to system management / control and line / trunk testing, OMP connects multiple operating systems to this system. The hardware configuration of OMP (see FIG. 26) is shown below.
CPU (including memory), disk drive, floppy disk drive
・ CRT display (using GUI)
·keyboard
·mouse
·hard disk
・ Cartridge tape drive
・ Asynchronous communication server
·printer
X. 25 interfaces
3.3.8 System Integration Processor (SIP)
SIP (System Integration Processor) is used when connecting the OMP to the optical ring bus. If one OMP is connected to the optical ring bus via SIP, it can be processed by other applications (narrowband, broadband, etc.).
3.4 Broadband remote concentrator (BRLC)
The configuration of BRLC (Broadband Remote Line Concentrator) is shown in FIG. BRLC provides a subscriber interface from a host switch to a remote location. BRLC performs traffic concentration but does not exchange at remote locations. Operation and maintenance functions are basically provided from the host exchange. The network interface consists of umbilicals with the host exchange. If this umbilical breaks, the BRLC cannot operate as a stand-alone.
3.5 Broadband remote switching equipment (BRSU)
The configuration of BRSU (Broadband Remote Switching Unit) is shown in FIG. The BRSU provides a subscriber interface, a network interface, and a switching function at a remote location from the host switch. BRSU is controlled from a large host switch provided with AISW. Operation and maintenance functions are basically provided from the host exchange, but some functions are provided by the BRSU itself. BRSU provides the same subscriber / network interface as the host switch. The umbilical with the host exchange is similar to that with BRLC, but with BRSU it can operate as a stand-alone and continue to provide inter-switch services even if the umbilical is disconnected.
3.6 SMDS implementation
SMDS is a connectionless high-speed packet data service. An apparatus related to SMDS is shown in FIG. SMDS traffic is processed by the DS1 / DS3 interface unit and the SMDS message handler unit.
・ DS1 / DS3 interface
-Termination of subscriber interface / network interface level 1 (physical layer)
-ATM layer termination of SNI level-2
・ Performance monitor
Message handler
・ Termination of SAR of SNI level-2
-SNI level-3 function (format check, address screening, routing, flow control)
・ Data collection (network traffic management, network data collection, billing)
SMDS can be configured with a B-ISDN (ATM) subscriber interface through a terminal adapter. In this case, the DS1 / DS3 interface is provided by a terminal adapter.
The layer structure SNI protocol is shown in FIG. SMDS employs the layer configuration shown in FIG. FIG. 32 shows cell routing in the SMDS system.
Flow control is executed at the following two locations.
・ User parameter control (UPC) at DS1 / DS3 interface
・ Traffic shaping in GWMH
3.7 Traffic management
Traffic management is realized by the following mechanism.
・ Call admission control
・ Use amount control
Cell routing priority
3.7.1 Call admission control
In order to guarantee the required quality of service (for example, cell discard rate or cell transmission delay), the system manages the bandwidth and checks that the requested bandwidth is maintained for each call at the time of call acceptance. Processing for a call is executed according to a peak value, an average value, a required quality of service, and the like.
The bandwidth in the system is managed for each virtual path (Virtual Path) at the following three points.
・ Subscriber interface
Network interface
-622 Mbps in the system
The capacity of the virtual path is managed by the following two points.
Band of each call class (W1): Band allocated and managed for each call class
Common band (W2): Band that is allocated and managed regardless of the call class
The W2 area is used by a call that overflows from W1 or a call that is not set in W1.
3.7.2 User parameter control (UPC)
UPC (User Parameter Control) manages the actual traffic of each call. When a call exceeding the set value is detected, the system discards the cell of the call or gives a tag indicating that the set value has been exceeded to the cell.
UPC is performed on a virtual channel (VC), a virtual path, or both. For subscriber lines, UPC is performed for each virtual channel in the subscriber interface. The following processing is performed for cells exceeding the set value.
-B-ISDN: Attaching a tag indicating that it was discarded or exceeded the set value
・ SMDS: Disposal
On the network side (for example, an interface with another exchange or BRSU / BRLC), it is executed for each virtual path (or virtual channel) in the network interface unit.
3.7.3 Cell routing priority
The cell routing priority is controlled by a MUX / DMUX unit in the system and a buffer in the ATM switch. The control is realized in a queue (queue) using the following two threshold values.
Threshold value for discarding unimportant subscriber cells
CLP (cell loss priority) = 1 threshold value for discarding a cell of 1
3.8 Data collection
In the system of the present embodiment, the following data is collected.
・ AMA (Automatic Message Accounting) data
・ Performance monitoring data
・ Network traffic management data
・ NDC (Network Data Collection) data
The AMA data is stored in, for example, a BMPR or SIP storage device and transferred to the OS.
Performance monitoring data is collected at 15 minute or 24 hour intervals. This data is stored in the BMPR storage device, and transferred to the OS via the OMP when requested by the OS.
Network traffic management data is used for congestion detection and notification, and is collected when the congestion level exceeds a predetermined threshold level. Also, collection at a predetermined interval (5 minutes) is performed and transferred to the OS in real time via the OMP.
NDC data is used for long-term prediction. This data is stored in the BMPR storage device via the OMP when requested by the OS.
4). Other
Of the overall configuration of the present embodiment described above, details of the DS3-SMDS interface (DS3), SIFSH, ASSWSH, SBMSH, GWMESH, and BSGCSH shown in FIG. 8 will be described in the following parts 2 to 7. After that, in Part 8, the configuration and functions particularly related to the present invention will be described. The DS1-SMDS interface (DS1) has the same basic function as that of the DS3-SMDS interface except for the transmission rate, and the details thereof are omitted.
[0006]
<Part 2>
Part 2 describes details of the DS3-SMDS interface.
1. Outline
The DS3-SMDS interface is used as a line interface for performing an SMDS service using a DS3 transmission line. The DS3-SMDS interface is used as an interface for realizing an umbilical link by connecting a BRLC (Broadband Remote Line Concentrator).
SMDS (Switched Megabit Data Service) is a kind of high-speed connectionless data service, and is expected to function as a service for exchanging data by connecting LANs.
FIG. 33 is a diagram showing an outline of a system configuration centering on the DS3-SMDS interface. FIG. 34 is a diagram showing a configuration in which the BRLC 2 is connected to the exchange 1.
The DS3-SMDS interfaces 1 and 3 shown in FIG. 33 are mounted on a SIFSH (Subscriber Interface Shelf) 6. A DS3-SMDS interface 3 (denoted as DS3-ATM in the figure) shown in FIG. 34 is mounted on the SIFSH 7 in the exchange 1 or the RMXSH (Remote Multiplexer Shelf) 7 in the BRLC 2. The DS3-SMDS interface can be installed in SIFSH up to 8 links when it is installed in SIFSH. The SIFSH is composed of a common unit (SIFSH-COM or SIFSH Common) having a duplex configuration that is an interface portion with an ATM switch and a line individual unit having a single configuration. The DS3-SMDS interface is installed in the line individual unit. In addition, SIFSH is connected in cascade to a maximum of 2 shelves and performs a 4: 1 concentration.
In FIG. 33, the DS3-SMDS interface 1 terminates the DS3 layer on the DS3 transmission path 2 for providing the SMDS service and is accommodated in the information payload portion of the DS3 frame input from the DS3 transmission path 2. Take out the layer frame. The DS3-SMDS interface 1 extracts the L2 protocol data unit (L2-PDU) from the extracted PLCP layer frame, performs the HCS (HEC) check of the L2-PDU header, and then starts from the 53-octet L2-PDRU. Conversion to 54 octets of ATM cells (53/54 octet conversion) that can be processed in the ATM switch 5 is performed, and the ATM cells are converted into a high-speed upstream highway (Upward Highway) having a transmission rate of 622 Mbps (megabits / second). Multiplexed and sent to the ATM switch 3.
Conversely, the DS3-SMDS interface 1 assembles a DS3 frame from an ATM cell separated from a high-speed downlink highway extending from the ATM switch 3 by a procedure reverse to the above-described procedure, and assembles the DS3 frame into the DS3 transmission line 2 To send.
On the other hand, as shown in FIG. 34, when a BRLC (Broadband Remote Line Concentrator) is connected to the DS3 transmission line 4, the DS3-SMDS interface 3 realizes an umbilical link. In this case, in FIG. 34, the DS3-SMDS interface 3 in the exchange 1 is connected to the DS3-SMDS interface 5 in the BRLC 2 by the DS3 transmission path 4.
2. Line interface description
2.1 DS3 line interface
2.1.1 Payload mapping
In the DS3 line interface, FIG. 35 shows a mapping between ATM cells, which are data formats on the ATM switch side, and DS3 formats, which are data formats on the transmission line side.
2.1.2 DS3 frame format
33, the DS3-SMDS interface 1 terminates the asynchronous DS3 frame format (Asynchronous DS3 FRAME FORMAT) (M13 Format) shown in FIG. A more detailed configuration of this frame format is shown in FIG.
One multiframe is composed of seven subframes. One subframe is further composed of 8 blocks each consisting of 85 bits. Of the 85 bits in one block, the first 1 bit is the DS3 overhead part, and the remaining 84 bits are the information payload part (INFO.PAYLOAD).
In the DS3 line interface, one multiframe is transmitted at a cycle of 106.4 μsec (microseconds) at a bit rate of 44.736 MHz.
3. PLCP frame format
3.1 DS3 PLCP frame format
FIG. 37 shows a format of a DS3 PLCP frame corresponding to the PLCP layer (PLCP LAYER) shown in FIG. The DS3 PLCP frame is transmitted using an information payload (INFO.PAYLOAD) in a subframe in the asynchronous DS3 frame format shown in FIG. In this case, each octet in the frame is sequentially transmitted in units of nibbles consisting of 4 bits. Note that the start of the DS3 PLCP frame does not need to be synchronized with the start of the DS3 PLCP frame in the DS3 frame format shown in FIG.
4). DS3-SMDS interface L2-PDU format
4.1 DS3-SMDS L2-PDU format
FIG. 38 shows a format of DS3-SMDS L2-PDU (L2 Protocol Data Unit) inserted in the PLCP frame of FIG. 35 or FIG. As shown in FIG. 38 or FIG. 35, the DS3-SMDS L2-PDU includes a 7-octet header (HEADER), a 44-octet information field (INFO.FIELD), and a 2-octet trailer section (TRAILER). ).
First, the access control field (Access Control or ACF in FIG. 35) in the header (HEADER) in FIG. 38 is used to detect the transmission state of the L2-PDU on the transmission line terminated by the DS3-SMDS interface. . When the transmission path that terminates the DS3-SMDS interface is SNI (subscriber-network interface, for example, transmission path 2 in FIG. 33) and NNI (network-node interface, for example, transmission path 4 in FIG. 33). FIG. 39 shows the contents of the access control field in each of the above and the uplink transmission line and the downlink transmission line.
In FIG. 39, when the transmission line terminating the DS3-SMDS interface is SNI, the BUSY bit indicates whether or not the L2-PDU including the bit includes information. In addition, when the transmission path that terminates the DS3-SMDS interface is SNI and the transmission path is an upstream transmission path (transmission path that is input to the ATM switch side), each bit of REQ0, REQ1, and REQ2 has a priority level. Indicates. On the other hand, when the transmission path terminating at the DS3-SMDS interface is NNI, the BUSY bit indicates whether the L2-PDU including the bit is a valid cell.
4.2 Network control information
The network control information field (NETWORK CONTROL INFO or NCI in FIG. 35) in the header part shown in FIG. 38 is 32-bit data, and as shown in FIG. 40, 20-bit VCI, 2-bit PT, It is composed of 2-bit SP and 8-bit HCS. As shown in FIG. 40, VCI (Virtual Channel Identifier) is all “1” when there is information in the L2-PDU, and is all “0” otherwise. PT (Payload Type) and SP (Segment Priority) are data that will be used in the future in DS3-SMDS SNI (Subscriber Network Interface), and currently both are “00”.
HCS (Header Check Sequence) is a generator polynomial (G (x) = X) for a 3-octet data part consisting of VCI, PT, and SP in the network control information field.⁸+ X²It is a value obtained by calculation using + X + 1). By using this value, an error check of the network control information field is performed. Three octets composed of VCI, PT, and SP only take two types of fixed values as shown in FIG. Accordingly, the HCS takes a value of “00100010” when there is information in the L2-PDU, and takes a value of “00000000” otherwise.
4.3 Segment type
FIG. 41 shows combinations of segment types (SEGMENT TYPE or SEGT in FIG. 35) in the header part shown in FIG. Whether the type of L2-PDU is COM (CONTINUATION MESSAGE), EOM (END OF MESSAGE), BOM (BEGINING OF MESSAGE) or SSM (SINGLE SEGMENT MESSAGE) , “00”, “01”, “10”, “11”, which is a 2-bit value.
4.4 Message identifier
The message identifier (MESSAGE IDENTIFIER or MID in FIG. 35) in the header part shown in FIG. 38 is data related to the L3-PDU. This will be described later.
4.5 Segmentation unit
38, an L3-PDU (L3 protocol data unit) in the SMDS service is stored in a segmentation unit (SEGMENTATION UNIT or SEG.UNIT in FIG. 35) which is an information field (INFO.FIELD). 42).
4.6 Payload length
In the payload length (PAYLOAD LENGTH or PLEN in FIG. 35) in the trailer section (TRAILER) shown in FIG. 38, the length of valid data included in the segmentation unit is stored. PAYLOAD LENGTH = 44 when L2-PDU is BOM or COM, PAYLOAD LENGTH ≦ 44 when L2-PDU is EOM or SSM, and PAYLOAD when no information is included in L2-PDU LENGTH = 00.
4.7 Payload CRC
The payload CRC (PAYLOAD CRC shown in FIG. 38 or the PCRC shown in FIG. 35) is a 48-octet data part (G data section for the SEGMENT TYPE, MESSAGE IDENTIFIER, SEGMENTATION UNIT, PAYLOAD LENGTH, and PAYLOAD CRC shown in FIG. (X) = X¹⁰+ X⁹+ X⁵+ X⁴It is a value obtained by calculation using + X + 1). By using this value, an error check of the 48-octet data portion is performed. If there is no information in the L2-PDU, PAYLOAD CRC = 00.
5). Relationship between L2-PDU and ATM cell
As described in 4.2, the DS3-SMDS interface 1 shown in FIG. 33 performs an HCS (HEC) check on the header of the L2-PDU input from the transmission path 2, and then performs an L2 of 53 octets. -Conversion from PDRU to 54 octet ATM cells that can be processed in ATM switch 5. In this case, as shown in FIG. 35, the segment type (SEGT) and message identifier (MID) included in the header part of the L2-PDU, and the segmentation unit (SEG.UNIT) included in the payload part of the L2-PDU. , Payload length (PLEN), and payload CRC (PCRC) are stored in the payload portion (ATM CELL PAYLOAD) of the ATM cell. In addition, the VCI with all bits (20 bits) included in the network control information field (NCI) in the L2-PDU header is “1” is a value specified as an interface between the DS3-SMDS interface and the SIFSH Common. : VPI = 3F, VCI = 03FF, and the VPI / VCI is added to the header part of the ATM cell.
As described above, the DS3-SMDS interface of FIG. 33 converts between the DS3 format on the transmission line 1 and the ATM cell format that can be processed by the common unit (COM) in the SIFSH 6. Do. In this case, an L3-PDU (L3 protocol data unit) that transmits user data in the SMDS service is stored and transmitted in a segmentation unit in the payload portion of the L2-PDU that is transmitted using both formats.
That is, as shown in FIG. 42, in the transmission side user terminal that performs communication using the DS3 transmission path, first, communication data (user data) is stored in the payload portion of the L3-PDU defined in the SMDS service. Is done. Next, in the transmission side user terminal, the L3-PDU is divided into one or a plurality of segments each consisting of 44 octets. Next, one or more L2-PDUs, each of which one or more segments are stored in a segmentation unit within each payload portion, are assembled. In this case, an identifier called MID (Message Identifier, or Multiplexing Identification) having the same value is given to one or a plurality of L2-PDUs generated from one L3-PDU (see FIGS. 35 and 38). The This is because SMBS (Subscriber Message Handler Shelf, see FIG. 8), which will be described later for providing the SMDS service, does not recognize the L3-PDU and recognizes only the header part of the L2-PDU in real time. This is necessary information for processing the data. Note that the user can use 16 types of MID values simultaneously on one SNI (Subscriber Network Interface). That is, the user can communicate 16 types of SMDS messages simultaneously on one SNI. Subsequently, in the user terminal on the transmission side, a PLCP frame is assembled from the L2-PDU, a subframe of the DS3 frame is further assembled, and finally a multiframe of the DS3 frame is assembled (see FIG. 35). The DS3 frame assembled in this way at the transmitting user terminal is sent to the DS3 transmission path. Then, as described above, the DS3-SMDS interface extracts the PLCP frame from the DS3 frame, extracts the L2-PDU from the PLCP frame, converts the L2-PDU into an ATM cell, and sends it to the SIFSH Common. Thus, the DS3-SMDS interface need not recognize any L3-PDU in the SMDS service.
SIFSH Common is a value added by the DS3-SMDS interface with the value of VPI / VCI added to the header part of the ATM cell including the L2-PDU of the SMDS service in the payload part inputted from the DS3-SMDS interface: From VPI = 3F and VCI = 03FF, the PVC (Permanent Virtual Circuit) established between SIFSH Common and SBMSH (see Fig. 8) is specified, and at the same time, the DS3-SMDS interface that sent the ATM cell is terminated It replaces with the value of VPI / VCI which specifies SNI which is a DS3 transmission line to be performed. Therefore, the PVC stretched between the SIFSH Common and the SBMSH includes a number of VPI / s corresponding to the number of SNIs connected to the SIFSH Common and terminated by individual parts such as the DS3-SMDS interface used for the SMDS service. The value of VCI will be assigned. The SIFSH Common adds a tag at the head of the ATM cell so that the ATM cell is autonomously switched in the ATM switch and transferred to the SBMSH.
The SBMESS (see FIG. 8), which will be described later, connected to the ATM switch (ASSWSH) and provides the SMDS service, etc., is the identification corresponding to the PVC used for the SMDS service in the header portion of the ATM cells input from the ATM switch. The ATM cell to which the VPI / VCI value is added is received, and as shown in FIG. 42, the L2-PDU stored in the payload portion of the ATM cell is processed. The ATM cell has a protocol layer of the ATM layer in the layer 2 (L2), and the L2-PDU is a protocol layer of SAR (Segmentation and Reassembling Sublayer) in the AAL (ATM Adaptation Layer) of the layer 2 (L2). Have In this case, as will be described later in Part 5 or the like, SBMASH or the like has a layer 3 (L3) protocol layer, and user information (User data) in the SMDS service is actually stored and transmitted. FIG. 42) is not recognized, and only the header part of the ATM cell and the header part of the L2-PDU are recognized in real time to process the SMDS data. Specifically, SBMSH has the same SNI determined by the value of VPI / VCI assigned to the header part of the ATM cell and the same value of MID assigned to the header part of L2-PDU. -Treat the PDU as data to transfer the same L3-PDU. As a result, it is possible to provide an SMDS service that is a connectionless service without impairing the real-time characteristics of the ATM system.
On the other hand, in the receiving side user terminal that performs communication using the DS3 transmission path, first, the PLCP frame is extracted from the DS3 frame received from the DS3 transmission path, and the L2-PDU is extracted from the PLCP frame. Then, the contents of the segmentation unit in the payload portion of the L2-PDU are extracted, and the L3-PDU is assembled based on the MID added to the header portion of the L2-PDU. Finally, communication data (user data) is extracted from the payload portion of the L3-PDU.
6). DS3 umbilical link format
As shown in FIG. 34, when a BRLC (Broadband Remote Line Concentrator) is connected to the DS3 transmission line 4, the DS3-SMDS interface 3 realizes an umbilical link.
In this case, the data on the transmission path 4 is transmitted in a data format consisting of 53 octets shown in FIG. That is, the data on the transmission line 4 is transmitted as a normal ATM cell.
As shown in FIG. 43, the header portion (HEADER) includes VPI (Virtual Pass Identifier), VCI (Virtual Channel Identifier), PTI (Payload Type), CLP (Cell Loss PriorityH), and CLP (Cell Loss PriorityH). Is composed of 5 octets of data.
The HEC (Header Error Check) part is a generator polynomial (G (x) = X⁸+ X²It is a value obtained by calculation using + X + 1). By using this value, an error check of the header part is performed.
If the result of this error check is normal, as shown in FIG. 44, it is determined whether or not the values of VIP and VCI are all “0”, so that the ATM cell to be processed becomes an invalid cell. Whether it is (UNASSIGNED CELL) or a valid cell (ASSIDNED CELL) is determined.
As a result of the error check, if a 1-bit error is detected, the error is corrected. If an error of 2 bits or more is detected, the error is not corrected and only the error is detected. Is called.
The DS3-SMDS interface 3 removes 1-octet HEC from the header part of the ATM cell received from the transmission line 4 and adds a 2-octet tag to the ATM cell consisting of 53 octets on the transmission line 4. Are converted to ATM cells consisting of 54 octets that can be processed within the ATM switch.
In this case, the L2-PDU in the SMDS service is stored in the payload part (PAYLOAD) of the ATM cell shown in FIG.
7). Hardware configuration
7.1 Outline
The DS3-SMDS function described so far is realized by the DS3-SMDS interfaces 1 and 3 shown in FIG. 33 and the SBMesh (Subscriber Message Handler Shelf) and GWMESH (Gateway Message Handler Shelf) shown in FIG.
The division of functions of these parts is as follows.
1. DS3-SMDS interface part
a. DS3 layer termination function
b. DS3 PLCP layer termination function
b. L2-PDU header termination function
2. SBMESH / GWMESH interface section
a. L2-PDU payload termination function
b. L3-PDU termination function
The functions mounted on the DS3-SMDS interface unit are further subdivided and shown as follows.
a. DS3 layer termination function
b. DS3 PLCP layer termination function
c. Reception L2-PDU header check function (HCS)
d. L2-PDU header pattern generation function
e. DQDB (Distributed Queue Dual Bus) sequence function (REQ bit processing function)
f. DS3 layer performance monitor function
g. PLCP layer performance monitor function
h. Receive L2-PDU data conversion function (45Mbps → 156Mbps)
i. Transmission L2-PDU data bit rate conversion function (156 Mbps → 45 Mbps)
j. LAP termination function for MSD / MSCN information
k. Interface function for SIFSH Common (53 octets 8 bits parallel-54 octets 16 bits parallel)
l. Multiplex / demultiplex function of DS3-SMDS L2-PDU cell and LAP cell
m. Loopback function for specific VPI / VCI cells
n. Multiplex function of MSCN data
o. MSD data dropper function
FIG. 45 shows a functional block diagram of the DS3-SMDS interface.
7.2 DS3 layer termination function
In the DS3 layer termination function, which is one of the functions installed in the DS3-SMDS interface unit, the termination processing of the DS3 frame format described above with reference to FIG. 35 in 2.1.2 is executed.
More specifically, the following processing is executed.
A. Receiver
a. Violation monitoring and error count for PCM line code (B3ZS code)
b. Synchronization establishment and error count for framing bit (FO / F1 / MO / M1: see Fig. 36)
c. Confirmation of P bit (parity bit: see Fig. 36) and error count for it
d. Confirmation of AIS pattern (see Fig. 36)
e. Confirmation of yellow alarm bit (X bit: see Fig. 36)
B. Sender
a. Generation of framing bits (FO / F1 / MO / M1: see FIG. 36)
b. Generation of P bit (parity bit: see Fig. 36)
c. Generation of AIS pattern (see Fig. 36) (when loopback is specified)
d. Setting of yellow alarm bit (X bit: see Fig. 39) at the time of red CGA alarm
e. PCM line code (B3ZS code) conversion
7.2.1 Line failure handling
The DS3-SMDS interface monitors a line failure and notifies the switch system of the failure when a failure occurs. This failure notification is automatically restored to normal notification as the failure is recovered. When a plurality of faults are detected during fault monitoring, the monitoring process is executed only for the fault that is the root cause, and the monitoring process is not executed for other faults resulting from the fault.
FIG. 46 shows an alarm sequence in the DS3 layer. First, in FIG. 46A, when a failure occurs on the transmission line (1.), the DS3-SMDS interface A declares a red CGA (Carrier Group Alarm) (2.), and then transmits a yellow alarm. (3.). As a result, the DS3-SMDS interface B declares yellow CFA (Carrier Failure Alarm) (4.). Next, in FIG. 46B, when the DS3-SMDS interface A enters the loopback test state (1.), the AIS (Alarm Indication Signal) is transmitted (2.). As a result, the DS3-SMDS interface B Make an AIS reception declaration.
FIG. 47 shows alarm priorities in the DS3 layer. For example, when LOS (LossOfSignal) is detected, AIS (Alarm Indication Signal), OOF (Out Of Frame), YEL (Yellow Signal), POOF (PLCP Out Of Frame), and PYEL (PLCP Yellow Signal) Alarm is masked.
7.2.2 Various alarm detection and recovery conditions
FIG. 48 shows various alarm detection / recovery conditions. FIG. 49 shows the timing at which an alarm is declared.
7.3 DS3 PLCP Layer Termination Function
In the DS3 PLCP layer termination function, which is one of the functions installed in the DS3-SMDS interface unit, the termination processing of the DS3 PLCP frame format described above with reference to FIG. 37 in 3.1 is executed.
More specifically, the following processing is executed.
A. Receiver
a. Synchronization establishment and error count for framing bits (A1 / A2: see FIG. 37)
b. Confirmation of PLCP BIP-8 (B1: See Fig. 37) and error count for it
c. Confirmation of PLCP path status (G1: See Fig. 37) and error count for it
B. Sender
a. Generation of framing bits (A1 / A2: see FIG. 37)
b. Generation of PLCP BIP-8 (B1: see Fig. 37)
c. Generation of PLCP path status (G1: See FIG. 37)
d. Cycle / Staff Counter (C1: See Fig. 37)
e. Generation of SIP level 1 control information (M1 / M2: see FIG. 37)
7.3.1 PLCP failure handling
The DS3-SMDS interface monitors a PLCP failure and notifies the switch system of the failure when a failure occurs. This failure notification is automatically restored to normal notification as the failure is recovered. When a plurality of faults are detected during fault monitoring, the monitoring process is executed only for the fault that is the root cause, and the monitoring process is not executed for other faults resulting from the fault.
FIG. 50 shows an alarm sequence in the DS3 PLCP layer. In FIG. 50, first, when a transmission failure of a PLCP frame occurs in the DS3-SMDS interface B (1.), the DS3-SMDS interface A transmits a yellow signal after detecting the loss of synchronization of the PLCP frame. As a result, the DS3-SMDS interface B makes a yellow signal reception declaration.
7.3.2 Conditions for detecting and restoring various alarms
FIG. 51 shows various alarm detection / recovery conditions. FIG. 52 shows the timing at which an alarm is declared.
7.4 L2-PDU header check function (HCS)
As shown in FIG. 33, when the DS3-SMDS interface 1 terminates the DS3 layer on the DS3 transmission path 2 for providing the SMDS service, the DS3-SMDS interface 1 is input from the DS3 transmission path 2. The frame of the PLCP layer accommodated in the information payload portion of the DS3 frame is extracted. Then, the DS3-SMDS interface 1 extracts the L2 protocol data unit (L2-PDU) from the extracted PLCP layer frame (see FIG. 35). Further, the DS3-SMDS interface 1 refers to the BUSY bit included in the access control field (ACF, see FIGS. 38, 39, and 35) in the header of the L2-PDU, so that the L2-PDU is in the valid cell. Determine whether there is a possibility or an invalid cell. When there is a possibility that the L2-PDU is a valid cell, the DS3-SMDS interface 1 shows the value of the network control information field (NCI, see FIGS. 38 and 35) in the header of the L2-PDU as shown in FIG. In this manner, it is determined whether or not 11111111 11111111 11110000 00100010 or all “0”. When the NCI value is 11111111 11111111 11110000 00100010, the DS3-SMDS interface 1 processes the target L2-PDU as a truly valid cell. On the other hand, when the NCI value is all “0”, the DS3-SMDS interface 1 increments the count value of the HCS error and executes the protocol monitor process.
On the other hand, as shown in FIG. 34 described above, when the BRLC is connected to the DS3 transmission line 4 and the DS3-SMDS interface 3 realizes an umbilical link, the DS3-SMDS interface 3 has the ATM header portion. If HEC (see Fig. 43) is calculated and it is determined that no error has occurred in the ATM header as a result of the calculation, it is further checked whether or not the target ATM cell is an empty cell. After that, it is determined whether or not the target ATM cell is a valid cell. If the DS3-SMDS interface 3 determines that an error has occurred in the ATM header as a result of the HEC calculation, the DS3-SMDS interface 3 increments the count value of the HEC error and executes the protocol monitor process.
7.5 L2-PDU header pattern generation function
As shown in FIG. 33, when the DS3-SMDS interface 1 terminates the DS3 layer on the DS3 transmission path 2 for providing the SMDS service, the DS3-SMDS interface 1 is connected to the ATM switch (ASSWSH in FIG. ) If the ATM cell transferred from the 5 side is a valid cell, it has a value of 11111111 11111111 11110000 00100010 in the front part of the information contained in the payload part of the ATM cell as shown in FIG. An L2-PDU is constructed by adding a network control information field (NCI) (see FIG. 40) and further adding an access control field (ACF) to the front thereof. In addition, when the ATM cell transferred from the ATM switch (ASSSWSH) 5 side in FIG. 33 is an invalid cell, the DS3-SMDS interface 1 is included in the payload portion of the ATM cell as shown in FIG. An NCI that is all “0” is added to the front of the information (see FIG. 40), and an access control field (ACF) is further added to the front of the information to construct an L2-PDU. Thus, when an ATM cell is converted to L2-PDU, the header information (VPI / VCI, etc.) of the ATM cell is discarded. Thereafter, as shown in FIG. 35, a PLCP layer frame is constructed based on the L2-PDU constructed as described above, and a DS3 frame is constructed based on the PLCP layer frame. Is sent to the DS3 transmission line 2 of FIG.
On the other hand, as shown in FIG. 34 described above, when the BRLC is connected to the DS3 transmission line 4 and the DS3-SMDS interface 3 realizes an umbilical link, the DS3-SMDS interface 3 is connected to the ATM switch (ASSWSH). ) For the ATM cell transferred from the side, the header part is not replaced, only the HEC calculation for the header part is performed, and the resulting HEC (see FIG. 43) is added to the header part. After that, the ATM cell is sent to the transmission line 4 in FIG.
7.6 DQDB (Distributed Queue Dual Bus) Sequence Function
As shown in FIG. 33, when the DS3-SMDS interface 1 terminates the DS3 layer on the DS3 transmission path 2 for providing the SMDS service, the user terminal connected to the DS3 transmission path 2 When a certain CPE (Customer Equipment Equipment) is, for example, a multi-CPE connected to a LAN, the following control is performed. That is, when a CPE cannot capture an empty cell, the CPE uses the bits (REQ0 to REQ2) included in the access control field (ACF, see FIGS. 38 and 35) in the L2-PDU header on the transmission path. By turning on (see FIG. 39), an empty cell is requested. When the DS3-SMDS interface 1 shown in FIG. 33 receives the request bit from the CPE, the DS3-SMDS interface 1 sends an empty cell.
7.7 DS3 layer / PLCP layer performance monitor function
The DS3-SMDS interface monitors line performance, and notifies the switch system of the integration of various performance parameters and threshold alarms for the integrated values obtained as a result at unit time (15 minutes and 1 day) intervals.
Even if the exchange system receives notification of the threshold alarm, the switch system treats the alarm as a simple alarm without blocking the line corresponding to the alarm, and reflects the fact in the subsequent maintenance plan.
Performance parameters are roughly classified into those related to the DS3 layer and those related to the PLCP layer. The DS3 layer can be further classified into information about lines and information about paths.
As information regarding the line in the DS3 layer, the following three types of parameters are observed.
1. LCV: Line Code Violation
2. LES: Line Errorred Second
3. LSES: Line Severly Errord Second
As information regarding the path in the DS3 layer, the following six types of parameters are measured.
4). CV: P-bit Parity Code Violation
5). ES: Errorred Second
6). SES: Severly Errord Second
7). SEFS: Severly Errord Second
8). UAS: Unavailable second
9. AISS: Alarm Indication Signal Second
As information regarding the PLCP layer, the following five types of parameters are measured.
10. PLCP CV: PLCP Code Violation
11. PLCP ES: PLCP Errord Second
12 PLCP SES: PLCP Severely Errored Second
13. PLCP OOF: PLCP Out Of Frame
14 PLCP UAS: PLCP Unavailable Second
The DS3-SMDS interface holds a measurement result for the past one obtained every 15 minutes. This measurement result is read out every 15 minutes by the exchange system. The exchange system holds the measurement results obtained every 15 minutes for the past 32 times per day (for 8 hours) and further for the past 7 days.
In addition, a performance monitor function of FAR END using Far End Block Error (FEBE) transmitted using the G1 bit in the PLCP frame format (see FIG. 37) is also provided. The threshold value in this function is a default value and can be freely set by the user.
7.7.1 DS3 layer
FIG. 53 shows the types of performance parameters related to the DS3 layer and the count-up conditions for the integrated value of each parameter.
7.7.2 DS3-PLCP layer
FIG. 54 shows the types of performance parameters related to the DS3-PLCP layer, the count-up conditions for the integrated values of the parameters, and the alert threshold for the integrated values of the parameters.
7.8 Reception L2-PDU data conversion function (45 Mbps → 156 Mbps)
As a result of the L2-PDU header check process described in 7.4, if no error has occurred in the L2-PDU header and it is determined that the L2-PDU is a valid cell, the L2-PDU The ATM cell obtained by converting is sent to the ATM switch (ASSWSH) via the SIFSH Common (see FIG. 8). In this case, if valid cells are continuously sent from the user side, the burstiness of data processed by the ATM switch increases, congestion occurs in the ATM switch, and cell loss occurs in the ATM switch. there's a possibility that. Therefore, the DS3-SMDS interface uses a buffer to multiplex L2-PDUs received from a DS3 transmission line having a bit rate of 45 Mbps to a highway in a switch having a bit rate of 156 Mbps terminated by the SIFSH Common. Shaping is performed so that the ratio of valid cells and invalid cells multiplexed on the highway is 3: 1.
7.9 Transmission L2-PDU data bit rate conversion function (156 Mbps → 45 Mbps)
The bit rate of L2-PDU transmitted from SIFSH Common is 156 Mbps. For this reason, the DS3-SMDS interface converts data having a bit rate of 156 Mbps into a bit rate of 45 Mbps, which is the bit rate of the DS3 layer.
7.10 Interface function for SIFSH Common
The cell length of DS3-SMDS L2-PDU is 53 octets, and the cell length of ATM cells processed by SIFSH Common (SIFSH COM, see FIG. 33) is 54 octets. Therefore, the interface between the DS3-SMDS interface and the SIFSH Common needs to have a data length conversion function.
When an L2-PDU is transferred from the DS3-SMDS interface to the SIFSH Common, the DS3-SMDS interface performs an HCS (HEC) check on the header of the L2-PDU input from the transmission path, and then 53 octets. Conversion from L2-PDU to 54-octet ATM cells that can be processed in the ATM switch 5 is performed. In this case, as shown in FIG. 35, the segment type (SEGT) and message identifier (MID) included in the header portion of the L2-PDU, and the segmentation unit (SEG.UNIT) included in the payload portion of the L2-PDU. ), Payload length (PLEN), and payload CRC (PCRC) are stored in the payload portion (ATM CELL PAYLOAD) of the ATM cell. A VCI in which all bits included in the network control information field (NCI) in the L2-PDU header are “1” is a value defined as an interface between the DS3 interface and the SIFSH Common: VPI = 3F, VCI = 03FF, and the VPI / VCI is added to the header of the ATM cell. Further, a tag composed of 2 octets is added to the header part of the ATM cell so that it can be autonomously switched within the various multiplexing parts and the ATM switch.
When an ATM cell is transferred from the SIFSH Common to the DS3-SMDS interface, the DS3-SMDS interface checks the head tag in the ATM cell and deletes the tag if the cell itself is to be output as a result. After that, the DS3-SMDS interface converts the ATM cell consisting of 54 octets into the L2-PDU consisting of 53 octets by performing the exact opposite operation as when the L2-PDU is transferred from the DS3-SMDS interface to the SIFSH Common. To do.
FIG. 55 is a diagram collectively showing the above conversion processing. The access control field (ACF, see FIGS. 35 and 38) is also converted as shown in FIG. Also, the payload type (PT) and the segment priority (SP) (both see FIG. 40) both having a value of all “0” are transferred as they are.
When the DS3-SMDS interface realizes an umbilical link, the DS3-SMDS interface removes 1-octet HEC in the header part and adds a 2-octet tag to the ATM cell received from the transmission path. The ATM cell consisting of 53 octets on the transmission line 4 is converted into an ATM cell consisting of 54 octets that can be processed in the ATM switch, and is sent to the SIFSH Common. That is, VPI / VCI conversion is not performed. When an ATM cell is transferred from the SIFSH Common to the DS3-SMDS interface, the operation opposite to that described above is performed.
7.11 LAP termination function for MSD / MSCN information
Control information (MSD information) transferred from the switch system to the DS3-SMDS interface, and DS3 layer / PLCP layer fault information transferred from the DS3-SMDS interface to the switch system, such as performance monitor threshold crossing alerts and performance monitor counter values (MSCN) is transmitted using LAPD (Link Access Protocol). The LAPD is mapped to an ATM cell using a type 3 or 4 AAL (ATM Adaptation Layer) protocol type. As a result, each of the above information is transmitted as an ATM cell between the DS3-SMDS interface and the BSGCSH (Broadband Signaling Group Controller Shelf, see FIG. 8) on the exchange system side through the ATM switch (ASSWSH). become.
Note that a hardware failure (parity error, etc.) of the DS3-SMDS interface is notified to the exchange system by the SIFSH Common using LAPD. Whether the data transferred in the exchange is L2 PDU data or LAPD data is distinguished by the value of a specific bit in the tag area of the header part of the ATM cell. FIG. 56 shows the format of an ATM cell transferred through the exchange. Whether the data transferred in the exchange is L2 PDU data or LAPD data is distinguished by the value of the SIG bit in the tag area consisting of 2 octets added to the head of the ATM cell.
In this way, since it is not necessary to directly connect the DS3-SMDS interface and SIFSH Common to the system bus of the exchange system, the load on the system bus can be reduced.
7.12 Multiplex function for DS3-SMDS L2-PDU cells and LAP cells
The DS3-SMDS interface multiplexes MSCN LAPD cells for L2 PDU data in ATM cells transferred in the direction of SIFSH Common. As the multiplex timing of MSCN LAPD cell, when there is a request for performance monitor information etc. using the MSD LAPD cell from the switching system side, MSCN for L2 PDU data
LAPD cells are multiplexed.
7.13 Demultiplexing function of DS3-SMDS L2-PDU cell and LAP cell
In the ATM cell transferred from the SIFSH Common to the DS3-SMDS interface, the MSD LAPD cell is multiplexed with the L2 PDU data. Therefore, the DS3-SMDS interface needs to demultiplex MSD LAPD cells in order to process MSD LAPD information. The demultiplexing process is performed by determining the value of the SIG bit in the tag area of the ATM cell shown in FIG.
7.14 Loopback function for specific VPI / VCI cells
7.14.1 Cell loopback function with “0” bit added
As a maintenance function, the DS3-SMDS interface has a function of looping back a specific cell in which a “0” bit is added to the head of the tag area of the ATM cell shown in FIG.
7.14.2 Cell loopback function with specific VPI / VCI added
The DS3-SMDS interface is equipped with a cell loopback function to which the specific VPI / VCI notified using the simple LAP is added as a maintenance function. This loopback is triggered by the E-MSD information after the VPI / VCI value is notified using the simple LAP format. However, the loopback function and the loopback function of the cell to which the “0” bit is added shown in 7.14.1 are not activated simultaneously due to the hardware configuration.
7.15 MSCN data multiplexing function
The DS3-SMDS interface hardware failure (failure such as Parity Error) information that cannot be notified from the DS3-SMDS interface using the MSCN LAPD cell is notified by the SIFSH Common to the switching system using the LAPD cell. Therefore, the failure information from the DS3-SMDS interface is transmitted as 1 Mbps serial data.
7.16 MSD data dropper function
Common information transferred to the line interface mounted on the SIFSH is terminated at the SIFSH Common. Therefore, the information transferred to the DS3-SMDS interface is transferred as 1 Mbps serial data as in the case described in 7.15. The DS3-SMDS interface processes the MSD data transferred in this way.
8). MSD (Maintenance Signal Driver) interface
8.1 MSD information
The information shown below from the switch system software to the DS3-SMDS interface is temporarily transferred from the switch system software to SIFSH Common via BSGCSH (see Fig. 8) using intra-station control communication. Is done. Then, SIFSH Common notifies these information to the DS3-SMDS interface by software processing. This type of information is referred to as E-MSD.
1. Various reset signals
2. DS3-SMDS interface state control information
3. Software fault detection circuit pseudo fault setting information
4). Information such as clock information that is simultaneously notified from the SIFSH Common to each individual unit including the DS3-SMDS interface
Although the E-MSD information is received by both systems of the duplexed SIFSH Common, the DS3-SMDS interface takes in the E-MSD information transferred from the active SIFSH Common. Due to hardware limitations, the E-MSD information has no means to detect anything other than the bit stack. For this reason, the DS3-SMDS interface performs a protection process on the received E-MSD information in order to cope with the disturbance of the clock / frame pulse at the time of switching of the SIFSH Common system. That is, the DS3-SMDS interface processes the information as valid data only when the same information for two frames is received continuously from the SIFSH Common.
8.1.1 E-MSD hardware interface
The interface between the SIFSH Common and the DS3-SMDS interface of E-MSD information is defined for three elements: clock (1.215 MHz), FP (frame pulse), and data. The data length of the E-MSD is 256 bits. FIG. 57 shows a timing chart of the E-MSD signal.
8.1.2 E-MSD accommodation table in DS3-SMDS interface
FIG. 58 shows a table representing the accommodation status of E-MSD information transferred between the DS3-SMDS interface and the SIFSH Common. In this table, the vertical direction indicates the byte position, and the horizontal direction indicates the bit position within each byte position. The E-MSD data transferred from the SIFSH Common is serially received by the DS3-SMDS interface in the order of the 000th byte D0 bit to the 255th byte D7 bit. In this format, since the 000th byte area is generated by SIFSH Common, it becomes the substantial head of data in which the 001st byte is set.
Since the DS3-SMDS interface does not automatically cancel various reset signals including hardware reset signals, those reset signals must be canceled after they are set.
FIG. 59 shows the contents of each bit of the E-MSD information.
8.2 Detailed explanation of E-MSD
8.2.1 Hardware reset
In the DS3-SMDS interface, the following two types of reset points are defined as reset timing when a hardware failure occurs.
1. SDFRST (Hardware fault reset)
2. μPRST (microprocessor reset)
Since these resets do not automatically generate an edge of the reset timing by hardware, it is necessary to set “1” at the time of setting and “0” at the time of reset.
8.2.2 Loopback
In the DS3-SMDS interface, for maintenance, the following three types of loopback activation points for all cells and cell by cell loopback activation points are defined.
1. LOOP-1 (DS3-SMDS interface input (ASSW side) loopback instruction for all cells)
2. LOOP-2 (DS3-SMDS interface output section (line side) loopback instruction for all cells)
3. LOOP-3 (Line loop bar to the output DS3 transmission line of all cells from the input DS3 transmission line
4) O-LOOP (loop back instruction for cell with "0" bit added)
5). V-LOOP (Loopback instruction for cell with specific VPI / VCI added)
8.2.3 Pseudo failure points
The E-MSD received by the DS3-SMDS interface contains a pseudo failure point designated for a hardware checker provided in the interface. The following five types of pseudo failure points are defined.
1. PF-CK (Pseudo failure point for clock break checker)
2. PF-CK (Pseudo failure point for cell frame pulse break checker)
3. PF-PTY (Pseudo failure point for data parity checker)
4). PF-WDT (Pseudo failure point for the watchdog timer checker)
5). PTYRST (Data parity error reset)
Regarding these points, as in the case of the reset described in 8.2.1, it is necessary to set “1” at the time of setting and “0” at the time of resetting. However, since the parity error is holding type information, it needs to be reset by PTYRST. Further, for this pseudo failure, all of the pseudo failure points are turned on in order to activate all the checkers provided in the PCB (Printed Circuit Board) in the DS3-SMDS interface.
8.2.4 AIS sending point
The DS3-SMDS interface has a function of sending an AIS pattern (AISSND) on the DS3 transmission path by software control in order to notify the opposite device of a blockage such as a failure blockage.
9. MSCN (Maintenance SCaNer) interface
Of the information notified from the DS3-SMDS interface to the software on the exchange system side, the following information is temporarily transferred to the SIFSH Common by the hardware. And SIFSH Common notifies to the software of an exchange system via BSGCSH (refer FIG. 8) using in-station control communication. This type of MSCN information is particularly referred to as E-MSCN (Extended Maintenance Scanner) information.
1. Representative point and detailed information of failure information (parity clock loss, cell frame loss) of signal line between DS3-SMDS interface and SIFSH Common
2. Representative point of hardware failure information of DS3-SMDS interface itself
3. Representative points and details regarding failures that would prevent in-station control communication between the DS3-SMDS interface and BSGCSH
4). Representative points of line failure based on alarm monitoring at DS3 layer / PLCP layer
5). Representative points of quality control information when buffer congestion occurs in DS3-SMDS interface
6). MSD echoback information
7). Other maintenance / control information between DS3-SMDS interface and SIFSH Common
The E-MSCN information having the same contents is transmitted from both DS3-SMDS interfaces to the duplexed SIFSH Common system. The clock and frame pulse for sending the E-MSCN are those supplied from the active SIFSH Common.
The SIFSH Common uses the intra-station control communication to change the effective E-MSCN information received from the DS3-SMDS interface compared to the latest content of the E-MSCN information held by itself. Notify the software of the exchange system via BSGCSH (see FIG. 8). In addition to the E-MSCN information from the DS3-SMDS interface, the SIFSH Common sends E-MSCN information from each individual unit connected to itself via BSGCSH using intra-station control communication. Notify regularly.
9.1.1 Hardware interface of E-MSCN
The clock and frame pulse for sending the E-MSCN are those supplied from the active SIFSH Common.
FIG. 60 shows a timing chart of signal lines between the DS3-SMDS interface and SIFSH Common.
9.1.2 Details of E-MSCN
FIG. 61 shows a table representing the accommodation status of E-MSCN information transferred between the DS3-SMDS interface and the SIFSH Common. In this table, the vertical direction indicates the byte position, and the horizontal direction indicates the bit position within each byte position. The E-MSCN data transferred from the DS3-SMDS interface is serially received by the SIFSH Common in the order of the 000th byte D0 bit to the 255th byte D7 bit.
62 and 63 show the contents of each bit of the E-MSCN information.
9.2 E-MSCN processing with DS3-SMDS interface
9.2.1 SIFSH Common interface failure
The DS3-SMDS interface monitors the normality of the SIFSH Common interface signal line. In this normality monitoring, data parity (including cell enable), clock interruption, and cell frame interruption in the direction from the SIFSH Common to the DS3-SMDS interface are checked. When occurrence of a failure is detected by these monitoring, the representative point PEO (# 0 system) or PE1 (# 1 system) is turned on. Detailed information of the SIFSH Common interface failure when this representative point is turned on can be confirmed as the contents of the 018th byte shown in FIG.
This SIFSH Common interface failure can be reset by a FRST signal input from a signal line connected to each of the SIFSH Commons of the duplexed SIFSH Common. If the SIFSH Common interface failure has not been recovered after this reset operation, the above-described representative point and detailed information point are turned on again.
9.2.2 DS3-SMDS interface hardware failure
DS3-SMDS interface hardware failures include data parity failures, clock failures, and cell frame failures in PCBs (Printed Circuit Boards) and between PCBs. Here, when a hardware failure that can be notified by using intra-station control communication between the DS3-SMDS interface and BSGCSH (see FIG. 8) occurs, FERR-2, which is a representative point accommodated in the E-MSCN. Is turned on. The notification of the detailed information on the failure is performed using intra-station control communication between the DS3-SMDS interface and BSGCSH. Details of this will be described later. I will explain it.
This DS3-SMDS interface hardware failure can be reset by the SDFRST information accommodated in the E-MSD and the HRST information notified from the SIFSH Common. If the DS3-SMDS interface hardware failure has not been recovered after this reset operation, the FERR-2 point is turned on again.
9.2.3 DS3-SMDS interface hardware failure that makes intra-station control communication impossible
As a DS3-SMDS interface hardware failure in which intra-station control communication between the DS3-SMDS interface and the BSGCSH becomes impossible, a data parity failure (UHDPT) from the DS3-SMDS interface to the SIFSH Common, master 19M clock disconnection (UH19M), there is a communication control EGCLAD failure (EGPTY). When these failures occur, FERR-1, which is a representative point of E-MSCN, is turned on. The notification of the detailed information of the failure is accommodated in the 019th byte on the E-MSCN because intra-station control communication is impossible.
This failure can be reset by the SDFRST information accommodated in the E-MSD and the HRST information notified from the SIFSH Common. In addition, if the failure has not been recovered after the reset operation, the FERR-1 point is turned on again.
9.2.4 Microprocessor failure
The DS3-SMDS interface is equipped with a microprocessor for processing the DS3 / PLCP layer performance monitoring function and the in-station control communication function (simple LAPD). In the event of this microprocessor failure and runaway, the MPE point of the E-MSCN is turned on.
This microprocessor failure can be reset by the μPRST information accommodated in the E-MSD and the HRST information notified from the SIFSH Common. If the microprocessor failure is not recovered after this reset operation, the MPE point is turned on again.
9.2.5 Timer failure
The DS3-SMDS interface executes processing such as a DS3 / PLCP layer performance monitor based on a 15-minute and 1-day trigger input via a dedicated signal line connected to the SIFSH Common. However, if the trigger to be input from this dedicated line is not input at the specified timing, that is, if a new trigger is not input within 15 minutes + 15 seconds from the previous input timing, Statistical processing such as monitoring processing cannot be executed. For this reason, when the trigger is not input as prescribed, TIMLM, which is the representative point of the E-MSCN, is turned on.
This timer failure can be reset by the SDFRST information accommodated in the E-MSD and the HRST information notified from the SIFSH Common. If the timer failure has not been recovered after the reset operation, the TIMELM point is turned on again. Since the failure point is accommodated based on the hardware monitor, there is no need to execute special software processing.
9.2.6 DS3 layer alarm
The DS3-SMDS interface monitors the DS3 / PLCP layer carrier group alarm (CGA). For this CGA alarm, multiple alarms may be turned on. For this reason, the CGA alarm is notified by two bits of LIALM, which is a representative point of E-MSCN, and LIFLG indicating a change in alarm state.
The control method is as follows. That is, the LIALM point is turned on when a DS3 / PLCP layer alarm is detected and turned off when all alarms are restored. When the DS3 / PLCP layer alarm status changes, the LIFLG point notifies the status change in an alternating format from “0” to “1” or “1” to “0”.
9.2.7 Performance monitor threshold crossing alert
The DS3-SMDS interface monitors the threshold crossing alert (TCA) for the DS3 / PLCP layer and the HCS (Header Check Sequence) in the L2-PDU network control information field (see FIGS. 35, 38, 40). . This TCA is notified when the monitoring target value exceeds the threshold value set for it in a cycle of 15 minutes and 1 day. Therefore, a plurality of TCAs may be turned on simultaneously. Therefore, TCA is notified by two bits of TCAALM and TCAFLG indicating a change in alarm state, both of which are representative points of E-MSCN.
The control method is as follows. That is, the TCAALM point is turned on when the DS3 / PLCP layer performance monitor value exceeds the threshold, and turned off when the status of the timer that measures 15 minutes and 1 day changes. When the TCA state relating to the performance monitor of the DS3 / PLCP layer changes, the TCAFLG point notifies the state change in an alternating form from “0” to “1” or “1” to “0”. However, when the state of the timer that counts 15 minutes and 1 day changes, the TCAFLG point retains the previous state.
9.2.8 Cell discard in DS3-SMDS interface
The DS3-SMDS interface converts the transmission rate of ATM cells transferred from the SIFSH Common to 156 Mbps, which is the transmission rate in the SIFSH Common, to 45 Mbps cells, which is the transmission rate of the DS3 transmission line, and has 112 cells inside. Has a buffer with a capacity of minutes. The occurrence of cell congestion in this buffer is detected by determining whether or not the number of cells in the buffer has exceeded the queue length threshold set in that buffer. The buffer discards input cells when the number of cells in the buffer exceeds the threshold value. Such a congestion state of the cells in the buffer is notified by two bits of CLOSL and CLFLG indicating a change in the alarm state, both of which are representative points of the E-MSCN.
The control method is as follows. That is, the CLOSEL point is turned on when cell congestion is detected in the buffer, and turned off when all cell discard states are released. Further, the CLFLG point notifies the change in state in an alternating format from “0” to “1” or “1” to “0” when the cell discard state changes.
9.2.9 Notification of diagnosis results
The DS3-SMDS interface is equipped with a self-diagnosis function for checking the hardware function. This self-diagnosis function is activated by turning on the DS3 DEC point accommodated in the E-MSD. The diagnosis result is notified by TSTEND and TSTIND, which are representative points accommodated in the E-MSCN. The TSTEND point is turned on when the self-diagnosis is completed. The TSTIND point is set to “1” when the diagnosis result is normal, and is set to “0” when the diagnosis result is abnormal. When the diagnosis result is abnormal, the phase number and the test number in which the abnormality is generated can be notified using the 031st byte stored in the E-MSCN. Further, since the DS3-SMDS interface is in a reset waiting state after the diagnosis is completed, it needs to be initialized by an initial setting procedure.
10. DS3-SMDS interface simple LAP-D protocol
10.1 Software interface
FIG. 64 shows the connection configuration of the interface between the DS3-SMDS interface and the switch software. FIG. 65 shows a protocol stack of an interface between the DS3-SMDS interface and the exchange software. Here, the exchange software refers to a program executed in a processor that controls processing (call processing, switch control processing, etc.) of the entire exchange.
10.2 Hardware interface
As shown in FIGS. 8 and 64, the DS3-SMDS interface communicates with the exchange software by performing simple LAP communication with BSGCSH through an intra-switch path via MDX and ASSWSH. BSGCSH communicates with the switch processor via INF (Interface).
The extraction / insertion of the intra-station control communication cell for the main signal path (highway in the exchange) and the termination of the simple LAP are performed by the EG-CLADLSI (see FIG. 45) in the DS3-SMDS interface.
There is only one LAP link between the DS3-SMDS interface and the BSGCSH for the active BSGCSH via the active ASSWSH (ATM switch). The paths are set for ASSWSHs of both the active system and the standby system, as indicated by A and B in FIG. Communication data from the BSGCSH to the DS3-SMDS interface is sent to the ASSWSH of both the active system and the standby system, but the DS3-SMDS interface selects only the communication data that has passed through the active ASSWSH. On the other hand, communication data directed from the DS3-SMDS interface to BSGCSH is also sent to both active and standby ASSWSH, but communication data via standby ASSWSH is discarded at the common part of standby BSGCSH. Is done. The common part of the standby BSGCSH identifies the in-station control communication cell by referring to the specific area of the tag added to the header of the received cell.
The communication link between the DS3-SMDS interface and the BSGCSH has a bandwidth of 64 Kbps by default, and the bandwidth is reserved in advance in the exchange. This band can be arbitrarily set by an instruction from the exchange software.
By default, the EG-CLADLSI (see FIG. 45) shapes the bandwidth of the intra-office communication LAP frame composed of a plurality of cells to 64 Kbps. The EG-CLADLSI performs an in-station communication cell addressed to its own interface outside the station by performing drop / insert on the cell composing the LAP frame for in-station communication transferred on the main signal path (highway in the exchange). Do not let out. In this case, the DS3-SMDS interface performs drop / insert only for the in-station communication cell input / output on the upstream side (ASSWSH side), and for in-station communication input / output on the line (DS3 transmission line) side. Do not drop / insert into the cell. As shown in FIG. 34, when the BRLC is connected to the DS3 transmission line and the DS3-SMDS interface realizes an umbilical link, the DS3-SMDS interface mounted on the RMXSH in the BRLC is also upstream side. Drop / insert is performed only for in-station communication cells input / output on the (station side), and no drop / insert is performed on in-station communication cells input / output on the subscriber line side. Therefore, the DS3-SMDS interface passes the intra-station communication cell transferred from the downstream device to the BSGCSH.
Note that the intra-station communication cell between the DS3-SMDS interface and the BSGC has the format shown in FIG.
10.3 VPI / VCI settings
The BSGC (FIG. 8) uses the VPI / VCI value assigned by the switch software to set up an intra-office communication link with the DS3-SMDS interface. As this VPI / VCI value, VPI = 00 and VCI = 03FE are used. This VPI / VCI value is not changed while the intra-station communication connection is established.
FIG. 66 shows an overview of the VPI / VCI conversion processing of the intra-station communication cell between the DS3-SMDS interface and the BSGC. Tag information necessary for routing of the intra-station communication cell from the DS3-SMDS interface toward the BSGC is performed by a VCC (virtual channel converter) in the SIFSH Common (see FIG. 8). Conversely, tag information necessary for routing of the intra-station communication cell from the BSGC to the DS3-SMDS interface is added in the VCC in the common part of the BSGC.
10.4 Error monitoring
The DS3-SMDS interface does not monitor abnormality at the cell level for the intra-station communication cell received by the DS3-SMDS interface. Therefore, the DS3-SMDS interface takes in all the cells specifying the own interface by the tag as valid intra-office communication cells addressed to the own interface, and processes the cells.
10.5 AAL interface
10.5.1 SAR-PDU format
FIG. 67 shows the format of the intra-station communication SAR-PDU.
As the SAR-PDU format, AAL (ATM Adaptation Layer) protocol type of type 3 or 4 is used.
ST (segment type), SN (sequence number), MID (don't care in the intra-station control communication cell), payload, LI (payload byte length display), and CRC (ST, SN, MID, CRC-10 for payload) ) Is stored in the payload of the ATM cell, and an ATM header is added to the front of the SAR-PDU.
In Part 3 described later, 4. See also
10.6 Functions of AAL
The L2 (Layer 2) frame used for intra-station communication is mapped to the payload of the SAR-PDU via CS-PDU (see 4.2.2 and 4.2.3 of Part 3). AAL processing realized by the DS3-SMDS interface includes (1) disassembly / assembly of L2 frame for cell, (2) transmission / reception of intra-office communication cell, (3) detection of bit error in payload of reception cell, (4 It has the function of assigning CRC to the payload of the transmission cell.
10.7 Error monitoring
A cell in which a payload bit error is detected by AAL processing is discarded. Errors are held in the DS3-SMDS interface and displayed as MSCN. When SN abnormality or ST sequence abnormality is detected by the AAL process, a series of cells related to the cell in which the abnormality is detected are all discarded. In AAL processing, only cells corresponding to SSM (Single Segment Message) with no error in the payload, or a series of cells having no sequence abnormality from BOM (Beginning Of Message) to EOM (End Of Message) with no error in the payload are included. Are taken as valid cells. The detected sequence abnormality is retained in the DS3-SMDS interface and displayed as MSCN. AAL processing does not recover detected errors.
10.8 L2 interface
10.8.1 Functions of L2
Simple LAP, which is an L2 protocol used in intra-station communication, supports only the functions of (1) L2 link establishment, (2) L3-PDU transmission and reception, and (3) L2 link status monitoring.
10.8.2 Frame format
FIG. 68 shows the L2 frame format for intra-station communication. This frame is stored in the payload of the SAR-PDU shown in FIG. 67 and transmitted.
10.8.3 Connection setting procedure
The LAP link between the DS3-SMDS interface and the BSGCSH is established when the DS3-SMDS interface is powered on / reset or when the DS3-SMDS interface implementation on the station data is specified after the BSSGSH power-up / reset. To do. After that, neither the DS3-SMDS interface nor the BSGCSH will disconnect the link regardless of the INS / OUS state of the DS3-SMDS interface. Since the connection response VPI / VCI value is notified in the SABM (Set Asynchronous Balanced Mode) frame that BSGCSH transfers to the DS3-SMDS interface at the time of link establishment, the action of link establishment is performed at the responsibility of BSGCSH.
10.8.4 Link status monitoring
BSGCSH monitors the state of the link by transmitting an RR (Receive Ready) frame to the DS3-SMDS interface at regular intervals (every 1 sec) and confirming the return of the RR frame from the DS3-SMDS interface. The DS3-SMDS interface does not monitor the link status. Therefore, the DS3-SMDS interface does not recognize link breaks due to failures.
10.8.5 Confirmation procedure
In the L2 protocol using simple LAP, transfer of L3 information is performed by a UI (Unnumbered Information) frame. Therefore, there is no confirmation procedure at L2 for the transfer of L3 information. The transfer confirmation of the L3 information is performed by the L3 protocol.
10.8.6 Fault monitoring
The simple LAP protocol does not detect transfer information errors.
10.9 L3 interface
10.9.1 L3 frame format
FIG. 69 shows the L3 frame format. This frame is stored in the information field of the L2 frame shown in FIG. 68 and transmitted.
10.9.2 Communication procedure
All procedures of the L3 protocol are executed in a command / response format with the exchange software as the main and the DS3-SMDS interface as the subordinate. The exchange software confirms reception of the command through the DS3-SMDS interface by receiving a response corresponding to the transmitted command. The DS3-SMDS interface transmits ACK instead of a response to a command for which no corresponding response exists. The DS3-SMDS interface generates the value of ACK to be transmitted by adding 8000 (HEX) to the received message number. The DS3-SMDS interface does not check whether the transmitted L3 response has been received by the switch software. Information that requires an autonomous action such as alarm notification is notified from the DS3-SMDS interface to the switch software using the MSCN.
10.9.3 Error control
In order to detect errors due to loss / insertion of cells in the switch, the switch software adds a sequence number to the L3 frame of each command and sends it, and the DS3-SMDS interface By returning a response corresponding to each sequence number, a command / response correspondence is ensured.
11. DS3-SMDS interface state management
11.1 Initial settings
The following initialization processing is required when the DS3-SMDS interface PWCB (Printed Wiring Circuit Board) is mounted or when the power is turned on.
(1) Setting the SMDS mode (see Fig. 33) or umbilical link mode (see Fig. 34) for the DS3-SMDS interface
(2) Setting of SMDS UNI mode or ICI / ISSI mode for DS3-SMDS interface
(3) Downward DMUX-LSI buffer threshold setting (set when necessary)
11.2 Occlusion
The following processing is executed.
(1) Set occlusion (OUS)
11.3 In Service
The following processing is executed.
(1) Reset occlusion (OUS)
(2) Master reset (M-RST) set / reset
(3) Initial setting
(4) Confirm that in-service completion indication (INS) is set on E-MSCN
(5) Transfer of various initial setting data
11.4 Not implemented
The following processing is executed.
(1) Set occlusion (OUS)
11.5 Fault handling
11.5.1 Fault monitoring
The failure monitoring for the DS3-SMDS interface includes D-MSCN detected by the DS3-SMDS interface and notified to the switch software via the SIFSH Common, and E-MSCN for the failure of the DS3-SMDS interface detected by the SIFSH Common itself. This is done by constantly monitoring both MSCNs. In the constant monitoring of the MSCN related to the failure of the DS3-SMDS interface itself or the line system, the MSCN from the active SIFSH Common is monitored. In the constant monitoring of the MSCN regarding the failure of the interface portion of the DS3-SMDS interface and the SIFSH Common, the MSCN from the SIFSH Common of both the active system and the standby system is collated. In the latter case, taking into account the time lag in the arrival of data in both systems, when a failure in one system is detected, the failure information of the other system is waited for a certain period of time. The type of MSCN to be constantly monitored is notified using a change flag of a representative NG-OR point provided for each type of failure.
There are the following types of MSCNs that are subject to failure monitoring, and there is a representative NG-OR point for each. For the non-holding alarm shown below, a plurality of alarms may be generated, so a state change flag is provided.
(1) Hardware failure ··· Holding type
1. What can be identified as a failure of the DS3-SMDS interface
2. What can be identified as an obstacle of SIFSH Common
3. Failure of interface part between SIFSH Common and DS3-SMDS interface
(2) Line system alarm: Non-holding type
(3) Threshold crossing alert (DS3 / PLCP layer) ·········· Non-holding type
(4) Cell discard start alert in DS3-SMDS buffer ... Non-hold type
For the holding type fault indication point, MSD (SDFTRST) needs to be set in order to reset the fault indication on the MSCN. In addition, the non-holding-type failure display point is reset by the hardware itself corresponding to each point under a condition unique to each point.
11.5.2 Processing when a failure is detected
The processing when the failure display of each representative NG-OR point is detected is as shown in the following (1) to (3). For any representative NG-OR point, the information indicating the detailed cause of the failure necessary for displaying the message is directly inquired to the individual unit by referring to another area of the MSCN or by using intra-station control communication. Therefore, it is necessary to take out.
(1) When a hardware failure is detected
1. Detection of hardware failure that can be identified as a failure within the DS3-SMDS interface
At exit, the DS3-SMDS interface is blocked.
2. When a hardware failure that can be specified as a failure of SIFSH Common is detected, the ASSWSH system to be activated is switched. When the ASSWSH system cannot be switched, the DS3-SMDS interface corresponding to the hardware in which the failure is detected is blocked as being unusable. If a fault persists in the new active system after the ASSWSH system is switched, or if a fault that causes a switching of the ASSWSH system is newly detected, fault monitoring for the new active SIFSH Common Is shut down and the DS3-SMDS interface corresponding to the system is blocked as unavailable. In this case, the ASSWSH system is not restored.
3. When detecting a hardware failure in the interface with SIFSH Common, one of the following determinations is made based on the MS CN information detected and displayed in both the DS 3-SMDS interface and SIFSH Common. Corresponding processing is performed.
(A) Failure likely to be a failure of the DS3-SMDS interface
The DS3-SMDS interface is blocked.
(B) Failure that is likely to be a failure of SIFSH Common
The ASSWSH system to be the active system is switched.
(C) Failure that makes it difficult to determine whether the failure is a DS3-SMDS interface or SIFSH Common
The DS3-SMDS interface is blocked.
(2) When a line alarm is detected
The DS3-SMDS interface is blocked.
(3) When a threshold crossing alert or cell discard start alert is detected in the buffer
Since the MSCN displays based on a predetermined statistical process in the hardware, a message is displayed based on this display.
11.5.3 Disability identification
(1) When ASSWSH is turned into OUS
A fault is specified by automatic diagnosis of the faulty ASSWSH.
(2) When the DS3-SMDS interface is blocked
Online diagnostics are performed on the DS3-SMDS interface to identify faults. When no failure is confirmed by online diagnosis, ASSWSH system switching and manual diagnosis are performed. These series of processes are all performed manually. The online diagnosis referred to here is a diagnosis executed by an active CC (switch processor) regardless of the state of the DS3-SMDS interface.
11.5.4 Recovery monitoring
(1) ASSWSH, DS3-SMDS interface
These parts are restored when each is changed from the OUS state to the INS state. When an active system is operating in a fault state because a fault has been detected in both systems of the duplexed SIFSH Common, the DS3-SMDS interface corresponding to that system has been converted to INS and the active system The fault monitoring of the SIFSH Common is resumed.
(2) Line system alarm
Recovery monitoring is always performed by monitoring the MSCN. At the time of recovery, if there is no other blocking factor, the blocking of the DS3-SMDS interface is released.
(3) Threshold crossing alert (DS3 / PLCP layer)
Since automatic recovery is performed every predetermined time, recovery monitoring is not performed.
(4) Cell discard start alert in buffer
Recovery monitoring is always performed by monitoring the MSCN.
11.6 Various processing sequences
70 to 81 show processing sequences shown below.
(1) Initial setting of DS3-SMDS interface
(2) INS conversion procedure for DS3-SMDS interface
(3) Procedure for making DS3-SMDS interface OUS
(4) DS3-SMDS interface hardware failure
1. Hardware failure that enables in-station control communication
2. Hardware failure that prevents in-station control communication
3. Microprocessor failure
4). Confounding failure between SIFSH Common and DS3-SMDS interface (active system)
5). Confounding failure between SIFSH Common and DS3-SMDS interface (standby system)
(5) DS3 / PLCP layer alarm processing
(6) Notification of D / Q-timer (timer counting 15 minutes and 1 day) and collection of PM data when DS3 / PLCP TCA (threshold crossing alert) occurs
(7) DS3-SMDS interface D / Q-timer notification and buffer data collection when buffer alarm occurs
(8) Special VPI / VCI cell setting for PVC path test
12 DS3-SMDS interface buffer congestion control
The following types are interfaced by the P3-CBDS (Printed Wiring Circuit Board) of the DS3-SMDS interface.
(1) DS3 SMDS UNI (User Network Interface) interface
(3) DS3 SMDS ICI (Inter-exchange Carrier Interface) interface
(3) DS3 SMDS ISSI (Inter-Switching System Interface) interface
(4) DS3 umbilical link interface
Among these interfaces, when the interfaces shown in (1) to (3) are realized, the DS3-SMDS interface is connected to SBMISHH and GWMESH (see FIG. 8). Therefore, since shaping is performed on ATM cells transmitted in accordance with the SMDS access class, an overflow occurs in a buffer provided in the DS3-SMDS interface and converting the bit rate from 156 Mbps to 45 Mbps. Absent.
However, when the DS3 umbilical link interface shown in (4) is realized, lines such as DS1-SMDS and DS1-frame relay are accommodated, so that the bit rate from 156 Mbps is provided in the DS3-SMDS interface. In the buffer that converts to 45 Mpbs, overflow may occur due to the input of burst data.
Therefore, the DS3-SMDS interface controls the congestion of the 156 Mbps → 45 Mbps conversion buffer based on the pattern of each value of the P bit and the CON bit displayed in the tag area in the header of the ATM cell in the format shown in FIG. Do.
The buffer control data is set by the exchange software as E-MSD information using intra-station control communication. In order to perform quality control and priority control when the buffer is congested, it is necessary to set a threshold of 9 levels. The threshold values to be set are shown below.
(1) Q0: Physical FULL
(2) Q1: Logical FULL
(3) QA: cell discard processing start threshold with P bit = “0” and CON bit = “0”
(4) QB: cell discard processing start threshold value with P bit = “1” and CON bit = “0”
(5) QC: Cell discard processing start threshold value with P bit = “0” and CON bit = “1”
(6) QD: cell discard processing start threshold value with P bit = “1” and CON bit = “1”
(7) QA ′: cell discard processing start threshold value with P bit = “0” and CON bit = “0”
(8) QB ′: cell discard processing start threshold value with P bit = “1” and CON bit = “0”
(9) QC ′: Cell discard processing start threshold value with P bit = “0” and CON bit = “1”
(10) QD ′: cell discard processing start threshold value with P bit = “1” and CON bit = “1”
FIG. 82 shows the above-described cell discard process start / release threshold value in the buffer.
These threshold values Q1, QA, QB, QC, QD, QA ', QB', QC ', and QD' are set by intra-station control communication, and cell discard is set and canceled as follows.
(1) When the queue length exceeds the threshold, the status is notified to the microprocessor in the DS3-SMDS interface, and the switch software is notified using the intra-station control communication that cell discard has started. The When the DS3-SMDS interface PKG is inserted and when the hardware is reset, the cell discard process start threshold is set to the maximum buffer length that is an initial setting value.
(2) When the queue length has recovered to the cell discard release threshold, the state is notified to the microprocessor, and the switch software is notified using the intra-station control communication that the cell discard release has been performed.
(3) When the queue length reaches the threshold value Q1, the microprocessor is notified that a failure has occurred, and at the same time, control is performed to stop writing to the buffer even if it is a valid cell. .
(4) Each threshold needs to be set using intra-station control communication so as to satisfy the following conditions.
Q0> Q1> QA> QA ′> 0 Q0> Q1> QB> QB ′> 0
Q0> Q1> QC> QC '> 0 Q0> Q1> QD> QD'> 0
13. Test and maintenance
13.1 Loopback function of DS3-SMDS interface
The DS3-SMDS interface PCB (Printed Circuit Board, printed circuit board) has the following four loopback functions for sequence and maintenance operations.
(1) Loopback function for cells with a “0” bit added to the tag area
(2) Loopback function for all cells
(3) Cell loopback function with specific VPI / VCI added
(4) Line Loopback function
FIG. 83 shows the mounting position of the above loopback function in the DS3-SMDS interface PCB (see FIG. 45).
13.1.1 Loopback function for cells with “0” bit added to tag area
The DS3-SMDS interface has a cell loopback function in which “0” bits are added to the tag area at the position (HAFOOA, see FIG. 45) shown as (1) in FIG. A cell with a “0” bit added to the tag area is generated by a TCG (test cell generator) for the purpose of continuity testing. Since the DS3-SMDS interface allows only active ATM cells to pass through, the continuity test cell is input only from the active ASSWSH.
Activation / deactivation of this loopback function is indicated by the 0-LOOP bit on the E-MSD shown in FIGS. However, because of the hardware configuration, the loopback function of the cell to which the “0” bit is added and the loopback function of the cell to which the specific VPI / VCI cell is added are not activated at the same time.
13.1.2 Loopback function for all cells
The DS3-SMDS interface has a loopback function for all cells at a position (HAF00A or HDTOOA, see FIG. 45) shown as (1) or (2) in FIG. This loopback function needs to be activated after the DS3-SMDS interface is blocked.
The loopback function is activated by using the E-MSD terminated by the SIFSH Common, the LOOP-1 bit (in the case of the position (1)) shown in FIGS. 58 and 59, or the LOOP-2 bit ((2) If the position of
By using this loopback function, it is possible to perform a transmission test of an AMT cell including DS3 / PLCP layer data. However, when the DS3-SMDS interface is operating in a mode that provides a DS3-SMDS service (as shown in FIG. 33), the DS3-SMDS interface can only transmit ATM cells with VPI = 3F and VCI = 03FF. No (see 7.10 and FIG. 55). For this reason, the VPI / VCI value needs to be set in the cell input to the DS3-SMDS interface during the test.
13.1.3 Cell loopback function with specific VPI / VCI added
The DS3-SMDS interface has a loopback function of a cell to which a specific VPI / VCI is added at a position (HAF00A, see FIG. 45) where the transmission path from the SIFSH Common shown as (3) in FIG. 83 is connected. .
When the loopback function is activated, the value of the specific VPI / VCI is notified by intra-station control communication. Further, ATM cells that can be looped back simultaneously by this loopback function are only ATM cells in which one type of VPI / VCI value is set. Therefore, in order to perform a test on other VPI / VCI values, it is necessary to set the VPI / VCI value and restart the loopback function.
Activation / deactivation of the loopback function is indicated by the V-LOOP bit on the E-MSD shown in FIGS.
13.1.4 Line loopback function
The DS3-SMDS interface has a function of looping back a signal inputted from the DS3 PCM line (DS3 transmission line) at a position (HDT00A, see FIG. 45) shown as (4) in FIG.
Activation of this loopback function is indicated by the LOOP-3 bit on the E-MSD shown in FIGS.
This loopback function is used for the purpose of confirming the normality of the DS3 PCM line in construction tests and the like.
13.2 Test method
There are the following types of DS3-SMDS interface test methods using the various loopback functions described above.
(1) DS3-SMDS line loopback test
(2) Active-on-demand test
(3) PVC path continuity test
(4) DS3-SMDS interface test, diagnosis
13.2.1 DS3-SMDS line loopback test
There are two types of line loopback tests executed by the DS3-SMDS interface: manual loopback tests in the DSX-3 part and loopback tests in the RCL. As this test, a test cell from the TCG is activated.
(1) Line loopback test with DSX-3
In this test, a loopback is manually activated in a DSX-3 (Digital Signal Cross-Connect) portion which is a wiring board, thereby testing the transparency of ATM cells, the line quality of lines, and the like. In order to realize this test, after a path is set between the TCG (test cell generator) and the DS3-SMDS interface, a test cell having a random test pattern is generated in the TCG, and the test cell is transmitted to the above path. Is done.
FIG. 84 shows an outline of the line loopback test in DSX-3.
(2) RLC line loopback test
In this test, a loopback is manually activated in RLC (Remote Line Concentrator: the same as the BRLC shown in FIG. 34) to test the transparency of ATM cells and the line quality of the line. Is done. In order to realize this test, as in the case of the test shown in (1), after a path is set between the TCG and the DS3-SMDS interface, a test cell having a random test pattern is generated in the TCG. The test cell is sent to the path.
FIG. 85 shows an outline of a line loopback test using RLC.
13.2.2 Active-on-demand test
The active on-demand test is performed for the purpose of specifying a failure location by inputting a command by a maintenance person when a failure occurs in the DS3-SMDS interface. In this case, the loopback function described in 13.1.1 is activated, a cell in which a “0” bit is added to the tag area in the TCG is generated, and a “0” bit is added to the DS3-SMDS interface. Loop back only to cells. By checking this state, the fault location is specified.
13.2.3 PVC path continuity test
When the DS3-SMDS interface is operating in a mode that provides the DS3-SMDS service (as shown in FIG. 33), the DS3-SMDS interface and the SBMSHSH and GWMSHSH are connected by PVC (Permanent Virtual Circuit). Is done. In order to perform this PVC path continuity test, the DS3-SMDS interface is first closed. Thereafter, the loopback function described in 13.1.2 is activated by the LOOP2 bit on the E-MSD shown in FIGS. Subsequently, SBMHSH and GWMHSH generate a test cell to which the same VPI / VCI as the VPI / VCI corresponding to PVC is added, and send it to the DS3-SMDS interface. In this way, PVC path conduction is confirmed.
FIG. 86 shows an outline of a PVC path continuity test between the DS3-SDMS interface and the SBMSHSH and GWMHSH. In FIG. 86, MH-COM corresponds to SBMSHSH or GWMHSH.
13.2.4 DS3-SMDS interface test, diagnosis
As a test and diagnosis of a PCB (Printed Circuit Board, printed circuit board) with a DS3-SMDS interface, the following contents must be performed.
(1) ATM cell transmission test on DS3-SMDS interface PCB
(2) Hardware normality confirmation test in DS3-SMDS interface PCB
13.2.4.1 ATM cell transmission test on DS3-SMDS interface PCB
In order to perform the ATM cell transmission test on the DS3-SMDS interface PCB, the DS3-SMDS interface is first blocked. Thereafter, the loopback function described in 13.1.2 is activated by the LOOP-1 bit or the LOOP-2 bit on the E-MSD shown in FIGS.
The procedure of the ATM cell transmission test in the DS3-SMDS interface PCB is shown below.
(1) Blocking the DS3-SMDS interface PCB (OUS: Out of Service)
(2) SIFSH Common sets LOOP-1 or LOOP-2 on E-MSD
(3) Confirmation of LOOP-1 or LOOP-2 settings
(4) Path setting between DS3-SMDS interface and TCG
(5) Sending test cell from TCG
(6) Confirmation of test cell returning from DS3-SMDS interface to TCG
(7) Release of LOOP-1 or LOOP-2
(8) Confirmation of cancellation of LOOP-1 or LOOP-2
(9) Canceling the path between the DS3-SMDS interface and the TCG
13.2.4.2 Hardware normality confirmation test in DS3-SMDS interface PCB
The DS3-SMDS interface PCB is equipped with a self-diagnosis function for confirming the normality of the hardware. When this self-diagnosis function is activated, it is possible to confirm the normality of the hardware of the single part (excluding the confounding part) of the DS3-SMDS interface.
As the hardware self-diagnosis in the DS3-SMDS interface PCB, the following contents are performed.
(1) Initial setting
(2) Checking SRAM
(3) Dual port RAM check (simple LAPD processing)
(4) Read / write check of each LSI mounted on DS3-SMDS interface
(5) Pseudo failure check for each checker installed in DS3-SMDS interface
Activation of the self-diagnosis function of the DS3-SMDS interface is indicated by the DS3DEC bit on the E-MSD shown in FIGS. The end of self-diagnosis is indicated by the TSTEND bit on the E-MSCN shown in FIGS. The result of the self-diagnosis is also indicated by the TSTIND bit on the E-MSCN. After the self-diagnosis, the DS3-SMDS interface is in a reset waiting state, and the state is released by a hard reset or a microprocessor reset. The self-diagnosis function is activated only by the DS3DEC bit on the E-MSD shown in FIGS. 58 and 59, and is not activated even when the DS3-SMDS interface is reset by power-on or the like. The self-diagnosis time of the DS3-SMDS interface requires about 12 seconds after the DS3DEC bit is turned on. For this reason, it takes about 15 seconds from when the DS3DEC bit is turned on until the result is displayed by the TSTEND bit and the TSTIND bit.
14 Fault handling
14.1 Failure detection points and notification methods
Regarding failure processing related to the DS3-SMDS interface installed in SIFSH (Subscriber Interface Shelf) (see FIG. 8), a failure detection / notification method for each failure mode is shown below.
14.1.1 Contents of failure
(1) OBP failure (failure of OBP installed in each package)
(2) Package missing failure
(3) Fuse blow failure
(4) Package incorrect insertion failure
(5) Individual unit package failure (Single unit failure)
14.1.2 OBP failure
In SIFSH, as shown in FIG. 87, power through packages are individually mounted on the left and right sides of the shelf, and power is supplied to each half shelf independently.
14.1.3 OBP failure in individual part (DS3-SMDS interface)
Detection of an OBP (power supply) failure mounted on the DS3-SMDS interface is performed in the SIFSH Common (SIF-COM, common unit) of both the active system and the standby system. This failure detection is performed by monitoring the display of the individual unit OBP failure register in the SIFSH Common and the occurrence of a stack on the E-MSCN highway.
The output of the LED output terminal of the OBP is in an open state when it is normal and is grounded when it is abnormal. Therefore, a fault value is set in the OBP fault register when the output of this LED terminal is in the ground state.
FIG. 88 shows the configuration of the OBP monitoring function of the individual unit.
(1) + 5V OBP failure
When a + 5V OBP failure occurs in the DS3-SMDS interface individual unit, a serial highway for E-MSCN (Extended Maintenance Scanner) information that goes to SIFSH Common is stacked. On this E-MSCN, there is a representative point indicating the ID of the individual unit, and the occurrence of a stack for this point is monitored by SIFSH Common. Accordingly, the SIFSH Common detects a + 5V OBP failure when it detects a failure indication by the OBP failure register and detects the occurrence of a stack on the E-MSCN highway.
(2) -5.2V OBP failure
The SIFSH Common detects a -5.2V OBP failure when it detects a failure indication by the OBP failure register and does not detect the occurrence of a stack in the E-MSCN highway.
14.1.4 Package missing failure
Detection of a failure that a package constituting the DS3-SMDS interface is missing is performed in the SIFSH Common of both the active system and the standby system. This failure detection is performed by monitoring the display of the individual unit OBP failure register in the SIFSH Common and the occurrence of a stack in the E-MSCN highway. The individual unit is composed of a plurality of packages. If even one of the plurality of packages is missing, the + 5V power supplied to the entire individual unit package group is not conducted. Therefore, it is monitored by the SIFSH Common that the item indicating the ID point of the individual part on the E-MSCN toward the SIFSH Common is all “H” (high level). Then, the SIFSH Common determines “Package missing” only when a “package missing” notification is received from the SIFSH Common of both the active system and the standby system. When “package missing” is notified only from the SIFSH Common of one system, the SIFSH Common determines that an interface failure between the individual unit and the SIFSH Common has occurred. This state is an object of system switching.
FIG. 89 shows the configuration of the package missing monitoring function.
14.1.5 Fuse blow failure
The fuses for individual parts mounted on the power package are individually monitored in the SIFSH Common of both active and standby systems. An alarm contact loop due to a blown fuse is monitored at the SIFSH Common of both systems.
FIG. 90 shows a configuration of a fuse blow monitoring function in SIFSH Common.
When a fuse blows, a highway stack is also generated from the corresponding individual unit, so that the failure of the package missing is also detected. Only the occurrence of a failure is notified.
14.1.6 Package insertion error
The SIFSH has a configuration in which the OBP is activated only when all the packages are inserted together in a package group constituted by a plurality of packages for each individual unit and SIFSH Common. Therefore, even if the package is erroneously inserted, the shelf only does not operate, and the package and its circuit elements are not destroyed.
14.1.7 DS3-SMDS interface individual part package failure
There are two types of hardware failures in the package of the DS3-SMDS interface individual unit as shown below.
(1) Hardware failure that can be notified by intra-station control communication using E-MSCN from SIFSH Common
(2) Hardware failure that can be notified by intra-station control communication from the DS3-SMDS interface
First, the points on the E-MSCN shown in FIGS. 61 to 63 relating to the failure shown in (1) are as follows.
1. MPE (microprocessor failure)
2. FEER-1 (Failure indicating the inability of intra-station control communication using the DS3-SMDS interface PCB)
3. UH19M (SIFSH Common transmission clock failure)
4). UHDPT (uplink highway data parity error failure)
5). EGPTY (Internal control communication termination LSI failure)
Next, points on the E-MSCN shown in FIGS. 61 to 63 relating to the failure shown in (2) are as follows. Since SIFSH Common notifies the switch software of the NG OR condition, it is necessary for the DS3-SMDS interface to read out detailed data by the intra-station control communication and notify the switch software.
1. FEER-2 (DS3-SMDS interface PCB hardware fault OR condition)
Note that when a DS3-SMDS interface hardware failure notified to the exchange software by intra-station control communication using E-MSCN from SIFSH Common occurs, the DS3-SMDS interface is blocked.
15. Functions of each PCB
15.1 Functions of each PCB
15.1.1 HAFOOA functions
The main function of HAFOOA (see FIG. 45) is an interface function with SIFSH Common. 7). Among the DS3-SMDS interface functions described above, the following functions are installed.
(1) MSD / MSCN information LAP termination function
(2) Interface function for SIFSH Common
(3) DS3-SMDS L2-PDU cell and LAP cell multiplexing / demultiplexing function
(4) Loopback function for specific VPI / VCI cells
(5) Multiplex function of MSCN data
(6) MSD data dropper function
(7) Active control function
(8) Microprocessor interface function
15.1.1.1.1 LAP termination function for MSD / MSCN information
This is the function described in 7.11.
This function is realized by EGCLAD LSI (see FIG. 45) and firmware, and the division of these functions is as follows.
(1) Termination function by EGCLAD LSI
1. Multiplex / demultiplex function of L2-PDU cell and LAP cell
2. SAR-PDU termination function
(2) Termination function by firmware
1. Termination function of L2 frame interface
2. Termination function of L3 frame interface
15.1.1.2 Interface function for SIFSH Common
This is the function described in 7.10.
The interface for the L2-PDU cell between the SIFSH Common and the DS3-SMDS interface has a transmission rate of 19.44 Mbps and an 8-bit parallel data width. The DS3-SMDS interface performs processing at a transmission rate of 9.72 Mbps and a data width of 16 bits parallel. For this reason, HAF00A performs the conversion of the above-mentioned transmission rate and data width.
15.1.1.3 Multiplex / Demultiplex of DS3-SMDS L2-PDU cells and LAP cells
These are the functions described in 7.12 and 7.13.
This function is realized by EGCLAD LSI.
The EGCLAD LSI turns on a register in the EGCLAD LSI by firmware when a LAP cell is transmitted. Thereby, the EGCLADLSI multiplexes the L2-PDU cell and the LAP cell in accordance with the LAP cell transmission clock (64 Kbps).
On the other hand, at the time of demultiplexing, the EGCLAD LSI demultiplexes L2-PDUs and LAP cells and demultiplexes LAP cells based on the SIG bit (see FIG. 56) in the received ATM cell tag area. An empty cell is inserted into the time slot.
15.1.1.4 Loopback function for cells with specific VPI / VCI added
The DS3-SMDS interface includes a cell loopback function in which a “0” bit is added to the tag area described in 13.1.1, and a cell loopback function in which a specific VPI / VCI is added. The loopback function of the cell to which the specific VPI / VCI described in .3 is added is provided.
This function is realized by SEL N1 LSI (see FIG. 45).
15.1.1.5 MSCN data multiplexing function
This is the function described in 7.15.
This function is realized by firmware and hardware, and the firmware and hardware are interfaced via a dual port RAM (see FIG. 45). The bits accommodated after the 003rd byte shown in FIGS. 61 to 63 are controlled by firmware, and the control result is written to the Dual Port RAM. However, the MPE bit in the 017th byte is processed by hardware.
Reading of data from the Dual Port RAM is performed sequentially with the output of the counter operated by the MSCN interface clock from the SIFSH Common as an address. Then, control bits of the 000th and 002st bytes shown in FIGS. 61 to 63 are added to the read data, and a data group obtained as a result is sent to the SIFSH Common as MSCN information.
15.1.1.6 MSD data dropper function
This is the function described in 7.16.
This function is realized by firmware and hardware, and the firmware and hardware are interfaced via the Dual Port RAM (see FIG. 45) as in the case of 15.1.1.1. MSD serial data sent from the SIFSH Common is converted into 8-bit parallel data and written to the Dual Port RAM. The written data is read by the firmware at a cycle of 10 ms. When the same data is read out continuously for two cycles, the data is taken into the firmware.
15.1.1.7 Active control function
In this function, the control shown in FIG. 91 is executed by the ACT information transferred from the SIFSH Common of both the active system and the standby system.
15.1.1.8 Microprocessor interface function
The HAFOOA PCB is equipped with an 80C186 processor and outputs HAFOOA processor interface signals and other PCB processor interface signals.
15.1.2 Functions of HLPO1A
The main function of HLPO1A (see FIG. 45) is a processing function unique to DS3-SMDS. 7). Among the DS3-SMDS interface functions described above, the following functions are installed.
(1) 156 Mbps → 45 Mbps data conversion function
(2) 45Mbps → 156Mbps data conversion function
(3) DQDB (Distributed Queue Dual Bus) processing function
The outline of these functions is shown below, and the functional configuration is shown in FIG.
15.1.2.1 156Mbps → 45Mbps data conversion function
This is the function described in 7.9.
The L2-PDU cell from SIFSH Common is transmitted as 8-bit parallel data at a bit rate of 156 Mbps. This cell is converted into a cell transmitted as 16-bit parallel data at a bit rate of 156 Mbps in the HAFOOA LSI. This cell is further converted into a cell transmitted as 8-bit parallel data at a DS3 layer bit rate of 45 Mbps in the HLPO 1A.
This 156 bps → 45 Mbps data conversion function is realized by the V2 FMUX LSI. This V2 DMUX LSI is 12. As described above, when the DS3-SMDS interface realizes the DS3 umbilical link interface, the congestion control of the 156 Mbps → 45 Mbps conversion buffer is performed. This conversion buffer is realized by the DMUX LSI (see FIG. 45) in the HLPO 1A. The congestion control for this buffer is as follows. As described with reference to FIGS. 82A and 82B, the threshold value is 9 levels.
15.1.2.2.2 45 Mbps → 156 Mbps Data conversion function
This is the function described in 7.4.
L2-PDU data from the DS3 transmission line is received at a bit rate of 45 Mbps. Next, this data is converted into data transmitted as 8-bit parallel data at a bit rate of 45 Mbps in the HDTOOA PCB (see FIG. 45), and the converted data is input to the HLPO 1A. Further, this data is converted into data transmitted as 16-bit parallel data at a bit rate of 156 Mbps in the HLPO 1A, and the converted data is input to HAFOOA (see FIG. 45).
This 45 Mbps → 156 Mbps data conversion function is realized by the V2 DMUX LSI.
15.1.2.3 DQDB processing function
This is the function described in 7.6.
15.1.3 Functions of HDTOOA
The main function of HDTOOA (see FIG. 45) is an interface function with the DS3 transmission line. 7). Among the DS3-SMDS interface functions described above, the following functions are installed.
(1) DS3 layer termination function
(2) DS3 PLCP layer termination function
(3) Reception L2-PDU header check function (HCS)
(4) L2-PDU header pattern generation function
15.1.3.1 DS3 layer termination function
This is the function described in 7.2.
15.1.3.2 DS3 PLCP layer termination function
This is the function described in 7.3.
15.1.3.3 Reception L2-PDU header check function (HCS)
This is the function described in 7.4, and the header check function is switched between when the DS3-SMDS interface 1 realizes the SMDS service and when the umbilical link is realized.
15.1.3.4 L2-PDU header pattern generation function
This is the function described in 7.5, and the header pattern generation is performed when the DS3-SMDS interface 1 realizes the SMDS service and when the umbilical link is realized as in the case of the header check function described above. The function is switched.
16. Firmware interface
16.1 Overview
The DS3-SMDS interface is equipped with an 80C186 processor in order to realize the following functions.
(1) DS3 layer performance monitor processing
(2) PLCP layer performance monitor processing
(3) DS3 layer carrier group alarm (CGA) declaration and release processing
(4) PLCP layer carrier group alarm (CGA) declaration and release processing
(5) DS3-SMDS interface hardware alarm processing
(7) In-station control communication (simple LAPD) processing
16.2 Overview of interface between hardware and firmware
The interface between hardware and firmware in the DS3-SMDS interface is realized by using a control chip select (CS) from the 80C186 processor.
Control chip select conditions in each interface are shown below, and FIG. 93 shows a memory map of the DS3-SMDS interface. Please refer to FIG. 45 from time to time.
(1) SRAM area: Controlled by LCS
(2) ROM area: Controlled by UCS
(3) EGCLAD LSI dual port RAM area: controlled by MCSO
(4) EGCLAD LSI control register area: controlled by MCS1
(5) Downlink DMUX LSI control register area: controlled by MCS2
(6) Uplink DMUX LSI control register area: controlled by MCS2
(7) Downstream SELN1 LSI control register area: controlled by PCSO
(8) Uplink SELN1 LSI control register area: controlled by PCSO
(9) Maple2 LSI control register area: controlled by PCS1
(10) DS3 LSI control register area: controlled by PCS2
(11) DS3 LINE INF (HDTOOA) control register area: controlled by PCS3
(12) Debugger interface: controlled by PCS4
(13) DS3 SWITCH INF (HAFOOA) control register area: controlled by PCS5
(14) DS3 CONTROL INF (HAFO1A) Control register area • Controlled by PCS6
LCS, UCS and MCS0-3 are allocated to the memory space, and PCS0-6 are allocated to the I / O space.
[0007]
<Part 3>
Part 3 describes the details of SIFSH (Subscriber Interface Shelf).
1. Outline
1.1 Positioning of SIFSH in the system
FIG. 94 shows the positioning of the SIFSH shown in FIG. 8 in the system. This SIFSH is referred to as SIFSH-A in the following description.
SIFSHA-A (Subscriber Interface Shelf type A) can mount up to 8 individual units per shelf to accommodate subscriber interface lines of ATM switches.
As individual unit (hereinafter simply referred to as individual unit), the following five types can be accommodated.
(1) OC3C (156 Mbps optical interface unit) (single configuration)
(2) DS-3 (45 Mbps metallic interface unit) (single configuration)
(DS3-SMDS interface described in Part 2)
(3) ADS1NF (ADS1SH concentrator unit) (double structure)
(4) TCGADP (TCGSH adapter unit) (Single configuration: 2 TCGSHs connected to the unit)
(5) LOOP (156 Mbps loop unit) (Duplex configuration)
Each unit of OC3C, DS-3, and TCGADP has a single configuration. In addition, each unit of ADS1NF and LOOP has a doubled configuration, and when they are mounted on SIFSH-A, two units are always accommodated as one set. Therefore, the ADS1NF and LOOP units can be mounted in a maximum of 4 sets per shelf.
Active / standby control for each unit of ADS1NF and LOOP is controlled by a SIFSH common unit (hereinafter referred to as SIFCOM).
In FIG. 94, when SIFSH-A (SIFSH) is installed on the right side of ASSW (ATM switch), the SIFSH-A functions as a shelf dedicated to LOOP unit mounting. In FIG. 94, when the SIFSH-A is installed on the left side of the ASSW, the SIFSH-A functions as a shelf for mounting the individual unit for subscriber termination.
The SIFCOM in the SIFSH-A performs in-station signaling with a BSGC (Broadband Signaling Group Controller Shelf) connected to the ASSW via the BSGCSH. The BSGC converts a command issued from switching software executed by a switching processor (CC) (not shown) via an INFT (Interface type T) into an in-station signaling signal, and controls the SIFCOM by the signal. In addition, the failure detected by SIFCOM and the response to the above command are also notified to the BSGC as intra-station signaling and transmitted to the exchange software via INFT.
A simple LAP-D protocol is adopted for this intra-station signaling. The simple LAP-D protocol is a protocol developed for the purpose of reducing hardware and firmware functions as much as possible based on the LAP-D protocol.
Of the individual units accommodated in the SIFSH-A, the OC-3C and DS-3 units also communicate with the BSGC using the simple LAP-D protocol. TCGADP, LOOP, and ADS1NF do not have a simple LAP-D protocol termination function.
SIFCOM analyzes a command received using the simple LAP-D protocol, and if the analysis result is a command to an individual unit, the command is time-division multiplexed on the EMSD highway and notifies the individual unit.
Also, the SCN information from the individual unit is time-division multiplexed on the EMSCN highway and notified to SIFCOM. SIFCOM detects the change of each bit of the EMSCN information, and notifies the switch software via the BSGC using the simple LAP-D protocol, the SCN information including only the signal of the bit in which the change is detected.
SIFCOM separates an ATM cell corresponding to each individual unit from a downlink cell highway having a transmission rate of 622 Mbps connected to the ASSW, and separates it from a downlink cell highway having a transmission rate of 156 Mbps connected to each individual unit. To send.
Also, the ATM cells on the 156 Mbps upstream cell highway connected to each individual unit are multiplexed on the 622 Mbps upstream cell highway connected to the ASSW. As the cell multiplexing method, a scheduler method is adopted as described later in 6.1.2 and the like. The scheduler method is a method in which uplink cells from each individual unit are multiplexed in the order of arrival so that there is no order difference in the SIFCOM of both the active system and the standby system. As a result, when the ASSW and SIFCOM systems are switched, the system can be switched with the cell loss being minimized.
SIFSH-A can accommodate up to 8 individual units per shelf, but two SIFSH-A are cascaded for the purpose of improving the multiplexing of cells from a highway of 156 Mbps to a highway of 622 Mbps. Can be connected. This daisy chain configuration makes it possible to multiplex 16 155 Mbps cell highways on one 622 Mbps cell highway.
1.2 Function overview
The function of SIFSH-A is shown below.
(1) Multiplexing of cells (156 Mbps cell highway → 622 Mbps cell highway)
・ Priority control by scheduler method
156 Mbps Counting the number of passing ATM cells with specific VPI / VCI per cell highway
-Count of discarded cells for each 156 Mbps cell highway
-156 Mbps Counting the total number of passing cells per cell highway
・ 156 cell buffer FIFO for 52 cells per cell highway
-Monitor cell buffer size (queue length)
・ 4 levels of congestion control for cell buffer using P and COM bits
(2) Cell separation (622 Mbps cell highway → 156 Mbps cell highway)
・ Separation of cells by tag comparison method in cell header
・ Dynamic assignment of comparison tag values considering protection line switching
156 Mbps Counting the number of passing ATM cells with specific VPI / VCI per cell highway
-Count of discarded cells for each 156 Mbps cell highway
-156 Mbps Counting the total number of passing cells per cell highway
・ Cell buffer FIFO for 112 cells for each 156 Mbps cell highway
-Monitor cell buffer size (queue length)
・ 4-level hysteresis congestion control for cell buffer using P and COM bits
(3) Header conversion function (VCC)
・ 156 Mbps VCC per cell highway
-Memory space of 216 addresses x 28 bits per line
Boundary control of conversion address of input VPI / VCI value (VPI / VCI = 0/16/16/8)
・ Batch reset of VCC memory
・ Copy VCC memory contents to other system when incorporating INS
・ Mode change of pass / conversion of ATM cell with "0" bit
(4) Individual unit interface
156 Mbps cell transmission / reception on the cell highway
156 Mbps Parity generation and checking for cells on the cell highway
・ Transmission / discard control for cells from individual units in the standby system (monitoring of “0” bit)
・ Individual missing detection
・ Indicating slot numbers to individual parts
・ Active / standby switching instruction to duplexer (MUXACTD signal)
・ Active / standby switching completion notification from the duplexer (MUXACTU signal)
-EMSCN information (256 bytes / 4 msec) received from EMSCN serial highway
・ Transmission of EMSD information (256 bytes / 4 msec) to EMSD serial highway
・ Sending hard reset signal
・ 64KHz reference signal transmission
(5) Switch interface
-622Mbps cell highway interface (78Mbps x 8-bit parallel ECL signal, 50-core coaxial flat cable)
-Parity generation and checking for cells on the 622 Mbps cell highway
-Cell frame and 78M clock disconnection monitoring (50-core coaxial flat cable)
・ Reception of system switching signal (20-core cable)
・ Monitoring of 20-core cable disconnection by monitoring 2.5 MHz clock
(6) Daisy chain
-622Mbps cell highway interface (78Mbps x 8-bit parallel ECL signal, 50-core coaxial flat cable)
-Parity generation and checking for cells on the 622 Mbps cell highway
・ Monitoring of cell frame and 78M clock loss from lower shelf by upper shelf (50-core coaxial flat cable)
・ Transmission and reception of system switching signal (20-core cable)
・ Transmission of 2.5 MHz clock from upper to lower shelf (20-core cable)
-System switching signal transmission from upper to lower shelf (20-core cable)
・ Send / receive scheduler control signal
(7) Intra-station signaling with simple LAP-D
-Termination of simple intra-office LAP-D protocol (AAL layer type 3)
・ Receiving cell buffer for 11 cells
・ Selecting transmission shaping clock
(8) System confounding
-VCC copy address-Data bus confounding
・ Interlace of VCC copy gate open / close control register
・ Confounding communication control by SIC-LSI
-Multicast transmission to both systems of upstream signaling cell
(9) Clock
-Extraction of reference clock from SYNSH (2 systems)
(10) Exam
-Test cell folding on 156 Mbps cell highway (cell BY cell / collective selection possible)
・ Stop the flow of the test cell to the individual part when the test cell is folded
・ Self-diagnosis functions
(11) Power supply
-48V 5 systems / single side power supply
・ Installation of on-board power module (OBP) in each SIFCOM and individual parts
-Automatic power-down of similar SIFCOM and other packages due to missing packages
2. Shelf configuration
SIFSH-A is mounted on an HPF (High Power Frame) rack, and the maximum number of shells mounted on SIFSH-A is three stages.
2.1 Configuration
The package configuration for each SIFCOM unit and individual unit will be described.
2.1.1 SIFCOM
The SIFCOM is fixedly mounted on the SIFSH-A and is composed of five packages per system as shown in FIG.
The HPTO1A package in SIFCOM supplies -48V power to each unit in one system. Power is supplied to the left and right systems from the center of the shelf in separate systems.
2.1.2 Individual parts
SIFSH-A can be equipped with up to 8 individual units.
Each individual unit is composed of three packages per unit. Slot names for accommodating these packages are slots A, B, and C from the left.
2.2 Power supply system
The power source of SIFSH-A is composed of three types: -48V / CG, SAB / SABG, and + 5V / E. However, CG and E are completely separated, and E (earth) is connected to SG (signal earth).
2.2.1 -48V / CG
System 0 and system 1 are separated from the center of the shelf to the left and right. -48V / CG is independently supplied from the power-through package to each individual unit and SIFCOM. The power-through package is equipped with a fuse as a security device corresponding to each individual unit and SIFCOM. The CG is independently connected to the left and right systems from the center of the shelf.
2.2.2 SAB / SABG
The 0 system and the 1 system are separated from the center of the shelf to the left and right as in the case of -48V / CG.
SABG is connected to ALMSH via a misk plate on the rack.
2.2.3 + 5V / E
+ 5V is supplied in each unit of the individual unit. E ground is common to the 0 system and the 1 system.
The -48V / CG power and SAB / SABG power in the shelf are supplied by a power through package.
3. Physical interface
The interface and signal timing between the SIFSH-A and other devices will be described.
3.1 Switch interface
The SIFSH-A has an interface of a 622 Mbps cell highway and a system switching signal line to the ATM switch (ASSW). As shown in FIG. 96, a 622 Mbps cell highway interface is established using a 50-core flat coaxial cable between the MUX package in SIFSH-A (HMX04A) and SWMDX in the ASSW (HMX03A, see FIG. 246). Establish. Also, an interface for system switching signals is established between the PRC package (HSF01A) in SIFSH-A and any of SWTIF, SWMDX, SWCNT, and SWMX in ASSW using a TD bus cable. This TD bus cable has 20 cores on the SIFSH-A side and 26 cores on the ASSW side.
3.1.1 622Mbps Cell Highway Interface
FIG. 97 shows the interface timing for a 622 Mbps cell highway on a 50-core flat coaxial cable. The parity of ISIPT and OSIPT is vertical odd parity for 8-bit data excluding the enable signal.
3.1.2 System switching signal
FIG. 98 shows the interface timing for the system switching signal on the 20-core TD bus cable.
FIG. 99 shows the relationship between the system switching signal and the active system selection state in SIFSH-A.
3.2 SYNSH interface
SIFSH-A receives the reference clock via the optical link from SYNSH.
As shown in FIG. 100, the PRC package in SIFCOM takes in the 8 MHz clock via the optical link from both the # 0 system and the # 1 system, and also receives alarm information from the OL-2 circuit. And 8 MHz clock from # 0 system or # 1 system is selected. Therefore, when a failure occurs in either 8 MHz clock, the selection system is switched autonomously. It is also possible to forcibly specify the selected system by the COM-E-MSD command from the exchange software. Further, the selected system is notified to the exchange software by COM-E-MSCN information.
FIG. 101 shows the relationship between the COM-E-MSD command instruction status, the alarm status, and the status of the selected system in each system.
3.3 Individual unit interface
An interface and signal timing between the SIFCOM mounted on the SIFSH-A and the individual unit via the back wiring board (BWB) will be described. Note that all interface points between SIFCOM and individual units described below are defined by polarity and timing on the BWB.
3.3.1 156 Mbps Cell Highway Interface
The 156 Mbps cell highway interface between the common unit and the individual unit will be described.
As shown in FIG. 102, ATM cells on a 156 Mbps low-speed (Low) highway are transmitted in the form of TTL level / 8 bit parallel. As the 156 Mbps cell highway interface, the following five types of signals are required.
(1) Clock (CLK: 19.4 Mbps, Duty: 50%)
(2) Cell frame pulse (CFP: cell head identification negative pulse)
(3) Cell enable (CEN: “L” for valid cell / “H” for invalid cell)
(4) Data bus (DB0-7)
(5) Parity bit (PB: odd parity for DB0-7 and CEN)
3.3.1.1 Uplink 156 Mbps Cell highway interface
The reception timing of the ATM cell from the uplink cell highway heading from the individual unit to SIFCOM is as shown in FIG. The individual unit transmits an uplink cell by receiving a cell request signal from SIFCOM. This is because the uplink cells from each line need to be synchronized for management by the scheduler in SIFCOM.
3.3.1.2 Downlink 156 Mbps Cell highway interface
The reception timing of ATM cells from the downlink cell highway heading from SIFCOM to the individual unit is as shown in FIG. SIFCOM transmits a downlink cell by receiving a cell request signal from an individual unit. This is to ensure synchronization of the downlink cell frames in the SIFCOMs of both systems in order to prevent the occurrence of cell duplication / deletion in the downlink cell capturing process in each individual unit when switching the SIFCOM system. .
3.3.2 E-MSD / E-MSCN Highway Interface
The physical specifications and logical specifications of the EMSD / EMSCN highway between SIFCOM and the individual units will be described.
The data highway in the downstream direction (SIFCOM → individual part) is defined as the EMSD highway. The EMSD is transferred from the exchange software to the SIFCOM via the BSGC (see FIG. 94) using the simple LAP-D, multiplexed on the EMSD highway, and serially transferred to the individual unit.
The data highway in the upstream direction (individual part → common part) is defined as EMSCN highway. The EMSCN is an echo back to the EMSD (the EMSD that has been normally received by the individual unit is sent back to the EMSCN highway as it is), and failure / status information in the individual unit. This EMSCN is multiplexed on the EMSCN highway. Serially transferred to SIFCOM. The change of each bit of the EMSCN is detected by SIFCOM, and only the signal of the bit whose change has been detected is notified to the exchange software via the BSGC by simple LAP-D communication.
3.3.2.1 System control
The internal circuit of the individual unit operates based on EMSD, CLK, and FCK from the active SIFCOM. The EMSCN is sent to the SIFCOMs of both systems in synchronization with the clock from the selected active system. FIG. 105 shows system control when the # 0 system SIFCOM is an active system.
Active control by the ACT controller is performed based on the logic shown in FIG. FIG. 107 shows a circuit configuration example of the ACT controller. The circuit that receives ACTO / ACT1 in the individual unit is always Pull-UP. This is because both the ACTO / ACT1 perform “L” active control.
3.3.2.2 Physical specifications
The physical specifications of the E-MSD / E-MSCN highway interface are shown below.

On the highway, the bit data in each byte is transmitted in the order of MSB → LSB, and each byte is transmitted in the order of younger number → older number. Hereinafter, the bit number is assumed to be bit 0 (D0: LSB) to bit 7 (D7: MSB). The byte number is from the 000th byte to the 255th byte (see FIGS. 58 and 61).
FIG. 108 shows the phase relationship between FCK and CLK and EMSD data and EMSCN data. The specifications of each data and the specifications related to reset are shown below.

3.3.2.3 Logic specification
3.3.3.2.3.1 Individual unit receiving side specifications
The logical specification of the EMSD reception process in the individual unit will be described.
Protection against SIFCOM interface failures (noise such as EMSD, stack failures, etc.) on the receiving side is realized by frame synchronization, pilot signal check, and twice reading processing.
FIG. 112 shows an operation flowchart regarding these processes. FIG. 113 shows a functional block diagram in the individual unit that executes the series of processes.
3.3.3.2.3.2 Frame synchronization
This function corresponds to step 1 in FIG. 112 and functional part 1 in FIG. 113.
The number of protection stages for frame synchronization with respect to the EMSD highway is assumed to be one front stage / one rear stage. The FCK stack (both L / H stack) is also detected.
FIG. 109 shows a state transition diagram of the frame synchronization processing.
Specifically, as shown in FIG. 110, when normal synchronization FCK is received in the hunting state, data capture is started from the corresponding frame. If an abnormal FCK is received even once in the synchronization established state, the frame synchronization state shifts to the hunting state, data from that point is discarded, and reception immediately before that point is received until the next synchronization is established. Data is retained. Here, normal FCK means that the reception side counter value (for example, carry-out) operating based on CLK / FCK matches the timing of the next FCK. Abnormal FCK means that the timing does not match.
Detection of loss of synchronization is performed independently for each of the 0 system and the 1 system. When FCK out-of-synchronization is detected, this is notified to SIFCOM by EMSCN (002 byte / bit D7 [SYNCF], see FIGS. 58 and 59). This failure state is displayed as “H” on the BWB.
3.3.3.2.3 Pilot 0/1 signal check (EMSD highway stack detection)
This function corresponds to step 2 in FIG. 112 and functional part 2 in FIG. 113.
The pilot 0/1 signal is a bit for highway stack monitoring. On the BWB, pilot 0 = “L” and pilot 1 = “H” are constantly transmitted from SIFCOM. The accommodation position of the pilot 0 signal on the EMSD is the 000th byte / bit D7, and the accommodation position of the pilot 1 signal on the EMSD is the 000th byte / bit D7 (see FIGS. 58 and 59).
The individual unit detects an EMSD highway stack failure when the alternating relationship of the pilot 0/1 signal is broken. As shown in FIG. 111, the individual unit discards the data from the time when the abnormality occurred, and holds the data received immediately before that time until a normal pilot signal is detected next time.
A stack fault is detected independently for each of the 0 system and the 1 system.
Further, the stack failure is notified to SIFCOM by EMSC (002nd byte / bit D6 [PLTF], see FIGS. 61 and 62).
3.3.2.4 Twice reading process
The data captured under the frame synchronization process described in 3.3.3.2 and the pilot 0/1 signal check process described in 3.3.3.2.3.3 is shown in FIG. The data is stored in a noise erase memory 4 and the comparison unit 3 compares the content of the data in the memory with the content of the new data that is subsequently captured (step 3 in FIG. 112). If coincidence of two data is detected as a result of the processing, that is, if the same data is received twice in succession, the data is written into the data memory 5 in FIG. 113 (step 5 in FIG. 112). If the two data do not match, the data is discarded.
Here, the protection process by the DTEN signal is also executed (step 4 in FIG. 112). This DTEN signal is set to “L” on the BWB by the microprocessor in the SIFCOM. When the devices in the shelf are powered on all at once, a rise time conflict occurs after canceling the power-on reset for SIFCOM and the individual units, and the value on the EMSD highway becomes indeterminate. The DTEN signal is a signal for controlling the individual unit so as not to capture the EMSD data at such timing. Therefore, the individual unit ignores all EMSD data when the DTEN signal is “H”. The DTEN signal is accommodated in the first bit (000th byte / bit D0) of the EMSD highway (see FIGS. 58 and 59).
3.3.2.3.5 Individual unit transmission side specifications
The logical specification of the EMSCN transmission process in the individual unit will be described.
As an active EMSCN, an echo back for EMSD information and an EMSD highway stack notification are transmitted.
The standby EMSCN is transmitted with the same contents and the same timing as the active EMSCN.
The pilot 0/1 signal is inserted into the EMSCN highway at the same accommodation position as the EMSD highway. Since this signal is for monitoring the stack of the EMSCN highway, it is not an echo back for the EMSD information.
FIG. 114 shows a block of the EMSCN sending circuit in the individual unit.
3.3.3.6 Fault detection
FIG. 115 shows a list of detection methods and notification methods in the individual unit, and detection methods and recognized fault contents in the SIFCOM, regarding interface failures between the SIFCOM and the individual units.
3.4 Clock interface
The SIFCOM along the cell flow and the clock system in the individual unit are shown.
In SIFCOM, cells are written to the DMUX buffer in the DMX-LSI in synchronization with the 12.96 MHz clock obtained by dividing the 77.76 MHz clock transferred from the ASSW (ATM switch) by 6. Is called.
As shown in FIG. 116, reading of cells from the DMUX buffer in the DMX-LSI to the individual unit is performed in synchronization with a 19 MHz clock (accurately, 19.44 MHz) transferred from the individual unit. The 19 MHz clock from this individual unit is generated as follows. That is, as shown in FIG. 116, first, the 64 kHz clock obtained by dividing the 8 MHz clock received from SYNSH by SIFCOM through the optical link by 128 is transferred to the individual unit. The PLL module in the individual unit generates a clock of 156 MHz (exactly 155.52 MHz) based on the clock. Then, the above-mentioned 19 MHz clock is generated by dividing the 156 MHz clock.
The PLL module in SIFCOM also generates a 156 MHz clock based on a 64 KHz clock obtained by dividing the 8 MHz clock received from SYNSH by 128. The uplink cell is written in the MUX buffer in the MUX-LSI corresponding to each line in synchronization with the 19 MHz clock transferred from the individual unit. Reading of the cells from the MUX buffer is performed in synchronization with a 13 MHz (exactly 12.96 MHz) clock obtained by dividing the above-mentioned 156 MHz clock. The read cell has its data format converted from a parallel data format to a serial data format, and is sent to the ASSW at a bit rate of 78 MHz (exactly 77.76 MHz).
4). Software interface
The ATM layer cell format, SAR-PDU format, and LAP-D layer 2 (L2) format, which are interfaces between SIFCOM and switch software, are described below. The LAP-D layer 3 (L3) format was described in Part 2 10.9. Here, the exchange software refers to a program executed in a processor that controls processing (call processing, switch control processing, etc.) of the entire exchange.
4.1 Overview
SIFCOM communicates with the exchange software by executing intra-station control communication using simple LAP with BSGC through the intra-switch path via ASSWSH (see FIG. 94). The BSGC communicates with the switch processor via INFT (Interface type T).
Simple LAP-D is a protocol newly developed by the present applicant for the purpose of reducing the load on hardware and firmware. In particular, the numbered frame in layer 2 which is a factor that increases the load on hardware is abolished, and in layer 2, only unnumbered frames are processed. However, in order to avoid missing / overlapping messages, layer 3 adopted numbered frames. Originally, since the number management function is an indispensable function required for firmware, introduction of a numbered frame into layer 3 does not become a factor that increases the load on the firmware.
This layer 2 simple LAP-D frame is divided and stored in ATM cells having a data length of 54 octets, and transferred on the highway in the exchange. As a result, In-Band intra-station communication is realized.
This in-band conversion is an essential technique required when connecting a BRLC (Broadband Remote Line Concentrator: broadband remote line concentrator, see FIG. 34) to a host exchange. In-Banding within the host switch has the effect of unifying the control system in the BRLC and the host switch and reducing the cables connecting the control bus and the shelf in the host.
4.2 Layer structure of intra-station control communication
FIG. 117 shows the layer structure of intra-station control communication. However, CD-PDU (described later) is omitted.
4.2.1 ATM layer cell format
FIG. 118 shows a cell format of the ATM layer in simple LAP-D.
4.2.2 SAR-PDU format
FIG. 119 shows the SAR-PDU format for simple LAP-D.
As the SAR-PDU format, AAL (ATM Adaptation Layer) protocol type of type 3 or 4 is used.
ST (segment type), SN (sequence number), MID (don't care in the intra-station control communication cell), payload, LI (payload byte length display), and CRC (ST, SN, MID, CRC-10 for payload) ) Is stored in the payload of the ATM cell, and an ATM header is added to the front of the SAR-PDU.
A LAP-D message is stored in the payload of the SAR-PDU.
When the data length of LAP-D data is 44 bytes (see FIG. 749 of Part 7), this message is stored in the payload of one SAR-PDU. In this case, SSM (Single Segment Message) is set as ST and 44 bytes are set as LI in the SAR-PDU.
When the data length of LAP-D is 256 bytes (see FIG. 750 in Part 7), this message is divided into segments each consisting of 44 bytes, and the segments are stored in the payloads of a plurality of SAR-PDUs. Therefore, the LAP-D data is divided and stored in a plurality of ATM cells and transferred. In this case, BOM (Beginning Of Message) is set as ST and 44 bytes are set as LI in the SAR-PDU in which the first segment is stored. Also, in the SAR-PDU in which the intermediate segment is stored, COM (Continuation of Message) is set as ST, and 44 bytes are set as LI. Furthermore, in the SAR-PDU in which the last segment is stored, EOM (End Of Message) is set as ST, and 36 bytes (see FIG. 750 in Part 7) are set as LI.
4.2.3 LAP-D format (Layer 2)
FIG. 120 shows the LAP-D format of layer 2. As described in 4.2.2, the LAP-D frame is divided as appropriate and stored in the payload of the SAR-PDU.
5). Assign tags
FIG. 121 shows the format of an ATM cell processed by SIFSH-A.
In this embodiment, routing in the exchange is performed using a tag attached to the head of the ATM cell. A part of bits in a VPI (Virtual Pass Identifier) area is used as a tag area. As a result, the maximum VPI that can be defined for the DS1 transmission line is 64. All tags corresponding to the 156 Mbps route are accommodated in the second octet. Further, when the route has an NNI (network-node interface), a total of 6 bits of MUXM, ADS1-BLK, and ADS1-SEL shown in FIG. 121 are assigned to VPI.
FIG. 122 shows the structure of ATM cell header data used in SIFSH-A. FIG. 123 shows a method of using ATM cell header data in SIFSH-A.
FIG. 124 shows the structure of ATM cell header data used in RMXSH (see FIG. 34). FIG. 125 is a diagram showing a method of using ATM cell header data in RMXSH.
FIG. 126 shows the structure of ATM cell header data used in BSGCSH (see FIG. 94). FIG. 127 shows a method of using ATM cell header data in BSGCSH.
128 shows how to use SIG / ADS1BLK / ADS1SEL in SIFSH-A.
FIG. 129 shows the function assignment in SIFSH-A and ADS1SH (see FIG. 8) of the ATM cell header data defined by FIGS. 122, 123, and 128.
6). function
The function of SIFCOM will be described from the viewpoint of hardware configuration.
6.1 MUX
6.1.1 Overview
FIG. 130 shows the position (hatched part) of MUX in SIFSH-A.
MUX is generated by ATM cells (cells whose header has been converted by VCC) transferred from the individual parts # 0 to # 7 accommodated in SIFSH-A and the signal processing part in SIFCOM. The signaling cell is multiplexed on the upstream highway toward ASSW.
When SIFSHs are connected in cascade, multiplexing control for both MUXs is performed in a unified manner, and data for two shelves is multiplexed on one upstream highway and sent from the higher-level SIFSH-A to ASSW. FIG. 131 shows the configuration of the cascade connection of SIFSH-A.
6.1.2 Configuration of MUX
FIG. 132 shows the configuration of the MUX.
The MUX multiplexes the cells on the 156 Mbps upstream highway connected to each individual unit and the signaling cells generated by the signal processing unit (FIG. 130) in the SIFCOM onto the 622 Mbps upstream highway toward the ASSW. A cell transferred from each individual unit is input to MUX after its header is converted by VCC (see FIG. 130).
The MUX has a buffer for 52 cells corresponding to each individual unit, and only valid cells are written in this buffer. Each time a cell is written, each buffer notifies the multiplex controller (scheduler) that the cell has been written. Each buffer implements cell multiplexing by reading out the cells in the buffer when receiving an output permission from the scheduler.
6.1.3 Multiple control method
Multiplexing control for ATM cells on the 156 Mbps highway extending from each individual unit is performed by the scheduler. One scheduler is arranged for each upstream 622 Mbps highway. When SIFSH-A is connected in cascade, the scheduler in the lower SIFSH-A is not operated, and the multiplexing control for the lower SIFSH-A is performed by the scheduler in the upper SIFSH-A.
FIG. 133 shows an outline of the configuration of the scheduler.
When a valid cell is written in the buffer corresponding to each line (FIG. 132), it is confirmed that writing of one cell on the highway of 156 Mbps is completed from the write control unit (not shown) in each buffer to the scheduler. A write completion signal is sent out.
As shown in FIG. 133, the scheduler has a built-in FIFO having a bit width (18 bits) corresponding to the number of lines (individual parts) monitored by the scheduler, and receives a write completion signal received from each line. Sampling is performed at a period of 7 μsec, and these write completion signals are written into the FIFO at the timing shown in FIG. Here, the period 2.7 μsec corresponds to the transmission time of one cell on the highway of 156 Mbps.
As shown in FIG. 135, the output at each bit position of the FIFO is determined as an output permission signal for any buffer at a period of about 700 nsec after the priority order is determined by the priority control circuit (priority control circuit). Is output. Here, the period of about 700 nsec corresponds to the transmission time of one cell on the 600 Mbps highway.
Each individual unit has a single configuration, and SIFCOM has a double configuration. This scheduler multiple control method is adopted for the purpose of reducing the cell loss at the time of system switching as much as possible by matching the cell order in both the active system and the standby system in the duplex part including the ASSW (ATM switch). ing.
6.1.4 Buffer monitoring
The MUX has a capacity of 52 cells (8 bits × 54 octets × 52 cells = 22464 bits) per line (individual part) as a buffer for multiplexing processing of ATM cells on the low speed input highway to the high speed input highway. It has a dual port RAM and uses it as a FIFO.
6.1.5 Write control
Only when the following conditions are met, the input cell is written to the buffer.
(1) The input cell is a valid cell
(2) The buffer is not full
(3) Congestion control is not performed (see 6.1.9)
6.1.6 Write error processing
When the abnormal cells shown in 6.1.6.1 and 6.1.6.2 below are input, the following abnormal write process is executed.
6.1.6.1 When cell length is short
As shown in FIG. 136, when the data length of the input cell is short, the cell is discarded, and the next input cell is written at the address corresponding to the cell in the buffer.
6.1.6.2 When cell length is long
As shown in FIG. 137, when the data length of the input cell is long, the data of the first 54 octets constituting the cell is written to the designated address in the buffer to constitute the cell. The remaining data is ignored.
6.1.7 Read control
Each buffer reads a cell from the buffer only when an output permission signal of “H” is input from the scheduler to the buffer.
6.1.8 Read error processing
As shown in FIG. 138, when each buffer receives an output permission signal from the scheduler to the buffer at a time interval within about 700 nsec (see FIG. 135), the output input at a short time interval. The enable signal is ignored and the cell is read from the buffer by the next output enable signal from the scheduler.
6.1.9 Buffer congestion control
The MUX performs congestion control of each buffer in the MUX based on the pattern of each value of the P bit and the CON bit (see FIG. 121) displayed in the tag area in the header of the ATM cell.
The data for congestion control of the buffer is set by the exchange software as EMSD information using intra-station control communication. This information is notified from the microprocessor in SIFCOM to each buffer in DMUX. In order to perform quality control and priority control when the buffer is congested, it is necessary to set a threshold of 9 levels. FIG. 139 shows the threshold values to be set.
At the time of SIFSH-A hardware reset, the maximum buffer length, which is an initial setting value, is set as the cell discard processing start threshold. When cell discard is started, the number of cells discarded corresponding to the threshold values of Qa, Qb, Qc, and Qd is counted.
Each threshold needs to be set using intra-station control communication so as to satisfy the following conditions. This condition is not checked by hardware.
Q0 ≧ Q1 ≧ Qa ≧ Qa ′> 0, Q0 ≧ Q1 ≧ Qb ≧ Qb ′> 0
Q0 ≧ Q1 ≧ Qc ≧ Qc ′> 0, Q0 ≧ Q1 ≧ Qd ≧ Qd ′> 0
6.2 DMUX
6.2.1 Overview
FIG. 140 shows the DMUX position (hatched part) in SIFSH-A.
The DMUX includes an ATM cell on the high-speed downlink highway from the ASSW or cascade-connected higher-order SIFSH-A, a cell directed to the low-speed downlink highway toward each individual unit in the SIFSH-A, and a signal processing unit in the SIFCOM. Is separated into signaling cells input to This separation is performed based on the tag in the header of each cell.
6.2.2 Function
141 shows the configuration of DMUX, FIG. 142 shows the cell format in the exchange, and FIG. 143 shows the location of header matching bits used in DMUX.
Based on the SIG, UL, TAGC, and COM data in the cell header (hatched portion in FIG. 142), the DMUX moves from a high-speed downlink highway of 622 Mbps to each of up to eight individual units in the shelf. Separate the cell to which it is going and the signaling cell. The DMUX sends the former to the 156 Mbps low-speed downlink highway connected to each individual unit, and the latter is input to the signal processing unit (FIG. 140) in the SIFCOM. In this case, the DMUX has a buffer for 112 cells corresponding to each individual unit, as shown in FIG.
The cell dropper (Cell DRP) corresponding to each individual part in the DMUX shown in FIG. 141 has the pattern of each data of SIG, UL, TAGC, and COM (hatched part in FIG. 142) in the header of the input cell. By determining whether or not it matches the matching pattern (Shelf / Line ID) (see FIG. 143) set in the own device in advance, the cell becomes a low-speed downlink highway of 156 Mbps connected to the own device. Decide whether to drop.
6.2.3 Dynamic tag matching
SIFCOM has a dynamic tag matching function that can set the matching pattern shown in FIG. 143 for DMUX by an instruction from the switch software.
As a hardware default, the tag corresponding to each line number is set autonomously by the hardware. However, when setting the umbilical link between the host exchange and the BRLC (see FIG. 34), the dynamic tag matching described above is used. A function is required.
That is, in SIFSH-A that accommodates the umbilical link set up with BRLC, 9. A redundant configuration called line protection (N + 1 system) described in FIG. In this case, as shown in FIG. 144, DMGC 0 corresponding to the individual unit that accommodates the main line of the umbilical link is sent from the exchange software via the microprocessor in the SIFCOM to the command A by TAGC = “100”. "Is set, and TAGC =" 000 "is set by the command B in the DMUX 4 corresponding to the individual unit accommodating the protection line of the umbilical link. When a failure occurs in the main line, the two lines of TAGC set in DMUX 0 and DMUX 4 are swapped to switch the main line and the protection line.
6.2.4 Buffer monitoring
In each buffer (see FIG. 141) in the DMUX, the number of cells buffered by the buffer (queue length) is monitored to execute the congestion control shown below.
(1) The current queue length is notified to the microprocessor.
When a read request for the number of cells is received from the microprocessor, the cell count is moved to the register and at the same time the count is reset (read reset).
(2) Congestion control is executed by the nine-level threshold shown in FIG.
The data for congestion control of the buffer is set by the exchange software as EMSD information using intra-station control communication. This information is notified from the microprocessor in SIFCOM to each buffer in DMUX.
At the time of SIFSH-A hardware reset, the maximum buffer length, which is an initial setting value, is set as the cell discard processing start threshold.
The relationship between each threshold and the buffering operation in each buffer is shown below.
(1) When the queue length exceeds the threshold value QA, the buffer notifies the microprocessor to that effect, and at the same time notifies the discard controller of the marking cell to a write controller (not shown) in the buffer. The marking cell is a cell in which the P bit and the CON bit (see FIG. 142) displayed in the tag area in the header are set. When priority control and quality control are not specified from the microprocessor, the buffer autonomously starts congestion control.
(2) When the queue length is restored to the threshold value QA ′, the buffer notifies the microprocessor to that effect, and at the same time, notifies the write controller in the buffer that the marking cell is to be discarded. Note that the quality control and the priority control are not canceled, but only the cell discard is stopped.
(3) When the queue length reaches the threshold value Q1, the buffer notifies the microprocessor of the occurrence of a failure, and at the same time notifies the write controller to stop the buffering operation even if the cell input to the buffer is a valid cell. To do.
* Congestion control similar to the above (1), (2), and (3) is executed for the threshold values QB, QC, and QD.
(4) In DMUX, there is no special relationship between priority control and quality control. That is, priority control and quality control are performed independently, and are performed using control bits corresponding to each control.
Each threshold needs to be set using intra-station control communication so as to satisfy the following conditions. This condition is not checked by hardware. When this condition is not satisfied, the buffering operation in DMUX is not guaranteed.
Q0> Q1> QA> QA ′> 0 Q0> Q1> QB> QB ′> 0
Q0> Q1> QC> QC '> 0 Q0> Q1> QD> QD'> 0
6.3 VCC
6.3.1 Location of VCC
VCC (Virtual Channel Controller) is VPI / VCI / TAG (hereinafter referred to as output VPI / VCI, TAG) corresponding to VPI / VCI (hereinafter referred to as input VPI / VCI) assigned to the input ATM cell. Search on the table and give the output VPI / VCI / TAG to the ATM cell.
The VCC mounting position is mounted on the SIFCOM, which is a duplex unit.
VCC is a function required for each line and should be mounted in an individual unit, but it is mounted in the SIFCOM unit for the reason described below.
Now, it is assumed that VCC is mounted on an individual unit having a single configuration. Further, as shown in FIG. 146, the cell transmitted from the subscriber line A (A sub) is received by the subscriber line B (B sub), and the cell transmitted from the subscriber line C (C sub) is It is assumed that it is received by the subscriber line D (D sub).
Under this assumption, as shown in FIG. 146, a cell transmitted from the subscriber line A (A sub) when a failure occurs in the VCC in the individual unit corresponding to the subscriber Y (A sub). Is routed to the subscriber line D (D sub). As a result, the cells concentrate on a specific route in the ASSW, and congestion may occur at the position indicated by the mark ● (FIG. 146) in the ASSW, which may cause a switch failure. In the worst case, a failure in the VCC corresponding to one subscriber line may spread to more than 64 lines.
In this case, monitoring for MC (monitoring cell) on the receiving side can be considered as the failure detection processing. In this process, a monitoring cell (MC1 and MC2 in FIG. 146) is inserted in each subscriber line on the calling side, and a failure is detected by monitoring that cell on each subscriber line on the called side. However, when the above-described switch failure occurs, the monitoring cell MC1 inserted on the failed subscriber line A (A sub) is also on the subscriber line C (C sub) where the failure has not occurred. Both the inserted monitoring cells MC2 are discarded in the ASSW. As a result, normal monitoring cannot be performed, and it becomes difficult to identify the cause of the failure.
In addition, when a switch failure occurs, the SIFCOM and ASSW systems are switched. However, since the failure has occurred in the VCC in the individual unit having a single configuration, the ASSW that newly becomes the active system is switched. However, a switch failure occurs immediately.
On the other hand, when the VCC is mounted on a SIFCOM having a duplicated configuration, the operated SIFCOM system is connected to a VCC that has not failed from the SIFCOM system including the VCC that has failed. The failure can be recovered by switching to the SIFCOM system.
Further, after the system is switched, it is also possible to identify the VCC in which the failure has occurred by using TCG (Test Cell Generator) or the like.
For the reason described above, VCC is mounted on the SIFCOM unit.
6.3.2 Memory capacity for VCC
As shown in FIG. 147, the VCC memory stores two VCC tables in consideration of a future VP (Virtual Pass) service.
Table 1 (Table-1) is a table for searching for an intermediate VPI using an input VPI (VPI assigned to an input cell) as an address. In this embodiment, assuming that no VP service is performed, the input VPI value = the intermediate VPI value.
Table 2 (Table-2) is a table for searching the output VPI / VCI using the intermediate VPI + input VCI (VCI assigned to the input cell) as an address.
6.3.3 Inter-system VCC copy
6.3.3.1 Purpose
The intersystem copy required in the OUS → INS procedure will be described.
6.3.3.2 Opportunities for copying between systems
The inter-system copy is executed in the OUS → INS procedure when one system is in the active state and one system is in the OUS state.
6.33.3 Copy target information
All information set in the VCC table is copy target information. The information is listed below. The numbers in parentheses are the number of bits of each information.
(1) VCC setting valid / invalid designation (1)
(2) CLP (Cell Loss Priority) Copy control (1)
(3) Output route designation tag field (8)
(4) Signaling identification (1)
(5) Upper / lower identification (1)
(6) SIFCOM designation (1)
(7) MUX multicast display (1)
(8) ADS1-SEL identification (1)
(9) ADS1-BLK identification (1)
(10) Quality class (1)
(11) In-device test cell display (1)
(12) Congestion control (1)
(13) Output VPI (8)
(14) Output VCI (16)
(15) Distribution connection (fixed to “0”) (1)
(16) Payload type (3)
(17) Switch IN / OUT display (1)
Although there is a parity bit in the VCC table, it is not copy target information because it is checked during a read operation on the VCC table and is generated during a write operation.
6.3.3.4 INS conversion procedure
When the state transition from the OUS state to the INS state is performed, a “copy start command” is issued by the CC (switching processor) to instruct the copying of the active VCC table to the OUS VCC table. It is executed after all the contents have been copied to the OUS system VCC table.
Also, before issuing the “Copy Start Command”, the “Reset Request Command” is always issued to the OUS SIFCOM by the CC, and the copy process is executed after the contents of the VCC table in the OUS SIFCOM are reset. Is done. Furthermore, the OUS SIFCOM reports “reset completion notification status” to the CC after the reset is completed. By this reset processing, it becomes possible to copy only the VPI / VCI used in the VCC table in the active SIFCOM to the VCC table in the OUS SIFCOM, thereby shortening the copy time.
FIG. 148 shows an arrow diagram of the INS conversion procedure. Hereinafter, it demonstrates along this drawing.
First, when the copy is normally completed, the copy completion status is reported from both SIFCOMs to the CC. If copying does not end normally due to an inter-system communication failure such as a non-response of the partner system SIFCOM, a copy execution disabled status is reported to the CC. As a result, the CC considers that the copy has failed, and resets the OUS SIFCOM again. If the copy execution impossible status is reported from either one of the two SIFCOMs, the OUS SIFCOM is reset again. FIG. 149 shows the status of each system and CC processing.
Normally, the VCC table contents setting / cancellation command (call processing command) is issued independently from the CC to both SIFCOMs. The SIFCOM is configured to be able to accept call processing commands even during VCC copying. However, during a VCC copy, a command is not issued from the CC to the SIFCOMs of both systems, but a command is issued only to the active SIFCOM. Because the “call processing command” arrives faster than the active SIFCOM to the OUS SIFCOM and the VCC table in the OUS SIFCOM is updated to the new content, This is because it is assumed that the contents of the VCC table in the OUS SIFCOM are reset to the old contents by copying the VCC table from the SIFCOM. The prevention of this inconsistent state by hardware leads to a complicated protocol and an increase in hardware scale, so that a “call processing command” is issued only to the active SIFCOM.
Therefore, when the SIFCOM state transitions from the copy state to the operation state, a protocol is required to prevent the specification of the call processing command from the CC to the old OUS SIFCOM due to the command / status difference. . The following is a summary of the protocol.
(1) The active SIFCOM reports the “copy end status” after the copy of the VCC table is completed.
(2) After receiving the status of (1) above, the CC issues a “copy completion notification command” to the active SIFCOM.
(3) The active SIFCOM copies all “call processing commands” received before receiving the command (2) to the other system. All “call processing commands” received after receiving the command in (2) above are executed only for the local system and are not copied to other systems.
(4) Upon receiving a copy end notification from the active SIFCOM, the OUS SIFCOM issues a “copy end status” to the CC. In addition, about said (2)-(4), those temporal contexts are not prescribed | regulated.
(5) After receiving the status of (4) above, the CC issues a “copy completion notification command” to the OUS SIFCOM.
(6) After sending the command of (5) above, the CC issues an “online mode setting command” to the OUS SIFCOM.
(7) If the “call processing command” for the new standby system is held in the queue while the processes (3) to (6) are executed, the CC immediately issues the command. To do.
After the process (7), the CC issues a “call processing command” independently to each of the active and standby SIFCOMs.
6.3.3.5 Copy execution impossibility report
The SIFCOMs of both systems notify the CC of a copy completion report when the copying of the VCC table is normally completed, but notifies the CC of a copy execution impossible report when the copying is not normally completed. This copy execution impossibility report is notified when the following failure occurs in intersystem confounding.
(1) Timeout
・ When there is no copy start request from OUS SIFCOM in response to a copy start request from active SIFCOM
-When there is no copy start request from the active system in response to a copy start request from the OUS system SIFCOM
・ When there is no copy completion notification from the active SIFCOM
(2) Parity error detection
・ When a parity error occurs during transfer
6.3.4 Relationship between VCC and SMDS service
VCC in SIFCOM adds VPI / VCI value added to header part of ATM cell including L2-PDU of SMDS service to payload part input from individual part such as DS3-SMDS interface. From the specified values (for example, VPI = 3F, VCI = 03FF), the PVC (Permanent Virtual Circuit) stretched between the SIFCOM and the SMDS providing the SMDS service (see FIG. 8) is specified and It replaces with the value of VPI / VCI which specifies SNI (Subscriber Network Interface) which the individual part which sent out the ATM cell ends. Therefore, the number of VPI / VCI values corresponding to the number of SNIs connected to the SIFCOM and terminated by the individual unit used for the SMDS service is assigned to the PVC stretched between the SIFCOM and the SBMASH. In addition, SIFCOM adds a tag to the top of the ATM cell so that the ATM cell is autonomously switched within the ATM switch and transferred to SBMSH.
6.4 Signaling processing (EGCLAD)
6.4.1 Overview
FIG. 150 shows the position of the signal processing unit (EGCLAD) in SIFSH-A.
The EGCLAD LSI performs mutual conversion between the frame based on the simple LAP-D and the ATM cell in order to realize intra-station control communication between the SIFSH-A and the BSGC (FIG. 94).
The microprocessor and the EGCLAD LSI perform LAP-D layer 2 frame communication via a dual port SRAM (DPRAM shown in FIG. 150).
6.4.2 Functions of EGCLAD LSI
The EGCLAD LSI has the following functions in order to disassemble and assemble the signaling cell.
6.4.2.1 ATM header check function
The EGCLAD LSI checks the contents of the hatched portion shown in FIG. 151 in the header of the signaling cell transferred from the BSGC via the ASSW (see FIG. 94). Then, the EGCLAD LSI assembles a LAP-D frame based on the cell whose check result is good. The EGCLAD LSI writes the framed data to the dual port SRAM and sets a reception completion flag to notify the microprocessor that a reception frame exists.
The microprocessor reads the received frame from the dual port SRAM using the set flag as an interrupt trigger.
6.4.2.2 ATM header insert function
The microprocessor writes the LAP-D layer 2 frame to the dual port SRAM and notifies the EGCLAD LSI of the completion of writing via the register.
After receiving the write completion notification, the EGCLAD LSI reads the LAP-D layer 2 frame on the dual port SRAM. Then, the EGCLAD LSI converts the frame into a signaling cell by inserting the hatched header portion and trailer portion shown in FIG. 152 into the frame. The EGCLAD LSI sends out this signaling cell in synchronization with a shaping clock supplied from the outside.
7). Test, maintenance
The ATM switch monitoring / testing methods include the following.
(1) Path quality monitoring by MC (monitoring cell)
(2) Test cell continuity test using TCG (test cell generator)
7.1 Monitoring of path quality by MC
As shown in FIG. 153, MC (monitoring cell) is inserted in the input side SINF (Subscriber Interface: individual unit for subscriber). MCs need to be inserted at predetermined cell intervals for each path. Further, the output side SINF needs a function of monitoring MCs inserted at predetermined cell intervals for each output VPI / VCI.
Monitoring using MC is effective only for active systems. This is because all MCs that have passed through the standby ASSW are discarded in the standby output SIFCOM and do not reach the output SINF as indicated by the broken line in FIG.
Therefore, the standby path quality is tested only by TCG.
Also, path quality monitoring using MC is all performed in SINF and not in SIFCOM.
7.2 Continuity test of test cell by TCG
The continuity test by TCG is started with the following test as a trigger.
(1) On Demand test for active devices
・ Specific test of fault location based on command input by maintenance personnel when fault occurs in active system
(2) On Demand test for standby system devices
・ Normality confirmation test using online software before system switching
(3) On Demand test and diagnostic test for OUS equipment
・ Failure of standby system → Specific test of fault location based on command input by maintenance personnel at the time of OUS
・ Diagnostic test
As shown in FIG. 154, normal processing is performed for the user cell and is generated by the TCG for the fault test of the active system device and the normality confirmation test before switching the system to the standby system device. The “cell BY cell folding function” that folds only the cells that have been opened is installed in SINF and SIFCOM.
“Cell BY cell folding function” means folding for each VPI / VCI. Therefore, the exchange software notifies the VPI / VCI value of the cell to be returned to the device having the return function such as SIFCOM or SINF by MSD.
Since the test for the standby system or the OUS system by TCG can be performed only for the duplex unit, the normality of the dotted line portion in FIG. 154 cannot be confirmed. Therefore, the normality of the dotted line portion is monitored by using a hardware monitoring function (parity pilot signal loopback function or the like), and is notified by MSCN information when a failure occurs in that portion.
The OUS system device has a “cell BY cell folding function” as well as the active system and standby system device, but can also activate the “all cell batch folding function”. This function is also activated by MSD information from the switch software.
8). Fault handling
8.1 Fault detection points and notification methods
Regarding failure processing related to SIFSH-A, failure detection / notification methods are shown below for each failure mode.
8.1.1 Failure mode
(1) OBP failure (failure of OBP installed in each package)
(2) Package missing failure
(3) Fuse blow failure
(4) SIFCOM package front connector disconnection failure
(5) Package incorrect insertion failure
(6) Individual unit package failure (Single unit failure)
(7) SIFCOM package failure (redundant part failure)
a) Individual unit interface unit failure
b) Common department failure
(8) Individual unit-SIFCOM interface failure (single / duplex confounding unit failure)
8.1.2 OBP failure
This failure was explained in Part 2, 14.1.2.
8.1.2.1 Individual unit OBP failure
This failure was explained in Part 2, 14.1.3.
8.1.2.2 OBP failure in SIFCOM
As shown in FIG. 155, this failure is detected by monitoring the value of the OBP failure register in the mate SIFCOM for the failure monitoring target SIFCOM.
The output of the LED output terminal of the OBP is in an open state when it is normal and is grounded when it is abnormal. Therefore, a fault value is set in the OBP fault register when the output of this LED terminal is in the ground state.
Since the SIFCOM is composed of four packages, and the OBP is mounted on each package, the signal lines connecting the LED output terminals of all these OBPs are connected to the mate SIFCOM.
8.1.3 Package missing failure
8.1.3.1 Individual part package missing
This failure was explained in Part 2, 14.1.4.
8.1.3.2 SIFCOM package missing
As shown in FIG. 156, this failure is detected by detecting the voltage release state of the monitoring signal line in the mate SIFCOM with respect to the SIFCOM of the failure monitoring target system.
8.1.3.3 Power package missing
As shown in FIG. 157, this failure is detected by monitoring the state of the loop signal line in the mate SIFCOM for the failure monitoring target SIFCOM.
8.1.4 Fuse blow failure
8.1.4.1 Individual unit fuse blow failure
This failure was explained in Part 2, 14.1.5.
8.1.4.2 SIFCOM fuse blow failure
As shown in FIG. 158, this failure is detected by monitoring the state of the signal line connected to the SIFCOM fuse in the mate SIFCOM with respect to the SIFCOM of the failure monitoring target system.
When this failure is detected, the SIFCOM package missing failure described in 8.1.3.2 is also detected at the same time. However, the detection of the fuse blown failure is prioritized by the firmware in SIFCOM, and the switching software has a fuse. Only the occurrence of a disconnect failure is notified.
8.1.5 SIFCOM package front connector disconnection failure
8.1.5.1 50-core coaxial flat cable failure
(1) ASSW-> upper shelf-> lower shelf
As a disconnection failure of the downstream 50-core coaxial flat cable connected to the ASSW, a disconnection of a 78 Mbps clock and a cell frame pulse (CFP) is detected by the configuration shown in FIG.
The detected fault is notified to the exchange software via the mate SIFCOM for the fault monitoring target SIFCOM.
Since the 78 Mbps clock and CFP from the ASSW are also distributed to the lower shelf, these faults are detected at the same time as the upper shelf, and are also detected at the lower shelf, and from the lower mate SIFCOM to the switch software. Be notified.
(2) Lower shelf → Upper shelf → ASSW
As shown in FIG. 160, the same detection means as in FIG. 159 for (1) above is provided in both the upper shelf and the lower shelf. However, as shown in FIG. 160, the detection output of the lower shelf is masked. The clock loss failure detected in the upper shelf is notified from the SIFCOM of the own system (monitored system) to the switch software.
8.1.5.2 50-core TD bus cable failure
With this cable, a cell write notification signal and a cell output permission signal (see 6.1.3, etc.) are transmitted from the upper shelf to the lower shelf. As shown in FIG. 161, this cable failure is detected by grounding an empty pin in the cable in the upper shelf and monitoring the state of the pin in the lower shelf.
8.1.6 Package insertion error
This failure was explained in Part 2, 14.1.6.
8.1.7 Individual unit package failure
This obstacle was explained in Part 2, 14.1.7.
8.1.8 SIFCOM package failure
Failures in SIFCOM are roughly classified into the following two types.
(1) Individual unit interface unit failure
(2) Common department failure
FIG. 162 shows a component where a failure occurs, and FIG. 163 shows a failure point, a detection logic / detection location, a failure notification method, and a detection cycle.
9. Line protection (N + 1 method)
9.1 Overview of N + 1 protection method
BRCL (Broadband Remote Line Concentrator: see FIG. 34) or BRSU (Broadband Remote Line Switching Unit) and subscriber path switching control system when a transmission path failure occurs between the host exchange N + 1 protection method is adopted.
In this embodiment, two routes of in-band control communication (In-Band Signaling) for controlling BRLC and the like from the host exchange are prepared in advance, and the two routes are accommodated in different transmission paths. As a result, it is possible to continue the control from the host exchange to the BRLC even when a failure occurs in one transmission line.
Further, in this embodiment, as shown in FIG. 164, when the host exchange and the BRLC are connected by N umbilical lines, even if a failure occurs in any of these N lines, The line can be switched to a protection line (P line).
9.2 Line switching sequence
All fault detection of the umbilical line is performed by an individual unit (OC3C or DS-3, see FIG. 94).
The detected line failure is notified to the SIFCOM from the individual unit as EMSCN information, and is notified from the SIFCOM to the exchange software via the BSGC.
This EMSCN notification is a failure representative notification, and the failure detailed information is read based on a command request from the exchange software to the individual unit.
The individual unit notifies the switch software of detailed failure information as a response to this command.
FIG. 165 shows a line switching sequence in the line protection processing.
9.3 VCC setting for protection line
A VCC table having exactly the same contents as the VCC tables corresponding to the N main lines is set in advance as a protection line, and when a failure occurs in any of the main lines, it can be immediately switched to the protection line.
Therefore, since the main line and the protection line have the same hardware scale VCC table, the VPI / VCI that can be assigned to the umbilical line needs to satisfy the following restrictions.
(1) Each VPI / VCI set for N main lines must be unique.
(2) The type of VPI / VCI set for N main lines is 2¹⁶Do not exceed.
(3) Issuing a VCC setting command to the main line and issuing a VCC setting command to the protection line must be performed simultaneously.
Note that the above-described limitation is a limitation on both the host-side SIFSH and the BRLC-side RMXSH.
9.4 Switching to protection line
This function is described in 6.2.3.
9.5 Switching command
Both SIFCOM and RMXCOM can adopt a cascade connection configuration. In this case, the upper shelf and the lower shelf are controlled by independent microprocessors. Therefore, assuming that the main line and the protection line are accommodated across the upper shelf and the lower shelf, the effect of the command for switching from the main line to the protection line is effective depending on whether or not cascade connection is performed. In order not to be different, the command format shown in FIG. 166 is adopted.
As shown in FIG. 166, this command has information on only the identification number (Unit No.) and tag value (TAGC) of the unit that changes the tag value. That is, a tag value switching command is issued to each switching source and switching destination (protection line).
[0008]
<Part 4>
Part 4 describes the details of the ATM switch ASSWSH (ATM subscriber switch shelf).
1. Overview
1.1 Outline of functions
The ATM SWSH shown in FIG. 8, which is an ATM switch, is composed of an ASSWSH-A having a 4 × 4 ATM switching function on one surface and a CLKSH-A having a timing signal generating function for each of the upstream and downstream directions. Is done.
ASSWSH-A has the ability to switch cells on four input ATM highways, each having a transmission rate of 622 Mbps, to any one of four output ATM highways, each having a transmission rate of 622 Mbps. This switching is performed based on the routing information written in the tag area in the ATM cell.
2. Device configuration
2.1 Device configuration
FIG. 167 shows the internal configuration of ASSWSH-A.
In FIG. 167, SWMDX (HMX03A) is an interface to SIFSH, SBMSH, or BSGCSH (see FIG. 8).
SWMX (HSR00A) is a switch matrix portion.
SCLK (HTG02A) supplies the timing signal generated by CLKSH-A (HTG00A) to SWMDX (HMX03A), SWMX (HSR00A), or SWCNT (HSR01A).
SWCNT (HSR01A) is connected to a system bus (not shown) via INFA (Interface type A), and SWMDX (HMX03A), SWMX (HSR00A), or control between SCLK (HTG02A) and CC (switch processor) Relay data communication.
3. interface
3.1 Call path system
FIG. 168 shows a connection configuration of a speech path system.
The communication path signal is connected to SWMDX using a 50-core flat coaxial cable.
The signal on the 622 Mbps ATM highway (HW) consists of 8-bit parallel data (with a transmission rate of 72 Mbps per bit), a parity signal for the data, a 78 MHz clock, a cell frame pulse indicating the beginning of the cell, It consists of a cell enable signal indicating the validity / invalidity of the cell. All of these signals have an interface using balanced transmission having an ECL (Emitter-Coupled Logic) circuit configuration. The JSOUxN signal indicating the presence / absence of a cable connection has an interface using unbalanced transmission having a circuit configuration of TTL (Transistor Transistor Logic).
Parity is odd parity for 8-bit parallel data and does not include enable. Also, the parity of only valid cells is checked at the input part of the ATM switch, and the parity is given only to valid cells at the output part of the ATM switch. The data content of the invalid cell information field (payload) is not guaranteed.
FIG. 169 shows the signal timing at the interface between SWMDX and the 622 Mbps ATM highway shown in FIG. 168 or 167. FIG. 170 shows a cell format in the interface.
3.2 Control system
As shown in FIG. 167, ASSWSH-A and CLKSH-A are connected to a system bus (not shown) via SWCNT (Switch Controller) and INFA (Interface type A). Controlled by.
SWCNT (Switch Controller) (see FIG. 167) has an inter-system confounding interface with both the active and standby INFAs. Each block in SWCNT and ASSWSH-A is connected by a processor data bus and an address bus.
As a control for each block, failure monitoring is mainly used. In this case, there are two types of failure results: those notified by MSCN to CC via INF and those notified by event to CC.
FIG. 171 shows an interface between INFA and ASSWSH-A.
SWCNT has not only an interface to both systems of INFA but also an interface to SWCNT of the other system. FIG. 172 shows an interface between the own SWCNT and the other SWCNT.
As the control system function of ASSWSH-A, there is an active / standby control function for each terminal device in addition to the control function in the switch module. As shown in FIG. 167 and FIG. 168, SWCNT has 32 output units corresponding to 32 outputs 622 Mbps highway on both sides of SWMX (side0, side: left and right positions of SWMX) via SWMDX. From here, the system selection signal and its strobe signal are transmitted at the timing shown in FIG. 173 via the SWTIF not shown in FIG. Since the system selection signal is not a signal for indicating the active system / standby system, it is output as a signal having the same polarity in both systems. Each terminal device selects an active system device in the system based on the system selection logic shown in FIG. 174 regarding the system selection signal.
3.3 Clock system
Each device in the ASSWSH-A operates with a 155.52 MHz clock generated by the SCLK shown in FIG. 167 based on the 10.368 MHz clock received from the CLKSH-A.
ASSWSH-A and CLKSH-A, each consisting of two systems, have inter-system confounding, and which system clock is used within ASSWSH-A is autonomously selected within ASSWSH-A. The Further, in the ASSWSH-A, when the disconnection of the clock of one system CLKSH-A is detected and the system is the master system, the system is autonomously switched.
As a clock system in the ASSWSH-A, a 155.52 MHz clock and one cell frame pulse are passed to each of the SWMDX and SWMX blocks, and used for buffer reading in each block.
3.4 Interface between blocks in ASSWSH-A
The interface between each block in ASHSH-A is shown below.
175 and 176 show external interfaces related to SWMX shown in FIG.
FIG. 177 and FIG. 178 show an external interface related to SWMDX shown in FIG.
FIG. 179 and FIG. 180 show the external interface related to SWCNT shown in FIG.
4). Advanced features
FIG. 181 shows the detailed functions of each block constituting the ASSWSH-A.
FIG. 182 shows each block constituting the SWMDX shown in FIG. 167, and FIG. 183 shows the function of each block.
FIG. 184 shows each block constituting the SWMX shown in FIG. 167, and FIG. 185 shows the function of each block.
FIG. 186 shows each block constituting the SWCNT shown in FIG. 167, and FIG. 187 shows the function of each block.
FIG. 188 shows each block constituting the SWTIF (not specifically shown in FIG. 167, etc.), and FIG. 189 shows the function of each block.
FIG. 190 shows each block constituting the SCLK shown in FIG. 167, and FIG. 191 shows the function of each block.
5). Traffic control
5.1 Cell discard class
In the present embodiment, in order to provide the Assured service and the Non-assured service, the cell discard class shown in FIG. 192 is defined in the exchange system.
In FIG. 192, CLP and P correspond to the CLP bit and P bit in the header of the ATM cell, respectively. In the system, the CLP bit is used for quality control of the Assured service, and the P bit is used for the Assured service and Non- Used to distinguish the assist service.
In ASSWSH-A, only control for distinguishing the Assured service and the Non-assured service is performed, and therefore only the P bit is used for the control. Cells with non-assured service are discarded during congestion
5.2 Congestion control
The control function of the cell discard class shown in FIG. 192 is provided in the SWMX and the 2.4 Gbps / 622 Mbps DMUX section in the SWMDX in the ASSWSH-A. As congestion control, a threshold value (Xp) is set for the cell buffer in the LSI, and when the queue length in the buffer exceeds the threshold value (Xp), a cell with the P bit set to 1 is discarded. When the queue length falls below the threshold (Xp), the cell discard described above is stopped.
5.2.1 SWMX congestion control
As shown in FIG. 184, SWMX is composed of SWCNT LSI and ATMSW LSI. The SWCNT LSI manages the queue length in the ATMSW LSI, and the SWCNT LSI outputs a discard instruction to the ATMSW LSI when the queue length exceeds a threshold value.
The buffer threshold is set by the CC using the SO command in the initial setting procedure. In this case, at the initial setting of the firmware, the default value Xp = A8 (H) is set as the above-described threshold value. Since a side can be specified as a parameter of the SO command, it is possible to set independent threshold values on both sides of SWMX (side0, side: SWMX left and right positions in FIG. 168).
5.2.2 Congestion control within SWMDX
The 2.4 Gbps / 622 Mbps DMUX unit in SWMDX is provided in the ADMUX LSI shown in FIG. Then, congestion control is performed by setting a threshold for this SLI.
As in the case of SWMDX, the buffer threshold is set by the CC using the SO command in the initial setting procedure. In this case, at the initial setting of the firmware, the default value Xp = 71 (H) is set as the threshold value. The same threshold value (threshold value specified by the SO command) is set to SWMDX in the same ASSWSH-A regardless of the side.
5.2.3 Cell discard
Cell discard may occur in ASSWSH-A due to congestion, congestion control, or failure. At this time, the occurrence of cell discard is notified to the CC, but the notification process is different between SWMX and SWMDX. In the following, notification processing of cell discard occurrence in each of SWMX and SWMDX is shown.
In SWMX, cell discard is considered a failure. At the time of notification of the occurrence of cell discard, the “22 SW fault” in the MSCN is set, and the SRM (Self Rooting Module) input highway in which cell discard has occurred is displayed in the detailed fault data. For failure data, see 7. Will be described in detail.
In SWMDX, cell discard is not considered a failure. Since the 622 Mbps / 2.4 Gbps MUX part in SWMDX is STM, no discard occurs, and the discard point is specified in the 2.4 Gbps / 622 Mbps DMUX part. The number of cell discards every 15 minutes in this part is counted by the traffic measurement process shown in 5.3. The count value is read by the CC to recognize the occurrence of cell discard.
5.3 Traffic measurement processing
In ASSWSH-A, the number of cells shown below in the 2.4 Gbps / 622 Mbps DMUX section is counted as a function similar to the performance monitor for network state management.
(1) Number of passing cells for each 622 Mbps highway (P = 0)
(2) Number of passing cells for each 622 Mbps highway (P = 1)
(3) Number of discarded cells for each 622 Mbps highway (P = 0)
(4) Number of discarded cells for each 622 Mbps highway (P = 1)
Each parameter described above is collected every 15 minutes, triggered by a notification from the CC every 15 minutes.
FIG. 193 is a block diagram of a traffic measurement circuit.
The number of cells is counted based on the outputs L, V, and H shown in FIG. 193 from the ADMUX LSI (FIG. 182) 1, and the values are held in the external RAMs 4 and 5.
The traffic is counted at a cycle of about 25 μsec by the 8-bit counters 2 and 3 for each highway. The count value is stored in a specific address of the RAM 4 or 5 via the selector (SEL) 8 and the adder (ADD) 9. In the next cycle, the count value read from the RAM 4 or 5 via the selector (SEL) 6 or 7 and the next count value read from the counter 2 or 3 via the selector (SEL) 8 Are added by an adder (ADD) 9 and stored again at the specific address. Each time the TG 10 receives a notification every 15 minutes from the CC, the TG 10 outputs a switching instruction to the selectors (SEL) 6 to 8 and switches the RAM in which the count value is written to the RAM 4 or 5. As a result, the count value for 15 minutes immediately before the notification is held in the RAM 4 or 5 in which the count value is not written. The next 15-minute count is performed using the RAM 4 or 5 in which the count value is newly written.
After the notification from the CC every 15 minutes, the count values are read from the RAM 4 or 5 in which the count values are not written by the firmware. Each read count value is held in the firmware until the count value is requested by the SO command from the CC.
FIG. 194 shows an operation timing chart of the traffic measurement circuit shown in FIG. The signals A to E shown in FIG. 194 correspond to the signals A to E shown in FIG.
6). Firmware function
ASSWSH-A has firmware in SWCNT as an in-switch control function and an INFA interface function.
The firmware functions and the interface between them and hardware are shown below.
6.1 INFA interface
The interface between ASSWSH-A and INFA has a prescribed format on the data bus (SBO to SB77).
There are the following types of information transfer based on this format.
(1) CC access (IN command)
(2) CC access (OUT command)
(3) DMA access (read)
(4) DMA access (write)
FIG. 195 shows a timing chart ((a) diagram) and address / data format ((b) diagram) of CC access (IN instruction).
FIG. 196 shows a timing chart ((a) diagram) and address / data format ((b) diagram) of CC access (OUT instruction).
FIG. 197 shows a timing chart ((a) diagram) and an address / data format ((b) diagram) of DMA access (read).
FIG. 198 shows a timing chart ((a) diagram) and an address / data format ((b) diagram) of DMA access (write).
Also, the orders received in ASSWSH-A are classified into the orders shown in FIG. 199 according to the value of the lower 4 bits of the fourth word of the address. The processing in ASSWSH-A at the time of receiving each order is shown below.

6.2 In-device hardware interface
The interface between the firmware and each block in ASSWSH-A is performed by an order and response in a specific format on the data bus from SWCNT.
6.3 Failure handling
6.3.1 Fault detection
The main function of the firmware in SWCNT is collection of fault information in ASSWSH-A and notification of the fault information to the host device (CC).
FIG. 200 shows a failure detection procedure when notification is performed by MSCN. FIG. 201 shows a failure detection procedure when the status is notified autonomously.
When a failure occurs in any block in the ASSWSH-A, the block interrupts the firmware in the SWCNT and uses the response shown in 6.2 to indicate the content of the failure in the firmware. To the wearer.
The interrupt handler (INTO handler) creates fault notification data (message box: MSG BOX) for notifying the fault content to the fault processing task and wakes up the fault processing task.
The failure handling task updates the detailed failure data based on the contents of the message box, and if the content is a failure in the MSCN, it also updates the MSCN table.
The above-described processing is realized by the following processing modules (1) to (3).

Each time a failure is notified from each block, the failure counter (see FIG. 231 described later) is updated by the alarm interrupt handler of (1) above. When the failure is a fixed failure, the failure counter is incremented every time the failure is notified. When the failure is an intermittent failure, the failure counter is not incremented or the increment rate is small. Accordingly, in the periodic start task of (2) above, by determining the value of the failure counter, it is determined whether the failure notified from each block is an intermittent failure or a fixed failure.
6.3.2 Message box
FIG. 202 shows a basic format of a message box processed by the failure processing task.
(1) The contents of the message box having the format shown in FIG. 202 when the disconnection of the one-system clock is notified from SCLK is as follows.
Line address: OxFF
Control field: Ox06
MSCN setting bit: Ox00
Additional information: Ox02 / Ox04 (0 system / 1 system)
Obstacle content: Ox00004000
Message box address: 19BBA (H)
(2) The contents of the message box having the format shown in FIG. 202 when a normal failure other than one-system disconnection is notified from SWMX, SWMDX, SCLK, etc. are as follows.
Line address: OxFF
Control field: Ox03
MSCN setting bit: Depends on the content of failure (writes to existing value with OR)
Additional information: Ox00
Failure content: According to the failure content (write to existing value with OR)
Message box address: 19BBA (H)
Further, FIG. 203 shows failure content write data in a message box having the format shown in FIG. 202 in the normal failure shown in (2) above. In FIG. 203, the display “in” or “between” is a display indicating whether the failure is in the package or between the packages. This identification is performed based on the failure contents of each device notified using the format shown in 6.2.
6.4 Self-diagnosis
When the firmware in the SWCNT receives a self-diagnosis setting command from the CC (exchange processor), it diagnoses each fault monitoring function according to the order.
The firmware issues the following order from the order group shown in 6.2 and diagnoses the result.
(1) SWMX forced alarm highway parity error
(2) SWMX forced alarm clock disconnection
(3) SWMX forced alarm FIFO parity error
(4) SWMX Forced alarm buffer FULL
(5) SWMX forced alarm highway parity error
(6) SWMX forced alarm clock disconnection
(7) SWMX forced alarm hardware error
The self-diagnosis is effective when the state of ASSWSH-A is blocked, and is a command illegal result in other cases. Further, when the firmware receives the self-diagnosis setting command, the firmware shifts the state of ASSWSH-A from the closed state to the self-diagnosis state.
For self-diagnostic procedures, see 7. Will be described in the next section.
7). Maintenance operation
7.1 Software-hardware interface
The maintenance operation procedure of ASSWSH-A will be described including the interface between the exchange software and the hardware of ASSWSH-A.
The interface between CC and ASSWSH-A is performed via INFA (see FIG. 167). The exchange software executed by the CC basically controls the ASSWSH-A by transmitting / receiving commands and transmitting / receiving statuses. The interface between ASSWSH-A and INFA is 6. This is realized by the firmware described in (1).
7.2 Operation processing
7.2.1 State transition
ASSWSH-A has the following states.
(1) During initial setting A state where the reset signal is received and the internal firmware of the device is being initialized.
(2) Closed State after notification of completion of reset, where initialization command can be executed.
(3) In operation A state in which an online setting command has been received and the original function is being executed.
(4) During failure A device failure has occurred and it cannot be used.
(5) During self-diagnosis Initial setting is completed and self-diagnosis is performed.
7.2.2 HMX03A designated installation
The HMX03A (SWMDX) (see FIG. 167) provided in the ASSWSH-A and having the MUX function can be mounted on each side of the both sides of the HSR00A (SWMX) up to a maximum of four and a total of eight on both sides. . Since the HMX03A is mounted as specified, the ASSWSH-A can be functioned only by mounting the HMX03A for the number of highways used according to the station conditions.
However, since the firmware in ASSWSH-A always expects an answer (response) from each package when accessing each package, if there is an HMX03A slot that is not mounted, the firmware It is necessary to control the package with awareness.
Based on the following procedure, the firmware executes in-device control that recognizes the designated HMX03A installation.
(1) When ASSWSH-A is in the initial setting state, the firmware sends an individual reset order toward each HMX03A slot and waits for an answer.
A slot that has returned an answer recognizes that HMX03A is installed, and a slot that has not received an answer recognizes that HMX03A is not installed.
The firmware executes all subsequent processing only for the slot whose implementation is recognized.
(2) After the in-device initial setting is completed, the state of ASSWSH-A shifts to an operating state in which system initial setting is performed from the upper level. At this time, the firmware receives the mounting state of HMX03A displayed by the station data held by the exchange software, and compares the state with the mounting state recognized by the firmware in the process (1).
(3) In the comparison process of (2) above, if it is recognized by the firmware that HMX03A is not installed and there is a slot that is indicated by the station data as having HMX03A installed, the firmware Recognizes that a failure has occurred for that slot. In this case, the firmware sets the MSCN 22nd bit “failure in SW” and displays the slot in the detailed failure data.
(4) In the comparison processing of (2) above, if it is recognized by the firmware that HMX03A is installed, and there is a slot that is indicated by the station data that HMX03A is not installed, the firmware Recognizes that no failure has occurred for that slot. Subsequent control in this case is performed based on station information.
7.3 Failure handling
ASSWSH-A has the following fault monitoring specifications.
(1) A redundant configuration is adopted as a redundant configuration (one shelf in one system).
(2) Various faults are detected, and the system is switched based on the results (control by switch software).
(3) For fault monitoring, intermittent faults / fixed faults are determined, and the determination result is notified to the CC. As a determination method, when a failure is detected three times continuously in a period of 0.1 to 1 second, it is determined as a fixed failure, and the intermittent failure in other cases is not notified to the CC.
(4) There are two types of failure notification methods: MSCN and event.
(5) When a failure is notified, an alarm LED mounted on a power supply package (not shown) is turned on by control from the exchange software.
[0009]
<Part 5>
Part 5 describes the subscriber message handler (SBMH) in detail.
1. Overview
1.1 Overview
SBMESH (Subscriber Message Handler Shelf) is a device for exchanging data of SMDS subscribers. This exchange is performed while considering the message format, but in actuality, the exchange is performed in units of cells. In terms of protocol, SIP (SNI interface Protocol) Level 2 (AAL-SAR) and Level 3 (AAL-CS, CL), which are protocols of SMDS subscribers, are terminated. In addition, although there is a place shown as SBMASH-A in the figure, the same thing is shown.
1.1.1 Positioning in the system
FIG. 204 shows the positioning of SBMASH in the system. This figure is centered on SBMASH (and GWMESH described later in Part 6) in the overall configuration shown in FIG. 8 of Part 1 of this embodiment.
Up to 4 SBMES can be connected for each highway connected to the ASSW. A group of SBMESHs connected to such a single highway is referred to as SBMH (Subscriber Message Handler) as shown in FIG.
In the figure, an actual SMDS terminal is connected to the end of the SNI (Subscriber Network Interface). Further, another SS (Switching System) is connected to the end of the ISSI (Inter Switching System Interface). The other LATA SS is connected to the end of the ICI (Inter Carrier Interface).
SBMESH (SBMH) can be broadly divided into S and R parts. Data input to the system from the SNI is processed by the S part of the SBMASH (SBMH), and the data processed by the R part of the SBMASH (SBMH) is output from the system to the SNI. Note that connection with GWMESH (GWMH) will be described in Part 6.
1.1.2 Outline of SMDS data processing
FIG. 205 is a diagram for explaining a route of SMDS data between SNI and SNI, which is processed in the following procedure.
(1) Data input from the SNI to the ASSW (UP) via the SIFSH etc. is transferred to the SBMH (S) by the fixed path or semi-fixed path in the ASSW (UP). Here, VPI / VCI stored in the header part of the cell indicates routing from the SNI to the SBMSH.
{Circle around (2)} SBMESH analyzes the destination address (DA) stored in the data, searches for the route to the SBMH (R) that accommodates the destination SNI, and sends it to the ASSW (UP).
(3) The data is input to SBMH (R) that accommodates the destination SNI via ASSW (UP), LLP, and ASSW (DOWN).
(4) SBMH (R) refers to the destination address (DA) in the received data, fetches only data to the SNI in which it is accommodated (filtering), searches for the route to the destination SNI, The data is sent to ASSW (DOWN). The SBMH (R) and the destination SNI are connected by a fixed path or a semi-fixed path.
Fig. 206 shows the transfer of SMDS data from SNI to ISSI or ICI. Fig. 207 shows the transfer of SMDS data from ISSI or ICI to SNI. Fig. 208 shows the transfer of SMDS data from ISSI or ICI to ISSI or ICI. It is a figure explaining a route | root, and is each transferred by the path | route shown by the thick line of each figure.
As described above, in the case of data transfer between SNI and SNI, processing is performed only by SBMH, but in the case of data transfer between other SSs and SSs of other LATA, SBMH and GWMH. This process is performed. The actual routing control, the relationship between each route and VPI / VCI, etc. will be described in detail later.
1.2 System configuration
FIG. 209 is a block diagram of SBMESH.
As shown in the figure, SBMES can be broadly divided into an MH-COM unit that performs an interface with ASSW and an LP unit that performs actual switching processing.
The MH-COM unit includes SDMX, RDMX, SMUX, and RMUX. The initials S 1 and R 2 of MUX and DMX correspond to SBMH (S) and SBMH (R) shown in FIG. 204, respectively. Then, for example, the SDMX multiplexes data from the SBMESH connected downstream of the SBMESH among the SBMESHs connected in a plurality based on the output of the ASSW. The DMX takes the data output from the ASSW into its own SBMASH, and the MUX outputs the data from its own SBMASH to the ASSW.
Although not shown in the figure, in addition to the above configuration, a LAP (Link Access Procedure) termination unit and a VCC (VCI Converter) are included. This VCC is set by LAP. Also, the MH-COM unit has a check function, and information detected there is interfaced with software via LAP or BSGC (Broadband Signaling Controller) described later in Part 7.
The LP unit includes SMLP, RMLP, and LP-COM. The initial letters S and R of SMLP and RMLP respectively correspond to SBMH (S) and SBMH (R) as described above, and both perform data switching. LP-COM is a part that controls SMLP and RMLP, and interfaces with software via INF (Interface). The station data, subscriber data, information detected by each check function in the LP section, billing information, etc. are interfaced with software via INF.
As described above, a maximum of four SBMSHs can be connected to each ASSW highway. The data exchanged by these SBMSHs is demultiplexed and multiplexed by SDMX, RDMX, SMUX, and RMUX. On the other hand, the connection between the LP unit and the INF is a 1: 1 connection. For example, when four SBMSHs are connected to each other, four discharge paths for the INF are required.
1.3 Redundant configuration
As shown in FIG. 210, both the MH-COM unit and the LP unit have a duplex configuration (# 0 system, # 1 system).
The MH-COM unit is a duplexed master / slave configuration that is difficult to connect to the ASSW, and the LP unit is a duplexed master / slave configuration that is independent of the master / slave configuration. The master system (e.g., # 0) and slave system (e.g., # 1) of the LP section basically have the same function, and an actual switching operation is also performed in the slave system. However, in that case, the charging information by the switch in the slave system is not notified to the software.
Between the duplexed MH-COM part and LP part, that is, between MH-COM part # 0 and LP part # 1, and between MH-COM part # 1 and LP part # 0 Inter-system confounding exists, but no inter-system confounding exists between LP part # 0 and INF # 1 or between LP part # 1 and INF # 0.
Data from the RDMX of the MH-COM unit # 0 and the data from the RDMX of the MH-COM unit # 1 are input to the RMLP of the LP unit # 0. A selector (not shown) existing in the input unit in the RMLP selects data from the MH-COM unit that is the master system. Similarly, the data from the SMLP of the LP unit # 0 and the data from the SMLP of the LP unit # 1 are input to the SMUX of the MH-COM unit. A selector (not shown) present in the SMUX input unit selects data from the LP unit which is a master system.
2. Processing method
2.1 Message handler (MH) network configuration
An outgoing message from the SNI is transferred from the SNI to a predetermined SMLP in the SBMH via a DT (Digital Terminal) or the like, and an incoming message to the SNI is transferred from a predetermined RMLP in the SBMH to the SNI. These transfers are performed via the ASSW, using a path composed of PVC (Permanent Virtual Circuit or Permanent Virtual Channel). Here, since each SMLP and RMLP accommodate a plurality of SNIs, the transfer destination is identified by the VCI.
As shown in FIG. 211, a full mesh connection is established between each MH-MH (including GWMH). This connection is PVC over ASSW. However, since messages from a plurality of SMLPs (originating SBMH, GWMH) are input to each RMLP (incoming SBMH, GWMH), the identification is performed by the VCI that designates each PVC.
The bandwidth (average, peak) of each PVC is set to, for example, 2.1M for DS1-SNI and 38.88M for DS3-SNI between SNI and MH. Moreover, between each MH-MH, although it sets at the time of system setting according to the number of MH, you may make it a system maintenance person etc. set arbitrarily.
Outgoing messages to the ISSI or ICI are routes from the SMIP in the GWMH containing the ISSI or ICI to the ISSI or ICI, and outgoing messages from the ISSI or ICI contain the ISSI or ICI Each route to RMIP in GWMH is connected by PVC via ASSW. However, since SMIS and RMIP in each GWMH accommodate a plurality of ISSI or ICI, the identification is performed by the VCI that designates each PVC.
2.2 Routing method
The routing process is first performed in the SMLP shown in FIG. That is, the data transmitted from the subscriber terminal is input to the SBMH via the PVC. Then, in the SMLP in the SBMH, the destination address DA of the transfer data is identified, and the MH in which the destination subscriber terminal is accommodated is recognized from the DA. Then, a VCI is uniquely assigned to the MH, and the data is output to the ASSW. (The VCI at the SNI is a specific fixed value indicating that the transfer data is SMDS data. However, in actuality, the VCC between the SBMH and the RMLP of the MH in which the destination subscriber terminal is accommodated. Is converted to VCI indicating the PVC to the MH at the VCC)
On the other hand, RMLP also identifies the SNI of the destination subscriber terminal based on the DA. Then, in the VCC provided between the RMLP and the SNI, a VCI that designates the SNI is allocated. Thus, routing control in SMLP and RMLP is basically performed based on the destination address DA.
The destination address DA is a concept defined in message units (L3-PDU units), that is, layer 3, but actual switching is performed in cell units. The control method will be described below.
Decomposition / assembly of user information in layers 2 and 3 will be described with reference to FIG. In the user information transmitted from the subscriber terminal, the destination address DA is written in the header portion of the layer 3. In the layer 2 AAL / SAR, when the data is converted into a cell of 53 bytes (actually, 53 bytes including the header and trailer for L2-PDU) which is a data transfer unit, the layer 3 message is BOM ( It is decomposed into “Beginning of Message”, COM (Continuation of Message), and EOM (End of Message). Further, when the message is small and the information can be stored in one cell, the message is one kind of cell SSM (Single Segment Message).
FIG. 213 shows the data structure of the layer 2 AAL / SAR. As shown in the figure, the destination address DA specified in the layer 3 message is stored in the payload of the BOM (or SSM) in the layer 2 AAT / SAR. The cell types BOM, COM, EOM, and SSM are stored in the sixth byte as the segment type ST. The MID (Message Identifier) is an identifier uniquely assigned to each message (or each SNI).
When the SBMH receives the BOM or SSM, the SBMH analyzes the DA stored in the payload and determines the output VCI from the DA. Then, the VCI in the header part is rewritten to the determined output VCI. Further, the MID that is not used for the output VCI is searched, and the MID (input MID) stored in the input cell is rewritten to the searched MID (output MID). Further, in the case of BOM, the correspondence relationship between the input VCI / MID and the output VCI / MID is stored in the routing memory for subsequent COM and EOM.
When the SBMH receives COM or EOM, the SBMH searches the routing memory using the input VCI / MID of the cell as a key, reads the output VCI / MID, and writes it in a predetermined position of the cell. FIG. 214 shows a table summarizing the determination method for the output VCI / MID.
Next, individual routing will be described.
(A) Routing from originating SNI to originating SBMH
The VCI of the cell output from the originating SNI is a specific fixed value as described above, but is preset for the originating SNI in the VCC provided in the SIFSH between the originating SNI and the originating SBMH. It is converted to VCI that has been changed. Then, tag information is given to the cell so that the cell is transferred to the SBMSH in which the originating SNI is accommodated. In the originating SBMH, distribution to a predetermined SMLP is performed in accordance with the assigned tag.
Thus, in routing from the originating SNI to the originating SBMH, cells are transferred via the route determined by the VCI, that is, a preset PVC. The routing is an example in which the originating SNI is accommodated in a DS3-DT card.
(B) Routing from originating SBMASH (SBMH) to terminating SBMH
In the originating SBMASH, the destination SBMH is determined from the DA stored in the input cell in the case of BOM or SSM, and from the input VCI / MID of the cell in the case of COM or EOM. Then, in the originating SBMASH, a VCI / MID for PVC set in advance between the originating SBMASH and the destination SBMH is given to the cell. In addition, the cell is assigned a tag that allows the cell to be transferred to the destination SBMH. In the destination SBMH, in the case of BOM or SSM, the output VCI / MID is taken out based on the input VCI / MID of the input cell to the destination SBMH in the case of COM or EOM, and routed to a predetermined RMLP. Output as information.
(C) Routing from destination SBMISH to destination SNI
In the destination SBMSH, in the RMLP, the destination SNI is determined based on the DA in the case of BOM or SSM, and based on the input VCI / MID of the input cell to the destination SBMH in the case of COM or EOM. Then, the RMLP gives a VCI / MID for PVC that is set in advance between the destination SBMISH and the destination SNI to the cell. In addition, the cell is assigned a tag that allows the cell to be forwarded to the destination SNI. The routing is an example when the destination SNI is accommodated in a DS3-DT card.
FIG. 215 shows a summary of the above routing processing.
2.3 VPI / VCI and MID allocation method
2.3.1 VPI / VCI allocation method
As a rule, VPI / VCI assigns the same value on the same PVC regardless of the data transfer direction.
(1) Allocation method between SNI and SBMH
VPI / VCI on SNI and B-UNI are fixed values.
VPI / VCI of the cell from the subscriber to ASSW on SNI
(A) MSB 8 bit is optional
(B) The next 20 bits are “fffff (h)”.
Cell VPI / VCI going from ASSW to subscriber on SNI
"00fffff (h)"
VPI / VCI of the cell for SMDS going from subscriber to ASSW on B-UNI
(A) MSB 4 bit is optional (GFC field)
(B) The next 24 bits are “00000f (h)”.
VDS / VCI of the cell for SMDS going from ASSW to subscriber on B-UNI
“000000f (h)”
As shown in FIG. 216, VCI / VCI between ASSW and SBMesh is assigned to each SNI uniquely so that SNI can be identified in SMLP.
The VPI / VCI allocation method between the SNI and SBMH described above is shown in FIGS. As an example, VPI / VCI allocation in “From SNI to SMLP (upstream)” shown in the middle of FIG. 217 will be described.
As shown in the figure, on the SNI, a fixed value “xxfffff (h)” is given to the header portion of the cell. When the DT (for example, the DS3-ESDS interface described in Part 2) receives a cell having the fixed value “xxfffff (h)” from the SNI, the value is set to “03f03ff (h)” in hardware. Convert. Further, in SIF-COM, the VPI / VCI is converted to “03f0307 (h)”. Here, “07” represented by the lower bits is a value corresponding to the SNI number # 7. Then, a cell to which “03f03ff (h)” is assigned as VPI / VCI is transferred to SBMH.
In SBMH, when the cell is received, it can be recognized from the VPI / VCI that the cell is SMDS data output from SNI # 7.
(2) Allocation method between MHs (between MHs in a station)
Between SMLP and SMLP output VCC VC
VPI uses “03f (h)”, and VCI uses “0300 to 03ff (h)”.
Set the number to identify the MH on the receiving side in the lower 8 bits of VCI
Between SMLP output VCC and VCC of receiving ASSW
VPI / VCI during this period is not specified here.
Between VCC and RMLP, SMIP of receiving ASSW
VPI uses “03f (h)”, and VCI uses “0300 to 03ff (h)”.
A number for identifying the MH on the transmission side is set in the VCI lower 8 bits.
FIG. 219 shows a table summarizing the VPI / VCI allocation method between the MHs. FIG. 220 shows an example of VPI / VCI allocation between the MHs.
As shown in FIG. 220, in the case of transfer from SBMH # 4 to SBMH # 3, "03f0303 (h)" is assigned as VPI / VCI, and the lower 8 bits indicate SBMH # 3 which is the receiving side MH. ing. When the SIF-COM connected to the SBMH # 3 is input to the cell via the switch (AISW) or the like, the VPI / VCI of the cell is converted to “03f0304 (h)”, and the lower 8 The bit indicates SBMH # 4 whose transmitting side is MH. In this way, the MH on the transmission / reception side can be recognized by the VPI / VCI.
2.3.2 MID allocation method
(1) Between SNI and SBMH
The method of assigning the MID of the cell transferred from the SNI to the SBMH depends on the configuration of the connected subscriber terminal. Therefore, the SMLP is configured to receive all patterns of MID. The MID can take 16 types of values for each SNI at the same time. The MID of the cell transferred from the SBMH to the SNI is “000 to 1ff (h)”.
(2) Between MH
In SMLP, the number of MIDs of cells transmitted to a destination MH is 256 per VCI (ie, per each destination MH). As described above, in the destination MH, the source MH is identified using the VCI of the reception cell. Here, a plurality of SMLPs belonging to the same source MH (for example, when one SBMH has a connected configuration based on a plurality of SBMSHs, each SBMSH has a SMLP) uses the same MID. Then, the SMLP cannot be specified in the destination MH. Therefore, the range of MID assigned to each SMLP belonging to the same source MH is defined as shown in FIG. SMLP # 0 in the same figure means SMLP provided in the most upstream SBMASH among the SBMES connected in a maximum of 4 units, and in the following order, # 1, # 2, # 3 and downstream Head.
2.4 Group address
When the destination address DA is a group address, the message transferred by the DA is copied and transferred at the source SBMH to all destination SBMHs and all source GWMHs in the station. In the destination SBMH, the RMLP accommodating the SNI belonging to the received group address takes in the message. The RMLP recognizes the number of SNIs belonging to the group address, performs copying for the number of SNIs, and forwards the copied message to each SNI. FIG. 222 shows data distribution using group addresses.
2.5 Multiplexing process
Each of the SMLP and RMLP can accommodate a plurality of SNIs. Therefore, each SNI can be identified for each cell. Since SMLP and RMLP handle a plurality of L3-PDUs at the same time, VPI / VCI and MID are used to identify the L3-PDU to which each cell belongs. FIG. 223 shows a table summarizing information used to identify the SNI transmitted / received by each cell and the L3-PDU to which each cell belongs.
2.6 Functional outline
FIG. 224 is a functional block diagram of SBMASH. A description of each block shown in FIG. In FIG. 224, PWCB division is not shown for easy viewing of the drawing.
3. SMLP
3.1 Process overview
The SMLP unit performs a SIP L2 & SIPL3 protocol performance check on a cell that has been DMUXed and input by the MH-COM unit. Also, the destination address DA (destination address) in the cell is analyzed, and the cell is transmitted to the SBMH accommodating the corresponding SNI (subscriber) and the GWMH accommodating the corresponding ISSI and ICI. Further, it has a function of converting the SIP L3 format into the ISSI L3 format (half Encapsulation).
3.2 Configuration
The overall configuration of the SMLP unit is shown in FIG.
The SMLP unit includes four PWCBs (Printed Wiring Circuit Boards) HMH03A to HMH06A. HMH03A and HMH04A mainly perform protocol / performance check. The cells determined to be errors in the check are displayed in various ways in the error flag transferred in parallel with the cell data, and finally discarded at the output unit of the HMH06A. The HMH05A mainly performs routing processing that is DA analysis / destination MH determination processing. The HMH06A mainly performs PVC bandwidth limitation processing between SMLP and RMLP. FIG. 226 to FIG. 228 show the functional outline of each block and the relationship between the error cell and the maintenance cell.
(1) Error cell
The error cell is a cell in which the master error flag (EF1 MS) is NG (ON) and needs to be discarded. In the SMLP unit, a memory is used for various purposes. In the case of an error cell, write access to the memory is skipped.
(2) CRC-10 error cell
CRC-10 error indicates that there is an error in the SIP-L2 data.
When there is an error in the data, if the protocol / performance check is performed using the incorrect data, another error may occur due to the error. Also, since L3-PDU (or SIP-L3 message) is distinguished from other L3-PDUs by MID, if the MID value is incorrect, an error occurred in a certain SIP-L3 message May be considered an error for any SIP-L3 message. For this reason, when a CRC-10 error is detected, subsequent protocol performance check is not performed.
(3) LP test cell (diagnosis)
In the diagnosis of SBMSH, a test cell is transmitted from the HLP02A, sent back to the HLP02A through each processing unit in the SMLP unit, and a test for checking an error flag is performed.
This diagnosis is performed when the SMLP unit is in the OUS state (out-of-service state). The subscriber data for the test corresponding to each SNI is set in a table used for actual data transfer, and does not have a test table. For this reason, LP test cells for which an error flag is not raised are transferred to the MUX of the MH-COM unit without being discarded. However, during this diagnosis, the SMLP unit is not in the master state (in the OUS state). Therefore, the test cell is discarded by the selector at the input of the MUX.
(4) PVC test
(1) PVC test between SBMESH and MH
In this test, first, the HLP02A (HLP02A is a PWCB in the LP-COM unit described later) of the SBMESS sends a test cell to the SMLP unit. The SMLP unit sends the test cell to the RMLP unit of the transfer destination MH through the ASSW. The RMLP unit sends the test cell to the HLP02A in the MH and checks the normality of the cell. In this way, a PVC test between the SBMSH and the transfer destination MH is performed. The test cell is transmitted from the HLP02A with a specific VCI value.
In the SMLP unit, if the test cell identification bit in the VCI (this bit will be described later, “O (O) bit” or “bit-7”) is “1”, the test cell is the test cell. And process corresponding to the test. Since this test is performed in the INS state (in-service state), the protocol performance check is not performed so as not to affect the normal message.
(2) SNI-SBMESH PVC test
In this test, HLP02A sends a test cell to the RMLP unit. The test cell is folded at the SNI (in this embodiment, SIFSH) and input to the SMLP unit. Each checker in the SMLP unit performs the same processing as the normal cell for this test cell. The routing unit discriminates the test cell based on the DA, and in the case of the test cell, sends it to the HLP02A as VCI = “FF (h)”. This test is performed with the SNI under test blocked.
3.3 Correspondence between each function block and error flag
229 to 232 show an error flag (EF) operated for each functional block and conditions under which each functional block operates. How to read the table shown in FIG.
The vertical axis shows functional blocks
The horizontal axis shows the error flag EF (EF1, EF2) and the state of the PVC test between MESH.
Each item is divided into an upper level and a lower level, and the upper level indicates an EF that becomes NG by checking the functional block. In the case of NG, the EF described as ‘ON’ is controlled. On the other hand, the lower part shows a condition for whether the function block is operated (checked in the case of the checker) or whether the check result is reflected in the EF.
FIGS. 233 to 237 show the correspondence between the error flag (EF) and the error name (name in TR) and the position of the EF in the cell.
3.4 Processing of each block
In the drawings in this chapter, a process with “self” displayed indicates a hardware autonomous read / write memory.
(1) Confounding selection S
The active system data is selected based on the act information (SWACTA: home system SW ACT = 'L', mate system SW ACT = 'H') set by the HLP02A. The HLP02A performs ACT control of the switch section, that is, control such as “hold old ACT”. In addition, since the data from the home and mate switches are not aligned with each other (there is no timing between them), the phase of each cell from the home and mate switches is once written to the buffer. Read together.
When the active SW is switched, the data selector is actually switched. Timing is performed at cell breaks. The timing is shown in FIG.
Since a TCG cell (test cell generator cell) for performing an ATM layer switching test is input to the SMLP mixed with normal data, the TCG cell must be invalidated. The TCG cell is identified using the “O bit” in the 14th bit of the tag area. In this block, a cell whose enable is valid and whose “O bit” is “1” is also processed to make the enable invalid. If the enable is disabled, the parity is also corrected. FIG. 239 shows the cell format. In the figure, the “O bit” is shaded.
(2) Test cell multiplexing S
The test cell multiplexing unit multiplexes the test cells from the HLP02A at the timing of the line empty cell. From HLP02A, it is transmitted at an arbitrary timing when it is desired to transmit a test cell. In this block, when the line side is in an empty cell state (when enable (ENB) = H), a test cell is multiplexed and transmitted, and a result (TSOK) indicating “test cell multiplexing OK?” Is sent to HLP02A. To be notified. If it is the timing at which the line side is taking up a valid cell, the signal is set to the NG side. When a valid cell is not received as a normal test cell, TSOK is set to the NG side.
Also, when the LP unit (LP-COM, SMLP, RMLP) performs self-diagnosis (the OUS state during diagnosis), all the cells in the line system are masked to the invalid side, and only the test cells from HLP02A It becomes the structure which multiplexes. The LP unit self-diagnosis is designated by the MSD in the HMH03A. The above relationships are collectively shown in FIG.
(3) CRC-10 check S
Check for errors by dividing the cell payload by CRC. When the CRC polynomial is other than 0, EFCC is set to “L”. (L2 Payload CRC Violation)
A cell whose test bit in the 02nd word of the cell is “1” (PVC test cell between MESH) is a processing target, and is masked by error editing I S. EFIRM is set to “L” in the sense that the L2 header is NG. The above relationship is shown in the table of FIG.
(4) PL length check S
The effective payload length of the cell (each segment type) is checked.
Under the conditions shown in FIG. 242, EFPL is set to “L”. (L2 Payload Length Error) A cell whose test bit in the 02nd word of the cell is “1” (Inter-MESH PVC test cell) is not subject to processing. In the case of this PVC test cell between MESH, the check is performed, but the result is masked by the error editing IS. EFIRM is set to “L” in the sense that the L2 header is NG.
(5) MID value check S
When an error occurs in BOM, EOM, or SSM, EFIM of E2 is set to “L”. Also, when an error occurs in COM, E1 KEFIM is set to “L”. (BOM / SSM / with Invalid MID Error)
A cell whose test bit in the 02nd word of the cell is “1” (PVC test cell between MESH) is not subject to processing, and is masked by the error editing I S. EFIRM is set to “L” in the sense that the L2 header is NG. Error conditions in the above test are shown in FIG.
(6) MID check S
In BOM, whether or not VCI / MID is No Active is checked, and in COM and EOM, whether or not VCI / MID is Active is checked.
-When BOM arrives, VCI / MID is read from memory as an address (key).
{Circle around (1)} If used (｀ 1 '), an error flag (EFMA of EF2) is set (MID Current Active), and since the error is a previous message, the master flag (EFMS) is not set.
(2) If it is non-used (｀ 0 '), it is OK.
(3) Write “used” (｀ 1 ′) to the memory.
・ When COM arrives, VCI / MID is read from memory as an address.
(1) If non-used (｀ 0 '), an error flag (EFI EFMA) is set.
(2) If used (｀ 1 '), OK.
(3) Write non-used (｀ 0 ') in the case of (1) above, and used (メ モ リ 1') in the memory in the case of (2) above.
・ When EOM arrives, VCI / MID is read from memory as an address.
(1) If it is non-used (｀ 0 '), an error flag (EFMA of EF2) is set (EOM with Unprepared Mid).
(2) If used (｀ 1 '), OK.
(3) Write non-used (｀ 0 ') to the memory.
・ SSM is not subject to processing
1. Test bit of the 02nd word of the cell is “1” (PVC test cell between MESH)
2. CRC-10 check, PL length check, MID value check error.
3. Line cell ENB is DSB (invalid).
Any one of the cells 1, 2, 3 does not access the memory. In addition, the error flag of the cell corresponding to 1 is set to the OK side. FIG. 244 shows the relationship of the MID check.
(7) SN check S
The SN (sequence number) is initialized by BON and SSM, and the order of the SN is checked by COM and EOM.
• When the BOM and SSM arrive, read the memory using the VCI / MID as the address (key).
(1) An error flag (EFSN) is not set even if the own SN and the read value do not match.
(2) The value of self SN + 1 is written to the memory using VCI / MID as an address.
• When COM or EOM arrives, the memory is read using VCI / MID as an address.
(1) If the own SN and the read value match, an error flag (EFSN) is not set as OK.
(2) If the own SN and the read value do not match, NG is set and an error flag (EFSN) is set.
(3) The value of self SN + 1 is written to the memory using VCI / MID as an address.
1. Test bit of the 02nd word of the cell is “1” (PVC test cell between MESH)
2. MID is No Active.
3. Line cell ENB is DSB (invalid).
-A cell corresponding to any one of 1, 2, 3 does not access the memory.
Even if EFRM is NG (CRC-10 check, PL length check, MID value check error), the memory is not accessed.
-The error flag (EF2MA, EF1MA) of the cell corresponding to the above 1 is masked by the error editing IS.
A summary of the SN checks is shown in FIG.
(8) Address format check S
Check the format of the SA and DA addresses in the SIP header.
An error occurs when the address type 4 bits in the SA and DA address fields satisfy the conditions shown in FIG. Also, if the test bit in the 02nd word of the cell is “1” (PVC test cell between MESH), it is not subject to processing and is masked with error editing IS.
(9) DA Check S
Flip self-wrapping cells.
・ When BOM and SSM arrive, input DA to CAM as address.
1. When a match was n’t possible
"0" in the 15th bit of the cell's 02nd word base (requires route search in the routing processing unit)
2. When a match is made
If the match address is equal to the SNI ID, an error flag (EFSA) is set.
・ COM and EOM are not subject to check.
• If the test bit of the 02nd word of the cell is “1” (PVC test cell between MESH), it is not subject to processing, so it is masked with error editing IS.
However, the group address is not checked, but the CAM cannot match.
FIG. 247 shows a summary of the DA check.
(10) BA size check S
It is checked whether the BA size of SIP L3 (L3-PDU) is correct.
When an error occurs, EFBA is set to “L”. However, if the test bit in the 02nd word of the cell is “1” (PVC test cell between MESH), it is not subject to processing, so it is masked by error editing IS. FIG. 248 shows the error condition of the BA size check.
(11) Ingress flow check S
For each SNI DS3 class, the access class is divided into five stages to check whether the speed limit is observed.
A fixed number of octets for each class is incremented from a fixed-capacity leeky packet (9192 oct) for each subscriber, and a check is made as to whether BAsize is acceptable for the leeky packet when BOM and SSM arrive.
・ Increment a certain number of octets from the leaky packet for each SNI every 32 cell frames (SNI is from # 0 to # 31) (increment processing for one subscriber)
In one cell frame, after incrementing one SNI, it is determined whether or not the BAsize is acceptable for the SNI for the arrival BOM.
• For access class words “0” and “5” (“0” is DS1, “5” is DS3 full use), the increment flow check is not required, but increment processing is performed by setting the number of increment octets to all1.
The firmware sets the increment octet number and buffer capacity (9192: constant value) for each SNI.
As actual processing,
(1) Increment processing (per subscriber cell processing for each cell frame)
Using the SNI ID (SNI number) as an address (key), the increment octet number is read from the increment octet number memory.
Using the SNI ID as an address, the buffer capacity is read from the leaky packet memory, and the read value and the decrement octet number are added.
If the added value is larger than 9192, the buffer capacity is set to 9192 and written to the leaky packet memory. On the other hand, if the added value is 9192 or less, the added value is written to the leaky packet memory.
(2) When receiving BOM and SSM, data is read from the leaky packet memory using SNI ID as an address, and (BAsize: 32) is subtracted from the read value.
If the subtraction value is larger than 0, the subtraction value is written to the leaky packet memory as the buffer capacity. On the other hand, if the subtraction value is 0 or less, the buffer capacity read from the leaky packet memory is written to the memory as it is (a value not to be subtracted) to set EF2AC.
1. COM and EOM are not subject to processing.
2. The test bit in the 02nd word of the cell is “1” (PVC test cell between MESH).
3. When EFIRM is “L” (CRC error, PL length error, MID value error), BAsize check does not process errors.
4). The line cell ENB is DSB (invalid).
Any one of the cells 1, 2, 3, and 4 does not access the memory. Further, the error flag (EF2AC) of the cell corresponding to the above 2 is masked by the error editing IS.
A diagram for explaining the ingress flow rate check is shown in FIG.
(12) Error editing IS
The error checked by each checker is given to each position of the error flag.
If the error flag EF2 is set, the EFMS flag of EF1 is set. However, EFMS cannot be established even if an error occurs in EF2MA.
ST (segment type: 2 bits) and MID (message identifier: 10 bits) are copied to the 00th word of the cell. The incoming VCI (SNI number (SNI ID) is indicated by its lower 8 bits) is copied to the 01st word of the cell.
The error flag of the cell whose test bit in the 02nd word of the cell is “1” (PVC test cell between MESH) is masked.
(13) Check the number of simultaneous inputs S
For each SNI, limit the number of messages that can be accepted simultaneously. If the number of arrival messages exceeds the limit (1 or 16), the arrival messages are discarded.
Regarding the distinction of limit number (1/16), at the time of initial setting, “0” or “1” (“0”: limit number = 1, “1”: limit number = 16) is stored in the simultaneous input limit number memory. Set up.
・ Process on arrival of BOM
(1) When the number of received messages for SNI ≠ 16 (or ≠ 1) (normal operation)
The RMID is read from the RMID management table using the next read counter + SNI ID as an address (key). (RMID, which will be described later, is a value obtained from a combination of an MID and an SNI number, and is a value uniquely assigned to each SID and each MID on the SNI)
Using this RMID as an address, VCI + MID is written to the RMID conversion CAM.
This RMID is written to the 03rd word (LSB 10 bits) of the cell.
The number of received messages (16 to 0) is incremented (+1).
When the limit number is 16 (determined by the simultaneous input limit number memory), the next read counter (0 to 15) is incremented (+1).
(2) When the number of received messages for SNI = 16 (or 1), an error flag (E2EM, EIMS) is set.
・ Processing upon arrival of SSMS
(1) When the number of received messages for SNI ≠ 16 or ≠ 1) (normal operation)
The RMID is read from the RMID management table using the next read counter + SNI ID as an address.
This RMID is written to the RMID management table using the next write counter + SNI ID as an address.
This RMID is written to the 03rd word (LSB 10 bits) of the cell.
When the limit number is 16 (determined by the simultaneous input limit number memory), the next read counter (0 to 15) and the next write counter are incremented (+1).
(2) When the number of received messages for SNI = 16 (or 1), an error flag (E2EM, E1ES) is set.
・ When COM arrives, RMID conversion CAM is used to match using VCI / MID as a match address.
▲ 1 ▼ At match
With the match address as the RMID, this RMID is written in the third word (LSB 10 bits) of the cell.
▲ 2 ▼ When there was no match
Set an error flag (E1RM, E1MS).
When EOM arrives, RMID conversion CAM is used to match using VCI / MID as a match address.
▲ 1 ▼ At match
Let the match address be RMID.
This RMID is written in the third word (LSB 10 bits) of the cell.
This RMID is written to the RMID management table using the next write counter + SNI ID as an address.
Decrement (-1) the number of received messages (16 to 0).
When the limit number is 16, the next write counter (0 to 15) is incremented (+1).
▲ 2 ▼ When there was no match
Set an error flag (E1RM, E1MS).
Whether the time-out cell (EOM) has been transmitted can be determined by checking whether the master (MS) error giving memory (1 bit) of the error discard processing unit is 1. If a time-out cell has been transmitted, the error discard processing unit makes this EOM cell an invalid cell.
Inter-MESH PVC test cell (test bit is 1) does not process. The error cell (EF1MS is 1) performs processing.
FIG. 250 is a diagram illustrating the simultaneous input number check.
(14) MRI timeout S
The time from BOM reception to EOM reception is monitored to determine the MRI timeout.
Find the MRI timeout message by entering the time into the CAM for each cell arrival (including empty cells).
1. For each cell frame, a match is taken at MRI time CAM using used (0) + 1 + current time as match data. (Process for each cell frame)
I. When matching
(1) In the case of an empty cell, a time-out cell (see note 1 below) is generated, and all 1 is written to the RMID conversion CAM and the MRI time CAM.
{Circle over (2)} When the cell is not an empty cell (BOM, COM, EOM, SSM), used (0) + 1 + all 1 is written to the MRI time CAM using the match address as an address.
II. When unmatched, do nothing.
2. After the processing for each cell frame, the following processing for each cell is performed.
・ When empty cell
I. When matched by MRI time CAM in processing for each cell frame
Same as 1- (1) above.
II. When the MRI time CAM is unmatched in the process for each cell frame, a match is obtained at the MRI time CAM using used (0) + 0 + all 1 as match data.
{Circle around (1)} When a match occurs, a time-out cell (see Note 1) is generated, and all 1 is written to the RMID conversion CAM and MAI time CAM as the match address.
(2) No processing is performed when unmatched.
Note 1: Generate EOM cell (writes incoming VCI and incoming MID) with error flag (E2MT) set as timeout cell. The incoming VCI and incoming MID read VCI + MID from the RMID conversion CAM using the RMID which is a match address as an address.
At this time, the following processing is performed in the “simultaneous input number check S processing” described in (13) above. That is, the next write counter + SNI ID (VCI) is used as an address, and the RMID that is the match address is written to the RMID management table. Then, the number of received messages (16 to 0) for this SNI ID is decremented (−1). When the limit number is 16, the next write counter (0 to 15) for this SNI ID is incremented (+1).
・ When receiving BOM
Using (0) +1+ [timeout time (current time + T) is written to the MRI Time CAM using the RMID as an address. (For example, T = 2.7 μs / cell x 64k (16 bits) ≈ 177 ms) ・ When receiving EOM
(1) When the RMID conversion CAM described in the above (13) is matched, all 1 is written to the RMID conversion CAM and the MRI Time CAM using the RMID as an address.
(2) When the RMID conversion CAM described in (13) above does not match, there is no processing as an MRI timeout.
・ COM / SSM does not process MRI timeout S.
-The inter-MESH PVC test cell (test bit is 1) is not processed.
-The error cell (EFIMS is 1) is processed.
The figure explaining the above-mentioned MRI timeout process is shown. FIG. 251 is a diagram illustrating calculation of MRI Time, FIG. 252 is a diagram illustrating RMID conversion CAM and read / write data to MRI CAM, and FIG. 253 is a diagram illustrating timing of each cell. It is. FIG. 254 is a flowchart showing the simultaneous input number limit RMID acquisition / MRI timeout process.
Here, the simultaneous input check S, the MRI timeout S, (and RMID acquisition) will be supplementarily described.
RMID
First, considering the necessary processing capacity in SMLP, the maximum number of SNIs (subscribers) in 1 SMLP is 32, and the maximum number of simultaneous input of L3-PDUs in 1 SNI is 16. Therefore, in one SMLP, a maximum of 512 L3-PDUs exist simultaneously (32 SNI × 16 L3 PDU = 512).
The RMID is a management number that is uniquely assigned to the 512 L3-PDUs in the SMLP, and is generated from the VCI and MID. By using this RMID, the addresses of various tables can be degenerated from 32 VCI × 1024 MID = 32 kilobits to 512 bits of RMID, and the table capacity can be saved. The degeneration is shown in FIG.
The RMID is acquired (set in the RMID conversion table) at the following times.
・ Reception of normal BOM
-Normal SSM reception (In the case of SSM, even if RMID is acquired, it is not set in the RMID conversion table)
The RMID is released (the RMID conversion table is cleared) at the following times.
・ When receiving normal EOM
MRI T. O. During EOM transmission (EOM transmission associated with MRI timeout)
When normal SSM is received (in the case of SSM, it is not set in the RMID conversion table, so release processing is not necessary).
・ When RMID was acquired when receiving BOM, COM, EOM with error (MS ON but RM OFF)
In COM / EOM, RMID that has already been acquired is read from the RMID conversion table based on VCI + MID (using the ADMCAM match function), and RMID is assigned.
RMID acquisition unit, simultaneous input restriction, MRI T. O. FIG. 256 shows processing of normal cells and abnormal cells in setting / cancellation.
1) Input MID is undefined
RM is EF1RM. When this RM is ON at the time of input, it indicates that NG is detected by the following check.
CRC-10
PL length
MID check
If the result of the check is NG, the MID value may not be correct, so the RMID acquisition unit (including simultaneous input restriction and MRI timeout check) does not perform any processing.
In the block shown below, read / write to the memory is performed using RMID as an address. In the RMID acquisition unit, when the RM is ON and the RMID is not acquired, there is a possibility that the input MID is transmitted as the RMID and the data written with the normal RMID as the address is destroyed. In order to prevent this, when the RMID is not acquired (including grant), the RMID value is set to ‘11 1111 1111 ’, and an unused address in the memory is accessed.
Error discard part S
Routing information S
GA copy S
VC-SH send OK S
Also, the same problem as described above occurs in the blocks shown below. In these cases, processing is not performed when RM is ON. Originally, when the RMID value is '11 11111111 ', it should be dealt with by accessing an unused address in the memory. There is no problem even if RM is used, but it may be unified to either one for consistency.
BAsize match, BEtag match, Length check
Acquisition MID acquisition
Other
If BOM is RM ON, and COM and EOM of the same L3-PDU are RM OFF, the input MID of BOM may be incorrect, so COM EOM is the same processing as when BOM is not present.
If EOM is RM ON, this input MID may be incorrect, so RMID, MRI T. O. Is not released or cleared. Therefore, an RMI timeout occurs. 2) In case of master error NG (RM is OFF)
When the input message is a master error NG (EF1MS ON), in any case of BOM / COM / EOM / SSM, it is checked whether the RMID has been acquired with the input VCI + MID as in the message indicating OK.
If it has been acquired, the acquired RMID (RMID CAM match address) is assigned as the RMID. Since the MS is ON, it is necessary to stop the processing of this L3-PDU, so the RMID is released and the MRI T.D. O. Also clear.
On the other hand, if not acquired, '11 1111 1111 'is set as the RMID, and EF1RM is turned ON.
3) In case of OK
In the case of an OK message, in either case of BOM / COM / EOM / SSM, it is first checked whether an RMID has been acquired.
If already acquired
Perform processing for each message.
(1) In case of BOM: RMID is assigned and MRI T. O. To reset.
(2) For COM: Assign RMID. (Normal state)
(3) In the case of EOM: After giving RMID, release it immediately, O. Is cleared (normal state)
(4) In the case of SSM: After granting RMID, release it immediately. O. To clear.
If not acquired
(1) In case of BOM: Obtain RMID. O. Set. (Normal state)
(2) COM: Set RMID to '11 1111 1111 'and turn on MS and RM.
(3) For EOM: Set RMID to '11 1111 1111 'and turn on MS and RM.
(4) SSM: Release immediately after acquiring RMID. (Normal state).
4) Simultaneous input restriction NG
This block checks the simultaneous input restriction.
Set by the firmware in the simultaneous input restriction table when receiving BOM / SSM. The simultaneous input limit number (when the limit number is 1 = 0 and 16 is set in the table is 1) and BOM has been received, but EOM has not been received (MRI T.O. has not occurred) The number of L3-PDUs (the number of received messages) is compared. If it is already the same as the simultaneous input limit number, the error flags MS and EM are turned ON. '11 1111 1111 'is set as the RMID at this time. Also, RMID acquisition, RMI T. O. Do not set.
The reception number is counted up only when BOM and RMID are newly acquired.
The reception countdown is performed at the following times.
When successfully completed with EOM
When timeout EOM is sent
When BOM / COM / EOM RM is OFF, MS is ON and RMID has been acquired
5) MRI timeout check
Perform MRI timeout check in this block.
The MRI timeout is monitored for each cell regardless of whether the reception cell is valid or invalid. If it has timed out, the corresponding RMID is used as an address and the MRI T.30. O. Set the timeout pattern in the table.
In the case of an invalid cell, MRI T.M. O. The table is checked for the presence of a time-out pattern. If there is a time-out pattern, the VCI + MID read from the RMID conversion table and the RMID are set to T.264. O. It is sent to EOM (timeout EOM). At this time, the error flag turns on MS and MT. T.A. O. After EOM transmission, release of RMID, MRI T. O. Clear.
MRI T.M. O. The time-out time of the table is set when BOM is set and RMID is set regardless of whether it is new or acquired.
MRI T.M. O. The table timeout time is cleared at the following times.
When successfully completed with EOM
T.A. O. When sending EOM
When BOM / COM / EOM is RM OFF, MS ON and RMID has been acquired
6) Handling of PVC (between MESH and MH)
In the case of a PVC test cell between MESH and MH, RMID acquisition, simultaneous input restriction, MRI T. O. No processing is performed. Both the RMID area and the error flag output the data of the input cell as it is.
(15) HEL check S
It is checked whether Header Extension Length is set to 3. If the value is other than 3, EFHE is set to “L”.
If the test bit in the 02nd word of the cell is “1” (PVC test cell between MESH), it is not subject to processing.
(16) HE format check S
Check whether the first 3 octets (first element) of Header Extension are set to 3 (element length), 0 (element type), and 1 (element value), respectively. Set to “L”.
In the second element of the header extension (the next 3 octets), if the element type of the second octet = 1, the element length of the first octet is checked, and if it is a value other than 4, 6, 8, Set EFCS to “L”.
The cell whose test bit in the 02nd word of the cell is “1” (PVC test cell between MESH) is not subject to processing.
FIG. 257 shows a table summarizing the HE format check.
(17) SA Check S
It is checked whether the SA stored in the input cell is the SA registered in the transmission SNI.
・ When BOM and SSM arrive, input SA into CAM.
If no match is found, an error flag (EFSA) is set.
When a match is obtained, an error flag (EFSA) is set if the match address is different from the SNI ID.
When a match is taken, nothing is processed if the match is equal to the SNI ID.
・ COM and EOM are not checked.
-The cell whose test bit in the 02nd word of the cell is “1” (PVC test cell between MESH) is not subject to processing.
FIG. 258 shows a table summarizing the SA checks.
(18) DA screening S
Restrict outgoing calls to the destination SNI.
・ Processing on arrival of BOM and SSM
(1) From AT (address type), it is determined whether it is an individual address (IA) or a group address (GA), and the attribute for AT (IA or GA) is read from the SC attribute memory.
(2) Use DA screening CAM as a match data for DA.
Referring to FIG. 259 showing the SC attribute and the match status, if an error occurs, the error flag (EFDA) is set to “L”.
・ COM and EOM are not subject to processing
• The cell whose test bit in the 02nd word of the cell is “1” (Mesh PVC test cell) is not subject to processing.
(19) BEtag Match S
The SIP tag (L3-PDU) header and trailer stored in the trailer are checked for coincidence.
When the BETag of the SIP L3-PDU stored in the payload part of the BOM is stored and the EOM is received, the stored BEtag is compared with the BEtag stored in the EOM. Set EFBE to “L”.
The cell whose test bit in the 02nd word of the cell is “1” (PVC test cell between MESH) is not subject to processing.
FIG. 260 shows a table summarizing the above BEtag matches.
(20) BAsize match check S
A match is checked between the BAsize stored in the header part of the SIP (L3-PDU) and the length value stored in the trailer.
The BAsize stored in the payload part of the BOM is stored, and when the EOM is received, the stored BAsize is compared with the length value stored in the EOM. To do.
The cell whose test bit in the 02nd word of the cell is “1” (PVC test cell between MESH) is not subject to processing.
FIG. 261 shows a table summarizing the BAsize match check.
(21) Information length check S
A check is made for a match between the information size of the BAsize and the actually received L3-PDU.
・ Processing on arrival of BOM
The required number of cells and the information length (PL length) included in the last cell (EOM) are calculated from BAsize. As the calculation method, “BAsize ÷ 40 oct = quotient + remainder” is calculated, and the quotient = cell count number, remainder + 40 oct = PL length of EOM.
The calculation result is written in the cell count memory and the PL length memory using RMID as an address (key).
When COM arrives, the value is read from the cell count memory using RMID as an address.
(1) When the read value is 0, an error flag (EFIL) is set.
(2) When the read value is not 0, the read value is incremented and written to the cell count memory.
• When EOM arrives, the value is read from the cell count memory using RMID as an address.
(1) When the read value is not 0, an error flag (EFIL) is set.
(2) When the read value is 0, read from the PL length memory using RMID as an address.
The read value and the actual payload length of EOM are compared, and if they are different values, an error flag (EFIL) is set.
-The cell whose test bit in the 02nd word of the cell is “1” (PVC test cell between MESH) is not subject to processing.
FIG. 262 shows a table summarizing the information length check.
(22) Error editing II S
The error checked by each checker is given to each position of the error flag.
If the error flag E2 is set, the EFMS flag is set.
(23) Errored L3-PDU Control & Encapsulation S
(1) Errored L3-PDU control
In this block, the following two processes are performed.
(1) Discard error message in L3-PDU units
When a master error (EFMS) ON BOM or COM is received, COM and EOM of the same SNI / MID value received thereafter are set to ON in this block even if they are normal L2-PDUs. To do. FIG. 263 is a diagram illustrating error message discarding in units of L3-PDUs.
(2) Discard message received after MRI timeout EOM (pseudo EOM reception)
In the case of MRI timeout, a pseudo EOM is generated and transmitted in the MRI timeout part of the HMH04A. In the blocks after the MRI timeout part, L3-PDU termination processing is performed based on this pseudo EOM. In addition, the following processing is performed in this block for cells received after pseudo EOM.
COM: The master flag (MS-FLAG) is turned on and thereafter, it is processed as an error cell.
EOM: Discarded as an invalid cell. At this time, a signal for counting up the discard count is output.
FIG. 264 is a diagram for explaining discard of a message received after the MRI timeout EOM.
A master error flag is set for the message of the error cell (the master error flag is set) in the process (1).
-When BOM arrives, if the cell is an error cell, write master error information (hereinafter MS) to error memory using test bit + input VCI + input MID as address (key) and initialize timeout information (hereinafter DM) To do.
If it is not an error cell, the MS and DM of the same address are initialized. (See (1) and (2) in FIG. 265).
・ When COM arrives, MS and DM are read from the memory using test bit + input VCI + input MID as an address. (See (3)-(7))
I. When the read value MS is an error, the master error flag of the arrival cell is set. (See 4)
II. When the DM of the read value is an error, the master error flag of the arrival cell is set. (See 5)
III. If the arrival cell is an error cell, the MS is written to the same address. (See (6) and (7))
• When EOM arrives, MS and DM are read from the error memory using test bit + input VCI + input MID as an address. (See (8)-(10))
I. If there is no error in the read values MS and DM, DM is written to the same address. (See 8)
II. When the read value MS is an error, the master error flag of the arrival cell is set. Also, DM is written to the same address. (See 9)
III. When the DM of the read value is an error, this cell is made invalid. (See same 10)
(2) Encapsulation
In process {circle around (2)}, SIP L3-PDU to Inter-MH inf. Change to PDU (Protocol Data Unit for Message-Handler Interface) (Create SIP-BOM cell by copying SIP BOM cell).
-Cells with errors (master error flag set) are not processed.
• Buffer the cell when BOM, SSM arrives.
・ Copy the incoming BOM and SSM, and create an encap BOM (BOM for Inter-MH inf). (Attaching an ISSI header [ES: Explicit Selection] and a carrier) Then, an encapsulated BOM cell is transmitted.
• The arrival BOM is sent when a cell is empty with the segment type (ST) set to COM.
• The arrival SSM is sent when there is an empty cell with the segment type (ST) set to EOM.
・ When COM or EOM arrives
I. When the same message (determined by RMID) remains in the buffer, the cells in the buffer are sent first (preventing the change of the cell order of the same message).
II. When this message (determined by RMID) does not remain in the buffer, this cell is transmitted.
・ When the cell cannot be written to the buffer
(1) The cell is discarded (set as an invalid cell).
(2) In order to count the number of discarded cells, a discard signal is synchronized with the cell frame (indicating that one cell is discarded within one cell frame) and notified to the HMH06A.
FIG. 266 shows a table summarizing the above encapsulation. In addition, FIG. 267 shows a table for explaining the ISSI header to be assigned to the Inter-MH inf BOM, and FIG. 268 shows a diagram for explaining the Inter-MH inf BOM cell format.
(24) Career selection S
・ Upon arrival of BOM and SSM
(1) When there is no carrier selection in the second element of the header extension, the explicit selection bit of the ISSI header is set to “0”.
The carrier ID is read from the memory using the SNI ID as an address.
This carrier ID is written in the carrier area of the ISSI header.
(2) When there is carrier selection in the second element of the header extension, the explicit selection bit of the ISSI header is set to “1”.
Write the header extension carrier ID in the carrier area of the ISSI header.
(3) An error (master error flag is set) cell is not processed.
・ COM and EOM are not subject to processing.
FIG. 269 is a diagram illustrating the carrier selection.
(25) Routing S
Route information is retrieved and the outgoing VCI (end MHID) is assigned.
・ Upon arrival of BOM
I. In the case of a group address (GA) (when the DA address type is GA (1110)), broadcasting to all SBMH / GWMHs in the station is performed.
(1) Broadcast is designated in the BC area of the 02nd word of the cell. Also, all “0” is written to the VCI area.
{Circle around (2)} The BC of the cell 02 and the output VCI are written to the routing information memory using the RMID as an address.
II. In the case of an individual address (IA) (when the address type of DA is IA (1100)), DA is read into the in-station, in-station station number, and out-station number routing table simultaneously as match data. However, the match priority is in the order of in-station, in-station station number, and outside station number table.
(1) When a match is found in the intra-station routing table, the SBMH designated VCI is assigned.
Reads the outgoing VCI from the intra-station VCI assignment table using the match address as the address, and writes it to the VCI area of the 02nd word of the cell. Also, broadcast is designated in the BC area.
-Write BC and outgoing VCI of the 02nd word of the cell to the routing information memory using RMID as an address.
-Set the ISSI carrier area to all '0'.
(2) When a match is found in the intra-station station number table, broadcast to all SBMHs.
Specify broadcast in the BC area of the 02nd word of the cell. Also, allａｌ0 'is written to the VCI area.
-Write BC and output VCI of the 02nd word of the cell to the routing information memory using RMID as an address.
-Set the ISSI carrier area to all 0.
(3) When a match is found in the external station number table, the GWMH designated VCI is assigned.
Reads the output VCI from the VCI assignment table for the external station number using the match address as an address, and writes it to the VCI area of the 02nd word of the cell. Also, broadcast is designated in the BC area.
Write BC and outgoing VCI of cell 02 in the routing information memory using RMID as an address.
{Circle around (4)} When a match cannot be obtained with the three routing tables, broadcast is performed to all GWMHs in LATA.
Specify broadcast in the BC area of the 02nd word of the cell. Also, allａｌ0 'is written to the VCI area.
Write BC and outgoing VCI of cell 02 in the routing information memory using RMID as an address.
COM and EOM read route information from the routing information memory using RMID as an address, and write to the BC area and VCI area of the 02nd word of the cell.
FIG. 270 shows a table summarizing the routing, and FIG. 271 shows a diagram for explaining the routing.
(26) Carrier cleaning S
Restrict outgoing calls to the specified carrier for each SMI.
When BOM and SSM arrive, a match is detected by carrier screening CAM using the SMI ID + carrier of the ISSI header as data. If a match is detected at this time, the ISSI carrier area is cleared (allａｌ0 ') and an error flag (EFEB) is set. FIG. 272 is a diagram illustrating the carrier cleaning and the state of the carrier.
(27) GA copy S
In order to transfer the broadcast cell to the mounting MH, the number of cells copied and the number of outgoing VCIs are assigned as many as the mounting MH.
When the cell arrives, look at the BC area (12th and 13th bits) of the 02nd word of the cell and determine the transfer destination MH according to the conditions shown in FIG.
・ Process on arrival of BOM
(1) When there is an empty area in the buffer (buffer ≠ Full)
I FIFO write NG Writes 0 to memory and writes cells to buffer.
II Read cells from buffer and write to copy memory with BC area designation.
III Output VCI is assigned, and 0 is written in the CP area and transmitted. If the BC area is 00, it is sent as it is without any processing.
If 1 is set in the IV BC area (any of 2 bits), reading of the cell from the buffer is stopped, and MH ID is the address of the mounted / unmounted memory (address 00 to IF is SBMH, 40 to 5F corresponds to GWMH), and the copy memory is read (cells are copied) and the output VCI is given in the order of addresses.
In the case of a V copy cell, 1 is written in the CP area.
(2) When there is no free space in the buffer (Buffer = Full)
I Discard the cell (make it an invalid cell).
II Count the number of discarded cells (write to dual port RAM directly attached to μ-P bus)
III Writes 1 to FIFO write NG memory.
・ Process on arrival of COM / EOM
(1) When there is an empty area in the buffer (buffer ≠ Full)
I FIFO write Reads NG memory, and if 0, writes cell to buffer.
II Read the cell from the buffer and write to the copy memory with the BC area specified.
III Output VCI is assigned, and 0 is written in the CP area and transmitted. If the BC area is 00, it is sent as it is without any processing.
If 1 is set in the IV BC area (any one of the two bits), reading of the cell from the buffer is stopped, and MH ID is the address of the mounted / unmounted memory (address 00 to IF is SNMH, 40 to 5F corresponds to GWMH), the copy memory is read (cells are copied), and the output VCI is given in the order of addresses.
In the case of a V copy cell, 1 is written in the CP area.
(2) When there is no free space in the buffer (buffer = Full) and FIFO write NG memory = 1
I Discard the cell (make it invalid).
II Count the number of discarded cells. (Write to dual port RAM directly attached to μ-P bus)
III Writes 1 to FIFO write NG memory.
・ Processing in the case of an error cell (a master error flag is set)
(1) When the BC area is 00, the data is sent as it is without any processing.
(2) When 1 stands in the BC area (any of 2 bits)
If the error cell is after BOM, only send out VCI and send it as it is.
When COM / EOM or later is an error cell, only the first error cell of the same message writes 1 to the CV area and normal copy operation is performed, but the second and subsequent error cells write 0 to the CV area and only give the output VCI. Send it as it is.
FIG. 274 is a diagram for explaining GA copy, FIG. 275 is a cell format after broadcasting, and FIG. 276 is a GA copy processing flowchart.
(28) Output bandwidth limit S
The output (peak rate) is limited for each transfer MH (32SBMH / 32GWMH).
Count the number of messages discarded due to lack of free space in the buffer. FIG. 277 shows a diagram for explaining the output band limitation.
(29) Out MID acquisition S
An MID is assigned to each transfer destination MH (the same MID may exist for different message handlers MH). A maximum of 256 MIDs can be set for one MH ID. However, MESH # 0 is set to 0 to 255, MESH # 1 is set to 256 to 511, MESH # 2 is set to 512 to 755, and MESH # 3 is set to 756/1023, and the distinction of MISHID is determined by firmware.
・ Process on arrival of BOM
(1) When the number of acquirable MIDs for MH ID is not 0 (next read counter ≠ next write counter)
The MID is read from the MID management table using the next read counter + MH ID as an address.
MID is written in the MID conversion memory using the MH ID + RMID of the cell as an address.
The read MID is written into the third word (LSB 10 bits) of the cell.
The next read counter (0 to 255) is incremented.
Write 1 to the flag (1 bit) of the MID conversion memory using RMID + MH ID as an address.
(2) When the number of obtainable MIDs for MH ID = 0 (next read counter = next write counter)
A master error flag (EIMS) and an error flag (E2MN) are set.
・ Processing when COM arrives
The MID + flag is read from the MID conversion memory using the MH ID + RMID of the cell as an address.
(1) If the flag read value = 1, the read MID is written to the third word (LSB 10 bits) of the cell.
(2) If the flag read value = 0, the master error flag (E1MS + E1MN) is set.
・ When EOM arrives
The MID + flag is read from the MID conversion memory using the MH ID + RMID of the cell as an address.
(1) If the flag read value = 1, the read MID is written to the third word (LSB 10 bits) of the cell.
The next MID release operation is performed.
This MID is written in the MID management table using the next write counter + MH ID as an address.
The next write counter (0 to 255) is incremented.
(2) If the flag read value = 0, the master error flag (E1MS + E1MN) is set.
-Error cells (those with a master error flag (MS) set) are not processed.
However, if the MID conversion memory flag = 1 when COM / EOM arrives, the MID release operation is performed.
FIG. 278 shows the outgoing MID acquisition process, and FIG. 279 shows a flowchart of the MID acquisition process.
(30) Discard count S
・ Count the number of discarded cells in VC-SH LSI.
・ Count the number of discarded messages in VC-HS LSI.
・ Count the number of discarded cells in the GA copy section.
・ Count the number of discarded cells in the encapsulation processor.
(31) SN grant S
BOM gives a value obtained by subtracting 1 from SN.
COM and EOM do nothing.
(32) Error cell discard S
The error flag MS (Master Error) discards the NG cell.
(33) VPI / VCI grant S
The cell 01 word (MSB side 4 bits, LSB side 4 bits) is assigned a value of 0 (H), and the 02 word (MSB side 4 bits) is assigned a value of 3 (H).
(34) μ-P interface S
Interface with MNG μp from HLP02A.
(35) Timing S
Based on the 19M clock and cell frame received from HLP02A, a 9M clock and cell frame are created.
The SMLP blocks have been described in detail above. For reference, FIGS. 280 and 281 show a list of SMLP tables.
4). RMLP
4.1 Process overview
By referring to a destination address (DA: Destination Address) in the message, only a message to a subscriber accommodated in the own RMLP is filtered (captured). Further, the route to the called subscriber is searched, the VCI for the called line is written in the cell header and sent to the SW.
4.2 Configuration
The overall configuration of RMLP is shown in FIG. In addition, FIG. 283 and FIG. 284 show functional outlines of the respective blocks in FIG. (Item numbers 01 to 23 in the figure correspond)
4.2.1 PVC test
The route of the test cell during the PVC test is shown in FIGS. FIG. 285 shows an SNI loopback test, FIG. 286 shows an inter-MH (specific DA use) test, and FIG. 287 shows an inter-MH (assigned DA use) test.
4.2.2 MSCN
The MSCN of RMLP is shown in FIG.
4.2.3 MSD
The RMLP MSD is shown in FIG.
4.2.4 Correspondence between each function block and error flag
An error flag (EF) operated for each functional block of the RMLP is shown in the table of FIG. In addition, the table in the figure also shows the conditions under which the functional block operates.
How to read the table
− Vertical axis shows functional blocks
-The horizontal axis shows the state of EF (EF1, EF2) and PVC test.
-The items are divided into an upper stage and a lower stage, and the upper stage indicates an EF that becomes NG by checking the functional block. On the other hand, the lower level is a condition on whether to operate the function block (check in the case of the checker) or whether to reflect the check result on the EF.
4.2.5 Data interface between RMLP and LPCOM
RMLP and LP-COM data interfaces and cell formats are shown in FIGS. Details of the cell format shown in FIGS. 291 to 295 will be described below.
IST: Inter-MH interface format ST (segment type)
DM: Match result of HMH00A in DA-CTL LSI (1: match, 0: unmatch)
Out MID: Copy of the lower 5 bits of Out MID
RDA: D.00 in the 00 word. C. And RID is the area that combines the output MID '. Contains DA-ID for DA in Inter-MH interface format. It is given by DA CTL LSI of HMH00A, and after acquiring the output MID of HMH02A, D.D. C. And output MID '.
Incoming VCI: The outgoing MH number is indicated by the 8 LSBs of the VCI input from the MDX. 15-12 is 4 bits of MSB, 03-00 is 4 bits of LSB
BRLC: BRLC No. to which the destination SNI belongs (Umbilical link ID) is entered. 0 when the destination SNI is HOST SW
Out VCI: Indicates the destination SNI. In the test cell, the MSB 1 bit is 1.
PT: Payload type (processing unit does not perform processing)
CLP: Cell loss priority (Processing unit does not perform processing)
SST: SIP segment type. The encapsulated value contains the same value as IST.
SN: Sequence number, the original value is sent from the processing unit to the PM unit / billing unit.
Out MID: Message identifier
(1) The RMID obtained by degrading the VCI and MID is assigned when the RMID of the HMH01A is acquired.
(2) Changed to output MID when HMH02A acquires output MID.
PL: The SIP PL is entered.
CRC: PL after replacement is entered for the accounting unit.
4.3 HMH00A
FIG. 296 shows a functional block diagram of HMH00A. Further, FIG. 297 shows a table summarizing the functional outline of each block shown in FIG. 296.
4.3.1 Interlacing selection R
Data from MH-COM is selected and guided to the processing unit.
(1) Function overview
FIG. 298 shows a functional block diagram of the confounding select R. FIG. 299 shows a table summarizing each block function.
4.3.1, 1, 2, 3 system confounding
Since HMH00A serves as an entrance to the RMLP, it is entangled with another RMLP. B. W. The data from the local MDX is taken in from B and output from the front connector B to the other system at the same time. In addition, the data of the other system is fetched from the front connector A. (Fig. 300)
4.3.1-4 39MHz FIFO
Data taken asynchronously from the own system and the other system is read out with the same clock and CF using the V1 DMX LSI, thereby synchronizing the own system and the other system. The read CF is generated by the timing generator R 1. (Fig. 301)
4.3.1-5 Entanglement data selection
ACT side is selected by SWACT for the data of own system and other system output from FIFO. Selection is performed in units of cell frames. (Fig. 302)
4.3.1-7 Address Filter R Inf.
Since the address filter R 1 uses DA-CTL LSI, CSPC-AD LSI is used to convert the 39M / 16-bit parallel signal into a 13M / 48-bit parallel signal. Further, since CSPC-AD LSI does not include enable in the parity, the parity is replaced.
(2) MSCN points
FIG. 303 shows MSCN points related to the confounding selection unit. The polarity is a failure at H ′, and the pseudo-failure is also a pseudo-failure at ｀ H ′. The item numbers (1) to (4) in the table correspond to FIG.
4.3.2 Timing generator
A clock and a frame pulse are received from the local HLP02A, and a clock and a cell frame used in the RMLP are generated.
(1) Function overview
FIG. 304 shows a functional block diagram of the timing generator R 1, and FIG. 305 shows a table summarizing the functions of each block.
4.3.2.1-1 39MHz CF generator
The VI DMUX read CF needs to be able to read the same cell from home (own system) and mate (other system). If the read CF is between the home and mate write CFs, a cell shifted by one cell is read. Therefore, when the write CF (home, mate) comes between 6τ before and after the generated CF, the read CF is delayed by 9τ, and after both home and mate are written to V1 DMUX, the read CF is set. FIG. 306 is a diagram illustrating the above operation.
(2) MSCN points
FIG. 307 shows MSCN points related to the timing generator R. All polarities are faults at ’H ', and pseudo faults are also pseudo faults at ｀ H'. The item numbers ((1) to (3)) in the table correspond to FIG.
4.3.3 Address filter R
Judgment is made as to whether the cell should be processed by the own RMLP, and the cell is guided to the processing unit of 155M.
(1) Function overview
FIG. 308 shows a functional block diagram of the address filter R 1, and FIG. 309 shows a table summarizing the function of each block of FIG.
4.3.3.1 DA matcher
When the BOM or SSM arrives, the DA of the cell and the data in the table are matched, a match signal and a match address are output, the matched cell is fetched, and match information and a match address are given to the tag part. Does not work when COM or EOM arrives.
4.3.3-2 VCI / MID matcher
The COM and EOM are filtered using the VCI / MID of the BOM matched by the DA matcher, and only the message cell for the own MESH is captured.
4.3.3-3 Enable control
Disable enable for cells that did not match in DA matcher and VCI / MID matcher and TCG test cells. Parity is changed for the data whose enable is converted.
FIG. 310 shows a table summarizing the VCI / MID matcher conditions.
(2) MSCN points
FIG. 311 shows MSCN points related to the address filter R. All polarities are faults at ’H ', and pseudo faults are also pseudo faults at ｀ H'. The item numbers in the table ((1) to (5)) correspond to FIG.
4.4 HMH01A
A functional block diagram of HMH01A is shown in FIG. In addition, FIG. 313 shows a functional outline of each block in FIG.
4.4.1 Test cell multiplexing R, 9MG R
When the line side is an empty cell, the test cell from HLP02A is multiplexed and led to the processing unit. Also, 9MCK is created based on 19MCK and FP from HLP02A.
(1) Function overview
FIG. 314 shows a functional block diagram of the test cell multiplexing R and 9MGR and a table summarizing the functions.
(2) MSCN points
FIG. 315 shows MSCN points related to test cell multiplexing R and 9MG R. All polarities are faults at ’H ', and pseudo faults are also pseudo faults at ｀ H'. The item numbers ((1), (2), (3)) in the table correspond to FIG.
4.4.2 MID check R
Perform MID check on cell data.
(1) Function overview
FIG. 316 shows a functional block diagram of MID check R and a table summarizing the functions of each block.
(2) MID check
In this MID check R 1, the processing shown in FIG. 317 is performed based on the segment type, DM, and RAM information.
(3) Error flag
If an error is detected in this MID check R 1, the error flag is set to ｀ L ′ as shown in FIG. 318 according to the segment type. However, the test cell (SNI loopback) is not a target.
(4) MSCN point
FIG. 319 shows MSCN points related to the MID check R part. All polarities are faulted at ｀ H ', and pseudo faults are also faulted at ｀ H'. The item numbers ((1), (2)) in the table correspond to FIG. Since the SN check and encapsulation and the memory are shared, this MSCN point is shared with the SN check and encapsulation.
4.4.3 SN check R
An SN check is performed on the cell data.
(1) Function overview
FIG. 320 shows a functional block diagram of SN check R 1 and a table summarizing the functions of each block. This processing unit performs processing simultaneously with the MID check and encapsulation.
(2) Error flag
When an error is detected in the SN check R 1, an error flag as shown in FIG. 321 is set to ｀ L ′ according to the segment type. However, the test cell (SNI loopback) is not a target.
(3) MSCN points
FIG. 322 shows MSCN points related to the SN check R part. All polarities are faulted by ｀ H ', and pseudo faults are also faulted by ｀ H'. This MSCN point is shared with MID check and encapsulation. The item number (1) in the table corresponds to FIG.
4.4.4 Encapsulation R
Inter-MH inf. PDU (message handler MH interface protocol data unit) to SIP inf. The PDU (SIP interface protocol data unit) is taken out and the segment type ST is changed.
(1) Function overview
FIG. 323 shows a table summarizing the functional blocks of the encapsulation R 1 and the functional outline of each block. Note that this processing unit performs processing simultaneously with the MID check and SN check.
(2) Error flag
FIG. 324 shows error flags related to the encapsulation unit. All the polarities are ｀ L 'and are obstructed. The test cell is the target.
(3) MSCN points
FIG. 325 shows MSCN points related to the encapsulation unit. All polarities are faults at ’H ', and pseudo faults are also pseudo faults at ｀ H'. The item number (1) in the table corresponds to FIG. This MSCN point is shared with SN check and MID check.
4.4.5 Error editing IR
The error checked by each checker is given to each position of the error flag.
(1) Function overview
FIG. 326 shows a functional block diagram of the error editing I R and a functional outline of the block.
4.4.6 RMID acquisition R
Compressed for internal processing by VCI / MID.
(1) Function overview
FIG. 327 shows a functional block diagram of RMID acquisition R 1, and FIG. 328 shows a table summarizing the functional outline of each block in FIG.
(2) Error flag
FIG. 329 shows error flags related to the RMID acquisition R part. All polarities are ｀ L 'and are obstructed.
4.4.7 MRI timeout check R
The MRI timeout of the message received from HMH00A is determined.
(1) Function overview
330 shows a functional block diagram of the MRI timeout check R 1, and FIG. 331 shows a table summarizing the functional outline of each block in FIG.
(2) Detailed explanation of functions
1. ST discrimination of cell
Refer to ST acquisition section for sharing with ST acquisition section of MID compression
2. Cell counter
There are two types of counting methods: a mode in which all cells are counted and a mode in which only valid cells are counted. This mode is switched in the MSD.
MRITEM: Address 0218, bit 03, 0: all cell count, 1: count only valid cells
3. Free pattern creation
Refer to the empty pattern part for sharing with the empty pattern part of MID compression.
4). MRI TIME (AMDCAM)
(1) Write current time from cell counter at BOM
(2) Compare the time written during COM and EOM with the current time.
(3) If there is a match, obtain the timeout pattern from the timeout pattern creation and write it.
(4) If there is an unmatch and EOM, an empty pattern is obtained from the empty pattern creation.
5). Create timeout pattern
A time-out pattern is output to the MRI TIME from the MRI TIME match signal.
6). TO cell transmission
A time-out cell (TO cell) is created and transmitted when the cell is invalid. FIG. 332 shows the header format of the TO cell.
Note that the address matched by the timeout pattern indicates the RMID. The GA copy unit assigns the destination SNI-ID based on this RMID and sends it out. Accordingly, the “destination SNI-ID” in the figure is exactly “DC: Don't care” at the time of transmission, and the “destination SNI-ID” is given by the GA copy unit at the time of transmission.
(3) Error flag
FIG. 333 shows error flags related to the MRI timeout check unit. All polarities are ｀ L 'and are obstructed.
4.4.8 GA copy
The cell input by GA is output to each subscriber.
(1) Function overview
FIG. 334 shows a functional block diagram of the GA copy R 1, and FIG. 335 shows a table summarizing the functional outline of each block of FIG. 334.
(2) Error flag
FIG. 336 shows an error flag related to the GA copy unit. All the polarities are ｀ L 'and are pseudo obstacles.
(3) MSCN points
FIG. 337 shows MSCN points related to the GA copy section. All polarities are faults at ’H ', and pseudo faults are also pseudo faults at ｀ H'. The item numbers in the table (1) to (5) correspond to FIG.
4.4.9 SNI available R
Cells are discarded in the case of SIP DT failure or other inability to receive.
(1) Function overview
FIG. 338 shows a functional block diagram of SNI available R and a functional outline of the block.
(2) Error flag
If an error is detected in this SNI available R, an error flag as shown in FIG. 339 is set to ｀ L ′ according to the segment type. If the most significant bit of Inter-MH COM, EOM and destination SNI-ID is ｀ 1 ', it is not checked. However, error cells are targeted.
(3) MSCN point
FIG. 340 shows MSCN points related to the SNI available R part. All polarities are ｀ H ', and the pseudo-failure is ｀ H'.
4.4.10 Error Edit II R
The error checked by each checker is given to each position of the error flag.
(1) Function overview
FIG. 341 shows an error editing IIR functional block diagram and a table for explaining the functional outline of the block.
4.4.11. SA check R
In response to the GA message, the cell returns to itself.
(1) Function overview
FIG. 342 shows a functional block diagram of the SA check R 1 and a functional outline of the block.
(2) Error flag
If an error is detected in the SA check R, an error flag as shown in FIG. 343 is set to ｀ L ′ according to the segment type. However, Inter-MH COM and Inter-MH COM are D.D. C. Not checked if the most significant bit of the destination SNI-ID is ｀ 1 '. If the cell already has an EFMS (master flag), it is not checked.
(3) MSCN points
FIG. 344 shows MSCN points related to the SA check unit. All polarities are faults at ’H ', and pseudo faults are also pseudo faults at ｀ H'. The item numbers ((1), (2)) in the table correspond to FIG.
4.5 HMH04A
HMH04A realizes only the function of SA screening R 2 for RMLP. Since 9MGS, μP interface S is common to SMLP, its description is omitted here.
4.5.1 SA Screening R
· Functional overview
Restrict incoming calls to the destination SNI. There are two methods for restricting incoming calls.
(1) Restrict incoming calls from registered addresses (IA). (SC attribute = 1)
(2) Restrict incoming calls from other than registered addresses (IA). (SC attribute = 0)
This incoming call restriction method is shown in the SC attribute memory.
・ Processing on arrival of BOM and SSM
(1) Read the attribute for the IA in the SC attribute memory (shared with SMLP DA screening).
(2) Using SA as match data, a match is obtained by SA screening CAM (physically the same LSI as DA screening CAM used in SMLP).
Referring to the table of FIG. 345 showing the match status with the SC attribute, if it is determined that there is an error, the error flag (EFSS) is set to “L”.
・ COM and EOM are not subject to processing
-If the most significant bit (bit 11 in the 02nd word) of the destination SNI-ID is 1, it is not a target for processing because it is a PVC test cell between MESH and MH.
4.6 HMH02A
The HMH02A performs bandwidth control and restriction on the number of message transmissions in the SBMSH-RMLP unit. FIG. 346 is a block diagram showing the overall configuration of the HMH02A.
4.6.1 Configuration overview
FIG. 347 shows a functional block diagram of the HMH02A. In the figure, the horizontal connection mainly represents a highway HW data system, and the vertical connection mainly shows control data and control signals.
4.6.2 Function overview
FIG. 348 shows a table summarizing the functions of the blocks shown in FIG. 347.
4.6.3 Interface I / F Overview
FIG. 349 shows the interface I / F status of the HMH02A. The connection in the horizontal direction mainly represents the HW data system, and the connection in the vertical direction mainly indicates control data and control signals.
4.6.4 Detailed explanation
The functional details will be described in order according to the above outline.
4.6.4.1 Message control
FIG. 350 shows a table summarizing the contents of message control.
(1) Limiting the number of simultaneous transmissions
It manages the messages received for each SNI and controls the number of messages sent simultaneously (corresponding to the number of MIDs for each SNI). Messages exceeding the limit number and cells containing errors are separated from the HW.
FIG. 351 shows a detailed block diagram of the simultaneous transmission number limiting unit.
The simultaneous transmission number limiting unit performs transmission management based on the comparison result between the message transmission number and the limited number. When the number of transmissions falls below the limit at the time when the message arrives, the message can be transmitted and is added to the number of transmissions. On the other hand, when the number of transmissions is already the same as the limit number, the arrived message cannot be transmitted. The first message that cannot be sent is buffered (buffering will be described later). Other messages that cannot be sent are set as error messages by setting an error flag, and the processing after the simultaneous sending limit is not performed. The simultaneous transmission limit number is defined as 1 or 16.
(1) -1 Sending number management
The number of transmissions is managed for each SNI. FIG. 352 shows a table for explaining the transmission number management for the specific SNI.
(1) -2 Error cell separation
The error flag of the passing cell is monitored, and a cell having an error is treated as an invalid cell and separated from the processing flow so as not to be passed to the processing unit after the simultaneous transmission number limit. When an invalid cell is found, the message to which the cell belongs is also treated as an invalid message from that point. The cell having an error is finally transmitted to the LP-COM unit for collecting and analyzing statistics based on the type of error.
(1) -3 Buffering control
A cell belonging to a bufferable message is identified, the cell memory is accessed, the number of cells is managed, and buffering control is performed in units of messages.
Buffering is performed only when simultaneous transmission is impossible and the cell memory is unused. Although buffering is performed in units of messages, since various messages are mixed in units of cells when actually arriving, control in units of cells is required.
The determination as to whether or not buffering is possible is made when passing through the IBOM, and if it is determined that buffering is possible, it is registered. Subsequent cells search for the registration status of the message to which they belong and follow it.
▲ 1 ▼ Message light control
If the arriving cell belongs to a bufferable message, the cell memory is written. The number of cells written in the cell message is totaled for each SNI and managed for each message.
(2) Message read control
A buffered message is determined to be buffer readable when the number of simultaneous transmissions to its destination SNI falls below the limit. A message that is determined to be buffer readable is read from the cell memory in cell units, and is sent out at the timing when an empty cell passes. In addition, the number of cells read from the memory at that time is also counted in the same manner as in (1) and managed as a read count.
The status of the message is monitored by comparing (1) and (2) above. When (2) is small, it indicates that the cell remains in the cell memory. When the number is the same, it indicates that the reading is completed.
FIG. 353 is a conceptual diagram illustrating buffering management.
(2) Acquisition MID acquisition
Since the RMID is an MID compressed by combining with the SNI inside the HMH01A, it cannot be sent to the MDX unit as it is. Accordingly, the outgoing MID is acquired and replaced based on the RMID. The MID is for identifying a plurality of different types of messages transferred to the same VCI (SNI). By using this MID, it is possible to identify each cell or message. FIG. 354 shows a block diagram of the outgoing MID acquisition unit.
As shown in FIG. 355, the outgoing MID acquisition is performed based on the VCI and RMID of the IBOM when it arrives. The outgoing MID acquisition table (memory shown in FIG. 354) is referenced using the VCI of the arriving IBOM cell as a key. Here, the VCI of the IBOM cell indicates a specific SNI. Then, predetermined fixed data is added to the address of the data having the SNI corresponding to the VCI of the IBOM cell to obtain the outgoing MID. Further, the message is registered by writing the RMID in the shaded area of the address. This message registration is called “acquisition of outgoing MID”.
The subsequent cell group of the IBOM searches for the VCI / RMID written in the “acquisition of outgoing MID” process of the IBOM by using the VCI / RMID that the IBOM has as a key, and obtains predetermined fixed data at the obtained address To make the output MID. That is, in the cell group following IBOM, by using the outgoing MID acquisition table created when IBOM arrives, the outgoing MID can be obtained simply by searching the table using the VCI / RMID held by itself.
When an IEOM or an error cell arrives, the acquired MID is released by deleting the RMID written in the output MID acquisition table in the “acquire output MID” process.
(3) Egress flow restriction
The egress flow restriction unit classifies the received message for each SNI and performs output bandwidth control based on a predefined bandwidth.
Band control is performed by managing and controlling the time interval of cell transmission. This is a method based on the basic concept of ATM that the cell flow rate increases if the interval between the cells to be transmitted is made small and the flow rate decreases if the interval is made large.
Specifically, it is realized by controlling the time interval of cell transmission based on the time parameter defined by the band, and constantly recording and managing the time information in a time table corresponding to each SNI. The parameters for bandwidth control are generated based on the subscriber's contract bandwidth, and are managed collectively by the μP unit mounted on the HLP02A of the LP-COM unit, such as table operations and settings, inside the SBMESH. FIG. 356 shows a block diagram of the egress flow restriction unit.
(4) Discard counter
The number of cells discarded by the bandwidth control by “egress flow restriction” is counted, and the information is sent to the PM unit (HLM01A).
The counter has a two-sided memory of RAM, and one side is opened in response to a data request from the HLM01A, and the remaining one is discarded. The RAM surface switching is controlled by the RAMCHG signal from the HLM01A. FIG. 357 shows a block diagram of the discard counter unit.
(5) CRC-10 generation
The CRC-10 generator sets the cell payload portion as a CRC management target for data normality and quality assurance. By generating and adding CRC-10, it is possible to determine and repair a 1-bit error and determine whether a multi-bit error has occurred. FIG. 358 shows a block diagram of the CRC-10 generator. FIG. 359 shows the CRC-10 polynomial generated by the CRC-10 generator and the storage location of the CRC-10 polynomial in the cell.
4.6.4.2 Clock generation unit
The master clock is received, and based on it, 9 MHz. For highway HW data processing inside the RMLP and external I / F. Generate a clock.
The master clock unifies the SBMES internal clock as a system, and has the purpose of preventing wasteful qualities such as BWB due to multiple transmissions of the same type of clock, and is distributed from the HLP02A. Further, in order to make the rising and falling edges of the clock to be generated uniform, the synchronization frame pulse (FP) is also distributed in the same manner. The 9 MHz clock generated based on the master clock performs phase synchronization by FP, and then enters a free-running system. (Synchronization by FP is always accepted) FIG. 360 shows a block diagram of the clock generator. FIG. 361 shows a diagram for describing a clock generation method.
4.6.4.3 μP I / F
The μP unit provided in the HLP02A receives various addresses and data band control signals and transmits data, and controls and manages each internal function. FIG. 362 shows the contents of μPI / F.
5). MH-COM Department
5.1 Overview
The MH-COM unit has the following functions.
(1) DMUX the data flowing in from the ATM switch and give it to the LP section.
(2) MUX the data from the LP section and send it to the ATM switch.
(3) Terminate signaling by LAP.
The MH-COM unit has a duplex configuration that is connected to the ATM switch system, and has interlace for signaling and VCC copy between the systems. The MH-COM unit includes four PWCBs shown in FIG. The function of each PWCB is as shown in FIG.
5.2 RDMX / SMUX function (HMX10A)
As shown in FIG. 204, SBMESH is connected to both side 0 and side 1 of the ATM switch (ASSW). Physically, the same cable is used between the ASSW up side 0 and SBMSH and between the ASSW down side 0 and SBMSH. This cable is HMX10A PWCB A-conn. Connected to. (From B-conn., The cable for the imor connection is extended.)
As shown in FIG. 204, the following two data pass through this cable.
・ S side of SBMES, that is, from SMLP part to ASSW
・ From ASSW to the R side of SBMesh, that is, to the RMLP section
Therefore, HMX10A has the following functions.
・ Data multiplexing function in the SMLP → ASSW direction (SMUX function)
・ Data decomposition function in the direction of ASSW → RMLP (RDMX function)
FIG. 364 shows a block diagram of the HMX 10A. 365 and 366 show the monitoring items of the HMX 10A.
The actual RDMX function considers the broadcast of the group address GA, and performs “pulling” into the RMLP unit by the destination address DA, not by the decomposition by the tag information. Therefore, the HMX 10A does not have a true multiplexing function, and the function is performed by the RMLP unit. The HMX 10A relays data from the ASSW to the RMLP unit. The DMUX LSI in the figure is for a test cell.
5.3 SDMX / RMUX function (HMX11A)
As shown in FIG. 204, SBMASH is connected to both side 0 and side 1 of the ATM switch (ASSW). Physically, it is between ASSW up side 1 and SBMSH, and between ASSW down side 1 and SBMASH. The same cable is used between the two.
This cable is HMX11A PWCB A-conn. Connected to. (From B-conn., A cable for connecting the arms extends.)
As shown in FIG. 204, the following two data pass through this cable.
・ R side of SBMASH, that is, from RMLP part to ASSW
・ From ASSW toward S side of SBMASH, that is, toward SMLP
Therefore, HMX11A has the following functions.
・ Data multiplexing function in the RMLP → ASSW direction (RMUX function)
・ Data decomposition function in the direction of ASSW → SMLP (SDMX function)
The HMX11A also has a multiplexing function and a decomposition function of signaling data by LAP.
FIG. 367 shows a block diagram of the HMX11A. Also, FIG. 368 to FIG. 370 show the monitoring items of the HMX 11A.
Unlike HMX10A, the decomposition function of HMX11A PWCB is based on tag information. Therefore, not only the test cell but also data to be passed to the SMLP unit are extracted by the DMUX LSI shown in FIG.
5.4 VCC function / test cell multiplexing function / schedule function (HMX12A)
5.4.1 VCC function
FIG. 371 shows a block diagram centering on the VCC function of the HMX12A, and FIG. 372 shows a block diagram centering on the scheduler function of the HMX12A. In addition, FIGS. 373 to 375 show monitoring items related to the failure processing of the HMX 12A.
The cell data from the SMLP and RMLP parts and the header part of the TCG cell are converted. The header conversion is performed by the VCIP-LSI (SMLP side VCIP, RMLP side VCIP) shown in FIG.
The VCC value is set by writing to the RAM of the VCIP-LSI from the BSGC via the HSF05A by LAP. The VCIP-LSI reads the header part information and further converts it into a header value according to the information written in the RAM.
5.4.2 Test cell multiplexing function
There are SEL-N1-LSI that multiplexes data cells from SMLP and TCG cells from HMX10A, and SEL-N1-LSI that multiplexes data cells from RMLP and TCG cells from HMX11A. In the case of a cell from SMLP / RMLP, the SEL-N1-LSI performs multiplexing as it is. However, in the case of a TCG-cell, the information in the header part is read, and if it is recognized as a TCG-cell, the multiplexing is performed. Do.
5.4.3 Schedule function (multiplex-LSI control)
Multiplex-LSI multiplexing control provided in the HMX 10A and HMX 11A is performed.
The function of the scheduler is in the LCA of the HMX12A, and there are two LCAs, an LCA that controls the multiplexing function of the HMX10A and an LCA that controls the multiplexing function of the HMX11A.
The LCA function (scheduler function) sends a read permission signal to each MUX-LSI based on the write notification signal from each MUX-LSI in a state of being skewed to the ASSW high-speed highway HW.
The HMX 12A has four connectors on the front surface, two of which are for interlaced signaling data, and the other two are for connecting the scheduler function signal immorally.
5.5 LAP terminal / start clock distribution (HSF05A)
5.5.1 LAP end / start
FIG. 376 shows a functional block diagram of HSF05A. FIG. 377 shows monitoring items related to the failure processing of the HSF05A.
The signaling cell transferred by the LAP via the BSGC is terminated by the EGCLAD shown in FIG. 376, and the signaling data is processed by the μP. Processing contents include MSCN collection, MSD setting, LSI setting / monitoring, VCC copy, and fault monitoring. Also, information such as a failure that occurred in / outside the MH-COM is notified.
(1) MSCN / MSD
The MSCN is separated for each package PKG, and is a function for CK / CF, parity, OBP voltage abnormality, fuse monitoring, and other monitoring. The MSD also imposes a pseudo failure on the checkpoint of the MSCN.
(2) LSI setting / notification
The LSI is set using μP via LAP. Also, error monitoring, cell discard, etc. are monitored.
(3) VCC copy
The VCC copy is a function for copying the VCC information of the currently active system to the next active system when setting the system that was OUS to INS.
(4) Other communication
This is a function for notifying other systems of information such as the start / end of VCC copy, failure information, etc., in SIC.
5.5.2 Clock distribution
The HSFO 5A receives the source clock from SYNSH and uses 64 KHz in the MH-COM and the LP-COM. In MH-COM, 155.52 MHz is generated, and various timing signals are generated using the clock. FIG. 378 shows a clock system diagram of SBMISH.
6). Protocol performance monitor
6.1 Overview
SBMesh performs protocol performance monitoring for Layer 2 L2-PDUs and Layer 3 L3-PDUs. This protocol performance monitor generally conforms to TR-TSV-000774 Issue 1, issued by Bell Communication Research (hereinafter simply referred to as TR-774).
This protocol performance monitor function is realized by the above-described HLM01A. The HLM01A also performs a data collection function described later.
FIG. 379 shows a functional block diagram of HLM01A. Further, FIG. 380 and FIG. 381 show functional outlines of the respective blocks of the HLM01A. Further, FIG. 382 and FIG. 383 show a list of checks performed in the HLM01A. The “check name” shown in FIGS. 382 and 383 corresponds to the name shown in FIG.
The result of the above check is written into the MSCN register shown in FIG. 379 and notified to the HLP02A. In addition, results of the following items not described above are also written in the MSCN register. That is,
・ Initial setting
・ During LCA configuration
・ Untangling cable
・ Mate system fuse alarm
・ Mate HLP02A watchdog timer timeout
In FIG. 382 and FIG. 383, in the check shown below the check name = PCc, the check is not performed if the condition described for each item is not satisfied. Also, the check is not performed even if the cell is not valid.
6.2 Layer 2 protocol performance monitor
In SBMESS, protocol performance monitoring is performed for the following parameters of each layer 2.
(1) Payload CRC violation
(2) Payload length error
(3) Invalid sequence number
(4) MID currently active
(5) Invalid BOMs / SSMs with MID
(6) Unapproved EOMs with MID
When an error notification from the SMLP unit (details will be described later) is received by the SLMSH HLM01A, a layer 2 in which the Sum-of-Errors algorithm is applied to each of the parameters (1) to (6) for each input SNI.・ Protocol performance monitor. The threshold for the Sum-of-Errors algorithm is set for each SNI by software as part of the subscriber data.
In TR-774, the threshold is set to 1 to (2²²  -1) is variable. In SBMISH's HLM01A, the threshold is set to (2) by software as part of the subscriber data.^x-1) is assumed to be included in the 8-digit value set by the software is (2^x-1) Express the exponent part X in binary.
The count value in the Sum-of-Errors algorithm is compared with the threshold value by hardware autonomously, and when the count value exceeds the threshold value, the firmware is notified as a flag. The firmware periodically monitors this flag, and notifies the software when an on-state is detected. The software then generates a TCA when it receives a notification.
In TR-774, as part of the Sum-of-Errors algorithm, it is specified that one current 15-minute counter (Current 15-minute counter) and 32 previous 15-minute registers (Previous 15-minute register) are prepared. ing.
In SBMSH, two 15-minute counters are prepared and the surface is switched. The software downloads and stores the count value from the 15-minute counter on the side corresponding to the previous 15-minute register within 15 minutes after the surface switching instruction. That is, the software prepares 32 previous 15 minute registers of TR-774.
TR-774 also defines error counts for the parameters (1) to (6). Specifically, as with the Sum-of-Errors algorithm, preparation of one current 15-minute counter and 32 previous 15-minute registers is defined for each parameter.
On the other hand, in SBMISH, as in the case described above, two 15-minute counters are prepared and used for surface switching, and the 32 previous 15-minute registers of TR-774 are prepared by software.
The definition of the number of digits of the counter and the register conforms to the number of digits required for the Sum-of-Errors algorithm in SBMESH.
TR-774 stipulates that the payload CRC violation and HCS violation in (1) above are counted by the same counter, and the previous 15-minute register is shared by both parameters. In SBMESH, the payload CRC violation in (1) above is checked by the SBMESN itself, and the HCS violation is checked on the DT side. In SBMISH, each of the parameters (3) Invalid Sequence Number and (4) MID Current Reactive is counted upon receiving an error notification (details will be described later) from the RMLP unit. (The RMLP unit performs each check described above and discards it when an error is detected, so it is counted once. Note that the number of digits in each counter also conforms to that required for the Sum-of-Errors algorithm. )
The count operation is performed for each MH that has transmitted an errored L2-PDU. Also in this case, SBMISH prepares two 15-minute counters and uses them for surface switching.
6.3 Layer 3 Protocol Performance Monitor
In SBMASH, protocol performance monitoring is performed for the following parameters of each layer 3.
(1) Invalid BA size field value
(2) Invalid HEL field value
(3) Invalid header extension version element
(4) Invalid header extension carrier selection element
(5) BEtag mismatch
(6) Mismatch between BAsize field and Length field
(7) Incorrect Lenx
(8) MRI timeout
(9) Invalid DA type
(10) Invalid SA type
(11) Invalid DA assigned to original SNI
When an error notification from the SMLP unit (details will be described later) is received at the SLMSH HLM01A, the Sum-of-Errors algorithm and Bursty Error algorithm are applied to each of the parameters (1) to (8) above for each input SNI. Layer 3 protocol performance monitoring.
The threshold for the Sum-of-Errors algorithm is set for each SNI by software as part of the subscriber data as in the case of Layer 2. In addition, as described in the layer 2, the fact that the error notification count value exceeds the threshold value is also notified to the software via firmware. Also in layer 3, as in the case of layer 2, SBMES prepares two 15-minute counters and uses them for surface switching. The software also prepares 32 previous 15-minute registers of TR-774.
The contents of the log at the time of error occurrence relating to the parameters (1) to (8) are as follows.
(A) Date and time of error detection (year, month, day, hour, minute, second)
(B) SNI
(C) Source address
(D) Destination address (including address type)
(E) Special state that occurred
In hardware, when a log target error occurs, (b) to (e) are set in the log register. The firmware reads the log contents from the register and notifies the software. The contents of (a) are not passed to the firmware from the hardware. These give the time information managed by the firmware when the firmware captures the log contents other than (a). However, the notification content to the software does not include the year, month and day. These are managed by the software. In SBMISH, a log search function is realized by software.
The threshold for the Bursty Error algorithm is also sent from the software to the SBMESN-A as part of the subscriber data as in the case of Layer 2, but it is not necessary to set these for each SNI, and the firmware is stored and managed. To do.
In TR-774, this threshold value is defined as variable between 1 and 100. In SBMSH, this is specified by software in binary 8 digits. In addition, Ni and Nb used in the Bursty Error algorithm are also sent from the software as part of the subscriber data, but these are set for each SNI.
According to TR-774, Ni and Nb are 1 to (2²²-1) is defined as variable between the two.^xIn SBMSH, 8 digits specified by the software are treated as representing the exponent part X 1 of the above equation in binary.
In TR-774, it is stipulated that both Ni and Nb can be set for each SS NE, but as described above, they are set for each SNI (same value).
See TR-774 for details of the Bursty Error algorithm. Put simply,
・ When Ni Ni L3-PDUs are received, the interval counter is incremented.
At that time, if the number of received L3-PDUs received during that time is greater than or equal to Nb, the bad interval counter is incremented.
Every 15 minutes, the ratio of the bad interval counter to that of the interval counter is determined, and if it exceeds the threshold, a TCA is generated.
That's it.
In the above procedure, the increment of the two counters is performed autonomously by hardware. The firmware calculates the ratio every 15 minutes and notifies the software if the ratio exceeds the threshold. The software performs TCA generation.
In TR-774, one bad 15-minute counter is provided for each of the bad interval, interval, and ratio thereof, and 32 previous 15-minute registers are provided for the bad interval and interval. Demands. In SBMISH, two 15-minute counters are prepared for each of the bad interval and interval, and each is used for surface switching. Similarly to the Sum-of-Errors algorithm, the software provides 32 previous 15-minute registers in SBMSH. Also, there is no current 15 minute counter for counting the ratio.
In TR-774, each error count is defined for the parameters (9) to (11). The configuration of the counter and the register is the same as that of the Sum-of-Errors algorithm.
In SBMSH, the MRI timeout in (10) is counted upon receiving an error notification (details will be described later) from the RMLP unit. (The RMLP unit performs the above check and discards it when an error is detected, so it is counted once. The number of digits conforms to that required for the Sum-of-Errors algorithm). This count is performed for each departure MH. In SBMASH, two 15-minute counters are prepared and used for surface switching.
6.4 Protocol performance monitor in the Ingress section
6.4.1 Processing method
FIG. 384 shows a summary of check items in the Ingress part (ingress part), actions at the time of NG detection, and check processing procedure based on TR-774. However, items relating to SBMASH are added.
“Group” indicates parameter grouping, and each parameter is checked in alphabetical order. For example, when NG is detected by checking the parameters belonging to the A group, it is not necessary to check each parameter after the B group (including the action when NG is detected). When there are a plurality of parameters in the same group, the check order between the parameters may be arbitrary.
“No” will be described later.
The MRI timeout for group A includes a count and log for NG.
The O 2 group is a SBMISH original specification.
MID Assigned Error is an error in SBMASH internal processing, and End User Blocking is a carrier screening error.
Although an invalid BAsize field and invalid header extension element length specified in TR-774 are shown, they are not shown in the above table.
Since each parameter belonging to the groups B to D is checked by the DT unit, it is not a check target in SBMASH.
The parameters of the L group 2 term and the M group 4 to 6 are NDC (Network Data Collection) and are related to traffic measurement, and are not related to the protocol performance monitor. (However, No is given. This will be described later).
J group, K group 2nd and 3rd parameters are not checked on the SMLP side. Therefore, no error notification is made, but in this PWCB, an area for error count is secured.
As described above, this processing is performed by the HLM01A, but also as described above, error notifications of various checks in the Ingress section are received from the SMLP section.
In addition, the HLM01A receives data, a cell frame, and an enable signal from the SMLP unit. A time chart of each signal is shown in FIG. 385, and a description of each signal is shown in FIG. 386.
As shown in FIG. 385, data is input from the SMLP unit in a 16-bit parallel cell format. In the exchange (including SBMESS), since 1 cell = 54 octets is handled, one cell of input data has a length of 27τ with a 9M clock.
One cell is a portion 3τ corresponding to an ATM header (the format of this portion is the internal format of SBMSH, and does not completely match the general ATM header format. Of the transmission source SNI (the source SNI ID) is included) and the other 24τ. Note that the contents of the cell shown in FIG. 385 are examples when the cell is SIP-BOM.
FIG. 387 shows a method of identifying the cell segment type in the ST identification block of FIG. Thus, the segment type ST can be identified by the combination of the values stored in SST and IST shown in FIG.
In the figure, Inter-BOM is a BOM increased by performing half-encapsulation processing in the SMLP unit. However, this process is not performed when an error cell is detected. Therefore, Inter-BOM is not received. In this case, the SIP-BOM and SIP-SSM ISTs are '1 0' ｀ 1 1 ', respectively.
An error determination method in the error analysis block of FIG. 379 is described below.
In FIG. 385, numerals from 0 to 26 are shown in parentheses on the 9M clock. As described above, this is 1 cell = 27τ, but 0 corresponds to 1τ of a certain cell, and is incremented by 1 thereafter, and 26 corresponds to 27τ.
These numbers correspond to “No” of various check items shown in FIG. That is, the error type notification method is based on the error notification signal (2). FIG. 385 shows an example in which the error notification signal is “L” in the part corresponding to the numeral 6 in the parentheses, that is, an error. ing.
Corresponding to “No 6” in FIG. 384 is an invalid sequence number. That is, this example shows that the cell has the above error as a result of various checks in the SMLP unit. This signal is always “L” in the portion corresponding to the numeral 26 in the parenthesis regardless of whether there is an error in the cell. This is not for error notification but for stack monitoring of this signal. 0 is not used as an error notification signal.
The error type is determined by the above method. However, this is only for valid cells. In the SMLP unit, when there are a plurality of errors in one cell, all error notifications are made accordingly. However, in FIG. 384, check items are arranged in the order of check processing, and “No” is given in that order. Therefore, in this block, only the error corresponding to the error notification signal that first becomes “L” is processed.
In the SA / DA storage RAM shown in FIG. 379, when an effective Inter-BOM (SIP-BOM or SIP-SSM if half-encapsulation is not performed in an error cell) flows in, the SA, Accumulate DA. The reason for the accumulation of SA and DA is shown below.
The target parameters of the layer 3 protocol performance monitor are the 11 items shown at the beginning of the above-mentioned chapter 6.3. Of these (1) to (8), a log at the time of error detection is required. ing. Since SA and DA are included in Inter-BOM (SIP-BOM and SIP-SSM also contain the same), it is necessary to accumulate especially when an error occurs in SIP-BOM and SIP-SSM. For example, in the case of a BEtag mismatch error or the like, the error is found at the time of EOM reception, and the SA.NET in the Inter-BOM of the L3-PDU. Accumulate DA.
SA. In the DA accumulation method, L3-PDU is identified by a combination of the originating SNI ID and the incoming MID (corresponding to RMID) in the cell. Therefore, (source SNI ID + MID) is stored in the RAM as an address (key). However, as shown in FIG. 385, the source SNI ID field is 6 bits, but since the number of SNIs accommodated by each SBMESH is 32, this field uses only the lower 5 bits, and 10 for the incoming MID field. A total of 15 bits, ie 2¹⁵RAM having the following address is used.
For group G in FIG. 384, if the cell is SIP-BOM, it is counted as MID current reactive, and if it is EOM, it is counted separately as unapproved MID.
The MRI timeout is to detect an error that the EOM cell times out without reaching the SMLP unit. At that time, a pseudo EOM cell is generated in the SMLP unit, and an error notification indicating the MRI timeout is performed together with the cell. The originating SNIID and incoming MID in the pseudo EOM cell are the same as those of the corresponding BOM for the reasons described later.
If it is determined in the error analysis block that the item is an error, the processing as the protocol / performance monitor is interrupted. If the error requires a log, the log content is stored in a register (Ingress LOG-Reg. In FIG. 379).
“Trial” in FIG. 385 is a field indicating whether or not this cell is a cell for testing an MASH-MH PVC. If the value of the field is “1”, the Ingress protocol performance monitor is shown. No processing is performed.
“CP” in FIG. 385 represents a cell copied when the GA copy process is executed in the SMLP unit. Even if the value of this field is ｀ 1 ', no processing relating to the Ingress protocol performance monitor is performed.
Each counter shown in FIG. 379 is realized by storing the count value in the RAM (for each SNI, for each error type, etc.), reading the necessary count value, counting up, and storing it in the RAM. The RAM uses a dual port RAM. The inside of the RAM is roughly divided into two sides, one side is used as a current counter for hardware side access, and the other side is used as a previous register for firmware side access. However, the plane allocation is not fixed to the RAM address, but is switched by a plane switching instruction from the firmware every 15 minutes. Although the above-mentioned RAM is used, as shown in FIG. 379, each L2 / 3 Sum of Err. For count value, L2 / 3 individual Err. For count value, L3 Bursty Err. A chip for the count value is provided.
Each RAM & counter control block in FIG. 379 controls access from the hardware side of the RAM. The RAM is cleared autonomously by hardware (for example, when power is turned on).
Processing (counting up, etc.) when there is an error in a certain cell is performed during reception of the next cell. This is because, for example, in End User Blocking, the error type is determined almost at the end of the cell. FIG. 388 shows a time chart for explaining processing when an error occurs.
As described above, various count values are stored in the RAM. In order to count up, the count value is read from the RAM, counted up externally, and stored again in the RAM.
Layer 3 Bursty Err. In the process, there are access to the four values of worst PDU count, Errored PDU count, invalid count, and bad interval count count. These are done serially.
The count-up is a conditional count-up below the Error PDU count, and is not counted up when the condition is not met. Layer 3 Bursty Err. Although not limited to the processing, the counter value Max. When the value is reached, the subsequent counting operation is not performed.
6.4.2 Processing details
(1) L2 / 3 Sum of Err. count
L2 / 3 Sum of Err. If you receive an error about,
(1) The count value is read from the count value storage RAM and counted up (+1). At the same time as this operation, the threshold value is read from the threshold RAM.
(2) The count value counted up in the above (1) is compared with a threshold value. If the result is count value> threshold value, Err. flag-Reg. Is turned on and notified to the firmware.
(3) Store the counted up count value in the RAM.
The count value is 24 bits, but the read / write to the RAM is performed in 8 bits divided into 3 times. Count-up, threshold comparison, and flag-on are performed in units of SNI.
As described above in Chapter 6.4.1, when the count value is Max in (1) above, the count-up (+1) is not performed. Also, a parity check is performed when the threshold value is read, a parity is generated when the count value is stored, and a parity check is performed when the count value is read.
FIG. 389 is a time chart for explaining the access timing of the threshold value and the count value.
(2) L2 / 3 Individual error count
When an error to be counted individually is notified, the following processing is performed.
(1) The count value is read from the count value storage RAM and counted up (+1).
(2) Store the counted up count value in the RAM.
FIG. 390 shows a time chart for explaining the L2 / 3 individual error count processing. (3) Layer 3 Bursty Err. Relation
Layer 3 Bursty Err. If an error is notified, the following processing is performed.
(1) Read the Erred-PDU count value from the count value storage RAM, and count up (+1).
(2) The counted up Ererored-PDU count value is stored in the RAM.
On the other hand, when SIP-BOM and SSM are received, the following processing is performed.
(1) Read the PDU count value, Errored-PDU count value, interval count value, and bad interval count value from the count value storage RAM, and count up (+1) only the PDU count. At the same time, from the Ni and Nb storage RAM Read Ni and Nb.
(2) Compare the PDU count counted up in (1) above with Ni, and if the result is PDU count value = Ni,
(A) Count up (+1) the interval count value read in (1) above.
(B) The error-PDU count value is compared with Nb, and the bad interval count value read in (1) is counted up only when the error-PDU count value ≧ Nb.
(C) Clear the PDU count value and the Erred-PDU count value (all 0) and store them in the RAM. The interval count value counted up in (a) is stored in the RAM, and the bad interval count value is stored in the RAM only when counted up in (b).
If the result of (2) above is not PDU count value = Ni, only the PDU count value counted up in (1) is stored in the RAM.
Each count-up and Ni / Nb comparison is performed in units of source SNI. Parity check is performed when reading Ni, Nb, parity is generated when each count value is stored, and parity check is performed when each count value is read.
FIG. 391 shows that layer 3 Bursty Err. The time chart explaining a process is shown.
The above-described error-PDU count is performed once even if there are a plurality of errors for one L3-PDU, but an error notification is sent from SMLP each time there is an error. In response to this, if there is an error related to a Bursty error (burst error) in the RAM (E-PDU flag RAM) having the source SNI + MID as an address (key), ｀ 1 'is written. Further, when the EOM is received, the RAM is read, and the errored-PDU is counted up only when it is ｀ 1 '.
FIG. 392 shows an access method to the E-PDU flag RAM.
6.5 Protocol performance monitor in Egress section
6.5.1 Processing method
FIG. 393 shows a summary of check items in the Egress section, actions when NG is detected, and check processing procedures based on TR-774. In the figure, the unique use of SBMASH is added to TR-774.
“Group” and “No.” are used in the same manner as in FIG. The group classification and the arrangement thereof are the same as in FIG. 384 for E and F, and the others are TR-774.
The B group and G group parameters are not checked on the RMLP side. Therefore, no error notification is made, but the PWCB reserves an area for error count.
This process is also performed by the HLM01A PWCB as described above, but also the error notification of various checks in the Egress section is received from the RMLP section as described above.
In addition to this, the HLM01A receives data, cell frame, and enable signals from the PMLP unit. FIG. 394 shows a time chart of each signal, and FIG. (Equivalent to each signal received from the SMLP unit for protocol performance monitoring in the Ingress unit.)
The processing in the Egress section is basically equivalent to each signal received from the SMLP section for the protocol performance monitoring in the Ingress section described above.
The format of the part 3τ corresponding to the ATM header is an internal format of SBMASH and does not completely match a general ATM header format. As shown in the figure, the cell has a field (source MH ID) indicating the source MH of the cell and a field (end SNI ID) indicating the SNI of the destination. The cell shown in FIG. 394 is an example of SIP-BOM.
The error notification method in the case of MRI timeout is also the same as that in the Ingress part, a pseudo EOM cell is generated in the RMLP part, and an error notification with MRI timeout is performed together with the cell. Also, the destination SNI ID in the pseudo EOM cell is the same as that of the corresponding BOM.
FIG. 396 shows a cell segment type identification method in the ST identification block of FIG. 379. In this way, the cell segment type can be identified by the combination of IST and SST shown in FIG.
The other blocks shown in FIG. 379 have the same functions as those in the Ingress section and perform the same operations.
“Trial” in the data 15 of the 1τ of FIG. 394 is a field indicating whether or not the cell is a test cell between MISH and MH. If the cell is an SNI-SBMESH PVC test cell or an MESH-MH PVC test cell, all processing related to the Egress protocol Performance Monitor is not performed.
6.5.2 Processing details
Since the processing in the ingress part is basically the same, here, the L2 / 3 individual Err. Only the time chart of the count process is shown in FIG.
7). Network data collection
7.1 Overview
SBMISH performs data collection for L2-PDU and L3-PDU. This data collection generally conforms to TR-774. This data collection function is realized by the HLMO 1A.
7.2 Network data collection parameters
In SBMISH, network data collection is performed for each SNI for the following parameters.
(1) Total originating individually addressed L3 PDUs
(2) Total Terminating individually addressed L3 PDUs
(3) Total originating L2 PDUs
(4) Total Terminating L2 PDUs
(5) Total originalizing group addressed L3 PDUs
(6) Total Terminating group addressed L3 PDUs
(7) Discarded L3 PDUs due to Access Class Violations
(8) Discarded L3 PDUs resulting from the number of data units exceeding a predetermined maximum value in the Ingress section
(9) Discarded L3 PDUs due to the number of data units exceeding a predetermined maximum value in the Egress section
(10) Discarded L3 PDUs resulting from SA Screening Violations
(11) Discarded L3 PDUs resulting from DA screening Violations
(12) Discarded L3 PDUs due to SA not being assigned to originating SNI
(13) Discarded L3 PDUs due to the destination SNI Unavailable
The above (1) to (6) are the counts of the respective L2 and L3 PDUs, which are counted including the number of discarded L3 PDUs. (7) The following is a count of the number of L3 PDUs discarded due to various factors.
In TR-774, the following is required for counting the number of L3 PDUs.
Total originating (terminating) number of L3 PDUs
Total originating (terminating) number of group addressed L3 PDUs
On the other hand, in SBMISH, the following is counted, and the software adds both of the following to derive “total number”.
Total originalizing (terminating) number of individually addressed L3 PDUs
Total originating (terminating) number of group addressed L3 PDUs
When the error notification from the SMLP unit or the RMLP unit is received in the HLMO 1A of SBMES, network data collection is performed for each of the parameters (1) to (13).
In TR-774, one interval is set to 15 minutes, and retention of various data for at least the past two interval periods is specified.
In SBMSH, two 15-minute counters are prepared and used for surface switching, as in the protocol performance monitor configuration. The software downloads and stores the count value from the 15-minute counter corresponding to the previous 15-minute register within 15 minutes after the surface switching instruction. That is, software holds at least various data for the past two interval periods.
TR-774 also requests a log when an error occurs for each of the parameters (7) to (13).
The following are required as log contents.
(A) Source address
(B) Destination address (including address type)
(C) SNI
(D) Status code
(E) Date and time of error detection (year, month, day, hour, minute, second)
(F) Address screening
In hardware, when a log target error occurs, the above (a) to (d) are set in the log register. The firmware reads the log contents from the register and notifies the software. The contents of (e) are not passed from the hardware to the firmware. These provide time information managed by the firmware when the firmware captures log contents other than (e) and (f). However, the notification content to the software does not include the year, month and day. These are managed by the software. (F) is provided by the software. Various log content management functions are implemented by software.
7.3 Network data collection in the Ingress section
7.3.1 Processing method
Of the parameters (1) to (13) for the network data collection, the Ingress part processes (1), (3), (5), (7), (8), (11 ), 7 items of (12). Of these, the four items after (7) are related to errors, and are equivalent to the handling of errors in the protocol performance monitor processing in the Ingress section shown in Chapter 6.4.
(1), (3), (5) The number of L2, L3 PDUs is counted, regardless of whether there is an error in the L2 PDU or the L3 PDU.
This processing is performed by the HLMO 1A as described above, but various check error notifications in the Ingress section are received from the SMLP section. The error notification is also used in the protocol performance monitor process. The processing method is the same as the protocol performance monitor processing.
Since SBMSH receives data in cell format, it is easy to count the number of L2 PDUs for each SNI. The ST part of the L2 PDU is analyzed, and in the case of SIP-SSM or SIP-BOM, the number of L3 PDUs Count up. At this time, the SA is simultaneously analyzed to determine whether or not it is an individually addressed L3 PDU. As described above, the half-encapsulated cells flow from the SMLP unit, but the cells increased by the half-encapsulation are not counted.
Similarly to the protocol performance monitor, if the cell is a test cell between MISH and MH, and if it is a cell copied by GA copy processing, all processing related to Ingress network data collection is not performed. .
The timing generation, SNI identification, SA / DA identification, error analysis, RAM & counter blocks and SA / DA storage RAM are also used in the protocol performance monitor process. Each counter is the same as that in the protocol performance monitor process.
FIG. 398 shows a time chart for explaining the network data collection process in the ingress unit.
7.3.2 Processing details
When a valid cell other than the Inter-BOM increased by the half encapsulation is received, the following processing is performed.
(1) The L2 PDU count value is read from the count value storage RAM and counted up (+1).
(2) The counted up L2 PDU count value is stored in the RAM.
When SIP-BOM or SIP-SSM is received, the following processing is performed.
(1) The L3 PDU count value is read from the count value storage RAM and counted up (+1). At this time, the SA unit is analyzed to determine whether it is an individually addressed L3 PDU or a group address L3 PDU, and each counts up individually.
(2) Store the counted L3 PDU count value in the RAM.
When an error that should be counted individually is notified in the network data collection, the following processing is performed.
(1) Each error count value is read from the count value storage RAM and counted up (+1).
(2) Each error count value counted up is stored in the RAM.
The count value is 32 bits, but the read / write to the RAM is performed twice in 16-bit increments. Count-up is performed in units of originating SNI. Each count-up is not performed when the count value is Max in (1).
As described above, the L2 and L3 PDUs are counted regardless of whether there is an error. The above error count is processing only when there is an error. Parity generation is performed when the count value is stored, and parity check is performed when the count value is read. FIG. 399 shows a time chart for explaining the data collection processing.
7.4 Network data collection in the Egress section
7.4.1 Processing method
Of the network data collection target parameters (1) to (13), the Egress section processes 6 of (2), (4), (6), (9), (10), and (13). It is an item. Of these, the following three items (9) are related to errors and are equivalent to the handling of errors in the protocol performance monitor processing in the Egress section shown in Chapter 6.4.
(2) The counts of L2 and L3 PDUs in (4) and (6) are counted regardless of the presence or absence of errors in the L2 PDU or the L3 PDU. Further, as described above, this processing is performed by HLMO1A PWCB, but error notifications of various checks in the Egress section are received from the RMLP section.
This error notification is also used in the protocol performance monitor process. Other processing methods are the same as the protocol performance monitor process (the protocol performance monitor process is performed for each originating MH, but the network data collection process is performed for each destination SNI. Also, the difference is that the error type is accumulated for log notification.)
The reason for the accumulation of error types is as follows. That is, for (9), (10), and (13), a log at the time of error detection is requested, and the error type of the error is included in the request. The error type is discriminated by Inter-BOM, but the valid SA and DA are known at the time of SIP-BOM reception, so it is necessary to store the error type.
Since SBMSH receives data in cell format, it is easy to count the number of L2 PDUs for each SNI. The ST part of the L2 PDU is analyzed, and in the case of SIP-SSM or SIP-BOM, the number of L3 PDUs is counted. Do up. (At the same time, the SA part is analyzed to determine whether it is an individually addressed L3 PDU or a group address L3 PDU. Note that, as described above, half-encapsulated cells flow from the RMLP part. "" Cells are not counted.)
Similar to the protocol performance monitor, if the cell is a SNI-SBMESH PVC test cell and the MISH-MH PVC test cell, all processing related to the Egress network data collection is not performed.
7.4.2 Processing explanation
The network data collection process is the same as the Ingress section except that it is counted in units of destination SNI.
8). Billing function
8.1 Overview
Although charging is specified in TR-775 (issued by Bell Communication Research), only billing processing for L3-PDUs transmitted normally is performed in SBMSH. This billing function is realized by HLM00A.
8.2 Billing process
FIG. 400 shows a block diagram of the charging unit. The billing unit performs billing processing in response to a notification from the RMLP unit.
A signal that flows from the RMLP unit to the charging unit for charging processing has a cell format, but a cell that flows in for charging processing does not include a cell having an error. That is, when the RMLP unit detects an error, the cell and the cell related to the cell are not transmitted to the accounting unit. For example, when the cell having an error is an L3-PDU BOM, the subsequent COM and EOM of the L3-PDU are not transmitted to the accounting unit. Accordingly, the charging unit performs the charging operation by regarding all the cells that flow in as normal cells that do not have an error. All cells that flow into the charging section are after half-encapsulation, and the information related to the SA and carrier in the original L3-PDU is stored in the BOM, and the original L3- Information on the data length in the PDU is included.
As shown in the overview, a charging operation is performed on a normal L3-PDU (or a cell obtained by disassembling the normal L3-PDU), but TR-775 requires the following recording.
(1) Destination address DA
(2) Source address SA
(3) SNI address
(4) Status code
(5) Segment count (number of L2-PDUs)
(6) Packet count (L3-PDU number)
Billing is done on the called side. The SNI address can be uniquely determined by analyzing the destination address DA. Therefore, the software analyzes the DA to determine the SNI address. The status code indicates whether it is normal L3-PDU billing data or partially transmitted L3-PDU, etc., and this is also the result of normal L3-PDU billing operation as described above. Because there is no, it is one way.
Each parameter is stored in the L2 PDU, L3 PDU, SA, and carrier storage RAM shown in FIG. Then, the firmware downloads various data from the above and sends it to the software. The outline of the charging operation will be described below with reference to the cell format shown in FIG.
When the half-encapsulated BOM flows to the billing unit, the source address SA 64 bits and the carrier information 50 bits in the BOM are replaced with the SA and carrier storage RAM (in FIG. 401, I / O Although shown in an individual manner, this is only an image, and is actually common to I / O).
The carrier information 50 bits are ICI Carrier ID 16 bits, Incoming Network ID 16 bits, Incoming ICI TPS ID 16 bits, and IIT 2 bits, which will be described later.
The address of the storage RAM for storing is the destination SNI ID 5 bits, MIE in the BOM.
Shown based on 5 bits.
In the cell format from the RMLP part, the destination SNI ID is an 8-bit field. However, when the maximum number of SNIs accommodated by each SBMES is set to 32, only the lower 5 bits of the field are used.
When the BOM before half encapsulation flows into the billing unit, the 64-bit DA stored therein is compressed into 9 bits, and the RDA and “D” bits are stored in the SA, carrier, and RDA storage RAM.
The reason why DA is compressed to 9 bits and the “D” bit will be described later.
The address for storage is determined using the destination SNI ID and MID in the cell as a key, as described above.
From the above, in order to store the above information, 2¹⁰A RAM having a capacity of (= 1k) × 128 bits is required. Physically, one 64k × 16bit RAM is sufficient, but two 64k × 16bit RAMs are used to operate the hardware for RAM access in 32bits. FIG. 402 schematically shows data stored in the SA, carrier, and RDA storage RAM.
The destination address DA is compressed to 9 bits when 8 individual addresses (IA) and 8 group addresses (GA) are limited for each SNI. In other words, if the SNI is 32, a total of 512 addresses are managed, and therefore can be represented by 9 bits.
Considering GA, the same DA can be defined in multiple SNIs. That is, multiple matches may occur in normal CAM usage. Therefore, the inside of the CAM is divided into blocks so that a total of 16 match patterns of 8IA + 8GA corresponding to each SNI are made into one block, and which block is used for the matching operation is designated by the SNI ID. The firmware sets the match pattern inside the CAM when subscriber data is received. The interface with the firmware is via command memory and response memory.
FIG. 403 shows an image of DA compression CAM. As shown in FIG. 400, the DA compression CAM is used when a 64-bit destination address DA is received and a 9-bit RDA is generated. The firmware stores the correspondence between RDA, SNI ID, and DA. If none of the above match patterns match for the inflow cell, a bit indicating the presence or absence of DA compression match, which is “D” bit, is provided and stored in the DA, carrier, RDA storage RAM. When the “D” bit = 1 (with a match), charging processing is performed, and when the “D” bit = 0 (no matching), charging processing is not performed.
After the RDA is accumulated, the billing unit stops operating until the half-encapsulated EOM flows. Although it is necessary to count the number of L2 PDUs, the number of L2 PDUs is not actually counted even when BOM flows in (although SA and the like are accumulated). The counting of the number of L2 PDUs will be described later.
The operation when EOM flows in will be described with reference to FIG.
First, the number of L2 PDUs is obtained from the data length information “length” of the L3-PDU included in the EOM. The “length” uniquely corresponds to the number of L2 PDUs. Therefore, when EOM flows into the accounting unit, the length stored in the EOM is output as a length address as shown in FIG. In the figure, a length of 16 bits is given as a ROM address. However, when the maximum value of the length is known, an appropriate number of bits may be used according to the maximum value. This length address is given a parity for normality check so that it can be checked when reading from the ROM.
In parallel with the above operation, the SA, carrier, and RDA stored in the SA, carrier / RDA storage RAM (when the BOM corresponding to the EOM flows in) are stored in advance using the EOM's destination SNI ID and MID as addresses. To lead.
First, the 64-bit source address SA is compressed by the SA compression CAM shown in FIG. Since 256 match patterns are managed here, SA (RSA) after compression is 8 bits.
It should be noted that when data is input to the SA and carrier compression CAM, it is necessary to use a cell format. This cell conversion is executed by the CLFM shown in FIG. Then, in SA and carrier compression CAM, a total of 58 bits including 8-bit RSA and 50-bit carrier are further compressed. Here, since 256 match patterns are managed, the SA and carrier (RSAC) after compression are 8 bits. The above SA compression CAM, SA, and carrier compression CAM perform hardware autonomous operation.
Specifically, the input SA and carrier pattern are matched with the match pattern held inside, and if they match, the register numbers are output as RSA and RSAC, and if they do not match, they are input to empty registers. The SA and carrier pattern are registered, and the register numbers are output as RSA and RSAC. Does not interface with firmware. (However, an interface is used for maintenance)
The L2 PDU, L3 PDU, SA, and carrier storage RAM shown in the figure are accessed using the total 17 bi of RSAC 8 bits and RDA 9 bits obtained as described above as an address. (Although this RAM is also shown as an I / O individual image, it is actually common to I / O)
Using this address, the number of L2 PDUs so far is read, the number of L2 PDUs and the number of L2 PDUs constituting the L3 PDU corresponding to the EOM are added, and the added value is obtained as L2 PDU, L3
Re-store in PDU, SA, carrier storage RAM.
Although not shown, the number of L3 PDUs so far is also read, incremented, and re-stored in the L2 PDU, L3 PDU, SA, and carrier storage RAM. At the same time, a 64-bit SA 50-bit carrier is also stored. The firmware accesses the L2 PDU, L3 PDU, SA, and carrier storage RAM, and collects billing information. Specifically, the RAM has a two-surface configuration, and a surface switching instruction is given by firmware every certain time (for example, one minute). On one side, access is performed from the above hardware, and the firmware sucks up various data from the other side.
The bit width of the number of L2 PDUs and the number of L3 PDUs in the RAM is obtained from the number flowing in during the predetermined time (1 minute).
Because this half-encapsulation flows into this billing part, it becomes 2 cells even in SSM. Since one cell is 2.7 μs, it becomes about 11M in one minute, and a bit width of 24 bits is required. The hit width of the number of L3 PDUs is less than that.
In summary, 2 per side¹⁷  The RAM capacity is (128k) × 128 bits. Physically, 8 512k × 8bit RAMs are used per side. FIG. 405 shows an image of the RAM for storing charging related data. The RAM is directly connected to the μ-p bus. The RAM has a two-sided structure, but on the other side, it is called by adding +10 to the bank number.
In FIG. 405, the parity bit is shown. This is for checking the normality when the hardware accesses the RAM. It is ignored when reading from the firmware, and set to ｀ 1 'when clearing. To do.
Since the firmware can recognize the presence or absence of the destination SNI ID and the DA allocation in the accounting data, the time is shortened by reading out only valid information.
Furthermore, in this hardware configuration, 256 combinations of SA and carrier are assigned to each combination of the destination SNI ID and DA. (However, 256 combinations assigned to a combination of a destination SNI ID and DA cannot be different from those of another destination SNI ID and DA. All combinations of destination SNI ID and DA This value is the maximum value, and how many combinations actually exist is determined from the SA and carrier compression CAM shown in FIG. It is found out by reading whether the match pattern is registered (by hardware autonomy).
By utilizing this, it is possible to avoid accessing all RSACs at lower addresses and to further shorten the data download time.
8.3 Check function
Various check functions in the accounting unit will be described with reference to FIG.
FIG. 406 shows the following check output.
・ As a checker for the μP unit, a watchdog timer, command / response, and 16M clock check are performed. (WDTO, CRNG, CLKa in the figure)
-Parity check, clock check, and CF check are performed at the receiving unit from the RMLP unit. (PCa, CLKb, CLKc in the figure)
-Parity check of compressed data input from each CAM. (PCb, PCd, PCf in the figure)
-Parity check of compressed data output from each CAM. (PCc, PCe, PCg in the figure)
-Parity check is performed when reading from each RAM and ROM. (PCi, PCj in the figure)
The L2 PDU, L3 PDU, SA, and carrier storage RAM are accessed from both hardware and firmware, but the parity check is valid only during hardware access, and no parity check is performed during firmware access.
This RAM has a two-sided configuration, and the firmware performs surface switching control and sucks data from the opposite side to the side that the hardware is accessing. Since each CAM has an interface with the firmware, it performs write / read etc. at the time of diagnosis. The normality of compression by each CAM and the addition processing of the number of PDUs by Add are not checked, but the test cells are poured from the test cell generation unit at the time of diagnosis and are checked in detail.
9. LPCOM section (INF interface section)
9.1 Overview
The LP-COM unit has the following functions.
(1) Interfacing with INF and controlling SMLP / RMLP
(2) Billing process
(3) Performance monitor, data collection (traffic monitor)
Physically, it consists of the following three PWCBs.
(A) HLP02A
(B) HLM00A
(C) HLM01A
The functions (1) to (3) correspond to the PWCBs shown in (a) to (c), respectively.
The accounting process is described in Chapter 8, the performance monitor is described in Chapter 6, and the data collection is described in Chapter 7. Here, the interface function with the INF, the control function of the SMLP unit / RMLP unit, that is, the HLP02A is shown.
9.2 Function overview
FIG. 407 shows a block diagram of HLP02A. Further, FIG. 408 and FIG. 409 show the function of each block of the HLP02A.
Detailed function explanation of HLP02A. As shown in FIGS. 408 and 409, the main functions are interface with INF, setting and management of LP unit and each table, error monitoring of LP unit and LP-COM unit, and state control.
9.3 INF interface control procedure
9.3.1 INF interface control
The interface control procedure using INF between SBMISH (MNG-Firm) and BCPR is shown below.
a. INF command start
(1) Perform DMA settings for the CPU (microprocessor).
(2) BCPR specifies the MM address as an image shifted right by 2 bits (0, 4, 8 becomes 0, 1, 2) when a command is activated in the INF order. Therefore, at the time of receiving INF, SBMISH performs the following operation.
(1) When the command activation is recognized, the MM address and the number of commands are received from the port A of the SBIF LSI.
(2) Set the upper, middle, and lower MM addresses in the port B of the SBIF LSI.
(3) A transfer length (number of commands × 4 words) is set in the port F of the SBIF LSI.
(4) Set DMA read start to port C of the SBIF LSI.
b. INF status notification
The MM address specified in the status notification is a 2-bit right shift (0, 4, 8 becomes 0, 1, 2), and is still specified in the reception buffer notification.
The message length on the BCPR memory is MSB on the left and LSB on the right.
SBMESH performs the following operations.
(1) Twist the upper, middle, and lower MM addresses in port B of the SBIF LSI.
(2) A transfer length (number of commands × 4 words) is set to the port F of the SBIF LSI.
(3) Set DMA write start to port C of the SBIF LSI.
The MM address and message length specified in the command and status are as follows.
(1) The MM address of the data specified by the command is specified by a 2-bit right shift.
(2) Message length on the BCPR memory is MSB on the left and LSB on the right
Also in the status notification, the MM address is the same as that specified in the reception buffer notification.
The notification of the status queue address and the reception buffer address is as follows.
(1) The BCPR notifies the SBMESH of the status queue and the MM address of the reception buffer in advance.
(2) The MM address is designated by 2-bit right shift.
(3) Specify the byte length as the message length.
9.3.2 IPF interface interrupt control
The interrupt control in the SBMESH INF interface control will be described below.
a. Command start
Command activation is processed by an external interrupt INTO. The INTO interrupt is reset by a 3-word read of port A.
b. Send status
A charging status generated at a cycle of 1 minute is transmitted from ACC-firm. Also, a log status (when a log target area occurs) generated from MSR-farm is transmitted.
c. DMA control
This is done with the DMA controller inside the CPU. The DMA channel to be used is 0. For MDA termination, two types of interrupt and look in are used. The interrupt is controlled by the INT bit of the DMA control register in the CPU.
Since the DMA transfer rate of INF is 4 Mbytes / sec, a 4-byte DMA read (tail pointer, look-in, etc.) is completed in 1 μs if the CPU clock is 8 Mhz. Therefore, the DMA end interrupt is not used and is performed in a “look in”.
9.4 SMLP / RMLP control
Control for SMLP / RMLP is shown below.
The state control information given to SMLP / RMLP from HLP02A is shown below.
・ Local ACT / SBY (active / standby) status
・ Shelf No. of own Shelf (0-3) (shelf number)
・ Reset at initial setting
・ Fault reset to various checkers
・ Settings for various MSD tables
・ Reset to various MSD tables
-Hardware inhibit status signal (masks hardware operation)
In addition, the HLP02A collects MSCAN information from each SMLP / RMLP package and monitors the status.
10. Various interfaces
10.1 Overview
This chapter describes the logical interface between each block of SBMSH (including between SBMASH and ATM switch ASSW).
10.2 ASSW → SDMUX (HMX11A)
FIG. 410 shows the format of a cell (header part) input from ASSW to SDMUX. (See Figure 209 for route)
There are the following three types of cells input from ASSW to SDMUX.
(1) Test cell from TCG
(2) Signaling cell from BSGC
(3) Normal user cell
In any of the above three types of cells, the TAGA unit and the TAGB unit specify the 622M highway to which the corresponding SBMH is connected. Further, the TAGC unit designates SBMESH in the SBMH (for example, 0, 1, 2, 3 in the order closer to ASSW). As described above, the contents of the tag portion are assigned in the same manner for any of the above three types of cells, but the other portions are assigned for each type. It is shown below.
(1) Test cell from TCG
O: 1 (This is the “O” bit)
-UL: 0
・ COM: 0
・ SIG: 0
・ VPI: 000 (H)
・ VCI: 03FA (H) or 03FB (H)
(2) Signaling cell from BSGC
・ O: 0
-UL: 0
・ COM: 1
・ SIG: 1
・ VPI: 000 (H)
・ VCI: 03FC (H) or 03FD (H)
(3) Normal user cell
・ O: 0
-UL: 0
・ COM: 0
・ SIG: 0
・ VPI: 03F (H)
VCI: 03xy (H) (where xy represents the SNI number, for example, when the SNI number is 0, xy = 00,..., When the SNI number is 31, xy = 1F (H) Specify.)
10.3 SDMUX (HMH11A) → SMLP (a) (HMH03A)
FIG. 411 shows the format of a cell input from SDMUX to SMLP (a). In the figure, only the part referred to by SMLP (a) is shown. (See Figure 209 for route)
The following two types of cells are input from the SDMUX to the SMLP (a).
(1) Test cell from TCG
(2) Normal user cell
The signaling cell from BSGC is not input to SMLP (a).
If the value set in the sixth bit “O (O) bit” of the first byte is 1, that is, a test cell from TCG, the test cell is discarded in SMLP (a) and processed. Not applicable. On the other hand, if the bit is 0, that is, if it is a normal user cell, that cell is subject to processing in SMLP (a). The VPI / VCI of the normal user cell is shown below.
・ VPI: 03F (H)
VCI: 03xy (H) xy indicates the SNI number. (Same as Chapter 10.2)
As described above, the VPI / VCI of a normal user cell is input to SMLP (a) as it is without being rewritten with respect to the state input from SSW to SDMUX. Therefore, in SMLP (a), the originating SNI of the cell can be identified from the VCI. ST, SN, and MID are input as they are from the calling subscriber (the one received by SDMUX from ASSW).
In SMLP (a), processing is performed without distinguishing between normal user cells and test cells for SNI-SBMESH PVC testing.
10.4 LP-COM (HLP02A) → SMLP (a) (HMH03A)
FIG. 412 shows a format of a cell input from LP-COM to SMLP (a). Also in the figure, only the part referred to by SMLP (a) is shown. (See Figure 209 for route)
Cells input from LP-COM to SMLP (a) are test cells, and there are the following two types.
(1) PVC test between MESH and MH
(2) Diagnosis
The above (1) is performed at the master time, and (2) is performed at the OUS time (out-of-service state).
(1) During PVC test between MESH and MH
・ VPI: 03F (H)
・ VCI: 03FF (H)
▲ 2 ▼ At diagnosis
・ VPI: 03F (H)
VCI: 03xy (H) xy indicates the SNI number. (Same as Chapter 10.2)
Note that the setting in the sixth bit of the first byte is 0.
In the case of (1) above, the VCI value is a specific value not used as a normal user cell, and is identified in SMLP (a). As the value of the specific VCI, for example, 03FF (H), that is, 0000 00111When 111 1111 (B) is set and the underlined portion is 1, it is recognized that this is the test cell.
In the case of {circle around (2)}, such a VPI / VCI is set in order to make the diagnostic cell behave as if it is a normal user cell from an arbitrary SNI.
In any of the above (1) and (2), ST, SN, and MID are given appropriate values, but the MID at the time of PVC test between MESH and MH in (1) is “10 0000 0000”. Set to. (The same applies to SSM)
10.5 SMLP (a) (HMH03A) → SMLP (b) (HMH04A)
FIG. 413 shows the format of a cell input from SMLP (a) (HMH03A) to SMLP (b) (HMH04A). (See Figure 225 for route)
In SMLP (a) M, the following various types of processing are performed on the header portion.
ST, SN, and MID remain as they are without rewriting the state input by SMLP (a) from the SDMUX or LP-COM unit.
SST and incoming MID are copies of ST and MID, respectively. RVPI is the lower 8 bits of VPI 12 bits received by SMLP (a) from SDMUX or LP-COM. RVCI is the lower 8 bits of the VCI 16 bits received by SMLP (a). SNI-ID (1) is the upper 4 bits of RVCI, and SNI-ID (2) is the lower 4 bits of RVCI.
In SMLP (a), a DA check is performed for each cell, and as part of this, whether the cell should be routed to its own MESH (whether the DA of the cell is assigned to the SNI under its own MESH) Make a decision. Here, X is 1 in the case of a cell that should be routed to the own MESH, and X is 0 in the case of a cell that should not be routed to the own MESH. However, this processing is performed by SMLP (c), but does not perform its own MESH routing processing by SMLP (d) (HMH05A).
As described above, the MSB of RVCI and SNI-ID (1) in the figure is 1 in the case of the cell from LP-COM in the PVC test between MESH and MH. Similarly, the MSB of the MID is 1 (identified by SMLP (b)). Note that normal user cells (including SNI-MESH-MH PVC test cells) are not particularly identified as cells from LP-COM at the time of diagnosis (imposed as cells from SNI).
10.6 SMLP (b) (HMH04A) → SMLP (c) (HMH05A)
FIG. 414 shows the format of a cell input to SMLP (b) (HMH04A) → SMLP (c) (HMH05A). (See Figure 225 for route)
The difference from Chapter 10.5 is RMID. That is, MSLP (b) creates RMID (unique within its own SMLP) from RVCI received from SMLP (a) (in this case, indicating the originating SNI number) and MID (unique within SNI). It is.
The RMID field has 10 bits, but the lower 9 bits are actually effective. (RMID is up to 0-511 (D)) In addition, RMID is not acquired in the case of a cell from LP-COM of PVC test between MESH and MH.
As described above, the MSB of RVCI and SNI-ID (1) in the above table is 1 in the case of the cell from LP-COM in the PVC test between MESH and MH. (Identified by SMLP (c)) In this case, since RMID is not acquired, LPCOM assigns a value 512 (H) that does not overlap with RMID 0 to 511 (H) to MID.
10.7 SMLP (b) (HMH04A) → SMLP (HMH05A): MRI timeout dummy cell
FIG. 415 shows the format of a timeout dummy cell input from SMLP (b) (HMH04A) to SMLP (HMH05A).
In SMLP (b), an MRI timeout check is performed. If NG is detected in this check, a dummy cell is transmitted for the purpose of notifying NG.
In the figure, the blank part is “don't care”. The contents of the area following the header part are also “don't care”.
ST and SST indicate EOM. The other input MID, SNI-ID (1), (2), X, and RMID are the same as those that should be attached to the original EOM. 10.8 SMLP (c) (HMH05A) → SMLP (d) (HMH06A)
FIG. 416 shows the format of a cell input from SMLP (c) (HMH05A) to SMLP (d) (HMH06A). (See Figure 225 for route)
There are three differences from Chapter 10.6: BC, RVCI ', and IST. It is shown below.
SMLP (c) performs encapsulation. (Does not apply to error cells)
For the SIP-L3 PDU, a header is added for one cell. Therefore, the IST of the added cell (I-BOM) is a value indicating BOM, and that of the original BOM (S-BOM) is COM. When the original is SSM (S-SSM), the IST is EOM.
SST is not rewritten and holds ST as SIP-L2 PDU. (SST of I-BOM is BOM)
In SMLP (c), routing processing is also performed, and the result is reflected in BC and RVCI '. (Routing processing is performed even for error cells.)
BC is an abbreviation for broadcast, and designates whether or not a cell is copied in SMLP (d) and the copy target MH. the detail is right below.
BC = 11 (B): Copy to all MH (all SBMH + all GWMH) required
BC = 01 (B): Copy to all SBMHs required
BC = 10 (B): Copy to all GWMHs is required
BC = 00 (B): Copy not required (when destination MH can be identified)
RVCI 'reflects the routing processing result and the like. It is shown below.
-If the destination MH can be specified as a result of the routing process, the destination MH ID is entered. (SBMH is 00-IF, (when copying is not required) GWMH is 40-5F)
・ If routing result and destination MH cannot be specified: 00 (when copy is not required)
-In case of SNI-SBMESH PVC test cell: FF (At this time BC = 00, in case of this cell, the encapsulation process has been received. It is confirmed that the DA of this test PDU is the test DA. (Identify RVCI ′ as FF)
Thus, the MSB of SNI-ID (1) in the figure is 1 in the case of the cell from LP-COM in the PVC test between MESH and MH. However, SMLP (c) is not particularly aware and performs encapsulation processing and routing processing in the same way as a normal user cell.
10.9 SMLP (c) (HMH05A) → SMLP (d) (HMH06A): I-BOM
FIG. 417 shows the cell format of I-BOM input from SMLP (c) (HMH05A) to SMLP (d) (HMH06A). I-BOM is a cell generated as a result of the encapsulation process in SMLP (c).
The contents of bytes 00 to 07 are the same as those in chapter 10.8. The contents of the 08th to 43rd bytes, the 52nd byte and the 53rd byte remain the same as the original S-BOM and S-SSM for generating the I-BOM. Therefore, the 44th to 52nd bytes are rewritten as follows.
IIT = 01 (H)
INID = 0000 (H)
IITPS = 0000 (H)
And This means that it is SNI transmission.
RV = all 0
And This is a fixed value.
ES is 1 when the element type in the header extension of the SIP-L3 PDU is 1 (meaning carrier selection), and 0 otherwise.
The carrier shown in the figure contains a carrier within the SIP-L3 PDU header extension at the time of carrier selection, and a pre-selected carrier at other times. However, when NG is detected by carrier screening, this area is 0000 (H).
In the case of an error cell, the above processing is not performed, and it is through. (Originally not encapsulated)
10.10 SMLP (d) (HMH06A) → SMUX (HMX12A)
FIG. 418 shows the format of a cell input from SMLP (d) (HMH06A) to SMUX (HMX12A). (The route is SMLP → SMUX in Fig. 209)
Here, SMLP (d) mostly passes through the content received from SMLP (c). (SST, incoming MID, RVPI, and IST are the same as described in section 10.8)
The SNI-ID (1), (2), X, and BC areas are set to specific patterns as shown in the figure.
RVCI ″ is a destination MH ID. (At the time of SMLP (d) input (RVCI ′), it was 00 (H) in a cell that requires copying, but after copying in SMLP (d), each cell In addition, in the case of the SNI-SBMESH PVC test cell, RVCI ″ is FF (H). (Those received by SMLP (d) from SMLP (c) pass through)
A unique output MID is assigned to each destination MH ID. Not given for error cells. Although 10 bits are reserved for the field for outgoing MID, in reality, up to 256 types are supported per originating MESH. On the destination MH side, the MID area to be used is distinguished in a maximum of four originating MESHs constituting each originating MH so that the originating MESH can be identified. It is shown below.
Source MASH 0 (source MASH directly connected to ASSW): Used MID 000-FF (H)
Source MESH 1 (source MASH closest to ASSW next to 0): Used MID 100 -1FF (H)
Source MESH 2 (Source MESH next to ASSW next to 1): Used MID 200 -2FF (H)
Source MASH 3 (Source MASH next to ASSW next to 2): Used MID 300 -3FF (H)
The SN of the I-BOM generated by the encapsulation process in SMLP (c) is a copy of the original S-BOM or S-SSM.
The MESH-MH PVC test cell is not particularly conscious of SMLP (d) and is subjected to the same processing as a normal user cell.
0000 + RVPI shown in the figure corresponds to VPI. Since RLPPI is MSLP (a), which is the lower 8 bits of VPI 12 bits received from SDMUX or LP-COM, the VPI of the cell passed to SMUX from SMLP (d) is eventually 03F (H).
On the other hand, 0000 + 0011 + RVCI ″ shown in the figure corresponds to VCI. RVCI ″ is a destination MH ID as described above, and as shown in chapter 10.8, SBMH is 00-IF, GWMH as the destination MH ID. Is 40-5F, so the VCI of the cell passed from SMLP (d) to SMUX is as follows.
VCI: 03xy (H) xy represents the destination MH ID. (When the SBMH number is 0, xy = 00,... When the SBMH number is 31, xy = 1F, When the GWMH number is 0, xy = 40,... When the GWMH number is 31, xy = 5F)
For SNI = SBMESH PVC test cell, this is discarded in SMUX and not output to ASSW.
10.11 SMLP (d) (HMH06A) → LP-COM (HLP02A, HLMO1A)
FIG. 419 shows a format of a cell input from SMLP (d) (HMH06A) to LP-COM (HLP02A, HLMO1A).
Here, most of SMLP (d) passes through that received from MSLP (c). That is, SST, incoming MID, RVPI, RVCI ″, SN, outgoing MID are the same as those in section 10.10.
Differences from 10.10 are shown below.
CP is original: 0, copied: 1.
Even if there is an error, the HMH06A performs control. HLMO1A counts only in the case of original for L3, L2, error, GA, and so on.
For HLP02A, only the SNI-SBMESH PVC test cell is required, but a normal user cell is also sent. As described above, in the case of a user cell, RVCI ″ is a destination MH ID (00-IF, 40-5F), and in the case of the test cell, RVCI ″ is FF, and is thus identified.
The HLM01A performs error counting for protocol performance monitoring and PDU counting for network / NW data collection. These are the counts corresponding to the originating SNI, but as described above, the originating SNI No. Therefore, counting is performed using this as a clue.
For error logging, it is necessary to identify not only the originating SNI number but also individual cells from the originating SNI. Therefore, the incoming MID is analyzed using the MID of the PDU sent from the originating SNI.
In the case of the SNI-SBMESH PVC test cell, the RVCI ″ is FF as described above. In the case of the MISH-MH PVC test cell, as described above, the SNI-ID (1 MSB of 1) is 1.
10.12 SMUX (HMX12A) → ASSW
FIG. 420 shows the format of a cell output from SMUX to ASSW. (See Figure 209 for route)
There are the following two types of cells output from SMUX to ASSW.
(1) Test cell for TCG
(2) Normal user cell
A normal user cell is input from SMLP (d) to SMUX, and is given and converted by the VCC in SMUX, resulting in the format shown in FIG. The value of each parameter is not specified here because it is not known as SBMASH. The MESH-MH PVC test cell is equivalent to a normal user cell.
The test cell to TCG is input to SMUX from RDMUX, and various additions and conversions are performed in VCC in SMUX, and the format shown in FIG.
10.13 ASSW → RDMUX (HMX10A)
FIG. 421 shows the format of a cell input from ASSW to RDMUX. (See Figure 209 for route)
There are the following two types of cells input from ASSW to RDMUX.
(1) Test cell from TCG
(2) Normal user cell
In any of the above two types, the 622M highway to which the corresponding SBMH is connected is specified in the TAGA part and the TAGB part. Further, the TAGC section differs depending on the type and is shown below together with other parameters.
(1) Test cell from TCG
O: 1 (“O (O) bit”)
-UL: 0
・ COM: 0
・ SIG: 0
・ VPI: 000 (H)
・ VCI: 03FA (H) or 03FB (H)
-TAGC: Determined according to the corresponding SBMASH (0, 1, 2, 3 in order closer to ASSW)
(2) Normal user cell
・ O: 0
-UL: 0
・ COM: 0
・ SIG: 0
・ VPI: 03F (H)
VCI: 03xy (H) xy indicates the source MH ID (SBMH: 00-1F, GWMF: 40-5F)
-TAGC: all 0
The MESH MH PVC test cell is equivalent to a normal user cell.
10.14 RDMUX (HMX10A) → RMLP (a) (HMH00A)
FIG. 422 shows the format of a cell input from RDMUX (HMX10A) to RMLP (a) (HMH00A). (See Figure 209 for route)
The RDMUX is provided only for interfacing with the ASSW, and sends the contents received by the RDMUX from the ASSW to the RMLP (a) without rewriting.
Test cells from the TCG are also input to RMLP (a), but are discarded and are not processed. On the other hand, a normal user cell (including the MESH-MH PVC test cell) whose 0 bit is 0 is a processing target cell of RMLP (a), and its VPI and VCI are shown below.
・ VPI: 03F (H)
VCI: 03xy (H) xy indicates the source MH ID (SBMH: 00-1F, GWMF: 40-5F)
The source MH can be specified by the VCI. In addition, ST, SN, and MID are input as they are given by the source MH.
10.15 RMLP (a) (HMH00A) → RMLP (b) (HMH01A)
FIG. 423 shows the format of a cell input from RMLP (a) (HMH00A) to RMLP (b) (HMH01A). (See Figure 282 for the route)
Here, the content received by RMLP (a) from RDMUX is almost completely rewritten. The contents rewritten by RMLP (a) are IST, DM, and RDA.
IST is a copy of ST.
In RMLP (a), the DA of the input PDU is referred to and it is determined whether or not it should be taken into its own MESH. This determination is performed by DA in I-BOM (also I-SSM). The result is reflected in DM and RDA. It is shown below.
・ In case of IBOM and ISSM that should be imported into the local MESH
DM = 1
RDA: For use inside own MASH (DA ID image in own MASH)
・ In case of IBOM and ISSM that are not included in the local MESH
DM = 0
RDA: do n’t care
The above is for IBOM and ISSM. In ICOM and IEOM, both DM and RDA (regardless of capturing or not capturing) are “don't care”.
There are two types of cells for the MESH-MH PVC test, those using the specific test DA and those using the assigned DA. The IBOM RDA of the former test cell is IFF (H) here.
10.16 LP-COM (HLP02A) → RMLP (b) (HMH01A)
FIG. 424 shows the format of a cell input from LP-COM (HLP02A) to RMLP (b) (HMH01A). (See Figure 209 for route)
The input from LP-COM to RMLP (b) is a test cell, and there are the following two types.
(1) SNI-SBMESH PVC test
(2) Diagnosis
(1) is performed at the master time, and (2) is performed at the OUS time (out-of-service state).
VPI and VCI are shown below.
(1) During SNI-SBMESH PVC test
・ VPI: 03F (H)
・ VCI: 03FF (H)
▲ 2 ▼ At diagnosis
・ VPI: 03F (H)
VCI: 03xy (H) xy represents MH ID. (SBMH: 00-1F, GWMH: 40-5F)
In the case of (1), the specific VCI is identified and identified in RMLP (b). Specifically, VCI is set to 03FF (H) = 0000 00111111 1111 (B) is set, and the underlined portion is recognized as 1.
When {circle over (2)}, it appears that the cell is a normal user cell transmitted from a certain source MH.
10.17 RMLP (b) (HMH01A) → RMLP (c) (HMH04A)
FIG. 425 shows a format of a cell input from RMLP (b) (HMH01A) to RMLP (c) (HMH04A). (See Figure 282 for the route)
In RMLP (b), as shown in the figure, the following various processes are performed on the header portion of the cell.
IST, DM, and SN pass through those received by RMLP (b).
PL is the contents of the upper 4 bits of the payload length field (6 bits) indicating the valid data length in the L2 PDU. As for RDA, lower 9 bits out of 10 bits are effective, and this is RDA '.
The source MH ID is indicated by using the source MH ID (1) and (2). The lower 8 bits of the VCI shown in section 10.16 indicate this in the normal case. The upper 4 bits of the 8 bits are the originating MH ID (1), and the lower 4 bits are the originating H ID (2).
In the BRLC field, the BRLC number (more accurately, the umbilical link number) to which this cell should go, which is obtained by RMLP (b), is given.
Similarly, the RVCI is given the destination SNI ID of this cell. In addition, in the case of the cell of the PVC test between MESH-MH (using specific DA), RVCI is FF (H).
SST is assigned ST when encapsulation is removed (returned to SIP).
In RMLP (b), an RMID (unique in the own RMLP) is created and assigned from the received VCI (corresponding to the originating MH ID) and MID (unique in the originating MH). If the RMID cannot be assigned (EFMN or EFMD is on), the RMID is “don't care” and the RVCI is EO (H).
10.18 RMLP (b) (HMH01A) → RMLP (c) (HMH04A): MRI timeout dummy cell
FIG. 426 shows a format of a time-out dummy cell transferred from RMLP (b) (HMH01A) to RMLP (c) (HMH04A). (See Figure 282 for the route)
In RMLP (b), an MRI timeout check is performed. Then, when NG is detected in the check, a dummy cell is transmitted for the purpose of NG notification or the like.
RVCI contains the destination SNI ID. (The upper 5 bits are all 0) The RMID is the same as in Chapter 10.17.
In the figure, the contents of the blank part and the area following the header part are “don't care”.
10.19 RMLP (c) (HMH04A) → RMLP (d) (HMH02A)
FIG. 427 shows the format of a cell input from RMLP (c) (HMH04A) to RMLP (d) (HMH02A). (See Figure 282 for the route)
Each parameter shown in the figure is passed through in RLMP (c). Therefore, the content output from RMLP (b) is directly inherited by RMLP (d). (The above MRI timeout dummy cell is also through)
10.20 RMLP (d) (HMH02A) → LP-COM (HLP02A, HLM00A)
FIG. 428 shows a format of a cell input from RMLP (d) (HMH02A) to LP-COM (HLP02A, HLM00A).
HLP02A requires a test cell for diagnosis and PVC test between MISH and MH (when assigned DA is used). Error cells are not output from RMLP (d).
The outgoing MID is assigned so as to be a unique value for the destination SNI. The area for the outgoing MID is 10 bits, but the lower 5 bits are used and the upper 5 bits are all 0. (For those that become S-SSM, the lower 5 bits also give all 0), and these lower 5 bits are the outgoing MID '.
The headquarters is still encapsulated.
RDA (RDA 'at the RMLP (d) input) is IFF (H) when using a specific DA for the Mesh-MH PVC test. In this case, RVCI is FF (H). This is determined in RMLP (d) and the cell is not output.
The HLP02A needs to receive a test cell for diagnosis and PVC test between MESH and MH (when assigned DA is used). At the time of diagnosis, since the user cell input from the ASSW to the RMLP unit is blocked, the test can be made as such. (RVCI is taken in) In addition, in the case of a PVC test between MESH and MH (when assigned DA is used), RVCI is taken in, which is a destination SNI ID.
The HLM00A needs to receive a cell for billing. The billing data includes the called SNI number, which is determined by RVCI.
At the time of diagnosis, the charging operation is performed for the inflow cell. The charging operation is also performed in the SNI-SBMESH PVC test cell, but at this time the charging data is ignored because the SNI is blocked.
The charging operation is also performed in the MESH-MH PVC test (when allocated DA is used) cell, but since the specific SA is attached, the charging data is ignored as a clue.
10.21 RMLP (d) (HMH02A) → LP-COM (HLP02A, HLM01A)
FIG. 429 shows a format of a cell input from RMLP (d) (HMH02A) to LP-COM (HLP02A, HLM01A).
HLP02A requires a test cell for diagnosis and a PVC test between MISH and MH (when using a specific DA), and HLMO1A requires a PM / TM cell. In this part of the interface, all cells including error cells (encapsulated) are output.
The part shown in the figure is the same as the RMLP (d) input.
The HLP02A needs to receive a test cell for a diagnosis and a MESH-MH PVC test (when using a specific DA). At the time of diagnosis, the test is performed by blocking the user cell input from the ASSW to the RMLP unit. (Look at the RVCI and load the test cell)
As described above, when the specific DA of the MESH-MH PVC test is used, RDA (RDA ′ at the RMLP (d) input) is 1FF (H). In this case, RVCI is FF (H).
The cell flows in during the MESH-MH PVC test (when the assigned DA is used), but it is not operating in the mode in which the HLP02A receives this cell. In addition, although a cell also flows in the SNI-SBMESH PVC test cell, similarly, the HLP02A is not operating in the mode in which this cell is received.
The HLMO 1A needs to receive cells for PM / TM. In PM, originating MH is used as a unit, and TM is called SNI, but originating MH ID (1), (2) and RMCI are used as clues.
At the time of diagnosis, various operations are performed on the inflow cell, but at the time of diagnosis, there is no problem because the MASH is OUS.
RMLP (b) The lower 8 bits of the input VCI are copied to the source MH ID (1) and (2). In order not to perform PM / TM operation in the SNI-SBMESH PVC test cell, the MSB of the source MH ID (1) of the test cell is set to 1.
RVCI is FF (H) at the time of PVC test between MESH and MH (when using specific DA). PM / TM operation masks this as a clue.
10.22 RMLP (d) (HMH02) → RMUX (HMX12A)
FIG. 430 shows a format of a cell input from RMLP (d) (HMH02) to RMUX (HMX12A). (See Figure 209 for route)
In this interface, the encapsulation is removed. Also, no error cell is output.
The cell here is almost the same as in Chapter 10.20, but the source MH IDs (1) and (2) and the BRLC area are specific parameters as shown.
The area of 0000 0011 1111 corresponds to the VPI. That is, it is 03F (H). Further, 0000 0011 RVCI corresponds to VCI.
RVCI is the destination SNI ID. That is, the value is in the range of 0300-031F.
The MESH-MH PVC test cell is not transmitted by this interface unit. Specifically, it is detected that the MSB of RVCI is 1, and recognizes that it is the test cell. In the case of an allocated DA, it is sent to the RMUX and the cell is also output to the ASSW, but the SNI is blocked during this test.
10.23 RMUX (HMX12A) → ASSW
FIG. 431 shows the format of a cell output from RMUX (HMX12A) to ASSW. (See Figure 209 for route)
There are the following three types of cells output from the RMUX to the ASSW.
(1) Test cell to TCB
(2) Signaling cell to BSGC
(3) Normal user cell
A normal user cell is input from RMLP (d) to RMUX, and is given and converted by VCC in RMUX, resulting in the format shown in FIG. Since the value of each parameter is not known as SBMSH, it is not specified here. (SNI-SBMESH PVC test cell is equivalent)
A test cell to TCG is input from SDMUX to RMUX, and various additions / conversions are performed in VCC in RMUX to obtain the format shown in FIG. The value of each parameter is not specified because it is not known as SBMISH.
The cell for signaling to the BSGC is not specified because it is not particularly known as SBMSH.
10.24 Error flag (SMLP side)
FIG. 432 shows error flags on the SMLP side.
10.25 Error flag (RMLP side)
FIG. 433 shows error flags on the RMLP side.
11. Software interface
11.1 Initial settings
There are the following two initial settings performed by the software regarding SBMesh.
(1) Initial setting of MH-COM section
(2) Initial setting of LP section
(1) is performed via LAP and (2) is performed via INF. Then, when initializing as a whole BMESH, it is performed in the order of (1), (2).
Each case will be described below.
11.1.1 Initial setting of MH-COM part
(1) MH-COM initial setting procedure
FIG. 434 shows a flow for explaining the initial setting of MH-COM.
The initial setting of the MH-COM unit is performed according to the following procedure.
(1) ACT / SBY Establish intra-office LAP at the same time.
(2) ACT / SBY issues its own reset request (ROW0: D6). At the same time, a reset timer (timeout time: 1 minute) is started.
(3) Since the MH-COM unit is in a reset state and the intra-office LAP is disconnected, the BCPR detects the intra-office communication link disconnection. However, during the period when the timer at reset does not time out, BCPR continues to send out the intra-station communication link establishment request (SABM continues to be sent out from BSGC).
(4) The MH-COM returns a UA to the SABM received after its own reset is completed. This establishes the intra-station communication link again.
(5) BCPR issues a COM-EMSCN read request command (COM-EMSCN-RD-RQ). A response to this is returned from MH-COM (COM-EMSCN-DAT-RP). At this time, since all E-MSCNs are masks, the EMSCN bit received by the BCPR is all OK.
(6) BCPR sets the mask pattern by COM-E-MSD (ROW 180-195).
(7) BCPR sets a threshold by COM-E-MSD as necessary (ROW 36 to 51).
(8) If the reset timer expires before the reset is completed, it will not be reset and will be regarded as a failure.
(2) Intra-station communication
The intra-station communication will be described with reference to FIG. FIG. 436 shows an example of the VPI / VCI value of the intra-station communication cell.
A simple LAP procedure is used for intra-station communication. All E-MSD / E-MSCN and device control for MH-COM are handled by this simple LAP procedure. LP and LP-COM are not controlled at all.
Logically, one communication link is set up between BSGC-MH-COM. However, since MH-COM is duplicated, each system has one communication link.
As shown in the figure, in both BSGC-> MH-COM and MH-COM-> BSGC, both-system intra-station communication cells (simple LAPs converted into ATM cells) flow on one system highway.
The BSCI → MH-COM cell has different VCI values in both systems. This value is a fixed value depending on the system. MH-COM captures only the local communication cell by the VCI value and discards the other system cell.
The MH-COM → BSGC cell has the same VCI value in both systems, but the COM bit in the ATM header differs depending on the system (for a certain highway, COM = 1, COM = 0 for other cells. The BSGC terminates only the cell that it should terminate by COM bit, and the other-system cell is discarded.
The BSGC can be accommodated on both sides 0 and 1 of the ASSW. SBMSH is connected to both ASSW sides 0 and 1, but the intra-station communication link is set up only for side 0 BSGC. This is shown in FIG.
Up to four SBMSHs are cascade-connected (connected based on a single 622 Mbps highway). In the case where a plurality of SBMESHs are connected to one highway, the intra-station communication link is set for each SBMESH. At this time, the VPI / VCI values of the in-station communication cells of BSGC → MH-COM are all the same, but the TAGC values are different for each device.
The MH-COM obtains the TAGC value (tag C) of the cell to be captured by the shelf number of the SBMASH in which it is accommodated, and captures only the corresponding cell.
As described above, MH-COM determines the operation at the time of cascade connection based on the TAGC value. Do not use UL in ATM control (fixed to “0”)
The shelf number of SBMesh is shelf No. in the case of a single configuration of SBMASH. = 0, and hereinafter, a value incremented by 1 is assigned every time one SBMISH is expanded. As shown in FIG. 438, the shelf number and the TAGC value of the BSGC → MH-COM intra-station communication cell related to the shelf match.
(3) Dedicated line setting
The SNI → MESH, MESH → MH, and MESH → SNI are all connected by a dedicated line (PVC). The dedicated line is set immediately after the initial setting is completed. The VPI and VCI for dedicated lines are shown in Chapter 2, so the tag section is shown below.
・ Between SNI and MESH
This part makes the SBMES containing the SNI “tag” with the tag. (It is assumed that the TAGA and TAGB specify a 600M highway to which a predetermined SBMASH is connected.)
FIG. 439 shows a tag portion of a MISH input cell that specifies SBMASH. From the SNI in the BRLC, a predetermined tag is used to guide the host, and the tag is given when the host is guided to the MESH in the host.
・ Between MESH and MH
This part is not the “shooting” of SBMASH (0 to 3) but the “shooting” of SBMH. That is, the corresponding SBMH 600M highway is designated by TAGA and TAGB. FIG. 440 shows a tag portion of a cell designating a specific SBMH.
・ Between MESH and SNI
This part makes the SNI “Shooting” with the tag. Details are omitted.
In addition to the above, it is also necessary to set VCC for the periodic test path using tags. The VCC setting of the test cell path used for this test is set and released each time the test starts and ends.
11.1.2 Initial setting of LP section
The LP unit starts various processes in response to the online operation activation. On the other hand, subscriber data or the like is sent to the LP unit thereafter. Therefore, various errors (not related to hardware but related to protocol performance monitor, etc.) may occur during this period. To prevent this, software processing is performed. Hereinafter, this process will be described with reference to FIG.
The statistical time information registration (1) shown in the figure is sent in response to the online operation response status from the LP section, and (2) is sent every 15 minutes. Although not shown after (2), it is sent every 15 minutes. Further, the interval between (1) and (2) is variable from 0 minutes to less than 15 minutes.
As described above, the period from the start of the online operation to the completion of registration of subscriber data and various station data (in period 3 in the figure, although a normal cell is input to SBMSH, the subscription Since the operator data and the station data are not set, an error relating to the protocol performance monitor and the network data collection may occur, and an error count is performed, which may generate a TCA. Depending on the type of error, the error log may be sent from the firmware to the software, so the software ignores the error log in period 3 and treats the error log in period 5 as the correct record. To do.
Also, since the error count in period 3 is unreliable, the various count values and TCA in the period up to statistical time information registration (2) (accurately switching the collection plane) (period 4 in the figure) should be ignored.
・ Subscriber data registration
The subscriber data registration command has SNI as a unit, and is sent to the number of SNIs accommodated by a certain SBMSH (max. 32 times).
The firmware defaults to all SNI blockages. Then, for the subscriber who has sent this command, the block is released assuming that the subscriber is accommodated in the own SBMH. This is processing when the processing request indicates “addition / change”. When this command with the processing request “deletion” is received during operation, the corresponding SNI is blocked. There are also SNI block registration command and SNI block release command that can specify block / block release of multiple SNIs. These commands are accepted and SNI is blocked / unblocked as it is. However, these commands are not used when deleting / adding SNI in principle, and temporarily block SNI for some reason during operation. Use it when you want to cancel or release it.
In this command, 16 types of individual addresses, 48 types of group addresses, 128 types of screening addresses, and 16 types of blocking carriers can be set per SNI.
If the GAID is the same GA across SNIs (more specifically, within the same SS across MESH and MH), the same GAID is assigned.
At the time of initial setting, settings for all SNIs accommodated are performed as described above. However, when an SNI that is in operation is added or deleted, only the corresponding SNI is set by this command. Also, when changing various parameters for a certain SNI that is in operation, only those related to the corresponding NSI are set by this command (this command changes the parameters to be changed and sends other parameters without rewriting). The following are points to note when deleting individual addresses and group addresses.
As an example, FIG. 442 shows an example in which C 1 is deleted when A, B, C, and D are registered as individual addresses.
Normally, the image corresponding to C 1 is filled with D 2, but in reality, the part of C 1 to be deleted is sent in all 0 as shown in FIG. This restriction is for individual addresses and group addresses, and screening addresses and blocking carriers are “stuffed” when deleted.
The above restrictions are due to the billing unit. If C is not set to all 0 in the previous example and D is immediately packed, the charging data for C 1 and the data for D 1 and so on until the next charging data is sent to the software from the hardware configuration of the charging unit. This is because the distinction cannot be made. In other words, once C is set to all 0 and the accounting data for C is taken up, it is possible to register a new address in the part that was set to all 0.
If parameters such as SNI addition / deletion or individual address of existing SNI are changed by subscriber data registration command during operation, errors related to protocol performance monitor etc. may occur as in the initial setting. Depending on the type, TCA may occur or the log may increase. For this reason, errors during initialization are ignored in software.
On the other hand, in the case of addition / deletion, etc. during the operation described above, it is natural that it is an error in a sense, and so many errors will not occur. And logs are acceptable.
・ About station data registration
Station data registration is performed using the following command.
(1) Station data (individual) registration command
(2) Station data (group) registration command
(3) Station data (MH) registration command
(4) Station data (GWMH) registration command
(5) Station data (station number) registration command
(6) Station data (β) registration command
(1) Station data (individual) registration command
The unit of this command is SBMASH, and an individual address supported by SBMASH specified by the parameter (MHAT + MHID + MESHID) in the command is notified. Therefore, at the time of initial setting of a certain SBMESH, this command regarding all the SBMESHs in the SS including the SBMESH is sent to the SBMESH. When there are 32 MHs in the SS and each MH has 4 SBMESH immortal configurations, 128 commands are sent to the SBMESH, and the system default setting is 128 in total.²Will be sent once.
When there is a change in the individual address of the SNI accommodated in a certain SBMSH, this command is used to notify the change to all SBMES.
A parameter (MHAT + MHID + MESHID) and a subscriber identifier are used in a plurality of commands, and parameters commonly used in a plurality of commands are given by common recognition.
The address identifier is an identifier for the individual address assigned to the SNI specified by (MHAT + MHID + MESHID + subscriber identifier).
In the individual address designating part in the subscriber data registration command, 16 individual addresses can be designated, but the identifier of the individual address designated first in the command message for the SNI is set to 0. , 2,...
This command is used to set the routing table in SMLP. In this case, as one method, all DAs are analyzed in the routing table. Here, depending on the system configuration, the number of command transmissions can be reduced. For example, consider a case where the routing table only supports 4 SBMH × 4 SBMESS × 32 SNI × 4 IA.
Even if the system accommodates 32 SBMH and each SBMH consists of 4SBMESH, only MHID of 0-3 is set in the table, so only 4 SBME × 4 SBMSH = 16 command transmissions to a certain SBMESH The total system can send 16x128 commands. The number of individual addresses defined by each command may also be 32 SNI × 4 IA = 128.
In addition, for example, there are six SBMHs of A, B, C, D, E, and F in the system, and among them, there is a lot of traffic in the group of A, B, C, and D, and the group of E and F. Suppose that there was not much between the two groups. In this case, if IA on four SBMHs, A, B, C, and D, is mechanically sent to all MHs with this command, DA in the A, B, C, and D groups can be “sniped”. However, those in the E and F groups cannot do that and are broadcast. In such a case, A, B, C, and D are sent with IA related to four SBMHs of A, B, C, and D, and E and F are related to two SBMHs of E and F By sending IA with this command, it is possible to “shoot” even those in the E and F groups, reducing the broadcast as a whole.
(2) Station data (group) registration command
This command notifies the correspondence between GAID and group address. However, since the book is not used in SBMASH, it is not necessary to send it to SBMASH.
(3) Station data (MH) About registration command
This command gives a certain SBMESH a bandwidth between the SBMESH and each (including myself) SBMH and GWMH (SMLP → RMLP image). (At the same time, mounting / non-mounting information of each SBMH and GWMH is also given). Also, one transmission is performed for 1SBMESH.
In this command sent to a certain SBMASH and this command sent to another SBMSH, the portions of the SBMH and GWMH mounted / unmounted information are the same, but the portions giving the bandwidth are usually different.
When a change occurs in the bandwidth, this command is used to notify only the related SBMASH. This command cannot notify only the changed part, so it will inevitably notify the part that has not changed. In addition, when there is an increase / decrease in SBMH and GWMH, this command is used to notify all SBMASH.
In the initial stage, the software does not perform bandwidth control between MISH and MH, and the entire bus becomes the full bandwidth of 155M, but even in this case, this command is sent as it is. In this command, not only the bandwidth but also the MH implementation information is notified to the MASH, so the firmware cannot operate by default.
(4) Station data (GWMH) registration command
This command notifies the correspondence between the GWMH and the intra-LATA station number (and the intra-LATA station ID) under the GWMH, and a command having the same content is sent to all the SBMSHs. Here, the intra-LATA station number under GWMH is a station number assigned to another SS, although it is within the same LATA. The station number in its own SS is not included. Such station numbers are defined as the intra-station station numbers shown in the next section.
This command is sent once for each SBMASH. Further, when a change occurs, the change is notified to all SBMSH. This command is also used to set the routing table in SMLP. It is possible to notify a maximum of 512 types of LATA station numbers with one command, and the command format is such that the correspondence between the 512 types and the GWMHID is free. However, if the number of station numbers supported by the routing table is small, the command length can be reduced.
(5) Station data (station number) registration command
This command notifies the correspondence between the in-station station number and the in-station station number ID, and a command having the same content is transmitted to all the SBMSHs.
This command is sent once for each SBMASH. Further, when a change occurs, the change is notified to all SBMSH.
(6) Station data (β) registration command
When the SNI logically accommodated in a certain SBMSH is physically under the BRLC, this command corresponds to the BRLC number, the umbilical link number, and β, which is the traffic regulation value on the umbilical link. Is to be notified.
This command is sent once for each SBMASH, but the contents of notification to each SBMASH are different. Further, when a change occurs, the change is notified to the related SBMASH. If this setting is not present, SBMASH operates with a default value (β = 1).
11.2 INS processing (in-service processing)
In this section, the INS processing of the MH-COM unit and the INS processing of the LP unit are respectively shown. The INS process referred to here is a process for incorporating a system that has been in OU (out-of-service state) into INS (in-service state).
11.2.1 INS processing of MH-COM
The MH-COM INS processing will be described with reference to FIG.
The MH-COM INS processing is mainly performed by copying the contents of the master VCC table to the VCC of the INS system. The procedure is shown below. There is no built-in diagnosis for INS. Note that the INS process is performed in a state where there is no failure in the OUS system to be INS. Further, it is assumed that the initial setting is completed and the intra-station communication link is established.
(1) BCPR issues a VCC copy request command (VCC-CP-RQ) to both ACT and OUS systems.
(2) The ACT system MH-COM connects the own system μP-bus to the OUS system after receiving the VCC-CPY-RQ, and notifies the OUS system of the VCC copy request by inter-system communication via the SIC. Further, an ACK for VCC-CPY-RQ is returned to BCPR.
When the OUS system MH-COM receives the VCC-CPY-RQ from the BCPR and further receives the VCC copy request from the ACT system by inter-system communication, the OUS system MH-COM separates its own system VCC from the bus (this causes the ACT system μP-bus to The OUS system VCC can be seen in the I / O space). Thereafter, an ACK is returned to the BCPR.
(3) The ACT system μP starts the VCC copy (reads the setting contents of the own system VCC sequentially and writes it to the other system VCC visible to the own system bus). If the read contents of the copy source VCC are not set in the table, the address is not copied and the next address is read.
After receiving ACK for VCC-CPY-RQ from both systems MH-COM (that is, during VCC copy), BCPR sends VCC-SET-RQ only to ACT system VCC (usually both System simultaneous issue).
(4) When the VCC copy is completed, the ACT MH-COM sends a VCC copy completion notification (VCC-CPY-CMP) to the BCPR. When the ACT system MH-COM receives an ACK for the VCC-CPY-CMP, it notifies the OUS system MH-COM of the completion of the VCC copy by inter-system communication.
BCPR receives VCC-CPY-CMP from ACT system MH-COM, and issues VCC-CPY-RQ to both systems immediately after issuing ACK for it.
(5) The OUS system MH-COM sends a VCC-CPY-CMP to the BCPR after receiving a VCC copy end notification from the ACT system MH-COM by inter-system communication. After the ACK for the VCC-CPY-RQ is received from the BCPR, the local VCC is switched back to the local μP-bus, and a VCC copy end notification is issued to the ACT MH-COM by inter-system communication. After receiving the VCC copy end notification from the OUS system, the ACT system MH-COM disconnects its own system bus from the other system bus.
By the processes (1) to (5), the OUS system is in the INS state.
11.2.2 LP section INS processing
This procedure is performed only for the system that is going to INS the procedure that was performed for both systems in “11.1.2 LP section initial setting procedure”. The same as shown in chapter 1.2.
11.3 Fault monitoring / system switching
There are the following five types of faults that the software detects for SBMASH.
(1) Concerning LAP link with MH-COM department
(2) Concerning communication using INF with LP section
(3) MSCN in MH-COM
(4) MSCN in LP section
▲ 5 ▼ LP department health check
Each case will be described below, and system switching will be described later.
11.3.1 MH-COM unit fault monitoring
All faults in MH-COM are notified to BCPR via BSGC by intra-office communication LAP. The failure information notified via the simple LAP is called E-MSCN.
There are two types of MH-COM faults, one of which is notified to BCPR by the own E-MSCN and the other which is notified via another E-MSCN. A failure that cannot be notified by the own E-MSCN or a failure that cannot be trusted even if notified is accommodated in the other E-MSCN. There are the following three types of obstacles.
・ ΜP failure (watchdog timer)
・ Power failure (fuse blown / OBP error)
・ In-station communication processing unit failure (EGCLAD-LSI failure / signaling DMX failure)
When a failure occurs in the ACT system (active system), the ASSW system is switched, and the diagnosis is started at the same time that the old ACT system is closed. On the other hand, when a failure occurs in the SBY system (standby system), the ASSW system switching is not performed, and the diagnosis is started at the same time as the SBY system is closed. FIG. 444 shows the operation at the time of failure of the MH-COM unit.
11.3.2 MH-COM failure notification / processing sequence
The failure notification / processing sequence of MH-COM will be described below.
(1) Difference notification
The failure of MH-COM is performed by differential notification in E-MSCN. BCPR, for example, periodically sends an E-MSCN read command and collects E-MSCN data from itself, but is notified from MH-COM based on the occurrence of each failure when a failure occurs. . The same applies when the failure is recovered. In other words, the BCPR is notified only when a change occurs in the bit of the E-MSCN. The E-MSCN also has a mask pattern (set from the BCPR by the E-MSD), and no notification is made even if a change occurs with respect to the masked E-MSCN bit.
However, a COM-E-MSCN-DAT-RQ command is also prepared in order to enable the E-MSCN to be read from the BCPR at an arbitrary time. No mask is applied to the E-MSCN read by this command.
(2) Fault processing sequence
The failure processing sequence differs depending on whether the failure is notified by the local E-MSCN or the other E-MSCN, and whether the failure occurrence system is ACT or SBY. The failure processing sequence in each case is illustrated below.
(1) When a failure reported by the local E-MSCN occurs in the SBY system
(2) When a failure reported by the local E-MSCN occurs in the ACT system
(3) When a failure notified by another E-MSCN occurs in the SBY system
(4) When a failure reported by another E-MSCN occurs in the ACT system
The above (1) to (4) are shown in FIGS. 445 to 448, respectively.
11.3.3 Failures related to communication using INF with LP section
SBMESH-A and BCPR are interfaced via INFT and INFA as shown in FIG.
The failure referred to here is between the above-mentioned SBMESS and INFA, and the normality of BCPR, INFT, and INFA (other than the portion facing SBMesh) is guaranteed.
The coping concept is shown below. In addition, about the failure regarding DMA, it is displayed on INF MSCN. Basically, it is equivalent to fault monitoring related to communication between software and BSGC using INF, and the control timing of OUS and ALM lamp is also equivalent.
・ When a failure is detected in communication with the master system LP
System switching of the LP unit of SBMES is performed. The old master system LP unit is set to OUS and starts diagnosis.
・ When a failure is detected in communication with the slave LP section
The slave LP section is set to OUS and the diagnosis is started.
Some statuses returned by SBMASH in response to a command from software include a cause code, but a BS hardware failure is not notified by this parameter.
11.3.4 Failures discovered by MSCN in LP section
The check results of various checkers in the LP section are notified to the software via INF.
The MSCN points are roughly divided into the following four points.
(1) Points related to entanglement between MH-COM and LP units
▲ 2 ▼ NG or points other than ▲ 1 ▼
(3) Points other than (1) and (2)
▲ 4 ▼ Detailed points
The above (1), (2), and (3) are accommodated in the INF MSCN 32 bit. INF MSCN 32 bit is shown in FIG. (4) is not an INF MSCN but a detailed MSCN.
When a failure or the like is notified in INF MSCN 32 bits, an INF interrupt is generated for CC (software).
The above (1) is the check result regarding the interlaced system. The concept of this check is shown in FIG.
The confounding of the MH-COM unit from the DMUX to the LP unit is to send data and clocks independently from the MH-COM unit to the LP units of both systems. Etc.), the method shown in FIG. 451 is adopted.
Checkers for data and clocks transmitted from the DMUX block of the MH-COM unit to the LP unit are CKaH and CKaM in the figure. The suffixes H and M indicate data and clocks from the own system (Home) MH-COM unit and the other system (Mate) MH-COM unit, respectively.
The correspondence with the bit number in the INF MSCN is as follows.
CKaH: bit 21, 20, 13, 12
CKaM: bit 19, 18, 11, 10
The checkers for data and clock transmitted from the LP unit to the MUX block of the MH-COM unit are CKbH and CKbM in the figure. The meaning of H and M at the end is the same as above. These checkers exist in the MH-COM unit, but the check result is sent back to the LP unit that is the source of the data and clock (for example, the check result in the MH-COM unit # 0 CKbM is sent to the LP unit # 1. Sent back) and contained in the INF MSCN.
The correspondence with the bit number in the INF MSCN is as follows.
CKbH: bit 17, 16, 09, 08
CKbM: bit 15, 14, 07, 06
The clock of the LP section is created by the PLL in the LP section, but this must eventually be synchronized with the clock of the MH-COM section. For this reason, the source clock (64k) is given from the MH-COM unit to the PLL in the LP unit, and inter-system confounding of this clock exists. The LP unit checks the source clocks from both MH-COM units.
The correspondence with the bit number in the INF MSCN is as follows.
CKaH: bit 01
CKaM: bit 00
As described above, the bit related to (1) has 18 bits for each SMBESH single system and 36 bits for both systems. These 36 bits are divided into 9 groups each having 4 bits as shown below, and the determination is made in each group.
Group (1) 0 series, 1 series bits 17, 15
Group (2) 0 series, 1 series bits 16, 14
Group (3) 0 series, 1 series bit 09, 07
Group (4) 0 series, 1 series bit 08, 06
Group (5) 0 series, 1 series bit 21, 19
Group (6) 0 series, 1 series bits 20, 18
Group (7) 0 series, 1 series bits 13, 11
Group (8) 0 series, 1 series bits 12, 10
Group (9) 0 series, 1 series bit 01, 00
In the case of a normal failure, no NG occurs across two or more groups at the same time. However, this is possible in the case of a power failure in the MH-COM unit. For example, if the power failure is in the MH-COM unit # 0, the LAP link to the unit is disconnected. Alternatively, since it is determined by MSCN via MH-COM unit # 1, processing is performed with reference to that. The system reconfiguration is shown below for each group.
・ In the case of group (1)
As shown in FIG. 452 (a), when two points in a certain MH-COM unit (# 0) are NG, it is considered as a failure of the MH-COM unit. Therefore, when the MH-COM unit is a master, the system of the MH-COM unit is switched, the old master system is set to OUS, and diagnosis is started. If the MH-COM unit is a slave, OUS is set and diagnosis is started.
As shown in FIG. 452 (b), when two points corresponding to a certain LP section (# 0) are NG, it is considered that the LP section is faulty. Therefore, when the LP unit is the master, the LP unit is switched, the old master system is set to OUS, and the diagnosis is started. If the LP unit is a slave, OUS is set and diagnosis is started.
As shown in FIG. 452 (c), when only one point is NG in each of the LP unit and the MH-COM unit, it is determined whether the cause of the failure is in the LP unit or the MH-COM unit. Not stick. In the example of the figure, the diagnosis is started by setting the MH-COM unit # 0 and the LP unit # 0 as OUS. When the MH-COM unit # 0 is originally a master or the LP unit # 0 is a master, system switching is involved.
In this figure, LP part # 0 bit 17 NG, bit 15 OK is assumed, but if this is bit 17 OK, bit 15 NG, diagnosis is performed by making MH-COM part # 1 and LP part # 0 OUS. However, in this case, the LP part # 1 is also in the suspicious range and is taken into consideration when analyzing the diagnosis result.
As described above, the example shown in FIG. 452 is a case in which the MH-COM unit can refer to 4 points in both systems INS mode.
FIG. 453 shows an example in which one system of the MH-COM unit is already SBY or OUS and only 2 points of the master system can be referred to. Also, when one part of the LP section is already OUUS, reference to the two points corresponding to it is prohibited. Furthermore, reference is prohibited for another point from the physical configuration of the confounding.
FIG. 453 (a) shows a case where the MH-COM unit # 1 is in a state other than INS (that is, SBY or OUS), and two of the points cannot be referenced. At this time, 2 points in the MH-COM unit # 0 are NG. In this case, although it is a failure of the MH-COM unit # 0, only message output is performed.
FIG. 453 (b) shows an example in which the MH-COM unit # 1 is in a state other than INS and two points in the MH-COM unit # 1 cannot be referred to, and one point in the MH-COM unit # 0 is NG. It is. In this case, it is not possible to determine whether the failure is in the MH-COM unit or the LP unit. Since the MH-COM side cannot be reconfigured, in the example of FIG. 453 (b), the LP unit # 0 is set to OUS and the diagnosis is started. When LP unit # 0 is originally a master, it involves system switching. In FIG. 453 (b), the LP unit # 0 bit 17NG and the LP unit # 1 bit 15 OK are shown. However, when the reverse is true, the LP unit # 1 is converted to OUS and diagnosis is performed. However, LP part # 0 is the suspicious range, which is taken into consideration when analyzing the diagnosis results.
In FIG. 454 (a), the LP unit # 1 is in the OUS state, and the two points in the corresponding LP unit # 1 and the system 3 points of one point obtained through the LP unit that is the OUS cannot be referred to. This is the case. The remaining 1 point is assumed to be NG. In this case, reconfiguration is impossible and only message output is performed.
FIG. 454 (b) shows a case where the LP unit # 1 is in the OUS state and the NH-COM unit # 0 is in a state other than INS. At this time, all 4 points cannot be referred. Such a state is determined to be a double failure.
・ Group (2)
The same as in the case of group (1).
The bit correspondence is bit 17 → bit 16, bit 15 → bit 14.
・ Group (3)
The same as in the case of group (1).
Bit correspondence is bit 17 → bit 09, bit 15 → bit 07.
・ Group (4)
The same as in the case of group (1).
Bit correspondence is bit 17 → bit 08, bit 15 → bit 06.
・ Group (5)
FIG. 455 (a) shows an example in which two points in a certain LP section (# 0) are NG. In this case, it is considered that the LP section is faulty. Therefore, if the LP unit is a master, the LP unit is switched, the old master system is set to OUS, and diagnosis is started. On the other hand, when the LP unit is a slave, OUS is set and diagnosis is started.
FIG. 455 (b) shows an example in which two points corresponding to a certain MH-COM unit (# 0) are NG. In this case, any of the MH-COM unit and the LP unit directly connected thereto is shown. It is not possible to determine whether or not is a failure. Then, the diagnosis is started with the MH-COM unit # 0 and the LP unit # 0 as OUS. On the other hand, when the MH-COM unit # 0 is originally a master or the LP unit # 0 is a master, system switching is involved.
FIG. 455 (c) shows an example in which only one point is NG. In this case, it is considered that the LP unit is faulty. Therefore, when the LP unit is the master unit, the system of the LP unit is switched, the old master system is set to OUS, and diagnosis is started. On the other hand, if the LP unit is a slave, it becomes OUS and starts diagnosis. In FIG. 455 (c), the LP unit # 0 bit 21 NG, bit 19 OK is used. However, in the opposite case, the OU is converted and diagnosed in the same manner. In this case, the LP unit # 1 is also in the suspected range. Yes, to consider when analyzing diagnostic results.
As described above, the example shown in FIG. 455 is an example in which the LP unit can refer to 4 points in both systems INS.
In the following, referring to FIG. 456, an example when the LP system part system is already OUS is shown. In this case, it is impossible to refer to 2 points of the OUS system, and furthermore, reference to another point is prohibited due to the confounding physical configuration. In addition, when one system of the MH-COM unit is already OUUS, reference to the corresponding two points is prohibited.
FIG. 456 (a) shows a case where the LP unit # 1 is in the OUS state, and reference is prohibited for two points in the LP unit # 1 and one point that passes through the LP unit that is OUS. At this time, the remaining one point is NG. In this case, reconfiguration is impossible and only message output is performed.
FIG. 456 (b) shows a case where the MH-COM unit # 1 is in the OUS state and the corresponding two points are prohibited from being referenced. At this time, it is determined as NG together with the remaining 2 points. Also in this case, reconfiguration is impossible and only message output is performed.
FIG. 456 (c) shows a case where the MH-COM unit # 1 is in the OUS state and the corresponding two points are prohibited from being referenced. At this time, only one point out of the remaining two points is NG. In this case, the failure of the LP section is considered. Therefore, if the LP unit is a master, the LP unit is switched, the old master system is set to OUS, and diagnosis is started. On the other hand, when the LP unit is a slave, OUS is set and diagnosis is started. In FIG. 456 (c), the LP unit # 0 bit 21 NG and the LP unit # 1 bit 19 OK are used. However, LP part # 0 is also in the suspicious range and is taken into consideration when analyzing the diagnosis result.
FIG. 456 (d) shows a case where the LP unit # 0 is in the OUS state and the MH-COM unit # 1 is in the OUS state. At this time, all four points cannot be referred to. Such a state is determined to be a double failure.
・ Group (6)
The same as in the case of group (5).
Bit correspondence is bit 21 → bit 20 and bit 19 → bit 18.
・ Group (7)
The same as in the case of group (5).
The bit correspondence is bit 21 → bit 13 and bit 19 → bit 11.
・ Group (8)
The same as in the case of group (5).
The bit correspondence is bit 21 → bit 12, bit 19 → bit 10.
・ Group (9)
The same as in the case of group (5).
The bit correspondence is bit 21 → bit 01 and bit 19 → bit 00.
11.3.5 LP section health check
The following information is sent and received between the software and the SBMASH LP section after entering the actual operation.
(1) Billing information
(2) Protocol performance monitor information
(3) Network data collection information
Error log information on (4), (2) and (3)
▲ 5 ▼ Statistical time information
The above (1) and (4) are sent autonomously from the LP section to the software, but are not sent if there is no information to be notified to the software, and the software also sends and receives the above (1) periodically. It is not checked whether it is done. With regard to (2), (3), and (5) above, transmission / reception is performed once every 15 minutes. For this reason, if a failure related to INF communication occurs during actual operation, the failure will be latent for the worst 15 minutes until the next transmission / reception of (2), (3), and (5) is performed. . In order to prevent this, a health check is performed on the LP unit (both master and slave). FIG. 457 shows the concept of health check.
The software issues a health check command to the LP unit periodically (for example, every 5 seconds), and at the same time, starts a timer of, for example, 2 seconds. If there is a health check response before the timer times out, it is determined as normal. On the other hand, when a timeout occurs, the method for recognizing the failure is left to the driver software. (For example, the driver software retries 3 times at intervals of 2 seconds and still recognizes that it is a failure when it is NG)
When the master system LP unit recognizes the failure, the LP unit system is switched, the old master system LP is set to OUS, and the diagnosis is started. When the slave system LP unit recognizes a failure, the system is set to OUS and diagnosis is started.
In addition, the health check is similarly performed in the BSGC, and in addition to the above method, whether or not the software is operating normally on the BSGC side (whether or not the health check command is periodically transmitted) is checked. Is possible.
11.3.6 System switching
There are the following two types of system switching of SBMesh.
(1) System switching of MH-COM section
(2) System switching of LP section
Each is shown below.
(1) MHCOM system switching
The MH-COM system is tied to the ASSW system. The MH-COM system is independent of the LP system. MH-COM receives the ACT signal from ASSW via the front cable. The ACT signal for MH-COM is distributed not via the intra-office communication LAP but via a dedicated line.
The ACT signal for MH-COM of each system is not a meaningful signal to notify ACT / SBY to the system receiving the signal, but whether the current ACT system is # 0 system or # 1 system It is a signal to notify. Therefore, in a steady state (not a transient state during system switching), the information received by the ACT signal receiving unit shown in FIG.
When a system switch occurs, the ACT signal from the ASSW logically changes at the same time, indicating a new ACT system. However, the ACT signals of both systems do not actually change at the same time, and as a transient state, the ACT signal received by MH-COM # 0 is said to be ACT of # 1 system, and the reception of MH-COM # 1 The ACT signal to be performed always has an instant that the # 0 system seems to be ACT (or vice versa).
In order to prevent the state of the MH-COM system from becoming unstable during this transient state, there is an ACT determination unit in the MH-COM, where the ACT signal received by both systems is monitored, Until the contents of the ACT signal coincide with each other, the logic for holding the system state before the change of the ACT signal is taken.
In addition, when the cable transmitting the ACT signal is disconnected in the ACT system and the ACT signal receiving unit of the system is stacked on the ACT, the BCPR detects the cable disconnection (the ACT cable disconnection is notified to the BCPR by the E-MSCN). ) The system may not be switched by changing the ACT signal. In order to prevent this, the ACT signal receiving unit that detects the disconnection of the ACT cable operates as if it received a signal that the other system is ACT. This system switching is performed in a state where the commands issued to both MH-COM systems match. Also, command issuance and fault monitoring are not performed during system switchover.
(2) System switching of LP section
This system switching is performed by changing the ACT of INFA.
11.4 Testing and diagnosis
There are the following three types of tests related to SBMSH.
(1) Test using TCG
(2) SNI-SBMESH PVC test
(3) PVC test between MESH and MH
Basically, the above (1) is a test that is periodically performed, and (2) and (3) are tests that are performed on demand in response to a request or complaint from a subscriber. In addition, it is possible to perform any one of the tests (2) and (3) when performing the above (1). In this case, however, it may be necessary to wait for the test (1) during the period (2) or (3).
The following shows each test, and finally shows the diagnosis.
11.4.1 Test using TCG
Similar to SIFSH and the like, SBMESH has a test cell loopback function at the 156M level immediately after DMUX. FIG. 459 shows a diagram for explaining the return test of SBMESH.
The actual “wrapping” is performed by the route indicated by the bold line in the figure. For example, a test cell that has flowed from side 1 of ASSW (UP) into SDMX of SBMASH is “turned back” to RMUX as shown and sent to side 1 of ASSW (DOWN). Similarly, test data that has flowed into ASBM (DOWN) from side 0 to SBMSH is sent to side 0 of ASSW (UP).
For example, SIFSH (with SINF / DS3 mounted) is connected only to the side 0 side of both switches ASSW, and the test data inevitably flowing from side 0 of ASSW (DOWN) is the side 0 of ASSW (UP). Will be sent to. The SBMES loopback test using TCG is a combination of these images.
In addition, in SBMESH, the MH-COM unit (SMUX, SDMX, RMUX, SDMX in the figure) and the LP unit (similarly, SMLP and RMLP) are respectively duplexed, and are in different master / slave operation modes, There is intersystem entanglement between them. However, the test cell does not pass through the inter-system confounding route, for example, the one that flows into the # 0 system RDMX is sent out from the # 0 system SMUX, and it does not enter the system regardless of the master / slave. Output.
This test is regularly performed in both the master system and the slave system, and has the following two purposes.
(1) Confirm the normality of switching at the ASSW intersection.
(2) Confirmation of DMUX and MUX functions of each shelf (in this case, SBMASH).
For example, in SIFSH, there are eight individual units under SIF-COM, and “folding” MUX is performed immediately after DMUX for each individual unit. FIG. 460 shows an image of folding at the individual unit accommodated in the SIFSH.
In the case of SIFSH, in order to confirm the above (1), since a loopback test may be performed on an arbitrary individual unit, a “folding” function corresponding to the individual unit 0 is used. On the other hand, for the confirmation of the above (2), the “wrapping” function corresponding to the remaining individual units 1 to 7 is used. Which “wraparound” function is used is controlled by the tag information (TAGC section) of the test cell to be transmitted.
In the case of SBMSH, when considered in association with the case of SIFSH, it is an image in which only one individual unit (in this case, the LP unit) is accommodated under the MH-COM unit. However, up to four SBMesh are connected to the highway from ASSW. Each shelf becomes an image corresponding to an individual part. FIG. 461 shows an image of the loopback in the LP part of each SBMESS.
In the case of SBMASH, the “wrapping” function corresponding to shelf 0 is used for the confirmation of (1) above, and the “wrapping” function corresponding to the remaining shelves 1 to 3 is used for the confirmation of (2). . Which “wraparound” function is used is controlled by tag information (TAGC portion) of the test cell.
FIG. 462 shows the tag information (at the time of SBMASH input) of the test cell transmitted from the TCG in the SBMASH direction. However, it is assumed that the 600M highway to which the SBMESH is connected is designated by TAGA and TAGB.
The VPI of the test cell is all 0, and the VCI is 03FA (H) or 03FB (H). However, they are not checked as SBMesh, and are folded under the condition of “Obit” = 1. (For example, “O bit” corresponds to 6 bits of the first byte of the cell format in FIG. 411.)
The above test cell is an image that folds back within the MH-COM unit, for example, from RDMX to SMUX. At that time, the test cell is also input from the RDMX to the RMLP unit, and is also input to the SMLP unit when returning from the SDMX to RMUX. In the RMLP unit and SMLP unit, the “O bit” = 1 condition is discarded.
After the loopback process, the test cell is given a tag by VCC in SBMES and returns to the TCG via ASSW. However, in the loopback process, no change occurs in the tag part, VPI, VCI of the test cell. In other words, the test cell is input to the VCC in the SBMASH without being rewritten in the state of the TAG portion, VPI, VCI at the time of input to the SBMASH. This image is shown in FIG. In the figure, only SDMX → RMUX is shown, but the same applies to RDMX → SMUX.
The SBMSH has a return route of SDMX → RMUX and a return route of RDMX → SMUX. This corresponds to the return route for TCG connected to side 0 of ASSW and the return route for TCG connected to side 1 of ASSW.
As described above, there are two purposes for this test: confirmation of ASSW and confirmation of DMUX and MUX functions in SBMSH. Of these, for the first purpose (ASSW confirmation), it is not specified in this design guideline whether Side 0 or Side 1 (or both) TCG is used. On the other hand, for the second purpose (confirmation of SBMES DMUX and MUX functions), both the test using the side 0 TCG and the test using the side 1 TCG are performed. FIG. 464 is an image of a test for confirming the DMUX and MUX functions of SBMesh.
As described above, SDMX performs DMUX (that is, designation of the release route) according to the tag information. Therefore, this test is testing the DMUX function. (At the same time, the connection with ASSW, im connection, and RMUX function are also being tested.)
On the other hand, RDMX is not a DMUX according to the tag information but a DMUX according to the destination address DA. Therefore, in this test, the RDMX function cannot be tested, but the connection with the ASSW, the im connection, and the SMUX function can be performed.
11.4.2 Folding test with SBMASH
This test is the same as the method defined in TR-774, and will not be described in detail here.
First, a test PDU is output from a device connected to the SNI, and the test PDU is returned at the exchange side and checked at the transmission source device. On the exchange side, the DA recognizes that it is a test PDU (DA is set to be known), exchanges DA and SA, and wraps back the test PDU.
11.4.3 SNI-SBMESH PVC test
This test is an on-demand test that is triggered by the subscriber complex (request / complaint). Since this test is a PVC test, the VPI and VCI of the test cell are the same as those of the PVC performing the test. That is, it is not necessary to set VCC for the test. FIG. 465 is a diagram for explaining the PVC test between SNI and SBMSH. In the example shown in the figure, SINF in SIFSH is tested.
The test cell is generated and output by SBMSH. In this example, a test cell is generated in the generation unit (gen.) In the RMLP unit of SBMASH. Then, the test cell is transferred to SINF via the PVC to be tested, and is subjected to return processing at SINF. The test cell is returned via the PVC, which is received by SBMISH. And it is checked by a check unit (check) provided in the SMLP unit in the SBMASH.
FIG. 466 shows the presence / absence of blocking of SINF and DT during the test and the folding means. (SINF and DT are not blocked, but SNI is blocked)
As shown in the figure, when performing this test, the function of the test target device to return the test cell from the TCG to the TCG is invalid. In other words, it is necessary to stop the periodic test by TCG when performing this test.
When conducting this test, the test target SNI is closed. Therefore, even if a PDU that should go to the SNI under test flows from the SNI other than the SNI under test into SBMSH, it is not sent to the SNI under test. At this time, an error count is generated in relation to the protocol, performance monitor, etc. regarding the PDU, but this is allowed.
The procedure of the PVC test is shown below. In this test, each command is basically issued to the master system. Even if it is issued to the slave system, processing is performed as it is, but the response status to the PVC test result request command is checked using the one from the master system.
(1) Issue SNI blockage registration command to SBMesh to notify the SNI block under test blockage. Further, according to the table shown in FIG. 466, the block (DT) containing the SNI under test is closed.
(2) According to the table shown in FIG. 466, a return instruction is given to the block (DT, SINF) containing the SNI under test.
(3) Issue a PVC test start instruction command to SBMASH.
“01” is designated as the type of test, and the SNI number under test is designated for both the PVC under test and the subscriber identifier.
The test cell DA is designated as an unused individual address type.
The test cell SA is also designated as an unused individual address type.
(4) Take a timing of 5 seconds or more.
(5) Issue a PVC test end instruction command to SBMASH.
(6) Issue a PVC test result request command to SBMesh and check the test result of the response status.
(7) Release the wrapping instructed in (2) above.
(8) Release the blockage specified in (1) above.
In this way, a PVC test start instruction command, a PVC test end instruction command, and a PVC test result request command are set.
On the SBMESH side, these commands are logically checked. For example, when a PVC test end instruction command or a PVC test result request command is received without receiving a PVC test start instruction command, or a PVC test start instruction command is received, but a PVC test end instruction command is received. If it is recognized that the set is broken, such as when a PVC test result request command is received without it, it is regarded as a logic check NG. Specifically, the status cause code for the command (with a broken set) is “abnormal termination”. In SBMASH, the test result is deleted after the status is returned to the PVC test result request command.
When any command is issued as a test procedure to SBMSH, the status of the command is confirmed before proceeding to the next procedure. There is no command group. (Although shown in the above procedure, the test SA is notified to the SBMESH for the purpose of preventing erroneous billing. However, this notification is once received by the SBMESH LP part management firmware and then notified to the billing management farm. This is because when a command group is formed and commands are continuously given to the SBMSH, the test firmware before the accounting firmware recognizes the test SA based on the notification from the LP unit management firmware. This is because cells may arrive and be charged incorrectly.)
The above processing from the logic check of the command to the command group prohibition of the test procedure is the same in the MESH-MH PVC test described in the next section.
11.4.4 PVC test between MESH and MH
This test is an on-demand test triggered by the subscriber complex. In addition, since it is a PVC test, the PVI and VCI of the test cell are the same as those of the PVC in which the test is performed. In other words, it is not necessary to set VCC for the test.
The PVC test between MESH and MH will be described with reference to FIG.
In the example shown in the figure, SBMASH (b) and SBMASH (c) are provided in the same MH (MH1). SBMES (a) is connected to the MH1 via PVC. Here, an example is shown in which PVC between SBMES (a) and MH is tested.
A generation unit (gen.) In the SMLP unit of SBMES (a) generates a test cell, and the test cell is transferred along the PVC to MH1 that accommodates SBMES (b), (c). In SBMESH (b) and (c), the DA of the test cell is checked, and if it should be taken into its own shelf, it is taken in. The test cell is checked by a check unit (check) in the RMLP. As described above, since it is determined whether or not the data is taken into the shelf based on the DA, it is possible to check RDMX functions that cannot be checked in the test using the tag information.
In addition, in FIG. 467, the SMBESH that generates the test cell and the SBMSH that receives the test cell are shown in different shelves, but the source MASH is included in the destination MH in the PVC between the MESH and the MH. There are also. In other words, there may be a case where the SBMASH that generates the test cell and the SBMSH that receives the test cell are in the same shelf.
Also, receiving a test cell is not necessarily one shelf. May be multiple shelves. And they are not necessarily accommodated in the same MH. Further, in FIG. 467, the shelf for receiving the test cell is shown as SBMSH, but the shelf is not limited to this and may be GWMESH. Therefore, in the following, it is simply indicated as MESH.
Although the details will be described later, in this test, the DA for use is designated for both the arrival and departure MESH. As the DA for this test, there are the following two designation methods.
(1) Specify an unused DA.
(2) Specify the DA that the destination MISH has handled so far. (In the case of SBMESH, the address already assigned to the SNI accommodated in the SBMESH is specified.)
The above (1) mainly tests PVC between MESH and MH. For example, it is a test executed when communication from a certain MISH to any subscriber under the control of another SBMSH cannot be performed normally. Hereinafter, the DA in this case is referred to as a “specific test DA”.
The above (2) focuses on the DA test rather than the PVC test. For example, this test is performed when communication from one MISH to another subscriber under the SBMSH can be performed normally, but only one DA cannot perform normally. The DA in this case is referred to as “allocated DA” below.
The test DA can be specified by either an individual address type or a group address. FIG. 468 shows a summary of the DA designation method and the type designation test.
When performing this test, it is not necessary to close the MESH. Further, in the case of a test using the specific test DA, the test cell is not output from the wearing MISH. On the other hand, in the case of the test using the allocated DA, the test cell is sent to the destination SNI including the DA. Therefore, in this case, the corresponding destination SNI is blocked. In this way, since the destination SNI is blocked, even if a PDU to be sent from a certain SNI to the blocked destination SNI flows into the SBMSH, it does not reach the destination subscriber accommodated by the SNI.
The procedure of the PVC test between MESH and MH is shown below. This test basically issues each command to the master system. Even if it is issued to the slave system, processing is performed as it is, but the response status to the PVC test result request command is checked using the one from the master system. In the following description, “don't care” is assumed to be all 0, for example.
(1) In the case of a test using assigned DA, an SNI block registration command is issued to SBMASH to notify the SNI block under test. (When the SNI is accommodated in SMDS DS1 / DS3, the DT is also blocked)
(2) Issue a PVC test start instruction command to the destination MISH. In the case of multiple arrival MISH, it issues each. For those with the same departure and arrival, specify (3).
As the type of test, “02” is designated for cases A and B shown in FIG. 468, and “03” is designated for cases C and D.
The transmission / reception identification specifies “02”.
The PVC to be tested is “don't care”.
The subscriber identifier is “don't care” for cases A and B, and the SNI number of the destination SNI including the test cell DA is designated for cases C and D.
The test cell DA is designated as an unused individual address type / group address type in cases A and B, and the test target DA is designated in cases C and D.
The test cell SA is “don't care” in cases A and B, and an unused individual address type is designated in cases C and D (to prevent erroneous charges).
(3) Issue a PVC test start instruction command to the originating MESH.
As the type of DUT, “02” is designated for cases A and B, and “03” is designated for cases C and D.
For transmission / reception identification, “01” is normally designated, and “03” is designated when the user is also a ringing MASH.
The PVC under test designates the MHID of the destination MH for cases A and C, and “don't care” for cases B and D.
The subscriber identifier is normally “don't care”. However, in the case where the user is also a destination MASH, “don't care” is set for cases A and B, and the SNI number of the destination SNI including the test cell DA is specified for cases C and D.
The test cell DA is designated as an unused individual address type / group address type in cases A and B, and the test target DA is designated in cases C and D.
The test cell SA is “don't care” in cases A and B, and an unused individual address type is designated in cases C and D (to prevent erroneous charges).
(4) Take a timing of 5 seconds or more.
(5) Issue a PVC test end instruction command to the originating MESH.
(6) Issue a PVC test result request command to the originating MESH and check the response status test result. If you are also wearing MASH, you can also check that you are wearing MASH.
(7) Issue a PVC test end instruction command to the destination MISH. In the case of multiple arrival MESH, each is issued.
(8) Issue a PVC test result request command to the destination MISH and check the test result of the response status to it. In the case of multiple arrival MESH, each is issued and checked.
(9) Release the blockage shown in (1) above.
In case D, the test cell is copied to be sent to all the destination SNIs including the test cell DA even in the destination MESH, but this can be checked by the subscriber identifier in the PVC test start instruction command. Only for the destination SNI made. Therefore, in this case, in order to perform the test for the all-arriving SNI, the above (2) to (8) are repeated for the all-arriving SNI.
11.4.5 Check PVC test results
FIG. 469 shows a PVC test result display section included in the response status to the PVC test result request command.
There are two types (three in detail) of PVC tests, but the same format is used at all tests. In addition, the table in FIG. 469 shows an example in the case of printing out, and the table as shown in FIG. However, if the SNI-SBMESH PVC test is performed, for example, the MESH-MH PVC test result display area (both when using the specific test DA and when using the assigned DA) does not have to be printed out.
The test cell transmission unit failure display area 16 bit is an area indicating whether or not the test cell transmission unit is in a test cell transmission impossible state, and indicates the cause when transmission is impossible. Whether or not sending is possible is expressed as follows.
16 bits are all 0 pattern: not ready to send (OK)
16-bit pattern other than all 0: Sending disabled (NG)
An example is shown in FIG. In the figure, B 1 being 1 indicates that test cell transmission has not ended. In the case of a MESH that is not the originating MESH at the time of the PVC test between the MESH and the MH, the headquarters 16 bits are all 0.
The test cell reception unit failure display area 16 bit is an area indicating whether or not the test cell reception unit is in a test cell reception disabled state, and indicates the cause when reception is impossible. Whether or not reception is possible is expressed as follows.
16 bits are all 0 pattern: not in a state where reception is not possible (OK)
16-bit pattern other than all 0: Reception is not possible (NG)
An example is shown in FIG. In addition, in the case of a MESH that is not a wearing MISH at the time of a PVC test between MISH and MH, the headquarters of 16 bits is all 0.
As shown in the upper four rows of FIG. 469, the SNI-SBMESH PVC test result display area is divided into 1 block 4 bits × 32 blocks (shown as cell 0-cell 31 in the figure). In terms of hardware, the capacity of the test cell receiving unit is 32 cells, and only test cells are received during this test. Each block 4 bits indicates whether or not a test cell has been received and, if received, the validity of the contents. An outline of the contents represented by the bit pattern of each block is shown below.
4 bits are all 0 pattern: received, contents are normal
4 bits is ｀ 0001 'pattern: received, but content is abnormal
4 bits is ｀ 1000 'pattern: not received
In one test, there are 6 test cells, and each result is displayed in the cell 0-cell 5 area of the headquarters as described above. The other block of cell 6-cell 31 is all 0.
Moreover, at the time of a PVC test between MESH and MH, it is normally set to all 0 as the entire address. In other words, the following can be said.
All blocks are all 0 patterns: O.D. K.
There is a pattern other than all 0 somewhere: NG
The same applies to the MESH-MH PVC test result display area (when using the specific test DA).
In addition, this area is all 0 at the time of PVC test between SNI-SBMESH or PVC test between MESH-MH using allocated DA. In addition, even in the case of a PVC test between MESH and MH using the specific test DA, this area is all 0 as a whole even in the case of a MESH that is not a wearing MISH.
The MESH-MH PVC test result display area (when assigned DA is used) is similarly divided into 32 blocks. However, since the test uses the assigned DA, only the test cell is not always received. For example, when a PDU is received from the MASH unrelated to the test and with the test object assigned DA, this is also received by the test cell receiving unit. Although there are six test cells, since it is not the reception of only the test cell as described above, all the blocks of cell 0-cell 31 are set as check targets.
Each block 4 bits indicates whether or not a test cell has been received. When received, the validity of the content is indicated, and whether or not a cell has been received from a non-test MESH. The outline is shown below.
4 bits are all 0 pattern: The test cell is received and the contents are normal.
4 bits is ｀ 0001 'Pattern: Test cell received but content is abnormal
4 bits is ｀ 1000 'pattern: Neither a test cell nor a cell from non-test MESH is received.
4 bits are all 1 pattern: cell from non-test MESH is received
In addition, this area is all 0 at the time of the PVC test between SNI-SBMESH or the PVC test between MESH-MH using specific test DA. In addition, even in the case of a PVC test between MESH and MH using allocated DA, the case where the user is a MESH that is not a wearing MASH is all 0 as the entire area. In the case of this test, a test cell may not be received due to a cell from a non-test MESH. For this reason, this test has the concept of retry, which is not found in other tests.
The check method is shown in detail below for each test type.
・ At PVC test between SNI and SBMesh
Only one MESH is associated with this test. At this time, the MESH is a source MASH and a destination MASH.
The test results should be checked by the software in the test cell transmission unit failure display area, the test reception unit failure display area, and the SNI-SBMESH PVC test result display area. The other areas are invalid and are not subject to checking by software. However, all 0 of the invalid area is guaranteed. In the case of this test, if the check target area is all 0, O.D. K. If there is any other pattern, it is NG. FIG. 472 shows a printout image of the result of this test.
-During PVC test between MESH and MH (when using specific test DA)
Although there is only one originating MASH associated with this test, there may be multiple incoming MESHs. It is also possible that the originating MESH is one of the incoming MESHs.
In the test result, the software should check the test cell transmission unit failure display area in the originating MASH, the test cell reception unit failure display area in the arrival MESH, and the PVC test result display area between the MESH and MH (use of the specific test DA) Time). The other areas are invalid and are not subject to checking by software. However, all 0 of the invalid area is guaranteed. In this test, if the check target area is all 0, O.D. K. If there is any other pattern, it is NG. FIG. 473 shows the printout image of this test.
・ Mesh-MH PVC test (when using assigned DA)
In the case of this test, there is only one originating MESH, but there may be a plurality of incoming MESHs. In addition, the originating MESH may be one of the incoming MESHs.
In the test result, the software should check the failure display area of the test cell transmission unit in the originating MASH, the failure display area of the test cell reception unit in the arrival MESH, and the PVC test result display area between the MESH and MH (use of allocated DA) Time). The other areas are invalid and are not subject to checking by software. However, all of the invalid area
0 guarantees.
In the case of this test, if the test area transmission unit failure display area and the test cell reception unit failure display area are all 0, O.D. K. If there is any other pattern, it is NG. However, the MESH-MH PVC test result display area (when assigned DA is used) is a little complicated, and a specific example is shown below.
·retry
When this area is all 1 This indicates that all 32 cells received by the test cell receiver are from non-test MISH.
・ O. K.
This area is a mixture of all 1 pattern blocks and all 0 pattern blocks. That is, there is at least one normal test cell receiver, and the others are filled with cells from non-test MISH.
・ NG
The number of test cells involved in one test is six. The pattern of this area in the case of the test NG is that there are less than 6 blocks that are all 0 in 32 blocks, and there are one or more blocks that are ｀ 1000 'patterns. (In addition, it is treated as equivalent even if there is a block of all 1 pattern.) This means that the test cell receiving unit has not received 32 cells and has received a specified number of test cells. Indicates that there is a missing test cell. In addition, it is NG when one or more test cells having abnormal contents are received. In this case, the pattern of this area is one in which at least one block having a ｀ 0001 'pattern exists in 32 blocks. (For other blocks, “don't care”) FIG. 474 shows a plant-out image of this test.
11.4.6 Diagnosis of MH-COM
(1) MH-COM diagnostic function
The diagnostic functions of MH-COM include the following.
(A) Self-diagnosis
▲ 1 ▼ Self-diagnosis for examination section
(2) Construction (P-ON) diagnosis
(3) Self-diagnosis by starting diagnosis from BCPR
The diagnostic programs (1) to (3) are almost the same.
(B) Continuity test using TCG
A test cell is generated by the TCG, the MH-COM unit temporarily switches to the MH-COM in the ASSW, and then the test cell is folded back to the TCG by the MH-COM to perform the continuity test.
Since SBMSH interfaces with both ASSW side 0 and 1, there are the following two return patterns.
(1) Return the test cell imported on the SDMX side to RMUX
(2) Return the test cell imported on the RDMX side to SMUX
There is also the simultaneous designation of (1) and (2) above.
MH-COM wraps around the received test cell with full transparency. No processing is performed for the passing TCG cell. Below, DEMUX / MUX of a test cell is demonstrated.
(1) S → R direction
The test cell is captured by a DMUX-LSI that demultiplexes SMLP data in the SDMX unit. Therefore, the test cell has the same tag value as the data to SMLP. VPI / VCI values are different for cells to SMLP and test cells.
In SMLP, only the data cell to SMLP is taken in by the VPI / VCI value, and the test cell is discarded.
-On the R side SEL-N1, among cells demultiplexed by SDMX (a mixture of cells to SMLP and test cells), cells with the "O bit" set (only the test cell has the "O bit" set) Only to the highway received from the RMLP. That is, in SEL-N1, the VPI / VCI value is “don't care”.
Test cells multiplexed on the highway from RMLP are VCI converted by RVCC and returned to TCG.
(2) R → S direction
Test cell is separated from 622 Mbps highway from ASSW by DMUX-LSI (R-TCG DMUX) dedicated to test cell in RDMX section. However, since the separation is performed only by the tag value (irrelevant to the “O bit”), the separated cell data is not limited to the test cell.
In RMLP, only the data cell to RMLP is taken in by the VPI / VCI value, and the test cell is discarded.
-In S-side SEL-N1, only cells with the "O bit" set from the cells DMUXed by R-TCG (mixed cells to RMLP and test cells are mixed) to the highway received from SMLP And multiplex. That is, in SEL-N1, the VPI / VCI value is “don't care”.
Test cells multiplexed on the highway from SMLP are VCI converted by SVCC and returned to TCG.
(2) Overview of MHCOM self-diagnosis
FIG. 475 summarizes the outline of the self-diagnosis function of MH-COM.
(2) -1 About TP
There are three types of TPs: a first trial TP, a third trial TP, and a party TP. The TP is activated when the power is turned on or when the reset switch on the front surface of the HSF 05A is pressed. Which TP is activated depends on the setting of the dip switch on the HSF 05A. The diagnosis result by TP is 7 seg. On HSF05A. Displayed by LED.
(2) -2 About DP
The online diagnosis may be activated from the ACT system to the OUS system or directly from the OUS system. The trigger for activation is as follows.
Activation i) In case of activation from ACT system to OUS system
(1) After detecting another system failure (The diagnosis result is notified to the ACT system, and the software is notified by the ACT system COM-E-MSCN)
ii) When directly activated by OUS system
(1) After detecting own system failure
(2) Diagnostic command input (The diagnosis result is software notification by COM-E-MSCN in OUS system LAP)
(3) Diagnostic result notification
(3) -1 DP execution result
After the DP execution, as shown in FIG. 476, the DP result (OK / NG, length, details) is notified by the own system COM-E-MSCN when the own system is activated, and when it is activated from the other system The other system is notified by inter-system communication, and the software is notified by the other system COM-E-MSCN.
i) RESULT: Sets the suspected PWCB (NG PWCB). (See Figure 477)
ii) Length: Specify how many bytes the detailed information of the diagnostic NB is indicated. (See Figure 478)
iii) Result: Indicates detailed NG information of the length indicated by the length. (See Fig. 479) 11.4.7 Diagnosis of LP
The diagnosis of the LP part is shown below.
The main items of this diagnosis are as follows.
(1) INF interface test
▲ 2 ▼ LP section functional test
The above item (1) is performed by the diagnostic program and is equivalent to the INF interface test performed at the beginning of the BSGC diagnosis.
(1) can be broadly divided into the following two.
(1) CC access write / read test
(2) DMA transfer test
The detailed performance of these tests is shown in FIG. In the figure, only the portion displaying the result is shown. Also, parts such as APID are excluded. In the figure, “* 1” indicates that the diagnosis is O.D. K. Or NG. The area is 8 bits and the all 0 pattern is O.D. K. And the all 1 pattern indicates NG. Diagnosis is O. K. In this case, areas other than “* 1” are treated as “don't care”. On the other hand, if the diagnosis is NG. An area other than “* 1” is significant.
In the phase number area, subphase number area, and test number area, the NG phase number, subphase number, and test number are displayed in binary and bit right justified, respectively.
The phase number is a phase number as an autonomous diagnosis, not as a diagnosis of the SBMISH LP unit.
As shown in FIG. 480, the suspicious priority display area is roughly divided into a home system and a mate system, and is further divided into PWCB correspondences (every 4 bits). For example, when a diagnosis is applied to the #O system, the home system is the # 0 system, and the mate system is the # 1 system. As described above, since intersystem confounding exists between the LP unit and the MH-COM unit, the mate type PWCB may become the suspected PWCB. Whether or not each PWCB corresponds to a suspicious PWCB, and in the case of a suspicious PWCB, the suspicious priority is displayed in binary and bit right justified.
In the same area, all 0 means that it is not a suspicious PWCB. When expressed in decimal, 1 means the most suspicious (highest suspect priority), followed by 2, 3,. However, in some cases, priority cannot be assigned, and in such a case, notification is performed with the same priority. At the time-out, the waiting state for the diagnosis result notification from the LP unit is canceled and the suspicious PWCB is pointed out.
As described above, depending on the NG bit pattern of the INF MSCN of the LP unit (because it is not possible to determine which of the LP unit and MH-COM unit is faulty), both the LP unit and MH-COM unit A diagnosis may be made.
The LP unit performs diagnosis through INF, and the MH-COM unit performs diagnosis through LAP. However, when both are performed as described above, diagnosis is not performed at the same time. That is, any diagnosis is performed first, and the remaining diagnosis is not started until the diagnosis is completed.
The reason is explained in the following example. For example, as part of the diagnosis of the MH-COM unit, a pseudo failure test is performed so as to destroy the parity of data transmitted to the LP unit. (This confirms that the parity checker in the MH-COM unit detects NG, but the data is also sent to the LP unit.) At this time, the LP unit is diagnosed at the same time. As a part of this, the parity check of data from the MH-COM unit is O.D. K. This is because if the test that is expected to be performed is performed, the test becomes NG.
If there is NG in the above (1), the above (2) is not performed. In addition, (1) is divided into (1) and (2), but (2) is not performed when (1) is NG.
The above (2) is an autonomous diagnosis performed by μ-p of the LP unit, which consists of a plurality of phases, sub-phases, and tests. When a certain test results in NG, the autonomous diagnosis is terminated at that time, and the diagnosis result Notification status is sent out.
11.5 MSCN
There are the following two MSCNs for SBMISH.
(1) Regarding MH-COM Department
▲ 2 ▼ LP section
The above (1) is interfaced with the software via LAP, and (2) is interfaced with the software via INF. Each is shown below.
11.5.1 MH-COM MSCN
As described above, the MH-COM MSCN is an E-MSCN that is notified via the simple LAP. The E-MSCN is basically sent to the BCPR by a difference notification.
In the case of SBMSH, all faults accommodated in the E-MSCN are related to MH-COM. It does not contain any fault information about LP. The fact that only the failure information of MH-COM means that all MSCNs of SBMES are common parts E-MSCN (COM-E-MSCN). That is, there is no individual part information. There is no NG-OR / detail distinction in MH-COM E-MSCN. BCPR (all are detailed points) takes action according to the content of each point.
(1) MH-COM E-MSCN format
The E-MSCN of MH-COM is 256 row × 8 bit map as shown in FIG. The 256 rows are divided into several areas, and are stored together for each action type when a failure occurs in the BCPR. E-MSCN is a difference notification, but if any one of the formats shown in the figure changes, it notifies all 256 rows to BCPR.
E-MSCN can specify a mask in units of one word (2 rows) by E-MSD. Notification is not performed even if the masked bit changes. In addition, when a bit masked by a change in an unmasked bit is also transmitted at the same time (usually in many cases), the bit is notified as “OK”.
The polarity of E-MSCN is “0” for “OK” and “1” for “NG” (set by NG). The polarity of the “Aki” area in the table is guaranteed to be “0”.
The E-MSCN point of the failure information display is displayed as a result of editing the output of the checker arranged in each PWCB constituting the MH-COM with μP of the HSF05A. Each checker is not protected, and if NG is detected even once, the result is held until a fault reset (fault reset) instruction is received from μP. On the other hand, μP monitors these checkers at a constant cycle, and repeats the operation of reading the check result and applying a fault reset. If NG is detected twice consecutively by this monitoring method, it is recognized that a failure has occurred at a certain location of the checker, and the E-MSCN point related to the checker is set to “NG”. The checker monitoring cycle varies depending on the contents of the checker.
The detailed contents of each area are shown below.
(1) MH-COM control MSD echo back area (0 to 35 ROW)
This area accommodates the echo back of the MSD for MH-COM control (E-MSD). The polarity at the time of accommodation is not reversed (the same polarity as E-MSD).
(2) Device status display area (36 to 39 ROW)
This area contains not MH-COM failure information but information on the ACT status and device status such as clock selection.
(3) Other system failure display area (40 to 45 ROW)
This area stores fault information of other MH-COMs. The other-system failure information is notified through an inter-system communication link between MH and COM or another line. When a failure accommodated in this area occurs and the system is ACT, the ASSW system switching is triggered.
(4) Local system fault display area (46 to 55 ROW)
This area stores fault information of the own system MH-COM. When a failure accommodated in this area occurs and the system is ACT, the ASSW system switching is triggered.
(5) Warning display area (72 to 83 ROW)
This area accommodates alarm information in the MH-COM. This is mainly a buffer full / cell discard occurrence display related to a buffer for storing highway data in MH-COM. Even if the set of bits accommodated in this area is an ACT system, it does not directly trigger the ASSW system switching.
(6) Diagnosis result display area (84 to 99 ROW)
In this area, the execution result of online DP for MH-COM is stored.
(7) Statistical information display area (100-119 ROW)
In this area, various statistical data in the MH-COM are stored. The statistical data is mainly the number of cell notifications and the number of discards in each multiplexer / demultiplexer.
11.5.2 LPCN MSCN
There are the following two types of MSCN in the LP section.
(1) INF MSCN
(2) Details MSCN
As described above, when a failure occurs in the LP unit of SBMESS, software is notified by an INF interrupt. The software issues an MSCN read command in response to the interrupt, and INF MSCN 32 bit shown in FIG. 450 is obtained in response to the command.
The software recognizes the failure type from this data, but issues a detailed failure inquiry command to obtain more detailed information as necessary. The detailed MSCN is obtained as a response to this command.
・ Detailed MSCN
FIG. 482 shows a detailed MSCN accommodation concept.
The LP section is composed of 10 PWCBs HMH00A-HMH06A, HLM00A, HLM01A, and HLP02A. 128 bits are allocated to each PWCB, and they are arranged in the order shown in FIG.
As shown in the figure, each PWCB area includes an MSCN area 64 bits in which check results of various checkers are accommodated, and an MSD echo back area 64 in which an echo back of a pseudo failure point for the checkers is accommodated. It consists of bits.
As described above, the MSCN area 64 bits are divided into 16 bits × 4 blocks.
11.6 MSD
There are the following two types of MSD for SBMSH.
(1) Regarding MH-COM Department
▲ 2 ▼ LP section
The above {circle around (1)} takes the software and interface via LAP, and {circle around (2)} takes the software interface via INF.
11.6.1 MH-COM MSD
The MSD related to MH-COM is accommodated in the intra-office communication LAP and accesses the MSD table on MH-COM from BCPR via BSGC. The MSD by the intra-office communication LAP is called E-MSD. The E-MSD for SBMesh only contains the MSD points for MH-COM.
(1) MH-COM E-MSD format
The E-MSD of MH-COM is 256 row × 8 bit map as shown in FIG. The 256 rows are divided into several regions, and are accommodated separately according to the meaning of each E-MSD point. When the BCPR performs an operation on the E-MSD, not only the operation target bits but also all 256 rows × 8 bits are transmitted to the MH-COM by a COM-E-MSD command. The MH-COM that has received the command compares the received E-MSD table with the previously received one, and recognizes all changed parts as new settings. Therefore, BCPR sets the same value as the previously sent E-MSD table for points that are not the operation target.
The polarity of the E-MSD is reset by “0” and set by “1”. Some areas of the E-MSD table are echoed back to the E-MSCN. At this time, the polarity of the E-MSD is maintained. Details of the individual regions of the MH-COME-MSD shown in FIG. 483 will be described below.
(1) MH-COM control E-MSD region (0 to 35 ROW)
This area accommodates the MH-COM control E-MSD. This area is echoed back to the E-MSCN. FIG. 484 shows accommodation of this area. FIG. 485 and FIG. 486 show the contents of each point in this area.
(2) Statistical threshold design area (36 to 51 ROW)
In this area, thresholds for various statistical functions in MH-COM are stored. FIG. 487 shows the accommodation of this area. FIG. 488 and FIG. 489 show the contents of each point in this area.
(3) COM-E-MSCN Mask pattern setting area (180-195 ROW)
This area accommodates a mask pattern for the E-MSCN. The mask can be set / released for all areas of the E-MSCN in units of 1 word (= 2row = 16 bits). The E-MSCN point specified by the mask is fixed to “OK”. Further, even if a failure occurs with respect to an E-MSCN point designated as a mask or an event that the polarity of the point should be reversed occurs, the E-MSCN notification (difference notification) is not performed. However, even if the point is masked, in response to the E-MSCN read request command (COM-EMSCN-DAT-RQ), it is assumed that there is no mask and the current data at that point is returned. Further, immediately after the initial setting, until the mask pattern is designated by BCPR, all fields of the E-MSCN are masked.
FIG. 490 shows accommodation of this area. FIG. 491 shows the contents of the mask designation point in this area.
11.6.2 MSD of LP section
The LP section is composed of 10 PWCBs HMH00A to HMH06A, HLM00A, HLM01A, and HLP02A. Each PWCB is assigned an area of 16 bits. Most MSD points for each PWCB are for pseudo-faults used during diagnosis. Therefore, since the diagnosis of the MSD point of the LP unit is performed by μ-p autonomously, it is sufficient that only the firmware can be controlled, and the control cannot be performed by software.
11.7 Billing and statistical processing
11.7.1 Overview
There are the following five processes related to SBMSH.
(1) Statistical processing in the MH-COM department
(2) Billing process in LP section
(3) Protocol performance monitor processing in LP section
(4) Network data collection processing in LP section
(5) Various cell number processing in LP section (traffic control)
The above (1) interfaces with software via LAP, and after (2) above, it interfaces with software via INF.
(1) Statistical processing of MH-COM
Statistical processing in MH-COM can be performed for the following positions.
(1) SDMX part (Demax function 600 Mbps → 155 Mbps part)
In SBMESH, since demultiplexing is not performed by MH-COM, there is no statistical processing of the RDMX unit.
(2) SMUX RMUX part (Max function, 155Mpbs → 600Mpbs part)
(3) LAP termination DOWN side (Demax function 600 Mbps → 155 Mbps part)
(4) LAP end UP side (Max function 155 Mbps → 600 Mbps part)
(5) R-TCG Department (Test Cell Max / Demax Department)
FIG. 492 shows a sequence of statistical processing.
(1) Statistical processing sequence
The collection and notification of statistical information is based on the COM-E-MSD instruction / COM-E-MSCN notification. As a statistical trigger, count data is saved by a clock setting (15 minutes) instruction, and then notified to BCPR by a read request. The sequence is shown below.
(1) Buffer threshold design is performed for each line max / demux.
(2) Start statistics according to statistics start instruction (each line max / demax).
(3) The count data is saved and the counter is reset at the same time in response to the surface switching (15 minutes) instruction.
(4) Notify statistical data by a statistical information read request.
(5) Repeat (3) to (4) above.
(2) About statistical information collection abnormality
Points to be noted when using the simple LAPD protocol for intra-station communication in statistical processing will be described.
When a link reset occurs, NS (sequence number for software command number check) is initialized. For this reason, an adverse effect such as double setting of the same command occurs. FIG. 493 shows an example in which collection of statistical processing of MH-COM becomes abnormal.
BCPR does not send back the clock setting ACK, so the UI times out and the link is reestablished, and then the clock setting command is sent again. At this time, the NS is initialized and the NS number check on the device side is also initialized. Therefore, the device side does not consider the command to be duplicated and double setting is performed. When this double setting of surface switching occurs, an error occurs in the collection of statistical data at intervals of 15 minutes. Therefore, the following protection is taken by the statistical processing application of MH-COM.
(1) If there is no read request after the face switching instruction after the start of statistical processing, the next face switching instruction is ignored.
(2) The software must issue a statistical information read request to the line on which statistical processing is being performed after instructing the surface switching.
FIG. 494 shows a processing sequence when statistical processing is abnormal.
Next, the sequence of the above (2) to (5) will be described.
FIG. 836 is a diagram for explaining the sequence of the above (2) to (5).
Various counters such as protocol, performance monitor, network data collection and the like have a two-sided configuration in terms of hardware, and their hard access plane is switched by a collection plane switching request command from software.
In the above count, the software issues a collection surface switch request command to the SBMSH LP unit at 00, 15, 30, and 45 minutes per hour, and within 15 minutes from this switch to the next switch, various count values Is read.
In the above, the performance information request command, the traffic measurement information request command, and the discarded cell number request command are shown in this order, but this order is merely an example and is not specified. However, each command (including collection surface switching request command) must be issued at intervals of "seconds". (Because the firmware is congested when issued as a command group in a concentrated manner)
A statistical time information command is also issued every 15 minutes as described above. This command only corrects the clock managed by the firmware. There is no particular restriction on the phase relationship with other commands. (However, the interval between other commands is "seconds")
The above is all controlled by software, but there are the following four statuses sent to software by hardware autonomous.
(1) Billing data notification
(2) Protocol performance log notification
(3) Traffic measurement log notification
(4) TCA notification regarding protocol and performance monitor
(1) is basically sent every minute. (2) and (3) are sent each time an error requiring a log occurs. However, a certain amount of filtering is applied in hardware, and even when the log is notified most frequently, the interval is “second unit”. (4) is sent each time the error count exceeds the threshold.
11.7.2 Billing process
The billing data is basically notified to the software by hardware autonomous by the billing data notification status every minute. However, if there is no incoming cell for that minute, and there is no charge data to be notified to the software, the charge data notification status is not transmitted.
TR-775 instructs to collect the following data when charging.
(1) DA
(2) SA
(3) SNI address
(4) condition code
(5) L2 PDU count
(6) L3 PDU count
(7) Data collection time
In addition, information on carriers is also collected in consideration of future inter-LATA communication.
Correspondence between the individual parameters and carrier information of (1) to (7) above and the parameters in the accounting data notification status is shown below.
The DA in (1) above is not defined as an independent parameter in the status. Also, the software obtains from the MHAT, MHID, MESHID, SNI, ID, and address ID in the status.
The SA in (2) above is included in the status.
The software obtains the SNI address of (3) above according to the method of obtaining shown in TR-775. (Not defined as an independent parameter during status)
The condition code of (4) above is “0” for error-free L3-PDU, and for L3-PDU with error, it is defined as TR-775 according to the error type. Since the charging process is performed only for this, the code is set to “0”. The code is given by software.
The information regarding the L2 / L3 PDU count, the data collection time, and the carrier in the above (5) to (7) is included in the status.
The total amount of data depends on the number of incoming cells in the last minute, and does not become a fixed amount. Therefore, when the data cannot fit in one message of the accounting data notification status, a plurality of the statuses are sent out.
In terms of hardware, the billing data storage RAM has a two-sided configuration, and what is sent to the software is data stored on the hard non-access surface (frozen surface) at that time. In the billing data notification status, there is a parameter (block number) indicating which of the two surfaces is the accumulated data. In addition, as described above, the accounting data as a whole can be notified in a plurality of statuses, so the sequence number also exists as a parameter (0 to 4095 are used).
After sending all billing data, the billing transfer end status is sent from the firmware. In response to this charge transfer end status, a charge reception end command is sent from the software, and the firmware sends a charge reception end response status in response to the command, whereby a series of charge data transmission / reception is completed.
To be exact, there is a reception result parameter in the charge reception end command from the software, and when it indicates ACK, it is “OK”, and the firmware sends the charge reception end response status and completes. It becomes. The firmware further clears the transmission completion surface of the charge data storage RAM.
When the reception result parameter in the charge reception end command indicates NCK, it is “NG” and the charge data is retransmitted. In this retransmission, all billing data is retransmitted. (Not limited to this, re-transmission of all billing data is possible at any time.)
In addition, if the software detects an abnormal sequence number (missing) while receiving the accounting data notification status, the accounting reception end command whose reception result parameter is NCK is triggered by that (even before the accounting transfer termination status is received). Send it out. When the firmware receives the command, it retransmits the accounting data. When the firmware sends the charge transfer end status, the firmware starts a 200 ms timer and waits for a charge reception end command from the software.
If timeout occurs, the accounting data is retransmitted. If a timeout occurs during the retransmission, the retry is performed infinitely in the same manner. However, since the charging data is basically sent in a 1-minute cycle, the retransmission process is terminated without exceeding this.
As described above, the data collection time parameter is included in the accounting data notification status, but when it is retransmitted, it is the same value as that of the accounting data notification status before retransmission (sent before).
Although there is a data collection start time parameter in the charge transfer end status, the value is within one minute from the value of the data collection time parameter in the charge data notification status preceding the charge transfer end status.
Due to the hardware configuration of the accounting unit, there are up to 256 combinations of “SA + carrier information”. If this is exceeded, the screen is switched even if one minute has not elapsed since the last switching of the billing data storage RAM, and the billing data notification status is transmitted.
The above is about charging data transmission by firmware autonomous, but there are other cases by inquiry from software. For example, it is for a settlement process associated with deleting a certain telephone number.
In this case, a billing settlement data transfer request command is issued from the software. This command conversion includes the target phone number as a parameter. Even if the firmware receives this, it does not immediately send the corresponding billing data, but only sends the billing settlement data transfer response status. The corresponding billing data is sent after the first surface switching of the billing data storage RAM after receiving this command.
Prior to sending the normal billing data notification status, the corresponding billing data is sent as the billing settlement data notification status. If payment of a plurality of telephone numbers is requested within one minute, the corresponding billing data is sent together at this time. If the corresponding billing data is 0, information indicating that there is no corresponding billing data is transmitted.
Also in this step, as with the billing data notification status, there are block number and sequence number parameters (the sequence number is given as a serial number with the billing data notification status sent after this status). It can also be a message. Here, whether it is the final billing settlement data or not is reflected in the end notification parameter. In addition, a settlement target telephone number is included as a parameter.
The concept of retransmission is the same as in normal cases, and all data including payment data is retransmitted. This is an area for sending accounting data to software, but basically the area notified by the INF initial data registration command is used. When the firmware recognizes that this area is insufficient, it sends the accounting buffer request status to the software, and uses the area notified by the accounting buffer registration command from the software.
If there is no area notification by the accounting buffer registration command from the software for the accounting buffer request status, the accounting data is discarded. The firmware sets a timer for 10 seconds at the same time as sending the accounting buffer request status. Retry only once when timeout occurs. If there is still no notification from the software, it will be discarded.
11.7.3 Protocol / Performance Monitor Processing
SBMesh performs protocol performance monitor processing according to TR-774. This process has been described in Chapter 6, but some additional explanation will be given. The following three are required for the protocol / performance monitor processing.
(1) Saving of various count values every 15 minutes
(2) TCA occurrence when error count value exceeds threshold
(3) Occurrence of error log
In terms of hardware, each counter has a two-surface configuration, and surface switching is performed by a collection surface switching request command from software. The software uses the performance information request command to suck up the count value for the previous 15 minutes until the next command issuance. The software saves various count values every 15 minutes specified in TR-774.
In the response status processing for the performance information request command, the bursty error algorithm relating to L2 is not performed, and L2 #Bad interval, L2 #intervals, and L2 Burst Error Quantant are handled as “don't care”. Further, the part not specifically defined in TR-774 is as follows.
L3-PDU Transferred Count (originating side): Value counted as part of network data collection
Errored L3-PDU count (calling side): Sum of L3 Sum of Errors count value and individual count value counted as part of protocol / performance monitor
L2-PDU Transferred Count (originating side): Value counted as part of network data collection
Errored L2-PDU count (calling side): Sum of errors count value of L2 counted as part of protocol / performance monitor
L3-PDU Transferred Count: Called value as part of network data collection
Errors L3-PDU count (destination side): 0
L2-PDU Transferred Count: The value counted as part of network data collection
Errors L2-PDU count (destination side): 0
Regarding L3-PDU Transferred Count, in network data collection, DA is counted separately for individual addresses and group addresses, but here the sum is reported.
For both L3-PDU Transferred Count and L2-PDU Transferred Count, the count value includes not only normal PDU but also errored PD.
The error PDU count is the number of errors related to the protocol / performance monitor since it is notified in this status.
On the destination side, the number of errors is set to zero. On the other hand, on the originating side, various checks are performed on both L2 and L3. In the case of L2, each error is counted individually and also counted as Sum of Errors. Therefore, the Sum of Errors count value is notified. In the case of L3, the error that is individually counted is different from the error that is counted as Sum of Errors. Therefore, the sum of both is notified.
This process is related to the generation of TCA when the error count value exceeds the threshold value. When the firmware detects that the error count value exceeds the threshold value, it autonomously generates a status for the software. This relates to the Sum of errors algorithm. There are two types of autonomous status corresponding to L2 and L3.
The software receives the autonomous status and generates a TCA message, which needs to include the SNI number. SBMSH accommodates 32 SNIs, but in the autonomous status, there is a 32-bit area corresponding to each of the 32 SNIs, and the presence / absence of “excess” in the corresponding SNI is indicated by on / off of each bit. The software then obtains the SNI number from the bit number. However, the following cautions are necessary.
There are two hardware error counters, and the surface is switched by the collection surface switching request command from the software, and the new hard access surface is counted up from zero. In the case of Sum of errors, when the count advances and an excess occurs (assuming that SNI x is exceeded), an autonomous status is generated for the software. In this status, information that only SNI x is exceeded is sent.
Then, it is assumed that further time elapses (but before the next collection surface switching request command) and SNI y is exceeded. In this case, the autonomous status occurs again, and information indicating that the newly exceeded SNI y and the previously exceeded SNI x are exceeded is transmitted. At this time, the software applies, for example, a method such as last look, and generates only the sum of error TCA of SNI y that has been newly exceeded.
As for Bursty error (burst error), only hardware count is performed, the collection surface switching request command from the software is used as a trigger, the firmware calculates the ratio, and if this exceeds the threshold, The software is notified with an autonomous status (different from the above-mentioned L2 and L3 Sum of errors). Similar to the autonomous status regarding Sum of errors, there is a 32-bit area corresponding to each of the 32 SNIs, and the presence or absence of “excess” in the corresponding SNI is indicated by the on / off of each bit.
If the SBMASH hardware is normal, when it exceeds 0 system, it should exceed 1 system, but the autonomous status is issued only from the master system.
According to TR-774, regarding the protocol / performance monitor, it is required to change the threshold value, read the current count value, and clear the current count value. These can be realized by a regulation value change request command, a current performance information request command, and a current performance counter clear request command, respectively.
When an error that requires logging occurs, it is notified with the protocol / performance log notification status. This is the transmission area for the software of this data (and the above TCA-related autonomous status), but basically the area notified by the INF initial data registration command is used. When the firmware recognizes that this area is insufficient, it sends a logging buffer request status to the software and uses the area notified by the logging buffer registration command from the software. If there is no area notification by the logging buffer registration command from the software for the logging buffer request status, the logging data is discarded. Unlike the accounting buffer, this logging buffer does not start the timer and does not retry.
11.7.4 Network data collection processing
SBMESH performs network and data collection processing according to TR-774. Details are described in Chapter 7, but here are some additional explanations. Regarding network data collection processing, the following two are required.
(1) Saving of various count values every 15 minutes
(2) Error log generation
In terms of hardware, each counter has a two-surface configuration, and surface switching is performed by a collection surface switching request command from software. The software sucks up the count value in the previous 15 minutes by the traffic measurement information request command for 15 minutes until the next issuance of the command. Here, the software stores various count values every 15 minutes.
This is the response status, but the following attention is required.
Although there are six types of count values of Total Originating L3-PDUs to Total Terminating Group addressed L3-PDUs, each of them includes not only the number of normal PDUs but also the number of erred PDUs. In addition, the two types of count values of Total Originating / Terminating L3-PDUs are for L3-PDUs of which DA is an individual address type, and the sum in the true sense is the total value of Total Originating / Terminating Group addressed L3. -Sum of PDUs. Also, although there are four types of count values below L3-PDUs broken by congestion controls, the hardware of this time is not counted, and these are handled as “don'tcare”.
Similar to the protocol / performance monitor processing, reading of the current count value and clearing of the current count value can be realized by a current traffic information request command and a current traffic counter clear request command, respectively.
When an error for which logging is requested by TR-774 occurs, it is notified by a traffic measurement log notification status. This is the transmission area for this data software, but basically the area notified by the INF initial data registration command is used. If the firmware recognizes that this area is insufficient, it sends a logging buffer request status to the software, and uses the area notified by the logging buffer registration command from the software. (Shared with protocol performance log)
If there is no area notification by the logging buffer registration command from the software for the logging buffer request status, the logging data is discarded. However, unlike the accounting buffer, the timer is not started in this logging buffer, and no retry is performed.
11.7.5 Handling of various cell numbers
When the software sends a discard cell number request command, the number of L2-PDUs, L3-PDUs discarded in the VC-shaper (block that executes the shaping function) at the output of each of the SMLP and RMLP is obtained as a response. This count value is used for traffic control of the entire system (especially when SBMISH is increased or decreased). Specific usage follows the determination of traffic WG.
Similar to the protocol / performance monitor processing, reading of the current count value and clearing of the current count value can be realized by a current discard cell number request command and a current discard cell number clear request command, respectively.
In SMBESH, various error counts are performed. These are obtained as a response to the unique count information request command. When these errors occur, error cells are discarded, and the number is counted. These error count values can be read out not only by a command input by a maintenance person but also used for failure processing.
Also for these count values, reading of the current count value and clearing of the current count value can be realized by a current unique count information request command and a current unique count clear request command, respectively.
[0010]
<Part 6>
Part 6 describes the gateway message handler (GWMH) in detail.
1. Overview
1.1 Overview
GWMESH (Gateway Message Handler Shelf) is a device for exchanging data between SMDS exchanges. Although this exchange is conscious of the format of the message, the exchange is actually performed in units of cells. In terms of protocol, SIP (SNI interface Protocol) Level 2 (AAL-SAR) and Level 3 are SMDS subscriber protocols.
Terminate (AAL-CS, CL).
1.1.1 Positioning in the system
FIG. 496 represents one switching system and shows the positioning of GWMESH within that system. This figure mainly shows GWMESH (and the above-described SBMASH) in the overall configuration shown in FIG. 8 of Part 1 of this embodiment. SIFSH with DS3 etc. was described in Part 2 and Part 3. Further, SIFSH having LLP is SIFSH shown in FIG.
GWMESH can be connected to a maximum of 4 formulas (daisy chain) for each highway connected to ASSW. A group of GWMESH connected to such a single highway is called GWMH. The relationship between GWMESH and GWMH is the same as the relationship between SBMESH and SBMH.
In FIG. 496, SNI is a subscriber network interface, to which an actual SMDS subscriber is connected. ISSI is an interface between switching systems, and other SS (switching system) is connected to this. Further, ICI is an inter-carrier interface, and other LATA is connected to the destination via the carrier.
GWMESH (GWMH) is roughly divided into an Incoming (IC) part and an Outgoing (OG) part. The data input via ISSI or ICI is processed by the IC unit of GWMESH, and the data processed by the OG unit of GWMESH is output to ISSI or ICI.
1.1.2 SMDS data processing route
The outline of the routing process of SMDS data in SBMISH and GWMESH will be described with reference to FIGS. The description here partially overlaps with the description of SBMASH.
FIG. 497 is a diagram illustrating processing of SMDS data between SNI and SNI accommodated in the switching system.
As shown in the figure, when data is transferred from SNI-1 to SNI-2, the data (message) output from SNI-1 is once terminated by SIFSH 11 and one or more cells. And is input to SBMH (S) via a fixed path or a semi-fixed path (PVC) set between SIFSH 11 and SBMH (S). At this time, the VPI / VCI designating the PVC is written in the header of the cell.
SBMH (S) recognizes from the address information (destination address DA) stored in the cell that the destination subscriber of the cell is accommodated in its own switching system. A value indicating PVC set between SBMH (S) and SBMH (R) is written and output as VPI / VCI.
The path from SBMH (S) to SBMH (R) is actually via SIFSH 12 as shown in FIG. The configuration of the SIFSH 12 is as shown in FIG. 9, and VCC is provided in the SIF-COM unit in the same manner as the SIFSH described in Part 3 of this embodiment. In the case of the data transfer, the cell output from the SBMH (S) is once transferred to the SIFSH 12 and output to the SBMH (R) via the VCC in the SIFSH 12. These paths are also connected by PVC.
The SBMH (R) that received the cell similarly recognizes the SIFSH (SIFSH 11) in which the SNI-2 is accommodated from the address information stored in the cell, and the SBMH (R) and the SIFSH 11 and VPI / VCI indicating the PVC set in between are written and output.
Thus, in processing of SMDS data between SNI and SNI accommodated in the same switching system, GWMESH is not used, and routing is performed only through SBMH (S) and SBMH (R).
Here, a method for specifying a path will be briefly described.
The designation of VPI / VCI in SBMH (S) or SBMH (R) is performed based on the address information (DA) stored in the cell, but this designation is not performed for all the cells. This is performed for each message output from 1. That is, when the message is decomposed into a plurality of cells, the DA of the message is stored in a predetermined position in the payload of the BOM (SSM when the message is converted into one cell), and SBMH ( S) or SBMH (R) sets the input VPI / VCI and the correspondence between the input MID and the output VPI / VCI in its own table based on the address information when receiving the BOM (SSM). When SBMH (S) or SBMH (R) receives COM or EOM following the BOM, the SBMH (S) or SBMH (R) searches the table by using the input VPI / VCI and the input MID possessed by the COM and EOM as keys. The VPI / VCI to be written is acquired, and its value is assigned and output.
As described above, routing processing of a message having an arbitrary length is performed in units of cells. At this time, the COM and EOM routing processing is performed in hardware based only on the input VPI / VCI and the input MID, and does not include processing in layer 3 (or a layer higher than layer 3) that requires software processing. Therefore, it is executed at high speed. Further, the above has been described for SBMH (S) or SBMH (R), but the same applies to GWMH (I) or GWMH (O).
FIG. 498 is a diagram illustrating processing of SMDS data in the case of SNI → ISSI or ICI. In the figure, until the message output from the SNI is cell-disassembled and input to the SBMH (S), it is the same as the example of FIG. 497, but here the destination subscriber of this message is other GWMH is used because it is housed in a switching system. That is, in SBMH (S), VPI / VCI that designates a PVC set between SBMH (S) and GWMH (O) accommodating the called subscriber is written in the header of the cell. Output the cell. (Again, it is actually forwarded via SIFSH 12) and the GWMH (O) that received the cell is set between GWMH (O) and GWMH (I) of the other switching system. The VPI / VCI designating the PVC being written is written in the header of the cell and the cell is output.
FIG. 499 is a diagram illustrating processing of SMDS data in the case of ISSI or ICI → SNI. As shown in the figure, a cell input from another switching system to the switching system is input to GWMH (I). In this case, the GWMH (O) of the other switching system writes the VPI / VCI indicating the PVC between the GWMH (O) and the GWMH (I) of the system to the header part of the cell and outputs it. Yes. When the GWMH (I) recognizes that the destination of the received cell is a subscriber accommodated in the system, the GWMH (I) sets VPI / VCI indicating the PVC between the GWMH (I) and the SBMH (R). Write to the cell header and output. (Again, it is actually forwarded via SIFSH 12) and the SBMH (R) forwards the cell to the called subscriber.
FIG. 500 is a diagram illustrating processing of SMDS data in the case of ISSI or ICI → ISSI or ICI. This is a case where the system acts as a relay when transferring data (message) from a subscriber accommodated in another switching system to a subscriber accommodated in another switching system.
As shown in the figure, the cell input from the other switching system to the switching system is input to GWMH (I), which is the same as the description in FIG. When the GWMH (I) recognizes that the destination of the cell is the other switching system, the GWMH (I) sets the VPI / VCI that designates the PVC between the GWMH (I) and the GWMH (O) to the cell. Write to the header and output. Then, the GWMH (O) writes the VPI / VCI indicating the PVC set with the GWMH (I) of the switching system in which the called subscriber is accommodated in the header portion of the cell and outputs it. . (Again, actually transferred via SIFSH 12)
Next, SMDS data processing according to the address will be described.
(1) Individual address, group address other than GAA (Self-switching system is not an agent of the GA), Embedded-SAC
Data from ICI, ISSI is transferred to GWMISH (I) by ASSW (UP) fixed path or semi-solid path (PVC). In GWMESH (I), by analyzing the address type and destination address (DA: E164 address) in the data, a route to SBMH (R) and GWMH (O) accommodating the destination SNI, ICI, ISSI is obtained. A search is performed, the searched route is added to the output data, and output to ASSW (UP). Where each GWMESH (I) and SBMH
(R) and GWMH (O) are connected by PVC.
The data is input to a predetermined SBMH (R) or GWMH (O) via ASSW (UP), LLP, and ASSW (DOWN). SBMH (R) or GWMH (O) refers to the DA in the data, and filters (captures) only the data to SNI (in the case of SBMSH) or ICI, ISSI (in the case of GWMESH) contained in the switching system. ) And retrieves the route to the destination SNI or ICI, ISSI and outputs it to the ASSW (DOWN). Here, SBMH (R) or GWMH (O) and SNI or ICI, ISSI are connected by PVC.
(2) For group addresses that are GAA
The processing until data from ICI and ISSI are input to the system and input to predetermined SBMH (R) or GWMH (O) is the same as (1) above. When SBMH (R) or GWMH (O) refers to the DA of the fetched data and recognizes that its own switching system is the GAA of the GA, it performs the following processing.
For subscribers connected to the SNI accommodated by the own switching system, SBMH (R) performs data copying for the number of subscribers, and further converts the GA into individual addresses for each subscriber. Assign to each copied data and execute transfer.
When data is transferred to another switching system via ICI or ISSI, GWMH (O) performs data copy, and further performs conversion from the above GA to individual address.
1.2 System configuration
As shown in FIG. 501, GWMESH is roughly divided into an MH-COM unit that interfaces ASSW and an LP unit that performs actual switching processing.
The MH-COM unit includes SDMX, RDMX, SMUX, and RMUX. Those with an initial “S” correspond to GWMESH (I), and those with “R” correspond to GWMESH (O). DMX is a function for decomposing data from the ASSW and fetching it into its own shelf, and MUX is a function for multiplexing data from its own shelf and sending it to the ASSW. In addition to this, the GWMESH has a not-shown LAP termination unit, VCC. The setting of VCC is performed from BSGC to LAP. In addition, the information of each checker in the MH-COM unit also interfaces with software via BSGC by LAP.
The LP unit is roughly divided into Incoming, Outgoing, and LP-COM. Incoming and Outgoing correspond to GWMESH (I) and GWMESH (O), respectively, and both are data switching functions. LP-COM is an Incoming and Outgoing control unit, and interfaces with software through INF. Various station data that needs to be switched, subscriber data, information on each checker in the LP section, billing information, etc. are interfaced with software via INF. In the following, there are cases where Incoming of the LP section is called “ICLP” and Outgoing is called “OGLP”.
As described above, up to four GWMESHs can be connected to each ASSW highway, but the connection between the LP unit and the INF is one-to-one. Therefore, for example, when four GWMESHs are connected to a certain highway, four routes from INF (more precisely, INFA) are required.
1.3 Redundant configuration
FIG. 502 shows a redundant configuration of GWMESH.
The MH-COM part and the LP part are each duplexed. The MH-COM unit is a master / slave type duplex system that is difficult to connect to the ASSW, and the LP unit is an independent duplex system. Even in the slave LP section, the switching operation is performed, but the charging information is not notified to the software from the slave system.
Intersystem confounding exists between the duplexed MH-COM part and LP part. That is, information can be exchanged between # 0 and LP unit # 1 of the MH-COM unit and between # 1 and LP unit # 0 of the MH-COM unit. There is no system confounding between the LP section and the INF.
For example, data is input from both RDMX of MH-COM unit # 0 and RDMX of MH-COM unit # 1 to Outgoing of LP unit # 0. Then, in Outgoing of the LP unit # 0, a selector (not shown) provided in the input unit selects data from the master system RDMX of the above-described # 0 and # 1. Similarly, data is input to SMUX of MH-COM unit # 0 from both Incoming of LP unit # 0 and Incoming of LP unit # 1. Then, in the SMUX of the MH-COM unit # 0, a selector (not shown) provided at the input unit selects data from Incoming of the master system of # 0 and # 1.
2. Processing method
2.1 Network configuration
FIG. 503 shows an example of the SMDS network configuration. As shown in the figure, the subscriber terminal (corresponding to CPE) is accommodated in the switching system SS via the SNI. Each SS is connected to each other via ISSI within one network (corresponding to LEC, BOC, and ILEC in the figure). And in the case of communication with SS accommodated in another network, it is performed via ICI. Here, the system shown in FIG. 496 is provided for each SS.
2.2 Routing method
FIG. 504 shows an example of routing processing when data transfer is performed using individual addresses. FIG. 505 shows an example of the four types of communication paths shown in FIG. 504 together with the network configuration. In this case, each SS refers to the DA to determine the destination.
(1) Intra-SS communication is communication between CPE (A) (Customer Equipment Equipment) and CPE (B) accommodated in the same SS1. In this case, SS1 performs the process shown in FIG.
(2) Intra-LEC communication is communication from CPE (A) accommodated in SS1 to CPE (C) accommodated in SS2. In this case, SS1 performs the process shown in FIG. 498, and SS2 performs the process shown in FIG.
(3) Outside LEC intra-LATA communication is communication from CPE (A) accommodated in SS1 to CPE (D) accommodated in SS5 in another LEC in the same LATA as SS1. SS1 and SS3 are connected via ISSI in the same LEC, and SS4 and SS5 are connected via ISSI in the other same LEC. SS3 and SS4 are connected via ICI. In this case, SS1 performs the process shown in FIG. 498, SS5 performs the process shown in FIG. 499, and SS3 and SS4 perform the process shown in FIG.
(4) Communication outside LATA is communication from CPE (A) accommodated in SS1 to CPE (F) accommodated in SS8 in the LATA network in which SS1 is accommodated. SS1 and SS6 are connected via ISSI in the same LEC, and SS7 and SS8 are connected via ISSI in the other same LEC. Furthermore, SS6 and SS7 are connected by ICI via an IC network. In this case, SS1 performs the process shown in FIG. 498, SS8 performs the process shown in FIG. 499, and SS6 and SS7 perform the process shown in FIG.
2.3 Group address processing
FIG. 506 shows an example of processing when data transfer is performed using a group address. Also, examples of the three types of communication paths shown in FIG. 506 and network configurations are shown in FIGS. 507 to 509, respectively. In this case, each SS refers to DA (here, GA), and if the own SS determines that it is within the area specified by the GA, the SBMSH or GWMESH accommodated in the SS copies the input data, Forward to all SSs. The transfer until the input to the area GAA designated by the GA is the same as the transfer of data having the individual address shown in FIG.
(1) The case where the own LEC is GAA is communication in which the CPE (A) accommodated in SS1 in the area GAA designated by the GA is the data transmission source. In this case, data copy is performed in the SBMH accommodated in SS1, and the data is transferred to all other SSs as shown in FIG.
(2) When the other ILEC in LATA is GAA, the data transmission source CPE (E) is accommodated in SS2, and the ILEC provided with SS2 is the area GAA designated by GA (FIG. 508). Of LEC Network (GAA)), and SS2 and GAA are in the same LATA. Here, the transfer from CPE (E) to SS4 is the same as when an individual address is designated. Then, data copying is performed in the GWMH accommodated in the SS4, and the data is transferred to all other SSs as shown in FIG.
(3) When GAA exists outside LATA, the CPE (G) of the data transmission source is accommodated in SS5, and the ILEC in which SS5 is provided is an area GAA designated by GA (LECNetwork (FIG. 509)). GAA)) and communication outside the LATA to which it belongs (connected via ICI). Here, the transfer from CPE (G) to SS7 is the same as when an individual address is specified. Then, data copy is performed in the GWMH accommodated in SS7, and the data is transferred to all other SSs as shown in FIG.
2.4 Road splitting
Load splitting means two or more physical links (or logical links) on ISSI that connects two SSs, or on ICI that connects POPs of other carriers (eg, telephone companies). In some cases, the load on each link is divided. However, when there are a plurality of paths between the SSs, that is, when two SSs are combined across different relay SSs, load distribution to both paths is not performed. FIG. 510 shows an image of the link.
As a general rule, messages having the same DA and SA combination use the same link as long as the link state does not change. This guarantees the transfer order between messages of the same DA and SA. Further, when DA and SA are random, a system is adopted in which the load applied to each link is balanced. In order to realize this, load splitting is composed of the following two processes.
・ Key generation
A mapping (key) is created from the message DA, SA (128 bits in total) to a value within a certain range (key space).
・ Key assignment
Assign a message to the actual link from the message key.
2.4.1 Features of road splitting
An ISSI that connects SSs in a network of the same carrier or an ICI that connects SS-POPs, that is, ISSIs (ICIs) belonging to the same ISSI (ICI) link set are all accommodated in the same GWMH. Load splitting between a plurality of GWMESHs in the same GWMH is also realized. (See Figure 511)
In the case of IA data (data in which an individual address is designated) and group address GA data that is not copied in each SS (GWMH), the following load splitting algorithm is applied and processing is performed in the corresponding GWMESH. This load splitting algorithm follows a known algorithm (for example, TR-1059, Chapter 9 of Issue 2). On the other hand, in the case of GA data for sending a plurality of copies to the same link set in each SS (that is, data developed in IA), each ISSI (ICI) link is assigned for each IA to be assigned.
Below, the load splitting algorithm applied when not copying is described.
2.4.2 Key generation
In key generation, a 16-bit key is generated by performing CRC-16 division on the DA and SA bit strings. Since this is performed for each data, it is realized by hardware. The key generation procedure is shown below.
(A) Polynomial L (x) = x¹⁵+ X¹⁴+ X¹³+ ... + x + 1 and
Generator polynomial G (x) = x¹⁶+ X¹²+ X⁵+1.
(B) For a pair of DA and SA, a 128-bit bit string F (x) is generated so that the MSB of DA is on the MSB side and the LSB of SA is on the LSB side. That is, if the DA bit string is D (x) and the SA bit string is S (x),
F (x) = x⁶⁴D (x) + S (x).
(C) F (x) x¹⁶+ L (x) x¹²⁸Is the remainder R (x) of the generator polynomial G (x) as a load splitting key.
2.4.3 Key assignment
In key assignment, a message is assigned to each active link according to the key generated as described above. That is, the key space is divided, the divided key space is assigned to each active link, and when the key generated for the message falls within the range of keys assigned to the link, the message is transmitted using the link. Transfer.
The default value for the range of keys to be assigned is a value proportional to the ISSI / ICI link bandwidth. The value can be changed by a command. However, these assignments are executed by software, taking into account the case of crossing between GWMESHs, and a key for each link is notified to the hardware side. In hardware, based on the generated key, processing determination by GWMESH and data at a predetermined link are realized.
FIG. 512 shows a diagram for explaining the load splitting algorithm.
3. ICLP
3.1 Process overview
The ICLP unit corresponds to the Incoming shown in FIG. 501, and in the MH-COM unit, it is DMUXed based on the tag information added to the header of the cell, and the ICIP / ISSIP is inputted to the cell inputted as 156 Mbps data. Perform L2 & L3 protocol performance checks. Also, the DA (destination address) in the cell is analyzed, and the cell is transmitted to the SBMH accommodating the corresponding SNI (subscriber) and the GWMH accommodating the corresponding ISSI / ICI.
3.2 Configuration
FIG. 513 shows a block diagram of the overall configuration of the ICLP unit. As shown in the figure, the ICLP unit is composed of three PWCBs HMH11A to HMH13A.
The HMH11A mainly performs a protocol performance check. The errored cell is displayed in various ways on the error flag transferred in parallel to the cell, and after the predetermined processing is executed on the contents of the error flag, the output of the HMH13A is finally output. Discarded in the department. The HMH 12A mainly performs routing processing that is DA analysis / destination MH determination processing. The HMH 13A mainly performs PVC band limiting processing between the ICLP and the RMLP / OGLP. FIG. 514 shows a table summarizing the function of each block of the ICLP unit.
Further, FIG. 514 supplementarily shows the function of the ICLP unit as follows.
(1) Check order
The protocol performance check is performed in the order described in FIGS. 515 and 516.
If a CRC-10 error occurs early in the check, it means that there is an error in the ICIP / ISSIP L2 data. In that case, if the protocol performance check is performed using the erroneous data, An error may occur. For this reason, when a CRC-10 error is detected, no protocol performance check is performed to change the table in particular.
For example, if the MID value is incorrect, it may be considered as another ICIP / ISSIP L3 message. The same applies to payload length errors and encapsulation errors. Therefore, such a check is not performed when a CRC-10 error occurs.
(2) Disposal processing by error cell
An error cell has a master error flag (EF1 MS) set to NG (in this case, the flag is set to ON when NG) and needs to be discarded. However, in the case of BOM with Unexpected MID (BOM having an MID other than a predetermined value), the cell is not discarded. In the ICLP unit, a memory is used for various purposes. However, in the case of an error, there is a functional block that skips write access to the memory.
(3) LP test cell (diagnosis)
In the diagnosis of GWMESH, a test cell is transmitted from HLP07A (HLP07A is in the LP-COM unit), and is sent back to HLP07A through each processing unit in the ICLP unit, and a test for checking an error flag is performed.
This diagnosis is performed when the ICLP unit is in the OUS state (out-of-service state). The subscriber data for the test corresponding to each link is set in an actual table, and there is no test table. Therefore, LP test cells for which an error flag is not raised are sent to the MUX of the MH-COM unit without being discarded, but this ICLP unit is not in the master state (that is, in the OUS state). The cell is discarded at the selector at the input of the MUX.
(4) PVC test
(1) PVC test between MESH and MH
In this test, HLP07A sends a test cell to the ICLP unit. The test cell is sent from the ICLP unit to the target SMLP / OGLP unit through ASSW. The OGLP unit sends this test cell to the HLP07A and checks the normality of the cell.
This test cell sets DA and the like with a specific VCI value (FF), and is transmitted from HLP07A. In the ICLP unit, when the test cell identification bit (bit 7) in the VCI is “1”, the ICLP unit recognizes it as the test cell and performs processing corresponding to the test. Since this test is performed in the INS state (in-service state), no protocol performance check is performed so as not to affect normal messages.
In the case of the assigned DA test in this test, the SNI / link of the destination MH is blocked. For details, refer to the error flag correspondence table of FIGS. 515 and 516.
(2) Link-GWMESH PVC test
In this test, HLP07A sends a test cell to the OGLP unit. This test cell is turned back at the link to be tested and input to the ICLP unit. Each checker in the ICLP unit performs the same processing as that of a normal cell for this cell. The routing unit discriminates the test cell based on DA, and in the case of the test cell, sends it to the HLP07A as VCI = 'FF' (h).
This test is performed with the link closed. For details, refer to the error flag correspondence table of FIGS. 515 and 516.
(3) Loopback test
In this test, HLP07A sends a test cell to the OGLP unit. This test cell is returned at the designated SS and input to the ICLP unit. Each checker in the ICLP unit performs processing equivalent to that of a normal cell on this cell. The routing unit determines the NME cell addressed to the time station based on the service type and DA, and in this case, sends VCI = 'FF' (h) to the HLP07A. For details, refer to the error flag correspondence table of FIGS. 515 and 516.
3.3 Correspondence between each function block and error flag
The error flag (EF) operated for each functional block of the ICLP is shown in FIGS. 515 and 516 described above. The figure also shows the conditions under which each functional block operates. The following shows how to read the table shown in the figure.
・ The vertical axis shows functional blocks.
・ The horizontal axis shows error flag EF (EF1, EF2) and the state of PVC test between MESH.
・ The items are divided into upper and lower sections. The upper part shows the EF that becomes NG by checking the functional block. In the case of NG, the EF described as “ON” is controlled. The lower part shows conditions for whether the function block is operated (checked in the case of a checker) or whether the check result is reflected in the EF.
Refer to the LP-COM section in Chapter 5 for the correspondence between error flags (EF) and error names (names in TR) and the position of EF.
3.4 ICLP I / O format
517 to 522 show the format of the input cell to the ICLP unit.
523 to 528 show the format of the output cell from the ICLP unit.
FIG. 529 and FIG. 530 show the input / output cell format of the HMH12A in the ICLP section.
FIGS. 531 to 542 show the input / output cell format of the HMH13A in the ICLP section.
3.5 ICLP processing flow
FIG. 543 shows a check flow when the ICLP unit receives a message. FIG. 544 and FIG. 545 show the message routing processing flow in the ICLP unit. Reference numerals (1) to (6) shown in FIGS. 544 and 545 are respectively corresponding processes.
3.6 Each PKG block
3.6.1 HMH11A
3.6.1.1 Functional overview
FIG. 546 shows a block diagram of the HMH11A. HMH11A has the following functions.
(1) A function to check the consistency of a message received from ICI
(2) A function to check the consistency of messages coming from ISSI
(3) Function to create a pseudo EOM for releasing functions of each part in the device when a message is lost
(4) Function to convert ICI / ISSI cell format to inter-MESH interface cell format
3.6.1.2 External terminal
FIG. 547 shows a table summarizing the external terminals of the HMH11A.
3.6.1.3 Functional diagram and functional description
FIG. 548 to FIG. 553 show circuit diagrams of the main part of the HMH11A. In addition, FIGS. 554 to 560 are diagrams for explaining timings related to the message check.
3.6.2 HMH12A
FIG. 561 shows a block diagram of the HMH12A.
FIG. 562 shows a processing flow of the routing function of the HMH 12A.
FIG. 563 shows a processing flow of the broadcast function of the HMH 12A.
FIG. 564 and FIG. 565 show the processing flow of copy control of the HMH 12A.
FIG. 566 shows a processing flow of pseudo EOM transmission.
3.6.3 HMH13A
FIG. 567 shows a block diagram of the HMH13A. HMH13A has the following functions.
(1) Output bandwidth control
(2) Output MID acquisition
(3) VPI / VCI replacement
(4) Count of discarded cells
3.6.3.1 Output bandwidth limitation
For burst traffic, a buffer memory is used to periodically read to absorb burstiness and control the output band from ICLP to OGLP or RMLP. This function is realized by the VC-SH LSI shown in FIG. FIG. 568 shows a VC-SH LSI that controls the output band and the peripheral circuit configuration.
3.6.3.2 Obtaining output MID
The output MID acquisition unit performs MID assignment corresponding to the output VCI. This function is realized by the MOCTL LSI shown in FIG. FIG. 569 shows the circuit configuration of the output MID acquisition unit, FIG. 570 shows the configuration of the usage table for output MID acquisition processing, and FIG. 571 shows the processing flow for securing the output VIC.
By the way, when an EOM of a certain L3-PDU is lost and the EOM is not input to the HMH 13A, the outgoing MID secured for each L3-PDU is not released from the table shown in FIG. In order to avoid such a situation, the MOCTL LSI performs time-out monitoring. FIG. 572 shows a processing flow of time-out monitoring.
3.6.3.3 Replacement of VPI / VCI
FIG. 573 shows the VPI / VCI replacement format. FIG. 574 shows a hardware configuration for executing VPI / VCI replacement.
3.6.3.4 Count of discarded cells
In the GA copy unit (HMH12A) and the output band limiting unit (HMH13A) in the ICLP, the buffer size to be used is finite. Therefore, depending on the size of burst data, cell discard occurs due to overflow of the buffer. In the discarded cell number counting unit, the discarded cell number is accumulated from the discarded cell signal received from the HMH 12A, and sequentially added to the discarded cell number in the output band limiting unit, and the DP-RAM (discarded number shown in FIG. 567). (It is a two-sided RAM corresponding to the writing table). The HLM03A accesses this DP-RAM and performs NDC processing.
3.6.3.5 About fault monitoring
HMH13A is linked to both duplexed MH-COMs. Therefore, it has a self-system fault monitoring function and another system fault monitoring. FIG. 575 shows the own system fault monitoring configuration, and FIG. 576 shows the other system fault monitoring configuration.
4). OGLP
4.1 Process overview
The OGLP unit refers to the destination address DA in the message input from the MH-COM unit, and filters (captures) only the message addressed to the own MESH. Then, ICIP / ISSIP L2 & L3 protocol performance check is performed. In addition, the outgoing link is determined based on the VCI value, load splitting is performed based on the values of SA and DA, and cells are sent to each link after GA processing.
4.2 Configuration
FIG. 577 shows a schematic functional block diagram of the OGLP unit. FIG. 578 shows a detailed functional block diagram of the OGLP unit. Further, FIG. 579 is a block diagram showing an IC arrangement of the OGLP unit.
The OGLP unit is composed of four PWCBs HMH07A to HMH10A.
The HMH07A mainly determines whether or not to take in input data in accordance with DA filtering, that is, the destination address DA. The HMH08A mainly performs load splitting, that is, load distribution control. In the HMH09A, mainly the process of expanding the GA into the IA, that is, expanding into the individual address IA indicated by the GA based on the group address GA of the input data. The HMH 10A mainly performs PVC band limitation processing between OGLP and ISSI / ICI.
FIG. 580 shows the functional outline of each block of the OGLP unit and the relationship between the error cell and the maintenance cell. Further, FIG. 580 additionally shows the function of the OGLP unit as follows.
(1) Error cell
An error cell has a master error flag (EFI MS) set to NG (ON) and needs to be discarded. In the OGLP section, the memory is used for various purposes. In the case of an error cell, write access to the memory is skipped. For details, refer to the functional outline in FIG.
(2) LP test cell (diagnosis)
In the diagnosis of GWMESH, a test cell is transmitted from the HLP07A, sent back to the HLP07A through each processing unit in the OGLP unit, and a test for checking an error flag is performed.
This diagnosis is performed when the OGLP unit is in the OUS state. Subscriber data for a test corresponding to each link is set on a table that is actually used, and does not have a test table. Therefore, LP test cells for which an error flag is not raised are sent to the MUX of MH-COM without being discarded. However, when performing this diagnosis, the OGLP unit is not in the master state (is in the OUS state). The test cell is discarded at the selector at the input of the MUX.
(3) PCV test
(1) PVC test between MESH and MH
In this test, HLP07A sends a test cell to the ICLP unit. The test cell is sent from the ICLP unit to the OGLP unit through the ASSW. The OGLP unit sends the test cell to the HLP07A and checks the normality of the cell.
This test cell is set with a specific VCI value (FF) and transmitted from the HLP07. In the ICLP unit, when the test cell identification bit (bit 7) in the VCI of the input cell is “1”, the ICLP unit recognizes that it is the test cell, and performs processing corresponding to the test.
Specifically, since this test is performed in the INS state, no protocol performance check is performed so as not to affect normal messages. Details are shown in the functional outline of FIG.
(2) Link-GWMSH PVC test
In this test, HLP07A sends a test cell to the OGLP unit. This test cell is turned back at the link and input to the ICLP unit. Each checker in the ICLP unit performs the same processing as the normal cell for the test cell. The routing unit determines the test cell based on the DA of the input cell, and in the case of the test cell, sends it to the HLP07A as VCI = 'FF' (h). This test is performed with the link closed. Details are shown in the functional outline of FIG.
4.3 Correspondence between each function block and error flag
FIG. 581 shows an error flag (EF) operated for each functional block of the LP unit. The figure also shows the conditions under which each functional block operates. The following shows how to read the table.
The vertical axis represents functional blocks.
• The horizontal axis shows the state of the PVC test between the error flag EF (EF1, EF2) and MESH.
・ The items are divided into upper and lower sections. The upper part shows the EF that becomes NG by checking the functional block. In the case of NG, the EF described as “ON” is controlled. The lower row is a condition for whether to operate the function block (check in the case of a checker) or whether to reflect the check result in the EF.
4.4 Cell format
582 to 628 show the cell format of each segment type in each part in the OGLP.
4.5 Processing flow
FIG. 629 shows a flow of routing processing of Outgoing in GWMESH. FIG. 630 shows a flow of GA data transfer in the flowchart shown in FIG. 631 to 633 show examples of tables used in each step of the flowcharts of FIGS. 629 and 630.
4.6 Each PKG block
4.6.1 HMH07A
FIG. 634 and FIG. 635 show the circuit configuration of the HMH07A. FIG. 634 corresponds to “entanglement select” in the overall block diagram shown in FIG. 578 and its periphery, and FIG. 635 corresponds to “DA filtering” and its periphery.
FIG. 636 and FIG. 637 show the write timing to the FIFO of FIG. 634. Further, FIGS. 638 to 640 show time charts of signals processed by the HMH07A.
4.6.2 HMH08A
641 and 642 show the circuit configuration of the HMH08A. 641 corresponds to “load splitting” “DMUX” and its periphery in the overall block diagram shown in FIG. 578, and FIG. 642 corresponds to “test cell multiplexing” and its periphery.
4.6.3 HMH09A
FIG. 643 shows a circuit configuration of the HMH09A. This figure corresponds to “GA copy” “IC / ILEC Unavailable” in the overall block diagram shown in FIG. 578 and its periphery.
FIG. 644 and FIG. 645 show the flow of the GA copy process in HMH09A. FIG. 644 is a flowchart of write control, and FIG. 645 is a flowchart of read control.
4.6.4 HMH10A
The HMH 10A performs MRI timeout discrimination, MID conversion, output band limitation, various error counts, format conversion, and the like in the Outgoing (GWMESH (OG)) section of the GWMISH.
FIG. 646 shows a circuit configuration of the HMH10A. FIG. 647 shows the function of each block of the HMH10A. Hereinafter, each function will be described in detail.
(1) Parity check
Parity check is performed on the 16 data signals and enable signals input from the HMH09A. The parity is odd parity. If the check result is an error, ODPC (“H” at the time of error) is output and delivered to the MSCN section. It has a function to generate a forced error by pseudo fault input. This function is realized by TO CTL LSI. FIG. 648 is a functional block diagram showing connections between the parity check unit and its periphery.
(2) MRI timeout
For each message, the MRI timeout from BOM to EOM is determined. When BOM arrives, “current time” + “timeout time” is written. The time is referred to every time a cell arrives, and the time matched is regarded as a timeout. This function is realized by TO CTL LSI.
Empty pattern creation: Initial setting is given to MRI TIME (AMD-CAM).
MRI TIME (AMD-CAM): Sends an empty pattern at BOM. Check if every cell is timed out.
TO pattern creation: Outputs a TO pattern to MRI TIME (AMD-CAM) at time-out and releases MID.
TO cell transmission: Timeout is output instead of BOM of the message timed out by the setting pin OTOO “H”.
Cell counter: There is a mode in which a cell (including all types of cells) is counted, and a mode in which only valid cells are counted. During testing, only valid cells are counted. Setting is performed by MSD.
FIG. 649 shows a functional block of the MRI timeout unit.
(3) MID conversion
Conversion from incoming VPI, incoming VCI, incoming MID to outgoing VCI, outgoing MID.
When the BOM cell arrives, the incoming VPI, incoming VCI, and incoming MID are written into the AMD CAM (Am9910a).
When COM and EOM cells arrive, input VPI, input VCI, and input MID are given to AMD CAM. Do. Whether or not conversion is performed is performed by a mode pin (DIVM), and in the case of conversion bit allocation EOM, release processing is performed. This function is realized by TO CTL LSI.
FIG. 650 shows functional blocks of the MID converter.
(4) Cell delay
The cell delay unit delays the main signal in accordance with the delays required for timeout determination processing and MID conversion processing. This function is realized by TO CTL LSI. FIG. 651 shows a functional block of the cell delay unit.
(5) Error cell discard
The error flag is identified, and if the error flag (master error) is “L”, the target cell is discarded. This function is realized by TO CTL LSI. The cell discard conditions in each PWCB are shown below.
Disposal conditions at HMH08A
・ BOM Unexpected MID
・ COM Unexpected MID
・ EOM Unexpected MID
・ Encapsulation error
-Unexpected sequence number error
Disposal conditions for HMH09A
・ GA bit error
・ GA active error
・ ISSI / ICI Unavailable
Disposal conditions for HMH10A
・ MRI timeout error
・ Exceed maximum number of CDU
CDU active error
FIG. 652 shows a functional block of the error cell discard unit.
(6) Output bandwidth limitation
Each message is limited in output bandwidth based on a predefined bandwidth. Bandwidth limitation is realized by managing and limiting the interval per unit time of cells of the same message. If the interval between cells of the same message per unit time is reduced, the flow rate increases. Conversely, if the interval is increased, the flow rate decreases. The parameters for bandwidth limitation are generated based on the contract for each subscriber, are given by the μp unit of the LP-COM unit, and are collectively managed such as table operations and settings. Note that the function of restricting the flow rate is realized by VC-SH LSI.
FIG. 653 shows a functional block of the output band limiting unit. FIG. 654 shows a VC-SH LSI that performs output band limitation and its peripheral circuit configuration.
(7) Format conversion
Identifies the cell segment type ST (PI) and converts the cell to ISSI or ICI format. This function is realized by MH10A LCA.
FIG. 655 shows functional blocks of the format conversion unit. FIG. 656 shows a table summarizing the format conversion process.
(8) CRC-10 generation grant
In order to confirm the normality of the data, CRC calculation is performed on the payload, and the calculation result is added and transmitted. CRC check is done by another PWCB. Then, the occurrence of an error is determined by the PWCB. This function is realized by MH10A LCA. FIG. 657 shows functional blocks of the CRC-10 generation / giving unit. FIG. 658 shows a diagram for explaining CRC-10 calculation.
(9) Discard count
The cell count controlled by the bandwidth limitation by the output bandwidth limitation, the discard signal count from the HMH08A, and the discard signal count from the HMH09A are counted, and the information is sent to the LP-COM unit. The counter used for the count operation uses a two-sided RAM, opens one side in response to a data request from the LP-COM unit, and performs discard counting on the remaining side. The RAM surface switching is controlled by a RAMCHG signal from the LP-COM. This function is realized by MH10B LCA. FIG. 659 shows a functional block of the discard count unit. 5). MH-COM Department
5.1 Overview
The MH-COM unit is composed of four PWCBs (HMX10A, HMX11A, HMX12A, HSF05A) and has the following functions. The MH-COM unit has a duplex configuration that is connected to an ATM switch (ASSW) system, and has interlaces for signaling and VCC copying between systems. The main functions of the MH-COM unit are the following three.
(1) Demax (disassemble) the data coming from the ATM switch and give it to the LP section
The
(2) Max (multiplex) the data from the LP section and send it to the ATM switch.
(3) Terminate the signaling by LAP.
Since the MH-COM unit of GWMESH is the same as the MH-COM unit of SBMESH, detailed description is not given here, and only the functional outline of each PWCB is shown.
5.2 HMX10A
FIG. 660 shows a block diagram of the HMX 10A. The HMX10A has the following functions.
(1) A function that multiplexes data from ICLP (Incoming of LP section) on the 622 Mbps highway and outputs it to ASSW (IMUX function) by scheduler control from HMX12A.
(2) A function (ODMX function) that separates data (cells) input from the 622 Mbps highway on the output side of ASSW based on the destination address DA of the data and sends the data to OGLP (LP unit Outgoing). Actually, the DA is checked in the BOM cell, and if it is data to be separated, MID information is recorded. When the COM and EOM cells are input, the separation process is performed with reference to the recorded MID. ing.
(3) A function of separating test cells from the TCG (test cell generator) based on the value of the “O (O) bit” input from the 622 Mbps highway on the output side of the ASSW. (Separated as a function different from (2))
Between ASSW and GWMESH, data going from ASSW to ICLP and data going from OGLP to ASSW are physically housed in one 50-core coaxial flat cable, and this cable is connected to the A connector of HMX10A . When the B connector of the HMX10A is connected with an immunity, a cable connecting the highway to the downstream GWMESH is connected.
5.3 HMX11A
FIG. 661 shows a block diagram of the HMX11A. HMX11A has the following functions.
(1) A function that multiplexes data from OGLP on a 622 Mbps highway and outputs it to ASSW under the scheduler control from HMX 12A (OMUX function).
(2) The data (cell) from the 622 Mbps highway on the output side of the ASSW is separated based on the tag information of the cell, and the data is sent to the ICLP. Also, a function of separating test cells from the TCG based on the value of the “O bit” (IDMX function).
(3) EZLAP signaling data max and demax functions.
Between ASSW and GWMESH, data going from ASSW to OGLP and data going from ICLP to ASSW are physically housed in one 50-core coaxial flat cable, and this cable is connected to the A connector of HMX11A . When the B connector of the HMX11A is connected with an immunity, a cable connecting the highway to the downstream GWMESH is connected.
5.4 HMX12A
The HMX12A has the following functions.
(1) VPI / VCI conversion and switching tag information addition function (VCC function) for cells multiplexed by HMX10A and HMX11A.
(2) A function that multiplexes test cells from TCG separated by HMX10A and HMX11A to the maximum highway of HMX10A and HMX11A, respectively.
(3) Scheduler function for multiplexing by HMX10A and HMX11A.
FIG. 662 shows a block diagram centering on the VCC function, and FIG. 663 shows a block diagram centering on the scheduler function.
Among the front connectors of HMX12A, A. The C connector is used for the interlace of signaling data, and the B and D connector scheduler function signals for imoz connection.
5.5 HSF05A
HSF05A has the following functions.
(1) LAP signal termination function such as VCC setting, MSCN monitoring in MH-COM section, MSD control via BSGC.
(2) A function for generating various timing signals used in the MH-COM based on the source clock (8 MHz) from SYNSH.
FIG. 664 shows a block diagram of HSF05A, and FIG. 665 shows a clock system diagram of SBMSH.
6). Protocol performance monitor
6.1 Overview
GWMESH performs protocol performance monitoring for L2-PDUs and L3-PDUs. This protocol performance monitor substantially conforms to TR-TSV-1061 and TR-TSV-1063 (hereinafter simply referred to as TR-1061 and TR-1063) issued by Bell Communication Research. This protocol performance monitor function is realized by HLM03A PWCB. The protocol performance monitor function of GWMESH is basically the same as that of SBMESH.
FIG. 666 shows a block diagram of the HLM03A that executes the protocol performance monitor function. The HLM03A is provided in the LP-COM unit described later. The HLM03A also executes a data collection function described later. In addition, FIGS. 667 and 768 show the functional outline of each block of the HLM03A.
In HLM03A, the check shown in FIG. 669 (the check names in the table correspond to the names in the HLM03A functional block diagram) is performed. The check result is displayed in the MSCN register shown in FIG. 666 and notified to HLP07A (also provided in the LP-COM unit).
In the HLM03A, in addition to the check shown in FIG. 669, the following result is displayed in the MSCN register.
・ Initial setting
・ LCA configuration in progress
・ Tangled cable disconnection
・ Mate power failure
・ Mate fuse alarm
・ Mate HLP07A watchdog timer timeout
The check name = PCd in FIG. 669 and subsequent items are conditional check items. If the condition is not satisfied, the check is not performed. These conditions are conditions for each check item shown in FIG. 670 that the target cell is a valid cell.
6.2 L2 protocol performance monitor
GWMESH performs protocol performance monitoring for each of the following L2 parameters.
(1) MRI timeout
(2) Invalid payload CRC code
(3) Payload length error
(4) MID Current Reactive
(5) EOM with unapplied MID
(6) Unexpected sequence number error
In HLM03A, when receiving an error notification (details will be described later) from the ICLP unit, the L2 protocol that applies the Sum-of-errors algorithm for each input link for each of the parameters (1) to (6) above. Perform performance monitoring.
The method for setting the threshold for the Sum-of-errors algorithm and the method for realizing the counters and registers defined in TR-1061 and 1063 are basically the same as the description for SBMSH, and thus the description thereof is omitted here. To do.
In addition, in the HLM03A of GWMESH, when receiving an error notification from the OGLP unit (details will be described later), each error count is defined for each of the parameters (1), (4), and (5). ing. The implementation method of the counter and the register used for the error count here is also described in the description of SBMISH, and will be omitted.
The error count is performed for each message handler MH that has sent an l2-PDU in an error state.
6.3 L3 protocol performance monitor
GWMESH performs protocol performance monitoring for each of the following L3 parameters.
(1) Invalid BA size field value
(2) Invalid DA type
(3) Invalid SA type
(4) Invalid protocol ID
(5) Invalid service type
(6) Invalid protocol discriminator
(7) Hop count = 0
(8) Invalid ingress interface type
(9) BE tag mismatch
(10) Mismatch between BA size field and length field
(11) ISSI / ICI Unavailable
Upon receiving an error notification from the ICLP unit (details will be described later), the HLM03A of GWMESH receives an L3 protocol that applies the Sum-of-Errors algorithm for each input link for each of the parameters (1) to (10). Perform performance monitoring.
The threshold value setting method for the Sum-of-Errors algorithm and the counter and register implementation methods used for the Sum-of-Errors algorithm are basically the same as those described in SBMSH, and are therefore omitted here.
Further, TR-1061 and 1063 request a log when an error occurs for each of the parameters (2) to (8). The contents of these logs are as follows.
(A) Date and time of error detection (year, month, day, hour, minute, second)
(B) Link ID
(C) Source address (including address type)
(D) Destination address (including address type)
(E) Special state that occurred
In the system of this embodiment, when a log target error occurs, the above (b) to (e) are set in the log register in hardware. The firmware reads the log contents from the register and notifies the software. The contents of (a) above are not passed from the hardware to the firmware. These give the time managed by the firmware when the firmware fetches the log contents other than the above (a). However, the notification contents to the software do not include the year, month and day. These are managed by the software.
In addition, GWMESH notifies the log to the software every time an error is detected, and implements a log search function and the like by the software.
In TR-1061 and 1063, the respective error counts for the parameters (2), (3), (9) and (10) are defined. These count operations in this embodiment are the same as the Sum-of-Errors algorithm, and the implementation method is the same for the counters and registers used for the count operations.
6.4 Protocol performance monitor in the Incoming section
6.4.1 Processing method
FIG. 671 summarizes the check items, the operation at the time of NG detection, and the check processing procedure in the Incoming unit.
In the figure, “group” indicates parameter grouping. The G group is a GWMESH original specification that is not defined in TR-1061 and 1063, and is an error in GWMESH internal processing.
As described above, this processing is performed by the HLM03A, but error notifications of various checks in the incoming unit are received from the ICLP unit. The HLM03A also receives data, cell frame, and enable signals from the OCLP unit. A time chart of each signal is shown in FIG. 672, and a description of each signal is shown in FIG. 673.
As shown in FIG. 672, data is input from the ICLP unit in a 16-bit parallel cell format. In the exchange (including GWMESH), since 1 cell = 54 octets is handled, one cell of input data has a length of 27τ with 9M clock.
One cell is a portion 3τ corresponding to an ATM header (the format of this portion is an internal format of GWMESH and does not match a general ATM header format. As shown in FIG. It includes a part indicating a link ID (including an outgoing link ID) and 27τ. Note that the content of the cell shown in FIG. 672 is an example when the cell is an inter BOM.
The cell segment type identification method in the ST identification block shown in FIG. 666 will be described below. The segment type is identified by a combination of SST and IST shown in FIG. FIG. 674 shows the relationship between the combination and the segment type. The inter BOM is a BOM that is increased by performing half-encapsulation processing in the SMLP unit.
The error determination method in the error analysis block shown in FIG. 666 is basically the same as the contents described for SBMSH, and therefore the description thereof is omitted here. However, in SBMISH, SNI is identified at the time of error analysis, whereas in GWMESH, a link is identified. FIG. 675 shows a time chart of processing of the error analysis block.
6.4.2 Processing details
(1) L2 / 3 Sum of Err. count
(2) L2 / 3 individual Err. count
The processes (1) and (2) are basically the same as those described for SBMASH, and therefore the description thereof is omitted. However, in SBMASH, the count-up operation, the threshold comparison, and the flag setting are performed in SNI units, but in GWMESH, they are performed in outgoing link units.
6.5 Protocol performance monitor in the 0utgoing part
6.5.1 Processing method
FIG. 676 summarizes the check items in the 0 utguing unit, the operation at the time of NG detection, and the check processing procedure.
The “group” is as described above. Further, the E group is a unique specification in the internal processing of GWMESH.
The protocol performance monitor performs error counts for individual parameters. This counting operation is performed every MH. However, an ISSI / ICI Unavailable is a log target error.
This processing is also executed by the HLM03A as described above, but error notifications of various checks in the Outgoing unit are received from the OGLP unit. In addition to this, the HLM03A receives data, a cell frame, and an enable signal from the OGLP unit. FIG. 677 shows a time chart of each of these signals. Note that the description of each signal shown in the time chart is as shown in FIG.
The signal received by the outgoing unit is basically the same as each signal received from the ICLP unit for protocol performance monitoring in the incoming unit.
The format of the part 3τ corresponding to the ATM header is an internal format of GWMESH and does not match a general ATM header format. As shown in FIG. 677, the headquarters has a portion indicating the source MH of the cell (source MH ID) and a portion indicating the destination link (incoming link ID). FIG. 677 is an example of inter BOM.
The error notification method in the case of MRI timeout is also the same as that in the Incoming unit, and a pseudo EOM cell is generated in the OGLP unit, and an error notification indicating the MRI timeout is performed together with the cell. The incoming link ID in the pseudo EOM cell is the same as that of the corresponding BOM. Also, the cell segment type identification method is the same as that of the incoming unit, as shown in FIG. In addition, each block shown in FIG. 666 has a function equivalent to that in the Incoming unit and performs the same operation.
In FIG. 677, “trial” of data 15 of 1τ is a field indicating whether or not the cell is a LINK-GWMESH PVC test cell, and data 11 “trial” of 2τ is data between MSH and MH. This is a field indicating whether the cell is a PVC test cell. If the cell is a LINK-GWMESH PVC test cell or a MESH-MH PVC test cell, all processing related to the Outgoing protocol performance monitor is not performed.
6.5.2 Processing details
Since the processing related to the L2 / 3 individual error count is basically the same as that described for SBMASH, it is omitted here and only the time chart is shown in FIG.
7). Network data collection
7.1 Overview
GWMESH performs data collection for L2-PDU and L3-PDU. This data collection is mostly compliant with TR-1061.1063. This data collection function is realized by HLM03A. The block diagram of HLM03A and the function of each block are as shown in FIGS.
7.2 Network data collection parameters
GWMESH performs network data collection (scheduled measurement, performed for each link) for each of the following parameters.
(1) Total originating l2 PDUs
(2) Total terminating l2 PDUs
(3) Total originating individually addressed L3 PDUs
(4) Total terminating individually addressed L3 PDUs
(5) Total originalizing group addressed L3 PDUs
(6) Total terminating group addressed L3 PDUs
Said (1)-(6) is a count of each L2 and L3 PDU number.
In GWMESH, as above,
Total originalizing (terminating) number of individually addressed L3 PDUs
Total originating (terminating) number of group addressed L3 PDUs
When calculating “the total number of L3 PDUs”, the software adds both of them.
In TR-1061 and 1063, 1 interval = 15 minutes, and the holding of various data for at least the past 2 intervals is defined. Based on this rule, the GWMESH of this embodiment prepares two 15-minute counters and uses them for surface switching, as in the protocol performance monitor. The software stores the count value extracted from the 15-minute counter corresponding to the previous 15-minute register within 15 minutes after the surface switching instruction. That is, the software holds various data for at least the past two intervals.
7.3 Network data collection in the Incoming department
7.3.1 Processing method
Among the network data collection target parameters (1) to (6), the Incoming section processes three items (1), (3), and (5).
The counts of L2 and L3 PDUs in (1), (3), and (5) are performed regardless of whether there is an error in the L2 PDU or the L3 PDU.
Since the Incoming unit receives data in the cell format, it is easy to count the number of L2 PDUs for each link. The ST of the L2 PDU is analyzed, and in the case of Inter-BOM, the number of L3 PDUs is counted up. Also, the DA unit is analyzed to determine whether it is an individually addressed L3 PDU or a group addressed L3 PDU.
In the network data collection, as in the case of the protocol performance monitor, the ingress network data collection is used when the cell is a test cell for MESH-MH PVC and the cell is copied by the GA copy process. All processing related to is not performed.
Timing generation, link identification, SA / DA identification, RAM & counter blocks and SA / DA storage RAM are also used in the protocol performance monitor process. Each counter stores a count value (for each link, for each L2, L3 PDU, etc.) in the dual port RAM as shown in FIG. This is realized by reading out and counting up and storing in RAM.
FIG. 679 shows a time chart related to network data collection in the Incoming unit.
7.3.2 Processing details
Processing when a valid cell is received is as follows.
(1) The L2 PDU count value is read from the count value storage RAM and counted up (+1).
(2) The counted up L2 PDU count value is stored in the RAM.
Processing when a valid Inter-BOM is received is as follows.
(1) The L3 PDU count value is read from the count value storage RAM and counted up (+1). At this time, the DA unit is analyzed to determine whether it is an individual address L3 PDU or a group address L3 PDU, and each counts up.
(2) Store the counted L3 PDU count value in the RAM.
The count value is 32 bits, but the read / write to the RAM is performed twice in 16-bit increments. Count-up is performed for each source link. Each count-up is not performed if the count value is max in (1). Further, as described above, the L2 and L3 PDUs are counted regardless of whether there is an error.
Parity generation is performed when the count value is stored, and parity check is performed when the count value is read. FIG. 680 shows a count chart read / write time chart regarding network data collection in the Incoming unit.
7.4 Network Data Collection in the Outgoing Department
7.4.1 Processing method
Among the network data collection target parameters (1) to (6), the processing in the Outgoing section is the three items (2), (4), and (6).
The number of L2 and L3 PDUs in (2), (4), and (6) is counted only for the normal L2 PDU or the L3 PDU without error.
Since the data is input to the Outgoing part in the cell format, it is easy to count the number of L2 PDUs for each link. The ST part of the L2 PDU is analyzed. In the case of Inter-BOM, the number of L3 PDUs is counted up. I do. At the same time, the DA unit is analyzed to determine whether it is an individual address L3 PDU or a group address L3 PDU.
If it is a LINK-SBMESH PVC test cell and a MISH-MH PVC test cell, all processing related to Outgoing network data collection is not performed. Note that the Outgoing NDC unit (network data collection unit) of the HLM03A also counts L2 PDUs and L3 PDUs for billing data. However, the count of L3 PDUs for billing data is performed only for Total terminating L3 PDUs.
7.4.2 Processing details
Processing when a normal cell without error is received is as follows.
(1) The L2 PDU count value is read from the NDC count value storage RAM, and the count is incremented (+1).
(2) The counted up L2 PDU count value is stored in the RAM.
(3) The L2 PDU count value is read from the billing data count value storage RAM and counted up (+1).
(4) Store the counted L2 PDU count value in the RAM.
Processing when a normal Inter-BOM is received is as follows.
(1) The L3 PDU count value is read from the NDC count value storage RAM and counted up (+1). At this time, the DA unit is analyzed to determine whether it is an individual address L3 PDU or a group address L3 PDU, and each counts up.
(2) Store the counted L3 PDU count value in the RAM.
(3) The L3 PDU count value is read from the billing data count value storage RAM and counted up (+1).
(4) Store the counted L3 PDU count value in the RAM.
The count value is 32 bits, but the read / write to the RAM is performed twice in 16-bit increments. Count-up is performed for each incoming link. Each count-up is not performed when the count value is the maximum value in (1) above. Further, parity generation is performed when the count value is stored, and parity check is performed when the count value is read.
FIG. 681 shows a read / write time chart of the count value related to the network data collection in the Outgoing section.
8). Billing
In billing processing, usage information (usage information) necessary to support a billing function for SMDS across carriers, such as between XA-SMDS and BCC-ILEC, in a LEC (Local Exchange Carrier) network. ) And usage measurement (usage measurement) processing. FIG. 682 shows an accounting function classification and processing procedure.
8.1 Data Generating
(1) Generation for individual address data transfer
・ Billing points (see Fig. 683)
(1) A switching system SS that transfers ICIP L3 PDUs directly to another LEC network or a selected IC network on the originating LEC network.
(2) SS. Which transfers SIP L3 PDU directly to the destination SNI in the destination LEC network. However, each SBMH has a built-in billing function for intra-station SMDS, and generation of terminal usage information is performed by the SBMH in order to share the function.
・ Billing target
Only the data determined to be L3 PDU transferred normally (successfully transmitted) from the result of protocol check or feature processing is charged.
·Billing Information
Usage information including the contents shown in FIG. 684 is generated for each packet.
(2) Generation for group address data transfer
・ Billing points
(1) SS. Which transfers each ICIP L3 PDU of GA and its copy directly to another LEC network or a selected IC network.
(2) SS. Which directly transfers a copy SIP L3 PDU based on GA to the destination SNI.
・ Billing target
Only the data determined to be L3 PDU transferred normally (successfully transmitted) from the result of protocol check or feature processing is charged.
·Billing Information
Usage information including the contents shown in FIG. 684 is generated for each packet.
(3) Content of usage information
・ Destination address
An incoming address consisting of an address type and an address subfield.
Address type = '1100': Individual address
= '1110': Group address
・ Source address
An outgoing address consisting of an address type and an address subfield.
Address type = '1100': Individual address
・ SNI address
When LEC is GA Agent, the individual address of GA member is set.
If LEC is not GA Agent, set the group address.
・ Status code
ICIP or SIP L3 PDU transfer status. “1” indicates normal transfer.
・ Identification of outgoing network
ICIP L3 PDU destination carrier (LEC, IC).
・ Identification of Outgoing ICI transfer path setting
ID of the ICI transfer path that sent the ICIP L3 PDU.
・ Incoming network identification
ICIP L3 PDU source carrier (LEC, IC)
・ Incoming ICI transfer path setting identification
ID of the ICI transfer path that received the ICIP L3 PDU.
・ Carrier identification
The IC given in the service specific part of the L3 PDU header described in section 5.5.1 of TR-1060 is set.
・ Segment count
Number of L2 PDUs transferred.
Packet count
Number of L3 PDUs transferred.
・ Ingress interface type
Incoming / Outgoing Determination of codes in network identification. "CIC" if the other party is an IC, "NECA" if the other party is an ILEC
FIG. 684 shows a summary of usage information generated by the LEC network for inter-carrier SMDS.
8.2 Data Aggregation
The usage information of the inter-network SMDS is added to the Successful transmitted L3 PDU transferred normally between the specific SA and DA (L3 PDU transferred normally) at a time interval defined by the LEC network.
・ Time interval = 1 minute (same as SBMH)
・ Combination of usage information = 64K (Max.)
-Cell and packet count = 24 bits (Max.)
Considering the combination of usage information necessary for collecting billing data, since SA and DA are represented by 64 bits, only the combination of SA and DA, the number of combinations is 2⁶⁴× 2⁶⁴Bits and a huge amount of memory. Therefore, the maximum number of combinations of usage information is defined as 64K, and the memory distribution is as follows.
RDA (SIP) + RDA (ICIP) + RSA + RCA = 64K × (SA 64 bits + DA (SIP) 64 bits + DA (ICIP) 64 bits + carrier information 37 bits)
Here, the carrier information is Incoming NW ID 16 bits, Incoming ICI TPS 16 bits, 0 utgoing ICI TPS 16 bits, and Ingress inf type 8 bits.
However, since the number of ISSI / ICI links supported by GWMESH is eight, the Outgoing NW ID and Outgoing ICI TPS can be combined and represented by 3 bits. In addition, only the lower 2 bits are used in Ingress inf type. Therefore, the carrier information is 37 bits in total. FIG. 685 shows SA, DA (SIP), DA (ICIP), and carrier information compression memory images.
The number of L2-PDUs and the number of L3-PDUs are written together in the accounting-related data storage memory for each address. Then, the firmware accesses the billing related data storage memory and collects billing information. Specifically, the present memory has a two-surface configuration, and a surface switching instruction is issued from the firmware at regular time intervals (1 minute). If the memory becomes full before a certain period of time comes, the surface is switched immediately. Access from the hardware is performed on one side, and the firmware extracts various data from the other side. In order to facilitate software processing related to accounting, the number of L2-PDUs and L3-PDUs may be written in the accounting data storage memory in correspondence with the outgoing link. FIG. 686 shows the memory image.
The accounting function is realized in the network data collection unit, that is, the HLM03A.
9. LP-COM part (INF part)
9.1 Overview
The LP-COM unit performs the following functions.
(1) Interfacing with INF and controlling ICLP / OGLP
(2) Billing process
(3) Performance monitor, data collection (traffic monitor)
Physically, it consists of the following three PWCBs.
(A) HLP07A
(B) HLM02A
(C) HLM03A
The functions shown in (1) to (3) above are executed in the PWCB shown in (a) to (c) above. In addition, HLM02A uses HLM00A in SBMASH, but does not perform an operation as actual billing.
The accounting process is described in Chapter 8, the performance monitor is described in Chapter 6, and the data collection is described in Chapter 7.
In this chapter, the interface function with the INF, the control function of the SMLP unit / RMLP unit, that is, the HLP07A will be described.
9.2 Function overview
FIG. 687 shows a block diagram of HLP07A. Further, FIG. 688 and FIG. 689 show the function of each block of HLP07A.
HLP07A performs the following as its main function.
・ Interface with INF
・ Setting and management of LP section and each table
・ Error monitoring of LP and LP-COM units
・ State control
9.3 INF interface control means
9.3.1 INF interface control
The interface control procedure using INF between GWMISH (MNG-Firm) and BCPR is shown below.
a. INF command start
(1) Perform DMA setting for the CPU (microprocessor).
(2) BCPR designates the MM address as a 2-bit right-shifted image (0, 4, 8 becomes 0, 1, 2) when a command is activated in the INF order. Therefore, at the time of INF reception, SBMISH performs the following operations.
(1) When the command activation is recognized, the MM address and the number of commands are received from the port A of the SBIF LSI.
{Circle around (2)} Set to the SBIF LSI port B by twisting the upper and lower MM addresses.
(3) Set the transfer length (number of commands × 4 words) to port F of the SBIF LSI.
(4) Set DMA read start to port C of the SBIF LSI.
b. INF status notification
The MM address specified for the status notification is a 2-bit right shift (0, 4, 8 becomes 0, 1, 2), and is still specified by the reception buffer notification. The message length is the MSB on the left and the right LSB on the BCPR memory. GWMESH performs the following operations.
(1) Twist the upper, lower, and lower MM addresses in port B of the SBIF LSI.
(2) A transfer length (number of commands × 4 words) is set to the port F of the SBIF LSI.
(3) Set DMA write start to port C of the SBIF LSI.
Here, the MM address and message length specified in the command and status are as follows.
(1) The MM address of the data specified by the command is specified by 2-bit right shift.
(2) The message length is the MSB on the left and the right LSB on the BCPR memory.
(3) All except MM address shall be specified in the interface specification.
The status notification is the same. The MM address is the same as that specified in the reception buffer notification.
The notification of the status queue address and the reception buffer address is as follows.
(1) BCPR notifies the WMMESH in advance of the status queue and the MM address of the reception buffer.
(2) The MM address is designated by 2-bit right shift.
(3) The message length specifies the byte length. (Message effective length is required)
9.3.2 INF interface interrupt control
The interrupt control in the INF interface control in GWMESH is shown below.
a. Command start
Command activation is handled by an interrupt. External interrupt INTO. The INTO interrupt is reset by a 3-word read of port A.
b. Send status
When a log target error occurs, a log status generated from the MSR-firm is transmitted.
c. DMA control
This is done with the DMA controller inside the CPU. The DMA channel to use is 0. For DMA end, two types of interrupt and look in are used properly. Interrupts are controlled by the INT bit in the DMA control register in the CPU.
Since the DMA transfer rate of INF is 4 Mbyte / sec, a 4-byte DMA read (tail pointer, look-in, etc.) is completed in 1 μs if the CPU clock is 8 MHz. Therefore, the DMA end interrupt is not used and is performed in a “look in” manner.
9.4 ICLP / OGLP control
The control for ICLP / OGLP, specifically, the state control information given from HLP07A to ICLP / OGLP is shown below.
・ Own ACT / SBY state (active / standby state)
・ SelfNo. (0-3) (shelf number)
・ Reset at initial setting
-Fault reset to various checkers
・ Settings for various MSD tables
・ Reset for various MSD tables
・ Hardware INHBIT status signal (mask hardware operation with inhibit status signal)
In addition to this, the HLP07A collects MSCAN information from each ICLP / OGLP package PKG and performs state monitoring.
10. Soft interface
10.1 Initial settings
The software performs the following two as the initial setting of GWMESH.
(1) Initial setting of MH-COM section
(2) Initial setting of LP section
The software first performs the above (1) via LAP, and then performs the above (2) via INF.
10.1.1 Initial setting of MH-COM part
The device control of the E-MSD / E-MSCN related to the MH-COM unit is performed by intra-station communication using simple LAP (EZLAP). As the VPI / VCI value in the intra-station communication, a fixed value shown in FIG. 690 is used.
Between the BSGC-MHCOM units, one EZLAP link is established for each of the 0-system and the 1-system, and both the 0-system and 1-system intra-station communication cells are input inside each link.
In the MH-COM unit, the IDMX unit captures a cell having switching tag information addressed to itself. Since the 0-system and 1-system intra-station communication cells have different VCI values, the cell to be processed in the own system is identified by the VCI value, and the other systems are discarded.
On the other hand, on the BSGC side, the VCI values of the 0-system and 1-system intra-station communication cells are the same, but the cell taken in by the own system has a COM-bit of “1” and the other system has a COM-bit of “1”. If it is 0 ″, identification is performed (see the explanation regarding FIG. 410), a cell to the own system is taken in, and a cell to another system is discarded.
10.1.2 Initial setting of LP section
The initial setting of the LP section is performed via INF.
10.2 INS processing
In GWMESH, the MH-COM unit and the LP unit can be configured independently. For this reason, the INS processing (in-service processing) also differs between the MH-COM unit and the LP unit.
10.2.1 INS conversion processing of MH-COM part
The control of the MH-COM unit is performed using EZLAP. The main process at the time of INS conversion of the MH-COM unit is a copy of VCC.
10.2.2 Converting LP section to INS
Only the initial setting is performed via the INF for the LP section.
10.3 System switching
There are the following two types of system switching of GWMESH.
▲ 1 ▼ System switching of MH-COM unit with switch
(2) System switching of LP unit independent of MH-COM unit
10.3.1 System switching of MH-COM section
The MH-COM unit is connected to a switch, and a system switching signal is received via ASSWSH. Therefore, the system switching procedure of the MH-COM unit is the same as the system switching procedure of ASSWSH.
10.3.2 System switching of LP section
Change INFA ACT.
10.4 Fault monitoring
10.4.1 Fault monitoring of MH-COM unit
All faults in the MH-COM part are reported to the BCPR in the form of MSCN using EZLAP. In MSCN, there are own-system monitoring information and other-system monitoring information, and the processes are different from each other. FIG. 691 shows the operation at the time of failure of the MH-COM unit.
10.4.2 Fault monitoring related to INF communication
Since the failure monitoring related to INF communication conforms to the processing of BSGC, detailed description thereof is omitted here.
10.5 Testing and diagnosis
As a test for GWMESH, there are the following four types of functions having exactly the same functions as SBMESH.
(1) Test using TCG
(2) PVC test between ICI / ISSI-GWMESH
(3) PVC test between SBMESH or GWMESH and GWMESH
(4) Inter-station loopback test
Basically, (1) above is a test that is performed regularly, and (2), (3), and (4) are tests that are performed on demand according to requests / complaints (claims) from subscribers. It is.
10.5.1 Test using TCG
Like SIFSH, BSGCSH, SBMSH, etc. that are connected to other ASSW highways, GWMESH has a function to automatically MUX the test cell that has entered from ASSW again at the 155M highway immediately after DMUX and return it to ASSW. doing. The test cell generated and output by TCG has the information shown in FIG. 692 as its header. The right end of the figure is “0 (O) bit”, and the value of this bit is “1”, indicating that this is a test cell of this test.
An example of a loopback test using a TCG cell in GWMISH will be described with reference to functional image diagrams shown in FIGS. 693 and 694.
The IDMX (ODMX) of GWMESH performs the following processes (1) and (2).
(1) Capture data when TAGC information matches
(2) TAGC information coincides and data is fetched under the condition of “0 bit” = 1
The cells taken in under the condition (1) are sent to ICLP (OGLP), the cells with “0 bit” = 1 are discarded, and normal routing processing is performed for the other cells. On the other hand, the cells taken in under the condition (2) are folded in the GWMESH according to the value of “0 bit”. Then, after passing through VCC that GWMISH has, it is MUXed and sent back to ASSW. When the VCC corresponding to the test cell is not set on the MUX side, this loopback process is not performed. In FIG. 693, the functional image of only one system is shown, but the same image is also obtained in the duplexed GWMESH. In this test, the normality of the switching at the ASSW intersection is confirmed, and the normality of the DMUX and MUX parts of GWMESH and SIFSH is confirmed.
The test operation shown in FIG. 693 will be described. First, test cells generated and output by TCGSH are VCI as routing information.₁And “0 bit” = 1. Above VCI₁Specifies the path between TCGSH and IDMX of GWMESH. The test cell is fetched under the above conditions (1) and (2). Since the test cell fetched under the condition (2) is “0 bit” = 1, it is folded back to OMUX.
VCC is provided on the input side of the OMUX, and the routing information of the test cell is VCI.₁→ VCI₂Are converted and output to the ASSW. VCI₂Specifies the path between GWUX OMUX and SIFSH DMX. In SIFSH, the test cell is folded back to MUX according to “0 bit” = 1, as in GWMESH. For the test cell, the VCI provided on the input side of the MUX of the SIFSH is VCI.₂→ VCI₃Are converted and output to the ASSW again. VCI₃Specifies the path between the SIFSH MUX and the GWMESH IDMX.
In GWMESH, as described above, the test cell is folded back to OMUX.₃→ VCI₄Are converted and output to the ASSW. VCI₄Specifies the path between WMUX OMUX and TCGSH.
In this way, the TCGSH can confirm the normality of the IDMX and OMUX (also the DMX and MUX of the SIFSH) of the GWMESH by receiving the test cell output by the TCGSH itself.
The operation of the test shown in FIG. 694 is basically the same as the operation described in FIG. 693, but in this test, “LOOPS” shown in the figure is used instead of SIFSH, and IMUX and ODMX of GWMESH are normal. The sex is confirmed. The “LOOPS” corresponds to the LLP shown in FIG.
10.5.2 PVC testing between ICI / ISSI and GWMESH
Since trunks such as ICI / ISSI may basically be used in other MHs, the test is not performed with the line in the OUS (Out-of-Service) state, and INS (In-Service) ) Test in the state. FIG. 695 shows a functional image of GWMESH at the time of a PVC test between ICI / ISSI and GWMESH.
In this test, a test cell having firmware VCI = xxFF (h) (x is an arbitrary number) is sent to the OGLP unit according to a test instruction from the software. Inside the OGLP, if the VCI value of the input cell is VCI = xxxx xxx 1xxx xxx (b), the cell is determined to be a test cell, and routing similar to that of a normal user cell is performed for the test cell. Processing is performed and the test cell is sent out to the requested trunk. However, the following (1) and (2) are not performed for the test cell.
(1) Predetermined calculation related to BA size or LENGTH (processing to subtract a predetermined value based on the cell segment type)
(2) Protocol check of L2
A test cell that is output from GWMESH, passes through ASSW (down), and reaches SIFSH is returned by a predetermined trunk of SIFSH and output toward the ICLP portion of GWMESH corresponding to the trunk. Here, the predetermined trunk of the SIFSH has a function of returning a cell having VPI / VCI indicating that the cell is a PVC test cell.
Of the cells entering the ICLP, those having the service type of “48” or “60” do not copy the BE tag. Also, when DA indicates the own SS station number and the service type is “48” or “60”, the predetermined calculation regarding the BA size and length is not performed. Then, the VCI value of the cell is converted to VCI = xxFF (h), and the reception of the test cell is notified to the firmware by the MSCN.
Only the cell of VCI = xxFF (h) is filtered and taken into the firmware receiving unit. The firmware notifies the storage location of the received test cell data and asks the software to check the test result. On the other hand, the test cell that has flowed through the highway as it is is not stored in the VCC because its VCI value is different from that of a normal cell.
In the PVC test, the VPI / VCI used is the same as the actual service cell. Thus, during this test, cells with VPI / VCI other than test VPI / VCI can be used for service, but cells with test VPI / VCI cannot be used for service. That is, the desired service cannot be received through the path specified by the test VPI / VCI. In GWMESH, VPI = 03F (h), VCI = "0300" (h) to "0307" (h) (ISSI) and VCI = "0310" (h) to "0317" (h) (ICI) Is the VPI / VCI value used for the service.
10.5.3 PVC test between SBMESH / GEMESH and GWMESH
This function is the same as the PVC test function between MISH and MH that SBMES has. There are the following four combinations of SBMISH and GWMESH.
(A) SMLP-RMLP
(B) SMLP-OGLP
(C) ICLP-RMLP
(D) ICLP-OGLP
FIG. 696 shows an image of a PVC test between SBMESH / GEMESH and GWMESH.
In this test, the firmware sends the VCI value of the test cell to the ICLP unit with VCI = xxFF (h) according to the test instruction from the software. Inside the ICLP, if the VCI value of the input cell is VCI = xxxx xxxx 1xxx xxxxxxx, the cell is determined to be the test cell of this test, and the normal user cell is made the same for the test cell. Then, the routing is performed by the DA, and the test cell is sent out to the SBMH and GWMH having the request (claim). However, BE tag copying and layer 2 and 3 protocol checking are not performed for the test cell.
The test cell returned by the LLP in the SIFSH shown in FIG. 696 is transferred to the SBMH and GWMH in which the PVC is set, and is applicable based on the DA (destination address) described in the test cell. Incoming to RMLP or OGLP. Among cells input to RMLP or OGLP, cells having a test DA value instructed in advance by the firmware are VCI =_xxConverted to FF (h).
To the firmware receiver, VCI =_xxOnly cells of FF (h) are filtered and captured. The firmware notifies the storage location of the received test cell data and asks the software to check the test result. On the other hand, the test cell that has flowed through the highway as it is is discarded because the VCI value is different from that of the normal cell and the value is not stored in the VCC.
The following two types can be used for the DA value used during the test.
(1) Use assigned DA value
(2) Use a specific DA value specially determined for testing
In the case of (1) above, since the same VPI / VCI as the actual service cell is used, the VPI / VCI cannot distinguish between the test cell and the normal cell. Therefore, during testing, cells with the same VPI / VCI cannot be used for service.
In the case of (2) above, a dedicated internal VCI value is defined for the specific DA cell. For this reason, this test cell can be distinguished from the normal service cell, and the service cell is not affected even during this test.
In GWMESH, VPI = 003F (h) and VCI = “0340” (h) to “035F” (h) are VPI / VCI values used for services.
10.5.4 Inter-office test
A functional image of GWMESH in the inter-station test is shown in FIG.
In this test, the firmware sends out a test cell having VCI = xxFF (h) to the OGLP unit according to a test instruction from the software. When the value of VCI of the input cell is VCI = xxxx xxx 1xxx xxxxxxx, the OGLP unit determines that the cell is a test cell of this test, and the test cell is the same as a normal user cell. Is routed to the inter-station interface (ISSI, ICI). However, a predetermined calculation regarding the BA size and length, and a layer 2 protocol check are not performed.
The test cell input to the partner station via the transmission path between the stations is transferred to the ICLP unit of the GWME where the PVC is set. Among the cells input to the ICLP, those having the service type “48” or “60” do not copy the BE tag. When DA indicates the own SS station number and the service type is “48” or “60”, the predetermined calculation based on the BA size and length is not performed, and the VCI of the cell is set to xxFF (h) After conversion, MSCN notifies the reception of the test cell to the firmware.
The firmware recognizes the reception of the test cell by the MSCN, and only the cell of VCI = xxFF (h) is filtered and taken in. The firmware notifies the storage location of the received test cell data to the software, replaces the DA / SA by software processing, and returns the test cell to its source. Then, the result is notified to the software via the firmware. In this way, a loopback test is performed across stations. Since this test is a PVC test, the VPI / VCI used is the same as the actual service cell. Since the test cell and the normal cell are identified by the service type, this test can be performed during the service.
In GWMESH, VPI = 03F (h), VCI = "0300" (h) to "0307" (h) (ISSI), VCI = "0310" (h) to "0317" (h) (ICI) VPI / VCI value used for the service. In OGLP, ES, Hop count ID, and carrier ID, which are the same as other user cells, are rotated inside the hardware, so the setting of these values from the firmware is rotated in hardware and becomes the correct value. Rotate in reverse.
10.5.5 Functions for testing each part
The functions of each part required for the tests described in this chapter are summarized below.
▲ 1 ▼ ICLP side
・ When the service type is "48" or "60"
(1) Do not copy BEtag
・ When DA is your SS version and service type is “48” or “60”
(1) Convert VCI to xxFF (h)
(2) Notification to MSCN
(3) Do not perform predetermined processing for BAsize and Length
・ When VCI value is “xxxx xxx 1xxx xxx”
(1) Protocol check is mask (layers 2 and 3)
(2) Routing with DA (same as user cell)
(3) Do not copy BEtag
▲ 2 ▼ OGLP side
-At the time of test DA in which DA is notified from the firmware
(1) Convert VCI to xxFF (h)
・ When VCI value is “xxxx xxx 1xxx xxx”
(1) Protocol check is mask (layer 2)
(2) Do not perform predetermined calculations for BAsize and Length
▲ 3 ▼ Firm side
-ES, Hop count ID, and carrier ID are reversely rotated in advance in consideration of rotation inside the hardware.
10.5.6 Self-diagnosis
Self-diagnosis includes self-diagnosis of the MH-COM unit and self-diagnosis of the LP unit.
The self-diagnosis of the MH-COM unit confirms the normality of the fault monitoring system. That is, it is confirmed that the failure flag on the MSCN is not set in the normal state, and the failure flag on the MSCN corresponding to the processing is set by performing predetermined processing on the pseudo failure point of the MSD. To do.
The self-diagnosis of the LP unit performs normality confirmation of the fault monitoring system and a data transmission test in the LP unit using a test cell.
The normality test of the fault monitoring system confirms that the fault flag on the MSCN is not raised in the normal state, and performs a predetermined process on the pseudo fault point of the MSD. Make sure the flag is on.
In the data transmission test in the LP unit, the test cell is output from the test cell multiplexing unit of each of the ICLP unit and the OGLP unit, and the cell and NDC data (network data collection data) after the completion of the incoming processing and outgoing processing Check billing data.
[0011]
<Part 7>
Part 7 describes the details of BSGC (Broadband Signaling Group Controller).
1. Outline
BSGC (Broadband Signaling Group Controller Shelf) terminates layer 2 protocol in communication of control information with each subscriber terminal and each intra-station device under the control of BCPR (broadband call processor, see FIG. 698) which is an exchange processor Device. One BSGC can terminate 256 to 1024 LAPD communication ports.
BSGCSH can accommodate 6 BSGCs per system. For this reason, 2048-8192 LAPD communication ports can be accommodated per BSGCSH.
1.1 Location of BSGCSH and BSGC in the exchange system
FIG. 698 shows the positions (hatched portions) of BSGCSH and BSGC in the exchange system targeted by this embodiment.
FIG. 699 shows a termination point of intra-office LAPD communication.
FIG. 700 shows a termination point for subscriber LAPD communication.
1.2 Functional sharing of BSGC
The BSGC shares four major functions shown below.
(1) Communicate with BCPR via INF.
(2) Terminate layer 2 of each communication control under the control of BCPR.
(3) Perform initial setting and monitoring of ports related to intra-station communication links.
(4) Establish an interface with the ATM switch by the function of the CARP LSI and the VCC function installed in the BSGC.
1.2.1 INF functions
Communication between BCPR and BSGC (see FIG. 698), which are exchange processors, is interfaced by a device called INF (Interface). As shown in FIG. 698, the PIF is composed of INFT (Interface type T) and INFA (Interface type A).
INFT is an interface device connected to a system bus (TOX-BUS, see FIG. 698), and realizes an interface with devices under BCPR. This interface is an ECL (Emitter-Coupled Logic) emitter balanced logic (32 MHz, 1-bit data serial). INFT has four interface terminals, and is connected to a maximum of four subordinate devices by four TD cables. Note that signals for four routes are multiplexed on one TD cable.
INFA is located under INFT and controls the interface between the BCPR and the speech path device (BSGC) in order to expand the speech path device interface function. This interface is 11 balanced transmission system (4 MHz, 8-bit data serial). A 32 Mbps interface in which signals for four routes are multiplexed by INFT is separated into a 4 Mbps interface for each route.
Four INFAs can be connected per INFT, and four BSGCs can be connected per INFA.
1.2.2 Functions of LAPD
BSGC terminates layer 2 protocol in communication of control information with each subscriber terminal and each intra-station device under the control of BCPR
Here, the subscriber terminal means a B-ISDN terminal on the UNI (User Network Interface) or an FR (Frame Relay) terminal at the time of SVC. The intra-station control devices include SIFSH (see Part 3), RMXSH (Remote Multiplex Shelf, see FIG. 34, etc.), MESH (Message handler Shelf; SBMSHH and GWMHSH, see Part 5 and 6), SINF Inb DS3 (DS3-SMDS interface, see Part 2), FR (Frame Relay interface), and the like.
1.2.3 Intra-station control communication link
BSGC terminates layer 2 in the communication of control data between BCPR and all intra-station devices. As a communication protocol, simple LAPD using a UI frame is used. In order to prevent signal loss, the BCPR and each intra-station apparatus monitor layer 3 message loss.
The simple LAPD protocol is employed for the purpose of reducing the load on the LAPD communication of each intra-station device.
There are two types of intra-station control communication: single device communication and double device communication.
In the communication for a single device, a signal system is adopted in which an active signal is passed through an ASSW (ATM switch) of both active and standby systems. The devices to be communicated are intra-station devices such as SINF, DS3, DS1FR (DS1 Frame Relay interface). This communication method is the same as the signaling method with the subscriber terminal.
On the other hand, in the duplexer communication, a signal system is adopted in which a signal of each system is passed through an ASSW (ATM switch) of each system of the active system and the standby system. This communication is performed using two ports for both the active system and standby system of each duplexer and the active system of BSGC. This is to improve the reliability by duplicating the communication link in order to prevent the failure of both systems due to the failure of the confounding unit of the duplexer. The devices subject to this communication are SIFCOM in SIFSH-A (see Part 3), MASH (Message handler Shelf; see SBMSHSH and GWMHSH, see Parts 5 and 6), RMXSH (Remote Multiplex Shelf, etc.) It is a device.
1.2.4 Interface with ATM switch
As described in Part 2, 10.3, BSGC uses the VPI / VCI value assigned by the switch software to set up an intra-office communication link with the DS3-SMDS interface.
Tag information necessary for routing the intra-station communication cell from SIFSH to BSGC is added by VCC (virtual channel converter) in SIFCOM (see FIG. 8). On the contrary, tag information necessary for routing of the intra-station communication cell from BSGC to SIFSH is added by VCC in the common part (BSGC-COM) of BSGC.
However, when BSGC communicates with MESH or LLP (see FIG. 699), BSGC performs bi-directional VCC conversion.
VCC is mounted on the duplex units of SIFSH, BSGCSH, and MESH, respectively.
1.2.5 Meta-signaling communication
The BSGC provides a port for meta-signaling communication that is signaling communication with a UNI (User Network Interface) terminal (subscriber terminal). However, VPI / VCI allocation and communication in the meta-signaling communication procedure between the BSGC and the UNI terminal are BCPR functions, and the BSGC does not perform message analysis of the meta-signaling signal.
1.3 Number of BSGC ports and allocation conditions
The BSGC port types and the number of ports per BCPR are shown below.
1.3.1 Maximum number of ports
(1) LAPD port for intra-station control communication
The intra-station control communication port includes a duplex device communication port and a duplex device communication port.
(A) Communication port for duplexer
SIFSH 2 (daisy chain) × 14 (highway) × 2 (ACT / SBY) = 56
(Including SIFSH for loop)
MESH 4 (daisy chain) × 2 (highway) × 2 (ACT / SBY) = 16
RMXSH 16 (RMXSH) × 2 (ACT / SBY) × 2 (redundancy) = 64
(B) Communication port for single device
SINF 8 (SINF) × 2 (SIFSH) × 14 (highway) = 224
DS3 8 (daisy chain) × 2 (SIFSH) × 14 (highway) = 224
FR 4 (DSI) × 8 (DTC) × 4 (MUX) × 2 (SIFSH) × 14 (highway) = 3584
FR accommodated by RMXSH
4 (DSI) × 8 (DTC) × 4 (MUX) × 2 (SIFSH) × 16 (RMXSH) = 4096
(2) LAPD port for subscriber control communication
(A) UNI B-ISDN terminal 20 (TE) × 8 (SINF) × 2 (SIFSH) × 14 (highway) = 4480
(B) FR in SVC (1) FR (3584) in (b), same as FR (4096) accommodated by RMXSH
(C) Meta-signaling (1) Same as SINF (224) in (b)
1.3.2 Number of required ports
(1) Common part
SIFCOM 2 ports for intra-office control communication (ACT / SBY)
MESH common part 2 ports (ACT / SBY) for intra-station control communication
RMXSH common part 4 ports for intra-office control communication (on both sides of ACT / SBY and SIFSH)

1.3.3 Transfer rate between BSGC and other devices
(1) The transfer rate between BSGC and BCPR (INFA) is 4 Mbyte / sec. The execution speed is about 2 Mbyte / sec.
(2) The clock rate of the ATM switch control LSI is 2 Mbyte / sec.
(3) The bandwidth for the ATM switch is 1 Mbyte / sec.
(4) Communication between the BSGC and the ATM switch is executed by establishing a communication procedure between the BCPR (BSGC) and each intra-station device so that the signal does not stagnate in the BSGC. In order to prevent the signal from staying in the BSGC, the number of ports that the BSGC can accommodate is as follows (in the case of peak rate assignment).
(A) A port of 16 Kbps can accommodate 1024 ports.
(B) A port of 64 Kbps can accommodate 256 ports.
(C) 128 ports can accommodate 128 ports.
(D) A port of 256 Kbps can accommodate 64 ports.
Note that the communication speed of the intra-station control communication link is all 64 Kbps. However, considering the concentration ratio of RMXSH, a bandwidth shortage can be considered, so that the communication speed can be changed by a command from BCPR.
1.3.4 BSGC processing capacity and port allocation conditions
The processing capacity of BSGC is about 200 messages per second.
The port accommodated by the BSGC needs to be allocated in consideration of the processing capability of the BSGC and the transfer rate shown in 1.3.3. The bandwidth for subscriber signaling in meta-signaling is also allocated in the same manner.
2. BSGCSH function overview
2.1 Origin
FIG. 701 shows an overview of BSGCSH functions.
2.2 Host interface (INF interface)
As described in 1.2.1, BSGC communicates with BCPR via INF.
2.2.1 Hardware configuration for INF (peripheral device interface) control
FIG. 702 shows a hardware connection configuration between BCPR-INF-BSGC.
2.2.2 INF interface control procedure
Peripheral device (INF) interface control by BCPR is based on order and DMA transfer.
The order function is mainly realized as a function of the SBIF LSI in the BSGC. Among the orders, those related to BSGC include the following.
(1) Individual system designation for designating BSGC active / standby system
(2) BSGC reset
(3) Instruction to BSGC
(A) Command activation: Notification request for command group created by BCPR
(B) Retry instruction: Retransmission request when a DMA access error occurs
(C) MSCN read: MSCN read request
(D) Test loopback: Request to write test loopback data
(E) Reading test loopback data: Reading test loopback data
FIG. 703 shows a control sequence between BSGC and BCPR.
The DMA transfer is activated by a command activation order (step 2). After that, the command group (step 1) stored in the address of the memory in the BCPR notified by the command from the BCPR is transferred to the memory in the BSGC under the leadership of the BSGC by the SBIF LSI in the BSGC and the 80186 DMA function. The DMA transfer is performed (step 3), and each command is processed (step 4). Here, the transferred command group includes a plurality of commands, and the commands indicate various requests from the BCPR to the BSGC. The command group is notified from the BCPR to the BSGC at a cycle of 8 msec. When the command group transfer is completed, the command group reception notification is DMA-transferred from the BSGC to the BCPR (step 5).
On the other hand, the BSGC generates a status when an event to be notified to the BCPR occurs (step 6), and collects a plurality of statuses at a period of 8 msec and notifies the BCPR as a status group (step 7). The BCPR executes reception processing for the notified status (step 8). This notification is also a DMA transfer from the memory in the BSGC to the address of the memory in the BCPR designated by a command in advance.
2.3 Switch interface (CARP and VCC interface)
The intra-switch layer 1 control is executed by the CARP LSI mounted on the BSGC. This LSI has a function of disassembling and assembling type 3, 4, or 5 AAL (ATM Adaptation Layer) protocol type frames.
As shown in FIG. 704 and the like, the route in the switch is connected to the VCC mounted in the BSGC-COM (BSGC common section) in the BSGC, the VCC mounted in the SIFCOM in the SIFSH, and the common section in the MASH. It is determined by the installed VCC. The contents of these VCCs are set by the switch software executed by the BCPR.
2.3.1 Redundant device control hardware configuration in switch
FIG. 704 shows the configuration of the intra-switch duplexer control hardware.
2.3.2 In-switch signal control
BCPR notifies BSGC of the attributes of each port and VPI / VCI in advance. BSGC initializes each port based on the specified information.
CARP sets the ATM cell header based on the specified VPI / VCI.
The exchange software executed by the BCPR is installed in the VCC installed in the BSGC-COM in the BSGC, the VCC installed in the SIFCOM in the SIFSH, and the common part in the MASH to determine the route in the switch. Set the contents of VCC to be executed.
The functions of these VCCs are shown below.
(1) VCC is set by BSGC, SIFSH, and MESH based on instructions from BCPR.
(2) VCC is arranged in duplex BSGC, SIFSH, and MESH, and copying of the VCC table between the two systems is executed by each device.
(3) VCC control by the BSGC is performed only by the BSGC with the smallest number.
As the intra-switch control method, a method is adopted in which the same signal is sent to the active and standby ATM switches, thereby reducing cell loss due to ATM switch system switching.
The signal system is modeled below.
2.3.2.1 Signal control model for signaling (including single unit)
In this model, control signals relating to the duplexer and the subscriber are transferred in both the active and standby ATM switches.
FIG. 705 shows a signaling control model for signaling in the direction from the terminal to the switch. In this figure, it is assumed that the # 0 system is an active system.
For example, the signal from the terminal is distributed from the single ADS1 apparatus to both the active system and the standby system of the double DTC. Signals from the terminals distributed to the active and standby DTCs are distributed to the duplexed ADSINF active and standby systems, respectively. Next, both the active system and the standby system of the duplexed SIFCOM take in the signals from the terminals distributed to the active (# 0 system) ADSINF. Signals from the terminals captured by the active and standby SIFCOMs are distributed to the active and standby systems of the duplexed ASSW, respectively. In BSGCSH, the signal from the standby ASSW is discarded by BSGC-COM. The signal cell to be discarded is identified by a tag attached to it. This discarding process will be described in 2.3.4.
Next, FIG. 706 shows a signaling control model for signaling in the direction from the switch to the terminal. Also in this figure, it is assumed that the # 0 system is an active system.
For example, a signal from the BSGC is distributed to both the active system and the standby system of the duplexed ASSW via the BSGC-COM. The signals from the BSGC distributed to the active and standby ASSWs are distributed to the duplexed SIFCOM active and standby systems, respectively. Next, both the active system and the standby system of the duplex ADSINF capture the signal from the BSGC distributed to the active (# 0 system) ASSW. The signals from BSGC taken in by the active and standby ADSINFs are distributed to the active and standby systems of the duplexed DTC, respectively.
2.3.2.2 Signal control model for duplexer (for common part)
In this model, signals relating to each system of the duplexed device are transferred through the ATM switches of the active system and the standby system.
This communication is performed using two ports for both the active system and standby system of each duplexer and the active system of BSGC. Since BSGC and BSGC-COM, each of which is composed of two systems, can be entangled, when the standby system switch port is accommodated in the standby system BSGC, the standby system BSGC enters the OUS (OUt of Service) state. Therefore, the standby route in the ATM switch will be closed. In order to avoid such a state, two ports of the active system BSGC are connected to the active system and the standby system of the duplexed device.
For example, as shown in FIG. 707, the signal transferred from the active SIFSH (SIF) to the BSGC is sent to the active ASSW, and the signal transferred from the standby SIFSH (SIF) to the BSGC is the standby system. To ASSW.
Since the signal input to the BSGC from the active device and the signal input to the BSGC from the standby device are different in the ports on the BSGC to which the signals are input, the tags assigned to those signal cells are different. Yes. However, the tags specified for the active BSGC and the standby BSGC are the same.
BSGC-COM identifies a cell addressed to two communication ports by a tag attached to each signal cell input to BSGC-COM, and if it is a signal cell addressed to the port, transmits it to BSGC without discarding it. To do. Details of this processing are described in 4. Will be described in the next section.
SIFSH transmits a signal to the ASSW of both the active system and the standby system. At this time, a tag for allowing BSGC-COM to discard the signal cell transmitted to the standby system is assigned.
As shown in FIG. 708, when sending a signal to, for example, SIFSH in which BSGC is duplicated, BSGC sends a signal from each of the two ports to the active and standby ASSWs. A fixed VCI is assigned to each signal cell transmitted to both systems. Each system's SIFSH receives only the signal from the ASSW with which the system matches.
2.3.3 VPI / VCI for intra-station control communication
When a signal is transferred from the SIFSH to the BSGC, as shown in FIG. 709 (a), the VCC in the SIFCOM (see 6.3 of Part 3) inputs the VPI / VCI assigned to the subscriber to the input VPI. As / VCI, an output VPI / VCI / TAG specifying BSGC is determined. The VCC in the SIFCOM is arranged for each SINF (individual part) in the SIFSH in which the SIFCOM is included.
On the other hand, when a signal is transferred from the BSGC to the SIFSH, as shown in FIG. 709 (b), the VCC in the BSGC-COM uses the BSGC card / port number connected thereto as the input VPI / VCI as the transfer destination. The output VPI / VCI / TAG specifying each device / terminal is determined. This VPI / VCI includes the VPI / VCI for the subscriber terminal determined by meta-signaling. The BSGC card is associated with VPI, and the BSGC port is associated with VCI. Therefore, the software interface between BCPR and BSGC is established using the above-mentioned VCI.
When communication is performed between BSGC and RMXSH, each device in RMXSH is assigned the same VPI / VCI as the terminal under SINF, but these are fixed according to the device number. Value is assigned.
FIG. 710 shows a list of VPI / VCI assignments.
2.3.4 Cell discarding means in BSGC-COM
FIG. 711 shows a cell discard function in BSGC-COM.
The DMUX-LSI in the BSGC-COM takes in only signal cells whose SIG / UL / TAGC pattern, which is a tag attached to the head of the input signal cell, matches a preset pattern. Further, as described in 2.3.2.1, the DMUX-LSI in the BSGC-COM is configured so that the signal from the single unit input from the standby ASSW also has a preset standby condition. Discard by judging.
2.4 BSGC device control
Each device in the BSGC is all duplicated and is normally operated in a master / slave state.
The active system designation of BSGC depends on the individual system designation in the peripheral device interface control by BCPR. In addition, the active system designation of BSGC-COM is dependent on the active system designation of ASSW connected to the BSGC-COM (see FIG. 704).
2.4.1 Equipment status of BSGC
The contents of the memory in the master system BSGC are copied to the memory in the slave system BSGC in response to an instruction from the BCPR. The contents of the VCC table mounted on the master system BSGC-COM are also copied to the VCC table in the slave system BSGC-COM. After the memory copy operation, all orders from the BCPR are written to the memories in both systems.
As shown in FIG. 712, the BSGC can take three states of OUS / INS (master / slave) / standby under the control of BCPR.
(1) OU (OUt of Service) state
A state in which the reset processing in the BSGC is completed and waiting for INS / SBY activation from the BCPR. The diagnosis of the BSGC / ATM switch can be performed only in this state.
(2) INS (IN Service) state
The initial setting in both the active BSGC and the standby BSGC is completed, and the system is operational. Since the active BSGC has completed the initial port setting, it can communicate with the intra-station apparatus / subscriber terminal.
(3) Standby (SBY) state
INS This is the state of BSGC during the installation process.
Next, operation states in the active and standby BSGCs are listed.
(1) Master / slave status
When both systems are in the INS state, the memory copy from the master system to the slave system is completed and the duplex synchronous operation is performed. The master system BSGC performs failure monitoring of the slave system BSGC.
(2) Master standby state
A state in which the standby system BSGC is incorporated into the INS.
(3) Master OUS status
SUS state of standby BSGC. The master system BSGC does not monitor the failure of the OUS system BSGC.
All of the above state management is performed by BCPR.
2.4.2 BSGC failure handling
The failure of each system of the BSGC processor unit and the BSGC-COM (switch unit) is monitored by BCPR. Hardware that performs this monitoring is arranged in the BSGC, and the detected fault is notified to the BCPR with an interrupt to the INF. When an interrupt to the INF occurs, the BCPR reads the MSCN according to the INF order, analyzes the failure content, and executes the failure process.
When the BSGC is switched due to a failure between the BSGC and the BSGC-COM, this is performed by the Ph-A switching (resuming the interruption point) of the BSGC.
The fault of the active / standby system confounding unit is detected by the master BSGC firmware periodically monitoring the slave BSGC only when the BSGC is in the master / slave synchronous operation. Further, the slave BSGC monitors the power loss of the master BSGC.
Regarding the BSGC-COM failure, monitoring of the failure is stopped after the failure is detected, and the failure monitoring is restarted when ASSW INS conversion (VCC copy start) is performed. After the BSGC failure is detected, the BSGC enters a state of waiting for reset.
Both the BSGC failure and the BSG-COM failure are set to the OUS state after the failure occurs, and the failure is recovered when the result of the automatic diagnosis at the next incorporation is OK.
2.5 Communication control
The LAPD control by the BSGC is realized as a function of firmware in the BSGC. The maximum number of simultaneous connections in LAPD control is equal to the number of CARP ports (for example, 256).
The LAPD control realized by the BSGC includes LAPD communication with a subscriber terminal and simple LAP communication (intra-station control communication) that is communication with an in-station device.
2.5.1 Q. Difference from 922
In layer 2 control of LAPD, CCITT (current ITU-T) recommendation Q.I. The revised LAPD based on 922 (LAPF) is applied.
FIG. 713 shows the frame format of the revised LAPD.
Q. The functions deleted from the 922 recommendation are as follows.
(1) F pattern
(2) CRC generation / error check
(3) “0” insertion / deletion
(4) DLCI multiplexing
(5) ECN, DE, D / C bit designation
(6) XID frame
(7) Dynamic window control
(8) I response received
(9) FRMR response
“0” (fixed) is set in the DLCI part and the ECN part. Also, layer 2 multiplexing (multi-LAP) is not performed. However, “0” is not checked on the receiving side.
2.5.2 In-station LAPD communication (In-station control communication)
In the intra-station LAPD communication control, only establishment of a link between the intra-station apparatus and the BSGC and periodic monitoring are executed. As a communication message, a UI frame is used so that a protocol having a confirmation procedure in Layer 3 is applied. In BSGC, message sequence checking is not performed.
Regarding the link for intra-station control communication, up to layer 2 of the link is autonomously established by the BSGC based on information from the BCPR.
This function is realized for the purpose of reducing the load caused by INF transfer when the operation of BCPR / BSGC is resumed. Therefore, this function is effective only when the operation of BCPR / BSGC is resumed, and a link establishment request from BCPR is required individually when link establishment fails or after link disconnection.
Both links corresponding to the two communication ports for the duplexer are established simultaneously.
FIG. 714 shows the procedure for establishing the intra-station control communication link. FIG. 715 shows a procedure for establishing an intra-station control communication link related to BRLC.
2.6 Diagnostic function
BSGC has a diagnostic function of BSGCSH itself and a function of providing a communication link for diagnosing the intra-station duplex device such as ASSW.
2.6.1 Items to be diagnosed
The diagnostic function of BSGCSH itself will be described below.
(1) INF interface i) CC access read / write
ii) DMA transfer read / write
(2) Functions in BSGC package i) Deleted no function items from current SGC diagnosis (MACH-1.2)
To add additional functions.
(Diagnose all locations accessible from the CPU = self-diagnosis)
(3) Between BSGC and SWINF i) Set a loop between BSGCSH and SWINF to test the transmitting / receiving cell
(4) VCC memory test i) Read / write test for VCC table memory in order from the youngest BSGC card
(5) BSGCSH i) LAP link establishment test between BSGCSH and other devices
(6) Cell in BSGC-COM using TCG BY Cell loop test → See 9.2
2.6.2 Communication link for intra-station duplexer diagnosis
The intra-station device diagnosis communication link is established by a procedure similar to the active BSGC online control procedure. In order to realize this function, 0: online or 1: diagnosis can be designated as a parameter of the online operation start command.
The BSGC activation sequence at the time of online diagnosis will be described in 5.2.
2.7 Structure of program module
FIG. 716 shows a program module configuration in the BSGC.
The INF control unit (INF-IOCS) 1 controls communication between BSGC and BCPR via INF (INFA, INFT).
The device control unit 2 performs device management including setting of VCC.
The patrol control unit 3 performs a health check between BCPR and BSGC.
The inter-system communication control unit 4 controls communication between systems in the active system or the standby system.
The memory copy control unit 5 performs copying of the CPU memory contents.
The memory read / write control unit 6 executes read / write processing on the memory based on the command.
The system switching control unit 7 controls switching between the active system and the standby system.
The watch dog control unit 8 performs confirmation control of normal operation of the BSGC.
The LAPD management unit 9 manages the LAP link including the establishment of the intra-office LAP.
The LAPD control unit 10 performs Q.D. Executes layer 2 control conforming to the 922 recommendation (see 2.5.1).
The CARP handler 11 performs VPI / VCI conversion.
The switch control unit 12 controls CARP.
3. INF interface
3.1 Hardware configuration
The INF control by the BSGC is mainly realized as a function of the SBIF LSI in the BSGC. FIG. 717 shows a hardware configuration related to INF.
3.2 DMA bit array
The relationship of bit arrangement during DMA access (write / read) is as shown below between BCPR, INF, and BSGC.
3.2.1 Bit arrangement of DAM transfer data
FIG. 718 shows a bit arrangement between MM (main storage device) and BSGC of data transferred by DMA.
3.3 INF control procedure
The present applicant has established a method for reducing the load of BSGC by minimizing DMA transfer via INFT and INFA in INF control between BCPR and BSGC.
3.3.1 Command queue and status queue
(1) The reception buffer is notified in advance in units of blocks.
In the BSGC, a reception buffer for a maximum of two blocks is always secured, and when one block is used, the block is replenished under the initiative of BCPR.
(2) The status queue is notified each time an event occurs.
The BSGC has its own unused pointer in the status queue. The pointer is updated by reading the value of the tail pointer for the status queue in the BCPR only when the entire status queue is used.
When there is no more space in the status queue, space availability monitoring (tail pointer reading) is performed at a period of 128 msec.
(3) The command end notification is substituted by the following processing in order to double the load due to the status notification.
i) When all processing including DMA transfer of I-frames within the command group is completed, a command response “7f” is made. When there is an abnormality in the entire command group, a command response “55” is made.
ii) At the same time, end information corresponding to each bit is provided for each command, and when a signal is discarded for some reason in the BSGC, an NG response is made as the end information. As a cause of the NG response, there is a shortage of the BSGC reception buffer.
When the end information is NG, since the entire command group is normal, a command response “7 F” is made.
iii) The BCPR executes command termination processing triggered by the response.
(4) The maximum length of the command group is 64 considering the processing capability of BSGC.
(5) The maximum length of status groups transmitted at a time is 8 in consideration of DMA transfer contention.
3.3.2 Conflict between command activation and status activation
In both the case where the command is activated and the case where the status is activated, the DMA transfer is activated under the initiative of BSGC. The procedure is shown below.
(1) Command start
A series of processing is executed until the DMA transfer of the command queue and the DAM transfer designated in the command queue are completed and “7F” is written. Command activation from BCPR is processed as an intra-BSGC interrupt.
(2) Status activation
A series of processing is executed up to the DMA transfer of the I frame, the DMA transfer of the status, and the DMA transfer for updating the head pointer. Status activation to BCPR is executed at a cycle of 8 msec. Events that occur within 8 msec are collectively transferred by DMA. However, the DAM transfer of the I frame is executed prior to another transfer every time an event occurs. When there are statuses to be notified to the status queue except when there is a command conflict, they are repeatedly transmitted.
For both the command and status, DMA transfer end processing is executed as intra-BSGC interrupt or look-in processing.
(3) Competition control
In the middle of the series of processes (1) and (2), no conflict or interruption occurs.
The contention control at the time of startup is executed according to the following criteria.
i) Intra-BSGC priority control is executed so that DMA transfer is activated without INF transfer being idle.
ii) The next command is waited by the BS GC logic until the BSGC internal processing of the command accepted by the BSGC is completed.
3.3.3 Congestion control
There are three types of congestion control executed by the BSGC: reception congestion control, transmission congestion control, and BSGC congestion control.
3.3.3.1 Congestion control for reception system
Congestion control of the reception buffer is executed for each link.
If the reception buffer is congested, the RNR is transmitted for each link.
The reception buffer is used by CARP LSI that controls the interface with the ATM switch by chaining all the ports. Therefore, in the BSGC, the congestion control of the reception buffer is performed among the switch control unit (CARP IOCS) 1, the LAPD control unit 2, and the INF control unit (INF IOCS) as shown in FIG. 716).
If CARP IOCS 1 cannot hunt the receive buffer due to the receive buffer busy and cannot connect the receive buffer to CARP, CARP will only be underlined. However, since processing of only L2 information is necessary even during congestion, the minimum number of buffers required for CARP (maximum number of control channels) is indispensable in processing between CARP IOCS 1 and the LAPD control unit.
The reception buffer congestion in the BSGC occurs because data cannot be transmitted to the BCPR via the INF due to a BCPR transaction busy or the like. Congestion control caused by BSGC itself will be described in 3.3.3.3.
3.3.3.2 Transmission congestion control
For each link, congestion control of the transmission buffer is executed.
When congestion of the transmission buffer occurs, the BCPR is notified of which congestion is primary, secondary, or tertiary.
Primary, secondary, and tertiary congestion occur when the transmission buffer usage is 70%, 80%, and 100%, respectively. The primary congestion is notified only when congestion continues for a certain time in the BSGC.
<Control when primary congestion occurs>
When primary congestion occurs, BCPR does not accept new calls.
After the occurrence of primary congestion, control is performed so that the number of signal processing of BSGC is maintained and does not decrease.
<Control when secondary congestion occurs>
When secondary congestion occurs, only the minimum necessary signal such as intra-station LAPD is transmitted as BCPR. In a port using a UI frame, an ACK (response) waiting process for a transmitted UI frame is not performed, so that the time for which the UI frame stays in the BSGC is extremely short.
BSGC performs congestion control (buffer count) similar to the congestion control on the reception buffer for each port between the INF control unit 1 and the switch control unit 12 shown in FIG. Further, since the BSGC performs the DMA transfer of the transmission buffer after the INF control unit 1 (FIG. 716) obtains the port number in the command field, the transmission buffer can be managed for each port. Therefore, when the transmission buffer of the port subject to restriction is insufficient despite the restriction based on the above-described primary and secondary congestion control, new congestion control is performed without using the buffer of another port. Can do. This congestion control is tertiary congestion control.
<Control when tertiary congestion occurs>
(1) When the BSGC receives a buffered command for a line having no transmission buffer, the BSGC returns an NG response to the BCPR as INF command group end information.
(2) When the command group end information is an NG response, BCPR sends DL-EST-RQ (link reset request) to the corresponding line of BSGC. The BSGC continues to respond to the command end information NG in response to the I frame transmission request for the corresponding port after receiving the command end information NG and receiving the DL-EST-RQ (link reset request).
(3) All signals stagnant in the BSGC link due to link reset are discarded, and new information can be communicated.
(4) The BCPR performs a matching process between the BCPR and the terminal or the intra-station device in response to the link reset.
When tertiary congestion occurs, the retry process is not executed because it is unlikely that BSGC is operating normally for the reasons shown in (a) to (c) below.
(A) Tertiary congestion occurs after regulation by primary and secondary congestion control.
(B) Due to the intra-BSGC logic, if the I-frame has stayed in the BSGC for 200 hours or more, the corresponding link is autonomously reset. However,
This logic does not apply to UI frames.
(C) When the communication amount exceeds the processing capability of BSGC, primary congestion control is executed by BSGC congestion control described in 3.3.3.3. Since the command sequence for the BSGC is designed so that the traffic does not exceed the processing capability of the BSGC, it cannot be said that the BSGC is in a normal state when tertiary congestion occurs.
3.3.3.3 BSGC congestion control
BSGC monitors the usage rate of its internal CPU every 10 sec, and measures each average every minute and every 15 minutes. When the state where the average CPU usage rate is 90% continues for a predetermined threshold time or longer, BSGC notifies congestion to BCPR.
When the BCPR receives this notification, the BCPR determines that primary congestion has occurred in all the ports in the BSGC and regulates the setting of a new call.
FIG. 720 shows a model of the number of BSGC signal processes under the congestion control described above.
3.4 Initial setting of INF
In order to communicate with BSGC via INF (INFT, INFA), BCPR first notifies INFGC of INF control information according to the procedure shown below.
(1) INF At the initial setting of control information, only the initial setting command is transmitted from the BCPR.
(2) In the initial setting command, an address of an INF initial information setting table storing INF interface information such as status queue registration and reception buffer registration is set, and BSGC acquires INF interface information from the table. Note that the INF initial information setting table is prepared in a continuous physical memory space.
(3) FIG. 721 shows the format of the initial setting command and the INF initial information setting table.
3.5 INF priority control
In the signal processing between the exchange software executed by the BSGC and the BCPR, the following processing method is adopted in order to give priority to the failure processing from the SIFSH or the like. In this case, a plurality of transmission queues for messages transmitted from the BSGC to the switch software are provided, and the signal received by the BSGC is assigned to any queue based on the priority set for the signal. Sorted.
4). Switch interface
4.1 Tag assignment
4.1.1 Concept of tag assignment
For the concept of tag assignment, see Part 3-5. (See FIG. 121, FIG. 126, FIG. 129, etc.).
4.1.2 Tag assignment in communication from BSGC to ASSW direction
FIG. 722 shows a method of using tags SIG / UL / TAGC by SIFSH in communication from the BSGC to the SIFSH direction.
FIG. 723 shows a method of using tags SIG / UL / ADS1BLK / ADS1SEL by SIFSH in communication from the BSGC to the RMXSH direction.
FIG. 7231 shows a method of using tags SIG / UL / TAGC by SIFSH in communication from the BSGC to the SIFSH direction.
4.1.3 Tag assignment in communication from ASSW to BSGC direction
FIG. 725 shows a method of using tags SIG / UL / TAGC by BSGCSH in communication from the ASSW to the BSGC direction. The BSGCSH identifies the tag in a DMUX-LSI mounted on the BSGC-COM.
4.2 CARP control procedure
Layer 1 control at the ASSW (ATM switch) interface is performed by the CARP LSI. This LSI has a function of disassembling and assembling type 3, 4, or 5 AAL (ATM Adaptation Layer) protocol type frames.
CARP LSI consists of CARP1 and CARP2, and simultaneously disassembles and assembles cells for up to 1024 channels (up to 256 channels due to firmware limitations in BSGC itself) under the control of the CPU (80186 series). .
Protocol type 3, 4, or 5 can be set for each port, and each type can be mixed in the BSGC. This setting is performed by the exchange software.
4.2.1 Frame format
FIG. 726 shows the configuration of the SAR-PDU of protocol type 3 (the same applies to type 4) and the header part of the ATM cell in which it is stored. FIG. 727 shows a frame of protocol type 5 (CPAAL5-PDU). Please refer to 4.2 of Part 3 etc. Note that the contents of the ATM header shown in FIG. 726 are set in the VCC in the BSGC-COM. In this case, in the ATM header, the BSGC identification number is set as the VCI, the port number in the BSGC is set as the VPI, and 0 is set in all other fields.
The LAPD message is stored in the payload of the protocol type 3 SAR-PDU shown in FIG.
When the data length of LAPD data is 44 bytes (see FIG. 749), this message is stored in the payload of one SAR-PDU. In this case, SSM (Single Segment Message) is set as ST and 44 bytes are set as LI in the SAR-PDU.
When the LAPD data length is 256 bytes (see FIG. 750), this message is divided into segments each consisting of 44 bytes, and the segments are stored in the payloads of a plurality of SAR-PDUs. Therefore, the LAPD data is divided and stored in a plurality of ATM cells and transferred. In this case, BOM (Beginning Of Message) is set as ST and 44 bytes are set as LI in the SAR-PDU storing the first segment. Also, in the SAR-PDU in which the intermediate segment is stored, COM (Continuation of Message) is set as ST, and 44 bytes are set as LI. Further, in the SAR-PDU in which the last segment is stored, EOM (End Of Message) is set as ST, and 36 bytes (see FIG. 750) is set as LI.
The protocol type 5 frame shown in FIG. 727 is divided into 48-byte segments, and the segments are stored in the payloads of a plurality of ATM cells.
4.2.2 Functions of CARP LSI
The CARP LSI transmission functions include the following.
(1) Write transmission cell
(2) Generation of SAR-PDU header (number control)
The CARP LSI reception functions include the following.
(1) Header check
(2) Long frame / short frame check
BSGC does not perform HEC check.
4.2.3 Statistical function
The number of passing cells and the number of discarded cells are counted by the MUX / DMUX LSI, and the number of CRC errors is counted by the CARP LSI.
4.3 VCC setting procedure and VCC copy procedure
The BSGC writes data to the VCCs of both systems after receiving the VCC copy start request or the VCC setting request (both system designation) from the BCPR.
Also, when the ATM switch is turned to OUS, etc., when a one-system VCC setting request is received from the BCPR, data is written to the one-system VCC.
The VCC writing route (mate system / home system) is designated as a COM INS notification by the BCPR.
FIG. 728 shows a VCC setting procedure. FIG. 729 shows a VCC copy start procedure. Further, FIG. 730 shows a VCC copy stop procedure.
5). BSGC device control procedure
5.1 BSGC fault monitoring
There are the following three types of targets for failure processing in BSGC.
(1) Failure of BSGC itself
(2) INF interface failure: Notification to both INFs with an interrupt
(3) Failure detected by active BSGC
(A) Switch failure
(B) Standby system confounding failure: notified by status.
(Including mate BSGC OBP failure)
Since the failure of the master system BSGC is urgent, it is notified by an interruption to the INF. If a failure occurs in the BSGC itself, if it is an active system, the fault system is set to the OUS state after switching the system. ((1) (2) in FIG. 731).
When a failure occurs in ASSW, the failure processing of ASSW is followed. However, the majority logic is not applied to BSGC-COM at the time of system switching ((3) in FIG. 731).
When the failure shown in (2) of FIG. 731 occurs, it cannot be specified whether the failure is in BSGC or BSGC-COM. Therefore, the BCPR performs failure processing by reading out the failure factor from the BSGCs of both systems of the BSGC number (# 0 to # 5) where the interruption has occurred and determining a normal route.
5.1.1 Location of BSGCSH failure
FIG. 731 shows the failure range model.
In the figure, failure (1) is a failure of BSGC itself (Watch dog timer over, DRAM parity error, etc.). The failure (2) is a data parity error between BSGC and BSGC-COM, a clock / cell frame disconnection, or the like. Further, the failure (3) is an alarm from an LSI such as DMUX or MUX in the BSGC-COM, a data parity error in inter-package communication, or the like.
Notification to the exchange software is performed by an interruption from the BSGC to the INF of the system that detects the failure. Each failure (1), (2), (3) in FIG. 731 is notified using MSCN.
5.1.2 System management when a failure occurs
(1) BSGC failure
(Failure (1) in FIG. 731, fault whose rightmost column is (1) in FIG. 745)
When an INF interrupt is generated from the active BSGC, the BSGC system is switched.
When an INF interrupt is generated from the standby system BSGC, the ISOL setting is executed for the active system, and the failed system is set to the OUS state.
(2) Failure between BSGC and BSGC-COM
(Failure (2) in FIG. 731, fault in which the rightmost column in FIG. 745 is (2))
This failure is notified by an INF interrupt from each of the active BSGC and the standby BSGC.
System management for notification from each failure detection point is shown in FIG.
(3) BSGC-COM failure
(Failure (3) in FIG. 731, right hand side column in FIG. 745 is (3))
This failure is notified by an INF interrupt from each of the active BSGC and the standby BSGC.
The BSGC-COM of the system in which the failure has occurred is turned into OUS, and the BSGC-COM of the system in which no failure has occurred is activated. Since the active / standby state of BSGC-COM is dependent on the active / standby state of ASSW, the above case means that the ASSW system is switched.
FIG. 732 shows a method for detecting a BSGCSH-COM failure by BSGC and a method for notifying the failure to the switch software. As shown in FIG. 732, BSGC has 2-bit information for own system / other system for each failure point of BSGC-COM. However, as for the BSGC-COM common failure point (failure point that exists only in one location in the one-system BSGC-COM), only the youngest BSGC has 2-bit information for own system / other system.
The system management method when a failure occurs between BSGC and BSGC-COM is shown below.
(1) Failure detected by a checker in the BSGC-COM in data transmission from the BSGC to the BSGC-COM
FIG. 733 shows a detection point of a failure detected by the checker in the BSGC-COM in data transmission from the BSGC to the BSGC-COM.
(1) -1 When a failure detection bit of only one bit is set in (a) to (b) 'of FIG. 733 (when a failure occurs at one location)
Assuming that a failure has occurred at the failure point (a) in FIG. 733, the two systems of data sent by the # 0 system BSGC (# 0 system BSGC → # 0 system BSGC-COM, # 0 system BSGC- # 1 (System BSGC-COM) one of the data has failed. However, no trouble has occurred in the two systems of data sent by the # 1 system BSGC. Accordingly, the # 1 system BSGC is activated and the # 0 system BSGC is set to the OUS state. Considering this, FIG. 734 shows a state when a failure is detected at one of the failure points (a), (a) ′, (b), and (b) ′ in FIG. 733. . Note that a diagnostic process (DP) for specifying a fault location is executed for the OUS system BSGC.
Regarding (Note 1) in FIG. 734, in order to perform duplex communication, as shown in the above table, BSGC system switching can be used. However, in BSGC, diagnostic processing that is started after it is placed in the OUS state ( If a fault is detected by the checker on the BSGC-COM side in DP), maintenance is performed after the faulty BSGC-COM is placed in the OUS state.
(1) -2 When a failure detection bit of 2 bits is set in (a) to (b) 'of FIG. 733 (when failure occurs at two locations)
In this case, the following two cases can be considered.
i) The same as when a failure is detected at two failure points (a) and (b), or when a failure is detected at two failure points (a) ′ and (b) ′. When transmission data from BSGC becomes an obstacle.
ii) the same when a failure is detected at two failure points (a) and (a) ', or when a failure is detected at two failure points (b) and (b)' When two faults are detected from the BSGC-COM checker.
In the case of i), for example, when a failure is detected at two failure points (a) and (b) in FIG. 733, it is determined that # 0 system BSGC is a failure, and # 0 system BSGC is OUS state, # 1 system BSGC is made active. If a failure is detected at two failure points (a) ′ and (b) ′, it is determined that # 1 system BSGC is in failure, # 1 system BSGC is in the OUS state, and # 0 system BSGC. Is made active.
In the case of the above ii), for example, when a failure is detected at two failure points (a) and (a) ′ in FIG. 733, it is determined that # 0 system BSGC-COM is a failure. Since the setting of the BSGC-COM system depends on the setting of the ASSW system, when the # 0 system ASSW is the master system, the ASSW system is switched, the # 0 system ASSW is set to the OUS state, and the # 1 system ASSW is set. Is the master system. When the # 0 system ASSW is a slave system, system switching is not required, and the # 0 system ASSW is set to the OUS state. If a failure is detected at two failure points (b) and (b) ′, it is determined that # 1 system BSGC-COM is a failure. Since the setting of the BSGC-COM system depends on the setting of the ASSW system, when the # 1 system ASSW is the master system, the ASSW system is switched, the # 1 system ASSW is set to the OUS state, and the # 0 system ASSW is set. Is the master system. When # 1 system ASSW is a slave system, system switching is not required, and # 1 system ASSW is set to the OUS state.
FIG. 735 shows a state when a failure is detected at two of the failure points (a), (a) ′, (b), and (b) ′ in FIG. 733. Note that a diagnostic process (DP) for specifying a fault location is executed for the OUS system BSGC.
FIG. 736 shows a case where the failure indicated by (Note 1) in FIG. 735 is detected and the diagnosis process is executed, and then it is determined that the BSGC-COM checker failure has occurred.
FIG. 737 shows a case where it is determined that the BSGC-COM checker has failed after the failure shown in (Note 2) in FIG. 735 is detected and diagnosed.
When the failure indicated by (Note 3) or (Note 4) in FIG. 735 is detected, the standby link with the intra-station duplexer is broken. When this failure occurs, the diagnosis process (DP) is not executed, and the corresponding BSGC-COM package of the system in which the failure has occurred is replaced according to the following criteria.
When a failure is detected at the failure points (a) and (a) ′ or the failure points (b) and (b) ′, the following four types of failure locations are conceivable.
i) When there is a failure factor only in the BSGC-COM package.
ii) When there is a failure factor in both the BSGC transmission function and the BSGC-COM reception function, and a failure occurs in only one route of the BSGC transmission function + BSGC-COM reception function.
iii) When there is the same failure factor as in ii) above, and the failure occurs only in the other route different from the route in ii).
iv) When there is a failure factor in the transmission function of both the # 0 system and the # 1 system BSGC.
In the case of i), the failure can be recovered by exchanging the BSGC-COM package. In the case of ii) or iii), after the BSGC-COM is replaced, only one failure detection bit is set, so that maintenance processing can be executed. In the case of the above iv), even if the BSGC-COM is replaced, the same failure occurs again, so that both the # 0 system and the # 1 system BSGC are replaced.
When a failure is detected at two failure points (a) and (a) ′, the following procedure is required to specify whether the failure location is BSGC or BSGC-COM.
Precondition: Assume that # 0 system BSGC is an active system and # 1 system BSGC is a slave system.
Procedure 1: Since # 1 system BSGC is a slave system, # 1 system BSGC is turned into OUS and a diagnosis process (DP) is executed. It becomes possible to identify the failure point relating to the failure of the failure point (a) ′ between the # 1 system BSGC and the # 0 system BSGC-COM.
Procedure 2: Next, the states of the # 0 and # 1 BSGCs are switched. That is, after the # 1 system BSGC is set to the OUS state and subsequently made the slave system, the master / slave of the # 0 system and the # 1 system BSGC are switched. Finally, after the # 0 system BSGC is made a slave system, the OUS state is set. Thereafter, the diagnosis process (DP) is executed, and it becomes possible to identify the fault location regarding the fault point (a).
Even when a failure is detected at two failure points (b) and (b) ′, it is possible to specify whether the failure location is BSGC or BSGC-COM by the same procedure as described above. .
If a combination other than the combination in which the two failure detection bits described above are set, or if a failure detection bit of 3 or more bits is set, it is considered that a double failure has occurred. The system reconstruction process is not executed. However, the output of the failure message is necessary, and the content is different from the output message at the time of occurrence of the failure described above. In this case, all the detailed fault contents collected from the BSGCs of both systems are output.
(2) Failure detected by the checker in the BSGC in sending data from the BSGC-COM to the BSGC
FIG. 738 shows a detection point of a failure detected by a checker in the BSGC in data transmission from the BSGC-COM to the BSGC.
(2) -1 When a failure detection bit of only one bit is set in (a) to (b) 'of FIG. 738 (when a failure occurs at one location)
Assuming that a failure occurs at the failure point (a) in FIG. 733, a failure occurs in one system of data (# 0 system BSGC-COM → # 0 system BSGC) sent by # 0 system BSGC-COM Looks like you are doing. However, there are two possible failure factors: # 0 system BSGC-COM transmission function and # 0 system BSGC reception function. When this failure occurs, first, assuming that there is a problem with the reception function of # 0 system BSGC, # 0 system BSGC is set to the OUS state, and # 1 system BSGC is set to the active state. Then, a diagnostic process (DP) is started, and it is specified whether a failure location is BSGC-COM or BSGC. If it is found that there is a problem with the transmission function of # 0 system BSGC-COM, # 0 system BSGC-COM is set to the OUS state (# 0 system ASSW is set to the OUS state). COM is activated (# 1 system ASSW is activated), and maintenance processing is executed.
FIG. 739 shows a state where a failure is detected at one of the failure points (a), (a) ′, (b), and (b) ′ in FIG. 738.
(2) -2 When a failure detection bit of 2 bits is set in (a) to (b) 'of FIG. 738 (when failure occurs at two locations)
In this case, the following two cases can be considered.
i) The same as when a failure is detected at two failure points (a) and (b), or when a failure is detected at two failure points (a) ′ and (b) ′. When transmission data from BSGC-COM becomes an obstacle.
ii) the same as when a failure is detected at two failure points (a) and (a) ′, or when a failure is detected at two failure points (b) and (b) ′ Two faults are detected from the BSGC checker.
In the case of i), for example, when a failure is detected at two failure points (a) and (b) in FIG. 738, it is determined that # 0 system BSGC-COM is a failure. Since the setting of the BSGC-COM system depends on the setting of the ASSW system, when the # 0 system ASSW is the master system, the ASSW system is switched, the # 0 system ASSW is set to the OUS state, and the # 1 system ASSW is set. Is the master system. When the # 0 system ASSW is a slave system, system switching is not necessary, and the # 0 system ASSW is set to the OUS state. If a failure is detected at two failure points (a) ′ and (b) ′, it is determined that # 1 system BSGC-COM is a failure. Since the setting of the BSGC-COM system depends on the setting of the ASSW system, when the # 1 system ASSW is the master system, the ASSW system is switched, the # 1 system ASSW is set to the OUS state, and the # 0 system ASSW is set. Is the master system. When # 1 system ASSW is a slave system, system switching is not required, and # 1 system ASSW is set to the OUS state.
In the case of the above ii), for example, when a failure is detected at two failure points (a) and (a) ′ in FIG. 733, it is determined that # 0 system BSGC is a failure, and # 0 system BSGC is OUS state, # 1 system BSGC is made active. If a failure is detected at two failure points (b) and (b) ', it is determined that # 1 system BSGC is in failure, # 1 system BSGC is in the OUS state, and # 0 system BSGC is Activated.
FIG. 740 shows a state when a failure is detected at two of the failure points (a), (a) ′, (b), and (b) ′ in FIG. 738. Note that a diagnostic process (DP) for specifying a fault location is executed for the OUS system BSGC.
FIG. 741 shows a case where it is determined that the BSGC-COM checker has failed after the failure indicated by (Note 3) in FIG. 740 is detected and the diagnostic process is executed.
FIG. 742 shows a case where the failure indicated by (Note 4) in FIG. 740 is detected and the diagnosis is executed, and then it is determined that the BSGC-COM checker failure has occurred.
When the failure indicated by (Note 1) or (Note 2) in FIG. 740 is detected, the standby system link with the intra-station duplexer is disconnected. When this failure occurs, the diagnosis process (DP) is not executed, and the corresponding BSGC-COM package of the system in which the failure has occurred is replaced according to the following criteria.
When a failure is detected at the failure points (a) and (b) or the failure points (a) ′ and (b) ′, the following four types of failure locations are conceivable.
i) When there is a failure factor only in the BSGC-COM package.
ii) When there is a failure factor in both the BSGC-COM transmission function and the BSGC reception function, and a failure occurs in only one route of the BSGC-COM transmission function + BSGC reception function.
iii) When there is the same failure factor as in ii) above, and the failure occurs only in the other route different from the route in ii).
iv) When there is a failure factor in the reception functions of both the # 0 system and the # 1 system BSGC.
In the case of i), the failure can be recovered by exchanging the BSGC-COM package. In the case of ii) or iii), after the BSGC-COM is replaced, only one failure detection bit is set, so that maintenance processing can be executed. In the case of the above iv), even if the BSGC-COM is replaced, the same failure occurs again, so that both the # 0 system and the # 1 system BSGC are replaced.
When a failure is detected at two failure points (a) and (b), the following procedure is required to specify whether the failure location is BSGC or BSGC-COM.
Precondition: Assume that # 0 system BSGC is an active system and # 1 system BSGC is a slave system.
Procedure 1: Since # 1 system BSGC is a slave system, # 1 system BSGC is turned into OUS and a diagnosis process (DP) is executed. It becomes possible to identify the failure location regarding the failure at the failure point (b) between the # 1 system BSGC and the # 0 system BSGC-COM.
Procedure 2: Next, the states of the # 0 and # 1 BSGCs are switched. That is, after the # 1 system BSGC is set to the OUS state and subsequently made the slave system, the master / slave of the # 0 system and the # 1 system BSGC are switched. Finally, after the # 0 system BSGC is made a slave system, the OUS state is set. Thereafter, the diagnosis process (DP) is executed, and it becomes possible to identify the fault location regarding the fault point (a).
Even when a failure is detected at two failure points (a) ′ and (b) ′, it is possible to specify whether the failure location is BSGC or BSGC-COM by the same procedure as described above. it can.
If a combination other than the combination in which the two failure detection bits described above are set, or if a failure detection bit of 3 or more bits is set, it is considered that a double failure has occurred. The system reconstruction process is not executed. However, the output of the failure message is necessary, and the content is different from the output message at the time of occurrence of the failure described above. In this case, all the detailed fault contents collected from the BSGCs of both systems are output.
5.1.3 Notification means to BSGC
FIG. 743 shows a failure notification model.
Notification from BSGC-COM <failure detection point> to BSGC is performed by a level signal.
All failures of BSGC-COM <failure detection point> are terminated by SBIF LSI (see 3.1 and FIG. 717) and notified to the switch software by an INF interrupt.
In response to the interrupt, the exchange software reads the detailed fault information by the MSCN read order.
The MSCN read order resets the MSCN layer in the BSGC, and further disables the alarm at the failure location.
5.1.4 Recovery monitoring
5.1.4.1 Recovery monitoring in BSGC
In BSGC, failure recovery monitoring is not performed. When the result of the device built-in diagnosis process becomes OK, it is considered that the failure has been recovered.
5.1.4.2 Recovery monitoring in switch software
The exchange software performs recovery monitoring of the failures (both active and standby) of (1), (2), and (3) shown at the beginning of 5.4. If this recovery monitoring is performed by BSGC, it is necessary to manage all of BSGC system switching and ASSW system switching (= BSGC-COM system switching) by BSGC, and such recovery monitoring by BSGC is impossible. Therefore, the recovery monitoring is performed by the exchange software.
5.1.5 Faults detected by the BSGC hardware
Failures detected by the BSGC hardware include failures at the INF and failures of the BSGC itself. The failure is notified to the BCPR and BSGC firmware by an interrupt. This failure is detected and notified by the active and standby BSGC hardware.
FIG. 744 shows detailed failure factors.
Although the failure on the INF interface detected by the BSGC can be directly confirmed by the MSCN read command, the failure of the BSGC itself is a representative point on the MSCN. Therefore, it is necessary to collect details of the failure by the MSCN read sequence.
FIG. 745 shows a BSGC MSCN accommodation diagram.
On the MSCN, each failure location is displayed by a representative point. The location where the failure occurred is shown in FIG.
The relationship between each bit of the MSCN shown in FIG. 745 and the failure points (a), (a) ′, (b), and (b) ′ shown in FIGS. 733 and 738 is shown below.
Correspondence between FIG. 745 and FIG. 733
MSCN data of # 0 system BSGC → (a): bits 15, 14 (b): bits 12, 11
MSCN data of # 1 system BSGC → (a) ': bits 12, 11 (b)': bits 15, 14
Correspondence between FIG. 745 and FIG. 734
MSCN data of # 0 system BSGC → (a): bits 09, 08 (a) ′: bits 06, 05
MSCN data of # 1 system BSGC → (b): bits 09 and 08 (b) ': bits 06 and 05
Detailed factors of the BSGC failure shown in FIG. 746 are notified to BCPR by TM save.
FIG. 747 shows the detailed cause of failure notified by the MSCN detailed read command.
5.1.6 Faults detected by the BSGC firmware
The BSGC firmware performs the following two types of failure monitoring.
(1) Hardware failure of BSGC-COM of both systems (including hardware failure between BSGC and BSGC-COM).
(2) Failure of standby system BSGC. This failure is monitored by the active BSGC firmware.
The failure (1) is notified by an interruption from the BSGC that detected the failure to the INF. Details of this will be described in 5.4.6.1.
The fault (2) is notified as a status from the active BSGC. Details of this will be described in 5.4.6.2.
5.1.6.1 Failures in BSGC-COM (excluding failures in BSGC itself)
FIG. 748 shows a failure detection sequence in BSGC-COM.
This failure is detected by the BSGC firmware detecting a state detected by the BSGC hardware in a look-in process with a period of 8 msec. Thereafter, the INF interrupt register is set. When an INF interrupt occurs, BCPR sets a maximum 16 msec timer, and after the timer has timed out (see FIG. 748), specifies the failure point by issuing an MSCN read command. Further, the BCPR issues an MSCN detailed read command to the BSGCM that generated the interrupt in order to collect detailed information. When the BSGC receives this command, it notifies the failure data held in the register. The BCPR executes the system management process described in 5.4.2 from the MSCN data and the response data to the MSCN detailed read command.
5.1.6.2 Failure in standby BSGC
This failure is detected by the active BSGC periodically monitoring the failure of the duplex control unit of the standby BSGC. The monitoring cycle is 2 seconds. This monitoring is executed only when the active system is operated in synchronization with the standby system. This failure is notified as a status from the active BSGC.
5.2 TM save method
In the BSGC, when a processor failure occurs, the failure information is saved in the local memory. This is called TM save processing. BCPR detects a BSGC processor failure with an INF interrupt. Detailed information of the failure information is read from the memory in the BSGC and transferred to the BCPR by an MSCN read command and an MSCN detailed read command issued from the BCPR to the BSGC after the INF interrupt.
5.3 Statistical function
The BSGC statistics function is provided as two types of methods shown below.
(A) This function is collected by the firmware of the BSGC based on an instruction from the BCPR. The statistical data is read out by the notification from the BC PR every 15 minutes. The statistical items are the following three types.
(1) BSGC CPU usage rate
(2) Number of L2 transmission frames and octets (per port)
(3) CRC error count
(B) Cell statistics obtained by the statistical function of the D-MUX / MUX LSI mounted on the BSGC-COM are collected. The statistical items are the following three types. The BCPR reads the following three types of statistical data by issuing a statistical read / write request to the BSGC-COM.
(1) Number of notification cells
(2) Number of discarded cells
(3) Number of cells passing through specific VPI / VCI
6). Communication control
6.1 Control of intra-station control communication
An interface for intra-station control communication required in BSGC will be described. Layer 1 conforms to the type 3 AAL (ATM Adaptation Layer) protocol type (see 4.2.1, etc.). Layer 2 conforms to the revised LAPD. Differences from the revised LAPD will be described in 6.1.2.
6.1.1 Signaling cell format
When the I field is transferred as the signaling information, as shown in FIG. 749, the data length of the LAPD layer 3 (L3) in which the I field is stored is 41 octets corresponding to a single segment message (SSM). . In this case, of the 41 octet I field, 4 octets are used in the switch software application and the remaining 37 octets are used as data fields. LAPD layer 2 (L2) information is added to the 41 octet I field, AAL type 3 information is added to the outside, and ATM cell information is added to the outside (see also FIG. 726). .
When MSD / MSCN is transferred as signaling information, as shown in FIG. 750, the data length of LAPD layer 3 (L3) in which MSD / MSCN is stored is a fixed length of 253 octets. In this case, 3 octets of LAPD layer 2 (L2) information is added to 253 octets of MSD / MSCN data to form 256 octets of data, and the 256 octets of data are divided into segments of 44 octets. Information on AAL type 3 is added outside the segment, and information on ATM cells is added outside the segment (see also FIG. 726). Therefore, the 256-octet LAPD data is transferred by 6 ATM cells. In this case, the effective data length in the payload of the last cell is 44− (6 × 44−256) = 36 octets.
6.1.2 Differences from revised LAPD
The processing unique to the station equipment is shown below.
(1) A UI frame is used for information transfer. All-zero DLCI is used as the LAPF address.
(2) Signal priority control
In order to perform priority control of the transmission signal from the BSGC to the exchange software executed by the BCPR, it is necessary to display the priority on the signal from the in-station device. This is done using the congestion control bits in the LAPF address. FIG. 751 shows the UI format.
(3) Information field
The information field is defined between BCPR and each device. FIG. 752 shows the definition of the common field in each device. In this format, the APID / MESG value for each device is centrally managed by the switch software.
This format is slightly different between simple LAP and full LAPD in the following points.
(A) The maximum message length is 509 bytes in simple LAP.
(B) The NS field is fixed to 0 in full LAPD.
7). BSGC-COM
7.1 Hardware configuration of BSGC-COM
753 to 755 show functional blocks of the BSGC-COM hardware.
7.2 Functional block explanation of BSGC-COM
FIG. 756 shows the function of the HMX00A package in the BSGC-COM.
FIG. 757 shows the functions of the HMX01A package in the BSGC-COM.
FIG. 758 shows the functions of the HSF00A / HSF04A package in the BSGC-COM.
7.3 Switch interface
FIG. 759 shows an interface of signals transferred from the HMX00A package in the BSGC-COM to the SWMDX (HMX03A) package in the ASSWSH (see FIG. 167).
FIG. 760 shows an interface for signals transferred from the SWMDX in ASSWSH (HMX03A) package to the HMX00A package in BSGC-COM.
7.4 SWTIF interface
FIGS. 761 (a) and 76 (b) show the interfaces of signals transferred between the HSGC04A package in the BSGC-COM and the SWTIF (HNC00A) package in the ASSWSH (see Part 4).
7.5 BSGCSH upper / lower shelf configuration
BSGCSH can daisy chain up to two shelves. FIG. 762 shows daisy chain connection of BSGCSH.
7.6 BSGC-COM loopback configuration
7.6.1 Cell loopback in INS state for both BSGC and BSGC-COM
FIG. 763 shows a cell loopback configuration in the INS state for both BSGC and BSGC-COM. At the time of setting the loop, at the position A in FIG. 763, the state of the cell enable signal is changed from the state blocked by the gate to the through state. FIG. 764 shows loopback setting logic corresponding to the loopback configuration corresponding to FIG. 763.
7.6.2 Cell loopback in OUS state for both BSGC and BSGC-COM
FIG. 765 shows a cell loopback configuration in the OUS state for both BSGC and BSGC-COM.
There are two loop points at positions (1) and (2) in FIG.
Control procedure during loopback at loop point (1)
At the time of setting the loopback at the loop point (1), the state of the cell enable signal is changed from the state blocked by the gate to the through state at the position (1). FIG. 766 shows the loopback setting logic corresponding to the loopback configuration at loop point (1) in FIG.
As a cell route at the time of loopback at the loop point (1), it is necessary to forcibly direct 2/1 cells in the upstream direction (BSGC → ASSW) in HSF00 / 04A to the test system. FIG. 767 shows the cell route setting logic at the time of loopback at the loop point (1).
FIG. 768 shows the VCC setting logic during loopback at loop point (1).
Control procedure during loopback at loop point (2)
When the loop is set at the loop point (2), the logic of the reset terminal of the CSPC-ADP is set to “1” at the position (2). This state is set by the I / O register in the BSGC package. FIG. 769 shows loop back setting logic corresponding to the loop back configuration at the loop point (2) in FIG. 765.
The cell route at the time of loopback at the loop point (2) is set in the same manner as at the time of loopback at the loop point (1).
The VCC setting logic at the time of loopback at the loop point (2) is the same as that at the time of loopback at the loop point (1).
8. Duplex control
8.1 Hardware configuration
8.1.1 BSGC hardware configuration
FIG. 770 shows the hardware configuration of BSGC.
8.1.2 Outline of BSGC hardware
FIG. 771 shows an outline of the BSGC hardware.
8.1.3 Memory map
FIG. 772 shows a memory map in BSGC.
8.1.4 I / O map
FIG. 773 shows an I / O map in BSGC.
9. Maintenance and operation
The maintenance and operation in BSGCSH will be described.
9.1 Diagnosis function
9.1.1 Items to be diagnosed
The items to be diagnosed are as follows.

9.1.2 Details
Details of each diagnosis item are shown below.
9.1.2.1 INF interface → BCPR access Read / write diagnosis
FIG. 774 shows BCPR access read / write.
9.1.2.2 INF interface → DMA transfer Read / write diagnosis
During the DMA transfer test, 1) command activation and 2) retry instruction can be performed together.
A command for performing a DMA write operation for diagnosis is prepared as a command input into the BSGC upon command activation. Information necessary in this case includes (1) MM transfer destination address, (2) transfer word number, and (3) transfer data pattern. Among these, (1) and (2) are stored in the command and directly notified to the BSGC. As (3), two patterns shown in FIG. 775 are prepared.
9.1.2.3 Functional diagnosis in BSGC
The intra-BSGC function is self-diagnosed.
9.1.2.4 BSGC and BSGC-COM diagnosis
This functional test is also performed as one phase of the 9.1.2.3 BSGC self-diagnosis. FIG. 776 shows a loop position in the diagnosis between BSGC and BSGC-COM. In the figure, there are two types of loop tests between the BSGC and the BSGC-COM: an anti-system BSGC-COM loop test at the position (2) and an anti-system BSGC-COM loop test at the position (3). The loop test at position (1) is a CARP-LSI self-loop test.
9.1.2.5 VCC memory test
This test is executed as one phase of the intra-BSGC self-diagnosis. However, this test phase is executed only from the youngest number BSGC. This phase can be performed when the BSGC-COM of either the # 0 system or the # 1 system is in the OUS state. Therefore, it is necessary to notify the BSUS-COM (ASSW) OUS / active / standby information before starting the test. Before this test, it is necessary to forcibly direct the output to the test BSGC side to the 2-1 selector located in front of VCC by the VCC selector forcible designation register. FIG. 777 shows the VCC read / write test state when # 1 system BSGC is executing diagnosis in the OUS state.
9.1.2.6 BSGC-other device LAP link establishment test
A command for forcibly directing the output of the selector of the standby system BSGC-COM (selector for selecting the BSGC signal) to the diagnosis execution BSGC is prepared.
<Test method>
It conforms to the inter-device LAP link establishment procedure performed by the device control software. Therefore, no special LAP link establishment program for diagnosis is prepared for BSGC.
9.2 TC function
The function of BSGCSH in the continuity test using TCG will be described.
9.2.1 Basic policy
FIG. 778 shows the basic policy of the continuity test in the active / standby / OUS state in BSGCSH.
9.2.2 Cell BY Cell folding (OUS state)
There are two schemes shown below.
(1) Implemented in BSGC-COM. The return point is a position having a transmission rate corresponding to BSGC. That is, no loopback is performed under a transmission rate of 622 Mbps. The following conditions are necessary for the return (see FIG. 782).
<Conditions>
(A) Cell BY Cell folding is realized by AHM use SEL N-1 LSI.
(B) Cell BY Cell folding is limited to a function that loops by judging the “0” bit of the tag.
(C) The tag (TCG → BSGCSH) of TC (test cell) is the same as the tag in the standby system duplexer. This is because the standby BSGC-COM is not dropped.
(2) Not realized with BSGC.
It is necessary to force the output of the BSGC → ASSW direction selector in the standby system BSGC-COM to be directed to the standby system BSGC. However, when trying to send a cell from the standby BSGC, the redundant device standby side cell of the active BSGC stops, so that it is not realized in the BSGC.
9.2.3 Cell BY Cell folding position
FIG. 779 shows the cell BY cell folding position in BSGCSH-COM. The return position is set in BSGC units (ie, DMUX units).
9.2.4 TC stop function in active BSGC during OUS test
FIG. 780 shows the hardware configuration of the TC stop function in the active BSGC during the OUS test.
The BSGC is equipped with a MUX in order to receive cells from both active and standby systems. However, when one system is in the OUS state, the TC (test cell) from the standby system ASSW must not be received by the active system BSGC. Therefore, from the BSUS-COM in the OUS state before the input to the MUX The cell is stopped. The cell is stopped by setting the I / O register of the active BSGC.
FIG. 781 shows a transmission signaling route from the BSGC to the duplexer or the duplexer.
FIG. 782 shows a reception signaling route and a test cell route from the duplexer or the duplexer to the BSGC.
[0012]
<Part 8>
In Part 8, the configuration and functions particularly related to the present invention will be described.
FIG. 783 shows layer 2 and layer 3 protocol data units (L2-PDU, L3-PDU) related to the system of this embodiment.
The L3-PDU (detailed format will be described later) has a destination address DA and a source address SA in its header part. When transferring this L3-PDU, the exchange destination is determined based on the destination address DA. Subsequently to the header portion, variable length data is stored.
When this L3-PDU is transferred by SMDS using the ATM switching network (ASSW) shown in FIG. 8, it is converted into a cell format based on 53 bytes. At this time, the L3-PDU is converted into an L2-PDU. When generating an L2-PDU from an L3-PDU, the L2-PDU is decomposed into a BOM cell, a COM cell, and an EOM cell as described above. (However, when converting L3-PDU to one L2-PDU, SSM cell)
The L2-PDU shown in FIG. 783 is an example of a BOM cell. The first 5 bytes of the BOM cell is a header part, which stores routing information and the like. Details are as described above. In two bytes following the header part, a segment type ST, a sequence number SN, and a message identifier MID (or a multiplexing identifier) are stored.
The segment type ST is a 2-bit field, and BOM, COM, EOM, and SSM are displayed with these 2 bits. The sequence number SN is a number assigned to the cells to be transferred in order, and is used for detecting cell loss or erroneous insertion. The message identifier MID is a 10-bit field and is information for identifying an L3-PDU for each SNI. For this reason, the same message identifier MID is assigned to a plurality of L2-PDUs generated from one L3-PDU. This message identifier MID is not duplicated in each SNI, and in the system of this embodiment, up to 16 message identifiers MID can be simultaneously attached to each SNI.
Following the above information, a 44-byte user information part (payload) is provided. In the case of BOM or COM, this user information section stores the destination address DA and the source address SA of the L3-PDU. Further, following the user information part, information length display (LI: Length Indication) and cyclic code check CRC are stored. The information length display LI is a bit for displaying valid information of a cell, and is 44 for BOM and COM, and differs for each cell in EOM and SSM.
Next, the routing process will be described. The routing process is executed in the SBMH (SBMESH) described in detail in Part 5 and the GWMH (GWMESH) described in detail in Part 6.
SBMESH (or GWMESH) is an input cell as shown in FIG. 784 (in the case of a system using ASSW as shown in FIG. In the following, for simplicity of explanation, a table for extracting tag information and outgoing MID to be given to the cell at the time of output using MID “input MID” of both as a key) create. A method of creating this table and a routing process using this table will be described with reference to the flowchart shown in FIG.
When a cell is input to SBMASH (or GWMESH), the segment type ST of the cell is checked in step S10. If the input cell is a BOM, the destination address DA of the L3-PDU stored in the payload part of the BOM is extracted in step S11, and the route from the DA to the destination is determined. Actually, PVC is set in advance between the SBMISH and the destination, and the tag information stored in association with the extracted DA is searched. This tag information is 2-byte information including tags A, B, and C as shown in FIG. 420, for example.
Subsequently, in step S12, an outgoing MID is acquired. This outgoing MID is determined so as not to be duplicated in the message handler of the transfer destination. For more information, see (29) in Part 3, Chapter 3, Section 4. In step S31, the acquired tag information and output MID are assigned to the BOM and output. Further, in step S14, a table storing the extracted tag information and the output MID is created using the MID “input MID” that the BOM had at the time of input as a key.
In step S10, if the input cell is SSM, the processes of steps S21 to S23 are performed. Steps S21 to S23 are the same as the processes of steps S11 to S13. Thereafter, in step S24, the outgoing MID is released.
If the input cell is COM in step S10, the table is searched in step S31 using the MID at the time of input of COM as a key. In step S32, the tag information extracted from the table and the output MID and its COM are added and output.
In step S10, if the input cell is EOM, as in the case of COM, in step S41 and S42, the tag information extracted from the table and the output MID and its EOM are assigned and output using the input MID as a key. Thereafter, in step S43, the outgoing MID is released.
As described above, in the case of BOM and SSM, routing is performed using the DA of the L3-PDU stored in the payload portion. In the case of COM and EOM, one L3-PDU is disassembled into a plurality of cells. The routing information is extracted using the message identifier MID for which the same value is set. In this way, routing processing is performed on a cell basis in any segment type cell. In this way, the routing process is performed in units of L2-PDUs without assembling L3-PDUs.
Next, error log collection will be described.
In the system of the present embodiment, error logs are collected in units of L2-PDUs (cell units). This error log is performed by SBMASH (or GWMESH).
SBMESH (or GWMESH) has a table (RAM) with MID and SNI numbers as keys (addresses). The method for creating this table is basically the same as the table used for the routing process. However, this error log collection table stores the destination address DA and the source address SA of the L3-PDU with the incoming MID and SNI number as keys.
As described above, the incoming MID is assigned so as not to overlap with one SNI. For this reason, even if there are two or more users in one SNI and they send and receive data at the same time, they can be identified. However, since the SBMESH of this embodiment can accommodate a plurality of SNIs (up to 32), it is necessary to identify SNI numbers in order to identify all L3-PDUs. In this system, as shown in FIG. 217, the SNI number is identified by the VCI.
When the error log target check NG is detected, the table is searched using the incoming MID and SNI number of the L2-PDU as keys, regardless of the segment type of the L2-PDU. As a result, the DA and SA of the L3-PDU corresponding to these L2-PDUs are obtained, and the DA and SA in which the error has occurred are stored in the interface register to the software together with the SNI number and the error type.
The software error log collection trigger is, for example, as follows.
(A) After setting each parameter in the interface register, interrupt the software. The software starts log collection by interruption.
(B) After setting each parameter in the interface register, turn on the flag for the software. The software always monitors this flag (look in), and starts collecting logs when the flag is ON.
(C) No error type is assigned to error type '0'. Then, the software constantly monitors the error type field of the interface register and starts log collection when the field is not “0” (in this case, the error type is set last when setting the parameter in the register). Will be.)
Even when log collection is performed by any of the above methods (a) to (c), the software clears the interface register after completion of log collection. (For example, when (b) is adopted, the flag is Also off). Thus, a series of log collection work is completed.
In the above, the interface register is shown as an image in which only one type of error log parameter can be set at a certain timing, but in reality, it is a FIFO with a depth calculated from the software processing capability and error occurrence probability. If this register is provided, error log collection is performed by simultaneously setting a plurality of types of error log parameters.
In the method described above, the capacity of the table for storing DA and SA is considerable. That is, MID is 10-bit information, and 10 bits are secured for the SNI number. Therefore, when MID and SNI number are simply combined, a total of 20 bits are required. And if these 20 bits are an address, the address is 2²⁰= 1 mega. On the other hand, DA and SA are both 64 bits. Therefore, when a simple combination of MID and SNI number is used as the “key” of the table, the capacity of the RAM constituting the table becomes very large.
For this reason, the present embodiment uses the rule that the maximum number of L3-PDUs (the number of MIDs for each SNI) transmitted and received simultaneously on an arbitrary SNI is 16. That is, although 10 bits are allocated as a field representing MID, according to the above rules, identification of each L3-PDU simultaneously transmitted and received on an arbitrary SNI can be performed with 4 bits.
Therefore, 2 in the case of simply combining MID and SNI number²⁰= 1M address is 2 in this method¹⁴= 16k is enough. In the above conversion, a pattern matcher (conversion table) of MID and SNI number is used, and what MID represented by 10 bits is the MID on that SNI (as described above, up to 16 on each SNI at the same time) Therefore, the value is any one of 1st to 16th). The processing after the above conversion performs the same processing as the above-described error log collection.
In the above-described method, a table (RAM) for storing DA and SA is provided, and when an error log object check NG is detected, DA and SA are read from the table, along with the SNI number and error type, an interface register to the software Is stored.
On the other hand, the DA / SA storage table SNI number and error type can be stored, and this table itself can be used as an interface to software. That is, each time the BOM arrives, the MOM and SNI number of the BOM (or a value obtained by converting them) are used as addresses, and the DA and SA of the BOM are stored in the table. When an error log target check NG is detected, the SNI number and the error type are written in the table using the L2-PDU MID and SNI number as keys (addresses) for any L2-PDU of any segment type.
As the software log collection trigger, any of the above (a) to (c) is possible, but (c) is most suitable.
Thus, in the error log collection method of this embodiment, error information generated for each L2-PDU is collected in units of L3-PDUs without being assembled into L3-PDUs. Further, by performing predetermined conversion on the combination of MID and SNI number, the capacity of the table required for error log collection is greatly reduced.
Next, the inter-station loopback test executed from the subscriber terminal will be described.
In this test, the subscriber himself confirms the quality and normality of the transmission path between predetermined exchanges in the network. The outline of this test method will be described with reference to FIG. Here, in FIG. 786, a test of a transmission path from the subscriber station 2 to the SW station 3 and the SW station 6 in which the subscriber terminal 2 is accommodated is performed.
First, a test start request packet is issued from the subscriber terminal 2 to the SW station 3. The test start request packet is set with a specific ID indicating a test start request in the header portion in order to distinguish it from a normal data transmission packet. Specifically, a specific DA for a test request is set.
When the SW station 3 receives the test start request packet, the SW station 3 generates a test packet and outputs it to the SW station 6. At this time, the destination address DA of the test packet indicates the SW station 6, and the source address SA indicates the SW station 3. The test packet is relayed by the SW station 4 and the SW station 5 and arrives at the SW station 6. In the SW station 6, the DA and SA of the test packet are exchanged and returned to the SW station 3.
When receiving the test packet, the SW station 3 collects the test results. That is, the SW station 3 (source station) writes the time in the payload part when the test packet is generated, and the SW station 6 (end station) writes the time in the payload part when the test packet is received. When the received test packet is received, it can be confirmed that the data has been transmitted on the transmission path between the SW station 3 and the SW station 6, and at the same time, the transmission time (transmission delay) can be known. The SW station 3 notifies the subscriber terminal 2 of the test result. In this way, the subscriber himself can test a predetermined transmission path and know the result.
The test method will be described in detail with reference to FIG. A CPE (subscriber premises equipment) 10 shown in FIG. 787 corresponds to the subscriber terminal 2 in FIG. The CLS-SUB (subscriber line control connectionless server) 20 and the CLS-TRK (trunk control connectionless server) 30 are servers provided in the SW station 3 of FIG. 786, for example. A CPR (call processor) 40 is a processor accessed by the server.
First, at the start of the test, the loopback test control unit 11 in the CPE 10 generates a test start request message packet and transfers the request packet to the network in the same manner as a normal user packet. Here, the telephone number (DA) set in the level 3 header portion on the test start request message packet is a special telephone number (specific DA) defined in advance with the network.
The test start request message packet is terminated at the L3 header analysis unit 21 in the CLS-SUB 20. The L3 header analysis unit 21 analyzes the header part of the received packet and determines whether the DA included in the packet is the specific DA. If it is not a specific DA, normal routing processing is performed as a normal user packet. If it is a specific DA, the received cell is recognized as a test start request message packet and is sent to the specific packet control unit 22 in the CLS-SUB 20.
In the payload portion of this test start request message packet, the ID of the subscriber who started this test, the station number of the loopback end station, the time stamp, etc. are stored. The CLS-SUB 20 stores these information in the CPR 40. hand over. The CPR 40 transfers a test start request to the CLS-TRK 30 in the same procedure as that for starting the existing inter-station loopback test based on this information, and starts the inter-station loopback test from the subscriber. To do.
In the CLS-TRK 30, when the test start request is received, the packet generator 31 generates and outputs a test packet. In this test packet, the station number of the loopback terminal station stored in the test start request message packet is DA, and the value indicating the ID of the CLS-TRK 30 or CPE 10 is SA.
The loopback terminal station has a server similar to CLS-TRK 30. When the terminal station CLS-TRK 30 receives the test packet and recognizes that the DA of the test packet is itself, the DA / SA inverter 32 exchanges DA and SA. In addition, the time when the CLS-TRK 30 of the terminal station receives the test packet is written in the test packet. Further, the fact that the loopback process has been performed at the terminal station is displayed ("return" display). After such processing, the test packet is output to the SA set by exchanging the DA and SA.
The notification to the subscriber when the test packet returns after being looped back at the terminal station is as follows. That is, when the CLS-TRK 30 shown in FIG. 787 receives the test packet, the CLS-TRK 30 recognizes that the loopback has been returned from the “return” display, and transfers the content of the test packet to the CPR 40. The result (delay time, etc.) is notified to CPR 40. The CPR 40 analyzes the packet contents, selects a CLS-SUB that accommodates the corresponding subscriber, and issues a test result notification packet issue request. Upon receiving the request, the CLS-SUB 20 generates a test result notification packet and sends it to the CPE 10. The SA set in the test result notification packet is a special telephone number (specific SA) defined in advance with the network, and this is recognized by the loopback test control unit 11 of the CPE 10 to obtain test information. Extract. Further, in this test result notification packet, a delay time is stored as the test result.
In the above procedure, the test packet is determined by the specific DA. However, a data portion for this purpose may be provided in another field portion of the level 3 header, and the determination may be performed according to the content. Further, during the above procedure, if the test packet does not return to the CLS-TRK 30 within a predetermined time after the CPE 10 issues a test start request, a packet indicating that the packet transmission is not normal is generated and the fact is indicated. May be notified to the CPE 10.
Furthermore, the above test method can be applied to connectionless communication using SMDS. In this case, CLS-SUB 20 and CLS-TRK 30 are realized by the SMDS processing server, and a specific identifier is set in the header portion of the L2-PDU instead of the specific DA.
Next, a PVC test method set in a connectionless communication system using SMDS will be described.
First, using FIG. 899 referred to as the prior art, a spillover range due to an arbitrary PVC failure will be described. Here, PVC is classified into the following three types and considered.
(1) Originating SMDS subscriber (a) (b)-SMDS support module S part (PVC 1, 2)
(2) SMDS support module S part-SMDS support module R part (PVC 3)
(3) SMDS support module R part-destination SMDS subscriber (x) (y) (PVC 4, 5)
When a failure occurs in the PVC of (1), the originating SMDS subscriber (a) (b) cannot communicate with any destination SMDS subscriber. Communication between the originating SMDS subscribers (a) and (b) is also impossible.
When a failure occurs in the PVC of (2), all the originating SMDS subscribers accommodated in the SMDS support module S which is the origin of the PVC and the SMDS support module R which is the terminating end of the PVC Communication with all accommodated SMDS subscribers is disabled. That is, communication between the originating SMDS subscriber (a) (b) and the terminating SMDS subscriber (x) (y) is not possible.
If the PVC of (3) is faulty, communication with any originating SMDS subscriber for the destination SMDS subscriber is disabled. For example, if a failure occurs in PVC 4, communication regarding the destination SMDS subscriber (x) cannot be performed.
The following two are considered for the verification of PVC.
(1) To be triggered by a subscriber complex (request, complaint).
(2) Perform regularly to prevent mixed failures.
In the case of (2), the above verifications (1) to (3) may be automatically performed.
In the case of (1), it is possible to narrow down the fault location to some extent by analyzing the complex, and after that, the corresponding PVC is verified. This algorithm is shown in FIG.
When a complaint (complaint) from a subscriber occurs, it is checked in step S1 whether the complaint is from a single originating SMDS subscriber. If it is a complaint from a plurality of SMDS subscribers, it is checked in step S2 whether the content of the complaint is “communication to a single destination SMDS subscriber”. If step S2 is YES, it is assumed that the PVC has failed (3). If step S2 is NO, it is assumed that the PVC has failed (2).
In step S1, if the complaint is from a single originating SMDS subscriber, it is checked in step S3 whether the complaint is “cannot communicate with any destination SMDS subscriber”. If step S3 is YES, it is assumed that the failure is in the above item (1). On the other hand, if step S3 is NO, it is checked in step S4 whether the content of the complaint is “communication to single destination SMDS subscriber”. If step S2 is YES, it is assumed that the PVC has failed (3). If step S2 is NO, it is assumed that the PVC has failed (2).
In this way, when there is a complaint from a subscriber, the recovery time can be shortened by analyzing the complaint and limiting the failure location and then performing the PVC test described below.
Although the above algorithm, that is, failure analysis, may be performed manually, complaints may be input to the system and automatically analyzed. In this case, verification processing can be automatically performed based on the analysis result.
As a method for verifying the PVC, a method of sending a test message to the PVC to be tested and confirming that the received message and the transmitted message are the same can be considered. For example, in order to verify PVC between the originating SMDS subscriber (a) and the SMDS support module S in FIG. 899, a test message generator is provided for the originating SMDS subscriber (a) and a test message checker is provided for the SMDS support module S. A method for verifying by sending and receiving test messages can be considered. In order to verify PVC between the SMDS support module R and the destination SNDS subscriber (x), a test message checker is provided for the destination SNDS subscriber (x) and a test message generator is provided for the SMDS support module R. A method of sending and receiving test messages and verifying them can be considered.
However, since this method needs to include a test message generator and a test message checker for each SMDS subscriber, the method of this embodiment has the following configuration.
FIG. 789 shows a system configuration using SMDS. This configuration is the same as that of FIG. 899 referred to as the prior art. In FIG. 899, the SMDS subscriber is divided into the calling side and the called side, but in reality, there is no outgoing-only subscriber or incoming-only subscriber, and (a) and (b) correspond to the SMDS support module. The terminating SNDS subscribers (x), (y) are also originating SMDS subscribers. Therefore, the configuration shown in FIG. 899 is the image shown in FIG.
In order to verify the PVC failure of the above (1) and (3), that is, the PVC between the SMDS subscriber and the SMDS support module, a test message generator (test message generator) and a test message check are provided on the SMDS support module side. (Test message checker) is provided. As a result, the test message generation unit and the test message check unit can be centrally arranged, and the cost can be reduced.
A test message loopback function is provided on the SMDS subscriber side. This function is realized by the following two.
・ It is determined by VPI / VCI that it is a test message, and only the test message is returned.
-Wrap all input messages.
When the SMDS subscriber shown in FIG. 789 is purely dedicated to SMDS, the latter method may be used for the return, but when the SMDS subscriber handles normal ATM cell data in addition to SMDS, the former The method is desirable. Since the VPI / VCI is different between the SMDS message and the ATM cell data, it is possible to selectively return only the SMDS message. In addition, the service for ATM cell data can be continued during this verification, which improves the service in terms of total aspects.
In addition, there are the following two methods for the return method on the SMDS subscriber side.
・ Set by obtaining on the SMDS subscriber side.
・ Allows the SMDS subscriber to return from the system side (SW side).
FIG. 790 shows a PVC test image of (1) above (provided that SMDS subscriber (a) originated). FIG. 791 shows a PVC test image of (3) (where SMDS subscriber (x) is terminated). (A test message flows along the bold line in the figure.)
Both can be tested in the same manner. That is, a test message generation unit is provided in the SMDS support module R unit, and the generated test message is sent to the SMDS subscriber along the route indicated by the bold line in the figure. Then, what is returned by the SMDS subscriber and returned to the SMDS support module S along the bold line route shown in the figure is checked by the test message check unit provided in the S part.
In the SMDS support module R 1, the test message is multiplexed with the normal SMDS message. One is a method of performing various checks after multiplexing a test message with a normal SMDS message from the SW, as shown in FIG. 4A, and the other is as shown in FIG. This is a method of multiplexing “on the way” such as various checks. There is no difference between the two formulas if they are purely specialized for PVC testing. However, when the system shown in FIG. 5A is used, there is an advantage that an internal test of the SMDS support module R section can be performed.
The multiplexing method in the figure includes the following three methods.
-Simply select normal SMDS message and test message
A system that detects the idle timing of a normal SMDS message in a multiplexed block, notifies the test message generation unit of the timing, and instructs transmission of the test message
A test message generator simply sends out a test message, buffers it in the multiplexing block, detects the idle timing of a normal SMDS message, and multiplexes it
In the first method, only a test message is transmitted at the time of a test, and a normal SMDS message cannot be transmitted. This affects subscribers other than the test target. In the second and third systems, a normal SMDS message from a subscriber other than the test target is also sent, and a test message can be sent during the idle time.
On the other hand, in the SMDS support module S part, the test message is separated from the normal SMDS message, but there are a plurality of types. In the method shown in FIG. 793 (a), a test message check unit is provided immediately after receiving a test message. In the method shown in FIG. 793 (b), a normal SMDS message and a test message are received after receiving various checks. Separate and check test message. (In addition to this, a method of separating “on the way” such as DA analysis and various checks is also conceivable.)
Again, there is no difference between the two formulas as long as they are purely specialized for PVC testing. However, when the system shown in FIG. 793 (b) is used, there is an advantage that an internal test of the SMDS support module S can be performed. Note that the test message checker has a function of capturing only messages having the test target PVC / VCI.
As described above, in the PVC tests (1) and (3), the test message generator is provided in the SMDS support module R and the test message checker is provided in the SMDS support module S.
For the PVC test (2), that is, the PVC test between SMDS support modules, a test message generator is provided in the SMDS support module S and a test message checker is provided in the SMDS support module R. An image of this test is shown in FIG. The test message is sent and received along the thick line in the figure shown in the figure and confirmed.
The test message multiplexing part in the SMDS support module S part and the test message separation part in the SMDS support module R part can also have various configurations shown in FIG. 793 or 794. Although not shown, there is no difference in any method as long as it is purely specialized for PVC testing. However, if multiplexing is performed before various checks or the like is separated after various checks, there is an advantage that tests inside the SMDS support module can be performed.
For example, as shown in FIG. 795, in the SMDS support module R, the test messages for the PVC tests (1) and (3) above are multiplexed before various checks and the like. Assume that a test message for a test is separated after various checks. In this case, tests such as various checks in the own module can be performed only by the own module by the test message generator and checker provided for the PVC test. This also applies to the SMDS support module S.
The following more specific test method will be described.
In any of the above tests (1) to (3) PVC, a test message is prepared in the test message generation unit and a test start is instructed. Then, VPI and VCI corresponding to the PVC under test are added to the test message and transmitted. (Alternatively, there is a method of writing the VPI and VCI corresponding to the PVC under test as a part of the test message when the test message is prepared. In this case, the test message is sent as it is when the test is started.)
The test message flows along the PVC under test and is input to the test message checker. (As described above, VPI and VCI corresponding to the PVC under test are instructed in the test message checker, and control is performed so that only messages having the VPI and VCI are input and accumulated.) The test message stored in the test message checker is read after a certain period of time (more than the time logically required for the test message to arrive at the test message checker from the test message generator), and its contents are checked. Receive. (The storage in the test message checker is cleared prior to the start of the test.)
Although there is a method in which the number of test messages is only one, in general, the number is plural. (However, the number is limited due to physical restrictions.) In this case, in this PVC test, the number of test messages and the contents thereof are checked.
In the case of the PVC tests (1) and (3) above, the SMDS subscriber corresponding to the PVC under test is in the turn-back mode. Here, it is assumed that an incoming call is received from an arbitrary SMDS subscriber to an SMDS subscriber corresponding to the PVC under test in this mode.
In the case of the above-mentioned “method for simply selecting a test message and a normal message”, all normal SMDS messages are discarded, so that the above SMDS message does not flow to the SMDS subscriber corresponding to the PVC under test. Will not cause any problems. However, in the case of the “system in which a test message is inserted at a normal message idle timing”, the SMDS message is transmitted to an SMDS subscriber corresponding to the PVC under test. The VPI / VCI at this time is the same as that corresponding to the PVC under test and is in a state where it cannot be distinguished from the test message.
The following two countermeasures can be considered for this.
In the first method, the multiplexing unit recognizes the VPI / VCI corresponding to the PVC under test, checks the VPI / VCI of the normal SMDS message, and inputs the same message when the same one corresponding to the PVC under test is input. Discard.
In the second method, no hardware measures are taken, and identification information or the like is given in advance to the test message, and determination is made when the test message checker reads it. This second method will be described in more detail.
In the case of a test method in which only one test message is used, it is first determined whether or not there is one message stored in the test message checker.
If it is zero, it is recognized as a test NG.
If there is one, it is read out and it is determined whether or not it is a test message. In the case of a test message, the content is checked and OK / NG is determined. On the other hand, if there is no test message, a test retry is performed. Here, in order to prevent infinite retry, an algorithm for determining that the test is impossible after a predetermined number of retries is provided.
In the case of a test method with n test messages, first, it is determined whether or not n messages are accumulated in the test message checker.
If it is less than n, the test is NG.
In the case of n, the first message is read out first to determine whether it is a test message. In the case of a test message, the content is checked and OK / NG is determined. In this determination, in the case of NG, the test result (as a whole) is recognized as NG at that time. If OK, the process proceeds to the processing of the second message. On the other hand, if the first message is not a test message, the process proceeds to processing of the second message.
Thereafter, n determinations are repeated in the same manner. If m test messages (m ≦ n) are received and all the contents are OK, the test is approved (as a whole). Retry is performed when the number of the n test messages is smaller than the predetermined value m. However, in order to prevent infinite retries (m can be arbitrarily set), after a certain number of retries, Provide an algorithm that determines that the test is not possible.
This method can also be applied to the PVC test (2).
Next, the layer 3 BEtag and BAsize checks for confirming the normality of the SMDS data and the layer 2 length check will be described. In the present embodiment, these checks are performed in SBMISH (or GWMASH). Specifically, for example, this is performed in HMH04A of SBMESS.
FIG. 796 shows the format of the L3-PDU. As shown in the figure, the leading Rsvd field of the L3-PDU is 1 octet, which is an area provided for format definition (currently unused). The BEtag field is 1 octet, and is information for checking the normality of the data by confirming the coincidence of these two values on the receiving side together with the BEtag written in the trailer of the L3-PDU. The BAsize field is 1 octet, and is information for notifying the buffer size to the side that receives this data. The DA and SA fields are each assigned 8 octets. The data up to the Info field after the SA field is not particularly relevant to this embodiment.
The Info field is an area for storing actual transfer data, and has a variable length with a maximum length of 9188 octets. The Rsvd, BEtag, and Length fields of the trailer section store the same information as the Rsvd, BEtag, and BAsize fields stored at the head of the L3-PDU, respectively.
The interrelationship between L2-PDU and L3-PDU will be described with reference to FIG. As shown in the figure, the BA3size of the L3-PDU means that the first 4 octets of the L3-PDU (Rsvd, BEtag, BAsize field) and the trailer unit 4 octets (Rsvd, BEtag, Length field) are calculated from the total length of the L3-PDU. Excluded value. The payload length of the L2-PDU is a value obtained by removing the header 7 octets and the trailer 2 octets from the total length (53 bytes) of the L2-PDU. However, the L2-PDU payload length here means the effective payload length. Therefore, the payload length of BOM and COM is 44 octets, but the payload length of EOM and SSM is variable.
Here, assuming that the BAsize of the L3-PDU is 100, a case where this L3-PDU is converted into an L2-PDU will be described below.
The L2-PDU BOM stores a part of the data of the header part and information part of the L3-PDU, for a total of 44 octets. In the L2-PDU COM, 44 octets of the information part of the L3-PDU are stored. The L2-PDU EOM stores data in the information part of the L3-PDU and data in the trailer part, a total of 20 octets. Therefore, in this example, the effective payload length of the L2-PDU EOM is 20 octets.
Next, the three checks performed in the present embodiment will be described. In these checks, “an error should be set only when SSM or EOM” “Bsize, when the result of the L2 payload length check is NG, “BEtag is not NG”.
The three checks performed in this embodiment are as follows.
1. L2-PDU payload length check at SSM, EOM
2. L3-PDU EBtag check
3. L3-PDU BAsize check
Before explaining these checks, some explanation of the data format will be given. As described above, the L3-PDU has a format shown in FIG. Here, the length of the L3-PDU is always a multiple of 4 octets. However, the L2-PDU format is taken for processing in the exchange. At this time, the segment type of the L2-PDU indicates which portion of the divided L3-PDU is included in the segmentation unit. Hereinafter, SNI + MID is referred to as RMID.
(1) L2-PDU payload length check during SSM and EOM (Figure 798)
In this check, a predetermined value is subtracted for each BOM, COM, EOM (or SSM) from the BAsize of the L3-PDU, and compared with the effective payload length of the EOM (or SSM). Check for normality.
First, BAsize in L3-PDU format is extracted. This BAsize is stored in the received BOM. Then, BAsize is stored in the table using the RMID of the BOM as a key (address). Thereafter, BAsize is once taken out, 9 is subtracted from the BAsize value, and the result is written again in the table. (When BOM is received, 36 octets are actually subtracted. However, as described above, since the length of L3-PDU is an octet length that is a multiple of 4, in order to simplify the calculation, the BAsize value is included. , Use all values divided by 4)
Subsequently, when a COM having the same RMID as the BOM is received, the table is read using the RMID as a key, and 11 is subtracted from the read value and written to the table again. If there are a plurality of COMs, this process is repeated.
When an EOM having the same RMID as the BOM is received, the table is read using the RMID as a key. If the value is “0”, or if the value does not match the effective payload length of the EOM, it is determined that an error has occurred. If they match, it is determined that the L2-PDU payload length is normal.
When the SSM is received, the BAsize of the L3-PDU stored in the SSM is extracted, and the value obtained by subtracting 8 from the BAsize is compared with its own effective payload length. If this comparison matches, it is determined that the L2-PDU payload length is normal.
Notes on processing
The count value may not match the L2-PDU payload length. For example, this is a case where one L2-PDU is lost. This is because the BAsize is not counted down when the L2-PDU is lost. At this time, only L2 Length is set to NG as an error flag, and L3-PDU BEtag check and L3-PDU BAsize check are not set to NG. This is the same when the L2-PDU increases for some reason.
Although the subtraction process is performed by a counter, a subtraction circuit may be used. Further, in order to facilitate processing, the number of 11, 9, and 8 is subtracted taking advantage of the feature that the data length is a multiple of 4, but numbers of 44, 36, and 32 may be used.
(2) L2-PDU BEtag check (Fig. 799)
In this check, the header part of the L3-PDU format and the BEtag in the trailer part are compared, and it is monitored whether data transmission is correctly performed due to the match / mismatch.
First, when BOM is received, BEtag of the header part of L3-PDU stored in the payload part is taken out. Then, the BEtag is stored in the RAM using the RMID of the BOM as a key. When COM is received, no processing is performed. When the EOM is received, the RAM is read using the RMID of the EOM as a key, and the read BEtag is compared with the BEtag of the L3-PDU trailer stored in the payload of the EOM. If this comparison matches, it is determined that the SMDS data transmission is normal, and if it does not match, it is determined as abnormal.
When the SSM is received, the BEtag in the header portion of the L3-PDU stored in the SSM payload portion is compared with the BEtag in the trailer portion of the L3-PDU.
(3) l3-PDU BAsize check (Figure 800)
In this check, the BAsize of the header portion of the L3-PDU format is compared with the LENGTH of the trailer portion, and it is monitored whether the data transmission is correctly performed due to the match / mismatch.
First, when BOM is received, the BAsize of the L3-PDU stored in the payload part is taken out. Then, the BAsize is stored in the RAM using the RMID of the BOM as a key. When COM is received, no processing is performed. When the EOM is received, the RAM is read using the RMID of the EOM as a key, and the read BAsize is compared with the LENGTH of the L3-PDU stored in the payload portion of the EOM. If this comparison matches, it is determined that the SMDS data transmission is normal, and if it does not match, it is determined as abnormal.
When the SSM is received, the BA size of the L3-PDU stored in the SSM payload part is compared with the LENGTH of the L3-PDU.
FIG. 801 shows a block diagram for realizing the above checks.
When the L2-PDU is received as SMDS data, the segment type detection unit 1 detects which of BOM, COM, EOM and SSM. At the same time, the RAM address generation unit 2 obtains RMID from the SNI and MID of the L2-PDU, and uses the value as the access address to the RAM 10.
The detection of BEtag, BAsize (LENGTH), and L2-Payload-LENGTH is detected by the BEtag detection unit 3, the BAsize detection unit 4, and the L2-LENGTH detection unit 5, respectively. 2 is written to the generated address. The down counter 6 performs a predetermined calculation (subtraction) on the value read from the RAM 10, and the calculation result is written into the RAM 10 again. The BEtag comparison unit 7, the BAsize comparison unit 8, and the L2-LENGTH comparison unit 9 perform the above-described comparison operations and output the results.
Next, a system in which connectionless data processing servers are connected by a dedicated line will be described.
FIG. 802 is a system configuration diagram of this embodiment. In the figure, SW1-1 to 1-4 are switches (switches) and can be realized by ATM switches. CPRs 2-1 to 2-4 are call processors, and CLSs 3-1 to 3-4 are connectionless processing servers. The CPRs 2-1 to 2-4 and the CLSs 3-1 to 3-4 perform various processes while exchanging information. The dedicated line 5 is, for example, a high-speed bus.
In the figure, the subscriber 1 accommodated in the SW1-1 to the subscriber 4 accommodated in the SW1-4 indicate a route through which data is transferred when connectionless communication is performed. In this case, first, the connectionless data output from the subscriber 1 is transferred to the CLS 3-1 via the SW 1-1. The transfer during this time is performed via PVC, for example. In CLS 3-1, message interpretation, call type determination, and the like are performed by a cooperative operation with CPR 2-1. When the call communication mode is connectionless communication and the transfer destination is recognized as the subscriber 4 connected to the CLS 3-4, the connectionless data is transferred to the CLS 3-4 via the dedicated line 5. Forward. Then, the data is transferred from the CLS 3-4 to the subscriber 4 via the SW1-4.
In this way, connectionless data is transferred between CLS via a dedicated line without being exchanged by SW.
FIG. 803 is a block diagram of the CPR and CLS. The CPR 10 includes a message interpretation device 11, a call type determination device 12, and a subscriber data device 13. The CLS 20 includes a destination determination device 21, a local CLS management device 22, and another CLS data management device 23. Further, FIG. 804 (a) is an example of a table managed by the own CLS management device 22, and FIG. 804 (b) is an example of a table managed by another CLS data management device 23.
Hereinafter, the routing operation of CPR 10 and CLS 20 will be described with reference to the flowchart of FIG. Here, the switch is an ATM switch, and the connectionless communication method is SMDS.
When a message is received from the switch, message interpretation is performed in step S1. This processing is performed by the message interpretation device 11 of the CPR 10. Subsequently, in step S2, it is determined whether the received message is a connectionless service. In this determination, the call type determination device 12 searches the subscriber data device 13 and checks whether the calling subscriber is registered as a connectionless service subscriber in the device 13. Alternatively, it is checked that the VPI / VCI of the message is a specific value indicating that it is an SMDS cell.
In the case of a connection service, the process is performed in step S3. If it is a connectionless service, the management data of CLS 20 is searched in step S4. First, a table managed by the own CLS management device 22 is searched, and it is determined whether the destination of data is a terminal connected to the own CLS (step S5). If it is the own CLS, a routing process is performed in step S6. .
On the other hand, when the destination of data is a terminal not connected to the own CLS, a table managed by the other CLS data management device 23 is searched. If the destination of the data is in this table, the connectionless data is transferred via the dedicated line 5 based on the CLS identification number. If the destination of data is not in this table, the data is discarded.
When this routing method is performed in units of SMDS cells, the processing shown in FIG. 805 may be performed only for BOM (or SSM). Then, the routing information obtained by the processing for the BOM is stored with the MID (or MID + SNI) of the BOM as a key, and when COM or EOM is received, the MID (or MID + SNI) is stored as the key. To extract the routing information.
The transmission method on the dedicated line is realized by a fixed time slot assignment method, a variable time slot random assignment method, and a variable time slot control assignment method.
FIG. 806 is another characteristic configuration related to the invention, and shows a termination point of intra-station LAPD communication. In the figure, CC (exchange processor) 1 is a main CPU for controlling the exchange, and its program is stored in MM2.
The input / output control unit 4 is connected to the system bus 3 and controlled by CC1. The input / output control unit 4 is connected to a LAP control device (BSGC) 5 and an ATM switch 6 and interfaces communication of control information between each device and the CC 1 via the system bus 3.
CC1 sends control information to LAP control device 5 or ATM switch 6 via input / output control unit 4, and each device that receives the control data needs to read data from MM2. In response, it requests the I / O controller 4 for a DMA request. The input / output control unit 4 receives these requests in order and transfers the control information on the MM 2 to each device using the DMA.
The LAP control device 5 and the input / output control unit 4, and the ATM switch 6 and the input / output control device 4 are directly connected by a cable.
The LAP control device 5 has an interface based on the intra-station devices 7 and 8 and the LAP, assembles data received from the input / output control unit 4 into an LAP frame, and transfers the frame to the intra-station device. The intra-station device (SINF) 7 is a device that controls a subscriber cell as described in the DS3-SMDS interface of Part 2, for example, and is a device under the intra-station device (SIFSH) 8. The intra-station devices 7 and 8 are connected by a cable. As described in Part 3, the intra-station device (SIFSH) 8 has a function of concentrating each sub-station device 7, a function of identifying a subscriber cell and an intra-station control communication cell (signaling cell), and intra-station control communication A function to convert a cell for use into a LAP frame. As described in Part 4, the ATM switch (ASSWSH) 6 has a function of routing the subscriber cell and the intra-station control communication cell according to tag information assigned to each cell.
The intra-station control communication is described in detail in Part 7 and, for example, in Part 2. Part 3-4. Or 6. Are described in detail.
FIG. 807 shows another characteristic configuration related to the invention.
In the control of the terminal device (TERM) 14, a DMA (Direct Memory Access) method in which writing / reading is performed on a divided area of one memory is adopted. As shown in FIG. A storage device (MM) 7 is disposed inside the exchange.
FIG. 808 shows the division form and control information format of MM7. As shown in FIG. 808, MM7 is largely divided into two areas DM1 and DM2. Then, the control information write operation by the TERM 14 is executed for one area DM1, and the control information read operation by the main processor (MPR) 1 is executed. For the other area DM2, the control information write operation by MPR 1 is executed, and the control information read operation by TERM 14 is executed. In DM1, status information from TERM 14, for example, control information such as failure information and answer to command reception is written. Then, the MPR 1 recognizes the state of the TERM 14 by reading this control information. Conversely, the command from MPR 1 is written in DM2. Then, the TERM 14 reads out this command and executes control processing corresponding to the command.
FIG. 809 (a) shows the control information format. The control information format is composed of 2 words (1 word is 32 bits), and the structure is the same for commands and statuses. The first 8 bits of the first word indicate command contents or status contents. For example, in the case of a failure information read command, it is defined as 01 (H), and the contents are unified for all TERM14. An area other than the first 8 bits of the first word is an address, and an address on the access MM 7 is set. The second word is a data area, and information to be written in the MM 7 is set here. For example, if the status is failure information notification status, the failure information content is set in the format shown in FIG. The control information shown in FIG. 809 (a) is stored in the control cell in the format shown in FIG. 809 (c). A unique VPI / VCI of the control cell is assigned within the station.
Actual control is executed as follows.
First, in FIG. 807, a specific VPI / VCI is assigned to each TERM 14, and a tag (TAG) is set for each VPI / VCI in the CMUX 12, which is a multiplexing device.
When control information is sent from MPR 1 to TERM 14, MPR 1 writes control information such as a command at a certain address on MM 7 to notify TERM 14 that command transmission is necessary. A specific command code is used for this notification. A VPI / VCI corresponding to the transmission destination TERM 14 and a tag for instructing routing to the TERM 14 are set in the cell storing the command code, and the cell is set in the CMUX 12. Send out.
The SRM 11 routes the cell based on a tag attached to the cell. When the TERM 14 recognizes that the VPI / VCI of the arriving cell indicates the control cell, the TERM 14 starts a reading process for the MM 7. In the data area of the command transmission notification control cell transmitted from the MPR 1, the address on the MM 7 where the command is written and the number of commands (number of words) are specified.
The TERM 14 sets the address specified by the control cell from the MPR 1 in the address area in the control cell transmitted by the TERM 14, assigns the VPI / VCI for the control cell, and sends the control cell to the CMUX 12.
The VCC in the CMUX 12 replaces the input VPI / VCI added to the cell with the output VPI / VCI and sets a specific tag corresponding to the input VPI / VCI to the input control cell. This control cell is input to the SRM 11 together with other user cells.
The tag comparison unit (TAGCMP) 10 notifies the address decoder (ADRS DEC) 9 at the timing when a cell having a tag corresponding to the control cell is input.
The ADRS DEC 9 takes out address data from the control cell and outputs the address to the address bus 5. MM7 is divided into two areas DM1 and DM2 as shown in FIG. 808, and when viewed from TERM14, the area with the larger address value on MM7 is the read area and the area with the smaller address value on MM7. Becomes the writing area. Therefore, ADRS DEC9 supplies a read / write enable signal to MM7 by decoding the upper bits of the address in the control cell.
As described above, when the TERM 14 sends out a control cell instructing to read a command from the MM 7, the ADRS DEC 9 outputs the read address stored in the input control cell to the address bus 5 and also to the MM 7. A read enable signal is output. As a result, the command group written in the area DM2 on the MM7 is read from the MM7 to the data bus 4 by the MPR1.
The ATM interface device (ATMIF) 6 takes in the command group read on the data bus 4 and stores it in the ATM cell, and inputs it to the CMUX 12. As a result, the ATM cell storing the command group is transferred from the CMUS 12 to the TERM 14 via the SRM 11 in the downlink direction.
When the TERM 14 needs to transmit status when a failure occurs, the TERM 14 generates a control cell and sends it to the CMUX 12. In this control cell, an address for accessing the area DM1 on the MM 7 is set.
The arrival of the control cell is detected by the TAGCMP 10. The ADRS DEC 9 determines that the address is a write address by determining the upper bits of the address stored in the input control cell, outputs the write address to the address bus 5, and sends it to the MM 7. A write enable signal is output.
The status information stored in the control cell is taken out by the data converter (DTCV) 8 and sent to the data bus 4.
As a result, the status information stored in the control cell is written from the data bus 4 to the area DM1 on the MM7.
Here, a health check is performed at regular intervals to monitor whether the communication between MPR 1 and TERM 14 is always normal. The ATMIF 6 has a function of generating an idle pattern for health check, and sends this health check cell to each TERM 14 at regular intervals. When the TERM 14 receives a cell that arrives at this fixed period, it returns an answer cell. This answering cell is designated to write a specific pattern at a predetermined address on DM1 as control information, and MPR 1 is divided into DM1s divided for each TERM 14 at regular intervals (see FIG. 808). By monitoring the address, it is possible to monitor whether or not the communication between MPR 1 and TERM 14 is normal.
FIG. 810 shows a circuit configuration of the TAGCMP 10 shown in FIG. 807, and FIG. 811 shows an operation timing chart thereof.
FIG. 812 shows a circuit configuration of ADRSDEC 9 shown in FIG. 807, and FIG. 813 shows an operation timing chart thereof.
FIG. 814 shows a circuit configuration of the ATMIF 6 shown in FIG. 807, and FIG. 815 shows an operation timing chart thereof.
FIG. 816 is another characteristic configuration related to the invention.
First, the jig 4 for performing cell loopback is connected to the output of the multiplexer (MUX) 9 and the input of the demultiplexer (DMUX) 5. Next, the microprocessor designates loopback to the selector 6 via the I / O register 11 or to the selector 7 by a single function.
Next, the microprocessor 1 executes a test program stored in the RAM 10 or the like. As a result, for example, the test cell is transferred along the test route indicated by the broken line in FIG.
That is, first, a test cell is sent from the LAP communication control unit (LAP) 2 to the MUX 9, and then the test cell is MUX 9 → Jig 4 (loop back) → DMUX 5 → selector 6 or selector 7 (loop back) → Routing code addition function part (VCC) 8 → MUX 9 → Jig 4 (Loopback) → DMUX 5 → LAP 2 When the test cell transmitted from the LAP 2 is received by the LAP 2 within a certain time monitored by the test program, it is determined that the set test route is normal, and the RAM 10 indicates that information. Is recorded.
Here, the microprocessor 1 can also be configured to perform a failure check of various devices shown in FIG. 816 under the control of the microprocessor by a test program.
817 and 818 are other characteristic configurations related to the invention. FIG. 817 shows an overall image, and FIG. 818 shows an image of software control.
The test is started by inputting a test command 5 from the maintenance operation terminal 3 connected to the originating station (ATM switch) 1. Test command 5 input information
(ATM switch) station number.
The test cell transmission program 8 that has received the test command 5 reads the telephone number of its own station and creates a test cell. In the test cell, the outgoing route information, the incoming station telephone number, and the outgoing station telephone number are set as test cell information.
This test cell is directly inserted into the inter-station connection device 9 for exchanging data between stations, and is transmitted between the stations. The inter-station connection device 9 has a function of recognizing a telephone number.
At the destination station, when the inter-station connection device 9 recognizes the destination station number in the test cell as its own station number, the test cell reception program 11 is started by the test cell.
The test cell reception program 11 determines forward / return information that is test cell information stored in the test cell.
When the test cell reception program 11 determines the forward path information as the test cell information, the test cell reception program 11 outputs the cell reception information 6 by an autonomous message to notify the maintenance person that the test cell has arrived.
Thereafter, the test cell reception program 11 creates a test cell for response. In the test cell, as the test cell information, the return route information, the destination telephone number (the originating telephone number added to the received test cell), and the originating station number (the incoming station attached to the received test) Phone number) is set.
The test cell created by the test cell reception program 11 is inserted into the inter-station connection device 10 at the destination station and transmitted between the stations. When the test cell arrives at the originating station to which the test command is input, the inter-station connection device 9 extracts the test cell, and the test cell reception program 12 is activated. When the test cell reception program 12 determines the return path information that is the test cell information stored in the test cell, the test cell reception program 12 outputs the cell reception information 7 to complete the test.
FIG. 819 shows another characteristic configuration related to the invention. This configuration is the same circuit configuration as FIG. 193 described in the traffic measurement processing in 5.3: ASSWSH in Part 4.
That is, in the ATM switch (ASSWSH), the number of cells shown below in the 2.4 Gbps / 622 Mbps ATM switch section or DMUX section is counted as a function similar to the performance monitor for network state management.
(1) Number of passing cells for each 622 Mbps highway (P = 0)
(2) Number of passing cells for each 622 Mbps highway (P = 1)
(3) Number of discarded cells for each 622 Mbps highway (P = 0)
(4) Number of discarded cells for each 622 Mbps highway (P = 1)
Each parameter described above is collected every 15 minutes, triggered by a notification from CC (switch processor) every 15 minutes.
The number of cells is counted based on outputs L, V, and H shown in FIG. 819 from the ADMUX LSI (see FIG. 182) 1 when the DMUX unit is an object, and values are stored in the external RAMs 4 and 5. Retained.
The traffic is counted at a cycle of about 25 μsec by the 8-bit counters 2 and 3 for each highway. The count value is stored in a specific address of the RAM 4 or 5 via the selector (SEL) 8 and the adder (ADD) 9. In the next cycle, the count value read from the RAM 4 or 5 via the selector (SEL) 6 or 7 and the next count value read from the counter 2 or 3 via the selector (SEL) 8 Are added by an adder (ADD) 9 and stored again at the specific address. Each time the TG 10 receives a notification every 15 minutes from the CC, the TG 10 outputs a switching instruction to the selectors (SEL) 6 to 8 and switches the RAM in which the count value is written to the RAM 4 or 5. As a result, the count value for 15 minutes immediately before the notification is held in the RAM 4 or 5 in which the count value is not written. The next 15-minute count is performed using the RAM 4 or 5 in which the count value is newly written.
After the notification from the CC every 15 minutes, the count values are read from the RAM 4 or 5 in which the count values are not written by the firmware. Each read count value is held in the firmware until the count value is requested by the SO command from the CC.
When it is attempted to count the number of discarded cells passing through the ATM switch unit or DMUX unit, the ATM switch unit or DMUX unit operates at a high speed and has a transmission rate of 2.4 Gbps. If all the cells in the ATM switch section or DMUX section are valid cells, or if all the cells are discarded, a maximum 28-bit counter is required, and this should be placed in each information unit. Would be a large hardware configuration. Therefore, in this embodiment, a small counter having a capacity of 4 bits or 8 bits is arranged in the CNTR section composed of the counters 2 and 3 and the selector 8, and this output is added to the previous count value within a short time. Thus, a long-time counting operation is realized.
For the ATM switch unit, the highway speed is 2.4 Gbps, the capacity of the counters 2 and 3 in the CNTR unit is 8 bits, the data direction area of the RAMs 4 and 5 is 8 bits, and the switching unit time of the RAMs 4 and 5 is 15 FIG. 820, FIG. 821, and FIG. 822 show the memory map of the RAMs 4 and 5 in FIG. 819, the circuit configuration of the CNTR unit, and the circuit configuration of the ADD 9 in the case of the minute.
In the RAM 4 and 5 internal memory map shown in FIG. 820, as described above, the number of bits for the count value needs 28 bits. Accordingly, when the data direction area of the RAMs 4 and 5 is 8 bits, 4 addresses are required per count value, and each count value is assigned 4 addresses from the address 00H.
FIG. 821 is a circuit configuration diagram of the CNTR section of FIG. 819. The CNTR unit has an 8-bit counter 1 (corresponding to the counter 2 or 3 in FIG. 819) for counting the number of passing cells and the number of discarded cells, and valid cell notification or discard notification from the ATM switch unit or DMUX unit. Is input, the counter 1 is incremented according to the notification. Each count value is input to the selector 2 (corresponding to the selector 8 in FIG. 819), multiplexed and output based on the control signal from the TG 10 in FIG. 819.
FIG. 822 is a block diagram of ADD 9 of FIG. 819. The ADD 9 is composed of adders 1 and 2 of upper 4 bits and lower 4 bits, and there is a C0 signal when there is a carry between them. In this case, since one information is four addresses, addition is performed four times. However, only the lowest address is actually added, and only the carry calculation is executed for the remaining three addresses. Therefore, in FIG. 819, the count value from the CNTR section input to the ADD 9 is divided into four, only the first block is the actual count value, and the rest is masked to zero. The output ADDV of the adder 1 becomes the output of ADD 9 in FIG.
FIG. 823 shows the configuration of the TG 10 of FIG. 819. The TG 10 has a built-in 8-bit counter, and controls all timing and RAM. FIG. 824 shows a timing chart. The TG 10 switches the RAMs 4 and 5 in response to notifications from the CC every 15 minutes.
With the above configuration, a long-time counting operation is realized. In addition, there is a CLP bit indicating the priority of the cell in the header of the ATM cell. This bit is extracted from the header information from the ATM switch or DMUX part, and the enable condition of the counter of the CNTR part in FIG. In addition, the counter is set to four, the control signals from the TG 10 are set to two, SL1 and SL2, and the maps of the RAMs 4 and 5 are further increased to four types so that the cells pass through each priority unit. It is also possible to count the number and the number of discarded items.
The configuration of the CNTR section in this case is shown in FIG. 825, and the configuration of the TG 10 is shown in FIG.
The configuration of FIG. 819 can also be applied to the DMUX part by a method using cell header information. DMUX processing is basically performed based on tag information given to the head of a cell. By receiving this information from the DMUX unit, the number of passes and the number of discarded cells in demultiplexed outgoing line units. Can also be counted. However, as in the case of the priority, it is necessary to enable the counter of the CNTR unit, map the RAMs 4 and 5, the address counter of the TG 10, and the control signal. The configuration of the CNTR section of FIG. 819 for the DMUX section is shown in FIG. 826, the configuration of the TG 10 is shown in FIG. 823, and the configuration of the ADD 9 is shown in FIG.
FIG. 827 shows another characteristic configuration related to the invention.
In the following description, FIGS. 813 to 816 described above are referred to as appropriate even if not specifically mentioned.
The problem to be solved here is, as described above, in the period of 125 μsec, the number of bits in the PLCP multiframe is 5524 bits when the trailer length is 13 nibbles, and 5528 bits when the trailer length is 14 nibbles. On the other hand, since the number of bits transmitted by the DS3 payload is 5592 × 84/85 = 552.211..., When the PLCP multiframe is transmitted, two lengths of 13 nibbles or 14 nibbles are taken. What rules should be used to select the trailer length to be obtained. In particular, if there is a premise that the C1 byte cycle stuff counter is used to display the trailer length, the C1 byte is cyclically changed in three multiframe periods (see FIG. 815). What rule should be used to mix the pattern P in which the trailer length of the third multiframe is 13 nibbles and the pattern Q in which the trailer length of the third multiframe is 14 nibbles? This is a specific problem to be solved here.
A first configuration for solving the above-described problem will be described.
First, as described above, the pattern of the number of nibbles of the trailer is 13 → 14 → 13 in the pattern P in which the trailer length of the third multiframe is 13 nibbles, and the trailer length of the third multiframe. In the pattern Q in which is 14 nibbles, the pattern is 13 → 14 → 14.
Here, if the mixing ratio of the pattern P and the pattern Q is a: b, the mixing ratio m: n of the multi-frame with a trailer length of 13 nibbles and the multi-frame with a trailer length of 14 nibbles is as follows: Become.
[Expression 2]
m: n = (2a + b): (a + 2b)
If m and n are used, the average number of bits of the PLCP multiframe can be expressed by the following equation.
[Equation 3]
(Mm + Nn) / (m + n)
Here, M is the number of bits of a multiframe with a trailer length of 13 nibbles, and M = 5524 bits as described above. N is the number of bits in a multiframe with a trailer length of 14 nibbles, and N = 5528 bits as described above.
Furthermore, as described above, if the number of bits transmitted by the DS3 payload in the period of 125 μsec is X,
[Expression 4]
X = 5592 × 84/85 bits
It is.
Therefore, since the number of bits X only needs to be equal to the average number of bits of the PLCP multiframe, the following equation is established from Equation 3 and Equation 4.
[Equation 5]
(Mm + Nn) / (m + n) = X
From this relationship and Equation 2, a: b can be expressed by the following equation.
[Formula 6]
a: b = 29: 56
From the equation (6), if the ratio of the pattern P to the pattern Q is 29:56, the number of bits transmitted by the DS3 payload and the average number of bits of the PLCP multiframe in the period of 125 μsec are equal, and the PLCP multiframe is The DS3 payload in the 125 μsec period can be transmitted without excess or deficiency.
Here, using the fact that the minimum period in which the patterns P and Q satisfying the above condition are mixed is 29 + 56 = 85 PLCP multiframe, N times 85 (N is an integer of 1 or more) every PLCP multiframe period FIG. 827 and FIG. 828 show a configuration in which the pattern P is sent out 29 × N times and the pattern Q is sent out 56 × N times. Further, FIG. 829 shows an operation explanatory diagram corresponding to these configurations.
The PLCP frame generation units 1 and 2 of the patterns P and Q assemble the PLCP frame by storing the ATM cell or L2-PDU cell in the PLCP payload and adding the PLCP header and trailer. The pattern P PLCP frame generation unit 1 adds a trailer that repeats the nibble number of 13, 14, and 13 cycles. The pattern Q PLCP frame generation unit 2 adds the nibble number of 13, 14, and 14 cycles. Repeating trailers are added.
In the configuration shown in FIG. 828 corresponding to the transmission pattern selection unit 4 in FIG. 827, the selector 2 includes 29 × N “0” input values and 56 × N “1” input values. A total of 85 × N input values are input. Then, the 85 × N frequency division counter causes the selector 2 to cyclically select 85 × N input values inputted to the selector 2 in synchronization with the period of the PLCP multiframe, and the input value Are output to the selector 3 shown in FIG. 827 as a pattern switching signal.
The selector 3 selects the inputs A1 and A2 based on the pattern switching signal. That is, the selector 3 selects the pattern P when the value of the pattern switching signal is “0”, and selects the pattern Q when the value is “1”.
The DS3 interface unit 5 assembles and sends out a DS3 frame by inserting a PLCP frame into a DS3 payload and adding a DS3 header in synchronization with a transmission rate of 44.736 MHz.
With the configuration shown in FIGS. 827 and 828 described above, the ratio of the pattern P to the pattern Q in the PLCP multiframe output from the selector 3 is 29:56 as shown in FIG. The DS3 payload in the 125 μsec period can be transmitted without excess or deficiency.
Next, a second configuration for solving the above-described problem will be described.
When the ratio of the pattern P and the pattern Q defined by Equation 6 is 29:56 and 1 is subtracted from the pattern P ratio 29, the ratio becomes 1/2 of the pattern Q ratio 56. When this is used, if the period in which the pattern P and the pattern Q are mixed is 85 multiframes, the PLCP multiframe pattern to be transmitted is the same repetitive pattern × 28 times, as shown below, and the last By the combination of one pattern P added to the above, the condition of Formula 6 can be satisfied.

* A total of 85 multiframe periods.
With the above combination, it is possible to reduce the deviation of the transmitted PLCP multiframe. A configuration for realizing such a combination is shown in FIGS. 827 and 830. FIG. 831 shows an operation explanatory diagram corresponding to these configurations.
In the configuration shown in FIG. 830 corresponding to the transmission pattern selection unit 4 in FIG. 827, the selector 2 includes, for example, 28 “101” input value groups and one “0” corresponding to the combination example 3 described above. ”A total of 85 input values consisting of input values are input. Then, the 85-dividing counter causes the selector 2 to cyclically select the 85 input values inputted to the selector 2 in synchronization with the cycle of the PLCP multiframe, and the input value is used as a pattern switching signal. Is output to the selector 3 shown in FIG.
With the configuration shown in FIGS. 827 and 830 described above, as in the case of the first configuration, as shown in FIG. 831, the ratio of the pattern P to the pattern Q in the PLCP multiframe output from the selector 3 is 29. Therefore, the PLCP multiframe can be transmitted without excess or deficiency by the DS3 payload in the period of 125 μsec. In this case, in particular, since the pattern of QPQ is repeated many times, it is possible to reduce the deviation of the transmitted PLCP multiframe.
Next, an exchange having a multicast function will be described.
The exchange of this embodiment is based on, for example, an ATM exchange that exchanges ATM cells. In order to realize the multicast function in the ATM exchange, the following functions are required.
(1) Cell copy function
(2) VPI / VCI replacement function
In addition, when performing cell copy, the following two processes are required.
(1) Copy inside the switch
(2) Copy on the same line
FIG. 832 is a diagram showing the configuration of an exchange for realizing the above point-to-multipoint function. (A) is a trunk system, (b) is an input unit copy system, and (c) is an internal copy system. is there.
(1) Trunk system: A cell for point-to-multipoint connection, that is, a cell output from a source terminal and distributed to a plurality of subscribers, is passed through a switch (for example, message handler in SMDS) ). Then, cell copying and VPI / VCI replacement are performed within the trunk, and the cells are transferred to the switch again and distributed to a plurality of transfer destination subscribers.
(2) Input unit copy method: A block for copying a cell is provided in front of the switch, and a cell for point-to-multipoint is copied in that block. The switch has only a function of exchanging (connecting) the copied cell.
(3) Internal copy method: A cell is copied in the MSSR (multistage self-routing) configuration of the switch.
In the point-to-multipoint connection cell, information indicating that the cell is a point-to-multipoint connection is set. In addition, the cell for point-to-multipoint connection is configured such that, for example, a plurality of transfer destination subscribers can be identified by the VPI / VCI of the cell.
FIG. 833 is a table showing the characteristics of the three methods shown in FIG. 832.
When the number of point-to-multipoint connections supported by the system is small (several 10 to 100), the trunk system is desirable. When the number of point-to-multipoint connections supported by the system is large (100 or more), the input unit copy method or the internal copy method is preferable. In this case, if the number of sources requesting point-to-multipoint transfer is the same as the number of lines (channels) of the cell transfer destination subscribers, the input copy method is good, and those numbers are far apart. If so, the internal copy method is good.
However, when considering the exchange rules, the internal copy method may be good even when there is no difference in the number of channels of the source and destination subscriber lines. In other words, when a point-to-multipoint connection is provided, the source side device does not need to provide multiple sources. However, considering the bandwidth used, the same bandwidth is used as a point-to-point connection. Since it is occupied, the advantage as an exchange rope is lost even as an input copy method. For this reason. Even in the exchange, even when there is a difference in the number of source and subscriber lines, an internal copy system that does not require the addition of a block (copy function shown in FIG. 832 (b)) is advantageous. For the above reasons, it can be seen that the internal copy method is advantageous particularly in a large-scale system.
FIG. 834 is a diagram illustrating a configuration for realizing point-to-multipoint connection using the internal copy method.
When point-to-multipoint connection is realized by the internal copy method, it is necessary to use a bitmap, but in MSSR, if the number of outgoing routes is 64 and the concentration ratio is 4: 1. The number of outgoing routes to individual lines is 16 × 4 × 64 = 4096, which exceeds the number that can be displayed in the bitmap. For this reason, the multicast connection system of the present embodiment has the following configuration.
(1) MSSR 1st stage Point-to-point connection
(2) MSSR 2nd stage Bit map for point-to-multipoint connection
(3) MSSR 3rd stage Bitmap for point-to-multipoint connection
(4) DMUX part Bitmap by decoding VPI / VCI
The number of bits used in the bitmap in the case of point-to-multipoint connection is as follows.
(1) MSSR 1st stage 3 bits (for example, 8 × 8 switch)
(2) MSSR 2nd stage 8 bits
(3) MSSR 3rd stage 8 × 8 bits
Each bit used in the bitmap is written in a tag area added to each cell in the exchange. In the above case, 9 octets are required for the tag area, but the size of the tag area in the exchange can be freely set for each exchange, so if the tag information is 9 octets and each cell length is 64 octets The above bitmap can be realized. When the cell length is increased, the clock speed used for processing in the exchange may be increased. For example, if a cell with 54 octets is normally handled, the clock speed may be increased by (64/54) times.
FIG. 835 is a diagram for explaining a method for realizing the bit map without increasing the cell length.
In this case, the bitmap performed at the third stage of the MSSR in the configuration of FIG. That is, the cell for point-to-multipoint connection input to the switch 1 is once input to the trunk 2, where only the number of connections for the third stage of the MSSR in the switch 1 is copied. A VCCT 3 is provided at the output section of the trunk 2, and an 8-bit bitmap is added to each copied cell and transferred to the switch 1. With this function, a point-to-multipoint bitmap can be realized without increasing the cell length.
FIG. 836 shows a VPI / VCI decode circuit. The VPI / VCI decode circuit shown in the figure is provided, for example, in the DMUX section of FIG. 834.
The table 1 provided in the VPI / VCI decoding circuit is searched using the VPI / VCI of the input cell as an address, and the data to be taken out is a 16 × 4 = 64 bit bitmap.
The C bit check unit 2 takes out a bit (C bit) set at a predetermined position in the tag information of the input cell, and when the value is “1”, the input cell is point-to-multi It is determined that the cell is a point connection cell. The determination result of the C bit check unit 2 is notified to the processor and used when searching the table 1.
A point-to-multipoint connection on the same line will be described. As processing on the same line, the following two functions are required.
(1) VPI / VCI decoding function as a copy function on the same line
(2) VPI / VCI replacement function on the output side
In order to change the VPI / VCI on the output side, a VCCT (VPI / VCI conversion table) is required. VCCT is required whether it is a point-to-point connection or a point-to-multipoint connection. This VCCT is a table for extracting predetermined information (output VPI / VCI, etc.) using the VPI / VCI set in the cell as a key, so when trying to set information for all VPI / VCI, If the number of bits of VPI / VCI is 24 bits, for example, 2²⁴A memory for setting each piece of information is required. Providing a memory of such a scale is unrealistic. For this reason, the exchange of the present embodiment has the following configuration.
On the input side, a process of changing the VPI / VCI of the input cell and a process of adding tag information are performed. At this time, the newly added VPI / VCI need only identify the output line and the path on each line, and does not need to identify all possible VPI / VCIs. Therefore, as the VPI / VCI attached on the input side, an address value having a number of bits far smaller than the VPI / VCI bits is used. Then, the actual VPI / VCI is extracted on the output side using this address value as a key. As described above, in the exchange, the memory amount is reduced by using the degenerated VPI / VCI.
FIG. 837 is a configuration diagram of point-to-multipoint connection.
In the following description, VPI / VCI included in a cell input to the exchange is assumed to be IVPI / VCI. Further, VPI / VCI used in the exchange is assumed to be SVPI / VCI. Further, VPI / VCI set in a cell output from the exchange is OVPI / VCI.
The following settings are made for VPI / VCI for which point-to-point connection is specified. That is, as a path setting for the IVPI / VCI that the input cell has, the input unit VCCT (IVCC) 1 has SVPI / VCI, tag information, and point-to-point connection for each IVPI / VCI. Set the information to be shown (set C bit to “0”). In the output unit VCCT (OVCC) 2, OVPI / VCI is set for each SVPI / VCI. Nothing is set in the decode table 3.
In the case of the point-to-multipoint connection, the input unit VCCT (IVCC) 1 has, for each IVPI / VCI, information indicating SVPI / VCI, tag information, and point-to-multipoint connection. (Set C bit to “1”). In the decode table 3, a bitmap in the DMUX unit 4 is set for each SVPI / VCI. This bitmap can specify one or a plurality of output units VCCT (OVCC) 2 out of the plurality of output units VCCT (OVCC) 2. In the output unit VCCT (OVCC) 2, the number of copies per line and OVPI / VCI are set for each SVPI / VCI.
FIG. 838 is a configuration diagram of the buffer and output unit VCCT provided for each output line.
In the configuration shown in the figure, the copy process for the point-to-multipoint connection cell is performed using a buffer, and the VPI / VCI replacement process is provided for the point-to-point connection. Use a table. With this configuration, the hardware configuration can be reduced.
When a cell output from DMUX 4 is received, the C bit set at a predetermined position in the tag information of the cell is referred to. If the C bit is “0”, it is regarded as a point-to-point connection. In this case, if the line number set in the tag information indicates the number of its own output unit VCCT, the cell is written into a predetermined class (for example, 0) of the buffer 1.
On the other hand, if the C bit is “1”, it is regarded as a point-to-multipoint connection. In this case, the bitmap set in the decoding table 3 shown in FIG. 837 is referred to, and if the number (line number) of its output unit VCCT is designated, the cell is written into the buffer 1. At this time, the cell is written into one or more classes of classes 0 to 3 according to the class identification information set in the tag information of the cell.
The cell reading process from the buffer 1 follows information set by software managing the exchange when setting a path. The software sets the following information:
(1) Bandwidth allocated to each class (DMUX controller scheduler contents)
(2) Contents of output unit VCCT table (OVPI / VCI for S VPI / VCI for point-to-point connection; copy number for SVPI / VCI for point-to-multipoint connection; SVPI / VCI value to secure the path, OVPI / VCI)
FIG. 839 is a table summarizing the contents of the output unit VCCT set by the firmware based on the software settings.
For point-to-point connection, set the EF bit to “1”. In the case of point-to-multipoint connection, first, one OVPI / VCI among a plurality of OVPI / VCIs corresponding to a plurality of transfer destinations is set for SVPI / VCI. In addition, the SVPI / VCI value for securing the OVPI / VCI path is sequentially set to Q-ADD. OVPI / VCI is set to an address corresponding to the SVPI / VCI. For the last address, the EF bit is set to “1”. In other cases, the EF bit is set to “0”.
FIG. 840 is an example of a table in which output VPI / VCI is set.
In the example shown in the figure, multicast transfer is performed for four paths (transfer destinations 1 to 4) on the same line. The SVPI / VCI value is “a” and the OVPI / VCI value is “b0”. “˜” b3 ”and the bandwidths assigned to the respective paths are“ c0 ”to“ c3 ”, respectively.
FIG. 841 is a flowchart for explaining processing of the output unit VCCT. The output unit VCCT extracts tag information, VPI / VCI, and the like added to each cell, performs cell copy with reference to the table shown in FIG. 840, and corresponds to each copied cell. Write the output VPI / VCI.
A class number (referred to as i) from which a cell is read next is determined from the classes 0 to 3 of the QCP buffer, and “Q-address” and “EF bit” corresponding to the class number are read from the class processing memory. Read the cell from class i of the QCP buffer. (Steps S1 to S3)
If the “EF bit” is “0”, the SVPI / VCI of the cell read in step S3 is set as the “Q-address” read from the class processing memory. (Steps S4 and S5)
“SVPI / VCI”, “Q-address”, and “EF bit” are read from the output unit VCCT using SVPI / VCI as an address. For example, in the example shown in FIG. 840, in the case of a cell to the transfer destination 2, “b1”, “c1”, and “0” are extracted using “c0” as an address. (Step S6)
In step S6, “OVPI / VCI” read out is written in the cell and output, and “Q-address” and “EF bit” are written in the class processing memory. (Steps S7, S8)
Until the “E-F bit” becomes “1”, the processes in steps S1 to S8 are repeated. Then, when the “EF bit” becomes “1”, the buffer address related to class i is released. In the example shown in FIG. 840, the processes in steps S <b> 1 to S <b> 8 are repeated until a cell to the transmission destination 4 is output. (Steps S9 and S10)
By the way, in the self-routing module (SRM) constituting the MSSR of the switch, the path is identified by the VPI / VCI of the cell input to the switch. Routing within the switch is performed on a path basis according to tag information added to the cell. Therefore, at the entrance of the switch (SRM), there is a function of taking out information specifying routing in the switch of the cell by VPI / VCI set in the cell and adding the taken routing information to the cell as tag information. I need it. In the switching process, a function for replacing the VPI / VCI set in the input cell with the output VPI / VCI is also required.
In a switch having an MSSR configuration, a method of providing the above function (VCCT) for each SRM is also conceivable. However, the number of bits of the VPI / VCI is 28 bits for the network network interface NNI and 24 bits for the user network interface UNI. Tag information and output VPI / VCI for all these VPI / VCIs It is not desirable to provide a plurality of large tables (memory) for setting the hardware size because the hardware scale becomes large.
For this reason, one VCI conversion table (VCCT) for realizing the above functions is provided at the entrance of the switch, and processing for adding a tag and rewriting VPI / VCI are performed using this VCCT.
FIG. 842 is a block diagram of an exchange system in which a VCCT is provided at the entrance of the switch.
If a table search is performed using the VPI / VCI as it is in the VCCT, as described above, the VPI / VCI is 28 bits or 24 bits, and tag information and output VPI / VCI for all these VPI / VCIs. To set 2²⁸Or 2²⁴A memory (VCC Table) having an address is required. Such a huge memory is not desirable because of its large hardware scale. Similarly, a search using VPI / VCI is also performed in UPC / NPC (usage parameter control / network parameter control). Therefore, in the table search method using VPI / VCI as it is, the memory (UPC Table) is huge. It is not preferable.
For this reason, the switching system of this embodiment has a function of converting (degenerate) VPI / VCI into a memory search address having a small number of bits in the switching system. In the point-to-multipoint connection, since cell copy is performed in the switch, a VCCT is required for each output line.
FIG. 843 is a configuration diagram of the exchange system of this embodiment.
As shown in the figure, an IVPI / VCI converter 1 for converting VPI / VCI (IVPI / VCI) of an input cell into VPI / VCI (SVPI / VCI) in a switch used as a memory search address is input to the switch. (UPC, provided before the tag provision unit). In addition, an SVPI / VCI conversion unit 2 that converts SVPI / VCI into output VPI / VCI (0 VPI / VCI) is provided at the output unit of the exchange.
In the ATM communication service, a VP service and a VC service are provided. The VP service performs data transfer in units of virtual paths VP that accommodate a plurality of virtual channels VC. For this reason, in the VP service, the communication path can be identified only by the VPI without using the VCI. If this is utilized, the configuration of the VCCT can be further reduced.
First, service identification information indicating whether a VP service or a VC service is set as tag information of each cell. In the exchange, a table for the VP service and a table for the VC service are provided. The output VPI is set for the input VPI in the table for the VP service, and the output VPI / VCI is set for the input VPI / VCI in the table for the VC service. When a cell is input to the exchange, the service form is recognized based on the service identification information of the cell, and VPI / VCI conversion is performed using one of the tables. These processes are performed by the IVPI / VCI conversion unit 1.
In addition, the SVPI / VCI converter 2 recognizes the service form of the cell that has passed through the switch based on the service identification information. The OVPI / VCI table 3 referred to by the SVPI / VCI conversion unit 2 includes a table for the VP service and a table for the VC service. Then, one table is accessed depending on the service form.
If the table for the VP service and the table for the VC service are separately provided as in the above configuration, the size of the table for the VP service is small, so the amount of hardware can be reduced. .
As described above, there are various methods for degrading VPI / VCI. However, the method for limiting the number of bits used for VPI / VCI may cause a problem in system operation. For this reason, a configuration in which the memory is downsized by using VPI / VCI as it is and limiting the number of simultaneously set paths is also conceivable.
As described above, the exchange according to the present embodiment can realize point-to-multipoint connection without providing an external device.
In the embodiment described below, information necessary for a point-to-multipoint connection is transferred in parallel with a cell in an exchange.
As described above, in order to realize a point-to-multipoint connection, a function of copying a cell and a function of changing the VPI / VCI of the copied cell are required. These functions are processed in units of cells.
FIG. 844 is a diagram illustrating a format of a cell in the switch. As shown in the figure, a cell is composed of tag information, a header, and a payload in the switch, and is processed in an 8-bit parallel format. The tag information includes routing information in the exchange, and is added according to the VPI / VCI of each cell at the entrance to the exchange. In the switch, cell control (routing control, copy instruction, etc.) involves only this tag information. In the system of the present embodiment, control information for point-to-multipoint connection is transferred in parallel with the cell having the above configuration in the exchange, and processing is performed in a 9-bit parallel format.
FIG. 845 is a configuration diagram of the exchange according to the present embodiment.
A cell transferred via UNI / NNI (user network interface or network network interface) is terminated in a line interface unit 1 provided for each line. The VPI / VCI converter (VCCT) 2 rewrites the VPI / VCI of the input cell. The multiplexing unit MUX 3 multiplexes cells input from a plurality of lines. The switch 4 is an 8 × 8 buffer type switch. The separation unit DMUX 5 distributes the cells output from the switch 4 to the predetermined line interface unit 1.
FIG. 846 is a diagram illustrating a configuration example of control information for point-to-multipoint connection.
The point-to-multipoint connection control information includes a switching bitmap, a DMUX bitmap, and a subscriber ID. Since the switch has an 8 × 8 configuration, the switching bitmap is 8-bit information. Also, in the DMUX bitmap, here, it is assumed that the number of lines distributed by the separation unit DMUX5 is 16, and 16 bits are allocated. Further, the subscriber ID is information for identifying the transfer destination subscriber, and 8 bits are allocated.
The point-to-multipoint connection control information having the above configuration is set in the VPI / VCI conversion unit (VCCT) 2 in association with the VPI / VCI stored in the header of the input cell. This setting is performed when a call is set up. For point-to-point connections, this does not have to be set. When the VPI / VCI converter (VCCT) 2 adds tag information to the input cell and transfers it to the switch, the VPI / VCI converter (VCCT) 2 transfers the point-to-multipoint connection control information in parallel to the cell. Synchronization is established between the cell and the point-to-multipoint connection control information, and the data is transferred in a 9-bit parallel format.
In the point-to-multipoint connection of the present embodiment, the following two functions are roughly divided.
(1) Copy function at switch and DMUX
(2) Line interface copy function and VPI / VCI replacement function
First, the copy function in the switch unit will be described. When the cell is input to the exchange, tag information is added in the VPI / VCI conversion unit (VCCT) 2 shown in FIG. 845, and the cell is a point-to-point connection cell. Or C-bit information is set to indicate whether the cell is a point-to-multipoint connection cell. If this C-bit information is “0”, it is regarded as a point-to-point connection, and the cell is processed according to the routing information set in the tag information added to the cell in the exchange.
FIG. 847 (a) is a diagram showing the buffer configuration of the switch, and FIG. 847 (b) is an example of a switching bitmap in the point-to-multipoint connection control information.
If the C bit information is “1”, it is regarded as a point-to-multipoint connection, and the point-to-multipoint connection control information transferred in parallel to the cell in the exchange is referred to. In the switch unit, the switching bitmap is referred to. Here, it is assumed that the cell in which the C bit information is set to “1” is input from the input highway 1 to the switch, and the switching bitmap at that time is in the state shown in FIG. 847 (b). In this case, the cells are written into the buffers 12, 13, 15, 16. Therefore, the cell input from the input highway 1 is output to the output highways 2, 3, 5, and 6. In this way, the cell copy function is realized in the switch unit. The copy function in the DMUX unit is based on the same principle.
Next, a copy function and a VPI / VCI replacement function in the line interface unit will be described.
When the line interface unit 1 receives a cell whose C bit is “1”, the line interface unit 1 regards it as a point-to-multipoint connection and extracts the subscriber ID in the point-to-multipoint connection control information. The line interface unit 1 is provided with a table for searching using the subscriber ID as a key. In this table, the cell copy number and the VPI / VCI assigned to each cell generated by the copy are set for the subscriber ID. Then, the line interface unit 1 accesses the table using the extracted subscriber ID, and performs copy processing and VPI / VCI replacement processing.
The processing of the switch software related to the point-to-multipoint connection is shown. When the switch software receives a point-to-multipoint connection request in response to a path setup request (call setup request), the switch software assigns the path to the path in the VPI / VCI converter (VCCT) 2 shown in FIG. The C bit is set to “1” in association with VPI / VCI. In addition, since the transfer destination subscriber ID is specified in the above path setting, the exchange software allows the line interface unit 1 to specify the number of copies and the VPI / VCI set in each cell generated by the copy according to the specification. Write to the table you have.
When a cell is input to the exchange, the above hardware performs a point-to-multipoint connection according to the information set by the exchange software.
With the above configuration, point-to-multipoint connection can be realized inside the switch without providing a device for performing cell copy or the like outside the switch. Further, since the point-to-multipoint control information is transferred in parallel to the cell, not as tag information, in the exchange, the throughput is not reduced.
FIG. 848 is a diagram showing another characteristic configuration related to the present invention. In the figure, an example in which the transmission terminal 1 multicasts data to the transmission destination terminals 4-1 to 4-5 via the ATM switch 2 is shown.
When performing a multicast connection, the transmission terminal 1 transfers transfer data (hereinafter referred to as a cell) to the multicast device 6. That is, the calling terminal 1 sends the cell to the ATM switch 2 with the destination address as the multicast device 6. The ATM switch 2 sets a path 5 according to the transmission destination address, and transfers the cell to the multicast device 6 via the path 5. At this time, the transmission path between the transmission terminal 1 and the multicast device 6, that is, the line 3 and the path 5, is in the same communication state as the 1: 1 connection.
When the multicast device 6 receives a cell transmitted from the transmission terminal 1, it first transfers the cell to the transmission destination terminal 4-1. That is, the multicast device 6 sends the cell to the ATM switch 2 with the destination address of the cell as the destination terminal 4-1. The ATM switch 2 sets the path 7-1 according to the destination address, and transfers the cell to the destination terminal 4-1 via the path 7-1.
Subsequently, similarly, the multicast device 6 sequentially transfers the cells transmitted from the transmission terminal 1 to the transmission destination terminals 4-2 to 4-5. At this time, paths 7-2 to 7-5 are set in the ATM switch 2, respectively.
The multicast device 6 is provided in the exchange, and forwarding destination information and the like are set for each multicast service request from the user. Handle multiple multicast services.
As described above, the multicast device 6 has a copy function, and distributes the copied cells to N destination terminals (five terminals in FIG. 848). It carries out sequentially every time. For this reason, the amount of resources occupied in the ATM switch 2 is the same as in the case of 1: 1 connection.
FIG. 849 is an example in which the multicast connection of this embodiment is applied to a video distribution service. In the figure, an example is shown in which video data stored in the video server 11 is distributed to the subscriber terminals 20-1 to 20-3.
The controller 12 controls the video and transfers the video signal to the B-ISDN adapter 13. The B-ISDN adapter 13 passes the video signal transferred from the controller 12 to the network interface device 15 according to the protocol of the subscriber line interface 14.
The network interface device 15 converts the transfer data including the video signal into data in the processing format of the exchange 16. Here, the exchange 16 will be described as an ATM exchange. In this case, the network interface device 15 converts the transfer data including the video signal into ATM cells. Then, the network interface device 15 sets VPI / VCI indicating the multicast device 30 as a transfer destination address in each cell, and sends these cells to the exchange 16. The VPI / VCI indicating the multicast device 30 is notified from the controller 27 as will be described later.
Upon receiving the cell, the exchange 16 sets a path 17 for connecting the network interface device 15 and the multicast device 30 in accordance with the VPI / VCI set for the cell, and the cell is connected via the path 17. Forward.
FIG. 850 is a configuration diagram of the multicast device 30.
The VPI / VCI conversion table 31 is written when a call requesting a multicast connection is set up. For example, when there is a call connection request for multicast distribution of video data stored in the video server 11 to the subscriber terminals 20-1 to 20-3, first, the controller 27 causes the network interface device 15. And VPI / VCI (VPI / VCI 17) for designating a path (path 17) connecting the multicast device 30 and the multicast device 30. The controller 27 notifies the VPI / VCI 17 to the network interface device 15 and secures an area for the VPI / VCI 17 on the VPI / VCI conversion table 31.
Subsequently, the controller 27 specifies VPI / VCI (path 2-1, 22-2, 23-3) for connecting the multicast device 30 and the network interface devices 23-1 to 23-3 (VPI / VCI ( VPI / VCI 1, VPI / VCI 2, VPI / VCI 3) Obtain. Then, the VPI / VCI 1 to 3 are written in the reserved area for the VPI / VCI 17 on the VPI / VCI conversion table 31.
An operation when the multicast device 30 receives a cell will be described. The cell transferred from the network interface device 15 via the exchange 16 is temporarily stored in the receiving unit 32. The control unit 33 searches the VPI / VCI conversion table 31 using the VPI / VCI set in the cell stored in the reception unit 32. Here, since VPI / VCI set in the input cell is VPI / VCI 17, VPI / VCI 1, VPI / VCI 2, and VPI / VCI 3 are taken out as output VPI / VCI. These output VPI / VCIs are passed to the VPI / VCI giving unit 34. Further, the control unit 33 recognizes the number of transmission destination subscribers from the extracted VPI / VCI.
Subsequently, the copying unit 35 copies the cell stored in the receiving unit 32 in accordance with an instruction from the control unit 33 and writes it in the output buffer 36. At this time, the VPI / VCI adding unit 34 sets “VPI / VCI 1” to the cell copied by the copy unit 35. Further, in the copy unit 35, two cells stored in the receiving unit 32 are copied, and "VPI / VCI 2" and "VPI / VCI 3" are respectively set in these cells and written to the output buffer 36. It is.
The control unit 33 first transfers the cell in which “VPI / VCI 1” is set to the exchange 21. The exchange 21 is an ATM exchange composed of a self-routing module, and when receiving this cell, establishes a path 22-1 connecting the multicast device 30 and the network interface device 23-1. Therefore, the video data read from the video server 11 is transferred to the network interface device 23-1 via the path 22-1. Then, the data received by the network interface device 23-1 is transferred to the subscriber terminal 20-1 via the B-ISDN adapter 24 and the controller 25.
Similarly, the control unit 33 sequentially transfers the cells in which “VPI / VCI 2” and “VPI / VCI 3” are set to the exchange 21. When switch 21 receives these cells, it establishes paths 22-2 and 23-3 according to the VPI / VCI values. Then, the cells in which “VPI / VCI 2” and “VPI / VCI 3” are set are transferred through the paths 22-2 and 22-3, respectively, and reach the subscriber terminals 20-2 and 20-3. To do.
By the way, the controller 27 recognizes the use states of the exchanges 16 and 21 by a CAC (Connection Admission Control) function. The control 33 receives a notification regarding the use state of the exchanges 16 and 21 from the controller 27. If the exchange 21 is in a congested state, the control unit 33 stops the cell reading process from the output buffer 36. With such a configuration, when the congestion state of the exchange 21 continues, cell discard may occur in the output buffer unit 36, but the congestion state of the entire exchange can be quickly recovered.
As described above, according to the multicast connection method having the above-described configuration, the data transmission source need only transmit the same amount of data as the 1: 1 connection regardless of the number of transmission destinations. As the number decreases, the line between the source terminal and the switch and the usage rate in the switch decrease. Therefore, the hardware resources (the line and the exchange) that are not used by this configuration can be allocated to other services.
Further, when a multicast connection service is performed using a conventional exchange, it can be realized only by providing the multicast device. Since an ATM switch is highly dependent on the hardware configuration, it is a great advantage that a multicast connection service can be realized without changing the design of the switch itself.
FIG. 851 is a system configuration diagram when performing a multi-party call using a multi-party call trunk equipped with an exchange.
A subscriber A accommodated in the concentrator 1 and subscribers B and C accommodated in the concentrator 2 make a three-party call. This three-party call is a videophone conference using voice and images. The line concentrators 1 and 2 are connected to the host exchange 3 respectively. The host switch 3 is an ATM switch having a self-routing switch configuration, and a path is set according to the VPI / VCI of each cell. The multi-party call trunk 4 is connected to the host exchange 3 in the switching center, for example, and edits and synthesizes video / audio data transferred from each subscriber in a cell format based on the VPI / VCI of the cell. Then, the edited / synthesized data is put on the cell in which VPI / VCI indicating the transfer destination subscriber is set, and is sent to the host exchange 3. One multi-party call trunk 4 is used for each multi-party call.
The subscriber A and the multi-party call trunk 4 are connected by a bidirectional virtual path 5 specified by VPI / VCI = “xa”. The subscribers B and C and the multi-party call trunk 4 are connected by bidirectional virtual paths 6 and 7 specified by VPI / VCI = “xb” and VPI / VCI = “xc”, respectively. .
In the above configuration, when the subscribers A, B, and C make a three-party call, transmission data from each subscriber is once transferred to the multi-party call trunk 4, edited in the multi-party call trunk 4, and then transferred to the transfer destination. Sent to the person. As described above, in the system configured as described above, the multi-party call service is provided by the function on the exchange side.
FIG. 852 is a system configuration diagram when a multi-party call is performed using a multi-terminal terminal on a subscriber line.
In the system shown in FIG. 852, when the subscribers A, B, and C make a three-party call, the multi-terminal terminal 11 is used. The multi-terminal terminal 11 is accommodated in the line concentrator 1 via a subscriber line. The subscriber A and the multi-terminal terminal 11 are connected by a bidirectional virtual path 12 specified by VPI / VCI = “yd”. The subscribers B and C and the multi-terminal terminal 11 are connected by bidirectional virtual paths 13 and 14 specified by VPI / VCI = “ye” and VPI / VCI = “yf”, respectively.
The multi-terminal terminal 11 can simultaneously process data transferred through a plurality of virtual paths specified by a plurality of VPI / VCIs, and can process image / audio data transferred from each subscriber in a cell format. Edit / synthesize based on VPI / VCI of the cell. Then, the edited / synthesized data is put on the cell in which VPI / VCI indicating the transfer destination subscriber is set, and is sent to the host exchange 3. As described above, in the system configured as described above, a multi-party call is provided by a terminal provided on a subscriber line.
Hereinafter, the processing procedure of the multi-party call service in the system shown in FIG. 851 or FIG. 852 will be described.
FIG. 853 is a process flowchart of the three-party call service in the system shown in FIG. Here, a procedure when the subscriber C is called in the two-party call state between the subscriber A and the subscriber B to shift to the three-party call state is shown.
The subscriber A and the subscriber B are connected by a predetermined VPI / VCI (for example, VPI / VCI = “ab”). In such a two-party call state, one of subscriber A or subscriber B designates subscriber C and issues a three-party call request according to a predetermined procedure.
Upon receiving this three-party call request, the host exchange 3 calls the subscriber C if there is an unused multi-party call trunk 4. (Steps S1, S2)
When the host exchange 3 receives the response from the subscriber C, the host exchange 3 notifies the multiparty call trunk 4 to that effect. (Step S3)
A predetermined number of VPI / VCIs for connecting an arbitrary subscriber and the multi-party call trunk 4 are assigned to the multi-party call trunk 4 in advance. Then, the host exchange 3 sets VPI / VCI = “xa”, “xb”, “xc” as VPI / VCI that designates a path between each subscriber A, B, C and the multi-party call trunk 4. select. At this time, “3” is set as the “number of connected subscribers”. (Steps S4, 5)
In addition, when the host exchange 3 receives the response from the subscriber C in step S3, the host switch 3 once disconnects the path between the subscriber A and the subscriber B. Then, paths 5, 6, and 7 between the subscribers A, B, and C and the multi-party call trunk 4 are established. (Step S6, 7)
Thereafter, the cells transmitted from the subscribers A, B, and C are once transferred to the multi-party call trunk 4, edited there, and transferred to the destination subscriber. In this way, the two-party call state shifts to the three-party call state. At this time, if the video and audio data transmitted from the multi-party call trunk 4 is equal to or less than the bandwidth for one subscriber, it is not necessary to check the bandwidth when shifting to a three-party call. .
FIG. 854 is a process flowchart of the multi-party call service in the system shown in FIG. Here, a procedure for calling more subscribers in a call state by three or more subscribers is shown.
In a multi-party call state, one of the subscribers in a call requests that the nth subscriber (subscriber N) be added to the multi-party call. Upon receiving the request, the host exchange 3 checks whether the value “n” is less than or equal to the number of people who can use the multi-party call trunk 4. That is, since the multi-party call trunk 4 has an upper limit on the number of persons who can make multi-party calls, it is determined whether or not the upper limit is exceeded. (Steps S11 and S12)
If the upper limit value of the number of persons who can make a multi-party call is exceeded, the process when the request is not accepted is executed. (Step S13)
If it is within the range of the number of persons who can make a multi-party call, the host exchange 3 calls the subscriber N. When a response from the subscriber N is received, VPI / VCI that designates a path between each subscriber N and the multi-party call trunk 4 is selected. At this time, the “number of connected subscribers” is updated. That is, “n” is set. Thereafter, a path between each subscriber N and the multi-party call trunk 4 is established. Thereafter, the n-party call state is established. (Steps S14 to S18)
FIG. 855 is a process flowchart of the multi-party call service using the group identification number. Here, a case will be described in which an arbitrary subscriber (subscriber D) requests a multi-party call in the system shown in FIG. In addition, this multi-party call service is performed within a group by a specific subscriber who has contracted in advance, and a group identification number is set for each group. Note that one multi-party call trunk 4 is assigned to a multi-party call by one group.
When the host switch 3 receives the special number and group identification number for requesting the multi-party call service from the subscriber, the host exchange 3 determines whether or not the multi-party call is being performed in the group designated by the group identification number. (Steps S21 and S22)
If the multi-party call in the above group is being performed, the multi-party call trunk 4 that provides the multi-party call service is recognized, and the number of subscribers currently making a multi-party call is one more. When a person caller is added, it is checked whether or not the number of usable multi-party call trunks 4 is exceeded. (Step S23)
If it is within the available number, the process proceeds to step S26. If the number of available users is exceeded, the process for not accepting the request is executed. (Step S24)
If it is determined in step S22 that the multi-party call in the group is not being performed, the multi-party call trunk 4 in an unused state is acquired, and the process proceeds to step S26. (Step S25)
The host exchange 3 selects the VPI / VCI that designates the path between the subscriber D who requested the multiparty call in step S21 and the multiparty call trunk 4. At this time, the “number of connected subscribers” is updated. Then, a path between the subscriber D and the multi-party call trunk 4 is established. In this way, any subscriber can participate in a multi-party call of a specific group. (Steps S26 to S28)
FIG. 856 is a process flowchart of the three-party call service in the system shown in FIG. In this system, a path is established between the multi-terminal terminal 11 provided on the subscriber line and each subscriber, and the processing procedure is basically the same as the procedure described in FIG.
FIG. 857 is a process flowchart of the multi-party call service in the system shown in FIG. In this system, a path is established between the multi-terminal terminal 11 provided on the subscriber line and the newly called subscriber, but the processing procedure is basically the same as the procedure described in FIG. It is.
FIG. 858 is a process flowchart of the call waiting service in the system shown in FIG. Here, a case where the subscriber C (third party) makes a connection request to the subscriber A when the two-party call is performed between the subscriber A and the subscriber B will be described.
When the host exchange 3 receives a connection request from the subscriber C to the subscriber A in a two-party call state between the subscriber A and the subscriber B, the host switch 3 obtains a VPI / VCI within a range that can be used by the multiparty call trunk 4. And a new virtual path is set between each of the subscribers A and C and the multi-party call trunk 4. (Steps S31 to S33)
The host exchange 3 notifies the subscriber A that the connection request from the third party has been received. On the other hand, the subscriber A selects whether or not to make a call with the subscriber B again after making a call with the third party (subscriber C).
When the host exchange 3 receives a request to call the subscriber B again after the call with the third party, the host switch 3 puts the subscriber B in a standby state and makes a multi-party call between the subscriber A and the subscriber C. Connect via trunk 4. (Steps S34 to S38)
When the host switch 3 receives a call termination request between the subscriber A and the subscriber C from the subscriber A or the subscriber C, the virtual exchange set between the subscribers A and C and the multiparty call trunk 4 is set. Release the path and reconnect between subscriber A and subscriber B. (Steps S39 to 41)
When the host exchange 3 receives a request not to make a call with the subscriber B after a call with the third party, the host exchange 3 disconnects the subscriber B. Then, the virtual paths set between the subscribers A and C and the multi-party call trunk 4 are released, and the subscriber A and the subscriber C are directly connected. (Steps S34, 42, 43)
FIG. 859 is a flowchart (No. 1) of the call transfer service in the system shown in FIG. Here, a case where the subscriber A connects the subscriber B and the subscriber C (third party) when the two-party call is performed between the subscriber A and the subscriber B will be described.
When the host exchange 3 receives the call transfer request and the call transfer destination information indicating the subscriber C from the subscriber A, the host switch 3 selects a VPI / VCI within a range that can be used by the multi-party call trunk 4, and A new virtual path is set to each of the user call trunks 4. (Steps S51 to S54)
The host exchange 3 calls the subscriber C and, if there is a response from the subscriber C, connects the subscriber B and the subscriber C via the multi-party call trunk 4. (Steps S55 and S56)
FIG. 860 is a process flowchart (part 2) of the call transfer service in the system shown in FIG. 851.
Following the steps S51 to S55 shown in FIG. 859, when receiving a disconnection request from the subscriber A who is a call transfer party, the host exchange 3 is connected between the subscriber and C and the multi-party call trunk 4 respectively. The set virtual path is released, and the subscriber B and the subscriber C are directly connected. (Steps S61 to S63)
By the method shown in FIG. 859 or FIG. 860, for example, a call from the subscriber B to the subscriber A can be transferred to the subscriber C.
FIG. 861 is a process flowchart of the point-to-multipoint connection service in the system shown in FIG. Here, a case where subscribers B and C access subscriber A (information providing subscriber) will be described.
When the host exchange 3 receives the point-to-multipoint connection request from the subscriber A, the host exchange 3 selects VPI / VCI within a range where the multiparty call trunk 4 can be used, and the subscriber exchange 3 and the multiparty call trunk 4 Set a virtual path between. (Steps S71 and S72)
Subsequently, when the host exchange 3 receives a connection request from the subscribers B and C to the subscriber A, the host exchange 3 selects two VPI / VCIs within the range that the multi-party call trunk 4 can use, and the subscribers B and C And a multi-party call trunk 4 are respectively set with virtual paths. Thereafter, the point-to-multipoint call is performed via the multi-party call trunk 4. (Steps S73 to S75)
It is also possible to perform multicast transfer from subscriber A to subscribers B and C. In this case, in step S73, the subscriber A designates the subscribers B and C as connection destination information.
862 to 865 are flowcharts of various services in the system shown in FIG. 852, and correspond to FIGS. 858 to 861, respectively. In the system shown in FIGS. 862 to 865, the multi-terminal terminal 11 performs a virtual path process.
As described above, according to the above embodiment, the multi-party call service, call waiting, transfer service, etc. are performed by the multi-party call trunk provided for the exchange or the multi-terminal terminal provided on the subscriber line. Service can be provided.
Next, another characteristic configuration related to the present invention will be described. This configuration corresponds to the more specific eighteenth problem described above in the section “Problems to be Solved by the Invention”.
In the embodiment described below, it is possible to collect information relating to a line processed by an intra-switch apparatus and to safely change the intra-switch apparatus when a failure occurs.
FIG. 866 is a block diagram of an ATM switch assumed in this embodiment. In particular, ATM cells transmitted from a subscriber terminal (not shown) are exchanged by a communication path switch (SW) 3 via the terminal device 1 and the common device 2. The terminal device 1 and the common device 2 are speech path system devices that process one or more lines.
FIG. 867 is a block diagram of this embodiment. In this figure, a subscriber data management unit 4, a service management unit 5, a line connection control unit 6, a device management control unit 7, an input / output device management unit 8, and a line connection management unit 9 are the ATM switch shown in FIG. It is realized as a control program or firmware function executed by a central program (not shown) for controlling the system.
The terminal device 1 and the common device 2 are the same as those shown in FIG.
The main storage device 14 also stores a usage status table 11, a device service management table 12, and a management information table 13. The usage status table 11 is accessed by the line connection control unit 6, and the usage status and the usage band are registered for each line. The device service management table 12 is accessed by the line connection management unit 9 and is provided for each terminal device 1 or common device 2, in which services used by each terminal device 1 or common device 2 are registered. The management information table 13 is accessed by the service management unit 5 and includes the identification information (VPI / VCI) of the line used by the subscriber and the device number of the terminal device 1 or common device 2 that processes the line. Priority information and non-priority information are registered.
A normal line connection process executed in the above configuration will be described based on an operation flowchart of FIG. In the following description, reference symbols S1 to S11 refer to the steps of the operation flowchart of FIG.
First, the subscriber data management unit 4 receives a line connection request from a subscriber terminal (not shown) (S1).
The subscriber data management unit 4 determines the service type based on the connection request (S2), and outputs a line connection request to the service management unit 5 corresponding to the determined service type. The service management unit 5 transfers the line connection request to the line connection control unit 6 (S3).
The line connection control unit 6 controls each terminal device 1 or each common device 2 managed by each terminal device 1 or each common device 2 that manages each terminal device 1 or each common device 2 corresponding to the line connection request. Inquire about the situation (S4, S5).
As a result, if no device management control unit 7 returns a usable status, the line connection request is rejected.
On the other hand, when any of the device management control units 7 returns a usable status, the line connection control unit 6 further includes a request band corresponding to the line connection request and a terminal device managed by the device management control unit 7 1 or by comparing the status of the line (virtual line defined by VPI / VCI) used by the common apparatus 2 (S6), the terminal apparatus 1 or the common apparatus 2 requests the requested bandwidth. It is determined whether or not a line (requested line) to be received can be received (S7).
If the terminal device 1 or the common device 2 cannot accept the request line, the line connection request is rejected.
If the terminal device 1 or the common device 2 can accept the request line, the line connection control unit 6 sends the request line to the terminal device 1 or the common device 2 that it manages via the device management control unit 7. By setting the corresponding VPI / VCI, the request line is connected to the terminal device 1 or the common device 2 (S8).
Thereafter, the line connection control unit 6 registers the set line and its use band in the use status table 11 on the main storage device 14 (S9). FIG. 872 shows an example of a usage status table 11 on a specific terminal device 1, common device 2, and main storage device 14 in the ATM exchange. Here, LLP-A and LLP-B etc. are line processors, SHELF-A1, SHELF-B1 and SHELF-B2 etc. are line concentrators, all corresponding to the common device 2 in FIG. 866 or FIG. 867. Yes. Further, T1 and T2 and the like are line termination devices, and both correspond to the terminal device 1 of FIG. 866 or FIG. 867. Further, SW is a speech path switch and corresponds to SW3 in FIG. 866 or FIG. 867.
As can be seen from the above example, the usage status table 11 registers the usage status and the usage bandwidth for each line.
Next, the line connection control unit 6 notifies the service management unit 5 that has output the line connection request of the device number of the terminal device 1 or common device 2 to which the line is connected.
Based on this notification, the service management unit 5 identifies the line identification information (VPI / VCI) used by the subscriber, the apparatus number (point) of the apparatus that processes the line, and priority / non-priority information (described later). Is registered in the management information table 13 on the main storage device 14 managed by the service management unit 5 (S10). An example of the management information table 13 is shown in FIG.
Furthermore, the service management unit 5 notifies the line connection management unit 9 of the service information managed by itself and the device number of the terminal device 1 or the common device 2 notified from the line connection control unit 6. Based on this notification, the line connection management unit 9 registers the notified service in the device service management table 12 (see FIG. 872) on the main storage device 14 corresponding to the notified device number (S11).
Next, notification processing when a device failure occurs, executed in the configuration shown in FIG. 866 or 867, will be described based on the operation flowchart of FIG. In the following description, reference symbols S12 to S16 refer to the steps of the operation flowchart in FIG.
First, when receiving a notification indicating that a failure has been detected from the terminal device 1 or the common device 2 managed by the device management control unit 7 (S12), the device management control unit 7 transfers the notification to the line connection management unit 9.
The line connection management unit 9 checks the device service management table 12 on the main storage device 14 corresponding to the notified device number, so that the service related to the terminal device 1 or the common device 2 in which the failure is detected is obtained. Detect (S13).
As a result, the line connection management unit 9 notifies each service management unit 5 that manages each detected service of the detection of a failure in the terminal device 1 or the common device 2 notified from the device management control unit 7 (S14). .
The service management unit 5 notified of the detection of the failure from the line connection management unit 9 stores the notified identification information (VPI / VCI) of the line using the terminal device 1 or the common device 2 on the main storage device 14. The management information table 13 (see FIG. 872) is searched, and the search result is notified to the device management control unit 7 corresponding to the terminal device 1 or the common device 2 in which the failure is detected (S15).
The processes of S14 and S15 described above are repeatedly executed corresponding to each service related to the terminal device 1 or the common device 2 in which the failure is detected, detected by the line connection management unit 9 in S13.
The device management control unit 7 that is notified of the line identification information (VPI / VCI) from each service management unit 5 corresponding to each service related to the terminal device 1 or the common device 2 receives the terminal device 1 or The failure detection information in the common device 2 and the line identification information (VPI / VCI) notified from the service management unit 5 are edited, and the edited result is sent to the input / output device 10 via the input / output device management unit 8. Send out (S16).
Next, automatic line connection switching processing when a device failure occurs, executed in the configuration shown in FIG. 866 or 867, will be described based on the operation flowcharts of FIG. 870 and FIG. 871. In the following description, reference symbols S17 to S27 refer to the steps of the operation flowchart of FIG. 870, and reference symbols S28 and S29 refer to the steps of the operation flowchart of FIG.
First, when receiving a notification indicating that a failure has been detected from the terminal device 1 or the common device 2 managed by the device management control unit 7 (S17), the device management control unit 7 transfers the notification to the line connection management unit 9.
The line connection management unit 9 checks the device service management table 12 on the main storage device 14 corresponding to the notified device number, so that the service related to the terminal device 1 or the common device 2 in which the failure is detected is obtained. Detect (S18).
As a result, the line connection management unit 9 notifies each service management unit 5 that manages each detected service of the failure detection in the terminal device 1 or the common device 2 notified from the device management control unit 7 (S19). .
The service management unit 5 notified of the detection of the failure from the line connection management unit 9 first confirms that the notified terminal device 1 or common device 2 is a device that is a target of automatic line connection switching. As a result, the service management unit 5 uses the management information table 13 on the main storage device 14 (see FIG. 872) to notify the identification information (VPI / VCI) of the line using the notified terminal device 1 or common device 2. ) (S20).
Then, the service management unit 5 notifies the line connection control unit 6 of the connection change request for the searched line (S21).
In this case, the service management unit 5 preferentially searches the management information table 13 from information for which priority / non-priority information is set, and issues a connection change request for the line with priority. It is also possible to configure as described above.
The line connection control unit 6 that has received this request sends the requested line from the terminal device 1 or the common device 2 via the device management control unit 7 corresponding to the terminal device 1 or the common device 2 in which the failure is detected. Is deleted from the terminal device 1 or the common device 2 in which the failure is detected by deleting the VPI / VCI corresponding to. At the same time, the line connection control unit 6 deletes the registration of the requested line and its use band from the use status table 11 on the main storage device 14. The used bandwidth is held as a requested bandwidth corresponding to the line connection change request. Further, the line connection control unit 6 inquires the status of each terminal device 1 or each common device 2 managed by each device management control unit 7 that manages each other terminal device 1 or each common device 2. (S22, S23).
As a result, if no device management control unit 7 returns a usable status, the line connection change request is rejected and the line is disconnected.
On the other hand, when any device management control unit 7 returns a usable status, the line connection control unit 6 further manages the requested bandwidth corresponding to the line connection change request and the device management control unit 7. By comparing the status of the line (virtual line defined by VPI / VCI) used by the terminal device 1 or the common device 2 (S24), the terminal device 1 or the common device 2 determines that the required bandwidth It is determined whether or not it is possible to accept a line (request line) requesting (S25).
If the terminal device 1 or the common device 2 cannot accept the requested line, the line connection change request is rejected and the line is disconnected.
If the terminal device 1 or the common device 2 can accept the request line, the line connection control unit 6 sends the request line to the terminal device 1 or the common device 2 that it manages via the device management control unit 7. By setting the corresponding VPI / VCI, the requested line is connected to the terminal device 1 or the common device 2 (S26).
Thereafter, the line connection control unit 6 registers the set line and its use band again in the use status table 11 on the main storage device 14 (S27).
Next, the line connection control unit 6 notifies the device number of the terminal device 1 or common device 2 to which the line is connected to the service management unit 5 that has output the line connection change request. Based on this notification, the service management unit 5 searches the management information table 13 on the main storage device 14 managed by the service management unit 5 for data corresponding to the line whose connection is to be changed, and from that data, the terminal where the failure has occurred. The device number of the device 1 or the common device 2 is deleted, and the device number of the new terminal device 1 or the common device 2 notified from the line connection control unit 6 is registered (S28).
Furthermore, the service management unit 5 notifies the line connection management unit 9 of the information of the service managed by itself and the device number of the new terminal device 1 or common device 2 notified from the line connection control unit 6. Based on this notification, the line connection management unit 9 registers the notified service in the device service management table 12 (see FIG. 872) on the main storage device 14 corresponding to the notified device number (S29). In addition, the line connection management unit 9 receives the notification from the device service management table 12 (see FIG. 872) on the main storage device 14 corresponding to the terminal device 1 or the common device 2 in which the failure is detected. The registration of the service corresponding to 5 is deleted.
The processes of S19 to S29 described above are repeatedly executed corresponding to each service related to the terminal device 1 or the common device 2 in which the failure is detected, which is detected by the line connection management unit 9 in S18.
Next, the line connection status output process for the designated terminal device 1 or common device 2 executed in the configuration shown in FIG. 866 or 867 will be described.
First, in the input / output device 10, a line connection status output request to the terminal device 1 or the common device 2 is designated.
The line connection status output request is transferred to the subscriber data management unit 4 via the input / output device management unit 8. The subscriber data management unit 4 notifies the line connection management unit 9 of the device number of the designated terminal device 1 or common device 2.
The line connection management unit 9 checks the device service management table 12 on the main storage device 14 corresponding to the notified device number, so that the terminal device 1 or the common device 2 to which the line connection status output request is specified is involved. Detect services that are running.
As a result, the line connection management unit 9 instructs each service management unit 5 that manages each detected service to output a line connection status corresponding to the designated terminal device 1 or common device 2.
Upon receiving this instruction, the service management unit 5 uses the management information table 13 on the main storage device 14 (FIG. 872) to identify the identification information (VPI / VCI) of the line using the designated terminal device 1 or common device 2. Search) and notify the subscriber data management unit 4 of the search result.
The subscriber data management unit 4 obtains the identification information (VPI / VCI) of the line using the designated terminal device 1 or common device 2 from all the service management units 5 corresponding to the line connection status output request. After the collection, the collection result is sent to the input / output device 10 via the input / output device management unit 8.
Next, the line connection switching process for the designated terminal device 1 or common device 2 executed in the configuration shown in FIG. 866 or FIG. 867 will be described.
First, in the input / output device 10, a line connection switching request to the terminal device 1 or the common device 2 is designated.
This line connection switching request is transferred to the subscriber data management unit 4 via the input / output device management unit 8. The subscriber data management unit 4 notifies the line connection management unit 9 of the device number of the designated terminal device 1 or common device 2.
The subsequent processing is the same as the processing after S18 of FIG. 870 described above.
However, if switching to another terminal device 1 or common device 2 is not successful, the line connection switching request is rejected, and the state before the request is issued is maintained.
In the embodiment having the configuration shown in FIG. 866 or FIG. 867 described above, automatic line connection switching processing is executed when a device failure occurs, or the fact is notified to the input / output device 10 when a device failure occurs. Whether the maintenance person designates the terminal device 1 or the common device 2 from the input / output device 10 and executes the line connection switching process is preset for each terminal device 1 or the common device 2. it can.
Next, another characteristic configuration related to the present invention will be described. This configuration corresponds to the more specific nineteenth problem described above in the section “Problems to be Solved by the Invention”.
In the embodiment described below, when a failure is detected on a line, a safe line switching in band (VPI / VCI) units is realized.
In the following embodiment, when a remote line concentrator and an ATM switch are connected by a plurality of physical lines, a layer 1 line failure (physical line failure) or a layer 2 line failure (device failure) occurs on the line. It is assumed that it is detected.
In this case, communication is continued as it is in the non-failed use band (VPI / VCI) on the failed line. Then, the fault bandwidth on the faulty line is compared with the total free bandwidth on each faulty line.
If the fault bandwidth value is equal to or less than the total free bandwidth on each unfailed line, the fault bandwidth is reallocated to the free bandwidth of the unfailed line.
On the other hand, when the failure band value is larger than the total value of the free bands on the unfailed lines, the physical line including the failure band is physically switched to the protection line as in the conventional case.
First, regarding the process of reallocating the fault bandwidth to the free bandwidth of the non-failed line, which is executed when the fault bandwidth value is equal to or less than the total value of the free bandwidth on each unfailed line, FIG. Description will be made based on the sequence diagram of FIG. 874.
In this case, as shown in FIG. 873, communication is continued as it is in the non-failed used bandwidth (VPI / VCI) of the faulty lines #x and #y.
Next, in the ATM cell communicated using each band, information indicating the priority for each band is added to the header part. Then, among the faulty bands on faulty lines #x and #y, each faulty band is re-established to the free band of the non-faulty line in order from the band in which ATM cells to which high priority information is added are communicated. Assigned.
Each faulty band is not reallocated to an unfailed band on faulty lines #x and #y.
A specific sequence is as shown in FIG.
That is, for example, when an ATM cell is communicated between a line terminator connected to an ATM switch and a line terminator connected to a remote concentrator, a line fault is detected (S1).
In this case, a fault detection signal, a corresponding response signal, and a signal related to the performance monitor are communicated between the Vcc control device in the ATM switch and the Vcc control device in the remote concentrator (S2), respectively. In the Vcc control apparatus, a line failure by layer is detected (S3). Here, the Vcc control device is a device that controls VPI / VCI for identifying each band (virtual circuit or connection) on the physical line.
As a result, each of the fault bands is not present between the Vcc controller in the ATM switch and the line terminator in the ATM switch, and between the Vcc controller in the remote concentrator and the line terminator in the remote concentrator. It is reallocated to the free bandwidth of the faulty line. Both of these processes are basically the same as shown in S4 to S13 of FIG. 874. Therefore, in the following description, it will be described as processing between the Vcc control device and the line terminator without being limited to an ATM switch or a remote concentrator.
First, the Vcc control device stops processing for monitoring the occurrence of a failure (S4).
Next, communication is performed between the Vcc control device and the line termination device to confirm the start of the fault band reallocation processing (S5).
Next, the Vcc control device starts buffering ATM cells flowing from the line terminating device to the Vcc control device (S6). In this buffering process, as shown in FIG. 877, cells flowing in from the line termination device are buffered in the buffer in the Vcc control device according to priority. As described above, the information indicating the priority is added to, for example, a CLP (cell loss priority) bit in the header part of each ATM cell. Information indicating the same priority is added to ATM cells using the same band. By this buffering process, it is possible to prevent a situation in which ATM cells flowing in from the line terminating device are discarded during the fault band reallocation process. An example of assignment of priorities is shown in FIG.
Next, the Vcc control device checks the faulty band on the faulty line and the free band on each faulty line (S7). As a result, the Vcc control device determines that the fault bandwidth value is less than or equal to the total value of the free bandwidth on each unfailed line.
Next, the Vcc control device executes the following processes of S8 to S11 in order from the band in which ATM cells to which high priority information is added are communicated among the failed bands on the failed line.
That is, first, the Vcc control device deletes the VPI / VCI setting corresponding to the failure band on the table in the device (S8).
Next, the Vcc control device resets VPI / VCI corresponding to the free bandwidth on the appropriate unfailed line in the table in the device (S9).
Thereafter, the Vcc control device sweeps out ATM cells buffered in the buffer in the Vcc control device in accordance with the priority order currently being processed to the line termination device (S10). Then, the cell buffering process is canceled (S11).
After executing the processes of S8 to S11 described above for each priority, the Vcc control device restarts the process for monitoring the occurrence of a failure (S12).
Finally, communication is performed between the Vcc control device and the line terminating device to confirm the end of the fault band reallocation processing (S13).
According to the above sequence, when the fault bandwidth value is equal to or less than the total value of the free bandwidth on each unfailed line, the fault bandwidth is reallocated to the free bandwidth of the non-failed line.
Next, the process of physically switching a physical line including a faulty band to a protection line, which is executed when the faulty band value is larger than the total free band value on each unfailed line, is described with reference to FIG. A description will be given based on the sequence diagram of FIG.
In this case, as shown in FIG. 875, each failure band on the failure line #x is communicated with an ATM cell to which high priority information is added to the failure recovery band on the protection line #z. Reassigned sequentially from the fault band.
A specific sequence is as shown in FIG.
First, the processing from S1 to S6 in FIG. 876 is the same as the processing from S1 to S6 in FIG. 874.
After the processing of S1 to S6, the Vcc control device checks the faulty band on the faulty line and the free band on each faulty line (S7). As a result, the Vcc control device determines that the fault bandwidth value is larger than the total value of the free bandwidths on the unfailed lines.
Next, the Vcc control device executes the following processes of S8 to S11 in order from the band in which ATM cells to which high priority information is added are communicated among the failed bands on the failed line.
That is, first, the Vcc control device deletes the VPI / VCI setting corresponding to the failure band on the table in the device (S8).
Next, the Vcc control device resets the VPI / VCI corresponding to the free bandwidth on the protection line in the table in the device (S9).
Thereafter, the Vcc control device sweeps out ATM cells buffered in the buffer in the Vcc control device in accordance with the priority order currently being processed to the line termination device (S10). Then, the cell buffering process is canceled (S11).
After executing the processes of S8 to S11 described above for each priority, the Vcc control device restarts the process for monitoring the occurrence of a failure (S12).
Finally, communication is performed between the Vcc control device and the line termination device to confirm the completion of switching from the faulty line to the protection line (S13).
With the above sequence, when the fault bandwidth value is larger than the total value of the free bandwidths on the unfailed lines, the fault line is switched to the protection line.
In the above embodiment, each process of band reallocation or line switching is executed in the order of priority of each band, but may be executed in the order of services using each band.
Next, another characteristic configuration related to the present invention will be described. This configuration corresponds to the more specific twentieth problem described above in the section “Problems to be Solved by the Invention”.
In the following embodiment, as in the case of the above-described embodiment, the case where a line failure is detected on the line when the remote concentrator and the host switch (ATM switch) are connected by a plurality of physical lines. In particular, the present invention provides a specific technique for performing line switching for a line failure.
FIG. 879 shows the configuration of a system in which the remote concentrator 1 and the host switch 2 that are the premise of the present embodiment are connected. The remote concentrator 1 is equipped with a plurality of microprocessors (μP) 4. The microprocessor 4 is controlled by a call processor (CPR) 3 in the host switch 2 to control the path from the subscriber accommodated in the remote concentrator 1 to the host switch 2, and the host switch. Control of the path from 2 to the subscriber accommodated in the remote concentrator 1 is realized.
FIG. 880 is a diagram for explaining the general principle of the ATM exchange system which is the premise of the present embodiment. A VPI (virtual path identifier) and a VCI (virtual channel identifier) for identifying a virtual line through which the ATM cell is transmitted are added to the header portion of the ATM cell. The input multiplexing unit (MUX) 5 has a VCC table 7 whose contents are set by the microprocessor (μP) 6. When an ATM cell having VPI = AA and VCI = BB is input to MUX 5, MUX 5 searches the address (AA. + BB.) Corresponding to VPI = AA and VCI = BB on the VCC table 7. The VPI = XX, VCI = YY on the output side, and the tag # 4 for self-routing are taken out, the VPI and VCI of the ATM cell are replaced with the XX and YY, and the tag # 4 is added to the top of the ATM cell. In addition, the ATM cell is transferred to the switch unit 8. The hardware switch in the switch unit 8 switches the ATM cell autonomously in accordance with only the tag # 4 added to the head of the transferred ATM cell, and outputs the route route # for the ATM cell. 4 is output. In particular, the MUX unit in the next stage (not shown) performs the same switching operation as described above according to VPI = XX and VCI = YY added to the ATM cell.
FIG. 881 is a diagram showing the accommodation position of the VCC table used in the upstream path from the remote concentrator 1 to the host switch 2 in the system in which the remote concentrator 1 and the host switch 2 (HOST 2) of FIG. 879 are connected. It is. The first VCC table for uplink is provided in a MUX (multiplexer) in the remote concentrator 1 for multiplexing ATM cells from subscribers accommodated in the remote concentrator 1. The second VCC table for uplink is provided in the MUX in the HOST 2 for multiplexing the ATM cells from the remote concentrator 1. In this case, for example, the VPI and VCI of the ATM cell of the subscriber input from the #a line accommodated in the remote concentrator 1 are obtained from the remote concentrator 1 according to the first VCC table for uplink according to the principle described in FIG. The value AAAA and BBBB for route # 1 going from HOST2 to HOST2 is changed, and tag # 1 for route # 1 is added to the head of the ATM cell. As a result, the ATM cell is output to the route # 1 from the remote concentrator 1 toward the HOST2. Next, the VPI and VCI of the ATM cell input from the route # 1 to the HOST2 are replaced with the values XXXX and YYYY for the route #A output from the HOST2 by the second upward VCC table, and the top of the ATM cell Is added with tag #A for route #A. As a result, the ATM cell is switched in the HOST 2 and then output to the route #A.
FIG. 882 shows the accommodation position of the VCC table used in the upstream path from the host switch 2 (HOST2) to the remote concentrator 1 in the system in which the remote concentrator 1 and the host switch 2 (HOST2) of FIG. 879 are connected. FIG. The first downlink VCC table is provided in the MUX in the HOST 2 for multiplexing ATM cells from other host exchanges or subscribers connected to the HOST 2. The second VCC table for downlink is provided in the MUX in the remote concentrator 1 for multiplexing ATM cells from the HOST 2. In this case, for example, the VPI and VCI of the ATM cell input from another host exchange or subscriber are for the route # 1 from the HOST 2 to the remote concentrator 1 according to the first VCC table for downlink according to the principle described in FIG. Values AAAA and BBBB, and tag # 1 for route # 1 is added to the head of the ATM cell. As a result, the ATM cell is output to the route # 1 from the HOST 2 toward the remote concentrator 1. Next, the VPI and VCI of the ATM cell input from the route # 1 to the remote concentrator 1 are replaced with the values XXXX and YYYY for the route #a output from the remote concentrator 1 by the second VCC table for downlink. The tag #a for route #a is added to the head of the ATM cell. As a result, the ATM cell is output from the remote line concentrator 1 to the route #a.
FIGS. 883 to 885 are diagrams for explaining a first processing example of path replacement processing when a failure occurs in the embodiment based on the configuration of FIGS. 879, 881 and 882. FIG.
First, FIG. 883 is an operation flowchart of a path connection process executed in the call processor 3 in the HOST 2, the microprocessor 4 in the remote concentrator 1, and a microprocessor (not shown) in the HOST 2.
First, when a connection request for a path between the remote line concentrator 1 and the HOST 2 is generated (YES in S1), the first VCC table for uplink, the second VCC table for uplink, the first VCC table for downlink, and the second VCC table for downlink For each of these, the bandwidth, VPI, and VCI of the normal route and the backup route are secured (S2). At the same time, normal VCC data and replacement VCC data as shown in FIG. 884 are created in the memory for creating each table. The normal VCC data corresponds to the normal route, and the replacement VCC data corresponds to the backup route. This set of normal VCC data and replacement VCC data is created corresponding to each of the first VCC table for uplink, the second VCC table for uplink, the first VCC table for downlink, and the second VCC table for downlink.
Next, only normal VCC data corresponding to each of the first VCC table for uplink and the first VCC table for downlink is set, and normal VCC data corresponding to each of the second VCC table for uplink and the second VCC table for downlink are set. And the contents of both the replacement VCC data are set (S3).
As a result of the above processing, when no failure has occurred, the ATM cell is transmitted through the normal route according to the normal VCC data. As long as no ATM cell in which VPI / VCI corresponding to the route is set flows from the route corresponding to the reconfiguration VCC data from the remote concentrator 1 to the HOST 2, the reconfiguration VCC data on the second VCC table for uplink is not changed. Since there is no reference, there is no problem even if the replacement VCC data is set in the second uplink VCC table in advance. Similarly, unless the ATM cell in which VPI / VCI corresponding to the route is set flows from the route corresponding to the replacement VCC data from the HOST 2 to the remote concentrator 1, the replacement VCC data on the second downward VCC table is used. Therefore, there is no problem even if the replacement VCC data is previously set in the second downlink VCC table.
Next, FIG. 885 is an operation flowchart of path switching processing when a failure occurs, which is executed in the call processor 3 in the HOST 2, the microprocessor 4 in the remote concentrator 1, and the microprocessor in the HOST 2, in particular, not shown. is there.
First, a route (transmission path) in which a failure has occurred is specified, and a path that uses the failure occurrence route is extracted as a replacement target path (S4). This processing is executed as processing for detecting tag information corresponding to the failure occurrence route in each VCC table and extracting an address (input VPI / VCI) in which the tag information is set.
Next, for all the paths to be replaced, the corresponding VCC data for replacement (see FIG. 884) is set in the first VCC VCC table 7 and the clock VCC table 7.
As a result of the above processing, the failure occurrence route is disconnected, and the ATM cell is transmitted through the backup route according to the replacement VCC data. In this case, the ATM cell in which the VPI / VCI corresponding to the route flows from the route corresponding to the relocation VCC data from the remote line concentrator 1 to the HOST 2 flows in. The VCC data for replacement on the 2VCC table is referenced. Similarly, since the ATM cell in which the VPI / VCI corresponding to the route flows from the route corresponding to the relocation VCC data from the HOST 2 to the remote concentrator 1 flows in, The VCC data for replacement on the 2VCC table is referenced.
Next, FIG. 886 to FIG. 889 are diagrams for explaining a second processing example of the path replacement processing when a failure occurs in the embodiment based on the configurations of FIG. 879, FIG. 881, and FIG. It is.
In the first processing example described above, only the normal VCC data corresponding to each of the upstream first VCC table and the downstream first VCC table is set, and the upstream second VCC table and the downstream second VCC table respectively. The contents of both the corresponding normal VCC data and replacement VCC data are set, but in the second processing example described below, the first VCC table for uplink and the first VCC table for downlink are also corresponding to each. The contents of both the normal VCC data and the replacement VCC data are set. At the same time, each address of the upstream first VCC table and the downstream first VCC table has a select bit for indicating whether the data referred to at the address is normal VCC data or replacement VCC data. Added.
The contents of the first uplink VCC table and the second uplink VCC table when no failure has occurred are as shown in FIG.
Here, since the value of the select bit corresponding to the line #a is 0 in the first VCC table for uplink, the normal VCC data is referred to as the VCC data. Therefore, for example, the VPI and VCI of the ATM cell of the subscriber input from the #a line accommodated in the remote concentrator 1 are the corresponding normal VCC data in the first upstream VCC table in accordance with the principle described in FIG. Thus, the values AAAA and BBBB for the route # 1 from the remote line concentrator 1 to the HOST 2 are changed, and the tag # 1 for the route # 1 is added to the head of the ATM cell. As a result, the ATM cell is output to the route # 1 from the remote concentrator 1 toward the HOST2.
On the other hand, in the second VCC table for uplink, the address AA. + BB. Stores normal VCC data when an ATM cell having VPI = AA and VCI = BB flows from the normal route # 1, and the address CC. + DD. Is stored with the replacement VCC data when an ATM cell having VPI = CC and VCI = DD flows from the backup route # 4. Then, VPI = AAAAA and VCI = BBBB added to the ATM cell input from the route # 1 to the HOST 2 are the addresses AA. + BB. Is replaced with the values XXXX and YYYY for the route #A output from the HOST 2, and the tag #A for the route #A is added to the head of the ATM cell. As a result, the ATM cell is switched in the HOST 2 and then output to the route #A. In this case, since the ATM cell having VPI = CC and VCI = DD does not flow in from the spare route # 4 heading from the remote line concentrator 1 to the HOST 2, the replacement VCC data is not referred to.
Next, when a failure occurs, as shown in FIG. 887, the value of the select bit corresponding to the line #a that is the path on the failure occurrence route in the first VCC table for uplink is changed from 0 to 1. All you have to do is complete the pass replacement.
In this way, in the first uplink VCC table, since the value of the select bit corresponding to the line #a is 1, the replacement VCC data is referred to as the VCC data. Therefore, for example, the VPI and VCI of the ATM cell of the subscriber input from the #a line accommodated in the remote concentrator 1 are the corresponding VCC data for re-transition in the first VCC table according to the principle explained in FIG. Thus, the values CCCC and DDDD for the route # 4 from the remote line concentrator 1 to the HOST 2 are replaced, and the tag # 4 for the route # 4 is added to the head of the ATM cell. As a result, the ATM cell is output from the remote concentrator 1 to the route # 4 toward the HOST 2.
The VPI = CCCC and VCI = DDDD added to the ATM cell input from the route # 4 to the HOST 2 are the addresses CC. + DD. Is replaced with the values XXXX and YYYY for the route #A output from the HOST2, and the tag #A for the route #A is added to the head of the ATM cell. As a result, the ATM cell is switched in the HOST 2 and then output to the route #A.
On the other hand, the contents of the first downlink VCC table and the second downlink VCC table when no failure has occurred are as shown in FIG.
Here, since the value of the select bit is 0 in the first VCC table for downlink, the normal VCC data is referred to as the VCC data. Therefore, for example, the VPI and VCI of an ATM cell input from another host exchange or a subscriber are transmitted from the HOST 2 to the remote concentrator according to the corresponding normal VCC data in the first downstream VCC table according to the principle described in FIG. 1 is added to the values AAAA and BBBB for route # 1 going to 1, and tag # 1 for route # 1 is added to the head of the ATM cell. As a result, the ATM cell is output to the route # 1 from the HOST 2 toward the remote concentrator 1.
On the other hand, in the second VCC table for downlink, the address AA. + BB. Stores normal VCC data when an ATM cell having VPI = AA and VCI = BB flows from the normal route # 1, and the address CC. + DD. Is stored with the replacement VCC data when an ATM cell having VPI = CC and VCI = DD flows from the backup route # 4. The VPI = AAAAA and VCI = BBBB added to the ATM cell input to the remote concentrator 1 from the route # 1 are the addresses AA. + BB. Is replaced with the values XXXX and YYYY for the route #A output from the remote concentrator 1, and the tag #a for the route #a is added to the head of the ATM cell. . As a result, the ATM cell is output from the remote line concentrator 1 to the route #a. In this case, since the ATM cell having VPI = CC and VCI = DD does not flow in from the backup route # 4 from the HOST 2 toward the remote concentrator 1, the reconfiguration VCC data is not referred to.
Next, when a failure occurs, as shown in FIG. 889, the value of the select bit corresponding to the path on the failure occurrence route in the first downward VCC table is changed from 0 to 1, and the path The re-seat can be completed.
As a result, in the first downlink VCC table, the replacement VCC data is referred to as the VCC data corresponding to the path included in the failure occurrence route. Therefore, for example, the VPI and VCI of the ATM cell input from another host exchange or subscriber are transmitted from the HOST 2 to the remote concentrator in accordance with the corresponding replacement VCC data in the first downstream VCC table in accordance with the principle described in FIG. 1 is added to the values CCCC and DDDD for route # 4 going to 1, and tag # 4 for route # 4 is added to the head of the ATM cell. As a result, the ATM cell is output to the route # 4 from the HOST 2 toward the remote concentrator 1.
The VPI = CCCC and VCI = DDDD added to the ATM cell input from the route # 4 to the remote concentrator 1 are the addresses CC. + DD. Is replaced with the values XXXX and YYYY for the route #a output from the remote concentrator 1, and the tag #a for the route #a is added to the head of the ATM cell. . As a result, the ATM cell is output from the remote line concentrator 1 to the route #a.
Next, FIGS. 890 to 893 are diagrams for explaining a third processing example of path replacement processing when a failure occurs in the embodiment based on the configuration of FIGS. 879, 881, and 882. It is.
Examples of this processing are shown in FIGS. 890 to 893, in which the configuration of FIGS. 879, 881, and 882 is provided with a protection line (P-line) that is a backup route dedicated to a failure as shown in FIG. It is assumed that it is equipped.
In this case, as shown in FIGS. 890 to 893, the second VCC table for uplink and the second VCC table for downlink are divided for the normal route and the protection line, respectively. 879).
The contents of the first uplink VCC table and the second uplink VCC table when no failure has occurred are as shown in FIG. That is, the contents of the upstream first VCC table and the contents of the upstream second VCC table for the normal route are the same as those in FIG. 881 described above, and the contents of the upstream second VCC table for the protection line are empty. ing.
As a result, uplink routing in the case where no failure has occurred is the same as that in FIG.
Next, when a failure occurs, as shown in FIG. 891, the contents of the tag corresponding to the line of #a that is the path on the failure occurrence route in the first uplink VCC table correspond to the route # 1. The value # 1 is changed to the value # 4 corresponding to the route # 4 which is the protection line, while the VCC data corresponding to the path on the failed route on the second upward VCC table for the normal route is changed to the protection line. It is possible to complete the path replacement simply by copying to the upstream second VCC table.
As a result, for example, the VPI and VCI of the subscriber's ATM cell input from the #a line accommodated in the remote concentrator 1 are determined according to the corresponding VCC data in the first VCC table for uplink according to the principle described in FIG. , Values AAAA and BBBB, and tag # 4 for route # 4, which is a protection line, is added to the head of the ATM cell. As a result, the ATM cell is output to the route # 4 which is a protection line from the remote concentrator 1 to the HOST2.
The VPI = AAAAA and VCI = BBBB added to the ATM cell input from the route # 4, which is the protection line, to the HOST 2 are the addresses AA.A in the second upstream VCC table for the protection line. + BB. Is replaced with the values XXXX and YYYY for the route #A output from the HOST 2, and the tag #A for the route #A is added to the head of the ATM cell. As a result, the ATM cell is switched in the HOST 2 and then output to the route #A.
On the other hand, the contents of the first downlink VCC table and the second downlink VCC table when no failure has occurred are as shown in FIG. That is, the contents of the first downward VCC table for downlink and the contents of the second downward VCC table for normal route are the same as those in FIG. 882 described above, and the contents of the second downward VCC table for protection line are empty. ing.
As a result, the downstream routing when no failure has occurred is the same as that in FIG.
Next, when a failure occurs, as shown in FIG. 893, the content of the tag corresponding to the path on the failure occurrence route in the first downward VCC table is changed from the value # 1 corresponding to the route # 1 to the protection line. On the other hand, the VCC data corresponding to the path on the failed route on the second downward VCC table for the normal route is changed to the second lower VCC table for the protection line. You can complete the pass replacement just by copying it to.
As a result, for example, the VPI and VCI of the ATM cell input from another host exchange or subscriber are replaced with the values AAAA and BBBB by the corresponding VCC data in the first downlink VCC table according to the principle described in FIG. At the same time, a tag # 4 for route # 4, which is a protection line, is added to the head of the ATM cell. As a result, the ATM cell is output to the route # 4 that is a protection line from the HOST 2 toward the remote concentrator 1.
The VPI = AAAAA and VCI = BBBB added to the ATM cell input to the remote concentrator 1 from the route # 4 that is the protection line are the addresses AA.A.B in the downstream second VCC table for the protection line. + BB. Is replaced with the values XXXX and YYYY for the route #a output from the remote concentrator 1, and the tag #a for the route #a is added to the head of the ATM cell. As a result, the ATM cell is output from the remote line concentrator 1 to the route #a.
In the embodiment described above, the second VCC table for uplink and the second VCC table for downlink are divided for the normal route and the protection line, respectively, and controlled by separate microcomputers. The VCC table for the protection line may be controlled by a single microcomputer so as to realize the same function as described above.
In addition, the tag corresponding to the failure occurrence route is added instead of rewriting the contents of the tag corresponding to the path on the failure occurrence route in the first uplink VCC table or the first downlink VCC table as in the above-described embodiment. The ATM cell may be configured to output to a route that is a protection line in hardware.
According to the embodiment described above, when a path between the remote concentrator 1 and the host switch (HOST) 2 is connected, a path of a backup route is set in advance separately from a path of a normal route, so that a path can be generated when a failure occurs. Can be surely executed, and the time required for path replacement can be shortened.
Next, another characteristic configuration related to the present invention will be described. This configuration corresponds to the more specific twenty-first problem described above in the section “Problems to be Solved by the Invention”.
In-station devices such as a VCC control device constituted by a microprocessor including the VCC table shown in FIG. 880 described above generally need to be doubled in order to ensure communication reliability. If a failure occurs in the active in-station device, the various communication control data set in the failure is transferred to the standby in-station device, and then the operation of the in-station device that has been the active system until now is stopped. At the same time, it is necessary to start the operation of the in-station device that has been a standby system as a new operation system device. In the case of the above-described example of the VCC control device, when a failure occurs in the active VCC control device, it is necessary to transfer the contents of the VCC table included in the failure to the standby VCC control device.
In the embodiment described below, this transfer processing can be executed safely and at high speed.
FIG. 894 is a configuration diagram of an embodiment of the VCC control apparatus having the above-described VCC table data high-speed transfer function.
In FIG. 894, the cell header-address conversion circuit 1 converts a cell header having a size of m bits × n words in input cell data into parallel data having a size of m × n bits = 1 word.
As described above with reference to FIG. 880, the VCC table 2 stores a new cell header composed of an output VPI / VCI and a tag at each address corresponding to the input VPI / VCI included in the cell header of each input cell described above. . When parallel data is input from the cell header-address conversion circuit 1, the VCC table 2 outputs a new cell header corresponding to the parallel data.
The various timing generation circuit 3 controls various accesses to the VCC table 2 at the time of cell input, at the time of reading / writing by the microprocessor, at the time of table initialization, or at the time of copying between systems.
The delay circuit 4 delays the transfer of the input cell data by the processing time required for changing the cell header of the input cell data.
The cell header insertion control circuit 6 replaces the cell header of the input cell data input from the delay circuit 4 with the new cell header output from the VCC table 2.
The intersystem copy control circuit 5 transfers the table data of the VCC table 2 in the own system (active system) VCC control apparatus in which it is built to the VCC table 2 in the other system (standby system) VCC control apparatus. Control the copy process.
The table data setting circuit 7 controls read processing and write processing of table data from the microprocessor (not shown) (for example, the microprocessor 46 in FIG. 880) to the VCC table 2 in particular.
FIG. 895 is a diagram showing access timing of the VCC table by the input cell.
First, input cell data is input at the timing shown in FIG.
The cell header-address conversion circuit 1 outputs the cell header in the input cell data as parallel data having a size of m × n bits = 1 word at the timing shown in FIG. 895 (b).
The parallel data is input to the VCC table 2 in accordance with the timing data output by the various timing generation circuits 3 at the timing shown in FIG. 895 (c). The VCC table 2 outputs a new cell header at the timing shown in FIG. 895 (d).
This new cell header is latched by the cell header insertion control circuit 6 at the timing shown in FIG. 895 (e).
On the other hand, the input cell that has passed through the cell header-address conversion circuit 1 is delayed in the delay circuit 4, and the cell header insertion control is performed at the timing shown in FIG. 895 (f) that is the same as the timing shown in FIG. 895 (e). Input to the circuit 6.
Then, the cell header insertion control circuit 6 replaces the cell header of the input cell input from the delay circuit 4 with the new cell header output from the VCC table 2, and at the timing shown in FIG. Is output to an ATM switch (not shown).
Next, FIG. 896A shows the access timing of the VCC table by the microprocessor.
First, address data for accessing the VCC table 2 is set as VCC table setting data in the table data setting circuit 7 from the microprocessor at the timing shown in FIG. 896A (a).
Based on this data, the various timing generation circuits 3 generate timing data for access by the microprocessor 4 different from the timing data for access by the input cell output at the timing shown in FIG. 896A (b). c) Output to the VCC table 2 at the timing shown in FIG. In synchronization with this, the table data setting circuit 7 outputs the address data to the VCC table 2 at the timing shown in FIG. 896A (d).
The table data setting circuit 7 writes the table data transferred from the microprocessor to the VCC table 2 at the timing shown in FIG. 896A (e), or reads the table data from the VCC table 2 and transfers it to the microprocessor. To do.
Finally, FIG. 896B is a diagram showing intersystem copy timing of VCC table data.
When the intersystem copy is executed, the various timing generation circuits 3 use the timing data for access by the input cell output at the timing shown in FIGS. 896B (a) and (b), and the timing for access by the microprocessor. The intersystem copy timing data different from the data is output to the VCC table 2 at the timing shown in FIG. 896B (c). In synchronization with this, the intersystem copy control circuit 5 outputs the address data to the VCC table 2 at the timing shown in FIG. 896B (d).
As a result, table data is output from the VCC table 2 to the intersystem copy control circuit 5 at the timing shown in FIG. 896B (e).
The intersystem copy control circuit 5 latches the table data output from the VCC table 2, converts the table data into serial data, and converts the serial data into the local system in which the intersystem copy control circuit 5 itself is built. This is output to the VCC control device of the other system in synchronization with the own system clock generated by the VCC control device.
In particular, the intersystem copy control circuit 5 in the other system VCC control device (not shown) converts the serial data into parallel data while latching the serial data in synchronization with the other system clock generated by the other system VCC control device. The parallel data is written to the VCC table 2 in the other VCC controller.
In the configuration of the above-described embodiment, the intersystem copy control circuit 5 stores a series of address data for the VCC table 2 from the microprocessor 4 in advance, and sequentially executes the VCC table 2 when intersystem copy is executed. Can be configured to specify.
The table data of the VCC table 2 output from the intersystem copy control circuit 5 of the own system to the intersystem copy control circuit 5 of the other system may be parallel data instead of serial data.
Further, when table data is output from the intersystem copy control circuit 5 of the own system to the intersystem copy control circuit 5 of the other system, by adding data indicating the start and end to the table data, The intersystem copy control circuit 5 can easily receive the table data in accordance with its own clock.
Further, when table data is output from the intersystem copy control circuit 5 of the own system to the intersystem copy control circuit 5 of the other system, a parity bit is added to the table data, so that the intersystem copy of the other system is performed. The control circuit 5 can detect and correct errors in the received table data.
[0013]
【The invention's effect】
As described above, according to the present invention, by using the hardware table with the message identifier MID as a key, the L2-PDU is analyzed autonomously without using the microcomputer program to analyze the L3-PDU. Routing processing can be performed in units of PDUs, and high-speed exchange processing is realized. Further, since it is not necessary to assemble L3-PDUs from L2-PDUs during routing processing, the hardware capacity for storing a large number of L2-PDUs can be reduced. Furthermore, by applying the above method to error log collection, an error log related to L3-PDU can be performed by processing for each L2-PDU.
In addition, various transmission quality information (such as network quality information such as transmission line normality and transmission delay time between subscriber terminals and switching nodes in the network) can be known by the subscriber himself, from the transmission line to the terminal. It is also possible for subscribers to evaluate quality deterioration factors. This procedure is also effective for a packet continuity test by Kraftperson when establishing a new subscriber and dealing with customer complaints.
In the PVC test of the present invention, since the test data generation function and the check function are provided only in the connectionless communication server, the system can be realized at low cost. Further, the verification of the PVC can improve the reliability of the system, and by using the algorithm provided by the present invention, it is possible to shorten the repair time when a failure occurs.
In the SMDS data normality confirmation method of the present invention, processing for each L2-PDU is possible, so that the hardware configuration for realizing this confirmation is simplified, and the cost can be reduced.
In addition, data transmission between connectionless processing servers is performed via a dedicated line (high-speed bus) without performing switching processing at the switch, so that the bandwidth resources of the switch can be used effectively. This can greatly reduce the resource management of the switch, which will greatly contribute to improving the performance of the exchange.
Further, according to the present invention, only a specific intra-station device needs to be connected to the system bus, the intra-station wiring can be simplified, and the cost can be reduced. Furthermore, by reducing the number of devices connected to the system bus, contention due to acquisition of the bus access right can be reduced, and the load related to bus access can be reduced. Also, by controlling the remote device with LAP, the transmission quality is not deteriorated, and even if a transmission error occurs, it is easy to recover by error control. Because it can be realized stably, it greatly contributes to the performance improvement of the ATM switching system.
Further, according to the present invention, control of terminal devices in the network can be managed with a simple interface and communication format by utilizing the features of ATM. Moreover, since it is an in-slot system using an actual data highway, control information can be transmitted at high speed.
Further, according to the present invention, the test cell loop check that has been performed by the test apparatus is performed on the test program in the exchange, so that an efficient test can be performed in a short time. In addition, since cell data is transmitted from the device under test, a testing machine is not required by using a jig for performing loopback instead of the testing machine.
In addition, according to the present invention, it is not necessary to set the test environment (setting of the test apparatus, waiting for the operator, etc.), and the test can be performed by a simple method of command input, so the test between a plurality of stations can be performed in a short time Is possible. Early failure detection is also possible, which greatly contributes to improving the service and reliability of ATM exchanges.
Further, according to the present invention, cells on a high-speed highway such as ATM can be counted with a small amount of hardware, and the effect can be used as an element for judging characteristics and performance of an ATM switch or the like and a situation during operation. .
Further, according to the present invention, the pattern transmission rule can be fixed, and the operation and the circuit configuration for realizing the operation can be simplified.
Further, according to the present invention, in addition to the same effects as described above, the deviation of the transmission frame can be reduced.
In addition, according to the present invention, it is possible to provide a point-to-multipoint connection function that prevents an increase in the size of the exchange system and is easy to add at a low cost.
Further, according to the present invention, it is possible to provide a point-to-multipoint connection function without providing a special device outside the switch.
Furthermore, according to the present invention, it is possible to provide a multicast connection that can efficiently use hardware resources.
Further, according to the present invention, it is possible to provide a call processing function for a multi-terminal connection service such as a three-party call with an image in a broadband communication network.
In addition, according to the present invention, it is possible to realize collection of information relating to a line processed by an in-switch apparatus and safe change of the in-switch apparatus when a failure occurs.
Further, according to the present invention, when a failure is detected on a line, it is possible to realize safe line switching in band (VPI / VCI) units.
Further, according to the present invention, when line switching is performed in units of bandwidth (VPI / VCI) when a failure is detected on the line, the line switching is performed particularly in a configuration in which a remote concentrator and an ATM switch are connected. It is possible to provide a specific technique for performing.
In addition, according to the present invention, when a failure occurs in an active in-station device, it is possible to safely and quickly execute transfer of various communication control data set to the standby in-station device. Is possible.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a broadband network targeted by this embodiment.
FIG. 2 is a diagram showing a broadband system architecture targeted by this embodiment.
FIG. 3 is a diagram showing a method for realizing SMDS in a broadband exchange.
FIG. 4 is a diagram showing a typical hardware configuration of a broadband switching system targeted by this embodiment.
FIG. 5 is a diagram showing a port configuration in ASSW.
FIG. 6 is a diagram showing a configuration of a subscriber interface shelf (SIFSH).
FIG. 7 is a diagram showing an ADS1SH connection to SIFSH.
FIG. 8 is a diagram showing a network configuration centering on ASSW.
FIG. 9 is a diagram showing a loopback configuration in SIFSH.
FIG. 10 is a diagram showing a configuration of a test cell generator connected to SIFSH.
FIG. 11 is a diagram showing a configuration of BSGCSH.
FIG. 12 shows the main hardware components of BRSU.
FIG. 13 shows the main hardware components of BRLC.
FIG. 14 is a diagram showing a connection configuration in BRLC.
FIG. 15 is a diagram showing the configuration of a small host switch and a large host switch.
FIG. 16 is a diagram showing a configuration of an ASSW.
FIG. 17 is a diagram illustrating the principle of SRM.
FIG. 18 is a diagram showing the configuration of a 4 × 4 SRM used in the ASSW.
FIG. 19 shows the position of a virtual channel identifier converter (VCC).
FIG. 20 is a diagram showing a configuration of an ATM switch module of ASSW.
FIG. 21 is a configuration diagram illustrating a subscriber interface / network interface according to the present embodiment.
FIG. 22 shows the location of a broadband signaling controller (BSGC) within an ATM switch.
FIG. 23 is a diagram showing a position of an SMDS message handler in an ATM switch.
FIG. 24 is a diagram showing a configuration of a wideband call processor (BCPR).
FIG. 25 is a diagram showing a configuration of a maintenance and operation system (MOS).
FIG. 26 is a diagram illustrating a hardware configuration of an operation and maintenance processor (OMP).
FIG. 27 is a block diagram of a broadband remote concentrator (BRLC).
FIG. 28 is a block diagram of a broadband remote switching apparatus (BRSU).
FIG. 29 is a configuration diagram of an SMDS apparatus.
FIG. 30 is a diagram illustrating a layered SNI protocol;
FIG. 31 is a diagram illustrating a layer configuration adopted by the SMDS of the present embodiment.
FIG. 32 is a diagram illustrating cell routing in SMDS.
FIG. 33 is a schematic diagram (part 1) of a system configuration for explaining a DS3-SMDS interface;
FIG. 34 is a schematic diagram (part 2) of a system configuration for explaining a DS3-SMDS interface;
FIG. 35 is a diagram showing mapping from the payload of an ATM cell to the DS3 format.
FIG. 36 is a diagram illustrating a DS3 frame format.
FIG. 37 is a diagram illustrating a DS3 PLCP frame format.
FIG. 38 is a diagram illustrating a DS3-SMDS L2-PDU format.
FIG. 39 is a diagram showing the contents of an access control field.
FIG. 40 is a diagram showing the contents of a network control information field.
FIG. 41 is a diagram showing the contents of a segment type.
FIG. 42 is a diagram illustrating a layer hierarchy in the SMDS service.
FIG. 43 is a diagram showing a DS3 umbilical link format.
FIG. 44 is a diagram showing a DS3-ATM header field.
FIG. 45 is a block diagram showing a functional configuration of a DS3-SMDS interface.
FIG. 46 is a diagram showing an alarm sequence in the DS3 layer.
FIG. 47 is a diagram showing alarm priorities in the DS3 layer.
FIG. 48 is a diagram showing detection / recovery conditions for various alarms.
FIG. 49 is a diagram showing timing at which an alarm is declared.
FIG. 50 is a diagram showing an alarm sequence in the DS3 PLCP layer.
FIG. 51 is a diagram showing detection / recovery conditions for various alarms.
FIG. 52 is a diagram showing timing at which an alarm is declared.
FIG. 53 is a diagram showing the types of performance parameters related to the DS3 layer, the count-up conditions for the integrated values of the parameters, and the alert threshold for the integrated values of the parameters.
FIG. 54 is a diagram showing the types of performance parameters related to the DS3-PLCP layer, the count-up conditions for the integrated values of the parameters, and the alert threshold for the integrated values of the parameters.
FIG. 55 is an explanatory diagram of a data conversion process between a DS3-SMDS interface and a SIFSH Common unit.
FIG. 56 is a diagram showing a format of an ATM cell transferred through the exchange.
FIG. 57 is a view showing a timing chart of an E-MSD signal.
FIG. 58 is a diagram showing a table representing the accommodation status of E-MSD information transferred between the DS3-MSDS interface and the SIFSH Common unit.
FIG. 59 is a diagram showing the contents of each bit of E-MSD information.
FIG. 60 is a diagram showing a timing chart of signal lines between a DS3-SMDS interface and a SIFSH common unit.
FIG. 61 is a diagram showing a table representing the accommodation status of E-MSCN information transferred between the DS3-MSDS interface and the SIFSH Common unit.
FIG. 62 is a diagram (part 1) illustrating the contents of each bit of E-MSCN information.
FIG. 63 is a second diagram showing the contents of each bit of E-MSCN information;
FIG. 64 is a diagram showing a connection configuration of an interface between a DS3-SMDS interface and switch software.
FIG. 65 shows the protocol stack between the DS3-SMDS interface and the switch software.
FIG. 66 is a diagram showing an overview of the VPI and VCI conversion processing of the intra-station communication cell between the DS3-SMDS interface and the BSGC.
FIG. 67 is a diagram showing a format of SAR-PDR for intra-station communication.
68 is a diagram showing an intra-station communication L2 frame format. FIG.
[Fig. 69] Fig. 69 is a diagram illustrating an L3 frame format.
FIG. 70 is a diagram showing a DS3-SMDS interface processing sequence (initial setting of a DS3-SMDS interface).
FIG. 71 is a diagram showing a DS3-SMDS interface processing sequence (DS3-SMDS interface INS conversion procedure).
FIG. 72 is a diagram showing a DS3-SMDS interface processing sequence (DS3-SMDS interface OUS conversion procedure).
FIG. 73 is a diagram showing a DS3-SMDS interface processing sequence (DS3-SMDS interface hardware failure / hardware failure capable of intra-station control communication);
FIG. 74 is a diagram showing a DS3-SMDS interface processing sequence (DS3-SMDS interface hardware failure / hardware failure where intra-station control communication is impossible);
FIG. 75 is a diagram showing a DS3-SMDS interface processing sequence (DS3-SMDS interface hardware failure / microprocessor failure);
FIG. 76 is a diagram showing a DS3-SMDS interface processing sequence (DS3-SMDS interface hardware failure / entanglement failure between SIFSH Common and DS3-SMDS interface (active system)).
FIG. 77 is a diagram showing a DS3-SMDS interface processing sequence (DS3-SMDS interface hardware failure / confounding failure between SIFSH Common and DS3-SMDS interface (standby system)).
FIG. 78 is a diagram showing a DS3-SMDS interface processing sequence (DS3 / PLCP layer alarm processing).
FIG. 79 is a diagram showing a DS3-SMDS interface processing sequence (D / Q-timer notification and PM data collection when DS3 / PLCP TCA occurs);
FIG. 80 is a diagram showing a DS3-SMDS interface processing sequence (D / Q-timer notification and buffer data collection when a DS3-SMDS interface buffer alarm occurs);
FIG. 81 is a diagram showing a DS3-SMDS interface processing sequence (PVC path test special number VPI, VCI cell setting).
FIG. 82 is a diagram showing the above-described cell discard process start / release threshold value in the buffer.
FIG. 83 is a diagram showing a mounting position of the above-described loopback function in the DS3-SMDS interface PCB.
FIG. 84 is a diagram showing an outline of a line loopback test in DSX-3.
FIG. 85 is a diagram schematically showing a line loopback test using RLC.
FIG. 86 is a diagram showing an outline of a PVC path continuity test between a DS3-SDMS interface and SBMSHSH and GWMHSH;
FIG. 87 is a block diagram of SIFSH.
FIG. 88 is a diagram showing a configuration of an OBP monitoring function of an individual unit.
FIG. 89 is a diagram showing a configuration of a package dropout monitoring function.
90 is a diagram showing a configuration of a fuse blow monitoring function in a common unit. FIG.
FIG. 91 is a diagram showing an active control function.
FIG. 92 is a diagram showing a functional configuration of HLPO 1A.
FIG. 93 is a diagram showing a memory map of a DS3-SMDS interface.
FIG. 94 is a diagram showing the positioning of SIFSH-A in the system.
FIG. 95 is a diagram showing a package configuration of SIFCOM.
FIG. 96 is a diagram showing an interface between SIFSH-A and an ATM switch (ASSW).
FIG. 97 is a diagram showing interface timing for a 622 Mbps cell highway on a 50-core flat coaxial cable.
FIG. 98 is a diagram showing an interface timing for a system switching signal on a 20-core TD bus cable.
FIG. 99 is a diagram showing the relationship between a system switching signal and an active system selection state in SIFSH-A.
FIG. 100 is a diagram showing a circuit configuration provided in SIFSH-A for selecting a reference clock from SYNSH;
FIG. 101 is a relationship diagram of a COM-E-MSD command instruction state, an alarm state, and a state of a selected system in each system.
Fig. 102 is a diagram showing an interface timing of a 156 Mbps cell highway.
103 is a diagram illustrating ATM cell reception timing in an uplink cell highway from an individual unit to SIFCOM. FIG.
Fig. 104 is a diagram showing ATM cell reception timing in a downlink cell highway from SIFCOM toward an individual unit.
FIG. 105 is a diagram illustrating system control in a case where # 0 system SIFCOM is an active system.
FIG. 106 is a diagram showing the logic of system control by an ACT controller.
FIG. 107 is a diagram showing a circuit configuration example of an ACT controller.
FIG. 108 is a diagram showing a phase relationship between FCK and CLK and EMSD data and EMSCN data.
FIG. 109 is a diagram showing a state transition diagram of frame synchronization processing.
FIG. 110 is a diagram illustrating a process of establishing / losing frame synchronization.
FIG. 111 is a diagram illustrating a pilot signal detection / abnormal process;
Fig. 112 shows a flowchart of a series of processing for data acquisition described in Section 3.3.3.2.2, 3.3.3.2.3.3, and 3.3.3.2.3.4. It is a figure.
FIG. 113: Individual processing for executing a series of processes for data acquisition described in Section 3.3.3.2.2, 3.3.3.2.3.3, and 3.3.3.2.3.4 The functional block diagram in a part is shown.
FIG. 114 is a block diagram of an EMSCN sending circuit in an individual unit.
FIG. 115 is a diagram showing a list of detection methods and notification methods in an individual unit, and detection methods in SIFCOM and recognized fault contents regarding an interface failure between the SIFCOM and the individual unit.
FIG. 116 is a diagram showing a clock interface along the cell flow between the SIFSH-A and between individual units.
FIG. 117 is a diagram showing a layer structure of intra-station control communication.
FIG. 118 is a diagram showing a cell format of an ATM layer in simple LAP-D.
FIG. 119 is a diagram showing a SAR-PDU format in simple LAP-D.
Fig. 120 is a diagram illustrating a LAP-D format of layer 2.
FIG. 121 is a diagram showing an ATM cell format.
FIG. 122 is a diagram showing a structure of ATM cell header data used in SIFSH-A.
FIG. 123 is a diagram showing a method of using ATM cell header data in SIFSH-A.
FIG. 124 is a diagram showing a structure of ATM cell header data used in RMXSH.
Fig. 125 is a diagram showing a method of using ATM cell header data in RMXSH.
FIG. 126 is a diagram showing a structure of ATM cell header data used in BSGCSH.
FIG. 127 is a diagram showing a method of using ATM cell header data in BSGCSH.
FIG. 128 is a diagram showing a method of using SIG / ADS1BLK / ADS1SEL in SIFSH-A.
FIG. 129 is a diagram showing function allocation in SIFSH-A and ADS1SH (see FIG. 8) of ATM cell header data defined by FIGS. 122, 123, and 128;
FIG. 130 is a diagram showing the position of MUX in SIFSH-A.
FIG. 131 is a diagram showing a configuration of cascade connection of SIFSH-A.
Fig. 132 is a diagram showing a configuration of a MUX.
133 is a diagram showing an outline of a configuration of a scheduler. FIG.
FIG. 134 is a diagram showing a timing for writing an ATM cell into a FIFO (First In First Out Buffer) of the scheduler.
FIG. 135 is a diagram showing a transmission timing of an output permission signal.
136 is an explanatory diagram of a write abnormality process when the data length of an input cell is short. FIG.
FIG. 137 is an explanatory diagram of a write error process when the data length of an input cell is long.
138 is an explanatory diagram of a reading abnormality process. FIG.
FIG. 139 is a diagram showing threshold values set in buffers in the MUX.
Fig. 140 is a diagram showing a position of DMUX in SIFSH-A.
FIG. 141 is a diagram illustrating a configuration of DMUX.
142 is a diagram showing a cell format in the exchange. FIG.
FIG. 143 is a diagram illustrating the location of header matching bits used in DMUX.
FIG. 144 is a diagram showing an outline of umbilical protection switching.
FIG. 145 is a diagram showing threshold values set in buffers in the DMUX.
FIG. 146 is a diagram illustrating a VCC / ATM switch failure.
FIG. 147 is a diagram showing a table structure of a VCC memory.
148 is a diagram showing an arrow diagram of an INS conversion procedure; FIG.
FIG. 149 is a diagram showing status of each system and CC (switchboard processor) processing;
FIG. 150 is a diagram showing a position of a signal processing unit (EGCLAD) in SIFSH-A.
FIG. 151 is a diagram showing a header check area;
Fig. 152 is a diagram showing a header insertion area.
FIG. 153 is a diagram showing an insertion / monitoring point of the monitoring cell MC and its routing.
FIG. 154 is a diagram showing a route of a TCG test.
FIG. 155 is an explanatory diagram of an OBP failure detection process in SIFCOM;
FIG. 156 is an explanatory diagram of SIFCOM package missing failure detection processing;
FIG. 157 is an explanatory diagram of a power package drop failure detection process.
FIG. 158 is an explanatory diagram of detection processing for a SIFCOM fuse blow failure;
FIG. 159 is an explanatory diagram of detection processing for a downlink coaxial flat cable fault;
FIG. 160 is an explanatory diagram of detection processing for an uplink coaxial flat cable fault.
FIG. 161 is an explanatory diagram of a TD bus cable fault detection process;
FIG. 162 is an explanatory diagram (part 1) of a SIFCOM failure;
FIG. 163 is an explanatory diagram (part 2) of the SIFCOM failure;
FIG. 164 is a diagram showing an umbilical line connecting a host exchange and a BRLC;
FIG. 165 is a diagram showing a line switching sequence in line protection;
FIG. 166 is a diagram showing a command format for line switching.
FIG. 167 is a diagram showing an internal configuration of ASSWSH-A.
FIG. 168 is a diagram showing a connection configuration of a speech path system.
FIG. 169 is a diagram illustrating signal timing in an interface between SWMDX and a 622 Mbps ATM highway.
FIG. 170 is a diagram showing a cell format in an interface between SWMDX and a 622 Mbps ATM highway.
FIG. 171 is a diagram showing an interface between INFA and ASSWSH-A.
FIG. 172 is a diagram showing an interface between the own SWCNT and another SWCNT.
FIG. 173 is a diagram showing a system selection signal and its strobe signal;
FIG. 174 is a diagram showing a system selection logic related to a system selection signal;
FIG. 175 is a diagram (part 1) illustrating an external interface related to SWMX;
FIG. 176 is a diagram (part 2) illustrating an external interface related to SWMX;
FIG. 177 is a diagram (part 1) illustrating an external interface related to SWMDX;
FIG. 178 is a diagram (part 2) illustrating an external interface related to SWMDX;
179 is a diagram (No. 1) showing an external interface related to SWCNT. FIG.
FIG. 180 is a diagram (part 2) illustrating an external interface related to SWCNT.
FIG. 181 is a diagram illustrating detailed functions of respective blocks constituting the ASSWSH-A.
FIG. 182 is a diagram showing each block configuring SWMDX.
FIG. 183 is a diagram illustrating the function of each block in SWMDX.
FIG. 184 is a diagram illustrating each block configuring the SWMX.
FIG. 185 is a diagram illustrating the function of each block in the SWMX.
FIG. 186 is a diagram showing each block constituting the SWCNT.
FIG. 187 is a diagram showing the function of each block in SWCNT.
FIG. 188 is a diagram showing each block configuring SWTIF.
FIG. 189 is a diagram showing the function of each block in the SWTIF.
FIG. 190 is a diagram showing each block configuring SCLK.
FIG. 191 is a diagram illustrating the function of each block in SCLK.
FIG. 192 is a diagram showing a cell discard class.
FIG. 193 is a block diagram of a traffic measurement circuit.
FIG. 194 is an operation timing chart of the traffic measurement circuit.
FIG. 195 is a timing chart (FIG. (A)) and an address / data format ((b) diagram) of CC access (IN instruction).
FIG. 196 is a diagram showing a timing chart (FIG. (A)) and an address / data format (FIG. (B)) of CC access (OUT instruction).
197 is a diagram showing a DMA access (read) timing chart ((a) diagram) and an address / data format ((b) diagram). FIG.
198 is a diagram showing a DMA access (write) timing chart (FIG. (A)) and an address / data format (FIG. (B)). FIG.
FIG. 199 is a diagram showing a list of IN / OUT instructions.
FIG. 200 is a diagram showing a failure detection procedure (when notification is performed by MSCN).
FIG. 201 is a diagram showing a failure detection procedure (when status is autonomously notified).
FIG. 202 is a diagram showing a basic format of a message box processed by a failure processing task.
FIG. 203 is a diagram showing failure content write data in a message box in a normal failure.
FIG. 204 is an overall configuration diagram showing positioning of SBMASH in the system.
FIG. 205 is a diagram for explaining a route of SMDS data between SNI and SNI.
FIG. 206 is a diagram illustrating a route of SMDS data transfer from SNI to ISSI or ICI.
FIG. 207 is a diagram for explaining a route of SMDS data transfer from ISSI or ICI to SNI.
FIG. 208 is a diagram for explaining a route of SMDS data transfer from ISSI or ICI to ISSI or ICI.
FIG. 209 is a block diagram of SBMESH.
FIG. 210 is a block diagram showing a redundant configuration of SBMASH.
FIG. 211 is a diagram showing a logical connection between message handlers MH.
FIG. 212 is a diagram illustrating user information disassembly / assembly in layer 2 and layer 3;
213 is a diagram illustrating a data structure in AAL / SAR of layer 2. FIG.
Fig. 214 is a diagram for describing a method of assigning output VCI / MID according to cell type;
FIG. 215 is a diagram illustrating a routing function at each position in the system and information in a cell used for the routing;
216 is a diagram illustrating an example of assignment of VCIs associated with SNIs. FIG.
FIG. 217 is a diagram (part 1) illustrating the assignment of VPI / VCI between the SNI and the SBMH.
FIG. 218 is a diagram (part 2) illustrating the assignment of VPI / VCI between SNI and SBMH;
FIG. 219 is a diagram illustrating an example of VPI / VCI assignment between message handlers MH;
FIG. 220 is a diagram for explaining assignment of VPI / VCI between message handlers MH;
FIG. 221 is a diagram illustrating an example in which an MID is assigned to each SMLP.
Fig. 222 is a diagram for explaining the concept of data distribution using group addresses;
223 is a diagram for describing information used to identify the SNI and L3 PDU to which each cell belongs; FIG.
FIG. 224 is a functional block diagram of SBMESH.
225 is a block diagram of the overall configuration of an SMLP unit. FIG.
226 is a diagram (part 1) summarizing the functional outline of each block of the SMLP unit illustrated in FIG. 225;
227 is a diagram (part 2) summarizing the functional outline of each block of the SMLP unit illustrated in FIG. 225;
228 is a diagram (part 3) illustrating an overview of functions of blocks in the SMLP unit illustrated in FIG. 225; FIG.
FIG. 229 is a diagram (part 1) that summarizes error flags operated for each block of the SMLP unit illustrated in FIG. 225;
230 is a diagram (part 2) illustrating error flags operated for each block of the SMLP unit illustrated in FIG. 225;
FIG. 231 is a diagram (part 3) illustrating error flags operated for each block of the SMLP unit illustrated in FIG. 225;
232 is a diagram (part 4) that summarizes error flags to be operated for each block of the SMLP unit illustrated in FIG. 225;
233 is a diagram (No. 1) showing a correspondence relationship between the error flag (EF) and an error name (name in TR) and a position of the EF. FIG.
234 is a diagram (No. 2) showing a correspondence relationship between the error flag (EF) and an error name (name in TR) and a position of the EF. FIG.
235 is a diagram (No. 3) showing a correspondence relationship between the error flag (EF) and the error name (name in TR) and the position of the EF. FIG.
236 is a diagram (No. 4) showing the correspondence relationship between the error flag (EF) and the error name (name in TR) and the position of the EF. FIG.
237 is a diagram (No. 5) showing a correspondence relationship between the error flag (EF) and the error name (name in TR 1) and the position of the EF. FIG.
FIG. 238 is a diagram for describing timing in confounding selection S 1;
239 is a diagram illustrating a cell format (header portion). FIG.
FIG. 240 is a diagram for explaining line cell and test cell transmission operations when test cells are multiplexed.
241 is a diagram for describing processing related to CRC-10 check; FIG.
FIG. 242 is a diagram for describing processing relating to PL length check for each segment type;
FIG. 243 is a diagram for describing processing related to MID value check for each segment type;
FIG. 244 is a diagram for describing processing relating to MID check for each segment type;
245 is a diagram for describing processing related to an SN check for each segment type; FIG.
246 is a diagram for describing processing relating to an address format check. FIG.
FIG. 247 is a diagram for describing processing relating to a DA check for each segment type.
248 is a diagram for describing processing related to a BA size check; FIG.
249 is a diagram for describing processing timing of an ingress flow check. FIG.
FIG. 250 is a diagram illustrating processing related to simultaneous input number check.
FIG. 251 is a diagram illustrating processing related to MID timeout.
FIG. 252 is a diagram showing RMID conversion CAM and read / write data to MRI CAM.
FIG. 253 is a diagram for explaining the RMID conversion CAM and MRI CAM matching and read / write timing for each cell;
FIG. 254 is a flowchart for describing processing of simultaneous input number limit RMID acquisition / MRI Time Out.
Fig. 255 is a diagram for explaining the concept of RMID degeneration;
FIG. 256 is a diagram showing the RMID acquisition unit, the simultaneous input restriction, the MRI T., and the like for each segment type. O. It is a figure which shows the process of the normal cell and abnormal cell in setting / cancellation.
Fig. 257 is a diagram for describing processing related to a header extension (HE) format check.
258 is a diagram for describing processing relating to a source address (SA) check for each segment type; FIG.
FIG. 259 is a diagram describing processing related to screening of a destination address DA.
FIG. 260 is a diagram illustrating processing related to BE tag matching;
FIG. 261 is a diagram describing processing related to a BA size matching check;
262 is a diagram for describing processing relating to information length check; FIG.
FIG. 263 is a diagram for explaining error message discard in units of L3-PDUs;
264 is a diagram for explaining discard of a message received after MRI timeout EOM; FIG.
Fig. 265 is a diagram for describing processing for an error memory for each segment type;
266 is a diagram for describing encapsulation. FIG.
FIG. 267 is a diagram showing an ISSI header added to information BON between message handlers (MH).
268 is a diagram showing a format of information BON between message handlers (MH). FIG.
Fig. 269 is a diagram describing a process related to carrier selection.
270 is a diagram summarizing processing related to routing; FIG.
271 is a diagram conceptually illustrating processing related to routing. FIG.
FIG. 272 is a diagram describing processing related to carrier screening.
FIG. 273 is a diagram for explaining broadcast designation bits;
Fig. 274 is a diagram describing a process related to cell copying;
Fig. 275 is a diagram illustrating a cell format after broadcasting.
FIG. 276 is a flowchart of copy processing in a group address GA part;
Fig. 277 is a diagram for describing processing relating to output band limitation;
FIG. 278 is a diagram illustrating processing related to acquisition of outgoing MID.
FIG. 279 is a flowchart of processing related to acquisition of MID;
FIG. 280 is a diagram (part 1) illustrating a list of SMLP tables.
FIG. 281 is a diagram (part 2) illustrating a list of SMLP tables;
282 is a block diagram of the overall configuration of RMLP. FIG.
FIG. 283 is a diagram (part 1) illustrating an outline of functions of each block of the RMLP;
284 is a figure (2) for explaining the functional outline of each block of the RMLP; FIG.
285 is a diagram (No. 1) showing a route of a test cell at the time of a PVC test, illustrating an SNI loopback test; FIG.
FIG. 286 is a diagram (No. 2) showing the route of the test cell during the PVC test, and illustrates the test between MH (using specific DA).
287 is a diagram (No. 3) showing the route of the test cell at the PVC test, and illustrates the test between MH (using allocated DA). FIG.
FIG. 288 is an RMLP MSCN accommodation diagram.
FIG. 289 is an MSD containment diagram of RMLP.
FIG. 290 is a diagram illustrating an error flag (EF) operated for each functional block of the RMLP.
FIG. 291 is a diagram (part 1) illustrating a data interface of RMLP and LP-COM, and a cell format;
FIG. 292 is a diagram (part 2) illustrating a data interface of RMLP and LP-COM, and a cell format;
FIG. 293 is a diagram (part 3) illustrating the data interface of RMLP and LP-COM and the format of the cell;
FIG. 294 is a diagram (No. 4) illustrating a data interface of RMLP and LP-COM, and a cell format;
295 is a diagram (No. 5) showing a data interface of RMLP and LP-COM and a format of a cell; FIG.
296 is a functional block diagram of HMH00A. FIG.
FIG. 297 is a diagram for explaining the functional outline of each block of the HMH00A.
FIG. 298 is a functional block diagram of a confounding select R 1.
299 is a diagram for explaining the functional outline of each block of the confounding select R 1; FIG.
FIG. 300 is a diagram illustrating system confounding of HMH00A.
FIG. 301 is a diagram for explaining timing adjustment by FIFO;
FIG. 302 is a diagram for explaining a selection process of confounding data.
FIG. 303 is a diagram for explaining MSCN points related to confounding selection;
304 is a functional block diagram of a timing generator R. FIG.
FIG. 305 is a diagram for explaining the functional outline of each block of the timing generator R 1.
306 is a diagram for explaining operation of a cell frame (CF) generator. FIG.
FIG. 307 is a diagram illustrating MSCN points related to a timing generator.
FIG. 308 is a functional block diagram of an address filter R 1.
FIG. 309 is a diagram for explaining the functional outline of each block of the address filter R 1.
FIG. 310 summarizes VCI / MID matcher conditions.
FIG. 311 is a diagram for explaining MSCN points related to the address filter R;
FIG. 312 is a functional block diagram of HMH01A.
FIG. 313 is a diagram for explaining a functional outline of each block of the HMH01A;
FIG. 314 is a functional block diagram of test cell multiplexing R and 9MGR;
FIG. 315 is a diagram for explaining MSCN points related to the test cell multiplexing R and 9MGR;
316 is a functional block diagram of MID check R. FIG.
FIG. 317 is a diagram for describing processing related to MID check;
FIG. 318 is a diagram showing an MID check error flag;
FIG. 319 is a diagram for explaining MSCN points related to MID check R;
FIG. 320 is a functional block diagram of SN check R. FIG.
FIG. 321 is a diagram illustrating an SN check R error flag;
FIG. 322 is a diagram for describing MSCN points related to the SN check R unit;
FIG. 323 is a functional block diagram of an encapsulation unit.
FIG. 324 is a diagram illustrating an error flag related to an encapsulation unit.
FIG. 325 is a diagram illustrating MSCN points related to the encapsulation section.
326 is a functional block diagram of error editing I R. FIG.
FIG. 327 is a functional block diagram of RMID acquisition R 1;
FIG. 328 is a diagram for explaining the functional outline of each block of the RMID acquisition R 1;
FIG. 329 is a diagram showing an error flag related to the RMID acquisition R part.
FIG. 330 is a functional block diagram of an MRI timeout check R. FIG.
FIG. 331 is a diagram for explaining the functional outline of each block of the MRI timeout check R;
FIG. 332 is a diagram illustrating a header format of a TO cell (time-out cell);
FIG. 333 is a diagram showing an error flag related to an MRI timeout check unit.
FIG. 334 is a functional block diagram of GA copy R. FIG.
FIG. 335 is a diagram for explaining the functional outline of each block of the GA copy R 1;
FIG. 336 is a diagram showing an error flag related to a GA copy unit.
FIG. 337 is a diagram for explaining MSCN points related to the GA copy unit.
FIG. 338 is a functional block diagram of SNI available R 2.
FIG. 339 is a diagram showing an error flag related to an SNI available part.
FIG. 340 is a diagram illustrating MSCN points related to SNI available parts;
FIG. 341 is a functional block diagram of error editing II R and a diagram explaining an outline of the functional block;
FIG. 342 is a functional block diagram of SA check R and a diagram for explaining the functional outline of the block;
FIG. 343 is a diagram for describing an MID check error flag;
FIG. 344 is a diagram illustrating MSCN points related to the SA check unit.
FIG. 345 is a diagram showing a match state with an SC attribute in SA screening R 2.
346 is a block diagram illustrating an overall configuration of HMH02A. FIG.
347 is a functional block diagram of HMH02A. FIG.
348 is a table summarizing the functions of the blocks shown in FIG. 347;
349 is a diagram illustrating an interface I / F state of HMH02A. FIG.
FIG. 350 is a table summarizing the contents of message control in HMH02A.
FIG. 351 is a detailed block diagram of a simultaneous transmission number limiting unit.
FIG. 352 is a table describing message transmission count management for a specific SNI.
FIG. 353 is a conceptual diagram illustrating buffering management.
FIG. 354 is a block diagram of an outgoing MID acquisition unit.
FIG. 355 is a diagram for describing an outgoing MID acquisition process;
356 is a block diagram of an egress flow restriction unit. FIG.
FIG. 357 is a block diagram of a discard counter unit.
358 is a block diagram of a CRC-10 generator. FIG.
FIG. 359 is a diagram illustrating a position in a cell of a CRC-10 polynomial generated by the CRC-10 generation unit;
FIG. 360 is a block diagram of a clock generation unit.
361 is a diagram for explaining a clock generation method by the clock generation unit; FIG.
362 is a table showing the contents of μP I / F. FIG.
FIG. 363 is a diagram for describing functions of four PWCBs constituting the MH-COM unit;
FIG. 364 is a block diagram of HMX10A PWCB.
FIG. 365 is a diagram (part 1) illustrating a monitoring item of the HMX10A PWCB.
FIG. 366 is a diagram (part 2) illustrating the monitoring item of the HMX10A PWCB.
FIG. 367 is a block diagram of HMX11A PWCB.
FIG. 368 is a diagram (part 1) illustrating the monitoring item of the HMX11A PWCB.
FIG. 369 is a diagram (part 2) illustrating the monitoring item of the HMX11A PWCB.
FIG. 370 is a diagram (part 3) for explaining the monitoring items of the HMX11A PWCB;
FIG. 371 is a block diagram focusing on the VCC function of HMX12A PWCB.
FIG. 372 is a block diagram focusing on the scheduler function of HMX12A PWCB.
FIG. 373 is a diagram (No. 1) showing a monitoring item relating to the failure processing of the HMX12A PWCB;
FIG. 374 is a diagram (No. 2) illustrating monitoring items related to the failure processing of the HMX12A PWCB;
FIG. 375 is a diagram (No. 3) illustrating monitoring items related to the failure processing of the HMX12A PWCB.
FIG. 376 shows a functional block diagram of HSF05A.
FIG. 377 shows monitoring items related to the failure processing of the HSF05A PWCB.
FIG. 378 is a system diagram of the SBMesh clock;
FIG. 379 is a functional block diagram of HLM01A PWCB.
FIG. 380 is a diagram (part 1) illustrating a schematic function of each block of the HLM01A PWCB;
FIG. 381 is a diagram (part 2) illustrating a schematic function of each block of the HLM01A PWCB;
FIG. 382 is a diagram (No. 1) showing a list of checks performed in the HLM01A PWCB;
FIG. 383 is a diagram (No. 2) showing a check list performed in the HLM01A PWCB;
FIG. 384 is a diagram showing check items and processing of the protocol performance monitor in the ingress unit.
FIG. 385 is a time chart illustrating error notification timing.
386 is a diagram for describing each signal shown in the time chart. FIG.
Fig. 387 is a diagram for describing a cell segment type identification method in an ST identification block;
FIG. 388 is a time chart illustrating processing when an error occurs.
FIG. 389 is a time chart showing the access timing of the threshold value and the count value in the Sum of Error Count process.
FIG. 390: L2 / 3 individual Err. It is a time chart explaining a count process.
FIG. 391: Layer 3 Bursty Err. It is a time chart explaining a (burst error) process.
FIG. 392 is a flowchart for describing an access method to an E-PDU flag RAM.
FIG. 393 is a diagram illustrating a check item, an action when NG is detected, and a check processing procedure in the Egress section.
FIG. 394 is a time chart illustrating the protocol performance monitor process in the egress section.
FIG. 395 is a diagram for describing each signal in the time chart.
FIG. 396 is a diagram illustrating a method of identifying a segment type of a cell.
FIG. 397: L2 / 3 individual Err. It is a time chart explaining a count process.
FIG. 398 is a time chart for explaining network data collection processing in the ingress unit;
FIG. 399 is a time chart for explaining data collection processing in an ingress unit;
FIG. 400 is a block diagram of a charging unit.
[Fig. 401] Fig. 401 is a diagram illustrating a format of a cell input from an RMLP unit.
FIG. 402 is a diagram schematically showing data stored in the SA, carrier, and RDA storage RAM.
FIG. 403 is a diagram schematically showing the inside of a DA compression CAM.
FIG. 404 is a time chart showing an operation at the time of inflow of EOM in the billing process.
Fig. 405 is a diagram schematically showing information stored in a RAM for accumulating charging-related data.
406 is a block diagram of a part that performs a check process of a charging unit. FIG.
FIG. 407 is a block diagram of HLP02A in the LP-COM unit.
FIG. 408 is a diagram (part 1) for explaining the functional outline of each block of the HLP02A;
FIG. 409 is a diagram (part 2) for explaining the functional outline of each block of the HLP02A;
FIG. 410 is a diagram showing a cell format input from ASSW to SDMUX.
FIG. 411 is a diagram illustrating a format of a cell input from SDMUX to SMLP (a).
FIG. 412 is a diagram showing a format of a cell input from LP-COM to SMLP (a).
FIG. 413 is a diagram illustrating a format of a cell input from SMLP (a) (HMH03A) to SMLP (b) (HMH04A).
FIG. 414 is a diagram showing a format of a cell input to SMLP (b) (HMH04A) → SMLP (c) (HMH05A).
FIG. 415 is a diagram showing a format of a time-out dummy cell input from SMLP (b) (HMH04A) to SMLP (HMH05A).
416 is a diagram illustrating a format of a cell input from SMLP (c) (HMH05A) to SMLP (d) (HMH06A). FIG.
417 is a diagram showing an I-BOM cell format input from SMLP (c) (HMH05A) to SMLP (d) (HMH06A). FIG.
FIG. 418 is a diagram illustrating a format of a cell input from SMLP (d) (HMH06A) to SMUX (HMX12A).
419 is a diagram illustrating a format of a cell input from SMLP (d) (HMH06A) to LP-COM (HLP02A, HLMO1A). FIG.
Fig. 420 is a diagram illustrating a format of a cell output from SMUX to ASSW.
FIG. 421 is a diagram illustrating a format of a cell input from ASSW to RDMUX.
422 is a diagram illustrating a format of a cell input from RDMUX (HMX10A) to RMLP (a) (HMH00A). FIG.
423 is a diagram illustrating a format of a cell input from RMLP (a) (HMH00A) to RMLP (b) (HMH01A). FIG.
FIG. 424 is a diagram showing a format of a cell inputted from LP-COM (HLP02A) to RMLP (b) (HMH01A).
425 is a diagram illustrating a format of a cell input from RMLP (b) (HMH01A) to RMLP (c) (HMH04A). FIG.
426 is a diagram showing a format of a timeout dummy cell transferred from RMLP (b) (HMH01A) to RMLP (c) (HMH04A). FIG.
427 is a diagram illustrating a format of a cell input from RMLP (c) (HMH04A) to RMLP (d) (HMH02A). FIG.
428 is a diagram illustrating a format of a cell input from RMLP (d) (HMH02A) to LP-COM (HLP02A, HLM00A). FIG.
FIG. 429 is a diagram illustrating a format of a cell input from RMLP (d) (HMH02A) to LP-COM (HLP02A, HLM01A).
430 is a diagram illustrating a format of a cell input from RMLP (HMH02) to RMUX (HMX12A). FIG.
FIG. 431 is a diagram illustrating a format of a cell output from RMIX (HMX12A) to ASSW.
FIG. 432 is a diagram showing error flags on the SMLP side;
FIG. 433 is a diagram showing an error flag on the RMLP side.
FIG. 434 is a diagram for describing initial setting of MH-COM;
435 is a diagram for explaining the flow of cells in intra-station communication. FIG.
FIG. 436 is a diagram showing an example of VPI / VCI values of the intra-station communication cell.
FIG. 437 is a diagram illustrating an intra-station communication link between BSGC and SBMASH;
FIG. 438 is a diagram for explaining the relationship between the shelf number of SBMesh and the tag value;
FIG. 439 is a diagram showing a tag portion of a cell designating a specific SBMASH.
FIG. 440 is a diagram showing a tag part of a cell designating a specific SBMH.
FIG. 441 is a diagram for describing processing for preventing an error that may occur at the time of initial setting of the LP unit;
FIG. 442 is a diagram showing an example of parameter change in subscriber data registration;
FIG. 443 is a diagram illustrating INS processing of MH-COM;
444 is a diagram summarizing operations at the time of failure of MH-COM. FIG.
FIG. 445 is a diagram illustrating a sequence in a case where a failure notified by the own system E-MSCN occurs in the standby system.
FIG. 446 is a diagram illustrating a sequence in a case where a failure notified by the own system E-MSCN occurs in the active system.
FIG. 447 is a diagram illustrating a sequence in the case where a failure notified by another system E-MSCN occurs in the standby system.
FIG. 448 is a diagram illustrating a sequence in a case where a failure notified by another system E-MSCN occurs in the active system.
FIG. 449 is a diagram showing an interface between SBMASH and BCPR;
FIG. 450 is a diagram illustrating INF MSCN 32 bits.
FIG. 451 is a diagram for describing a concept of MSCN point check regarding intersystem confounding in the MH-COM unit and the LP unit;
FIG. 452 is a diagram (No. 1) for explaining a relationship between a state of 15 and 17 bits and a failure in INF MSCN.
FIG. 453 is a diagram (No. 2) explaining the relationship between the state of 15 and 17 bits and the failure in INF MSCN.
FIG. 454 is a diagram (No. 3) illustrating the relationship between the 15- and 17-bit states of the INF MSCN and a failure;
FIG. 455 is a diagram (No. 1) illustrating a relationship between a state of 19, 21 bits and a failure in INF MSCN.
456 is a diagram (No. 2) for explaining a relationship between a state of 19, 21 bits and a failure in INF MSCN. FIG.
FIG. 457 is a diagram showing a concept of health check of the LP unit.
458 is a diagram for describing ACT signal processing in system switching of the MH-COM unit; FIG.
FIG. 459 is a diagram for explaining a return test of SBMESH using TCG;
FIG. 460 is a diagram illustrating an image of folding in an individual unit accommodated in SIFSH.
FIG. 461 is a diagram showing an image of folding at the LP portion of each SBMASH.
FIG. 462 is a diagram illustrating an example of tag information of a test cell transmitted from TCG to SBMASH.
FIG. 463 is a diagram for describing processing of a test cell input to SBMASH.
FIG. 464 is a diagram for explaining a test for confirming the DMUX and MUX functions of SBMASH;
FIG. 465 is a diagram for explaining a PVC test between SNI and SBMSH-A.
FIG. 466 is a diagram illustrating the presence / absence of blockage of SINF and DT and the return means in the PVC test between SNI and SBMASH-A.
FIG. 467 is a diagram for explaining a PVC test between MISH and MH.
FIG. 468 is a table summarizing the DA designation method and the type designation test in the PVC test between MESH and MH.
FIG. 469 is a diagram showing a PVC test result included in a response status to the PVC test result request command.
470 is a diagram illustrating an example of a test cell transmission unit failure display area. FIG.
471 is a diagram showing an example of a test cell reception unit failure display area. FIG.
FIG. 472 is a diagram showing a printout image of the result of the PVC test between SNI and SBMESH.
FIG. 473 is a diagram showing a printout image of a result at the time of a PVC test between MESH and MH (when a specific test DA is used).
FIG. 474 is a diagram showing a printout image of a result at the time of a PVC test between MESH and MH (when assigned DA is used).
475 is a diagram summarizing an overview of MH-COM self-diagnosis. FIG.
476 is a diagram illustrating an example of a DP execution result as one of MH-COM self-diagnosis. FIG.
477 is a diagram showing details of RESULT information in the execution result. FIG.
478 is a diagram showing details of length information in the execution result. FIG.
FIG. 479 is a diagram showing details of result information in the execution results;
FIG. 480 is a diagram illustrating details of a diagnosis result notification status of a function test of the LP unit.
FIG. 481 is a diagram showing an E-MSCN format of MH-COM.
FIG. 482 is a diagram showing a concept of detailed MSCN accommodation.
FIG. 483 is a diagram illustrating a format of MH-COM E-MSD.
FIG. 484 is a diagram illustrating accommodation of an MH-COM control E-MSD area.
FIG. 485 is a diagram (part 1) illustrating the content of each point in the MH-COM control E-MSD area.
FIG. 486 is a diagram (No. 2) explaining the contents of each point in the MH-COM control E-MSD area.
FIG. 487 is a diagram showing accommodation of a threshold design area for statistics.
FIG. 488 is a diagram (part 1) for explaining the contents of each point in the statistical threshold design area;
FIG. 489 is a diagram (part 2) illustrating the content of each point in the statistical threshold design area;
FIG. 490 is a diagram illustrating accommodation of a COM-E-MSCN mask pattern setting area.
FIG. 491 is a diagram for explaining the contents of a mask designation point in a COM-E-MSCN mask pattern setting area.
Fig. 492 is a diagram illustrating a sequence of statistical processing of MH-COM.
FIG. 493 is a diagram illustrating an example in which MH-COM statistical processing collection becomes abnormal;
FIG. 494 is a diagram illustrating a processing sequence when an abnormal MH-COM statistical processing is performed;
FIG. 495 is a diagram illustrating a sequence of various processes of the LP unit.
FIG. 496 is a diagram illustrating the position of a gateway message handler (GWMASH) in the system.
FIG. 497 is a diagram illustrating processing of SMDS data between SNI and SNI.
FIG. 498 is a diagram illustrating processing of SMDS data in the case of SNI → ISSI or ICI.
FIG. 499 is a diagram illustrating processing of SMDS data in the case of ISSI or ICI → SNI.
FIG. 500 is a diagram illustrating processing of SMDS data in the case of ISSI or ICI → ISSI or ICI.
FIG. 501 is a configuration block diagram of GWMASH.
FIG. 502 is a block diagram showing a redundant configuration (redundant configuration) of GWMESH.
FIG. 503 is a diagram illustrating a configuration example of an SMDS network.
FIG. 504 is a diagram illustrating an example of routing processing when data transfer is performed using an individual address.
FIG. 505 is a diagram showing an example of the routing processing of FIG. 504 in the network.
Fig. 506 is a diagram illustrating an example of routing processing when data transfer is performed using a group address.
Fig. 507 is a diagram showing a data transfer method when a data transfer source is in an area designated by a group address;
Fig. 508 is a diagram showing a data transfer method when an area specified by a group address is in another local carrier in LATA with respect to the data transfer source.
FIG. 509 is a diagram illustrating a data transfer method when an area specified by a group address exists in another local carrier outside the LATA with respect to the data transfer source.
FIG. 510 illustrates an image of a link between switching systems or between a switching system and another carrier.
FIG. 511 is a diagram showing the accommodation conditions of the link set.
FIG. 512 is a diagram for explaining a load splitting algorithm;
FIG. 513 is an overall configuration block diagram of an ICLP unit of GWMESH.
FIG. 514 is a diagram describing the function of each block of the ICLP unit;
515 is a diagram (part 1) illustrating a correspondence between each function of the ICLP unit and an error flag; FIG.
516 is a diagram (part 2) illustrating a correspondence between each function of the ICLP unit and an error flag; FIG.
FIG. 517 is a diagram showing a format (MH-COM → ICLP (ISSIP-BOM)) of an input cell to the ICLP unit;
FIG. 518 is a diagram showing a format (MH-COM → ICLP (ICIP-BOM)) of an input cell to the ICLP unit;
FIG. 519 is a diagram showing a format (MH-COM → ICLP (SIP-SSM)) of an input cell to the ICLP unit;
FIG. 520 is a diagram showing a format (MH-COM → ICLP (SIP-BOM)) of an input cell to the ICLP unit;
FIG. 521 is a diagram showing an input cell format (MH-COM → ICLP (COM)) to the ICLP unit;
FIG. 522 is a diagram showing an input cell format (MH-COM → ICLP (EOM)) to the ICLP unit;
523 is a diagram illustrating a format of an output cell from an ICLP unit (ICLP → MH-COM (ISSIP-BOM)). FIG.
FIG. 524 is a diagram showing a format (ICLP → MH-COM (ICIP-BOM)) of an output cell from the ICLP unit;
525 is a diagram showing a format (ICLP → MH-COM (SIP-SSM)) of an output cell from an ICLP unit. FIG.
526 is a diagram showing a format of an output cell from an ICLP unit (ICLP → MH-COM (SIP-BOM)). FIG.
FIG. 527 is a diagram showing a format (ICLP → MH-COM (COM)) of an output cell from the ICLP unit;
528 is a diagram showing a format (ICLP → MH-COM (EOM)) of an output cell from an ICLP unit. FIG.
FIG. 529 is a diagram illustrating a format of an input cell to the HMH12A in the ICLP unit.
FIG. 530 is a diagram showing a format of an output cell from the HMH 12A of the ICLP unit.
FIG. 531 is a diagram showing a format (BOM) of an input cell to the HMH13A of the ICLP unit.
FIG. 532 is a diagram showing a format (COM) of an input cell to the HMH13A of the ICLP unit;
FIG. 533 is a diagram illustrating a format (EOM) of an input cell to the HMH13A of the ICLP unit;
FIG. 534 is a diagram for explaining the error flags shown in FIGS. 531 to 533;
535 is a diagram showing a format (BOM) of an output cell from HMH13A to HLP03A, HLP07A in the ICLP unit; FIG.
536 is a diagram showing a format (COM) of an output cell from HMH13A to HLP03A, HLP07A in the ICLP unit. FIG.
537 is a diagram showing a format (EOM) of an output cell from HMH13A to HLP03A, HLP07A in the ICLP unit. FIG.
538 is a diagram for explaining the error flags shown in FIGS. 535 to 537; FIG.
FIG. 539 is a diagram showing a format (BOM) of an output cell from HMH13A to HMX12A in the ICLP unit;
540 is a diagram showing a format (COM) of an output cell from HMH13A to HMX12A in the ICLP unit; FIG.
FIG. 541 is a diagram showing a format (EOM) of an output cell from MH13A to HMX12A in the ICLP unit;
542 is a diagram for describing the error flags shown in FIGS. 539 to 541; FIG.
FIG. 543 is a flowchart for describing a check when the ICLP unit receives a message;
FIG. 544 is a flowchart for describing message routing processing in the ICLP unit;
FIG. 545 is a diagram for supplementarily explaining the flowchart of the message routing process.
546 is a block diagram of HMH11A. FIG.
FIG. 547 is a diagram showing an external terminal of the HMH11A.
548 is a circuit diagram (No. 1) of a substantial part of the HMH11A. FIG.
549 is a circuit diagram (No. 2) of a substantial part of the HMH11A. FIG.
FIG. 550 is a circuit diagram (No. 3) of a substantial part of HMH11A.
551 is a circuit diagram (No. 4) of a substantial part of the HMH 11A. FIG.
FIG. 552 is a circuit diagram (No. 5) of a substantial part of the HMH11A.
FIG. 553 is a circuit diagram (No. 6) of a principal part of the HMH11A.
554 is a diagram illustrating output timing of a main signal of the message check LSI of the HMH11A. FIG.
FIG. 555 is a diagram showing input / output timing of cell data of the message check LSI of the HMH11A.
FIG. 556 is a diagram illustrating timing related to system confounding in the message check LSI of the HMH11A (in the case of NON ACT and RING 1, 2 OFF);
FIG. 557 is a diagram showing timing related to system confounding in the message check LSI of the HMH11A (in the case of ACT and RING 1, 2 ON);
FIG. 558 is a diagram illustrating data transfer timing from the SCTL to the message check LSI in the HMH 11A.
FIG. 559 is a diagram illustrating data transfer timing from the message check LSI to the SCTL in the HMH 11A.
560 is a diagram illustrating timing of initialization processing from the SCTL to the message check LSI in the HMH 11A. FIG.
FIG. 561 is a block diagram of the HMH12A.
FIG. 562 is a flowchart showing processing of the routing function of the HMH 12A.
Fig. 563 is a flowchart showing a process of a broadcast function of the HMH 12A.
FIG. 564 is a flowchart (part 1) showing a copy control process of the HMH12A.
FIG. 565 is a flowchart (part 2) showing a copy control process of the HMH12A.
FIG. 566 is a flowchart showing a pseudo EOM transmission process in the HMH 12A.
567 is a block diagram of HMH13A. FIG.
568 is a diagram illustrating a VC-SH LSI that performs output band control and a peripheral circuit configuration in the HMH 13A. FIG.
FIG. 569 is a diagram illustrating a circuit configuration of an output MID acquisition unit;
570 is a diagram showing the structure of a table used for output MID acquisition processing; FIG.
FIG. 571 is a flowchart showing processing for securing the output VIC in the output MID acquisition unit.
FIG. 572 is a flowchart showing a time-out monitoring process in the output MID acquisition unit.
FIG. 573 is a diagram showing a format of VPI / VCI replacement in the HMH13A.
FIG. 574 is a diagram illustrating a hardware configuration for performing VPI / VCI replacement in the HMH 13A.
FIG. 575 is a diagram illustrating a circuit configuration of the HMH 13A that performs failure monitoring with a local MH-COM unit;
576 is a diagram illustrating a circuit configuration of the HMH 13A that performs fault monitoring with another MH-COM unit. FIG.
FIG. 577 is a schematic functional block diagram of an OGLP unit;
578 is a detailed functional block diagram of an OGLP unit; FIG.
579 is a block diagram showing an IC arrangement of the OGLP unit. FIG.
FIG. 580 is a diagram illustrating a functional outline of each block of the OGLP unit and a relationship between an error cell and a maintenance cell.
FIG. 581 is a diagram showing an error flag (EF) operated for each functional block of the OGLP unit.
FIG. 582 is a diagram showing a format of an input cell (BOM between MHs) from SBMH to HMH07A;
FIG. 583 is a diagram showing a format of an input cell (SSM between MHs) from SBMH to HMH07A;
FIG. 584 is a diagram showing a format of an input cell (SIP BOM) from SBMH to HMH07A.
Fig. 585 is a diagram illustrating a format of an input cell (SIP SSM) from SBMH to HMH07A;
FIG. 586 is a diagram showing a format of an input cell (SIP COM) from SBMH to HMH07A;
FIG. 587 is a diagram showing a format of an input cell (SOM EOM, EOM between MH) from SBMH to HMH07A;
FIG. 588 is a diagram illustrating a format of an input cell (BOM between MHs) from another GWMH to the HMH07A.
FIG. 589 is a diagram showing a format of an input cell (SSM between MHs) from another GWMH to the HMH07A.
590 is a diagram showing a format of an input cell (SIP BOM) from another GWMH to an HMH07A; FIG.
FIG. 591 is a diagram showing a format of an input cell (SIP SSM) from another GWMH to the HMH07A;
FIG. 592 is a diagram showing a format of an input cell (SIP COM) from another GWMH to the HMH07A;
FIG. 593 is a diagram illustrating a format of an input cell (EOM between SIP EOM and MH) from another GWMH to HMH07A;
594 is a diagram illustrating a format of an input cell (BOM between MHs) from another GWMH to the HMH08A. FIG.
595 is a diagram showing a format of an input cell (SSM between MHs) from another GWMH to the HMH08A. FIG.
Fig. 596 is a diagram showing a format of an input cell (SIP BOM) from another GWMH to the HMH08A;
Fig. 597 is a diagram showing a format of an input cell (SIP SSM) from another GWMH to the HMH08A;
598 is a diagram showing a format of an input cell (SIP COM) from another GWMH to an HMH08A; FIG.
FIG. 599 is a diagram illustrating a format of an input cell (EOM between SIP EOM and MH) from another GWMH to HMH08A.
[Fig. 600] Fig. 600 is a diagram illustrating a format of an input cell (BOM between MHs) from another GWMH to the HMH09A.
FIG. 601 is a diagram showing a format of an input cell (SSM between MHs) from another GWMH to the HMH09A.
Fig. 602 is a diagram illustrating a format of an input cell (SIP BOM) from another GWMH to the HMH09A.
Fig. 603 is a diagram illustrating a format of an input cell (SIP SSM) from another GWMH to the HMH09A;
Fig. 604 is a diagram illustrating a format of an input cell (SIP COM) from another GWMH to the HMH09A;
FIG. 605 is a diagram illustrating a format of an input cell (EOM between SIP EOM and MH) from another GWMH to HMH09A.
606 is a diagram illustrating a format of an input cell (BOM between MHs) from another GWMH to the HMH 10A. FIG.
FIG. 607 is a diagram illustrating a format of an input cell (SSM between MHs) from another GWMH to the HMH 10A.
Fig. 608 is a diagram illustrating a format of an input cell (SIP BOM) from another GWMH to the HMH10A.
Fig. 609 is a diagram illustrating a format of an input cell (SIP SSM) from another GWMH to the HMH 10A;
FIG. 610 is a diagram illustrating a format of an input cell (SIP COM) from another GWMH to the HMH 10A.
611 is a diagram illustrating the format of an input cell (EOM between SIP EOM and MH) from another GWMH to the HMH 10A. FIG.
FIG. 612 shows a data interface between OGLP and LP-COM.
FIG. 613 is a diagram illustrating a format of a cell (BOM between MHs) in an interface with LP-COM;
FIG. 614 is a diagram showing a format of a cell (SSM between MHs) in an interface with LP-COM.
FIG. 615 is a diagram showing a format of a cell (SIP BOM) in an interface with LP-COM.
FIG. 616 is a diagram illustrating a format of a cell (SIP SSM) in an interface with LP-COM.
FIG. 617 is a diagram illustrating a format of a cell (SIP COM) in an interface with LP-COM.
FIG. 618 is a diagram illustrating a format of a cell (EOM between SIP EOM and MH) in an interface with LP-COM.
FIG. 619 is a diagram illustrating a format of an output cell (BOM between MHs) from the HMH 10A to the ICI.
FIG. 620 is a diagram showing a format of an output cell (SIP BOM) from the HMH 10A to the ICI.
FIG. 621 is a diagram showing a format of an output cell (SIP SSM) from the HMH 10A to the ICI.
FIG. 622 is a diagram showing a format of an output cell (SIP COM) from the HMH 10A to the ICI.
FIG. 623 is a diagram showing a format of an output cell (EOM between SIP EOM and MH) from the HMH 10A to the ICI.
FIG. 624 is a diagram illustrating a format of an output cell (BOM between MHs) from the HMH 10A to the ISSI.
FIG. 625 is a diagram showing a format of an output cell (SIP BOM) from the HMH 10A to the ISSI.
FIG. 626 is a diagram showing a format of an output cell (SIP SSM) from the HMH 10A to the ISSI;
627 is a diagram showing a format of an output cell (SIP COM) from the HMH 10A to the ISSI. FIG.
FIG. 628 is a diagram illustrating a format of an output cell (EOM between SIP EOM and MH) from the HMH 10A to the ISSI.
FIG. 629 is a flowchart for describing Outgoing routing processing in GWMESH;
FIG. 630 is a flowchart for describing GA data transfer in routing processing of Outgoing in GWMESH.
631 is a diagram (No. 1) showing an example of a table used in each step of the flowcharts of FIGS. 629 and 630; FIG.
FIG. 632 is a diagram (part 2) illustrating an example of a table used in each step of the flowcharts of FIG. 629 and FIG. 630;
FIG. 633 is a diagram (No. 3) illustrating an example of a table used at each step of the flowcharts of FIG. 629 and FIG. 630;
FIG. 634 is a diagram (part 1) illustrating a circuit configuration of the HMH07A;
FIG. 635 is a diagram (part 2) illustrating a circuit configuration of the HMH07A;
FIG. 636 is a diagram (part 1) illustrating a write timing to the FIFO in the HMH07A;
FIG. 637 is a diagram (part 2) illustrating a write timing to the FIFO in the HMH07A.
FIG. 638 is a time chart (No. 1) of a signal processed by HMH07A;
FIG. 639 is a time chart (part 2) of a signal processed by HMH07A;
FIG. 640 is a time chart (part 3) of a signal processed by HMH07A;
FIG. 641 is a diagram (part 1) illustrating a circuit configuration of the HMH08A;
FIG. 642 is a diagram (part 2) illustrating a circuit configuration of the HMH08A;
FIG. 643 is a diagram showing a circuit configuration of HMH09A;
FIG. 644 is a flowchart (write control) of GA copy processing in HMH09A.
FIG. 645 is a flowchart (reading control) of GA copy processing in HMH09A.
FIG. 646 is a diagram illustrating a circuit configuration of the HMH10A.
647 is a diagram for explaining the function of each block of the HMH10A. FIG.
648 is a functional block diagram illustrating a connection between a parity check unit of the HMH 10A and its periphery. FIG.
FIG. 649 is a functional block diagram of an MRI timeout unit of the HMH 10A.
FIG. 650 is a functional block diagram of an MID conversion unit of the HMH 10A.
651 is a functional block diagram of a cell delay unit of the HMH 10A. FIG.
FIG. 652 is a functional block diagram of an error cell discard unit of the HMH 10A.
FIG. 653 is a functional block diagram of an output band limiting unit of HMH10A.
FIG. 654 is a diagram showing a VC-SH LSI that performs the output band limitation and a peripheral circuit configuration;
Fig. 655 is a functional block diagram of a format conversion unit of the HMH 10A.
656 is a diagram describing processing of a converting unit shown in FIG. 655. FIG.
FIG. 657 is a functional block diagram of a CRC-10 generation and assignment unit of HMH10A.
FIG. 658 is a diagram for explaining CRC-10 calculation;
FIG. 659 is a functional block diagram of a discard count unit of the HMH 10A.
FIG. 660 is a block diagram of HMX10A (RDMX / SMUX).
FIG. 661 is a block diagram of HMX11A (SDMX / RMUX).
662 is a block diagram of HMX12A (VCC unit). FIG.
663 is a block diagram of HMX12A (scheduler unit). FIG.
FIG. 664 is a block diagram of HSF05A.
FIG. 665 is a clock system diagram of SBMESH;
666 is a functional block diagram of HLM03A. FIG.
FIG. 667 is a diagram (part 1) illustrating the function of each block in the HLM03A;
FIG. 668 is a diagram (part 2) illustrating the function of each block in the HLM03A;
FIG. 669 is a diagram illustrating checks performed in HLM03A.
670 is a diagram showing conditions for performing a check in HLM03A; FIG.
FIG. 671 is a diagram showing a check item of the performance protocol monitor and processing when an error occurs in the Incoming unit.
FIG. 672 is a time chart regarding error notification in the Incoming unit;
673 is a diagram illustrating each signal shown in the time chart in FIG. 672. FIG.
FIG. 674 is a diagram showing segment type identification;
FIG. 675 is a time chart of processing of an error analysis block.
676 is a diagram showing a performance protocol monitor check item and processing when an error occurs in the Outgoing unit. FIG.
FIG. 677 is a time chart regarding error notification in the Outgoing unit.
FIG. 678 is a time chart of L2 / 3 individual error count processing in the Outgoing section.
FIG. 679 is a time chart related to network data collection in the Incoming unit;
FIG. 680 is a time chart of count value read / write related to network data collection in the GWMESH Incoming unit.
FIG. 681 is a time chart of the count value read / write regarding the network data collection in the Outgoing unit of GWMESH.
FIG. 682 is a diagram for explaining the accounting function classification and processing procedure in GWMESH;
FIG. 683 is a diagram showing a configuration of a switching system and billing points.
FIG. 684 is a diagram illustrating Usage Information generated in the LEC network for SMDS between carriers.
FIG. 685 is a diagram showing a SA, DA (SIP), DA (ICIP), and carrier information compression memory image of a charging unit of GWMESH.
686 is a diagram showing a simplified billing memory image. FIG.
687 is a functional block diagram of HLP07A. FIG.
688 is a diagram (part 1) for explaining the function of each block of the HLP07A; FIG.
FIG. 689 is a diagram (part 2) for explaining the function of each block of the HLP07A;
FIG. 690 is a diagram showing VPI / VCI of an intra-station communication cell;
FIG. 691 is a diagram illustrating an operation during failure monitoring of the MH-COM unit;
FIG. 692 is a diagram showing information of a header portion of a cell output from the test cell generator TCG.
FIG. 693 is a diagram showing an example (part 1) of a folding test using a test cell output from a test cell generator TCG;
FIG. 694 is a diagram showing an example (part 2) of a folding test using the test cell output from the test cell generator TCG;
FIG. 695 is a diagram illustrating a PVC test between ICI / ISSI and GWMESH.
FIG. 696 is a diagram illustrating a PVC test between GWMESH and GWMESH / SBMESH.
FIG. 697 is a diagram for explaining a PVC test between stations.
FIG. 698 is a diagram showing positions of BSGCSH and BSGC in the exchange system targeted by the present embodiment;
699 is a diagram showing a termination point of intra-station LAPD communication. FIG. .
FIG. 700 is a diagram illustrating a termination point of subscriber LAPD communication.
701 is a diagram illustrating an outline of BSGCSH functions. FIG. .
702 is a diagram showing a hardware connection configuration between BCPR-INF-BSGC; FIG.
703 is a diagram showing a control sequence between BSGC and BCPR. FIG.
FIG. 704 is a diagram illustrating a configuration of the in-switch duplexer control hardware;
705 is a diagram illustrating a signaling signal control model in a direction from a terminal to a switch; FIG.
706 is a diagram illustrating a signaling signal control model in a direction from a switch to a terminal. FIG.
707 is a diagram showing a signal control model for a duplexer in a direction from the terminal toward the switch. FIG.
708 is a diagram showing a duplexer signal control model in a direction from the switch toward the terminal; FIG.
FIG. 709 is a diagram showing a control model of VPI / VCI.
FIG. 710 is a diagram showing a list of VPI / VCI assignments.
FIG. 711 is a diagram illustrating a cell discard function in BSGC-COM.
FIG. 712 is a diagram showing an apparatus state of BSGC.
FIG. 713 is a diagram illustrating a frame format used for LAPD communication with a subscriber terminal.
714 is a diagram showing a procedure for establishing an intra-station control communication link; FIG. .
FIG. 715 is a diagram showing a procedure for establishing an intra-station control communication link related to BRLC;
FIG. 716 is a diagram showing a program module configuration in the BSGC.
FIG. 717 is a diagram showing a hardware configuration related to INF;
FIG. 718 is a diagram showing a bit arrangement between MM (main storage device) and BSGC of data transferred by DMA.
FIG. 719 is an explanatory diagram of reception-system congestion control.
FIG. 720 is a diagram showing a model of the number of signal processing of BSGC.
FIG. 721 is a diagram showing a format of an initial setting command and an INF initial information setting table.
FIG. 722 is a diagram showing a method of using tags SIG / UL / TAGC in communication from BSGC to SIFSH direction in SIFSH;
723 is a diagram illustrating a method of using tags SIG / UL / ADS1BLK / ADS1SEL by SIFSH in communication from the BSGC to the RMXSH direction. FIG.
FIG. 724 is a diagram showing a method of using a tag SIG / UL / TAGC by SIFSH in communication from the BSGC to the SIFSH direction;
FIG. 725 is a diagram showing a method of using tags SIG / UL / TAGC by BSGCSH in communication from the ASSW to the BSGC direction;
726 is a diagram showing a configuration of a protocol type 3 SAR-PDU and a header portion of an ATM cell in which the SAR-PDU is stored; FIG.
FIG. 727 is a diagram illustrating a protocol type 5 SAR-PDU (CPAAL5-PDU);
728 is a diagram showing a VCC setting procedure. FIG.
FIG. 729 is a diagram showing a VCC copy start procedure;
FIG. 730 is a diagram showing a VCC copy stop procedure;
FIG. 731 is a diagram showing a fault range model;
FIG. 732 is a diagram showing a BSGCSH-COM failure detection method by BSGC and a notification method of the failure to switch software;
FIG. 733 is a diagram illustrating a detection point of a failure detected by a checker in the BSGC-COM in data transmission from the BSGC to the BSGC-COM;
734 is a diagram showing a state when a failure is detected at one of the failure points (a), (a) ′, (b), and (b) ′ in FIG. 733;
735 is a diagram showing a state when a failure is detected at two of the failure points (a), (a) ′, (b), and (b) ′ in FIG. 733; .
FIG. 736 is a diagram showing a case where it is determined that a failure of the checker in the BSGC-COM is detected after the failure shown in (Note 1) of FIG. 735 is detected and the diagnosis is executed.
FIG. 737 is a diagram showing a case where it is determined that a failure of the checker in the BSGC-COM is detected after the failure shown in (Note 2) in FIG. 735 is detected and the diagnosis is executed.
FIG. 738 is a diagram illustrating a failure detection point detected by a checker in the BSGC in data transmission from the BSGC-COM to the BSGC.
739 is a diagram showing a state when a failure is detected at one of the failure points (a), (a) ′, (b), and (b) ′ in FIG. 738. FIG.
FIG. 740 is a diagram illustrating a failure notification model.
741 is a diagram showing a case where it is determined that the BSGC-COM internal checker has failed after the failure indicated by (Note 3) in FIG. 740 is detected and the diagnostic processing is executed. FIG.
FIG. 742 is a diagram showing a case where it is determined that the BSGC-COM internal checker has failed after the failure shown in (Note 4) in FIG. 740 is detected and diagnosed;
FIG. 743 is a diagram showing a failure notification model.
FIG. 744 is a diagram showing detailed failure factors.
FIG. 745 is a BSGC MSCN accommodation diagram.
FIG. 746 is a diagram showing detailed factors of a BSGC failure notified to BCPR by TM save;
747 is a diagram illustrating a detailed failure factor notified by an MSCN detailed read command; FIG.
FIG. 748 is a diagram showing a failure detection sequence in BSGC-COM;
FIG. 749 is a diagram illustrating a signaling cell format when an I field is transferred as signaling information.
FIG. 750 is a diagram showing a signaling cell format when MSD / MSCN is transferred as signaling information.
Fig. 751 is a diagram showing a UI format;
FIG. 752 is a diagram showing a definition of a common field in each device.
FIG. 753 is a diagram (No. 1) showing a functional block of BSGC-COM hardware;
FIG. 754 is a diagram (part 1) showing functional blocks of the BSGC-COM hardware;
FIG. 755 is a diagram (No. 1) showing functional blocks of the BSGC-COM hardware;
FIG. 756 is a diagram showing functions of the HMX00A package in the BSGC-COM.
FIG. 757 is a diagram showing functions of the HMX01A package in the BSGC-COM.
FIG. 758 is a diagram showing functions of the HSF00A / HSF04A package in the BSGC-COM.
FIG. 759 is a diagram showing an interface between a BSMX-COM HMX00A package and an ASSWSH SWMDX (HMX03A) package;
760 is a diagram illustrating an interface of signals transferred from SWMDX in ASSWSH (HMX03A) package to HMX00A package in BSGC-COM. FIG.
FIG. 761 is a diagram showing an interface of signals transferred between the HSGC04A package in BSGC-COM and the SWTIF in ASSWSH (HNC00A) package;
FIG. 762 is a diagram showing BSGCSH daisy chain connection;
FIG. 763 is a diagram showing an O & M cell loopback configuration in an INS state for both BSGC and BSGC-COM.
FIG. 764 is a diagram showing loop back setting logic corresponding to the loop back configuration corresponding to FIG. 763;
FIG. 765 is a diagram showing a cell loopback configuration in the OUS state for both BSGC and BSGC-COM;
766 is a diagram showing loopback setting logic corresponding to the loopback configuration at loop point (1) in FIG. 765; FIG.
FIG. 767 is a diagram showing the cell route setting logic at the time of loopback at the loop point (1).
FIG. 768 is a diagram showing VCC setting logic at the time of loopback at the loop point (1);
769 is a diagram showing a loopback setting logic corresponding to the loopback configuration at loop point (2) in FIG. 765; FIG.
770 is a diagram showing a hardware configuration of BSGC. FIG.
Fig. 771 is a diagram showing an outline of BSGC hardware;
FIG. 772 is a diagram showing a memory map in BSGC.
FIG. 773 is a diagram showing an I / O map in BSGC.
Fig. 774 is a diagram showing BCPR access read / write;
FIG. 775 is a diagram showing a transfer data pattern.
FIG. 776 is a diagram showing a loop position in a diagnosis between BSGC and BSGC-COM.
777 is a diagram showing a VCC read / write test state when # 1 system BSGC is executing diagnosis in the OUS state. FIG.
FIG. 778 is a diagram showing a basic policy of a continuity test in an active / standby / OUS state in BSGCSH;
FIG. 779 is a diagram showing a cell BY cell folding position in BSGCSH-COM;
FIG. 780 is a diagram showing a hardware configuration of a TC stop function in the active BSGC during an OUS test.
781 is a diagram showing a transmission signaling route from a BSGC to a duplexer or a duplexer; FIG.
FIG. 782 is a diagram showing a reception signaling route and a test cell route from the duplexer or the duplexer to the BSGC.
Fig. 783 is a diagram illustrating the format of L2-PDU and L3-PDU;
FIG. 784 is a diagram showing an image of a table storing tag information and outgoing MID using incoming MID as a key.
FIG. 785 is a flowchart for describing processing for extracting tag information and outgoing MID using incoming MID as a key.
786 is a diagram for explaining an inter-station loopback test method according to the present invention. FIG.
787 is a block diagram of a configuration for realizing the inter-station loopback test of FIG. 786. FIG.
FIG. 788 is a flowchart showing an algorithm for limiting a failure location based on a complaint from a subscriber.
FIG. 789 is a system configuration diagram using SMDS.
790 is a diagram (No. 1) illustrating a transfer route of a test message during a PVC test between a subscriber and an SMDS support module; FIG.
FIG. 791 is a diagram (No. 2) showing a test message transfer route during a PVC test between a subscriber and an SMDS support module;
FIG. 792 is a diagram illustrating a position where a test message is multiplexed in the SMDS support module.
FIG. 793 is a diagram for explaining a position for checking a test message in the SMDS support module;
FIG. 794 is a diagram showing a test message transfer route during a PVC test between SMDS support modules;
795 is a block diagram of a configuration in which a test message generation unit and a test message check unit are provided in an SMDS support module. FIG.
Fig. 796 is a diagram for explaining the format of an L3-PDU.
FIG. 797 is a diagram for explaining the relationship between L2-PDUs and L3-PDUs.
FIG. 798 is a flowchart of an L2-PDU payload length check.
FIG. 799 is a flowchart of an L3-PDU BEtag check;
Fig. 800 is a flowchart of a BAsize check of an L3-PDU.
FIG. 801 is a diagram illustrating a circuit configuration for executing an L2-PDU payload length check, an L3-PDU BEtag check, and an L3-PDU BAsize check.
FIG. 802 is a configuration diagram of a system in which connectionless processing servers are connected by a dedicated line.
803 is a functional block diagram of the connectionless processing server of FIG. 802 and a call processor used by the server. FIG.
804 is a diagram showing a table managed by the connectionless processing server of FIG. 802;
805 is a flowchart showing processing of a system in which connectionless processing servers are connected by a dedicated line. FIG.
FIG. 806 is a diagram showing another characteristic configuration related to the present invention.
FIG. 807 is a diagram showing another characteristic configuration related to the present invention.
Fig. 808 is a diagram showing a division form of a main storage device and a control information format.
Fig. 809 is a diagram illustrating a control information format;
810 is a diagram showing a circuit configuration of TAGCMP10 shown in FIG. 807. FIG.
FIG. 811 is a diagram showing an operation timing chart of the TAGCMP 10;
FIG. 812 is a diagram showing a circuit configuration of ADRSDEC 9 shown in FIG. 807;
813 is a diagram showing an operation timing chart of ADRSDEC 9. FIG.
814 is a diagram showing a circuit configuration of ATMIF 6 shown in FIG. 807. FIG.
815 is a diagram showing an operation timing chart of ATMIF 6. FIG.
FIG. 816 is a diagram showing another characteristic configuration related to the present invention.
FIG. 817 is a diagram (No. 1) showing another characteristic configuration related to the present invention;
FIG. 818 is a diagram (No. 2) showing another characteristic configuration related to the present invention;
FIG. 819 is a diagram showing another characteristic configuration related to the present invention.
FIG. 820 is a diagram showing a memory map in RAMs 4 and 5;
821 is a diagram showing a circuit configuration of a CNTR section in FIG. 819. FIG.
822 is a diagram showing a circuit configuration of ADD 9. FIG.
823 is a diagram showing a structure of TG 10 of FIG. 819. FIG.
824 is a diagram showing a timing chart of TG10. FIG.
FIG. 825 is a diagram illustrating a configuration of a CNTR unit that performs priority unit processing;
826 is a diagram showing the structure of the CNTR section of FIG. 819 intended for the DMUX section.
FIG. 827 is a diagram showing another characteristic configuration related to the present invention.
828 is a diagram showing a configuration (No. 1) of the transmission pattern selection unit 4 in FIG. 827. FIG.
829 is an explanatory diagram of the operation of the embodiment shown in FIGS. 827 and 828; FIG.
830 is a diagram showing a configuration (No. 2) of the transmission pattern selection unit 4 in FIG. 827. FIG.
831 is an explanatory diagram of the operation of the embodiment shown in FIGS. 827 and 830; FIG.
832 is a diagram showing the configuration of an exchange for realizing the point-to-multipoint function, where (a) is a trunk system, (b) is an input unit copy system, and (c) is an internal copy system. is there.
833 is a table showing characteristics of the three methods shown in FIG. 832.
FIG. 834 is a diagram illustrating a configuration for realizing point-to-multipoint connection using an internal copy method;
FIG. 835 is a diagram for explaining a method for realizing the bitmap without extending the cell length;
FIG. 836 is a diagram showing a VPI / VCI decode circuit.
FIG. 837 is a block diagram of a point-to-multipoint connection.
FIG. 838 is a configuration diagram of a buffer and an output unit VCCT provided for each output line.
FIG. 839 is a table summarizing the contents of the output unit VCCT set by firmware based on software settings;
FIG. 840 is an example of a table in which output VPI / VCI is set.
Fig. 841 is a flowchart for describing processing of the output unit VCCT. Output unit VCCT
FIG. 842 is a block diagram of an exchange system in which a VCCT is provided at the entrance of the switch.
FIG. 843 is a block diagram of the exchange system of the present example.
Fig. 844 is a diagram showing a format of a cell in a switch;
FIG. 845 is a block diagram of an exchange according to the present embodiment.
FIG. 846 is a diagram illustrating a configuration example of control information for point-to-multipoint connection;
FIG. 847 is a diagram showing a buffer configuration of the switch, and FIG. 847 is an example of a switching bitmap in the point-to-multipoint connection control information.
FIG. 848 is a diagram showing another characteristic configuration related to the present invention.
FIG. 849 is an example in which the multicast connection of the present embodiment is applied to a video distribution service.
850 is a block diagram of the multicast device 30 shown in FIG. 849. FIG.
FIG. 851 is a system configuration diagram when performing a multiparty call using a multiparty call trunk equipped with an exchange;
FIG. 852 is a system configuration diagram when performing a multi-party call using a multi-terminal terminal on a subscriber line.
853 is a process flowchart of a three-party call in the system shown in FIG. 851. FIG.
854 is a processing flowchart of multi-party call in the system shown in FIG. 851. FIG.
FIG. 855 is a processing flowchart of multi-party call using a group identification number.
856 is a process flowchart of a three-party call in the system shown in FIG. 852. FIG.
857 is a processing flowchart of multi-party call in the system shown in FIG. 852. FIG.
858 is a process flowchart of the call waiting service in the system shown in FIG. 851. FIG.
859 is a flowchart (No. 1) of a call transfer service in the system shown in FIG. 851. FIG.
860 is a flowchart (part 2) of the call transfer service in the system shown in FIG. 851. FIG.
861 is a process flowchart of a point-to-multipoint connection service in the system shown in FIG. 851. FIG.
862 is a process flowchart of a call waiting service in the system shown in FIG. 852. FIG.
863 is a flowchart (No. 1) of a call transfer service in the system shown in FIG. 852.
864 is a flowchart (No. 2) of the call transfer service in the system shown in FIG. 852. FIG.
865 is a process flowchart of a point-to-multipoint connection service in the system shown in FIG. 852. FIG.
FIG. 866 is a diagram showing a configuration of an ATM exchange as a premise of the invention for solving the eighteenth problem.
867 is a diagram showing a characteristic configuration related to the invention for solving the eighteenth problem. FIG.
FIG. 868 is an operational flowchart of normal line connection processing in a characteristic configuration related to the invention for solving the eighteenth problem;
FIG. 869 is an operation flowchart of notification processing when a device failure has occurred in the characteristic configuration related to the invention for solving the eighteenth problem;
FIG. 870 is an operation flowchart (No. 1) of automatic line connection switching processing when a device failure occurs in the characteristic configuration related to the invention for solving the eighteenth problem;
871 is an operation flowchart (part 2) of automatic line connection switching processing when a device failure occurs in a characteristic configuration related to the invention for solving the eighteenth problem; FIG.
872 is a diagram showing specific examples of a usage status table 11, a device service management table 12, and a management information table 13. FIG.
873 is an explanatory diagram of the operation of the process of reallocating the faulty band to the free band of the unfailed line;
874 is a sequence diagram of processing for reallocating a faulty band to a free band of an unfailed line; FIG.
FIG. 875 is an operation explanatory diagram of a process of physically switching a physical line including a faulty band to a protection line.
FIG. 876 is a sequence diagram of processing for physically switching a physical line including a faulty band to a protection line.
FIG. 877 is a diagram for explaining ATM cell buffering processing by priority;
FIG. 878 is a diagram showing an example of assignment of priorities.
FIG. 879 is a diagram showing a configuration of a system in which a remote line concentrator 1 and a host switch 2 are connected as a premise of the present embodiment.
FIG. 880 is a diagram for explaining a general principle of an ATM exchange system as a premise of the present embodiment.
881 is a diagram showing the accommodation position of the VCC table used in the upstream path from the remote concentrator 1 to the host switch 2 in the system in which the remote concentrator 1 and the host switch 2 (HOST 2) of FIG. 879 are connected; It is.
882 is a storage position of a VCC table used in an upstream path from the host switch 2 (HOST2) to the remote concentrator 1 in the system in which the remote concentrator 1 and the host switch 2 (HOST2) of FIG. 879 are connected. FIG.
FIG. 883 is an operation flowchart of path connection processing included in the first processing example in the embodiment based on the configurations of FIGS. 879, 881, and 882;
FIG. 884 is a diagram showing an example of a normal VCC table and a replacement VCC table;
FIG. 885 is an operation flowchart of path replacement processing at the time of failure included in the first processing example in the embodiment based on the configuration of FIG. 879, FIG. 881, and FIG.
886 is a diagram for describing a second processing example (upward, before path replacement) when a failure occurs in the embodiment based on the configuration of FIGS. 879, 881, and 882; FIG. FIG.
FIG. 887 is a diagram for explaining a second processing example (upward and after path replacement) of a path replacement process when a failure occurs in the embodiment based on the configuration of FIGS. 879, 881, and 882; FIG.
888 is a diagram for describing a second processing example (before going down and before path replacement) of a path replacement process when a failure occurs in the embodiment based on the configuration of FIGS. 879, 881, and 882. FIG. FIG.
FIG. 889 is a diagram for explaining a second processing example (after going down and after path replacement) when a failure occurs in the embodiment based on the configuration of FIGS. 879, 881, and 882; FIG.
890 is a diagram for describing a third processing example (upstream, before path replacement) of path replacement processing when a failure occurs in the embodiment based on the configuration of FIGS. 879, 881, and 882; FIG. FIG.
891 is a diagram for explaining a third processing example (upstream, after path replacement) of path replacement processing when a failure occurs in the embodiment based on the configuration of FIG. 879, FIG. 881, and FIG. 882; FIG.
892 is a diagram for explaining a third processing example (downstream, before path replacement) of path replacement processing when a failure occurs in the embodiment based on the configuration of FIGS. 879, 881, and 882; FIG. FIG.
893 is a diagram for explaining a third processing example (after going down and after path switching) of path replacement processing when a failure occurs in the embodiment based on the configuration of FIGS. 879, 881, and 882. FIG. FIG.
894 is a block diagram of an embodiment of a VCC control device having a high-speed transfer function for VCC table data. FIG.
895 is a diagram illustrating VCC table access timing by an input cell. FIG.
896 is a diagram showing VCC table access timing and inter-system copy timing of VCC table data by a microprocessor; FIG.
Fig. 897 is a diagram for explaining the relationship between L3-PDUs and cells;
FIG. 898 is a diagram for explaining a conventional inter-station loopback test method;
FIG. 899 is a configuration diagram of a general SMDS system (part 1);
[Fig. 900] Fig. 900 is a configuration diagram (part 2) of a general SMDS system.
FIG. 901 is a diagram showing a conventional connectionless service realization method.
Fig. 902 is a diagram showing another conventional technique.
Fig. 903 is a diagram showing another conventional technique.
FIG. 904 is a diagram showing a configuration in which a BISDN terminal is connected to a BISDN switch.
905 is a diagram showing a configuration in which an SMDS terminal is connected to an SMDS switch. FIG.
Fig. 906 is a diagram illustrating a DS3 multi-frame configuration.
FIG. 907 is a diagram showing the structure of an ATM cell and an L2-PDU cell.
Fig. 908 is a diagram showing a structure of a PLCP frame interfaced with a DS3 format.
FIG. 909 is a diagram showing rules relating to a cycle stuff counter.
FIG. 910 is a diagram illustrating a conventional circuit of a PLCP multiframe transmission function.
FIG. 911 is a diagram illustrating an operation timing chart of a conventional PLCP multi-frame transmission circuit.
FIG. 912 is a configuration diagram of one form of a conventional multicast connection.
FIG. 913 is a diagram for describing a problem of the related art in which line switching is performed in units of physical lines when a failure occurs in the line itself.

Claims (27)

An in-station control device that controls communication of control information between a control processor that controls the operation of an exchange and an in-station device that is an apparatus in the exchange,
Intra-station control communication means for communicating the control information according to the data format of the link access protocol is provided on the control processor side and the intra-station device side,
The intra-station control communication means converts the data format of the control information between a data format of the link access protocol and a data format that can be processed by the exchange, and the control information passes through a switch in the exchange. Communicated,
The intra-station control communication means converts the data format of the control information into a data format to be processed by the exchange, and then the switch in the exchange can be identified by the control information, and the control information is received by the intra-station control on the receiving side. Add routing information to be routed to the communication means, and send it to the switch in the exchange,
An in-station control device. The intra-station device includes an identification means for identifying whether the received data is subscriber data or the control information,
When the identification unit identifies that the subscriber data has been received, the intra-station device adds routing information to the received subscriber data so that the subscriber data is routed to a destination route. When the identification means identifies that the control information has been received, routing information is added to the received control information so that the control information is routed to the in-station control communication means on the receiving side, Send it to the switch in the switch,
The in-station control apparatus according to claim 1 . An in-station control device that controls transfer of a control information cell communicated between a terminal device and a control device in an exchange that performs cell exchange,
Direct memory access means for directly writing or reading control information stored in a control information cell communicated between the terminal device and a control device in the exchange to a storage device in the exchange,
The control information cell includes a command code and address data for processing by the direct memory access means.
An in-station control device. An in-station control device that controls transfer of a control information cell communicated between a terminal device and a control device in an exchange that performs cell exchange,
Direct memory access means for directly writing or reading control information stored in a control information cell communicated between the terminal device and a control device in the exchange to a storage device in the exchange,
Routing information is provided to the control information cell so that a switch in the exchange can be identified and the control information cell is routed to a route in which the direct memory access means or the terminal device is accommodated. The
An in-station control device. An in-station control device that controls transfer of a control information cell communicated between a terminal device and a control device in an exchange that performs cell exchange,
Direct memory access means for directly writing or reading control information stored in a control information cell communicated between the terminal device and a control device in the exchange to a storage device in the exchange,
The output of the direct memory access means is connected to one multiplex circuit connected to the input highway of the exchange.
An in-station control device. An in-station control device for testing an exchange that performs cell exchange,
Software execution means for executing software for transmitting a test cell, looping back the test cell, and receiving the test cell in the exchange;
The test cell generated by software executed by the software execution means Inserting a test cell for performing an inter-station loopback test in the exchange network by directly inserting into or extracting from the inter-station connection device for exchanging data between stations in an exchange network including the exchange / Extraction means,
An in-station control device comprising: The test cell stores information specifying the forward and return paths of the test cell, and the software executed by the software execution unit specifies the forward and return paths of the test cell stored in the test cell. Based on the information, an inter-station loopback test in the switching network is performed.
The in-station control apparatus according to claim 6 . In the test cell, information specifying the originating telephone number and the incoming telephone number of the test cell is stored,
The software executed by the software execution means is a loopback between stations in the switching network based on information specifying the originating telephone number and the terminating telephone number of the test cell stored in the test cell. Do the test,
The in-station control apparatus according to claim 6 . An in-station control device for testing an exchange that performs cell exchange,
The exchange has software execution means for executing software for transmitting a test cell, looping back the test cell, and receiving the test cell,
The software executed by the software execution means on the called station side displays a confirmation during execution of the loopback test by notifying the maintenance person by an autonomous message that the test cell has arrived.
An in-station control device. An intra-station control method for controlling a trailer in PLCP, which is a physical layer convergence protocol interfaced to a DS3 format, which is a digital signal level 3 format,
The trailer length of the first PLCP multiframe in the pattern is 13 nibbles, the trailer length of the second PLCP multiframe in the pattern is 14 nibbles, and the trailer length of the third PLCP multiframe in the pattern is 13 or 14 nibbles. The control for the PLCP multi-frame having a pattern in which the trailer length changes in a cycle of 3 frames, the trailer length of the third PLCP multi-frame in the pattern is N times 85 patterns (N is an integer of 1 or more) A pattern in which the trailer length of the third PLCP multi-frame is 13 nibbles in the fixed cycle is 29 × N times, and the trailer length of the third PLCP multi-frame is 14 nibbles in the fixed cycle. Send out the PLCP multiframe so that is arranged 56 × N times,
An intra-station control method. An intra-station control method for controlling a trailer in PLCP, which is a physical layer convergence protocol interfaced to a DS3 format, which is a digital signal level 3 format,
The trailer length of the first PLCP multiframe in the pattern is 13 nibbles, the trailer length of the second PLCP multiframe in the pattern is 14 nibbles, and the trailer length of the third PLCP multiframe in the pattern is 13 or 14 nibbles. The control for the PLCP multi-frame having a pattern in which the trailer length changes in a three-frame cycle is performed, the trailer length of the third PLCP multi-frame in the pattern is changed in a fixed cycle of 85 patterns, and the fixed cycle is 28 times of a subset composed of three patterns, one pattern in which the third PLCP multi-frame trailer length is 13 nibbles and two patterns in which the third PLCP multi-frame trailer length is 14 nibbles. And once the pattern in which the trailer length of the third PLCP multi-frame is 13 nibbles To configure,
An intra-station control method. An in-station control device for controlling a connection state of a line in an in-station device which is a communication path system device in an exchange,
First storage means for storing a relationship between a line used by the subscriber and an intra-station device that processes the line;
Line detection means for detecting a line to be processed by the predetermined in-station device by accessing the first storage means when a condition for switching connection of a line to be processed by the predetermined in-station device is satisfied; ,
Disconnect the line detected by the line detection unit from the predetermined in-station device, and then detect another in-station device that can accommodate the detected line, reconnect the detected line to the connection result, A line connection control means for updating the storage contents of the first storage means based on:
An in-station control device comprising: The case where the condition of the connection switching of the line processed by the predetermined intra-station device is satisfied is a case where a failure is detected in the predetermined intra-station device.
The in-station control device according to claim 12 . The case where the condition of the connection switching of the line processed by the predetermined intra-station apparatus is satisfied is a case where a command for requesting the connection switching of the line processed by the predetermined intra-station apparatus is issued.
The in-station control device according to claim 12 . An in-station control device for controlling a connection state of a line in an in-station device which is a communication path system device in an exchange,
First storage means for storing a relationship between a line used by a subscriber and the intra-station device that processes the line;
Line detecting means for detecting and outputting a line to be processed by the in-station apparatus by accessing the first storage means when a failure is detected in a predetermined in-station apparatus;
An in-station control device comprising: The first storage means stores priority information for instructing priority processing of connection switching for the line, together with a relationship between the line used by the subscriber and an intra-station device that processes the line,
The line detection means preferentially detects a line in which priority information instructing the priority process is stored among lines processed by the predetermined in-station device.
The in-station control apparatus according to claim 12 or 15 , An in-station control device for controlling a connection state of a line in an exchange or between the exchange and a remote concentrator,
Bandwidth comparison means for comparing the value of the faulty band on the line where the fault is detected with the total value of the free bands on the line where no fault is detected when a fault is detected on one of the lines When,
As a result of the comparison by the band comparison means, when the value of the fault band on the line where the fault is detected is equal to or less than the total value of the free bands on the line where no fault is detected, the fault is Reallocation means for reallocating a faulty band on a detected line to a free band on a line where the fault is not detected;
An in-station control device comprising: Information that is communicated using the fault band while the reallocation means reallocates the fault band on the line where the fault is detected to a free band on the line where the fault is not detected Further comprising first buffer means for buffering
The in-station control device according to claim 17 . As a result of the comparison by the band comparison means, if the value of the fault band on the line where the fault is detected is larger than the total value of the free bands on the line where no fault is detected, the fault is It further has line switching means for switching the detected line to a protection line,
The in-station control device according to claim 17 . A second buffer means for buffering information communicated using the failed line while the line switching means switches the line in which the failure has been detected to a protection line;
The in-station control apparatus according to claim 19 . The reallocation means, among the fault bands on the line in which the fault is detected, in order from the band in which information to which information with high priority is added is communicated, the free space on the line in which the fault is not detected Reallocation to bandwidth,
The in-station control device according to claim 17 . The reallocation means reallocates to a free band on a line where no failure is detected, in order from a band to which a service with a higher priority is allocated, among the fault bands on the line where the failure is detected. ,
The in-station control device according to claim 17 . In a first exchange that autonomously exchanges a cell, which is fixed-length data including a path identifier for identifying a path, according to route information added thereto, and a second exchange connected to the first exchange An in-station control device for controlling a path connection state,
Corresponding to each of the input path identifiers provided in the first cell that are provided in the first switch and are added to the first cell from one path on the input route toward the second switch. An output path identifier indicating one path on a relay route from the first switch to the second switch, and the first cell autonomously in the relay route within the first switch. First path control information storage means for storing route information to be routed;
By referring to the first path control information storage means provided in the first exchange, the input path identifier added to the first cell is replaced with the corresponding output path identifier, and the First path control means for adding the route information to a first cell;
Outputs output from the second switch in correspondence with each of input path identifiers provided in the second switch and added to a second cell input from one path on the relay route. 2nd path control information which memorize | stores the output path identifier which shows one path | route on a route | root, and the route information for the said 2nd cell to be routed autonomously to the said output route within the said 2nd exchange Storage means;
By referring to the second path control information storage means provided in the second switch, the input path identifier added to the second cell is replaced with the corresponding output path identifier, and the Second path control means for adding the route information to a second cell;
When one path on a predetermined input route and one path on a predetermined output route are connected, a path connecting them, one path on a normal relay route and one on a backup relay route A path is determined, and one path on the normal relay route is indicated in the first path control information storage means in association with an input path identifier corresponding to one path on the predetermined input route. An output path identifier and route information instructing routing to the normal relay route are written, and an input path corresponding to one path on the normal relay route is stored in the second path control information storage unit. In correspondence with the identifier, an output path identifier indicating one path on the predetermined output route and route information for instructing routing to the predetermined output route are written, and the spare medium A path for writing an output path identifier indicating one path on the predetermined output route and route information for instructing routing to the predetermined output route in association with an input path identifier corresponding to one path on the route Connection control means;
When a failure is detected in a path connecting one path on the predetermined input route and one path on the predetermined output route, the first path control information storage unit stores the path on the predetermined input route. An output path identifier indicating one path on the normal relay route stored in association with an input path identifier corresponding to one path, and a route instructing routing to the normal relay route Path replacement control means for rewriting information into an output path identifier indicating one path on the backup relay route and route information instructing routing to the backup relay route;
An in-station control device comprising: In a first exchange that autonomously exchanges a cell, which is fixed-length data including a path identifier for identifying a path, according to route information added thereto, and a second exchange connected to the first exchange An in-station control device for controlling a path connection state,
Corresponding to each of the input path identifiers provided in the first cell that are provided in the first switch and are added to the first cell from one path on the input route toward the second switch. An output path identifier indicating one path on a relay route from the first switch to the second switch, and the first cell autonomously in the relay route within the first switch. First path control information storage means for storing route information to be routed;
By referring to the first path control information storage means provided in the first exchange, the input path identifier added to the first cell is replaced with the corresponding output path identifier, and the First path control means for adding the route information to a first cell;
Outputs output from the second switch in correspondence with each of input path identifiers provided in the second switch and added to a second cell input from one path on the relay route. 2nd path control information which memorize | stores the output path identifier which shows one path | route on a route | root, and the route information for the said 2nd cell to be routed autonomously to the said output route within the said 2nd exchange Storage means;
By referring to the second path control information storage means provided in the second switch, the input path identifier added to the second cell is replaced with the corresponding output path identifier, and the Second path control means for adding the route information to a second cell;
When one path on a predetermined input route and one path on a predetermined output route are connected, a path connecting them, one path on a normal relay route and one on a backup relay route A path is determined, and one path on the normal relay route is indicated in the first path control information storage means in association with an input path identifier corresponding to one path on the predetermined input route. Normal path control information composed of an output path identifier and route information for instructing routing to the normal relay route, an output path identifier indicating one path on the backup relay route, and the backup relay Write backup path control information composed of route information instructing routing to a route, and selection information for causing the first path control means to select the normal path control information, Two path control information storage means corresponding to an input path identifier corresponding to one path on the normal relay route, an output path identifier indicating one path on the predetermined output route, and the predetermined path The route information instructing the routing to the output route is written, and the output indicating one path on the predetermined output route is associated with the input path identifier corresponding to the one path on the backup relay route Path connection control means for writing a path identifier and route information for instructing routing to the predetermined output route;
When a failure is detected in a path connecting one path on the predetermined input route and one path on the predetermined output route, the first path control information storage unit stores the path on the predetermined input route. Selection information for causing the first path control means to select the normal path control information stored in association with an input path identifier corresponding to one path is stored in the first path control means. Path replacement control means for rewriting the selection information for selecting the backup path control information;
An in-station control device comprising: In a first exchange that autonomously exchanges a cell, which is fixed-length data including a path identifier for identifying a path, according to route information added thereto, and a second exchange connected to the first exchange An in-station control device for controlling a path connection state,
Corresponding to each of the input path identifiers provided in the first cell that are provided in the first switch and are added to the first cell from one path on the input route toward the second switch. An output path identifier indicating one path on a relay route from the first switch to the second switch, and the first cell autonomously in the relay route within the first switch. First path control information storage means for storing route information to be routed;
By referring to the first path control information storage means provided in the first exchange, the input path identifier added to the first cell is replaced with the corresponding output path identifier, and the First path control means for adding the route information to a first cell;
Output from the second switch in correspondence with each of the input path identifiers provided in the second switch and added to the second cell input from one path on the normal relay route. A second path for storing an output path identifier indicating one path on the output route and route information for the second cell to be autonomously routed to the output route in the second switch. Control information storage means;
By referring to the second path control information storage means provided in the second switch, the input path identifier added to the second cell is replaced with the corresponding output path identifier, and the Second path control means for adding the route information to a second cell;
Output from the second switch in correspondence with each of the input path identifiers provided in the second switch and added to the third cell input from one path on the backup relay route. A third path storing an output path identifier indicating one path on the output route and route information for the third cell to be autonomously routed to the output route in the second switch. Control information storage means;
By referring to the third path control information storage means provided in the second exchange, the input path identifier added to the third cell is replaced with the corresponding output path identifier, and the Third path control means for adding the route information to a third cell;
When one path on a predetermined input route and one path on a predetermined output route are connected, a path connecting them and determining one path on the normal relay route is determined, and the first path In the control information storage means, an output path identifier indicating one path on the normal relay route in association with an input path identifier corresponding to one path on the predetermined input route, and the normal relay Route information instructing routing to the route is written, and the second path control information storage means is made to correspond to an input path identifier corresponding to one path on the normal relay route, and the predetermined output Path connection control means for writing an output path identifier indicating one path on the route, and route information for instructing routing to the predetermined output route;
When a failure is detected in a path connecting one path on the predetermined input route and one path on the predetermined output route, the first path control information storage unit stores the path on the predetermined input route. Routing to the normal relay route without changing the output path identifier indicating one path on the normal relay route stored in association with the input path identifier corresponding to one path. Only the route information instructing routing to the backup relay route is rewritten to the route information instructing routing to the backup relay route, and the second path control information storage means stores one route on the normal relay route. An output path identifier indicating one path on the predetermined output route, stored corresponding to the corresponding input path identifier, and routing to the predetermined output route The third route control information storage means stores the instructed route information in association with an input path identifier corresponding to one path on the normal relay route. Path replacement control means for copying to the path control information storage means,
An in-station control device comprising: In a first exchange that autonomously exchanges a cell, which is fixed-length data including a path identifier for identifying a path, according to route information added thereto, and a second exchange connected to the first exchange An in-station control device for controlling a path connection state,
Corresponding to each of the input path identifiers provided in the first cell that are provided in the first switch and are added to the first cell from one path on the input route toward the second switch. An output path identifier indicating one path on a relay route from the first switch to the second switch, and the first cell autonomously in the relay route within the first switch. First path control information storage means for storing route information to be routed;
By referring to the first path control information storage means provided in the first exchange, the input path identifier added to the first cell is replaced with the corresponding output path identifier, and the First path control means for adding the route information to a first cell;
Output from the second switch in correspondence with each of the input path identifiers provided in the second switch and added to the second cell input from one path on the normal relay route. A second path for storing an output path identifier indicating one path on the output route and route information for the second cell to be autonomously routed to the output route in the second switch. Control information storage means;
Output from the second switch in correspondence with each of the input path identifiers provided in the second switch and added to the third cell input from one path on the backup relay route. A third path storing an output path identifier indicating one path on the output route and route information for the third cell to be autonomously routed to the output route in the second switch. Control information storage means;
An input path identifier provided in the second exchange and added to the second or third cell by referring to the second or third path control information storage means, and an output path corresponding to the input path identifier. A second path control means for replacing the identifier and adding the route information to the second or third cell;
When one path on a predetermined input route and one path on a predetermined output route are connected, a path connecting them and determining one path on the normal relay route is determined, and the first path In the control information storage means, an output path identifier indicating one path on the normal relay route in association with an input path identifier corresponding to one path on the predetermined input route, and the normal relay Route information instructing routing to the route is written, and the second path control information storage means is made to correspond to an input path identifier corresponding to one path on the normal relay route, and the predetermined output Path connection control means for writing an output path identifier indicating one path on the route, and route information for instructing routing to the predetermined output route;
When a failure is detected in a path connecting one path on the predetermined input route and one path on the predetermined output route, the first path control information storage unit stores the path on the predetermined input route. Routing to the normal relay route without changing the output path identifier indicating one path on the normal relay route stored in association with the input path identifier corresponding to one path. Only the route information instructing routing to the backup relay route is rewritten to the route information instructing routing to the backup relay route, and the second path control information storage means stores one route on the normal relay route. An output path identifier indicating one path on the predetermined output route, stored corresponding to the corresponding input path identifier, and routing to the predetermined output route The third route control information storage means stores the instructed route information in association with an input path identifier corresponding to one path on the normal relay route. Path replacement control means for copying to the path control information storage means,
An in-station control device comprising: An intra-station control device that controls inter-system transfer of communication control data between an intra-station device of one system and an intra-station device of the other system, each of duplexed intra-station devices in an exchange,
Timing control means for controlling the timing for inter-system transfer in the intra-station apparatus so as to be different from the access timing other than the inter-system transfer for the communication control data in the intra-station apparatus, and the timing Intersystem transfer control means for transferring the communication control data to and from the intra-station device of the other system at the timing for the intersystem transfer controlled by the control means;
An in-station control device comprising:

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