JP3625070B2 - Data transmission device - Google Patents

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【０００１】
【目次】
以下の順序で本発明を説明する。
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段（図２、図３４、図３６、図３７、図４３、図４４、図４７及び図４８）
作用（図２、図３４、図３６、図３７、図４３、図４４、図４７及び図４８）
実施例
（１）全体構成（図１）
（１−１）プロセツサ（図２）
（１−２）バスコントローラ（図７〜図９）
（１−３）テレライテイングの制御（図２、図５、図６、図１０〜図１５）
（１−４）画像データの処理（図１６〜図３０）
（１−５）データ伝送（図３１〜図５２）
（２）実施例の効果
（３）他の実施例
発明の効果
【０００２】
【産業上の利用分野】
本発明はデータ伝送装置に関し、例えば画像データをデータ圧縮して音声データ等共に伝送するテレビ会議装置に適用し得る。
【０００３】
【従来の技術】
従来、テレビ会議装置においては、所望の伝送対象との間でオーデイオデータ、画像データ等を送受することにより、遠隔地の通話対象との間でコミユニケーシヨンを図り得るようになされている（特開昭６２−２４５８８９ 号公報）。
【０００４】
すなわちこの種のテレビ会議装置は、所定の撮像装置を介して会議に出席する人物の撮像画像を得、この撮像画像を取り込んでデータ圧縮した後、通話対象に送出する。
さらにテレビ会議装置は、この出席者の音声信号を併せて通話対象に送出すると共に、通話対象から到来する画像データをデータ伸長して所定の表示装置に表示する。
【０００５】
さらにテレビ会議装置は、ユーザの操作に応動してタブレツト等を介して入力される線画データを通話対象に送出し、またこれに代えてイメージスキヤナ等を介して入力した静止画を通話対象に送出する。
このため従来のテレビ会議装置は、専用のテレビ会議室等に設置して大容量のデータを送受し得るように通話対象との間で例えば光フアイバ等の回線を接続して使用するようになされていた。
【０００６】
【発明が解決しようとする課題】
ところでこの種のテレビ会議装置を必要に応じて運搬してテレビ会議室以外の場所で自由に使用することができれば、この種のテレビ会議装置の使い勝手を向上し得、便利であると考えられる。またこの種のテレビ会議装置の適用分野も拡大することができる。
【０００７】
このためにはこの種のテレビ会議装置を専用の光フアイバ回線だけでなく、例えば一般に普及したサービス統合デイジタル通信網（ＩＳＤＮ：ｉｎｔｅｇｒａｔｅｄ ｓｅｒｖｉｃｅ ｄｉｇｉｔａｌ ｎｅｔｗｏｒｋ）にも接続し得るようにする必要がある。さらに単にこの種の回線に接続し得るだけでなく、全体構成も簡略化する必要がある。
さらに装置自体の操作も簡略化し、専用のオペレータだけでなく、操作に不慣れなユーザでも、簡易に操作し得るようにする必要がある。
【０００８】
本発明は以上の点を考慮してなされたもので、ＩＳＤＮ回線の複数チヤンネルを適宜利用して動画や音声等のデータ転送を行う際、複数チャンネル間の時間ずれを補正して確実にデータを伝送できる、テレビ会議装置等のデータ転送装置を提案しようとするものである。
【０００９】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、所定の入力チヤンネルを介して入力される入力シリアルデータをデータ処理するデータ伝送装置１において、入力シリアルデータＤＭＵは、フレーム単位で、所定の識別ビツト割り当て期間の間、所定ビツト周期で、所定値の識別ビツトが順次割り当てられ、識別ビツト割り当て期間の識別ビツトで所定のビツトパターン（ＦＡＷ）を形成し、データ伝送装置１は、ビツト周期のビツトを単位にして、入力シリアルデータＤＭＵを取り込んでビツトパターン（ＦＡＷ）を検出し、ビツトパターンが複数フレームで検出されると、検出信号ＤＦＡＷを出力するビツトパターン検出手段８３と、検出信号ＤＦＡＷを基準にして、入力シリアルデータＤＭＵのアドレスデータＢＷＮを生成するアドレスデータ生成手段８４と、アドレスデータＢＷＮを基準にして入力シリアルデータＤＭＵを順次入力して処理するデータ処理手段８６、８７とを備え、ビツトパターン検出手段８３は、識別ビツトが割り当てられるビツト周期で、入力シリアルデータＤＭＵを取り込む複数系統のデータ入力手段９６Ａ〜９６Ｆと、複数系統のデータ入力手段９６Ａ〜９６Ｆに対応した複数系統の識別データ検出手段９７とを有し、複数系統のデータ入力手段９６Ａ〜９６Ｆは、それぞれ異なるタイミングで順次入力される入力シリアルデータＤＭＵを取り込んで識別ビツト割り当て期間に相当する期間の間保持し、複数系統の識別データ検出手段９７は、対応するデータ入力手段９６Ａ〜９６Ｆに保持された入力シリアルデータＤＭＵがビツトパターン（ＦＡＷ）に一致するか否か判断する。
【００１２】
さらに第２の発明においては、複数の入力チヤンネルを介して入力される入力シリアルデータＤＭＵをデータ処理するデータ伝送装置１において、入力シリアルデータＤＭＵは、フレーム単位で、所定の識別ビツト割り当て期間の間、所定ビツト毎に、所定値の識別ビツトが順次割り当てられ、識別ビツト割り当て期間の識別ビツトで所定のビツトパターン（ＦＡＷ）を形成し、データ伝送装置１は、入力シリアルデータＤＭＵの伝送速度を変換して所定ビツト単位で選択的に出力することにより、複数チヤンネルの入力シリアルデータがビツト単位で連続する変換シリアルデータＤＴを生成するシリアルデータ生成手段８２と、ビツト単位で、入力チヤンネル毎に変換シリアルデータＤＴを取り込んでビツトパターン（ＦＡＷ）を検出し、ビツトパターンが複数フレームで検出されると、検出信号を出力するビツトパターン検出手段８３と、検出信号を基準にして、入力シリアルデータＤＭＵのアドレスデータＢＷＮを生成するアドレスデータ生成手段８４と、アドレスデータＢＷＮを基準にして変換シリアルデータＤＴのデータ配列を変換して入力チヤンネル間の位相ずれを補正する位相補正手段８６とを備え、アドレスデータ生成手段８４は、複数の入力チヤンネルに対応する複数のカウンタ回路１０６、１１０、１１１を有し、カウンタ回路１０６、１１０、１１１は、検出信号を基準にして、入力シリアルデータＤＭＵに同期したクロツクＣＫ８０をカウントしてアドレスデータＢＷＮを生成する自走式のカウンタ回路でなり、ビツトパターン検出手段８３は、変換シリアルデータＤＴを取り込むチヤンネルを順次切り換えて、入力チヤンネル毎に、順次検出結果を出力し、アドレスデータ生成手段８４は、ビツトパターン検出手段８３の検出結果を、複数のカウンタ回路１０６、１１０、１１１に順次入力して、各入力チヤンネルの入力シリアルデータＤＭＵに対応するカウンタ回路１０６、１１０、１１１のカウント動作を同期させる。
【００１３】
さらに第３の発明において、アドレスデータ生成手段８４は、カウント動作の同期はずれを検出する同期はずれ検出回路１１３を有し、カウント動作の同期がはずれと、該同期のはずれたカウンタ回路１０６、１１０、１１１にビツトパターン検出手段８３の検出結果を入力してカウント動作を同期させる。
【００１４】
さらに第４の発明において、複数の入力チヤンネルを介して入力される入力シリアルデータＤＭＵをデータ処理するデータ伝送装置１において、入力シリアルデータＤＭＵは、フレーム単位で、所定の識別データ割り当て期間の間、所定ビツト毎に、所定値の識別ビツトが順次割り当てられ、識別データ割り当て期間の識別ビツトで所定のビツトパターン（ＦＡＷ）を形成し、データ伝送装置１は、入力シリアルデータＤＭＵの伝送速度を変換して所定ビツト単位で選択的に出力することにより、複数チヤンネルの入力シリアルデータＤＭＵがビツト単位で連続する変換シリアルデータＤＴを生成するシリアルデータ生成手段８２と、ビツト単位で、入力チヤンネル毎に変換シリアルデータＤＴを取り込んでビツトパターン（ＦＡＷ）を検出し、ビツトパターン（ＦＡＷ）が複数フレームで検出されると、検出信号を出力するビツトパターン検出手段８３と、検出信号を基準にして、入力シリアルデータＤＭＵのアドレスデータＢＷＮを生成するアドレスデータ生成手段８４と、アドレスデータＢＷＮを基準にして変換シリアルデータＤＴのデータ配列を変換して入力チヤンネル間の位相ずれを補正する位相補正手段８６とを備え、位相補正手段８６は、アドレスデータＢＷＮを基準にして変換シリアルデータＤＴを順次格納すると共に基準アドレスデータを基準にして格納した変換シリアルデータＤＴを所定順序で出力するメモリ回路８６と、アドレスデータＢＷＮを基準にして基準アドレスデータを生成する基準アドレス生成手段４６、１１７、１１８とを有し、基準アドレス生成手段４６、１１７、１１８は、複数の入力チヤンネルに対応する複数のアドレスデータＢＷＮの中から２つのアドレスデータＢＷＮを順次取り込んで比較結果を得ることにより、複数の入力シリアルデータＤＭＵの中から最も位相の遅れた入力シリアルデータＤＭＵを検出し、該検出した入力シリアルデータＤＭＵのアドレスデータＢＷＮを基準にして基準アドレスデータを生成する。
【００１５】
さらに第５の発明において、入力シリアルデータＤＭＵは、ビツトパターン（ＦＡＷ）に加えて各入力シリアルデータＤＭＵのチヤンネルを表すチヤンネルデータ（Ｌ１、Ｌ２、Ｌ３）が割り当てられ、位相補正手段８６は、チヤンネルデータ（Ｌ１、Ｌ２、Ｌ３）に基づいて、格納した変換シリアルデータＤＴの配列をチヤンネルが連続するように変換して出力する。
【００１６】
さらに第６の発明において、シリアルデータ生成手段８２は、所定のタイムスロツトに各入力チヤンネルの入力シリアルデータＤＭＵを割り当てて変換シリアルデータＤＴを生成し、入力チヤンネルのチヤンネル数及び又は入力シリアルデータの伝送速度が切り換わると、入力シリアルデータＤＭＵが占有するタイムスロツトを切り換え、入力チヤンネルのチヤンネル数及び又は入力シリアルデータＤＭＵの伝送速度が切り換わつても、変換シリアルデータＤＴの伝送速度を一定値に保持する。
【００１８】
【作用】
入力シリアルデータＤＭＵを複数系統のデータ入力手段９６Ａ〜９６Ｆで取り込んで識別ビツト割り当て期間に相当する期間の間保持し、対応する識別データ検出手段９７でそれぞれビツトパターンを検出すれば、何れのビツト列にビツトパターン（ＦＡＷ）が存在する場合でも、短い時間で、簡易かつ確実にビツトパターン（ＦＡＷ）を検出することができる。
【００２０】
複数の入力チヤンネルに対応する複数の自走式のカウンタ回路１０６、１１０、１１１で、アドレスデータＢＷＮを生成し、ビツトパターン検出手段８３の検出対象でなる入力チヤンネルを順次切り換えて各カウンタ回路１０６、１１０、１１１を順次同期させれば、１系統のビツトパターン検出手段８３を切り換えて使用し得、その分全体構成を簡略化することができる。
【００２１】
このときカウント動作の同期がはずれと、該同期のはずれたカウンタ回路１０６、１１０、１１１にビツトパターン検出手段８３の検出結果を入力してカウント動作を同期させることにより、確実にカウント動作を同期させることができる。
【００２２】
アドレスデータＢＷＮを基準にして変換シリアルデータＤＴを順次格納した後、所定の基準アドレスデータＢＷＮを基準にして格納した変換シリアルデータＤＴを所定順序で出力してチヤンネル間の位相ずれを補正し、複数の入力チヤンネルに対応する複数のアドレスデータＢＷＮの中から２つのアドレスデータＢＷＮを順次取り込んで比較結果を得、複数の入力シリアルデータＤＭＵの中から最も位相の遅れた入力シリアルデータＤＭＵを検出し、該検出した入力シリアルデータＤＭＵのアドレスデータＢＷＮを基準にして基準アドレスデータを生成することにより、簡易に基準アドレスデータを設定することができる。
【００２３】
チヤンネルデータ（Ｌ１、Ｌ２、Ｌ３）に基づいて、変換シリアルデータＤＴの配列をチヤンネルが連続するように変換して、併せてチヤンネルの配列も補正することができる。
【００２５】
【実施例】
以下図面について、本発明の一実施例を詳述する。
【００２６】
（１）全体構成
図１において、１は全体としてテレビ会議装置を示し、所定の収納台２にプロセツサ３を収納すると共に、この収納台２の上部にモニタ装置４を配置し、このモニタ装置４の上部に撮像部５を配置する。
これによりテレビ会議装置１は、モニタ装置４の前に並ぶ会議の出席者を撮像部５で撮像し、その撮像結果でなるビデオ信号をプロセツサ３で処理して動画の形式で通話対象に送出し、また通話対象から伝送された動画の画像データをプロセツサ３で受信処理してモニタ装置４に表示する。
【００２７】
さらにテレビ会議装置１は、プロセツサ３にプリンタを接続して通話対象から伝送された画像等を出力し得るようになされ、さらにイメージスキヤナ及び書画撮像装置をプロセツサ３に接続してこれらの機器を介して入力した２値画像（以下ドキユメント画像と呼ぶ）及びカラー静止画像（以下自然画と呼ぶ）を通話対象に送出し得るようになされている。
さらにテレビ会議装置１は、画像データの場合と同様に、プロセツサ３を介して音声信号を変復調して通話対象との間で送受し、この音声信号を直接外部機器との間で入出力すると共に、この音声信号を撮像部５とリモートコマンダ６との間で送受する。
【００２８】
この撮像部５とリモートコマンダ６間で送受される音声信号は、赤外線Ｌ１を介して送受され、これによりテレビ会議装置１は、このリモートコマンダ６にマイク８を接続して会議の出席者の音声を集音し得るようになされ、またリモートコマンダ６に設けられたスピーカを介して通話対象の音声をモニタし得るようになされている。
さらにテレビ会議装置１は、撮像部５及びリモートコマンダ６間で、この音声信号に加えてプロセツサ３及び撮像部５の遠隔制御信号を送受し、これによりリモートコマンダ６を操作してモニタ装置４の表示画面下部に表示されたメニユーを選択することにより、全体の動作モード、撮像部５の倍率等を切り換え得るようになされている。
これによりテレビ会議装置１は、簡易な操作で動作モード等を切り換え得るようになされ、全体の使い勝手を向上し得るようになされている。
【００２９】
さらにこの実施例において、リモートコマンダ６は、タブレツトを接続し得るようなされ、このタブレツトを介して入力される２次元座標データを撮像部５に送出し、撮像部５は、この座標データをプロセツサ３に出力する。これによりテレビ会議装置１は、タブレツトを操作して入力した線画データを通話対象に送出すると共に、必要に応じてモニタし得るようになされている。
【００３０】
（１−１）プロセツサ
図２に示すようにプロセツサ３は、撮像部５を介して入力されるビデオ信号ＳＶを画像入出力部１０に入力し、ここでビデオ信号ＳＶをデイジタル信号に変換してデイジタルビデオ信号を生成し、このデイジタルビデオ信号をエンコーダ／デコーダ部１１でデータ圧縮する。
この処理においてエンコーダ／デコーダ部１１は、ＣＣＩＴＴ（ｃｏｍｉｔｅ ｃｏｎｓｕｌｔａｉｆ ｉｎｔｅｒｎａｔｉｏｎａｌ ｔｅｌｅｇｒａｐｈｉｑｕｅ ｅｔ ｔｅｌｅｐｈｏｎｉｑｅ）、Ｈ．２６１に規定されたフオーマツトに従つてこのデイジタルビデオ信号をデータ圧縮し、その結果得られる画像データＤ１を主処理部１２に出力する。
これによりテレビ会議装置１は、撮像部５の撮像結果を動画の形式で効率良く伝送し得るようになされている。
【００３１】
これに対して通話対象から回線Ｌを介して伝送された画像データのうち、ＣＣＩＴＴ、Ｈ．２６１に規定されたフオーマツトに従つてデータ圧縮された動画の画像データＤ１は、主処理部１２からエンコーダ／デコーダ部１１に入力され、ここでデータ伸長処理された後、画像入出力部１０でビデオ信号ＳＶＯに変換され、モニタ装置４に出力される。
【００３２】
これに対して書画撮像装置１３で書画を撮像してその撮像画像を伝送する場合、プロセツサ３は、書画撮像装置１３から出力されるビデオ信号を画像入出力部１０でデイジタルビデオ信号に変換した後、画像データ処理部１４でデータ圧縮して主処理部１２から通話対象に送出する。
これによりテレビ会議装置１は、書画撮像装置１３を介して自然画を入力し、必要に応じて通話対象に伝送し得るようになされている。
【００３３】
このとき画像データ処理部１４は、静止画について規定された所定フオーマツトのデータ圧縮の手法（ＪＰＥＧ：ｊｏｉｎｔ ｐｈｏｔｇｒａｐｈｉｃ ｅｘｐｅｒｔｓ ｇｒｏｕｐ ）を適用して取り込んだ自然画をデータ圧縮し、その結果得られる画像データＤ２を主処理部１２を介して通話対象に送出する。
【００３４】
これに対してプロセツサ３は、イメージスキヤナ１５を介して入力したドキユメント画像を通話対象に伝送する場合、画像データ処理部１４にこのドキユメント画像の画像データを入力し、ここでフアクシミリについて規定された処理手順に従つてデータ圧縮する。
さらにテレビ会議装置１は、このデータ圧縮した画像データＤ２を主処理部１２を介して通話対象に送出し、これによりテレビ会議装置１は、ドキユメント画像についても、効率良く伝送し得るようになされている。
【００３５】
これに対して画像データ処理部１４は、通話対象から自然画及びドキユメント画像の画像データが伝送された場合、この画像データＤ２を主処理部１２を介して受け、データ伸長して元の画像を再現した後、ユーザの操作に応動してプリンタ１６に出力し、またデイジタルビデオ信号に変換して画像入出力部１０に出力し、ここでビデオ信号に変換してモニタ装置４に出力する。
これによりテレビ会議装置１は、通話対象の動画に代えて又はこの動画に加えて、通話対象から静止画の形式で伝送された自然画、ドキユメント画像をモニタ装置４でモニタし得るようになされ、また必要に応じてプリンタ１６に出力し得るようになされている。
【００３６】
さらに自然画及びドキユメント画像を取り込んでデータ圧縮した後、通話対象に送出する一連の処理において、画像データ処理部１４は、この自然画及びドキユメント画像を画像入出力部１０を介してモニタ装置４に出力し得るようになされ、これによりテレビ会議装置１は、必要に応じて取り込んだ自然画、ドキユメント画像をモニタし得るようになされている。
さらに通話対象との間で送受する自然画及びドキユメント画像をモニタ装置４でモニタする際、画像データ処理部１４は、タブレツト１７を介して入力された線画の画像を自然画及びドキユメント画像に重ねて表示し得るようになされ、これによりドキユメント画像及び自然画の表示画面上でドローイング等の処理を実行し得るようになされている。
【００３７】
すなわち主処理部１２は、リモートコマンダ６にタブレツト１７を接続し、これにより送受信部１９を介して座標データを取り込み得るようになされている。
さらに主処理部１２は、この座標データを線画データＤＷの形式で通話対象に送出する。
さらに主処理部１２はこの線画データＤＷに基づいてタブレツト１７上でユーザが入力した線画の画像を再現した後、この画像データをデイジタルビデオ信号の形式で画像データ処理部１４から画像入出力部１０に出力し、ここで自然画、ドキユメント画像上にスーパーインポーズしてモニタ装置４に表示する。
【００３８】
これによりテレビ会議装置１は、通話対象と同一のドキユメント画像又は自然画をモニタしながら、このドキユメント画像又は自然画上で相互に線画等を入力してコミユニケーシヨンし得るようになされている（すなわちテレライテイングでなる）
【００３９】
さらにプロセツサ３は、外部機器との間で直接入出力する音声信号、送受信部１９との間で入出力する音声信号をオーデイオ処理部１８で処理する。
すなわちテレビ会議装置１は、撮像部５に内蔵した送受信部１９でリモートコマンダ６から送出された赤外線Ｌ１を受光し、ここで音声信号及び制御コマンドを復調する。
オーデイオ処理部１８は、この送受信部１９で受信した音声信号ＳＡ及び外部機器から直接入力される音声信号をデイジタル信号の形式で入力し、ＣＣＩＴＴ、Ｇ．７１１及びＧ．７２２に規定されたフオーマツトに従つてデータ圧縮した後、主処理部１２に出力する。
【００４０】
さらにオーデイオ処理部１８は、主処理部１２を介して通話対象側から伝送されるオーデイオデータを入力し、ここでデータ伸長して送受信部１９に出力すると共に直接外部機器に出力する。
これによりテレビ会議装置１においては、プロセツサ３との間でいちいちケーブルを接続しなくても、簡易にマイク８をリモートコマンダ６に接続して通話対象と通話し得るようになされている。
【００４１】
主処理部１２は、このようにして入力される画像データ、オーデイオデータをＣＣＩＴＴ、Ｈ．２２１に規定されたフオーマツトに従つて通話対象に送出し、また通話対象からこのフオーマツトに従つて伝送されるデータを画像データ、オーデイオデータ等に分離して各回路ブロツクに出力する。
すなわちこの実施例において、プロセツサ３は、背面に光フアイバ接続用のコネクタと、サービス統合デイジタル通信網の接続用コネクタとを配置し、これにより光フアイバを介して３８４ 〔ｋｂｐｓ〕の回線（すなわちＨ０ チヤンネルでなる）を最大２回線接続して、また１５３６〔ｋｂｐｓ〕、１９２０〔ｋｂｐｓ〕の回線（すなわちＨ１１チヤンネル及びＨ１２チヤンネルでなる）を接続して通話対象と通話し得るようになされ、また必要に応じてサービス統合デイジタル通信網の１つでなるＩＮＳネツト６４（ｉｎｆｏｒｍａｔｉｏｎ ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ ｎｅｔ ６４ ）の６４〔ｋｂｐｓ〕の回線を２回線から最大６回線の範囲で同時に接続して通話し得るようになされている。
【００４２】
主処理部１２は、この回線Ｌを介して通話対象との間でデータを入出力すると共に、送受信部１９から入力する制御コマンド、通話対象から伝送される制御コマンドＤＣに応動してバスＢＵＳに制御コマンドを出力し、これにより必要に応じて各回路ブロツクの動作を切り換え得るようになされている。
すなわちエンコーダ／デコーダ部１１、画像データ処理部１４、オーデイオ処理部１８は、主処理部１２からバスＢＵＳを介して出力される制御コマンドに応動して動作を切り換え、これによりテレビ会議装置１は、必要に応じてモニタ装置４の表示画像を切り換え、さらに通話対象に送出するデータの種類等を切り換え得るようになされている。
【００４３】
この制御コマンドの伝送に対して、プロセツサ３は、主処理部１２とエンコーダ／デコーダ部１１、画像データ処理部１４、オーデイオ処理部１８との間で入出力する画像データ、オーデイオデータを専用の接続ラインを介して入出力するようになされ、これにより一連のデータ圧縮等を高速度で処理し得るようになされている。
【００４４】
（１−１−１）画像入出力部
図３に示すように、画像入出力部１０は、ＮＴＳＣ方式のビデオ信号ＳＶＩを撮像部５及び書画撮像装置１３からデコーダ２０に入力し、ここで輝度信号及び色差信号に変換する。
アナログデイジタル変換回路（Ａ／Ｄ）２１は、この輝度信号及び色差信号をデイジタル信号に変換した後、マトリツクス回路２２を介してエンコーダ／デコーダ部１１又は画像データ処理部１４に出力する。
これにより画像入出力部１０は、必要に応じて撮像部５から動画の画像データを取り込み得るようになされ、また書画撮像装置１３から自然画の画像データを取り込み得るようになされている。
【００４５】
さらに画像入出力部１０は、通話対象から伝送された動画の画像データＤＶ 及びモニタ装置４に表示するメニユーの画像データＤＭＥをエンコーダ／デコーダ部１１からマトリツクス回路２２に受け、さらに画像データ処理部１４から出力される画像データＤＭＡをマトリツクス回路２２に受け、このマトリツクス回路２２の出力データをデイジタルアナログ変換回路（Ｄ／Ａ）２３に出力する。
このときマトリツクス回路２２は、ユーザの操作に応動して画像データＤＶ 、ＤＭＥ、ＤＭＡを選択出力し、またこれらの画像データＤＶ 、ＤＭＥ、ＤＭＡを選択的に合成して出力する。
【００４６】
デイジタルアナログ変換回路２３は、この画像データをアナログ信号でなる輝度信号及び色差信号に変換し、この輝度信号及び色差信号をエンコーダ２５でＮＴＳＣ方式のビデオ信号ＳＶＯに変換してモニタ装置４に出力する。
これにより画像入出力部１０は、マトリツクス回路２２で通話対象から伝送された動画の画像データＤＶ とメニユーの画像データＤＭＥとを選択した場合、通話対象の出席者等をメニユーと共に表示し得るようになされている。
【００４７】
またこれに代えてマトリツクス回路２２において、画像データ処理部１４から出力される画像データＤＭＡを画像データＤＭＥと共に選択した場合、画像入出力部１０は、通話対象から伝送された自然画、ドキユメント画像、さらにはこのテレビ会議装置１で取り込んだ自然画、ドキユメント画像をメニユーと共に表示し得るようになされ、さらにドキユメント画像を必要に応じて線画の画像と共に表示し得るようになされている。
【００４８】
さらにユーザが子画面表示のモードを選択した場合、マトリツクス回路２２は、子画面に選択した画像データを子画面作成回路（ＰＩＮＰ）２４を介してデイジタルアナログ変換回路２３に出力する。
これによりテレビ会議装置１は、必要に応じて主の表示画面の中に小さな子画面を表示して、例えば動画とドキユメント画像、さらには動画と自然画とを同時にモニタし得るようになされている。
【００４９】
また画像入出力部１０は、これに代えて電源投入後の立ち上がり時、画像データＤＭＥをマトリツクス回路２２で選択し、これにより初期画面を表示して選択可能なメニユーを表示するようになされている。
なおこの実施例において、画像入出力部１０は、デコーダ２０に入力するビデオ信号を直接モニタ装置４に出力し得るようになされ、これにより撮像部５の撮像結果をもモニタし得るようになされている。
【００５０】
（１−１−２）エンコーダ／デコーダ部及びオーデイオ処理部
図４に示すように、オーデイオ処理部１８は、送受信部１９又は外部機器から入力される音声信号ＳＡをエコーキヤンセラ２７でデイジタル信号に変換した後、オーデイオデータ処理回路２８でＣＣＩＴＴ、Ｇ．７１１及びＧ．７２２に規定されたフオーマツトに従つてデータ圧縮して主処理部１２に出力する。
さらにオーデイオ処理部１８は、主処理部１２から出力されるオーデイオデータＤＡをオーデイオデータ処理回路２８に受け、ここで送信時とは逆にデータ伸長して元のオーデイオデータを復元した後、エコーキヤンセラ２７を介してアナログ信号に変換して出力する。
【００５１】
このときエコーキヤンセラ２７は、通話対象に送出するオーデイオデータを所定のデータ蓄積手段に一時格納して遅延させ、通話対象から到来するオーデイオデータとの間で減算処理するようになされ、これにより静止衛星を使用して音声信号を送受する場合に発生するエコーを低減するようになされている。
【００５２】
これに対してエンコーダ／デコーダ部１１は、撮像部５で撮像した動画の画像データＤＶ を画像入出力部１０を介して画像変換回路２９に受け、ここで画像変換処理する。
この画像変換処理において、画像変換回路２９は、ＮＴＳＣフオーマツトの水平走査線数及びフレーム周波数で、かつ輝度信号及び色差信号の形式で形成されたこの画像データＤＶ を、水平走査線数２８０ 本、基本のフレーム周波数が３０〔Ｈｚ〕の画像データＤＣＩＦ に変換し、これによりＨ．２６１で規定された処理対象の画像データＤＣＩＦ を生成する。
これに対してエンコーダ／デコーダ３０は、この画像データＤＣＩＦ をＨ．２６１で規定されたフオーマツトに従つてデータ圧縮し、その結果得られる画像データを誤り訂正回路３１に出力して誤り訂正符号を付加した後、主処理部１２に出力する。
【００５３】
これによりテレビ会議装置１は、撮像部５を介して入力される動画の画像データについてはＣＣＩＴＴ勧告で規定されたＨ．２６１フオーマツトに従つてデータ圧縮するようになされている。
さらに誤り訂正回路３１は、通話対象から送出された画像データＤ１を主処理部１２から受け、誤り訂正処理してエンコーダ／デコーダ３０に出力し、エンコーダ／デコーダ３０は、この画像データＤＣＩＦ をデータ伸長して画像変換回路２９に出力する。
【００５４】
画像変換回路２９は、この画像データＤＣＩＦ を補間処理することにより、送出時とは逆にこの画像データＤＣＩＦ の水平走査線数及びフレーム周波数をＮＴＳＣフオーマツトの水平走査線数及びフレーム周波数に変換して画像入出力部１０に出力する。
これによりテレビ会議装置１は、Ｈ．２６１フオーマツトに従つて伝送された動画の画像データをモニタし得るようになされている。
【００５５】
メニユープレーン３２は、画像データを格納したメモリ回路で形成され、主処理部１２からバスＢＵＳを介して入力される制御コマンドに応動して格納した画像データＤＭＥを選択的に画像入出力部１０に出力し、これによりテレビ会議装置１は、必要に応じてモニタ装置４の表示画面に選択可能なメニユーを表示し得るようになされ、このメニユーをリモートコマンダ６で選択し得るようになされている。
【００５６】
（１−１−３）画像データ処理部
図５に示すように、画像データ処理部１４は、バスコントローラ３５を介してバスＢＵＳにローカルバスＬＢＵＳを接続し、プロセツサ３は、このバスＢＵＳに主処理部１２を接続する。
これに対して画像データ処理部１４は、ローカルバスＬＢＵＳに静止画処理回路３６、２値画像処理回路３７、画像インターフエース回路（画像ＩＦ回路）３８、インターフエース回路（ＩＦ）３９を接続する。
【００５７】
これにより画像データ処理部１４は、バスコントローラ３５を介して主処理部１２からローカルバスＬＢＵＳに制御コマンドが入力されると、ローカルバスＬＢＵＳをバスＢＵＳから切り離し、これによりそれぞれ静止画処理回路３６、２値画像処理回路３７、画像インターフエース回路３８、インターフエース回路３９が独自に演算メモリ４０をアクセスして所定のデータ処理を実行し得るようになされている。
【００５８】
すなわちインターフエース回路３９は、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ ）方式のデータ入出力回路でなり、イメージスキヤナ１５を介して入力されるドキユメント画像の画像データを順次入力して演算メモリ４０に格納し、また演算メモリ４０に格納したドキユメント画像等の画像データをプリンタ１６に出力する。
【００５９】
２値画像処理回路３７は、コントローラ４１を駆動して演算メモリ４０をアクセスすることにより、演算メモリ４０に格納したドキユメント画像の画像データをフアクシミリについて規定されたフオーマツトに従つてデータ圧縮し、その結果得られる画像データを画像インターフエース回路３８に出力する。
【００６０】
またこれとは逆に２値画像処理回路３７は、画像インターフエース回路３８から出力される通話対象側の画像データを順次取り込んでデータ伸長し、これによりデータ圧縮されて伝送されたドキユメント画像の画像データを復元し、この復元した画像データを演算メモリ４０に格納する。
【００６１】
これに対して静止画処理回路３６は、演算メモリ４０に格納した自然画の画像データを上述の自然画について規定されたデータ圧縮の手法を適用してデータ圧縮し、その結果得られる画像データを画像インターフエース回路３８に出力する。
またこれとは逆に静止画処理回路３６は、画像インターフエース回路３８から通話対象の画像データを取り込んでデータ伸長し、これによりデータ圧縮されて伝送された自然画の画像データを復元して演算メモリ４０に格納する。
【００６２】
これによりテレビ会議装置１は、演算メモリ４０を自然画及びドキユメント画像とで切り換えて使用し、自然画及びドキユメント画像をデータ圧縮、データ伸長するようになされている。
【００６３】
画像インターフエース回路３８は、静止画処理回路３６、２値画像処理回路３７と主処理部１２との間で自然画及びドキユメント画像の画像データＤ２を入出力し、このとき通信手順のプロトコルに従つて画像データＤ２を入出力することにより、通話対象から送出された再送要求に応じて画像データＤ２を再送する。さらに画像インターフエース回路３８は、この再送要求の判断に必要なリスタートマーカーコード等をこの画像データＤ２を付加して主処理部１２に出力し、さらに通話対象から到来する画像データＤ２については、このリスタートマーカーコードを検出して必要に応じて再送要求を出力する。
【００６４】
コントローラ４１は、静止画処理回路３６、２値画像処理回路３７の要求に応じて演算メモリ４０を制御し、これにより静止画処理回路３６、２値画像処理回路３７と演算メモリ４０との間で所望の画像データを入出力し得るようになされている。
さらにコントローラ４１は、主処理部１２からバスＢＵＳを介して入力される制御コマンドに応動して動作を切り換え、これにより演算メモリ４０の画像データをメモリ回路でなる画像ＦＩＦＯ（ｆｉｒｓｔ ｉｎ ｆｉｒｓｔ ｏｕｔ）４２を介して画像入出力部１０に出力し、演算メモリ４０に格納した自然画、ドキユメント画像等をモニタし得るようになされている。
【００６５】
このドキユメント画像等を画像入出力部１０に出力する際、メモリコントローラ４１は、主処理部１２から出力される制御コマンドに応動してアドレスデータを切り換えて生成するようになされ、これにより演算メモリ４０に格納されたドキユメント画像等を所望の倍率で表示し、さらにスクロール、回転してモニタ装置４に表示し得るようになされている。
これによりテレビ会議装置１は、通話対象から伝送された制御コマンドに応動して、さらにユーザのリモートコマンダ６の操作に応動して、ドキユメント画像等の表示を自由に切り換え得るようになされている。
【００６６】
このドキユメント画像等を画像入出力部１０に出力する際、画像ＦＩＦＯ４２は、マトリツクス回路４３を介して画像データを出力し、マトリツクス回路４３は、テレライテイングの動作モードでドローイングプレーン４４に格納された線画の画像データと、この画像ＦＩＦＯ４２から出力される画像データとを加算して出力する。
これによりテレビ会議装置１は、自然画、ドキユメント画像上で線画の画像を併せて表示し得るようになされている。
【００６７】
すなわちこのドローイングプレーン４４は、タブレツトを介して入力された線画データ及び通話対象から伝送された線画データに基づいて、主処理部１２が画像データを書き込むことにより、この線画の画像を格納するようになされている。
これによりテレビ会議装置１は、ドキユメント画像及び自然画上でテレライテイングし得るようになされている。
【００６８】
さらにコントローラ４１は、画像ＦＩＦＯ４２の動作を切り換えることにより、画像入出力部１０を介して入力される書画撮像装置１３の撮像結果を順次画像ＦＩＦＯ４２を介して演算メモリ４０に取り込み、これによりこの画像データを静止画処理回路３６でデータ圧縮して伝送し得るようになされている。
【００６９】
（１−１−４）主処理部
図６に示すように主処理部１２は、メモリ回路４５に格納した処理手順をシステムコントローラ４６で実行してテレビ会議装置１全体の動作を制御する。
すなわちシステムコントローラ４６は、インターフエース回路（ＩＦ）４７を介してリモートコマンダ６の操作を検出することにより、ユーザの選択操作に応動して回線インターフエース回路（回線ＩＦ）４８を駆動し、これにより所望の通話対象との間で回線を接続する。
【００７０】
すなわち回線インターフエース回路４８は、プロセツサ３の背面に配置したコネクタと接続され、これにより通話対象との間で所望のデータを送受し得るようになされている。
さらにシステムコントローラ４６は、この状態で通話対象との間で所定の通信プロトコルを実行して伝送するデータのフオーマツトを設定すると、続いてエンコーダ／デコーダ部１１、画像データ処理部１４、オーデイオ処理部１８等に制御コマンドを発行して通話を開始する。
【００７１】
このときシステムコントローラ４６は、多重化回路４９を動作状態に立ち上げ、これによりエンコーダ／デコーダ部１１、画像データ処理部１４、オーデイオ処理部１８から出力される画像データＤ１、Ｄ２、オーデイオデータＤＡを多重化回路４９でＨ．２２１のフオーマツトに従つて多重化して多重化データＤＭＵを生成し、この多重化データＤＭＵを回線インターフエース回路４８を介して通話対象に送出する。
さらに多重化回路４９は、これとは逆に通話対象から伝送される多重化データＤＭＵを回線インターフエース回路４８を介して入力し、これを画像データＤ１、Ｄ２、オーデイオデータＤＡに分離して各回路ブロツクに出力する。
【００７２】
さらにシステムコントローラ４６は、この通話対象との通話中にユーザが動作モードの切り換えを指定すると、また通話対象から到来する多重化データＤＭＵをモニタして通話対象側で動作モードを切り換えると、この切り換えに応動してエンコーダ／デコーダ部１１、画像データ処理部１４、オーデイオ処理部１８の動作を切り換え、これにより動画に代えて自然画等を伝送し得るようになされ、また必要に応じて線画データ等も相互に送受し得るようになされている。
【００７３】
このためシステムコントローラ４６は、全体の動作を制御すると共に、タブレツト１７を操作して入力される２次元の座標データを所定周期で取り込むことにより、この座標データの連続で直線等の線画を表現するようになされ、この線画データＤＷを画像データ処理部１４に出力してモニタ装置４に表示すると共に、多重化回路４９に出力する。
これによりテレビ会議装置１は、多重化データＤＭＵの一部にこの線画データＤＷを割り当てて相互に送受し得るようになされている。
【００７４】
なおこの実施例において、主処理部１２は、外部バスインターフエース回路（外部バスＩＦ）５０を介してＲＳ２３２Ｃインターフエースの外部機器を接続することにより、この外部機器を介して全体の動作を制御し得るようになされ、これによりテレビ会議装置１は、必要に応じて別途コントローラを接続して全体の動作を制御し得るようになされている。
【００７５】
（１−２）バスコントローラ
ところでこのように１つのシステムコントローラ４６で全体の動作を制御する方法として例えば図７に示すように、静止画処理回路３６、２値画像処理回路３７等でなる処理回路にダイレクトメモリアクセスコントローラ（ＤＭＡＣ）５４、５５を接続し、システムコントローラでなる中央処理ユニツト（ＣＰＵ）５６とこのダイレクトメモリアクセスコントローラ５４、５５を接続する方法が考えられる（特開昭６２−６７６５３号公報）。
すなわち中央処理ユニツト５６は、ダイレクトメモリアクセスコントローラ５４、５５と共通のバスに接続され、ダイレクトメモリアクセスコントローラ５４、５５はバス使用要求ＨＯＬＤ１、ＨＯＬＤ２を中央処理ユニツト５６に発行してバス占有の許可を求める。
【００７６】
ダイレクトメモリアクセスコントローラ５４、５５は、このバス使用要求ＨＯＬＤ１、ＨＯＬＤ２をレジスタ回路（Ｒ）５７、５８に一旦格納してオア回路５９Ａ、５９Ｂを介して出力し、オア回路５９Ａ、５９Ｂは、このバス使用要求ＨＯＬＤ１、ＨＯＬＤ２を１つのバス使用要求にまとめて中央処理ユニツト５６に出力する。
中央処理ユニツト５６は、このバス使用要求ＨＯＬＤ１、ＨＯＬＤ２に応答してバスの占有を認めるとき、所定の遅延回路（すなわちデイジーチエーン回路（Ｄ）でなる）Ｄ１、Ｄ２を介してバス使用許可信号ＨＯＬＤＡをダイレクトメモリアクセスコントローラ５４、５５に出力する。
【００７７】
ところがこの手法を適用しても、結局、システムコントローラ４６と、静止画処理回路３６等の回路ブロツクとがバスＢＵＳを時分割で交互に占有して動作することになり、その分全体の処理時間が遅延するようになる。
すなわち例えば静止画処理回路３６で自然画を処理する間、システムコントローラ４６は、バスＢＵＳをアクセスし得なくなり、例えばシステムコントローラ４６でタブレツト１７から入力された座標データを処理する場合には、その分座標データの処理に時間を要するようになる。
【００７８】
この問題を解決する１つの方法として、ローカルバスＬＢＵＳに別途専用の中央処理ユニツトを割り当てる方法が考えられるが、この場合中央処理ユニツトが２チツプになり、その分全体構成が煩雑化、大型化する。
【００７９】
このためこの実施例においては、図８に示すように、システムコントローラ４６と静止画処理回路３６、２値画像処理回路３７等との間でローカルバスＬＢＵＳの占有を切り換えることにより、１つの中央処理ユニツト（すなわちシステムコントローラ４６でなる）で全体の動作を制御し得るようにする。
【００８０】
すなわち静止画処理回路３６、２値画像処理回路３７、画像インターフエース回路３８、インターフエース回路３９は、それぞれダイレクトメモリアクセスコントローラを有し、これによりそれぞれローカルバスＬＢＵＳを介して演算メモリ４０を直接アクセスし得るようになされている。
これにより静止画処理回路３６、２値画像処理回路３７、画像インターフエース回路３８、インターフエース回路３９は、それぞれシステムコントローラ４６から制御コマンドが入力されて動作状態に立ち上がると、独自に演算メモリ４０をアクセスして制御コマンドに応答したデータ処理を実行し得るようになされている。
【００８１】
バスコントローラ３５は、静止画処理回路３６、２値画像処理回路３７、画像インターフエース回路３８、インターフエース回路３９の何れもがローカルバスＬＢＵＳを使用していないとき、システムコントローラ４６と静止画処理回路３６、２値画像処理回路３７、画像インターフエース回路３８、インターフエース回路３９との何れもがこのローカルバスＬＢＵＳを使用し得るように、ローカルバスＬＢＵＳとバスＢＵＳを接続状態に保持する。
この状態で静止画処理回路３６、２値画像処理回路３７、画像インターフエース回路３８、インターフエース回路３９の何れかをアクセスするアクセス要求ＡＣＳがシステムコントローラ４６から入力されると、バスコントローラ３５は、ホールドアクト信号ＨＯＬＤＡＣＫ１〜ＨＯＬＤＡＣＫ４を出力し、これによりアクセス要求に対応する静止画処理回路３６、２値画像処理回路３７、画像インターフエース回路３８又はインターフエース回路３９以外の回路ブロツクを待機状態に設定する。
【００８２】
この状態でアクセス要求ＡＣＳで指定される回路ブロツクが続く制御コマンドに応答して動作状態に立ち上がり、この回路ブロツクからローカルバスＬＢＵＳの占有要求ＨＯＬＤ１〜ＨＯＬＤ４が出力されると、バスコントローラ３５は、バスＢＵＳとローカルバスＬＢＵＳの接続を切離し、これにより動作状態に立ち上がつた回路ブロツクにローカルバスＬＢＵＳを占有させる。
これによりシステムコントローラ４６は、静止画処理回路３６にコマンドを発行して自然画の処理を開始すると、又は２値画像処理回路３７にコマンドを発行してドキユメント画像の処理を開始すると、さらには画像インターフエース回路３８及びインターフエース回路３９が画像データの入出力を開始すると、バスＢＵＳとローカルバスＬＢＵＳの接続が切り離されることにより、別途これらの処理と並列的に種々の処理を実行することができる。
【００８３】
従つてテレビ会議装置１は、１つの中央処理ユニツトで全体の動作を制御して全体構成を簡略化、小型化し得、さらに処理速度の遅延も未然に防止することができる。
またシステムコントローラ４６は、静止画処理回路３６等の動作に制約を受けることなく自由に種々の処理を実行し得、その分システムコントローラ４６のメモリマツプの割り当てを自由に選定し得、設計の自由度を向上することができる。
【００８４】
ところで、この種の処理においては、システムコントローラ４６で必要に応じて各回路ブロツクの処理状況を監視する必要がある。
ところが動作状態に立ち上がつた回路ブロツクに一連の処理が完了するまでローカルバスＬＢＵＳの占有を許していたのでは、処理状況を監視することが困難になる。
ちなみに自然画を処理する場合、約５００ 〔Ｋｂｙｔｅ 〕ものデータ転送を必要とし、一連の処理が完了するまでローカルバスＬＢＵＳの占有を許していたのでは、その間システムコントローラ４６は、静止画処理回路３６等をアクセスし得なくなる。
【００８５】
このため図９に示すように、各回路ブロツク３６〜３９は、１〔ｂｙｔｅ〕単位でローカルバスＬＢＵＳ（図９（Ａ））を占有してデータ処理するのに対し、バスコントローラ３５は、システムコントローラ４６からアクセス要求ＡＣＳが入力されると（図９（Ｂ））、システムコントローラ４６にウエイトＷＡＩＴの信号を送出し（図９（Ｃ））、システムコントローラ４６を待機状態に保持する。
【００８６】
この状態で各回路ブロツク３６〜３９で１〔ｂｙｔｅ〕単位のデータ処理が完了すると、各回路ブロツク３６〜３９は、ホールド信号ＨＯＬＤ１〜４を立ち下げ、バスコントローラ３５は、このホールド信号ＨＯＬＤ１〜４が立ち下がると、ウエイトＷＡＩＴの信号を立ち上げてシステムコントローラ４６のアクセスを許可する。
同時に、バスコントローラ３５は、ホールドアクト信号ＨＯＬＤＡＣＫを立ち上げて動作中の回路ブロツクを待機状態に設定し（図９（Ｄ））、バスＢＵＳとローカルバスＬＢＵＳを接続する。
【００８７】
これによりシステムコントローラ４６は、例えば静止画処理回路３６をアクセスしてどの程度までデータ処理が完了したか、また正常に動作しているか否か等を判断し得、アクセスが完了すると、アクセス要求ＡＣＳを立ち上げる。
これによりバスコントローラ３５は、ホールドアクト信号ＨＯＬＤＡＣＫを立ち下げて動作中の回路ブロツクの待機状態を解除し、この回路ブロツクは、続く処理を再開する。
【００８８】
（１−３）テレライテイングの制御
この実施例においてシステムコントローラ４６は、ユーザがリモートコマンダ６に接続したマウスを操作して、表示画面上でドローイングのメニユーにカーソルを合わせてクリツクすると、全体の動作モードをドローイングモードに切り換える。
このドローイングモードに切り換わる際、システムコントローラ４６は、通話対象と同一のドキユメント画像又は自然画をモニタ装置４で表示している場合、テレライテイングの動作モードに切り換わることになり、続いて通話対象との間で相互に入力される線画データをこのドキユメント画像又は自然画上に表示し、これにより通話対象との間でドキユメント画像又は自然画上で線画を描いて協議し得るようになされている。
【００８９】
すなわちシステムコントローラ４６は、ユーザの選択操作に応動して通話対象との間でドキユメント画像又は自然画を送受し、共通のドキユメント画像又は自然画を演算メモリ４０に格納している場合、予め演算メモリ４０に格納した画像データを画像ＦＩＦＯ４２に出力し、これによりモニタ装置４にドキユメント画像又は自然画を表示する。
このドキユメント画像又は自然画の表示は、通話対象のユーザの操作に応動して通話対象のテレビ会議装置から送出された制御コマンドに応動して、またリモートコマンダ６の操作に応動して、システムコントローラ４６がコントローラ４１に制御コマンドを発行することにより実行される。
【００９０】
さらにシステムコントローラ４６は、ドキユメント画像又は自然画を表示した後、メニユープレーン３２に制御コマンドを発行して同時にメニユー画面を表示し、このときドキユメント画像を表示している場合、拡大、縮小、スクロール、回転のメニユーを選択し得るようにする。
これによりシステムコントローラ４６は、この拡大、縮小、スクロール、回転のメニユーが通話対象又はこのテレビ会議装置１側で選択されると、コントローラ４１に制御コマンドを発行してアドレスデータを切り換えて演算メモリ４０をアクセスし、この演算メモリ４０の画像データを再び画像ＦＩＦＯ４２に転送して選択したメニユーに対応する拡大、縮小、スクロール、回転したドキユメント画像を画像ＦＩＦＯ４２に格納する。
これによりテレビ会議装置１は、必要に応じてドキユメント画像の表示を切り換えて使い勝手を向上し得るようになされている。
【００９１】
これに対してドローイングモードにおいて、システムコントローラ４６は、タブレツト１７を介して入力される座標データを所定周期で（例えば１秒間に２０サンプリングの周期でなる）取り込むことにより、ユーザがタブレツト１７上で描いた直線等の線画を点座標の連続で入力する。
さらにシステムコントローラ４６は、この取り込んだ座標データに所定の制御コードを付加して線画データＤＷに変換し、この線画データＤＷを多重化回路４９に出力する。
これによりシステムコントローラ４６は、この線画データＤＷを通話対象に伝送するようになされている。
【００９２】
さらにシステムコントローラ４６は、この線画データＤＷに基づいて、ドローイングプレーン４４に画像データを入力し、これによりユーザの入力した線画の画像をモニタ装置４に表示する。
これによりテレビ会議装置１は、予めドキユメント画像又は自然画を表示している場合、このドキユメント画像及び自然画上に線画を表示し得るようになされている。
【００９３】
さらにシステムコントローラ４６は、通話対象から到来する線画データＤＷを多重化回路４９を介して入力し、タブレツト１７を介して入力された線画データＤＷと同様にこの通話対象から到来する線画データＤＷに基づいて線画の画像を形成し、これにより同一のドキユメント画像及び自然画上で相互に線画を入力表示し、テレライテイングし得るようになされている。
このときドキユメント画像の表示を拡大、縮小、回転、スクロールし得ることにより、必要に応じてドキユメント画像の表示を切り換えてテレライテイングし得、これによりテレビ会議装置１は、従来に比して一段と使い勝手を向上し得るようになされている。
【００９４】
ところでこのようにテレライテイングにおいてドキユメント画像を拡大、回転等し得るようにすると、テレビ会議装置１側のユーザが線画入力している場合に、通話対象側でドキユメント画像の表示を切り換える場合が考えられる。
例えば図１０に示すような回路図でなるドキユメント画像を表示している際に、通話対象側でドキユメント画像をスクロールさせた場合、このテレビ会議装置１側ではドキユメント画像上でトランジスタを指示するように矢印を入力したにもかかわらず、図１１に示すように、通話対象側においては、この矢印を表す線画データがドキユメント画像をスクロールさせた後に到達する場合もあり、この場合通話対象ではトランジスタではなくコンデンサの出力端を矢印が指定することになる。
【００９５】
さらにこの場合、同様の状態がこのテレビ会議装置１側でも発生し、さらに画面のスクロールだけでなくドキユメント画像を拡大、縮小、回転した場合も同様の状態が発生する。
すなわちこのようにテレライテイングにおいてドキユメント画像を拡大、縮小、回転等し得るようにすると、ドキユメント画像とユーザの入力した線画等が一致しなくなる状態が発生する。
これでは操作に不慣れなユーザでは、このテレビ会議装置１を自由に使用し得なくなる。
【００９６】
このためこの実施例においてシステムコントローラ４６は、図１２に示すように、ユーザがドキユメント画像の表示の切り換えを指示すると、即座にドキユメント画像の表示を切り換えることなく、ドキユメント画像の切り換え要求でなるドキユメント制御要求コマンドＲＥＱＡを通話対象に送出し（図１２（Ａ））、このドキユメント制御要求コマンドＲＥＱＡに応答する応答コマンドＡＣＫが通話対象ＡＩから入力されるのを待ち受ける（図１２（Ｂ））。
【００９７】
さらにドキユメント制御要求コマンドＲＥＱＡから応答コマンドＡＣＫが入力されるまでの期間Ｔ１の間、通話対象ＡＩから入力される線画データＤＷ等（以下テレライテイング情報と呼ぶ）は、通話対象ＡＩ側で元のドキユメント画像上で入力されたテレライテイング情報でなることにより、システムコントローラ４６は、この期間Ｔ１の間、通話対象ＡＩから到来するテレライテイング情報は有効なものと判断し、このテレライテイング情報に基づいてドローイングプレーン４４の画像データを更新し、これにより通話対象ＡＩから送信された線画データを表示切り換え前のドキユメント画像上に表示する。
【００９８】
これによりテレビ会議装置１は、ドキユメント画像の表示を切り換える際、通話対象ＡＩから確認が得られるまで元のドキユメント画像を表示し、この間通話対象ＡＩから入力されるテレライテイング情報を元のドキユメント画像上に表示するようになされ、これによりドキユメント画像とユーザの入力した線画等の不一致を有効に回避し得るようになされている。
【００９９】
さらにシステムコントローラ４６は、この期間Ｔ１の間、座標データの入力を中断してテレライテイング情報のタブレツト１７からの入力を中止し、応答コマンドＡＣＫが通話対象ＡＩ側から伝送されると、ドキユメント制御要求コマンドＲＥＱＡに対応するように、ドキユメント画像の表示を続く期間Ｔ３で切り換える。
これによりシステムコントローラ４６は、ユーザの操作に応答してドキユメント画像の表示を切り換えた後、テレライテイング情報の入力を再開して通話対象ＡＩに送出する。
【０１００】
これによりテレビ会議装置１側においては、ドキユメント画像の表示を切り換えた場合でも、ドキユメント画像とユーザの入力した線画の不一致を有効に回避することができる。
さらにこのドキユメント画像の表示を切り換える期間Ｔ３の間、システムコントローラ４６は、通話対象ＡＩ側から伝送されるテレライテイング情報をバツフアメモリに一時格納して保持し、表示の切り換えが完了すると、一時保持したテレライテイング情報に基づいてドローイングプレーン４４の画像データを更新し、これにより通話対象ＡＩから送信された線画データを切り換え後のドキユメント画像上に表示する。
【０１０１】
すなわち応答コマンドＡＣＫが入力された後、続いて通話対象から入力されるテレライテイング情報は、表示を切り換えたドキユメント画像上で入力されたテレライテイング情報と判断することができ、これによりシステムコントローラ４６は、表示切り換え後のドキユメント画像上にこの線画の画像を重ねて表示してドキユメント画像とユーザの入力した線画の不一致を有効に回避することができる。
【０１０２】
これに対して通話対象からドキユメント制御要求コマンドＲＥＱが入力された場合（この場合図１２においては、テレビ会議装置１が通話対象ＡＩ側の場合でなる）、システムコントローラ４６は、応答コマンドＡＣＫを発行した後、座標データの入力を中断してテレライテイング情報の入力を中止し、続いてドキユメント制御要求コマンドＲＥＱＡに対応するようにドキユメント画像の表示を切り換え、その後テレライテイング情報の入力を再開して通話対象に送出する。
【０１０３】
すなわちこのように表示を切り換えると、ユーザが線画を入力している途中に突然ドキユメント画像の表示が切り換わる場合も考えられ、操作に不慣れなユーザにおいては、線画入力を誤る場合も考えられる。
このためこの実施例において、システムコントローラ４６は、ドキユメント画像の表示を切り換えた後、所定期間Ｔ２の間、線画のデータＤＷの入力を中止し、これによりユーザが誤操作した場合でも、この誤操作したデータＤＷの無駄な入力を未然に防止し得るようになされている。
【０１０４】
このドキユメント制御要求コマンドＲＥＱＡを入力してドキユメント画像の表示切り換えを完了するまでの期間Ｔ２の間、システムコントローラ４６は、通話対象側から伝送されるテレライテイング情報をバツフアメモリに一時格納して保持し、ドキユメント画像の表示の切り換えが完了すると、一時保持したテレライテイング情報に基づいてドローイングプレーン４４の画像データを更新し、これにより通話対象ＡＩから送信された線画データを表示する。
【０１０５】
すなわちドキユメント制御要求コマンドＲＥＱＡが入力された後、続いて入力されるテレライテイング情報は、表示を切り換えたドキユメント画像上で入力されたテレライテイング情報と判断し得、これによりシステムコントローラ４６は、ドキユメント制御要求コマンドＲＥＱＡが入力されると表示を切り換えた後、この表示画像上にテレライテイング情報を表示して、ドキユメント画像とユーザの入力した線画の不一致を有効に回避することができる。
【０１０６】
これによりテレビ会議装置を自由に運搬して、操作に不慣れなユーザでも自由に使用することができる。
さらにこのドキユメント画像の切り換えの際、テレライテイング情報を一時バツフアメモリに格納することにより、表示切り換えに時間を要する場合でも、通話対象との対話を途切ることなくテレライテイングし得、その分使い勝手を向上することができる。
【０１０７】
このようにして通話対象との間でテレライテイングする場合、システムコントローラ４６は、図１３に示す処理手順を実行して全体の動作を制御する。
すなわちシステムコントローラ４６は、電源が投入されると、ステツプＳＰ１からステツプＳＰ２に移り、ここで初期画面でなるメインメニユーを表示する。
【０１０８】
このメインメニユーは、通話対象を選択するために予め登録した通話対象の一覧表を表示するもので、システムコントローラ４６は、ユーザが通話対象を選択してマウスをクリツクすると、回線インターフエース回路４８を駆動してこの通話対象との間で回線Ｌを接続し、続いて動作モード選択の為のメニユーを表示する。この状態でユーザ又は通話対象が動作モードを指定すると、システムコントローラ４６は、指定された動作モードに全体の動作モードを切り換える。
【０１０９】
これによりシステムコントローラ４６は、ユーザ又は通話対象がドキユメント画像又は自然画の伝送表示を選択した場合、ドキユメント画像又は自然画を演算メモリ４０に取り込んだ後、このドキユメント画像又は自然画の画像データを通話対象に伝送し、またこれに代えて通話対象から伝送されたドキユメント画像又は自然画の画像データを演算メモリ４０に格納する。
【０１１０】
さらにシステムコントローラ４６は、コントローラ４１に制御コマンドを出力し、モニタ装置４にこのドキユメント画像又は自然画を表示した後、ステツプＳＰ３に移り、ユーザがドローイング（図１３においてＤＲＡＷで表す）の動作モードを選択したか否か判断する。
ここで否定結果が得られると、システムコントローラ４６は、ステツプＳＰ３を繰り返し、このとき動画の伝送等の動作モードをユーザが選択すると、全体の動作を対応する動作モードに切り換える。
【０１１１】
これに対してユーザがドローイングのメニユーを選択した場合、システムコントローラ４６は、ステツプＳＰ３において、肯定結果が得られることにより、ステツプＳＰ４に移り、モニタ装置４のメニユー画面をドローイングのメニユー画面に切り換えた後、ステツプＳＰ５に移る。
【０１１２】
ここでシステムコントローラ４６は、ユーザが直線の入力、曲線の入力、線画消去等のメニユーを選択し、これに対応してドローイング描画要求がリモートコマンダ６から入力されたか否か判断し、ここで否定結果が得られると、直接ステツプＳＰ６に移るのに対し、ここで肯定結果が得られると、ステツプＳＰ７に移る。
このステツプＳＰ７においてシステムコントローラ４６は、ユーザの選択したメニユーに応じて順次入力される座標データに制御コードを付加してテレライテイング情報ＤＷを生成し、このテレライテイング情報ＤＷを通話対象に送出すると共に、このテレライテイング情報にＤＷに基づいてドローイングプレーンの画像データを更新する。
【０１１３】
これによりシステムコントローラ４６は、ドローイング描画処理を実行し、この処理の際、通話対象からドキユメント制御要求コマンドＲＥＱＡが入力されると、図１２について上述した通信手順を実行し、これによりドキユメント画像とユーザの入力した線画の不一致を有効に回避する。
続いてユーザが線画の入力を中止すると、システムコントローラ４６は、続くステツプＳＰ６に移り、ここで通話対象のユーザが直線の入力、曲線の入力、線画消去等のメニユーを選択し、これによりドローイング描画要求が通話対象から入力されたか否か判断する。
【０１１４】
ここで否定結果が得られると、システムコントローラ４６は、直接ステツプＳＰ８に移るのに対し、ここで肯定結果が得られると、ステツプＳＰ９に移る。
このステツプＳＰ９においてシステムコントローラ４６は、続いて通話対象から入力されるテレライテイング情報ＤＷに基づいてドローイングプレーンの画像データを更新し、これにより通話対象で制御される遠隔制御のドローイング描画処理を実行してステツプＳＰ８に移る。
【０１１５】
続いてシステムコントローラ４６は、拡大、スクロール、回転等のメニユーでなる画面制御キーが選択されたか否か判断し、ここで否定結果が得られると、直接ステツプＳＰ１０に移るのに対し、ここで肯定結果が得られると、ステツプＳＰ１１に移る。
このステツプＳＰ１１において、システムコントローラ４６は、図１４に示す画面制御キー処理を実行し、これにより図１２について上述した通信手順を実行する。
【０１１６】
すなわちシステムコントローラ４６は、ステツプＳＰ１２からステツプＳＰ１３に移り、ここで通話対象にドキユメント制御要求コマンドＲＥＱＡを送出した後、ステツプＳＰ１４に移り、ここでドローイング描画要求が通話対象から入力されたか否か判断する。
ここで否定結果が得られると、システムコントローラ４６は、直接ステツプＳＰ１５に移るのに対し、ここで肯定結果が得られると、ステツプＳＰ１６に移り、リモートコントロールのドローイング描画処理を実行する。
【０１１７】
すなわちシステムコントローラ４６は、通話対象ＡＩから到来するテレライテイング情報が有効なものと判断し、このテレライテイング情報に基づいてドローイングプレーン４４の画像データを更新し、これにより通話対象ＡＩから送信された線画データを表示切り換え前のドキユメント画像上に表示する。
これにより期間Ｔ１の間、通話対象から到来するテレライテイング情報を処理した後、システムコントローラ４６は、ステツプＳＰ１５に移り、ここで通話対象から応答コマンドＡＣＫが入力したか否か判断する。
【０１１８】
ここで否定結果が得られると、システムコントローラ４６は、ステツプＳＰ１４に戻るのに対し、ここで肯定結果が得られると、ステツプＳＰ１７に移り、画面制御キーの操作に対応してドキユメント画像の表示を切り換え、続くステツプＳＰ１８でこの処理手順を完了する。
【０１１９】
この画面制御キー処理が完了すると、システムコントローラ４６は、ステツプＳＰ１０に移り、通話対象からドキユメント制御要求コマンドＲＥＱＡが入力されたか否か判断し、ここで否定結果が得られると、ステツプＳＰ１９に移るのに対し、ここで肯定結果が得られると、ステツプＳＰ２０に移る。
このステツプＳＰ２０において、システムコントローラ４６は、図１５に示す画面制御要求処理を実行し、これにより図１２について上述した通信手順を実行する。
【０１２０】
すなわちシステムコントローラ４６は、ステツプＳＰ２１からステツプＳＰ２２に移り、ここで通話対象に応答コマンドＡＣＫを送出した後、続くステツプＳＰ２３でドキユメント制御要求コマンドＲＥＱＡに応答してドキユメント画像の表示を切り換えた後、ステツプＳＰ２４に移つてこの処理手順を終了する。
これによりシステムコントローラ４６は、続くステツプＳＰ１９でこのドローイングモードの終了を指示する終了（ＥＸＩＴ）のメニユーが選択されたか否か判断し、ここで否定結果が得られるとステツプＳＰ７に移るのに対し、肯定結果が得られるとステツプＳＰ２に戻る。
【０１２１】
（１−４）画像データの処理
（１−４−１）演算メモリ
この実施例において、画像データ処理部１４は、自然画、ドキユメント画像で演算メモリ４０を共用することにより、全体構成を簡略化し得るようになされている。
すなわち図１６に示すように、演算メモリ４０は、８ビツト１２８ 〔ｋｂｉｔｅ 〕のメモリ４０Ａ〜４０Ｈを８個用いて形成され、メモリコントローラ４１を形成するアドレス生成回路４１Ａ、４１Ｂでアドレスデータを切り換えることにより、自然画、ドキユメント画像を格納し得るようになされている。
【０１２２】
すなわち図１７に示すように、ＮＴＳＣ方式の輝度信号を格納する場合、演算メモリ４０は、水平方向に７０４ 画素分、垂直方向に４８０ 画素分、画像データを格納する領域が必要となる。
これに対してＰＡＬ方式の輝度信号を格納する場合、演算メモリ４０は、水平方向に７０４ 画素分、垂直方向に５７６ 画素分、画像データを格納する領域が必要になる。
これに対して色差信号は、輝度信号に比して視覚的に解像度の劣化が認識されないことにより、Ｕ及びＶ成分について、それぞれ輝度信号で求められる画素数の１／２の画素数分、画像データを格納する領域が必要になる。
【０１２３】
すなわちＮＴＳＣ方式及びＰＡＬ方式の自然画を格納する場合、演算メモリ４０は、輝度信号Ｙ及び色差信号Ｕ、Ｖ用にそれぞれ８ビツト×７０４ ×５７６ ×２のメモリ容量が必要になる。
これに対してこの実施例の場合、ドキユメント画像を８〔本／ｍｍ〕の解像度でＡ４版の大きさまで取り込むことにより、水平方向２３７６ドツト×垂直方向１７２８ドツトのメモリ容量が必要になる。
【０１２４】
このためこの実施例において、演算メモリ４０は、自然画を格納する場合、自然画の水平方向及び垂直方向に対応するように１０２４×４８０ のメモリ空間を割り当て、これにより奥行き１６ビツトのメモリ空間を形成し、輝度信号及び色差信号の画像データを取り込む。
さらにこのようにメモリ空間を割り当てて不足する垂直方向のメモリ空間に、矢印ａで示すように、水平方向に余分に割り当てたメモリ空間を割り当て、これによりＰＡＬ方式及びＮＴＳＣ方式の何れの画像データをも格納し得るようにする。
【０１２５】
これに対して図１８に示すように、ドキユメント画像を格納する場合、演算メモリ４０は、８個のメモリを奥行き１ビツトで平面的に配置するようにメモリ空間を形成し、これにより最大４０９６×２０４８画素の２値画像データを格納する。
これによりテレビ会議装置１は、演算メモリ４０のアドレスデータを切り換えて自然画及びドキユメント画像を格納し、演算メモリ４０を自然画及びドキユメント画像で共用し得るようになされている。
【０１２６】
このためアドレス生成回路４１Ａ及び４１Ｂは、それぞれ表示画像の奇数フイールド及び偶数フイールドに対応するアドレスデータを順次生成し、このとき自然画及びドキユメント画像でアドレスデータを切り換えることにより、予め設定されたメモリ空間に対応する画像データを格納する。
すなわち自然画において、アドレス生成回路４１Ａ及び４１Ｂは、図１９に示すように、輝度信号Ｙについては、順次ラスタ走査の順序で入力される画像データに対して、奇数フイールドで第１及び第２のメモリ４０Ａ及び４０Ｂが交互に連続して画像データを格納するように、メモリ４０Ａ〜４０Ｈのアドレスデータを生成し、偶数フイールドで第５及び第６のメモリ４０Ｅ及び４０Ｆが交互に連続して画像データを格納するように、メモリ４０Ａ〜４０Ｈのアドレスデータを生成する。
【０１２７】
これに対してアドレス生成回路４１Ａ及び４１Ｂは、色差信号については、順次ラスタ走査の順序で入力される画像データに対して、奇数フイールドでＵ成分及びＶ成分の画像データをそれぞれ第３及び第４のメモリ４０Ｃ及び４０Ｄに格納するように、メモリ４０Ａ〜４０Ｈのアドレスデータを生成し、偶数フイールドでＵ成分及びＶ成分の画像データをそれぞれ第７及び第８のメモリ４０Ｇ及び４０Ｈに格納するように、メモリ４０Ａ〜４０Ｈのアドレスデータを生成する。これによりアドレス生成回路４１Ａ及び４１Ｂは、画像ＦＩＦＯ４２に画像データを転送して表示画像を形成する際、静止画処理回路３６に画像データを転送してデータ圧縮する際、さらには画像ＦＩＦＯ４２又は静止画処理回路３６を介して画像データを取り込む際、簡易にアドレスデータを生成し得るようになされている。
【０１２８】
これに対してドキユメント画像の場合、アドレス生成回路４１Ａ及び４１Ｂは、図２０に示すように、ドキユメント画像の各ラインに順次循環的に第１〜第８のメモリ４０Ａ〜４０Ｈを割り当てるようにアドレスデータを生成する。
これによりアドレス生成回路４１Ａ及び４１Ｂは、２値画像処理回路３７との間で画像データを入出力する際、画像ＦＩＦＯ４２に画像データを転送して表示画像を形成する際、さらにイメージスキヤナ１５を介して画像データを取り込む際、簡易にアドレスデータを生成し得るようになされている。
【０１２９】
さらにアドレス生成回路４１Ａ及び４１Ｂは、それぞれ表示画像の垂直方向及び水平方向に対応する２系統のアドレス生成回路を有し、これによりこのアドレス生成回路を相補的に切り換えてアドレスデータを生成することにより、画像データを画像ＦＩＦＯ４２に転送して表示画像を形成する際、縦横９０度回転した表示画像を簡易に形成し得るようになされている。
【０１３０】
これに対して画像ＦＩＦＯ４２は、輝度信号の奇数フイールド用及び偶数フイールド用のＦＩＦＯ４２Ｙ１及び４２Ｙ２と、色差信号の奇数フイールド用及び偶数フイールド用のＦＩＦＯ４２Ｃ１及び４２Ｃ２で形成され、自然画を表示する際、この４つのＦＩＦＯ４２Ｙ１〜４２Ｃ２に対応する画像データを演算メモリ４０から転送して格納し、さらにアナログデイジタル変換回路２１から転送して格納するようになされ、この格納した画像データをコントローラ４１Ｙ及び４１Ｃを介してマトリツクス回路４３に出力して表示画像を形成し得るようになされている。
【０１３１】
これに対してドキユメント画像を表示する場合、画像ＦＩＦＯ４２は、対応する２値の画像データをコントローラ４１Ｙで８ビツトの画像データに変換して輝度信号用のＦＩＦＯ４２Ｙ１〜４２Ｙ２に格納する。
さらにドキユメント画像を表示する場合、画像ＦＩＦＯ４２は、残つた色差信号用のＦＩＦＯ４２Ｃ１及び４２Ｃ２に１ライン分遅延して画像データを蓄積し、これにより色差信号用のＦＩＦＯ４２Ｃ１及び４２Ｃ２に格納した画像データを輝度信号用のＦＩＦＯ４２Ｙ１及び４２Ｙ２に格納した対応する画像データより１ライン分遅延したタイミングで順次出力し、画像ＦＩＦＯ４２から連続する３ラインの画像データを同時に出力し得るようになされている。
【０１３２】
これにより画像データ処理部１４は、この３ラインの画像データをフリツカ低減回路（コントローラ４１に内蔵されている）で加算処理して出力することにより、表示画像のフリツカを低減し得るようになされている。
このためコントローラ４１の一部を形成するコントローラ４２Ｙ及び４２Ｃは、それぞれ輝度信号用及び色差信号のＦＩＦＯ４２Ｙ１、４２Ｙ２及び４２Ｃ１、４２Ｃ２の動作を制御し得るようになされている。
【０１３３】
さらにコントローラ４２Ｙ及び４２Ｃは、ＦＩＦＯ４２Ｙ１、４２Ｙ２及び４２Ｃ１、４２Ｃ２の出力データを入力側に帰還し、内蔵のデータ処理回路で演算メモリ４０の出力データとの間で演算処理して再び格納し得るようになされ、これによりＰＡＬ方式又はＮＴＳＣ方式で伝送された自然画をＮＴＳＣ方式又はＰＡＬ方式に変換して表示画像を形成し得るようになされている。
【０１３４】
さらにコントローラ４２Ｙ及び４２Ｃは、ドキユメント画像においてこの帰還処理及び加算処理を実行することにより、ＰＡＬ方式及びＮＴＳＣ方式の何れのモニタ装置４を接続した場合でも、表示画像の縦横の倍率を一定値に保持し得るようになされている。
すなわちこの種のテレビ会議装置１は、テレライテイングする際に通話対象ではＰＡＬ方式のモニタ装置を使用し、こちら側ではＮＴＳＣ方式のモニタ装置４を使用している場合がある。
【０１３５】
この場合、テレビ会議装置１は、表示画像の縦横の倍率を通話対象と同一に保持し、同一の表示画像を形成する必要がある。
このためこの実施例において、テレビ会議装置１は、通話対象がＰＡＬ方式のモニタ装置で表示画像を形成している場合、接続されたＮＴＳＣ方式のモニタ装置４に通話対象と同一表示画像を形成するように、表示画像の表示を切り換え、これにより通話対象と表示画面の縦横比を同一に保持する。
【０１３６】
同様にこの変換処理を利用してテレビ会議装置１は、通話対象がＮＴＳＣ方式のモニタ装置で表示画像を形成している場合において、ＰＡＬ方式のモニタ装置４が接続された場合、通話対象と同一表示画像を形成するように、表示画像の縦横比を一定値に保持する。
かくしてこのテレビ会議装置１は、このように画像ＦＩＦＯ４２でＮＴＳＣ方式及びＰＡＬ方式の画像変換処理を実行し得ることにより、画像変換回路２９の動作モードを切り換えると共に、画像入出力部１０の回路基板を交換して、簡易にＰＡＬ方式及びＮＴＳＣ方式のモニタ装置４及び撮像部５を自由に接続し得るようになされ、その分使い勝手を向上し得るようになされている。
【０１３７】
（１−４−２）ドキユメント画像の処理
図２１に示すように、演算メモリ４０は、インターフエース回路３９を介してイメージスキヤナ１５からライン順次で入力される画像データを順次入力して格納した後、所定順序で格納した画像データを２値画像処理回路３７に出力することにより、ドキユメント画像をデータ圧縮して通話対象に送出する。
さらに通話対象から伝送されたドキユメント画像の画像データを２値画像処理回路３７でデータ伸長して順次格納し、所定のタイミングでインターフエース回路３９に出力し、これによりこのドキユメント画像をプリンタ１６に出力する。
【０１３８】
これに対してこのドキユメント画像を表示する場合、演算メモリ４０は、アドレス生成回路４１Ａ及び４１Ｂで生成されるアドレスデータに基づいて順次画像データを画像ＦＩＦＯ４２に出力する。
このときアドレス生成回路４１Ａ及び４１Ｂは、生成するアドレスデータを切り換えることにより、ドキユメント画像を所定の倍率で表示し、また回転、スクロールして表示し得るようになされている。
【０１３９】
このときドキユメント画像に比してモニタ装置４の画素数が少ないことにより、演算メモリ４０は、データ変換回路４１Ｄで画素数を低減して画像データをＦＩＦＯ４２に格納し、このときデータ変換回路４１Ｄで２値データを多値データに変換し、これにより違和感のない表示画像を形成し得るようになされている。すなわちこのように画素数を低減して表示画像を形成する場合、画像データを間引いて不足する解像度を補う方法も考えられるが、この場合斜めの直線等がギザギザに表示され、表示画像が不自然に表示される欠点がある。
【０１４０】
このためこの実施例においては、画素数が低減して劣化する解像度を階調で補うことにより、直線等を滑らかに表示し、自然な表示画像を表示し得るようになされている。
【０１４１】
すなわちドキユメント画像を表示する場合、アドレス生成回路４１Ａ及び４１Ｂは、ユーザの選択した倍率等の表示態様に応じて順次アドレスデータを生成し、これによりＦＩＦＯ４２との間でリアルタイムで画像データを転送する。
このときデータ変換回路４１Ｄは、ドキユメント画像の１６画素を表示画面の１画素に割り当てるように、１６個の２値画像データを１個の多値画像データに変換することにより、表示画面一杯にＡ４サイズのドキユメント画像を表示し、これにより倍率１倍の表示画像を形成する。
【０１４２】
これに対して図２２に示すように、ユーザが倍率２倍の表示態様を選択した場合、データ変換回路４１Ｄは、ドキユメント画像の４画素を表示画面の１画素に割り当てるように、４個の２値画像データを１個の多値画像データに変換し、これによりモニタ装置４にドキユメント画像の一部を表示し、倍率２倍の表示画像を形成する。
さらにユーザが倍率４倍の表示態様を選択した場合、データ変換回路４１Ｄは、ドキユメント画像の１画素と表示画面の１画素とが対応するように、入力された１個の２値画像データを１個の多値画像データに変換し、これにより表示画面にドキユメント画像の一部を表示して倍率４倍の表示画像を形成する。
【０１４３】
このとき図２２に対応して図２３に示すように、例えば２倍の倍率で表示画像を形成する場合、データ変換回路４１Ｄは、表示画面の１画素に変換する４画素分の２値画像データを加算し、この４画素中に白レベルの画素が何画素存在するかを検出する。
さらにデータ変換回路４１Ｄは、この加算結果を正規化することにより、４画素全てが白レベルの場合、対応する多値画像データの輝度レベルを白レベル（すなわち１００ 〔％〕の輝度レベルでなる）に設定する（図２３（Ａ））。
【０１４４】
これに対してデータ変換回路４１Ｄは、４画素中の３画素が白レベルの場合（図２３（Ｂ））、全体の画素数に対する白レベルの画素数に対応するように、対応する多値画像データの輝度レベルを７５〔％〕の輝度レベルに設定し、４画素中の２画素が白レベルの場合（図２３（Ｃ））、同様に対応する多値画像データの輝度レベルを５０〔％〕の輝度レベルに設定する。
さらに４画素中の１画素が白レベルの場合（図２３（Ｄ））、さらに４画素全てが黒レベルの場合、それぞれ対応する多値画像データの輝度レベルを２５〔％〕及び０〔％〕の輝度レベルに設定し、これにより２値画像データを多値画像データに変換処理して出力する。
【０１４５】
さらに１倍の表示モードの場合、１６個の２値画像データを１つの多値画像データに変換することにより、データ変換回路４１Ｄは、この１６個の画像データを加算して正規化し、１６個の２値画像データを１６階調の多値画像データに変換する。さらに４倍の倍率で表示画像を形成する場合、１個の２値画像データを１つの多値画像データに変換することにより、データ変換回路４１Ｄは、この２値画像データがそれぞれ白レベルを黒レベルのとき、対応する多値画像データを１００ 〔％〕及び０〔％〕の輝度レベルに設定する。
【０１４６】
これにより画像データ処理部１４は、ドキユメント画像を表示する際、表示画面の１画素に対応する画像データを加算、正規化処理することにより、滑らかに連続する表示画像を形成し得るようになされ、これにより不足するモニタ装置の解像度を階調で補つて自然な表示画像を表示し得るようになされている。
【０１４７】
ところで図２０について上述したように、この実施例の場合、ドキユメント画像の画像データを順次ライン単位で８個のメモリ４０Ａ〜４０Ｈに順次循環的に割り当てたことにより、アドレス生成回路４１Ａ及び４１Ｂは、この８個のメモリ４０Ａ〜４０Ｈを選択して共通のアドレスデータを出力することにより、連続する８ラインの画像データを同時に読み出すことができる。
さらにドキユメント画像の場合、画像データが２値データで形成されることにより、８ビツトのメモリ４０Ａ〜４０Ｈからそれぞれ１度に８画素分の画像データを読み出すことができる。
【０１４８】
これにより図２４に示すように、演算メモリ４０は、ドキユメント画像の矩形形状一部領域６４画素分の画像データを同時に出力することができる。なお図２４においては、それぞれメモリ４０Ａ〜４０Ｈに対応する画素を記号Ａ〜Ｈで表し、出力される各ビツトに対応する画素を記号Ｄ０ 〜Ｄ７ で表す。
【０１４９】
これによりアドレス生成回路４１Ａ及び４１Ｂは、一度に６４画素分の画像データを一括してデータ変換回路４１Ｄに出力し、データ変換回路４１Ｄは、ユーザの選択した倍率に応じて、１６画素×４ブロツクで形成されるこの６４画素の画像データを４画素×４ブロツクの多値画像データ、１画素×４ブロツクの多値画像データに変換して出力する。
すなわちデータ変換回路４１Ｄは、ユーザが倍率４倍の表示態様を選択した場合、１ブロツク１６画素の２値画像データを１６画素の多値画像データに割り当てるのに対し、ユーザが倍率２倍の表示態様を選択した場合、１６画素の１ブロツクを４画素×４ブロツクの領域に分割し、各ブロツク４画素の２値画像データを表示画面の１画素に割り当てる。
さらにユーザが倍率１倍の表示態様を選択した場合、１６画素の１ブロツクを表示画面の１画素に割り当てる。
【０１５０】
これによりアドレス生成回路４１Ａ及び４１Ｂは、単にアドレスデータの生成開始の値を切り換えるだけで、表示画面に割り当てるドキユメント画像の領域を切り換え得、さらにこの開始の値を順次切り換えて表示画面をスクロールし得、またデータ変換回路４１Ｄの処理速度に対応して順次アドレスデータを更新するだけでドキユメント画像を所望の倍率で表示することができる。
これに対してデータ変換回路４１Ｄは、順次入力される画像データを選択的に入力して多値データに変換するだけで所望の倍率の表示画像を形成することができる。
【０１５１】
これにより画像データ処理部１４は、このアドレス生成回路４１Ａ、４１Ｂ及びデータ変換回路４１Ｄを論理回路で簡易に形成し得、これにより２値画像データをリアルタイムで多値画像データに変換して処理し得、またテレビ会議装置１においては、その分全体として簡易な構成で所望のドキユメント画像を表示することができる。
なお２値画像処理回路３７及びインターフエース回路３９との間でドキユメント画像の画像データを入出力する場合、アドレス生成回路４１Ａ及び４１Ｂは、順次第１〜第８のメモリ４０Ａ〜４０Ｈを選択して循環的にアドレスデータを生成することにより、簡易にアドレスデータを生成してライン順次で順次画像データを入出力し得るようになされている。
【０１５２】
（１−４−３）画像変換
ところで上述したように、この種のテレビ会議装置１では、通話対象がＰＡＬ方式の表示画面でドキユメント画像を表示している場合もあり、この実施例においては、この通話対象と同一の表示画像をモニタ装置４に表示するため、データ補間回路４１Ｅで補間演算処理を実行する。
すなわちＰＡＬ方式及びＮＴＳＣ方式においては、それぞれ５７６ 本及び４８０ 本の垂直ライン数で有効画面が形成されることにより、ＰＡＬ方式で６ラインの表示画像がＮＴＳＣ方式の５ラインで表示されることになる。
【０１５３】
従つて通話対象と同一のドキユメント画像をモニタし、かつ通話対象及びテレビ会議装置１がそれぞれＰＡＬ方式及びＮＴＳＣ方式のモニタ装置でこのドキユメント画像をモニタしているとき、補間演算の手法を適用して演算メモリ４０から出力される６ライン分の画像データを５ライン分の画像データに変換してＦＩＦＯ４２に格納することにより、通話対象と同一の縦横比で表示画面を形成し得る。
これとは逆に通話対象及びテレビ会議装置１がそれぞれＮＴＳＣ方式及びＰＡＬ方式のモニタ装置で同一のドキユメント画像をモニタしているとき、演算メモリ４０から出力される５ライン分の画像データを６ライン分の画像データに変換してＦＩＦＯ４２に格納することにより、通話対象と同一の縦横比で表示画面を形成し得る。
【０１５４】
このように通話対象とモニタ装置の方式が異なる場合でも、同一の縦横比で表示画像を形成することができれば、表示されたドキユメント画像でテレライテイングする際、別途伝送する絵画データの表示位置を気にすることなくスムーズに対話を図り得、テレビ会議装置１の使い勝手を向上し得る。
【０１５５】
すなわちデータ変換回路４１Ｄは、上述の手法を適用して２値画像データを多値画像データに変換する際、隣接する２ラインの画像データを同時に多値画像データに変換して出力する。
【０１５６】
図２５においてそれぞれＮＴＳＣ方式からＰＡＬ方式及びＰＡＬ方式からＮＴＳＣ方式に画像データの変化を矢印で示すように、補間回路４１Ｅは、通話対象がＮＴＳＣ方式又はＰＡＬ方式のモニタ装置で、テレビ会議装置１にＰＡＬ方式又はＮＴＳＣ方式のモニタ装置が接続されている場合、重み付け係数を切り換えて隣接する２ラインの画像データを重み付け加算し、これによりそれぞれ通話対象と同一画面を表示し得るように、ＰＡＬ方式又はＮＴＳＣ方式の画像データを生成する。
【０１５７】
すなわち通話対象がＮＴＳＣ方式のモニタ装置で、テレビ会議装置１にＰＡＬ方式のモニタ装置が接続されている場合、補間回路４１Ｅは、奇数フイールド（記号Ｏで表す）第１のラインについては、データ変換回路４１Ｄの出力データをそのままＦＩＦＯ４２に格納するのに対し、続く偶数フイールド（記号Ｅで表す）第１のラインについては、奇数フイールド第１ラインと偶数フイールド第１ラインの画像データを０．１２５ ：０．８７５ の重み付け加算比で重み付け加算して画像データを生成する。
【０１５８】
これとは逆に通話対象がＰＡＬ方式のモニタ装置で、テレビ会議装置１にＮＴＳＣ方式のモニタ装置が接続されている場合、補間回路４１Ｅは、奇数フイールド第１のラインについては、データ変換回路４１Ｄの出力データをそのままＦＩＦＯ４２に格納するのに対し、続く偶数フイールド第１のラインについては、偶数フイールド第１ラインと奇数フイールド第２ラインの画像データを０．７５０ ：０．２５０ の重み付け加算比で重み付け加算して画像データを生成する。
【０１５９】
このようにして重み付け加算して画像データを生成してＦＩＦＯ４２に格納する際、図２６に示すように、補間回路４１Ｅは、始の１フイールドの期間の間、奇数フイールドの画像データだけを生成し、この画像データをＦＩＦＯ４２に格納する（図２６（Ａ））。
これに対して続く１フイールドの期間の間、補間回路４１Ｅは、偶数フイールドの画像データだけ補間演算処理して生成し、この画像データをＦＩＦＯ４２に格納する（図２６（Ｂ））。
これに対応してＦＩＦＯ４２は、始の１フイールドの期間の間、補間回路４１Ｅから出力される奇数フイールドの画像データを順次格納し、続く１フイールドの期間の間、補間回路４１Ｅから出力される偶数フイールドの画像データを順次入力すると共に、格納した奇数フイールドの画像データを入力側に帰還して順次改めて格納する。
【０１６０】
これにより画像データ処理部１４は、画像データのライン数を変換すると共に、その結果得られる画像データを１フイールドの期間の間でＦＩＦＯ４２に蓄積するようになされ、これにより順次演算メモリ４０Ｅから出力される画像データをリアルタイムで処理して簡易にライン数を変換し得るようになされている。
すなわち６４個の画像データを演算メモリ４０から一度に読み出すことにより、データ変換回路４１Ｄは、２ライン分の多値画像データをＦＩＦＯ４２の書き込みのタイミングに同期して同時に生成し得る。
【０１６１】
これにより補間回路４１Ｅは、この２ライン分の多値画像データを並列的に入力して補間処理することにより、ＦＩＦＯ４２の書き込みのタイミングに同期して偶数及び奇数フイールドの画像データを１フイールド単位で交互に生成することができる。
【０１６２】
これに対してＦＩＦＯ４２から出力される画像データは、インターレースのタイミングで奇数フイールド及び偶数フイールドの画像データを交互に出力して表示画像を形成することにより、各ラインの画像データを奇数フイールド及び偶数フイールドで交互にＦＩＦＯ４２に書き込んで、この方式変換の処理を実行しない場合と同一の待ち時間で表示画像を形成し得る。
【０１６３】
ちなみにこのように方式変換の処理を実行しない場合、補間回路４１Ｅは、データ変換回路４１Ｄから同時並列的に出力される２ラインの画像データをそのまま画像ＦＩＦＯ４２に出力し、画像ＦＩＦＯ４２は、この２ラインの画像データを同時並列的に入出力し、フリツカ低減回路４１Ｆで選択出力することにより、偶数フイールド及び奇数フイールドの画像データを選択的に出力し得るようになされている。
【０１６４】
さらにこの種の重み付け加算処理は、論理回路を形成して簡易に形成し得ることにより、論理回路で補間回路４１Ｅを形成して演算メモリ４０の出力データをリアルタイムでＦＩＦＯ４２に転送し得、これによりテレビ会議装置１全体として簡易な構成で使い勝手を向上することができる。
【０１６５】
また画像データ処理部１４は、このライン数の変換が完了すると、演算メモリ４０からの書き込みを中断するのに対し、順次ＦＩＦＯ４２の画像データを出力を継続し、このときＦＩＦＯ４２の出力データを入力側に帰還して再び格納することにより、継続して表示画像を表示し得るようになされている。
これによりテレビ会議装置１は、ユーザが改めてスクロール等の表示切り換えの指示を入力しない限り、ＦＩＦＯ４２の画像データを帰還して順次循環的に出力するようになされ、表示を継続すると共に、必要に応じて演算メモリ４０を他の処理に使用し得るようになされている。
【０１６６】
ところでこのようにＦＩＦＯ４２の出力データを入力側に帰還して再び格納すると、ＦＩＦＯ４２に格納した画像データのうち、表示画像の一部領域についてだけ演算メモリ４０に格納した画像データでＦＩＦＯ４２の画像データを更新することができる。
この原理を利用してコントローラ４１Ｙ及び４１Ｃは、ユーザがウンドウ表示のモードを選択した場合、ユーザの指定入力した領域の画像データだけ帰還してＦＩＦＯ４２に再び格納し、残りの領域を演算メモリ４０の画像データで書き換える。
【０１６７】
これにより画像データ処理部１４は、ＰＡＬ−ＮＴＳＣ方式の変換手段を流用して必要に応じてドキユメント画像の一部領域だけ拡大等して表示する。
またこのとき演算メモリ４０に順次ドキユメント画像を取り込み直してＦＩＦＯ４２の一部領域を順次更新することにより、マルチ画面のように複数のドキユメント画像をインデツクス状に表示し得るようになされ、これにより簡易な構成で使い勝手を一段と向上し得るようになされている。
【０１６８】
ところでこのようにＰＡＬ方式及びＮＴＳＣ方式との間でライン数を変換する場合、画像変換回路２９と同様に中間フオーマツトでなるＣＩＦに規定された画像を生成し、この画像をＰＡＬ方式及びＮＴＳＣ方式の画像に変換する方法が考える。ところがこの方法の場合、一旦中間フオーマツトの画像を形成することにより、その分画質が劣化する特徴がある。
かくしてこの実施例の場合、画像データ処理部１４は、このような中間フオーマツトの画像を形成することなく、直接ＰＡＬ方式及びＮＴＳＣ方式との間でライン数を変換することにより、画質劣化を有効に回避し得るようになされている。
【０１６９】
（１−４−４）フリツカの低減
ところでこのようにドキユメント画像を表示する場合、奇数フイールドの１ラインが黒色が表示され、これに隣接する偶数フイールドのラインが白色に表示される場合があり、この場合フリツカが発生する。
特にＰＡＬ方式においては、フレーム周波数がＮＴＳＣ方式に比して低いことにより、このフリツカが目立つ欠点がある。
さらにこの種のドキユメント画像は、解像度が極めて高いことにより、隣接するライン間で輝度レベルが急激に変化する特徴があり、フリツカが目立つ特徴がある。
【０１７０】
このためこの実施例において、画像データ処理部１４は、フリツカ低減回路４１Ｆでこのフリツカを低減するようになされている。
このフリツカ低減の原理は、図２７に示すように、連続する３ラインの画像データを重み付け加算することにより、上下に隣接する２ラインの輝度成分を中心のラインに混入させ、これにより偶数及び奇数フイールド間で急激な輝度レベルの変化を低減する。
【０１７１】
このため補間回路４１Ｅは、画像データを輝度信号用のＦＩＦＯ４２Ｙ１及びＹ２に出力する際、連続する２ラインの画像データに加えて別途１ライン遅延した画像データＤＬを生成し、この画像データＤＬを色差信号用のＦＩＦＯ４２Ｃ１及び４２Ｃ２に格納する。
これによりＦＩＦＯ４２は、この１ライン分遅延して格納した画像データと、奇数及び偶数フイールドの連続する２ラインの画像データを同時にフリツカ低減回路４１Ｆに出力することになり、連続する３ラインの画像データを順次ラスタ走査の順序で出力する。
【０１７２】
フリツカ低減回路４１Ｆは、この３ラインの画像データを１：２：１の割合で重み付け加算することにより、上下ラインの輝度成分を２５〔％〕づつ中央ラインの輝度成分に混入させて中央ラインの画像データを生成し、この中央ラインの画像データを出力する。
なお、この中央ラインの画像データを生成することにより、ライン数の変換処理を実行しない場合、同時並列的にＦＩＦＯ４２から出力される画像データを選択出力することになる。
【０１７３】
これに対してライン数の変換処理を実行する場合、フリツカ低減回路４１Ｆは、最初のフイールドについては、フリツカ低減処理を中断することにより、ＦＩＦＯ４２の出力データから奇数フイールドの画像データを選択的に出力し、続くフイールドからこのフリツカ低減処理を実行することになる。
これにより画像データ処理部１４は、ドキユメント画像を表示する場合でも、隣接するライン間の急激な輝度レベルの変化を低減し、フリツカを有効に低減し得るようになされている。
【０１７４】
ところでこのようにして隣接するライン間で急激な輝度変化を低減する方法の１つとして図２８に示すように、隣接する２ライン間で輝度成分を混合する方法も考えられるが、この方法の場合、解像度が１／２に低下することを避け得ない。
かくしてこの実施例のように、隣接する３ライン間で輝度成分を混合してフリツカを低減することにより、垂直解像度の低下を有効に回避してフリツカを低減することができる。
【０１７５】
（１−４−５）線画の記録
ところでこの実施例のようにテレライテイングの際、ドローイングプレーン４４の画像とＦＩＦＯ４２の画像とを重ねて表示すると、テレビ会議装置１又は通話対象側で表示画像の倍率を切り換えた場合、さらに表示画面をスクロールさせた場合、それまで入力した線画とドキユメント画像の表示とが一致しなくなる欠点がある。
【０１７６】
この問題を解決する１つの方法としてドキユメント画像と同一のメモリ空間をドローイングプレーン４４に形成し、ドキユメント画像の拡大、スクロールに追従してこのドローイングプレーン４４の画像を拡大、スクロールする方法が考えられるが、この場合ドローイングプレーン４４の構成が大型化し、またドローイングプレーン４４の周辺回路が煩雑になる。
このためこの実施例において、システムコントローラ４６は、ドローイングプレーン４４に線画の画像が入力された状態でユーザが表示画面の倍率を切り換えると、さらに表示画面をスクロール、回転させると、図２１において破線で示すように、ドローイングプレーン４４に格納された線画の画像データを演算メモリ４０に出力し、このドキユメント画像上にこの線画を上書する。
【０１７７】
すなわちシステムコントローラ４６は、ドローイングプレーン４４から線画等の画像データを順次読み出し、ドキユメント画像表示倍率、表示位置に応じてアドレス生成回路４１Ｈ（図１６）を制御し、これによりこの画像データの座標を変換して演算メモリ４０に格納し、演算メモリ４０に全ての画像を格納すると、ドローイングプレーン４４の内容をクリアする。
これによりテレビ会議装置１は、ドキユメント画像を拡大、スクロール、回転させた場合でも、それまで入力した線画を元のドキユメント画像上の表示位置にそのまま表示し得、これにより使い勝手を向上することができる。
【０１７８】
さらにこのようにドキユメント画像を拡大、スクロール、回転させるまで、線画の画像データをドローイングプレーン４４に保持することにより、必要に応じてドローイングプレーン４４の内容を更新して自由に線画を消去、書き直すことができ、その分使い勝手を向上することができる。
【０１７９】
（１−４−６）自然画の処理
これに対して自然画を処理する場合、図２９に示すように、画像データ処理部１４は、アナログデイジタル変換回路２１から入力されるデイジタルビデオ信号を補間回路４１Ｅを介して順次ＦＩＦＯ４２に入力する。
このときＦＩＦＯ４２は、出力データを補間回路４１Ｅに帰還するようになされ、また補間回路４１Ｅは、この帰還された画像データと、アナログデイジタル変換回路２１から出力される画像データとの間で順次加算平均して画像データを生成し、この加算平均化した画像データを順次ＦＩＦＯ４２に出力する。
【０１８０】
これによりＦＩＦＯ４２は、自然画を撮像した際にフイールド間で信号レベルが変化するノイズ成分を除去し得るようになされ、この帰還処理を繰り返してノイズを低減した画像データを格納し得るようになされている。
【０１８１】
かくして画像データ処理部１４は、このＦＩＦＯ４２に格納した画像データをコントローラ４１Ｙ及び４１Ｃを介してデイジタルアナログ変換回路２３に出力し、これにより取り込んだ自然画をモニタし得るようになされ、さらに演算メモリ４０を介して静止画処理回路３６に出力して通話対象に送出し得るようになされている。
これに対して通話対象から送出された自然画の画像データの場合、画像データ処理部１４は、静止画処理回路３６を介して一旦この画像データを演算メモリ４０に格納した後、ドキユメント画像の場合と同様にリアルタイムでＦＩＦＯ４２に転送して表示画像を形成し得るようになされている。
【０１８２】
ここでこの種の静止画処理回路３６は、直交変換の手法を適用して８画素×８画素単位で画像データを切り出して処理する。
このためこの実施例において、アドレス生成回路４１Ａ及び４１Ｂは、自然画の画像データを静止画処理回路３６に転送する場合、第１及び第２のメモリ４０Ａ及び４０Ｂを交互に選択して水平方向に８画素分、輝度信号の画像データを静止画処理回路３６に転送した後、続いて第５及び第６のメモリ４０Ｅ及び４０Ｆを交互に選択して続くラインの水平方向に８画素分、輝度信号の画像データを静止画処理回路３６に転送する（図１９）。
【０１８３】
この８画素単位の画像データの転送を垂直方向８ライン繰り返すと、続いてアドレス生成回路４１Ａ及び４１Ｂは、第３のメモリ４０Ｃを選択して水平方向に４個の画像データ（輝度信号の８画素分に相当する）を静止画処理回路３６に転送し、続いて第７のメモリ４０Ｇを選択して水平方向に４個の画像データを静止画処理回路３６に転送する。
この第３及び第７のメモリ４０Ｃ及び４０Ｇを交互に切り換えて垂直方向８ライン分の画像データを転送すると、同様に第４及び第８のメモリ４０Ｄ及び４０Ｈを交互に切り換えて垂直方向８ライン分の画像データを静止画処理回路３６に転送する。
【０１８４】
これにより画像データ処理部１４は、自然画及びドキユメント画像でアドレスデータを切り換えて処理する場合でも、簡易にアドレスデータを生成して８画素×８画素単位で自然画の画像データを静止画処理回路３６に出力し得るようになされている。
これにより静止画処理回路３６は、順次入力される画像データを時系列で取り込んで処理し得、その分構成を簡略化することができ、また画像データ処理部１４全体としても簡易にアドレスデータを生成し得ることにより、その分構成を簡略化することができる。
【０１８５】
これに対して静止画処理回路３６から出力される画像データを入力する場合、アドレス生成回路４１Ａ及び４１Ｂは、静止画処理回路３６に画像データを出力する場合と同様にアドレスデータを生成し、これにより画像データ処理部１４は、静止画処理回路３６で順次復調された画像データを時系列で演算メモリ４０に格納し得るようになされ、その分全体構成を簡略化し得るようになされている。
【０１８６】
これに対して図３０に示すように、通話対象から送出されて演算メモリ４０に格納した画像データを表示する場合、画像データ処理部１４は、連続する２ラインの画像データを同時に選択して補間回路４１Ｅに出力する。
ここでシステムコントローラ４６は、通話対象から伝送された自然画の画像データがモニタ装置４の方式と異なる場合、ドキユメント画像についてＰＡＬ−ＮＴＳＣ方式の画像変換処理を実行した場合と同様にこの２個の画像データを重み付け加算する。
【０１８７】
ＦＩＦＯ４２は、同様にドキユメント画像についてＰＡＬ−ＮＴＳＣ方式の画像変換処理を実行した場合と同様にこの画像データを奇数フイールド及び偶数フイールド毎に処理する。
これによりテレビ会議装置１は、ドキユメント画像のライン数を変換して表示する場合と同様に、自然画についてＰＡＬ−ＮＴＳＣ方式の画像を変換処理し得、これにより全体構成をさらに一段と簡略化することができる。
【０１８８】
さらにテレビ会議装置１は、自然画についても、ＦＩＦＯ４２の出力データを帰還して再び格納するようになされ、これによりドキユメント画像の場合と同様にして自然画についてもマルチ画面、ウインドウの表示画面を形成し得るようになされ、またシステムコントローラ４６から線画の画像を演算メモリ４０に格納して自然画に線画を重ね書きし得るようになされている。
従つて操作に不慣れなユーザにおいても、自然画及びドキユメント画像を区別することなく操作し得、その分簡易に運搬して使い勝手を向上することができる。
【０１８９】
（１−５）データ伝送
（１−５−１）伝送データのフオーマツト
ここでこのテレビ会議装置１に適用するＣＣＩＴＴ、Ｈ．２２１に規定されたフオーマツトは、伝送速度に応じて規定され、何れも１２５ 〔μｓｅｃ 〕で連続するフレームを単位としてオーデイオデータ等を伝送する。
すなわちこのフオーマツトは、伝送速度６４〔ｋｂｐｓ〕の回線を複数使用する場合、各回線のチヤンネルをＢチヤンネルと規定し、伝送速度３８４ 〔ｋｂｐｓ〕の回線を複数使用する場合、この回線をＨ０ チヤンネルと規定し、伝送速度１５３６〔ｋｂｐｓ〕、１９２０〔ｋｂｐｓ〕の回線を使用する場合、それぞれＨ１１チヤンネル及びＨ１２チヤンネルと規定する。
【０１９０】
このフオーマツトにおいて各チヤンネルは、１６個のフレームが連続して１つのマルチフレームを形成し、さらにマルチフレームが２個連続してサブマルチフレームを形成し、このサブマルチフレームが８個単位で順次循環的に連続して１つのチヤンネルを形成する。
このうち図３１に示すように、Ｂチヤンネルにおいては、１２５ 〔μｓｅｃ 〕周期で８ビツトのシリアルデータが１０〔ｍｓｅｃ〕連続して１フレームのデータを形成し、この８ビツト単位のデータをオクテツト番号で表すのに対し、この８ビツトの各ビツト列をサブチヤンネルで表すようになされている。
【０１９１】
このうち第８サブチヤンネルは、サービスチヤンネル（ＳＣ）と呼ばれ、動画の画像データ及びオーデイオデータを伝送する場合、フレーム同期信号（ＦＡＳ）、ビツトレート割当信号（ＢＡＳ）、暗号化制御信号（ＥＣＳ）、残りの容量で形成されるようになされている。
このうち暗号化制御信号は、必要に応じてサービスチヤンネルの第１７〜第２４ビツトに割り当てられ、暗号化したデータを伝送する際にその制御コードとして使用し得るようになされている。
【０１９２】
これに対してビツトレート割当信号は、サービスチヤンネルの第９〜第１６ビツトに割り当てられ、複数チヤンネルを使用してデータ伝送する場合にその構造化を表すようになされ、これによりこの種のデータを伝送するデータ伝送装置は、このビツトレート割当信号を基準にして伝送されたデータを確実に受信し得るようになされている。なおこのビツトレート割当信号は、制御及び通知のためにも使用し得るようになされている。
これに対してフレーム同期信号は、サービスチヤンネルの第１〜第８ビツトに割り当てられ、マルチフレーム、サブマルチフレーム及びフレームの識別データと回線の識別データに割り当てられ、これにより複数チヤンネルを使用してデータ伝送した場合のチヤンネル間の時間ずれ等を補正し得るようになされ、また各フレーム内データのビツトバウンダリを正しく検出し得るようになされている。
【０１９３】
これによりＢチヤンネルを使用してデータ伝送する場合、テレビ会議装置１は、最大６回線の範囲で、所望の回線数だけ回線を接続し、この接続した回線に同時並列的に６４〔ｋｂｐｓ〕のデータを送出し、これにより全体として簡易にＩＳＤＮ回線等に接続して種々の伝送速度で簡易にデータ伝送し得るようになされている。
【０１９４】
これに対して図３２に示すように、Ｈ０ チヤンネルは、１フレームがＢチヤンネルの６フレームに相当するように形成され、１２５ 〔μｓｅｃ 〕周期で４８ビツト（８ビツト×６でなる）のシリアルデータが１０〔ｍｓｅｃ〕連続して１フレームのデータを形成し、この４８ビツト×６個の各ビツト列をサブチヤンネルで表すようになされている。
さらにＨ０ チヤンネルは、第８サブチヤンネルをサービスチヤンネルに割り当て、このサービスチヤンネルの第１ビツトから第８ビツトにフレーム同期信号、第９ビツトから第１６ビツトにビツトレート割当信号を割り当てるようになされている。
【０１９５】
これによりＨ０ チヤンネルは、Ｂチヤンネルの場合と同様に複数回線接続して所望のデータを伝送し得るようになされ、この実施例のテレビ会議装置１の場合、最大で２回線接続し得るようになされている。
これに対してＨ１１チヤンネル及びＨ１２チヤンネルは、Ｈ０ チヤンネルの場合と同様に、それぞれ１フレームがＢチヤンネルの２４フレーム及び３０フレームに相当するように形成され、１２５ 〔μｓｅｃ 〕周期で１９２ ビツト及び２４０ ビツトのシリアルデータが１０〔ｍｓｅｃ〕連続して１フレームのデータを形成し、これにより１５３６〔ｋｂｐｓ〕、１９２０〔ｋｂｐｓ〕の伝送速度でデータ伝送し得るようになされている。
【０１９６】
この各フレームに対してテレビ会議装置１は、動画の画像データ、オーデイオデータ、低速転送用データ（以下ＬＳＤデータと呼ぶ）、高速転送用データ（以下ＨＳＤデータと呼ぶ）の領域を割り当て、さらにこの領域を動作モードに応じて切り換え、これにより自然画、ドキユメント画像の画像データ、線画データ等を伝送する。
すなわちテレビ会議装置１は、自然画、ドキユメント画像、線画データをＨＳＤデータに割り当てて伝送し、外部バスＩＦ回路５０を介して入力されるパソコン等のデータをＬＳＤデータに割り当てる。
なおテレビ会議装置１は、ドローイングの際の制御コマンド、動作モード切り換えの制御コマンド等については、第８サブチヤンネルのビツトレート割当信号以下のビツトを使用して伝送するようになされている。
【０１９７】
このデータ領域の切り換えは、図３３に示すように、Ｂチヤンネルを２回線使用してデータ伝送する場合、Ｈ．２２１で規定されたフオーマツトに従つてオーデイオデータ及び動画の画像データ（ビデオで表す）の領域を割り当て、残りの領域をユーザの操作、通話対象から送出された制御コマンドに応じて切り換える。なおこの場合、記号ＣＰＵは、システムコントローラ４６と通話対象のシステムコントローラとの間で送受するデータを表す（図３３（Ａ）〜（Ｃ））。
これに対して図３４に示すように、Ｂチヤンネルを３回線使用してデータ伝送する場合、Ｈ．２２１で規定されたフオーマツトに従つてオーデイオデータ及び動画の画像データを第１及び第２の回線（１Ｂ及び２Ｂで表す）に割り当て、残りの回線（３Ｂで表す）を動画の画像データ又はＨＳＤデータに割り当てる（図３４（Ａ）及び（Ｂ））。
【０１９８】
さらに図３５に示すように、Ｂチヤンネルを６回線使用してデータ伝送する場合、Ｈ．２２１で規定されたフオーマツトに従つて第１及び第２の回線１Ｂ及び２Ｂにオーデイオデータ及び動画の画像データを割り当て、残りの回線にＨＳＤデータに割り当て（図３５（Ａ）及び（Ｂ））、さらにＨ０ チヤンネル、Ｈ１１チヤンネル及びＨ１２チヤンネルの場合も同様にデータを割り当てる。
これによりテレビ会議装置１は、必要に応じて動作モードを切り換えて、種々のデータを伝送し得るようになされている。
【０１９９】
ところでこの種のデータ通信回線を複数回線使用する場合、回線が混雑している場合等においては、複数回線が別々のルートを経由して通話対象と結ばれる場合がある。
すなわち複数回線の１つは、海底ケーブルを介して接続され、他の回線は、静止衛星を介して接続される場合があり、静止衛星を介して接続される場合にあつては、例えば米国との間で回線を接続する場合でも、インド洋上の静止衛星、大西洋上の静止衛星を順次介して接続される場合もある。
従つて複数回線を使用してデータ伝送する場合、通話対象から伝送されてくるデータは、回線間で大きく位相ずれしている場合がある。
【０２００】
これに対してＨ．２２１は、動画の画像データ及びオーデイオデータを伝送する場合、フレーム同期信号を使用してチヤンネル間で位相ずれを補正し得る。
ところが動画の画像データ及びオーデイオデータ以外のデータを伝送する場合、回線毎に独立したデータを伝送することを前提としているため、フレーム同期信号等が規定されていない特徴がある。
【０２０１】
従つてこの実施例のテレビ会議装置１のように、ＨＳＤデータにドキユメント画像の画像データを割り当てて複数回線で伝送する場合、位相ずれを補正することが困難になり、また回線自体を識別することが困難になり、正しいドキユメント画像を再現し得なくなる恐れがある。
このためこの実施例においては、動画の画像データ及びオーデイオデータ以外のデータを伝送する場合でも、動画の画像データ及びオーデイオデータを伝送する場合と同様にフレーム同期信号、ビツトレート割当信号、暗号化制御信号を割り当ててフレームを形成する。
【０２０２】
これにより動画の画像データ及びオーデイオデータ以外のデータを複数回線を使用して種々のデータを伝送する場合でも、確実に位相ずれを補正し得、さらに伝送した回線を識別して正しくデータを復元することができる。
【０２０３】
（１−５−２）多重化回路
（１−５−２−１）多重化データの生成
ところでこのように種々の回線を接続する場合、テレビ会議装置１は、接続する回線に応じて６４〔ｋｂｐｓ〕から最大１９２０〔ｋｂｐｓ〕の範囲で伝送するデータの伝送速度を切り換える必要がある。
これに対してテレビ会議装置１は、動作モードに応じて各フレームのデータマツピングを切り換えて画像データ、オーデイオデータ等を多重化する必要がある。
この場合、この伝送速度に応じて多重化処理のクロツクの周波数を切り換えるようにすると、その分構成が煩雑になり、また処理に要する時間も増大する。
【０２０４】
このためこの実施例において、テレビ会議装置１は、タイムスロツトを形成して伝送に供するデータを多重化処理することにより、単一周波数のクロツクを用いて画像データ等を多重化し得るようになされ、これにより全体構成を簡略化し得るようになされている。
すなわち図３６に示すように、多重化回路４９は、回線インターフエース回路４８からビツトクロツク及びオクテツトクロツクＣＫ１を基準クロツク切り換え回路（基準ＣＬＫ切換）６０に与え、ここでアドレスデコーダ６１の出力データで基準クロツク切り換え回路６０の動作を切り換える。
【０２０５】
これにより多重化回路４９は、基準クロツク切り換え回路６０の出力信号でＰＬＬ回路６２を駆動し、これにより種々の伝送速度の回線を接続した場合でも、この回線のビツトクロツクに同期した所定周波数のクロツクＣＫを生成する。
ここでこの実施例の場合、このクロツクＣＫの周波数は、Ｂチヤンネルのビツトクロツク６４〔ｋＨｚ〕の３２倍でなる周波数２０４８〔ｋＨｚ〕に選定され、これにより多重化回路４９は、このクロツクＣＫを基準にして動作して多重化処理のために必要なクロツクの周波数を単一の周波数に保持する。
【０２０６】
すなわち図３７に示すように、多重化回路４９は、このクロツクＣＫを基準にして動作することにより、１２５ 〔μｓｅｃ 〕の期間の間で３２個連続するようにタイムスロツトＴＳ１〜ＴＳ３２を形成し、各タイムスロツトＴＳ１〜ＴＳ３２にそれぞれＢチヤンネル各フレームの１オクテツトに対応する８ビツトのデータを割り当てる。
これにより多重化回路４９は、Ｂチヤンネルの回線を６回線接続した場合、タイムスロツトＴＳ１〜ＴＳ３２のうちの第１〜第６のタイムスロツトＴＳ１〜ＴＳ６に順次画像データ等を８ビツト単位でマツピングして多重化した１つのシリアルデータを生成し、このシリアルデータを順次各回線に切り換えて出力することにより、多重化処理した画像データ等を所定の回線に切り換えて出力する。
【０２０７】
これに対してＨ０ チヤンネルの場合、図３８に示すように、多重化回路４９は、１２５ 〔μｓｅｃ 〕の期間の間で４８ビツトのデータを送出することにより、第１〜第６のタイムスロツトＴＳ１〜ＴＳ６を第１チヤンネルの回線に割り当て、続く第７〜第１２のタイムスロツトＴＳ７〜ＴＳ１２を第２チヤンネルの回線に割り当てる。
この場合多重化回路４９は、このタイムスロツトＴＳ１〜ＴＳ１２に順次８ビツト単位でデータをマツピングして１つのシリアルデータを生成し、Ｂチヤンネルの場合と同様に、このシリアルデータを順次各回線に切り換えて出力し、これにより多重化処理した画像データ等を所定の回線に出力する。
さらにＨ１１チヤンネル及びＨ１２チヤンネルの場合、多重化回路４９は、それぞれ第１〜第２４のタイムスロツトＴＳ１〜ＴＳ２４及び第１〜第３０のタイムスロツトＴＳ１〜ＴＳ３０を回線に割り当てて画像データ等をマツピングしたシリアルデータを生成し、このシルアルデータを回線に出力して多重化処理した画像データ等を出力する。
【０２０８】
すなわち多重化回路４９は、１２５ 〔μｓｅｃ 〕の期間の間で３２個のタイムスロツトＴＳ１〜ＴＳ３２を形成し、回線に出力するデータの伝送速度に応じてこのタイムスロツトＴＳ１〜ＴＳ３２に８ビツト単位でデータを割り当て１つのシリアルデータを生成することにより、回線に出力するデータの転送速度を切り換える場合、データが占有するタイムスロツトを切り換えてデータの転送速度を切り換えるようになされ、これにより単一のクロツクＣＫで駆動してデータの転送速度を簡易に切り換え得るようになされている。
従つてテレビ会議装置１においては、その分全体構成を簡略化、小型化することができる。
【０２０９】
このためタイミング生成回路６３は、この周波数２０４８〔ｋＨｚ〕のクロツクＣＫを基準にして各タイムスロツトにデータを取り込むための基準信号を生成し、この基準信号に基づいて速度変換回路６４、データ時分割回路６５、ＣＲＣ計算回路６８の動作を制御する。
これに対してデータ時分割回路６５は、上述のタイムスロツト形成のためのメモリ空間を有し、マツピングメモリ６６から出力されるマツピングデータＤＭＡＰを基準にして順次画像データ等を取り込んでマツピング処理し、これにより動画の画像データ等を順次タイムスロツトに割り当てて多重化したシリアルデータを生成する。
【０２１０】
このときマツピングメモリ６６は、アドレスデコーダ６１から出力される制御データに基づいてマツピングデータＤＭＡＰを切り換えるのに対し、アドレスデコーダ６１は、システムコントローラ４６から出力される制御コマンドに応動してこの制御データを切り換える。
これにより多重化回路４９は、接続した回線に応じて、さらにテレビ会議装置１の動作モードに応動してデータ時分割回路６５のマツピングを切り換えるようになされている。
【０２１１】
データ生成回路６７は、フレーム同期信号、ビツトレート割当信号のデータをシステムコントローラ４６から入力し、所定のタイミングでデータ時分割回路６５に出力し、これによりサービスチヤンネルに対応する所定位置にこのフレーム同期信号、ビツトレート割当信号をマツピングする。
データ時分割回路６５は、それぞれオーデイオデータ及び画像データをマイツピングするタイミングでオーデイオデータ処理部１８及びエンコーダ／デコーダ部１１にクロツクＣＬＫを送出し、オーデイオデータ処理部１８及びエンコーダ／デコーダ部１１は、このクロツクＣＬＫを基準にしてオーデイオデータ及び画像データをデータ時分割回路６５に出力する。
【０２１２】
これに対して速度変換回路６４は、ランダムアクセスメモリ回路で構成され、画像データ処理部１４、外部バスインターフエース回路５０等から入力される線画データＤＷ、自然画及びドキユメント画像の画像データＤ２等をＨＳＤデータ及びＬＳＤデータとして入力し、伝送速度を変換してデータ時分割回路６５のマツピングのタイミングで出力する。
このときタイミング生成回路６３は、アドレスデコーダ６１の出力データに基づいて速度変換回路６４の動作を切り換え、これにより対応するタイムスロツトにＨＳＤデータ及びＬＳＤデータをマツピング出力する。
【０２１３】
データ時分割回路６５は、このようにしてタイムスロツトに必要なデータをマツピングすると共に、タイミング生成回路６３から出力されるクロツクを基準にしてオクテツト番号の単位で、第１〜第３２のタイムスロツトの順にマツピングしたデータを順次循環的に出力する。
ＣＲＣ計算回路６８は、この出力データを取り込んで巡回符号でなるＣＲＣ誤り訂正符号を生成し、この誤り訂正符号をバスＢＵＳ、システムコントローラ４６を介してデータ生成回路６７に出力し、データ生成回路６７は、フレーム同期信号、ビツトレート割当信号のデータをデータ時分割回路６５にマツピングする際、併せてこの誤り訂正符号をマツピングする。
【０２１４】
これにより多重化回路４９は、回線に応じてＣＲＣ計算回路６８の動作のタイミングを切り換えて誤り訂正符号を生成し得、単一の周波数でＣＲＣ計算回路６８を駆動し得ることにより、その分全体構成を簡略化することができる。
因みにこのＣＲＣ誤り訂正符号は、データが割り当てられていないタイムスロツトの空き時間を利用して生成処理されるようになされている。
【０２１５】
これによりテレビ会議装置１は、最大３０個の必要なタイムスロツトに対して３２個のタイムスロツトを形成して空き時間を確保するようになされ、またこの空き時間を有効に利用してＣＲＣ誤り訂正符号を生成して、伝送速度を切り換える場合でも全体として簡易な構成でデータ処理し得るようになされている。
チヤンネル分離回路７０は、このデータ時分割回路６５の出力データを回線に応じたチヤンネルに切り換えて出力し、チヤンネル切換回路７１は、ユーザの設定したチヤンネルにこのチヤンネル分離回路７０の出力データを切り換えて出力し、このとき出力データの伝送速度を各チヤンネルの伝送速度に変換して出力する。
【０２１６】
これにより多重化回路４９は、所定のビツトバウンダリで画像データ等を多重化して多重化データＤＭＵを生成し、この多重化データＤＭＵを回線インターフエース回路４８から出力する。
このとき多重化回路４９は、マツピングメモリ６６から出力されるマツピングデータＤＭＡＰを切り換えてマツピングを切り換え得るようになされ、これにより動作モードに応じて動画の画像データ、ＨＳＤデータ等のマツピングを切り換え得るようになされている。
【０２１７】
さらにマツピングメモリ６６は、この動作モードの切り換えに追従してマツピングを速やかに切り換え得るように、第１及び第２のメモリ空間を有し、この第１及び第２のメモリ空間を切り換えてマツピングデータＤＭＡＰの出力を切り換えることにより、マツピングを切り換え得るようになされている。
【０２１８】
（１−５−２−２）多重化データの分離
これに対して通話対象から伝送されて回線インターフエース回路４８を介して入力される多重化データについて、多重化回路４９は、送信時とは逆にこの多重化データをタイムスロツトに割り当てて１個のシリアルデータを生成した後、各回路ブロツクに分離して出力し、これにより多重化データＤＭＵを分離する場合でも、単一周波数のクロツクで動作して全体構成を簡略化し得るようになされている。
なお多重化回路４９は、Ｂチヤンネルを６回線接続する場合、さらにはＨ０ チヤンネルを２回線接続する場合、図３７及び図３８について上述した場合と同様にタイムスロツトを形成する。
【０２１９】
これにより図３９及び図４０に示すように、それぞれＢチヤンネル及びＨ０ チヤンネルを１回線接続する場合、それぞれ第１のタイムスロツトＴＳ１及び第１〜第６のタイムスロツトＴＳ１〜ＴＳ６に多重化データＤＭＵが割り当てられて画像データ等に分離されるのに対し、図４１及び図４２に示すように、Ｈ１１チヤンネル及びＨ１２チヤンネルを接続する場合、それぞれ第１〜第２４のタイムスロツトＴＳ１〜ＴＳ２４及び第１〜第３０のタイムスロツトＴＳ１〜ＴＳ３０に多重化データＤＭＵが割り当てられて画像データ等に分離されることになる。
【０２２０】
（１−５−２−３）位相ずれ検出の原理
ところで複数回線を使用してデータ伝送する場合、通話対象から伝送されてくるデータは、回線間で大きくずれた位相を補正する必要がある。
このためには所定の基準を設け、この基準と各回線の位相ずれを回線毎に検出し、位相ずれを補正する方法が考えられるが、この方法の場合、全体構成が複雑化する。
【０２２１】
このため図４３に示すように、多重化回路４９は、位相ずれ補正回路８０でこの種の位相ずれを補正した後、マツピング回路８１でタイムスロツトを形成してデータ分離する。
【０２２２】
ここで図４４に示すように、Ｈ．２２１の規定されるフレーム同期信号は、偶数フレームの第２〜第８オクテツトに値「００１１０１１」のデータを割り当てるように規定され、これにより連続するデータ列を８ビツト周期でサンプリングしてこの値「００１１０１１」のビツトパターンを検出することにより、偶数フレームのフレーム同期信号のタイミングを検出し得るようになされている。
これによりＨ．２２１の規定されるフレーム同期信号は、このタイミング検出結果に基づいて、各フレーム内データのバイトバウンダリを検出し得るようになされ、さらに例えば２つの回線間でこのタイミング検出結果を得、このタイミング検出結果に基づいて位相補正して最大１０〔ｍｓｅｃ〕の位相ずれを補正し得るようになされている。
【０２２３】
さらに図４５に示すようにフレーム同期信号をマルチフレームを単位にして並べると、Ｈ．２２１の規定されるフレーム同期信号は、奇数フレームの第１オクテツトが、第１のサブマルチフレームから値「００１０１１」で連続するように規定され、これにより連続するフレーム間でサービスチヤンネルの第１オクテツトをサンプリングしてこの値「００１０１１」を検出して、マルチフレーム内における各フレームのタイミングを検出し得るようになされている。
【０２２４】
これによりＨ．２２１の規定されるフレーム同期信号は、例えば２つの回線間でこのタイミング検出結果を得、このタイミング検出結果に基づいて位相補正して最大８０〔ｍｓｅｃ〕の位相ずれを補正し得るようになされている。
さらにＨ．２２１の規定されるフレーム同期信号は、偶数フレーム第１オクテツトが、第１のサブマルチフレームから「Ｎ１、Ｎ２、Ｎ３、Ｎ４」で連続し、この５ビツトのデータで規定される値がマルチフレーム毎に順次循環的に切り換わるように規定されている。
【０２２５】
これによりＨ．２２１の規定されるフレーム同期信号は、この偶数フレーム第１オクテツトを検出して値を検出することにより、１６個のマルチフレームの間でマルチフレームのタイミングを検出し得るようになされ、これにより最大１、２８〔ｓｅｃ 〕の位相ずれを補正し得るようになされている。
実際上、この種のデータ通信において、最大１、２８〔ｓｅｃ 〕の位相ずれを補正することができれば、確実に位相ずれを補正することができる。
【０２２６】
この位相ずれ検出原理に基づいて、多重化回路４９は、複数回線間の位相ずれを検出し、その位相ずれを補正する。
なお、以下このフレーム同期信号に割り当てられた位相ずれ検出用のデータをＦＡＷと呼ぶ。
【０２２７】
（１−５−２−４）位相ずれの補正
図４３において多重化回路４９は、回線インターフエース回路４８から出力される多重化データＤＭＵをデータ変換回路８２に入力し、ここで所定のチヤンネルのデータが８ビツト単位で所定順序で連続するように出力し、これによりタイムスロツトを形成して各回線の入力データをシリアルデータに変換する。
このときデータ変換回路８２は、複数回線が接続されている場合、そのうちの１つを基準にしてデユーテイ比５０〔％〕のクロツクを形成し、このクロツクを基準にして残りの回線をサンプリングし、これにより各回線のデータをこのクロツクを基準にして取り込む。
【０２２８】
さらにこのとき変換回路８２は、この残りの回線の論理レベルが切り換わるタイミングと、各回線のデータをサンプリングするタイミングとを検出し、このタイミングが近接している場合、クロツクの立ち下がりと立ち上がりとの間でサンプリングのタイミングを切り換え、これにより伝送されたデータを確実に取り込み得るようになされている。
すなわちこの種の回線を介して伝送されるデータは、回線間で同期がずれない反面、位相がずれる特徴があり、このようにクロツクの立ち下がりと立ち上がりとの間でタイミングを切り換えてデータを取り込むことにより、一旦このタイミングを設定して確実にデータを取り込むことができる。
【０２２９】
ちなみに、このような位相ずれを補正する場合、ＦＩＦＯ構成のメモリを使用することにより、１つのクロツクに各回線のデータの位相を合わせることができるが、この方法の場合全体構成が煩雑化する欠点があり、かくしてこの実施例の場合簡易な構成で確実に各回線のデータを取り込むことができる。
さらにこのデータを取り込む際、変換回路８２は、データを取り込む回線がＩＳＤＮ回線の場合、バイトバウンダリを検出することにより、ここでビツト並びを予め補正して取り込むようになされている。
【０２３０】
これに対してＦＡＷ検出回路８３は、この８ビツト単位で連続するデータ列からＦＡＷを検出し、カウンタ８４は、このＦＡＷ検出結果を基準にして所定のリングカウンタを各回線毎に駆動する。
これにより多重化回路４９は、このカウンタ回路でそれぞれ各回線を介して入力されるデータのオクテツト番号、ビツトバウンダリを検出する。
【０２３１】
ビツト切換回路８５は、このビツトバウンダリの検出結果に基づいて、各回線毎に同一オプテクト番号のデータが８ビツト単位で連続するようにデータ変換回路８２の出力データを補正し、補正したデータをバツフアメモリ８６に格納する。
このときバツフアメモリ８６は、オプテクト番号の検出結果に基づいて順次データを入力すると共に、セレクタ８７を介して入力される基準データを基準にして順次格納したデータを出力するようになされ、これによりチヤンネル順に、同一オプテクト番号のデータが８ビツト単位で連続するようにデータ出力し、さらに各チヤンネル間の位相ずれを補正する。
【０２３２】
このときバツフアメモリ８６は、タイムスロツト単位でデータを入出力することにより、８ビツトパラレルデータの形式で位相ずれを補正し、パラレルシリアル変換回路（Ｐ／Ｓ）８８で元のシリアルデータの形式に変換する。
誤り訂正回路８９は、ビツトレート割当信号等ついて誤り訂正処理し、ＣＲＣ誤り訂正回路９０は、送出時に付加した誤り訂正符号に基づいて、全体のデータを誤り訂正処理する。
【０２３３】
このとき誤り訂正回路９０は、データが割り当てられていないタイムスロツトの空き時間を使用して誤り訂正処理するようになされ、これによりテレビ会議装置１は、伝送速度を切り換えてデータを送受する場合でも、簡易な構成で誤り訂正処理し得るようになされている。
ＢＡＳ検出回路９１は、ビツトレート割当信号を検出してシステムコントローラ４６に出力し、これによりシステムコントローラ４６は、通話対象から送出された制御コマンド等を受信し得るようになされている。
【０２３４】
マツピング回路８１は、このパラレルシリアル変換回路８８の出力データをシステムコントローラ４６から出力されるマツピングデータに基づいて選択的に出力し、これにより多重化回路４９は、多重化されて伝送されたオーデイオデータ等を分離して対応する各回路ブロツクに出力する。
このとき多重化回路４９は、外部バスインターフエース回路５０等を介して出力するユーザデータにおいては、速度調整回路９２を介して伝送速度を変換して出力する。
【０２３５】
図４６に示すように、ＦＡＷ検出回路８３は、データ変換回路８２の出力データＤＴをシリアルパラレル変換回路（Ｓ／Ｐ）９５に受け、ここで先ず第１のタイムスロツトに割り当てられた８ビツトのデータをパラレルデータに変換して出力する。
レジスタ（Ｒ）９６Ａ〜９６Ｆは、直列接続され、この第１のタイムスロツトが繰り返される周期で８ビツトのパラレルデータを順次転送し、パターン検出回路９７は、シリアルパラレル変換回路９５の出力データと、このレジスタ９６Ａ〜９６Ｆの出力データを並列的に入力する。
【０２３６】
これによりパターン検出回路９７は、第１のチヤンネルに割り当てられたデータから連続する８ビツトのデータを７バイト切り出して入力し、この７バイトの各ビツトが値「００１１０１１」で連続するか否か検出する。
すなわちパターン検出回路９７は、この８ビツト×７バイトのデータ列を切り出した後、フレーム同期信号に割り当てた偶数フレームの第２〜第８オクテツトの値「００１１０１１」と一致するタイミングを検出する。
【０２３７】
パターン検出回路９７は、このタイミングを検出する際、値「００１１０１１」の８系統のマスクに、シリアルパラレル変換回路９５及びレジスタ９６Ａ〜９６Ｆの出力データを、それぞれ各ビツト列毎に入力して比較結果を得ることにより、同時に８系統でＦＡＷを検出するようになされ、一致したビツトに対応するように、８ビツトの出力データを立ち下げて検出結果ＤＦＡＷを出力する。
これによりパターン検出回路９７は、１つのタイムスロツトの第１ビツト〜第８ビツトのそれぞれについて、同時並列的にＦＡＷを検出するようになされ、短い時間で、簡易かつ確実にＦＡＷを検出し得るようになされている。
【０２３８】
ところでこの種の画像データ、オーデイオデータは、図４４ついて上述したようにフレームを形成した際、縦方向に並ぶ７ビツトのデータがＦＡＷのパターンと同一の値で連続する場合がある。
従つて単にこの値「００１１０１１」のビツトパターンを検出しただけでは、正しいＦＡＷを検出し得たか否か判断し得ない特徴がある。
このためこの実施例において、パターン検出回路９７は、検出結果でなる８ビツトの出力データをそれぞれ１ビツトづつＦＡＷ決定回路９８Ａ〜９８Ｈに出力し、ここで正しいＦＡＷ検出結果か否か判断する。
【０２３９】
図４７に示すように、ＦＡＷ決定回路９８Ａ〜９８Ｈは、検出結果ＤＦＡＷに対応するように同一の回路構成で８系統形成され、それぞれＦＡＷ検出結果ＤＦＡＷの各ビツトＤＦＡＷ１〜ＤＦＡＷ８を８０進カウンタ９９に入力し、このビツトＤＦＡＷ１〜ＤＦＡＷ８に対応するように、ラツチ回路９５Ｆの出力データの各ビツトＦＡＷ８（ＦＡＷ８１〜ＦＡＷ８８）をセレクタ１００に入力する。
８０進カウンタ９９は、８０進のリングカウンタで形成され、このビツトＤＦＡＷ１〜ＤＦＡＷ８の論理レベルが立ち下がると、タイムスロツトの形成周期に同期した周波数８〔ｋＨｚ〕のクロツクＣＫ８０のカウントを開始し、カウント値が値８０になるとキヤリー信号ＣＡＲＲＹを立ち上げる。
【０２４０】
これにより８０進カウンタ９９は、ＦＡＷ検出結果ＤＦＡＷが得られると、該当する入力データから同一タイムスロツトのデータを８０ビツト単位でカウントし、カウント結果をキヤリー信号ＣＡＲＲＹとして出力するようになされている。
２進カウンタ１０１は、クロツクＣＫ８０を基準にして動作する２進のカウンタで形成され、キヤリー信号ＣＡＲＲＹをカウントすることにより、ＦＡＷ検出結果ＤＦＡＷが得られたタイミングから２フレームの期間が経過すると出力の論理レベルを立ち上げる。
これによりＦＡＷ決定回路９８Ａ〜９８Ｈは、ＦＡＷ検出結果ＤＦＡＷ１が正しい場合、２進カウンタ１０１の論理レベルが立ち上がるタイミングで再びＦＡＷ検出結果ＤＦＡＷ１を得ることができ、またキヤリー信号ＣＡＲＲＹの論理レベルが立ち上がるタイミングで奇数フレーム、サービスチヤンネル、オクテツト番号２のデータを検出することができる。
【０２４１】
ここでＨ．２２１の規定では、奇数フレーム、サービスチヤンネル、オクテツト番号２のデータは、常に値「１」に保持されるように規定されていることにより（図４５）、ＦＡＷ検出結果ＤＦＡＷ１が正しい場合、キヤリー信号ＣＡＲＲＹの論理レベルが立ち上がると、セレクタ１００の入力データＦＡＷ８１〜ＦＡＷ８２も同時に立ち上がることになる。
これによりセレクタ１００は、２進カウンタ１０１の論理レベルが切り換わるタイミングでＦＡＷ検出結果ＤＦＡＷ１及びセレクタ１００の入力データＦＡＷ８１〜ＦＡＷ８２を交互に出力し、これにより正しいＦＡＷ検出結果ＤＦＡＷ１が得られた場合、連続して論理レベルが値「１」に保持された選択結果を出力する。
【０２４２】
６段保護回路１０３は、この選択結果の論理レベルが連続して６回、値「１」に保持されると、正しいＦＡＷ検出結果ＤＦＡＷ１が得られたと判断してシステムコントローラ４６に検出結果を出力する。
実際上、Ｈ．２２１で規定されたＦＡＷのビツトパターンが６フレーム連続した場合、確実に正しいパターンを検出し得たと判断することができ、これにより確実にフレーム同期信号を検出することができる。
【０２４３】
これに対して選択結果の論理レベルが連続して６回立ち上がらない場合、６段保護回路１０３は、８０進カウンタ９９及びカウンタ１０１にリセツト信号を出力し、これによりＦＡＷ検出回路８３は、このビツトについて改めてＦＡＷの検出処理を再開することになる。
かくしてこの実施例の場合、同時並列的に８系統ＦＡＷを検出し、各系統毎にＦＡＷ決定回路９８Ａ〜９８Ｈで正しいＦＡＷ検出結果か否か判断することにより、１つのＦＡＷ検出結果ＤＦＡＷ１（ＤＦＡＷ２〜ＤＦＡＷ８）が誤つている場合でも、同時に他のビツト列について正しいＦＡＷ検出結果か否か同時並列的に判断することになり、これにより短い時間で簡易かつ確実にＦＡＷを検出することができる。
【０２４４】
このようにしてＦＡＷ検出結果が得られると、システムコントローラ４６は、カウンタ８４の動作を立ち上げる。
ここでカウンタ８４は、図４８に示す構成を６系統有し、各系統でそれぞれ各回線のオクテツト番号を検出する。
【０２４５】
すなわち６系統のカウンタ８４は、８系統のＦＡＷ検出回路８３から各キヤリー信号ＣＡＲＲＹ１〜８をセレクタ１０５に受け、ここでシステムコントローラ４６を介して出力される選択信号に基づいて、１系統のＦＡＷ検出回路８３から出力されるキヤリー信号ＣＡＲＲＹ１〜８を選択入力する。
このためシステムコントローラ４６は、第１のタイムスロツトについて正しいＦＡＷ検出結果が得られると、正しい検出結果が得られらたＦＡＷ検出回路８３から第１のカウンタ８４にキヤリー信号ＣＡＲＲＹを選択入力するように、所定の基準信号生成回路を介して選択信号ＳＥＬを出力する。
【０２４６】
このようにしてキヤリー信号ＣＡＲＲＹ１を選択すると、カウンタ８４は、周波数８〔ｋＨｚ〕のクロツクＣＫ８０で動作する１６０ 進のリングカウンタ１０６にこのキヤリー信号ＣＡＲＲＹ１をロードする。
これによりカウンタ８４は、リングカウンタ１０６で、サブマルチフレーム単位のオクテツト番号に対応するカウント値を生成するようになされている。
【０２４７】
シリアルパラレル変換回路１０７は、データ変換回路８２の出力データでなるタイムスロツト化したシリアルデータＤＴをパラレルデータに変換して出力する。
セレクタ１０８は、選択信号ＳＥＬに応動して動作を開始し、ＦＡＷ検出結果の得られたタイムスロツトに対応するように、このパラレルデータから１つのタイムスロツトのデータを選択的に出力する。
【０２４８】
検出回路１０９は、リングカウンタ１０６のカウント結果を基準にしてセレクタ１０８の出力データの中から各フレーム当たり１ビツトのデータを選択的に入力し、これによりサービスチヤンネルのオクテツト番号１のデータを選択入力する（図４４）。
さらに検出回路１０９は、奇数フレームから得られるこのオクテツト番号１のデータをモニタし、ここで値「００１０１１」の連続が検出されると、サブマルチフレーム（ＳＭＦ）カウンタ１１０をリセツトする（図４５）。
【０２４９】
サブマルチフレームカウンタ１１０は、カウンタ１０６のカウント結果をカウントする１６進のリングカウンタで形成され、これによりフレーム単位でカウント値をインクリメントしてマルチフレーム周期でカウント値をリセツトする。
これによりサブマルチフレームカウンタ１１０は、マルチフレーム単位で、各フレームのカウント値を出力するようになされている。
【０２５０】
さらに検出回路１０９は、第１〜第５のサブマルチフレーム、偶数フレームのオクテツト番号１のデータを検出し、所定のタイミングでこの検出結果をＭＦカウンタ１１１に出力する。
ＭＦカウンタ１１１は、サブマルチフレームカウンタ１１０のカウント結果を基準にして動作する１６進のリングカウンタで形成され、検出回路１０９の検出結果をロードして動作することにより、偶数フレーム、オクテツト番号１のデータ「Ｎ１、Ｎ２、Ｎ３、Ｎ４」に対応するカウント値を出力する。
【０２５１】
これによりカウンタ８４は、ＦＡＷ検出結果に基づいて、検出対象の回線について、１６個のマルチフレームを単位にしたオクテツト番号検出結果ＢＷＮを出力するようになされている。
さらに検出回路１０９は、第６のサブマルチフレーム、偶数フレームのオクテツト番号１のデータと第７のサブマルチフレーム、偶数フレーム及び奇数フレームのオクテツト番号１のデータ「Ｌ１、Ｌ２、Ｌ３」を検出し（図４５）、所定のタイミングでこの検出結果をラツチ回路で形成されたＣＨ番号検出回路１１２に出力する。
【０２５２】
ここでＨ．２２１のフオーマツトは、データ「Ｌ１、Ｌ２、Ｌ３」に回線のチヤンネル番号を割り当てて伝送するようになされ、ＣＨ番号検出回路１１２にラツチしてチヤンネル検出結果を保持すると共に、このチヤンネル番号検出結果をカウンタ１０６〜１１２のカウント値と共に出力するようになされている。
【０２５３】
さらに検出回路１０９は、カウンタ１０６で検出されるビツトアロケーシヨンを基準にして、偶数フレーム、サービスチヤンネル、オクテツト番号２〜８のデータを検出して前後段保護回路１１３に出力し、前後段保護回路１１３は、このデータが値「００１１０１１」か否か判断する。
ここで否定結果が得られると、この場合同期がはずれた場合と考えられることにより、前後段保護回路１１３は、システムコントローラ４６に同期はずれ信号ＩＳを出力する。
【０２５４】
すなわちシステムコントローラ４６は、一旦カウンタ１０６〜１１１、ＣＨ番号検出回路１１２が１６個のマルチフレームを単位にしたオクテツト番号の検出結果ＢＷＮを出力するようになると、選択信号ＳＥＬを切り換えてＦＡＷ検出回路８３からカウンタ８４を切り離す。
これによりシステムコントローラ４６は、ＦＡＷ検出回路８３の検出対象を続く第２のタイムスロツトに切り換え、同時に２系統目のカウンタ８４にＦＡＷ検出結果を出力し得るように、この２系統目のカウンタ８４に選択信号ＳＥＬを出力する。
【０２５５】
これに対してＦＡＷ検出回路８３を切り離した１系統目のカウンタ８４は、一旦同期したタイミングで動作を開始してタイムスロツトの形成周期に同期したクロツクＣＫ８０をカウントし続けることにより（すなわちカウンタ１０６〜１１１が自走することになる）、継続してオクテツト番号の検出結果ＢＷＮを出力することができる。
これによりテレビ会議装置１は、ＦＡＷ検出回路８３の検出対象を順次切り換えてＦＡＷ検出結果を得るようになされ、その分全体構成を簡略化し得るようになされている。
【０２５６】
すなわちこのテレビ会議装置１は、Ｂチヤンネルで最も多い回線数を接続することにより、最大６つのタイムスロツトについてそれぞれ位相ずれを補正すればよい。
ちなみに、Ｈ０ チヤンネルにおいては、２回線接続した場合、２つのタイムスロツトについて位相ずれを検出し、この検出結果に基づいて全ての位相ずれを補正し得、Ｈ１１及びＨ１２チヤンネルにおいては、それぞれ１回線で伝送されることにより、位相ずれ補正の必要がないことがわかる。
これにより６系統のカウンタ回路を用意するだけで、位相ずれを検出し得ることがわかる。
【０２５７】
ところでこの種の回線においては、送信側の機器の異常等により通信中にビツトずれが発生する場合もあり、この場合、自走するカウンタ１０６〜１１１のカウント値との間で同期がはずれた状態になる。
このため位相ずれ補正回路８０は、前後段保護回路１１３でこの同期ずれを検出し、同期がはずれると、ＦＡＷ検出回路８３の検出対象を切り換えると共に、同期がはずれたカウンタ８４にＦＡＷ検出結果を出力し得るように選択信号ＳＥＬを出力し、これにより改めてＦＡＷを検出して同期を取り直し、オクテツト番号の検出結果ＢＷＮを出力するようになされている。
【０２５８】
図４９及び図５０に示すように、ビツト切り換え回路８５は、カウンタ８４の系統にそれぞれ対応する６系統のビツトずれ修正回路１１５Ａ〜１１５Ｆで形成され、このビツトずれ修正回路１１５Ａ〜１１５Ｆにデータ変換回路８２の出力データＤＴを入力する（図５０（Ａ））。
ビツトずれ修正回路１１５Ａ〜１１５Ｆは、それぞれ２系統の８ビツトラツチ回路で形成され、それぞれ対応するタイムスロツトの８ビツトのデータＤＴを２系統の８ビツトラツチ回路で交互にラツチすると共に、システムコントローラ４６の出力データを基準にして所定のタイミングでラツチ結果を切り出して出力する。
【０２５９】
ここでシステムコントローラ４６は、カウンタ８４でオクテツト番号の検出結果ＢＷＮが得られると、対応する回線のＦＡＷ検出結果ＤＦＡＷを入力し、このＦＡＷ検出結果ＤＦＡＷを対応するビツトずれ修正回路１１５Ａ〜１１５Ｆに出力する。
これによりビツトずれ修正回路１１５Ａ〜１１５Ｆは、カウンタ８４及びＦＡＷ検出回路８３の検出結果に基づいてラツチ結果を切り出して出力し、これにより順次入力される出力データＤＴから連続する同一オクテツトのデータが各タイムスロツト内で連続するようにデータＤＴの配列を変換して出力する（図５０（Ｂ））。
例えばこの場合、第５チヤンネルのデータ「１」及び「２」と、続くタイムスロツトの第５チヤンネルのデータ「３」〜「８」とが結合されて、１つのタイムスロツトが形成されたことがわかる。
【０２６０】
これによりテレビ会議装置１においては、最大で６回線接続することにより、位相ずれ補正回路８０は、６系統のビツトずれ修正回路１１５Ａ〜１１５Ｆでそれぞれタイムスロツト内に同一オクテツトのデータが連続するように、各回線の位相ずれを補正する。
なおビツトずれ修正回路１１５Ａ〜１１５Ｆは、ラツチ回路の出力データを送出する際、入力データＤＴに同期したタイミングでパラレルデータの形式で出力するようになされ、図５０（Ｂ）においては、入力データＤＴとの対応を示すため出力データＤＴ１を略線的にシリアルデータの形式で表す。
【０２６１】
ビツトずれ修正回路１１５Ａ〜１１５Ｆは、この出力データＤＴ１をバツフアメモリ８６に出力し、アドレスセレクタ１１６は、この出力データＤＴ１のタイミングに同期して対応するオクテツト番号検出結果ＢＷＮ、チヤンネル番号検出結果をバツフアメモリ８６に出力する。
これによりバツフアメモリ８６は、オクテツト番号検出結果ＢＷＮ、チヤンネル番号検出結果をアドレスデータにして、順次入力データＤＴ１を格納するようになされている。
【０２６２】
これに対してシステムコントローラ４６は、ラツチ回路１１７を介してオクテツト番号検出結果ＢＷＮを入力し、位相ずれを補正するための基準となるタイムスロツトを検出する。
ここでこのように６つの回線について、位相ずれを補正する場合、最も遅延したタイムスロツトを検出し、このタイムスロツトを基準に設定することになる。
【０２６３】
ところがこのように順次循環的に値が変化するオクテツト番号検出結果ＢＷＮに基づいて、６個のタイムスロツトの中から最も遅延したタイムスロツトを検出する場合、処理が煩雑になる。
このためこの実施例において、システムコントローラ４６は、ラツチ回路（Ｒ）１１７を介して２系統のオクテツト番号検出結果ＢＷＮを入力し、このオクテツト番号検出結果ＢＷＮの比較結果を検出する。
これによりシステムコントローラ４６は、この２つのタイムスロツトの中から遅延した回線を検出し、続いてこの遅延した回線と、残り４つの回線の１つについてオクテツト番号検出結果ＢＷＮを入力して比較結果を検出する。
【０２６４】
これによりシステムコントローラ４６は、順次２系統のオクテツト番号検出結果ＢＷＮを取り込んで比較結果を検出することにより、この処理を最大５回繰り返して最も遅延した回線を検出する。かくしてラツチ回路１１７は、オクテツト番号検出結果ＢＷＮを２系統同時に取り込み得るようになされている。
さらにシステムコントローラ４６は、セレクタ１１８に切り換え信号を出力し、最も遅延した回線のオクテツト番号検出結果ＢＷＮをアドレスセレクタ１１６に選択出力する。
【０２６５】
これによりアドレスセレクタ１１６は、この最も遅延したオクテツト番号検出結果ＢＷＮを読み出しアドレスとしてバツフアメモリ８６に出力し、これによりバツフアメモリ８６は、格納したデータを順次出力して位相ずれを補正する。
このときアドレスセレクタ１１６は、順次チヤンネル番号が連続するように、順次値の循環するチヤンネル番号のデータをアドレスデータとしてバツフアメモリ８６に出力する。
【０２６６】
これにより位相ずれ補正回路８０は、回線間の位相ずれを補正する共に、チヤンネル番号が順次連続するようにデータＤＴの配列を並べ代えて出力し（図５０（Ｃ））、パラレルシリアル変換回路８８で元のシリアルデータの形式に変換して出力する。
かくしてタイムスロツトに各回線のデータを割り当てて処理することにより、位相ずれを補正する場合でも、処理を簡略化することができる。
【０２６７】
さらにＨＳＤデータにもフレーム同期信号等を割り当てて伝送することにより、ドキユメント画像等についても、位相ずれを補正して正しいチヤンネルの配列で受信し得、これによりドキユメント画像も正しく再現することができる。
【０２６８】
（１−５−２−５）マツピングメモリの更新
ところでマツピングメモリ６６及びマツピング回路８１は、それぞれマツピングデータを更新することにより、各フレームに割り当てるデータを切り換え、これによりテレビ会議装置１は、動作モードに応じて種々のデータを切り換えて伝送し得るようになされている。
このデータを切り換えるためには、マツピングメモリ６６を更新する必要があり、この更新処理を簡略化することができれば、システムコントローラ４６がこの更新処理に要する時間を短縮し得、その分全体構成を簡略化することができる。
【０２６９】
さらにデータをタイムスロツトにマツピングする際、またデータを分離して各回路ブロツクに出力する際、多重化回路４７でこのマツピングメモリ６６を参照することになり、この参照の作業を簡略化することができれば、その分全体の処理時間を短縮化し得、また構成も簡略化することができる。
【０２７０】
このため図５１に示すように、マツピングメモリ６６は、第１及び第２のマツピングＲＡＭ１２０及び１２１にそれぞれタイムスロツトに対応するメモリ空間を形成し、このメモリ空間に各フレームのデータ配列に対応するアドレス空間を形成し、このアドレス空間にマツピングデータを格納する。
【０２７１】
これにより図５２に示すように、マツピングメモリ６６は、Ｂチヤンネル回線を２回線使用してデータ伝送する場合、第１チヤンネル及び第２チヤンネルのフレームに対応して格納するデータの種類を表すデータをマツピングデータとして格納するようになされ、データ時分割回路６５は、このマツピングデータデータで指定されるオーデイオデータ、動画の画像データ等を順次入力するようになされている。
なお図５２においては、オーデイオデータを記号Ａで、動画の画像データを記号Ｖで、フレーム同期信号及びビツト識別信号のデータをそれぞれ記号Ｆ及びＢで表す。
【０２７２】
さらにマツピングメモリ６６は、切り換え回路１２２及び１２３を所定のタイミングで相補的に切り換えて、マツピングＲＡＭ１２０及び１２１をそれぞれシステムコントローラ４６又はデータ時分割回路６５に接続するようになされ、これによりデータ時分割回路６５が１方のマツピングＲＡＭ１２０又は１２１をアクセスしてマツピングデータＤＭＡＰを参照している期間の間、他方のマツピングＲＡＭ１２１又は１２０のマツピングデータＤＭＡＰを更新し得るようになされている。
【０２７３】
これによりテレビ会議装置１は、切り換え回路１２２及び１２３の接続を所定のタイミングで切り換えて、簡易に動作モードを切り換え得るようになされている。
ここで図５３に示すようにマツピングデータＤＭＡＰは、８ビツトのデータで構成され、下位６ビツトのデータで動画の画像データ、オーデイオデータ等の種類を指定するようになされている。
【０２７４】
すなわちマツピングデータＤＭＡＰは、オーデイオデータを割り当てる場合、この６ビツトのうち最下位ビツトだけ値１に立ち上げるのに対し、動画の画像データを割り当てる場合、続く第２ビツトだけ値１に立ち上げる。
これに対応してデータ時分割回路６５は、この下位６ビツトのデータを基準にしてオーデイオデータ、動画の画像データ、ＨＳＢデータ等を選択入力し、これにより予め設定されたデータをタイムスロツトに順次割り当てて出力する。
さらにマツピングデータＤＭＡＰは、最上位ビツトＤ７に識別データＢＭを割り当て、この識別データＢＭでデータ時分割回路６５のマツピングデータアクセス動作を切り換える。
【０２７５】
すなわちこの実施例の場合、各フレームは、同一種類のデータを割り当てたサブフレーム（図５２においては、第１〜第７のサブフレームが相当する）と、異なるデータを割り当てたサブフレーム（図５２においては、第８のサブフレームが相当する）とで形成される。
これによりシステムコントローラ４６は、続いて読み出すサブフレームに同一種類のデータを割り当てた場合（すなわちこの場合、ラスタ走査するようにマツピングデータをアクセスすることにより、それぞれ第１〜第６のサブフレーム及び第８のサブフレームのマツピングデータが相当する）、この識別データＢＭを値１に立ち上げる。
【０２７６】
これに対応してデータ時分割回路６５は、アクセスしたマツピングデータＤＭＡＰのうち、オクテツト番号１に対応するマツピングデータＤＭＡＰを保持する。
さらにデータ時分割回路６５は、指定されたデータをマツピングする際、識別データＢＭを検出し、識別データＢＭが値１に立ち上がつているとき、続くマツピングデータＤＭＡＰのアクセスを中止し、この保持したマツピングデータＤＭＡＰで指定されるデータをマツピングする。
【０２７７】
このようにすれば、マツピングメモリ６６のアクセス回数を各段的に低減し得、その分処理時間を短縮し得、さらにマツピングメモリ６６の容量も小型化し得、これによりテレビ会議装置１の全体構成を簡略化、小型化することができる。
さらにこのようにすれば、このアクセスを中止するマツピングデータＤＭＡＰについては、マツピングメモリ６６に書き込む必要がないことにより、システムコントローラ４６は、その分マツピングメモリ６６の更新処理を短時間で完了し得、その分システムコントローラ４６の負担を低減することができる。
【０２７８】
これに対してマツピング回路８１（図４３）は、このデータ時分割回路６５と逆にマツピングメモリをアクセスしてマツピングデータを得、このマツピングデータに基づいて多重化データＤＴを分離し、対応する回路ブロツク１１、１８等に分離したデータを出力する。
これにより受信したデータを分離処理する場合でも、全体として簡易な構成で確実に元のデータに分離することができる。
【０２７９】
（２）実施例の効果
以上の構成によれば、タイムスロツトを形成して多重化処理し、また多重化して伝送されたデータを分離することにより、回線を切り換えた場合でも単一周波数のクロツクで処理し得、その分全体構成を簡略化することができる。
さらに位相ずれを補正する際、８系統のＦＡＷ検出回路で同時並列的にＦＡＷを検出し、さらにＦＡＷ検出回路を切り換えて各回線に同期するようにカウンタ回路８４の動作を設定することにより、また２つのアドレス検出結果を順次比較して読み出し基準のアドレスデータを選定することにより、全体として簡易な構成で、迅速に位相ずれを補正し得る。さらにこの位相を補正する際、併せて回線の並びを補正することにより、全体構成を簡略化することができる。
【０２８０】
（３）他の実施例
なお上述の実施例においては、８系統のＦＡＷ検出回路を同時並列的に使用して１つのタイムスロツトに割り当てた入力データのＦＡＷを検出する場合に場合について述べたが、本発明はこれに限らず、例えば１つの回線で伝送されるデータのビツトパターンを検出する場合に広く適用することができる。
【０２８１】
さらに上述の実施例においては、８系統のＦＡＷ検出回路を同時並列的に使用してなるパターン検出回路を切り換えてカウンタ回路の動作を同期させる場合について述べたが、本発明はこれに限らず、種々のパターン検出回路を広く適用することができる。
【０２８２】
さらに上述の実施例においては、位相ずれと共に併せてチヤンネルの並びを補正する場合について述べたが、本発明はこれに限らず、必要に応じて位相ずれだけを補正するようにしてもよい。
【０２８３】
さらに上述の実施例においては、２つのチヤンネルを比較して読み出し用の基準アドレスデータを生成する場合について述べたが、本発明はこれに限らず、例えば読み出し基準のアドレスデータを別途生成してこれを基準にしてもよい。
【０２８４】
【発明の効果】
上述のように本発明によれば、複数系統のデータ入力手段に入力シリアルデータを取り込んで識別データ割り当て期間に相当する期間の間保持し、各系統毎にそれぞれビツトパターンを検出することにより、同時並列的にビツトパターンを検出し得、簡易かつ確実にビツトパターンを検出することができる。さらに複数チヤンネルでデータを入出力する際、タイムスロツトに割り当ててデータ処理することにより、このデータが占有するタイムスロツトを切り換えてチヤンネル数及び又は伝送速度が切り換わつても、変換シリアルデータの伝送速度を一定値に保持して処理することができ、その分全体構成を簡略化することができる。
【０２８５】
また、複数の入力チヤンネルに対応する複数の自走式のカウンタ回路に入力チヤンネルを順次同期させれば、１系統のビツトパターン検出手段で各チヤンネルを同期させることができ、その分全体構成を簡略化することができ、このときカウント動作の同期がはずれと、該同期のはずれたカウンタ回路のカウント動作を改めて同期させることにより、確実にカウント動作を同期させることができる。
【０２８６】
さらに変換シリアルデータを順次格納した後、所定順序で出力してチヤンネル間の位相ずれを補正する際、複数の入力チヤンネルを順次比較して最も位相の遅れた入力シリアルデータを検出し、該検出した入力シリアルデータのアドレスデータを基準にして読み出し基準の基準アドレスデータを生成することにより、簡易に基準アドレスデータを設定することができ、さらにこのときチヤンネルデータに基づいて、格納した変換シリアルデータＤＴの配列をチヤンネルが連続するように変換して、併せててチヤンネルの配列も補正することができ、これにより簡易な構成で確実にチヤンネル間の位相ずれを補正して確実にデータを伝送することができるデータ伝送装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるテレビ会議装置を示す正面図である。
【図２】その全体構成を示すブロツク図である。
【図３】画像入出力部を示すブロツク図である。
【図４】エンコーダ／デコーダ部を示すブロツク図である。
【図５】画像データ処理部を示すブロツク図である。
【図６】主処理部を示すブロツク図である。
【図７】中央処理ユニツトの処理の説明に供するブロツク図である。
【図８】バスの切り換えの説明に供するブロツク図である。
【図９】その動作の説明に供する信号波形図である。
【図１０】テレライテイングの動作の説明に供する略線図である。
【図１１】そのドキユメント画像と線画の不一致状態を示す略線図である。
【図１２】ドキユメント画像と線画の不一致を解消するための通信手順を示す略線図である。
【図１３】そのための処理手順を示すフローチヤートである。
【図１４】その画面制御キー処理の説明に供するフローチヤートである。
【図１５】その画面制御要求処理の説明に供するフローチヤートである。
【図１６】演算メモリの周辺回路を示すブロツク図である。
【図１７】自然画の場合のメモリ空間の割り当ての説明に供する略線図である。
【図１８】ドキユメント画像の場合のメモリ空間の割り当ての説明に供する略線図である。
【図１９】自然画のメモリの割り当ての説明に供する略線図である。
【図２０】ドキユメント画像のメモリの割り当ての説明に供する略線図である。
【図２１】ドキユメント画像の処理の説明に供するブロツク図である。
【図２２】ドキユメント画像の表示の説明に供する略線図である。
【図２３】２値データを多値データに変換する説明に供する略線図である。
【図２４】ドキユメント画像の拡大表示の説明に供する略線図である。
【図２５】ＰＡＬ−ＮＴＳＣ方式の画像変換の説明に供する略線図である。
【図２６】そのＦＩＦＯの画像データの格納の説明に供する略線図である。
【図２７】フリツカ低減の説明に供する略線図である。
【図２８】フリツカ低減を２ラインで実行する場合の説明に供する略線図である。
【図２９】自然画の入出力の説明に供するブロツク図である。
【図３０】自然画の表示の説明に供するブロツク図である。
【図３１】Ｂチヤンネルの構造を示す略線図である。
【図３２】Ｈ０ チヤンネルの構造を示す略線図である。
【図３３】Ｂチヤンネルを２回線使用する場合のデータ伝送の説明に供する略線図である。
【図３４】Ｂチヤンネルを３回線使用する場合のデータ伝送の説明に供する略線図である。
【図３５】Ｂチヤンネルを６回線使用する場合のデータ伝送の説明に供する略線図である。
【図３６】多重化回路の送信側を示すブロツク図である。
【図３７】Ｂチヤンネルを６回線使用する場合のタイムスロツトの説明に供する略線図である。
【図３８】Ｈ０ チヤンネルを２回線使用する場合のタイムスロツトの説明に供する略線図である。
【図３９】Ｂチヤンネルを１回線使用する場合のタイムスロツトの説明に供する略線図である。
【図４０】Ｈ０ チヤンネルを１回線使用する場合のタイムスロツトの説明に供する略線図である。
【図４１】Ｈ１１チヤンネルを使用する場合のタイムスロツトの説明に供する略線図である。
【図４２】Ｈ１２チヤンネルを使用する場合のタイムスロツトの説明に供する略線図である。
【図４３】多重化回路の受信側を示すブロツク図である。
【図４４】ＦＡＳの説明に供する略線図である。
【図４５】そのフレーム間のＦＡＳの説明に供する略線図である。
【図４６】ＦＡＷ検出回路を示すブロツク図である。
【図４７】ＦＡＷ決定回路を示すブロツク図である。
【図４８】カウンタ回路を示すブロツク図である。
【図４９】ビツト切換回路を示すブロツク図である。
【図５０】位相ずれ補正の説明に供する略線図である。
【図５１】マツピングメモリを示すブロツク図である。
【図５２】その説明に供する略線図である。
【図５３】マツピングデータを示す略線図である。
【符号の説明】
１……テレビ会議装置、３……プロセツサ、４……モニタ装置、６……リモートコマンダ、１０……画像入出力部、１１……エンコーダ／デコーダ部、１２……主処理部、１４……画像データ処理部、１８……オーデイオ処理部、エンコーダ／デコーダ、３５……バスコントローラ、３６……静止画処理回路、３７……２値画像処理回路、３８……画像インターフエース回路、４０……演算メモリ、４２……画像ＦＩＦＯ、４４……ドローイングプレーン、４６……システムコントローラ、４９……多重化回路。[0001]
【table of contents】
The present invention will be described in the following order.
Industrial application fields
Conventional technology
Problems to be solved by the invention
Means for Solving the Problems (FIGS. 2, 34, 36, 37, 43, 44, 47, and 48)
Action (FIGS. 2, 34, 36, 37, 43, 44, 47 and 48)
Example
(1) Overall configuration (Fig. 1)
(1-1) Processor (Figure 2)
(1-2) Bus controller (FIGS. 7 to 9)
(1-3) Telelighting control (FIGS. 2, 5, 6, 10 to 15)
(1-4) Image data processing (FIGS. 16 to 30)
(1-5) Data transmission (FIGS. 31-52)
(2) Effects of the embodiment
(3) Other embodiments
The invention's effect
[0002]
[Industrial application fields]
The present invention relates to a data transmission apparatus, and can be applied to, for example, a video conference apparatus that compresses image data and transmits it together with audio data.
[0003]
[Prior art]
2. Description of the Related Art Conventionally, video conferencing apparatuses can communicate with a remote call target by transmitting and receiving audio data, image data, and the like with a desired transmission target (specialty). (Kai Sho 62-245889).
[0004]
That is, this type of video conference device obtains a captured image of a person attending the conference via a predetermined imaging device, captures this captured image, compresses the data, and then transmits the captured image.
Furthermore, the video conference apparatus sends the attendee's voice signal together to the call target, and decompresses the image data coming from the call target and displays it on a predetermined display device.
[0005]
Furthermore, the video conference device sends line drawing data input via a tablet or the like in response to a user's operation to the call target, and instead of this, a still image input via an image scanner or the like is set as the call target. Send it out.
For this reason, the conventional video conference apparatus is installed in a dedicated video conference room or the like so that it can be used by connecting a line such as an optical fiber to the call target so that a large amount of data can be transmitted and received. It was.
[0006]
[Problems to be solved by the invention]
By the way, if this type of video conference apparatus can be transported as necessary and used freely in a place other than the video conference room, it is considered that the convenience of this type of video conference apparatus can be improved and it is convenient. In addition, the application field of this type of video conference apparatus can be expanded.
[0007]
For this purpose, it is necessary to be able to connect this type of video conferencing apparatus not only to a dedicated optical fiber line but also to, for example, a widely used integrated service digital network (ISDN). Furthermore, it is necessary not only to be able to connect to this kind of line but also to simplify the overall configuration.
Furthermore, it is necessary to simplify the operation of the apparatus itself so that not only a dedicated operator but also a user unfamiliar with the operation can easily operate.
[0008]
The present invention has been made in consideration of the above points, and when transferring data such as moving images and voices by appropriately using a plurality of channels of the ISDN line, the time lag between the plurality of channels is corrected to ensure data transfer. It is intended to propose a data transfer device such as a video conference device that can transmit.
[0009]
[Means for Solving the Problems]
In order to solve such a problem, in the present invention, in the data transmission apparatus 1 that processes input serial data input via a predetermined input channel, the input serial data DMU includes a predetermined identification bit allocation period in units of frames. During this period, identification bits having a predetermined value are sequentially assigned in a predetermined bit period, and a predetermined bit pattern (FAW) is formed by the identification bits in the identification bit allocation period. The data transmission apparatus 1 uses the bit of the bit period as a unit. The bit pattern (FAW) is detected by taking in the input serial data DMU, and when the bit pattern is detected in a plurality of frames, the bit pattern detection means 83 for outputting the detection signal DFAW and the detection signal DFAW are used as a reference. Address for generating address data BWN of input serial data DMU Data generation means 84 and data processing means 86 and 87 for sequentially inputting and processing the input serial data DMU with reference to the address data BWN. The bit pattern detection means 83 has a bit cycle to which identification bits are assigned. A plurality of systems of data input means 96A to 96F for taking in the input serial data DMU, and a plurality of systems of identification data detection means 97 corresponding to the plurality of systems of data input means 96A to 96F, and a plurality of systems of data input means 96A. To 96F take in the input serial data DMU sequentially input at different timings and hold them for a period corresponding to the identification bit allocation period, and the plurality of systems of identification data detection means 97 correspond to the corresponding data input means 96A to 96F. The input serial data DMU stored in the bit pattern (FA ) To match determines whether.
[0012]
Furthermore, in the second invention, in the data transmission apparatus 1 for processing the input serial data DMU input through a plurality of input channels, the input serial data DMU is transmitted in units of frames during a predetermined identification bit allocation period. A predetermined value identification bit is sequentially allocated for each predetermined bit, and a predetermined bit pattern (FAW) is formed by the identification bit of the identification bit allocation period, and the data transmission apparatus 1 converts the transmission rate of the input serial data DMU. Then, by selectively outputting in predetermined bit units, serial data generating means 82 for generating conversion serial data DT in which input serial data of a plurality of channels is continuous in bit units, and conversion serial for each input channel in bit units The data DT is taken in and a bit pattern (FAW) is detected. When a pattern is detected in a plurality of frames, a bit pattern detection unit 83 that outputs a detection signal, an address data generation unit 84 that generates address data BWN of input serial data DMU based on the detection signal, and address data Phase correction means 86 for correcting the phase shift between the input channels by converting the data array of the converted serial data DT with reference to BWN, and the address data generation means 84 includes a plurality of counters corresponding to the plurality of input channels. Circuits 106, 110, and 111. The counter circuits 106, 110, and 111 count the clock CK 80 synchronized with the input serial data DMU on the basis of the detection signal, and generate address data BWN. The bit pattern detecting means 83 is composed of a circuit, The channel for fetching the data DT is sequentially switched, and the detection result is sequentially output for each input channel. The address data generation means 84 sequentially outputs the detection result of the bit pattern detection means 83 to the plurality of counter circuits 106, 110, 111. The count operation of the counter circuits 106, 110, 111 corresponding to the input serial data DMU of each input channel is synchronized.
[0013]
Further, in the third invention, the address data generating means 84 has an out-of-synchronization detection circuit 113 for detecting out-of-synchronization of the count operation, and the counter circuits 106, 110, The detection result of the bit pattern detection means 83 is input to 111 to synchronize the counting operation.
[0014]
In the fourth aspect of the invention, in the data transmission apparatus 1 that processes input serial data DMU input via a plurality of input channels, the input serial data DMU is in units of frames during a predetermined identification data allocation period. A predetermined value of identification bits is sequentially allocated for each predetermined bit, and a predetermined bit pattern (FAW) is formed by the identification bits of the identification data allocation period. The data transmission apparatus 1 converts the transmission rate of the input serial data DMU. The serial data generation means 82 for generating the conversion serial data DT in which the input serial data DMU of a plurality of channels is continuous in units of bits by selectively outputting in units of predetermined bits, and the conversion serial for each input channel in units of bits. Detect bit pattern (FAW) by importing data DT When a bit pattern (FAW) is detected in a plurality of frames, a bit pattern detection unit 83 that outputs a detection signal and an address data generation unit 84 that generates address data BWN of the input serial data DMU based on the detection signal. And phase correction means 86 for correcting the phase shift between the input channels by converting the data array of the converted serial data DT with reference to the address data BWN. The phase correction means 86 is based on the address data BWN. A memory circuit 86 for sequentially storing the converted serial data DT and outputting the converted serial data DT stored with reference to the reference address data in a predetermined order, and a reference address generating means for generating the reference address data with reference to the address data BWN 46, 117, 118 and the reference address The generating means 46, 117, and 118 sequentially fetch the two address data BWN from the plurality of address data BWN corresponding to the plurality of input channels, and obtain the comparison result, thereby obtaining the most from the plurality of input serial data DMU. The input serial data DMU whose phase is delayed is detected, and reference address data is generated based on the address data BWN of the detected input serial data DMU.
[0015]
In the fifth aspect of the invention, the input serial data DMU is assigned channel data (L1, L2, L3) indicating the channel of each input serial data DMU in addition to the bit pattern (FAW). Based on the data (L1, L2, L3), the arrangement of the stored converted serial data DT is converted so that the channels are continuous and output.
[0016]
Further, in the sixth invention, the serial data generating means 82 allocates the input serial data DMU of each input channel to a predetermined time slot to generate the converted serial data DT, and transmits the number of input channels and / or the transmission of the input serial data. When the speed is switched, the time slot occupied by the input serial data DMU is switched, and the transmission speed of the converted serial data DT is kept constant even if the number of channels of the input channel and / or the transmission speed of the input serial data DMU is switched. Hold.
[0018]
[Action]
If the input serial data DMU is fetched by a plurality of systems of data input means 96A to 96F and held for a period corresponding to the identification bit allocation period, and a bit pattern is detected by the corresponding identification data detection means 97, any bit string Even if a bit pattern (FAW) exists, the bit pattern (FAW) can be detected easily and reliably in a short time.
[0020]
A plurality of self-propelled counter circuits 106, 110, 111 corresponding to a plurality of input channels generate address data BWN, and sequentially switch the input channels to be detected by the bit pattern detection means 83 to each counter circuit 106, If 110 and 111 are sequentially synchronized, one system of bit pattern detection means 83 can be switched and used, and the entire configuration can be simplified accordingly.
[0021]
At this time, the count operation is out of synchronization, and the count operation is synchronized by inputting the detection result of the bit pattern detecting means 83 to the counter circuits 106, 110, and 111 out of synchronization, thereby surely synchronizing the count operation. be able to.
[0022]
The conversion serial data DT is sequentially stored on the basis of the address data BWN, and then the conversion serial data DT stored on the basis of the predetermined reference address data BWN is output in a predetermined order to correct the phase shift between the channels. The two address data BWN are sequentially fetched from the plurality of address data BWN corresponding to the input channel of, the comparison result is obtained, and the input serial data DMU with the most delayed phase is detected from the plurality of input serial data DMU, By generating the reference address data based on the detected address data BWN of the input serial data DMU, the reference address data can be easily set.
[0023]
Based on the channel data (L1, L2, L3), the array of converted serial data DT can be converted so that the channels are continuous, and the array of channels can also be corrected.
[0025]
【Example】
Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
[0026]
(1) Overall configuration
In FIG. 1, reference numeral 1 denotes a video conference apparatus as a whole. A processor 3 is stored in a predetermined storage base 2, a monitor device 4 is disposed above the storage base 2, and an imaging unit is disposed above the monitor apparatus 4. 5 is arranged.
As a result, the video conference device 1 images the attendees of the conference lined up in front of the monitor device 4 with the imaging unit 5, processes the video signal as a result of the imaging with the processor 3, and sends the video signal to the call target in the form of a video. In addition, the image data of the moving image transmitted from the call target is received by the processor 3 and displayed on the monitor device 4.
[0027]
Further, the video conference apparatus 1 can connect a printer to the processor 3 to output an image transmitted from the object of the call, and further connect an image scanner and a document imaging apparatus to the processor 3 to connect these devices. A binary image (hereinafter referred to as a “document image”) and a color still image (hereinafter referred to as a “natural image”) that are input via the network can be transmitted to a call target.
Further, as in the case of image data, the video conference apparatus 1 modulates / demodulates the audio signal via the processor 3 and transmits / receives the audio signal to / from the call target, and directly inputs / outputs the audio signal to / from an external device. The audio signal is transmitted and received between the imaging unit 5 and the remote commander 6.
[0028]
The audio signal transmitted / received between the imaging unit 5 and the remote commander 6 is transmitted / received via the infrared ray L1. As a result, the video conference apparatus 1 connects the microphone 8 to the remote commander 6 and the audio of the conference attendee. Can be collected, and the voice of the call target can be monitored via a speaker provided in the remote commander 6.
Furthermore, the video conference apparatus 1 transmits and receives remote control signals for the processor 3 and the imaging unit 5 in addition to the audio signals between the imaging unit 5 and the remote commander 6, thereby operating the remote commander 6 to operate the monitor device 4. By selecting a menu displayed at the bottom of the display screen, the overall operation mode, the magnification of the imaging unit 5 and the like can be switched.
Accordingly, the video conference apparatus 1 can switch the operation mode and the like with a simple operation, and can improve the overall usability.
[0029]
Further, in this embodiment, the remote commander 6 is connected to a tablet, and sends out two-dimensional coordinate data input via this tablet to the imaging unit 5, and the imaging unit 5 sends the coordinate data to the processor 3. Output to. As a result, the video conference apparatus 1 is adapted to send the line drawing data input by operating the tablet to the object of call and to monitor it as necessary.
[0030]
(1-1) Processor
As shown in FIG. 2, the processor 3 inputs the video signal SV input via the image pickup unit 5 to the image input / output unit 10, and converts the video signal SV into a digital signal to generate a digital video signal. The digital video signal is compressed by the encoder / decoder unit 11.
In this process, the encoder / decoder unit 11 performs CCITT (commit consultative international telegraph and telephony), H.264, etc. The digital video signal is data-compressed according to the format defined in H.261, and the resulting image data D1 is output to the main processing unit 12.
Thereby, the video conference apparatus 1 can efficiently transmit the imaging result of the imaging unit 5 in the form of a moving image.
[0031]
On the other hand, among the image data transmitted through the line L from the call target, CCITT, H. The moving image data D1 compressed according to the format stipulated in H.261 is input from the main processing unit 12 to the encoder / decoder unit 11, where the data is decompressed, and then the image input / output unit 10 It is converted into a signal SVO and output to the monitor device 4.
[0032]
On the other hand, when the document imaging device 13 captures a document and transmits the captured image, the processor 3 converts the video signal output from the document imaging device 13 into a digital video signal by the image input / output unit 10. Then, the image data processing unit 14 compresses the data and sends the data from the main processing unit 12 to the call target.
As a result, the video conference device 1 can input a natural image via the document image capturing device 13 and transmit it to a call target as necessary.
[0033]
At this time, the image data processing unit 14 compresses a natural image captured by applying a data compression method (JPEG: joint photographic experts group) defined for a still image, and the resulting image data D2 Is sent to the call target via the main processing unit 12.
[0034]
On the other hand, the processor 3 inputs the image data of the document image to the image data processing unit 14 when transmitting the document image input via the image scanner 15 to the communication target, and the facsimile is defined here. Data compression is performed according to the processing procedure.
Furthermore, the video conference apparatus 1 sends the compressed image data D2 to the object of communication via the main processing unit 12, so that the video conference apparatus 1 can efficiently transmit the document image. Yes.
[0035]
On the other hand, when the image data of the natural image and the document image is transmitted from the call target, the image data processing unit 14 receives the image data D2 via the main processing unit 12, and decompresses the original image. After the reproduction, it is output to the printer 16 in response to the user's operation, converted into a digital video signal and output to the image input / output unit 10, where it is converted into a video signal and output to the monitor device 4.
Thereby, the video conference device 1 can monitor the natural image and the document image transmitted from the call target in the form of a still image on the monitor device 4 instead of or in addition to the video for the call, Further, it can be output to the printer 16 as required.
[0036]
Furthermore, in a series of processes in which a natural image and a document image are taken in and compressed, and then transmitted to the call target, the image data processing unit 14 sends the natural image and the document image to the monitor device 4 via the image input / output unit 10. Thus, the video conference apparatus 1 can monitor a natural image and a document image captured as necessary.
Further, when the monitor device 4 monitors the natural image and the document image transmitted / received to / from the call target, the image data processing unit 14 superimposes the line image input via the tablet 17 on the natural image and the document image. Thus, a process such as drawing can be executed on the display screen of the document image and the natural image.
[0037]
That is, the main processing unit 12 can connect the tablet 17 to the remote commander 6, and thereby can acquire the coordinate data via the transmission / reception unit 19.
Further, the main processing unit 12 sends the coordinate data to the call target in the form of line drawing data DW.
Further, the main processing unit 12 reproduces a line drawing image input by the user on the tablet 17 based on the line drawing data DW, and then converts the image data from the image data processing unit 14 to the image input / output unit 10 in the form of a digital video signal. And is superimposed on the natural image and the document image and displayed on the monitor device 4.
[0038]
As a result, the video conference apparatus 1 can input and communicate with each other on the document image or the natural image while monitoring the same document image or natural image as the call target ( (Telelighting)
[0039]
Further, the processor 3 processes the audio signal directly input / output with the external device and the audio signal input / output with the transmission / reception unit 19 by the audio processing unit 18.
That is, the video conference apparatus 1 receives the infrared ray L1 sent from the remote commander 6 by the transmission / reception unit 19 built in the imaging unit 5, and demodulates the audio signal and the control command here.
The audio processing unit 18 inputs the audio signal SA received by the transmission / reception unit 19 and the audio signal directly input from the external device in the form of a digital signal. 711 and G.E. The data is compressed according to the format specified in 722 and then output to the main processing unit 12.
[0040]
Furthermore, the audio processing unit 18 inputs audio data transmitted from the call target side via the main processing unit 12, decompresses the data here, outputs it to the transmission / reception unit 19, and directly outputs it to the external device.
Thereby, in the video conference apparatus 1, the microphone 8 can be simply connected to the remote commander 6 to make a call with the call target without connecting a cable to the processor 3 one by one.
[0041]
The main processing unit 12 converts the image data and audio data input in this way into CCITT, H.264. In accordance with the format stipulated in 221, the data is transmitted to the call target, and the data transmitted from the call target according to the format is separated into image data, audio data, etc., and output to each circuit block.
In other words, in this embodiment, the processor 3 has a connector for connecting an optical fiber and a connector for connecting an integrated service digital communication network on the back side, and thereby a 384 [kbps] line (that is, H) is connected via the optical fiber. 0 2 channels at the maximum, and 1536 [kbps] and 1920 [kbps] lines (ie H 11 Channel and H 12 64 kbps lines of INS network 64 (information network system 64), which is one of the integrated service digital communication networks, if necessary. Can be connected simultaneously in a range of 2 lines to a maximum of 6 lines.
[0042]
The main processing unit 12 inputs / outputs data to / from the call target via the line L, and responds to a control command input from the transmission / reception unit 19 and a control command DC transmitted from the call target to the bus BUS. A control command is output so that the operation of each circuit block can be switched as required.
That is, the encoder / decoder unit 11, the image data processing unit 14, and the audio processing unit 18 switch operations in response to a control command output from the main processing unit 12 via the bus BUS. The display image of the monitor device 4 can be switched as necessary, and the type of data to be transmitted to the call target can be switched.
[0043]
In response to the transmission of the control command, the processor 3 has a dedicated connection for image data and audio data input / output between the main processing unit 12, the encoder / decoder unit 11, the image data processing unit 14, and the audio processing unit 18. Input / output is performed via a line, so that a series of data compression and the like can be processed at a high speed.
[0044]
(1-1-1) Image input / output unit
As shown in FIG. 3, the image input / output unit 10 inputs an NTSC video signal SVI from the imaging unit 5 and the document imaging device 13 to the decoder 20 and converts it into a luminance signal and a color difference signal.
The analog digital conversion circuit (A / D) 21 converts the luminance signal and the color difference signal into a digital signal, and then outputs the digital signal to the encoder / decoder unit 11 or the image data processing unit 14 via the matrix circuit 22.
As a result, the image input / output unit 10 can capture moving image image data from the image capturing unit 5 as necessary, and can capture natural image data from the document image capturing device 13.
[0045]
Further, the image input / output unit 10 receives the moving image data D transmitted from the call target. V And menu image data D to be displayed on the monitor 4 ME Is received from the encoder / decoder unit 11 by the matrix circuit 22 and further output from the image data processing unit 14. MA Is received by the matrix circuit 22, and the output data of the matrix circuit 22 is output to the digital analog conversion circuit (D / A) 23.
At this time, the matrix circuit 22 responds to the user's operation and the image data D V , D ME , D MA And output these image data D V , D ME , D MA Are selectively synthesized and output.
[0046]
The digital-analog conversion circuit 23 converts the image data into a luminance signal and a color difference signal which are analog signals, converts the luminance signal and the color difference signal into an NTSC video signal SVO by the encoder 25 and outputs the video signal SVO to the monitor device 4. .
As a result, the image input / output unit 10 causes the image data D of the moving image transmitted from the communication target in the matrix circuit 22. V And menu image data D ME Is selected, the attendees to be called can be displayed together with the menu.
[0047]
Instead of this, in the matrix circuit 22, the image data D output from the image data processing unit 14 is used. MA The image data D ME When selected together, the image input / output unit 10 can display a natural image and a document image transmitted from the call target, and further display a natural image and a document image captured by the video conference apparatus 1 together with the menu. The document image can be displayed together with the line drawing image as necessary.
[0048]
Further, when the user selects the sub-screen display mode, the matrix circuit 22 outputs the image data selected for the sub-screen to the digital analog conversion circuit 23 via the sub-screen creation circuit (PINP) 24.
Thereby, the video conference apparatus 1 can display a small child screen on the main display screen as necessary, and can monitor, for example, a moving image and a document image, and further a moving image and a natural image at the same time. .
[0049]
Alternatively, the image input / output unit 10 replaces the image data D at the time of startup after power-on. ME Is selected by the matrix circuit 22, thereby displaying an initial screen and displaying a selectable menu.
In this embodiment, the image input / output unit 10 can output the video signal input to the decoder 20 directly to the monitor device 4, thereby monitoring the imaging result of the imaging unit 5. Yes.
[0050]
(1-1-2) Encoder / decoder unit and audio processing unit
As shown in FIG. 4, the audio processing unit 18 converts the audio signal SA input from the transmission / reception unit 19 or an external device into a digital signal by the echo canceller 27, and then the CCITT, G. 711 and G.E. The data is compressed in accordance with the format defined in 722 and output to the main processing unit 12.
Further, the audio processing unit 18 receives the audio data DA output from the main processing unit 12 in the audio data processing circuit 28, where the data is decompressed in reverse to the time of transmission, and the original audio data is restored. It is converted into an analog signal via the sera 27 and output.
[0051]
At this time, the echo canceller 27 temporarily stores the audio data sent to the call target in a predetermined data storage means, delays it, and subtracts it from the audio data arriving from the call target. An echo generated when an audio signal is transmitted and received using a satellite is reduced.
[0052]
On the other hand, the encoder / decoder unit 11 has the image data D of the moving image captured by the imaging unit 5. V Is received by the image conversion circuit 29 via the image input / output unit 10, and image conversion processing is performed here.
In this image conversion process, the image conversion circuit 29 has the image data D formed in the form of a luminance signal and a color difference signal with the number of horizontal scanning lines and the frame frequency of the NTSC format. V Image data D having 280 horizontal scanning lines and a basic frame frequency of 30 [Hz]. CIF To H. Image data D to be processed defined in H.261 CIF Is generated.
On the other hand, the encoder / decoder 30 performs this image data D CIF H. The data is compressed in accordance with the format defined by H.261, and the resulting image data is output to the error correction circuit 31 to which an error correction code is added, and then output to the main processing unit 12.
[0053]
As a result, the video conference apparatus 1 uses the H.264 standard defined in the CCITT recommendation for moving image data input via the imaging unit 5. Data compression is performed in accordance with the H.261 format.
Further, the error correction circuit 31 receives the image data D1 transmitted from the object of call from the main processing unit 12, performs error correction processing, and outputs it to the encoder / decoder 30. The encoder / decoder 30 CIF Is decompressed and output to the image conversion circuit 29.
[0054]
The image conversion circuit 29 receives the image data D CIF In contrast to the transmission, this image data D is interpolated. CIF The number of horizontal scanning lines and the frame frequency are converted into the number of horizontal scanning lines and the frame frequency of the NTSC format and output to the image input / output unit 10.
As a result, the video conference apparatus 1 The image data of the moving image transmitted according to the H.261 format can be monitored.
[0055]
The menu plane 32 is formed of a memory circuit storing image data, and stores image data D stored in response to a control command input from the main processing unit 12 via the bus BUS. ME Is selectively output to the image input / output unit 10, so that the video conference apparatus 1 can display a selectable menu on the display screen of the monitor device 4 as necessary, and this menu is displayed on the remote commander 6. It has been made so that you can choose.
[0056]
(1-1-3) Image data processing unit
As shown in FIG. 5, the image data processing unit 14 connects the local bus LBUS to the bus BUS via the bus controller 35, and the processor 3 connects the main processing unit 12 to this bus BUS.
On the other hand, the image data processing unit 14 connects a still image processing circuit 36, a binary image processing circuit 37, an image interface circuit (image IF circuit) 38, and an interface circuit (IF) 39 to the local bus LBUS.
[0057]
As a result, when a control command is input from the main processing unit 12 to the local bus LBUS via the bus controller 35, the image data processing unit 14 disconnects the local bus LBUS from the bus BUS, whereby the still image processing circuit 36, The binary image processing circuit 37, the image interface circuit 38, and the interface circuit 39 can independently access the arithmetic memory 40 and execute predetermined data processing.
[0058]
That is, the interface circuit 39 is a data input / output circuit of a SCSI (small computer system interface) system, sequentially inputs the image data of the document image input through the image scanner 15 and stores it in the arithmetic memory 40. Also, image data such as a document image stored in the arithmetic memory 40 is output to the printer 16.
[0059]
The binary image processing circuit 37 drives the controller 41 to access the calculation memory 40, thereby compressing the image data of the document image stored in the calculation memory 40 in accordance with the format specified for the facsimile, and the result The obtained image data is output to the image interface circuit 38.
[0060]
On the other hand, the binary image processing circuit 37 sequentially takes in the image data on the communication target side output from the image interface circuit 38 and decompresses the data, thereby compressing the data and transmitting the image of the document image. The data is restored, and the restored image data is stored in the arithmetic memory 40.
[0061]
On the other hand, the still image processing circuit 36 compresses the natural image data stored in the arithmetic memory 40 by applying the data compression method defined for the natural image, and the resulting image data is compressed. The image is output to the image interface circuit 38.
On the contrary, the still image processing circuit 36 takes in the image data to be talked from the image interface circuit 38 and decompresses the data, thereby restoring and calculating the natural image image data that has been compressed and transmitted. Store in memory 40.
[0062]
Thereby, the video conference apparatus 1 uses the arithmetic memory 40 by switching between the natural image and the document image, and compresses and decompresses the natural image and the document image.
[0063]
The image interface circuit 38 inputs and outputs image data D2 of natural images and document images between the still image processing circuit 36, the binary image processing circuit 37, and the main processing unit 12, and at this time, according to the protocol of the communication procedure. Then, by inputting / outputting the image data D2, the image data D2 is retransmitted in response to the retransmission request sent from the call target. Further, the image interface circuit 38 adds the restart marker code necessary for determining the retransmission request to the main processing unit 12 with the image data D2 added thereto. Further, for the image data D2 coming from the communication target, This restart marker code is detected and a retransmission request is output as necessary.
[0064]
The controller 41 controls the arithmetic memory 40 in response to a request from the still image processing circuit 36 and the binary image processing circuit 37, and thereby, between the still image processing circuit 36 and the binary image processing circuit 37 and the arithmetic memory 40. Desired image data can be input and output.
Further, the controller 41 switches the operation in response to a control command input from the main processing unit 12 via the bus BUS, whereby the image data in the arithmetic memory 40 is converted into an image FIFO (first in first out) 42 formed of a memory circuit. A natural image, a document image, and the like that are output to the image input / output unit 10 and stored in the arithmetic memory 40 can be monitored.
[0065]
When outputting the document image or the like to the image input / output unit 10, the memory controller 41 switches and generates address data in response to a control command output from the main processing unit 12. The document image or the like stored in is displayed at a desired magnification, and further scrolled and rotated to be displayed on the monitor device 4.
Thus, the video conference apparatus 1 can freely switch the display of the document image or the like in response to the control command transmitted from the call target and further in response to the user's operation of the remote commander 6.
[0066]
When outputting the document image or the like to the image input / output unit 10, the image FIFO 42 outputs image data via the matrix circuit 43, and the matrix circuit 43 stores the line drawing stored in the drawing plane 44 in the telelighting operation mode. And the image data output from the image FIFO 42 are added and output.
As a result, the video conference apparatus 1 can display a line drawing image on the natural image and the document image.
[0067]
That is, the drawing plane 44 stores the image of the line drawing by the main processing unit 12 writing the image data based on the line drawing data input via the tablet and the line drawing data transmitted from the call target. Has been made.
Thereby, the video conference apparatus 1 can be teleliteed on the document image and the natural image.
[0068]
Further, the controller 41 switches the operation of the image FIFO 42 to sequentially capture the imaging results of the document imaging device 13 input via the image input / output unit 10 into the arithmetic memory 40 via the image FIFO 42, thereby the image data Is compressed by the still image processing circuit 36 and transmitted.
[0069]
(1-1-4) Main processing unit
As shown in FIG. 6, the main processing unit 12 controls the operation of the entire video conference apparatus 1 by executing the processing procedure stored in the memory circuit 45 by the system controller 46.
That is, the system controller 46 detects the operation of the remote commander 6 via the interface circuit (IF) 47, thereby driving the line interface circuit (line IF) 48 in response to the user's selection operation. Connect the line to the desired call target.
[0070]
That is, the line interface circuit 48 is connected to a connector disposed on the back surface of the processor 3 so that desired data can be transmitted / received to / from a call target.
Further, when the system controller 46 sets a format of data to be transmitted by executing a predetermined communication protocol with the call target in this state, the encoder / decoder unit 11, the image data processing unit 14, and the audio processing unit 18 are subsequently set. A control command is issued to start a call.
[0071]
At this time, the system controller 46 activates the multiplexing circuit 49, and thereby the image data D1, D2 and audio data DA output from the encoder / decoder unit 11, the image data processing unit 14, and the audio processing unit 18 are stored. The multiplexing circuit 49 Multiplexed data DMU is generated by multiplexing according to the format 221, and this multiplexed data DMU is sent to the call target via the line interface circuit 48.
Further, the multiplexing circuit 49, on the contrary, inputs multiplexed data DMU transmitted from the call object via the line interface circuit 48, and separates it into image data D1, D2 and audio data DA. Output to circuit block.
[0072]
Further, when the user designates switching of the operation mode during a call with the call target, or when the multiplexed data DMU arriving from the call target is monitored and the operation mode is switched on the call target side, the system controller 46 The operation of the encoder / decoder unit 11, the image data processing unit 14, and the audio processing unit 18 is switched in response to the above, so that a natural image or the like can be transmitted instead of a moving image, and line drawing data or the like can be transmitted if necessary. Are designed to be able to send and receive each other.
[0073]
For this reason, the system controller 46 controls the overall operation and takes in the two-dimensional coordinate data input by operating the tablet 17 at a predetermined cycle, thereby expressing a line drawing such as a straight line by the coordinate data continuously. The line drawing data DW is output to the image data processing unit 14 and displayed on the monitor device 4, and is output to the multiplexing circuit 49.
Thus, the video conference apparatus 1 can allocate the line drawing data DW to a part of the multiplexed data DMU and transmit / receive it to / from each other.
[0074]
In this embodiment, the main processing unit 12 controls the overall operation via the external device by connecting the external device of the RS232C interface via the external bus interface circuit (external bus IF) 50. As a result, the video conference apparatus 1 can be connected to a separate controller as needed to control the overall operation.
[0075]
(1-2) Bus controller
By the way, as a method for controlling the overall operation by one system controller 46 as described above, as shown in FIG. 7, for example, a direct memory access controller (DMAC) is added to a processing circuit comprising a still image processing circuit 36, a binary image processing circuit 37, and the like. ) 54 and 55 are connected, and a central processing unit (CPU) 56 comprising a system controller and this direct memory access controller 54 and 55 can be connected (Japanese Patent Laid-Open No. 62-67653).
That is, the central processing unit 56 is connected to a common bus with the direct memory access controllers 54 and 55, and the direct memory access controllers 54 and 55 issue bus use requests HOLD1 and HOLD2 to the central processing unit 56 to grant permission to occupy the bus. Ask.
[0076]
The direct memory access controllers 54 and 55 temporarily store the bus use requests HOLD1 and HOLD2 in the register circuits (R) 57 and 58 and output them through the OR circuits 59A and 59B. The OR circuits 59A and 59B The use requests HOLD1 and HOLD2 are combined into one bus use request and output to the central processing unit 56.
When the central processing unit 56 recognizes the occupation of the bus in response to the bus use requests HOLD1 and HOLD2, the bus use permission signal HOLDA is transmitted via predetermined delay circuits (that is, daisy chain circuits (D)) D1 and D2. Is output to the direct memory access controllers 54 and 55.
[0077]
However, even if this method is applied, the system controller 46 and the circuit block such as the still image processing circuit 36 will eventually operate by occupying the bus BUS alternately in a time-sharing manner. Will be delayed.
That is, for example, while the natural image is processed by the still image processing circuit 36, the system controller 46 cannot access the bus BUS. For example, when the coordinate data input from the tablet 17 is processed by the system controller 46, the corresponding amount is not obtained. It takes time to process the coordinate data.
[0078]
One method for solving this problem is to assign a dedicated central processing unit to the local bus LBUS. In this case, the number of central processing units becomes two, and the overall configuration is complicated and enlarged accordingly. .
[0079]
Therefore, in this embodiment, as shown in FIG. 8, one central processing is performed by switching the occupation of the local bus LBUS between the system controller 46 and the still image processing circuit 36, the binary image processing circuit 37 and the like. The whole operation can be controlled by a unit (that is, composed of the system controller 46).
[0080]
That is, each of the still image processing circuit 36, the binary image processing circuit 37, the image interface circuit 38, and the interface circuit 39 has a direct memory access controller, thereby directly accessing the arithmetic memory 40 via the local bus LBUS. Has been made to get.
As a result, when the still image processing circuit 36, the binary image processing circuit 37, the image interface circuit 38, and the interface circuit 39 are each brought into an operating state when a control command is input from the system controller 46, the calculation memory 40 is uniquely set. Data processing can be executed in response to access and control commands.
[0081]
When none of the still image processing circuit 36, the binary image processing circuit 37, the image interface circuit 38, and the interface circuit 39 uses the local bus LBUS, the bus controller 35 and the system controller 46 and the still image processing circuit 36, the binary image processing circuit 37, the image interface circuit 38, and the interface circuit 39 hold the local bus LBUS and the bus BUS in a connected state so that the local bus LBUS can be used.
In this state, when an access request ACS for accessing any of the still image processing circuit 36, the binary image processing circuit 37, the image interface circuit 38, and the interface circuit 39 is input from the system controller 46, the bus controller 35 The hold act signals HOLDACK1 to HOLDACK4 are output, thereby setting a circuit block other than the still image processing circuit 36, the binary image processing circuit 37, the image interface circuit 38, or the interface circuit 39 corresponding to the access request to a standby state. .
[0082]
In this state, in response to a control command followed by the circuit block designated by the access request ACS, the operation state is started, and when the local bus LBUS occupation requests HOLD1 to HOLD4 are output from this circuit block, the bus controller 35 The connection between the BUS and the local bus LBUS is disconnected, and thereby the local bus LBUS is occupied by the circuit block that has started up in the operating state.
As a result, the system controller 46 issues a command to the still image processing circuit 36 to start processing of a natural image, or issues a command to the binary image processing circuit 37 to start processing of a document image. When the interface circuit 38 and the interface circuit 39 start input / output of image data, the connection between the bus BUS and the local bus LBUS is disconnected, so that various processes can be separately executed in parallel with these processes. .
[0083]
Therefore, the video conference apparatus 1 can control the entire operation with one central processing unit to simplify and downsize the entire configuration, and can prevent the processing speed from being delayed.
Further, the system controller 46 can freely execute various processes without being restricted by the operation of the still image processing circuit 36 and the like, and accordingly, the allocation of the memory map of the system controller 46 can be freely selected, and the degree of freedom of design can be selected. Can be improved.
[0084]
By the way, in this type of processing, the system controller 46 needs to monitor the processing status of each circuit block as necessary.
However, if the circuit block that has started up in the operating state is allowed to occupy the local bus LBUS until a series of processing is completed, it becomes difficult to monitor the processing status.
Incidentally, when processing a natural image, data transfer of about 500 [Kbytes] is required, and the occupation of the local bus LBUS is permitted until a series of processing is completed. Etc. cannot be accessed.
[0085]
For this reason, as shown in FIG. 9, each of the circuit blocks 36 to 39 occupies the local bus LBUS (FIG. 9A) in units of 1 [byte], whereas the bus controller 35 is a system controller. When an access request ACS is input from the controller 46 (FIG. 9B), a wait WAIT signal is sent to the system controller 46 (FIG. 9C), and the system controller 46 is held in a standby state.
[0086]
When data processing in units of 1 [byte] is completed in each circuit block 36 to 39 in this state, each circuit block 36 to 39 causes the hold signals HOLD1 to 4 to fall, and the bus controller 35 causes the hold signals HOLD1 to 4 to fall. , The wait WAIT signal is raised to permit the system controller 46 to access.
At the same time, the bus controller 35 raises the hold act signal HOLDACK to set the operating circuit block to the standby state (FIG. 9D), and connects the bus BUS and the local bus LBUS.
[0087]
As a result, the system controller 46 can determine, for example, how far the data processing has been completed by accessing the still image processing circuit 36 and whether or not it is operating normally. Launch.
As a result, the bus controller 35 lowers the hold act signal HOLDACK to cancel the standby state of the circuit block in operation, and the circuit block resumes the subsequent processing.
[0088]
(1-3) Teleliteing control
In this embodiment, the system controller 46 switches the overall operation mode to the drawing mode when the user operates the mouse connected to the remote commander 6 and moves the cursor to the drawing menu on the display screen and clicks.
When switching to this drawing mode, the system controller 46 switches to the teleliteing operation mode when the same document image or natural image as the call target is being displayed on the monitor device 4, and subsequently the call target. The line drawing data mutually input with the user is displayed on the document image or the natural picture, so that the line drawing data or the natural picture can be drawn and negotiated with the object to be called. .
[0089]
That is, when the system controller 46 transmits and receives a document image or a natural image to / from a call target in response to a user's selection operation, and stores the common document image or natural image in the arithmetic memory 40, the The image data stored in 40 is output to the image FIFO 42, thereby displaying a document image or a natural image on the monitor device 4.
The display of the document image or the natural image is performed in response to a control command sent from the video conference device to be talked in response to an operation of the user to be talked, or in response to an operation of the remote commander 6. 46 is executed by issuing a control command to the controller 41.
[0090]
Furthermore, after displaying the document image or the natural image, the system controller 46 issues a control command to the menu plane 32 to display the menu screen at the same time. When the document image is displayed at this time, the system controller 46 enlarges, reduces, scrolls, Allows you to select a rotation menu.
As a result, the system controller 46 issues a control command to the controller 41 to switch the address data when the enlargement / reduction / scroll / rotation menu is selected on the call target or on the video conference apparatus 1 side, and switches the address data. The image data in the arithmetic memory 40 is transferred again to the image FIFO 42, and the enlarged, reduced, scrolled and rotated document image corresponding to the selected menu is stored in the image FIFO 42.
Thereby, the video conference apparatus 1 can improve the usability by switching the display of the document image as necessary.
[0091]
On the other hand, in the drawing mode, the system controller 46 captures the coordinate data input via the tablet 17 at a predetermined period (for example, 20 sampling periods per second), so that the user draws on the tablet 17. A line drawing such as a straight line is input in continuous point coordinates.
Further, the system controller 46 adds a predetermined control code to the acquired coordinate data to convert it into line drawing data DW, and outputs this line drawing data DW to the multiplexing circuit 49.
As a result, the system controller 46 transmits the line drawing data DW to the call target.
[0092]
Further, the system controller 46 inputs image data to the drawing plane 44 based on the line drawing data DW, and thereby displays the line drawing image input by the user on the monitor device 4.
Thereby, the video conference apparatus 1 can display a line drawing on the document image and the natural image when the document image or the natural image is displayed in advance.
[0093]
Further, the system controller 46 inputs line drawing data DW coming from the calling object via the multiplexing circuit 49, and based on the line drawing data DW coming from the calling object in the same manner as the line drawing data DW inputted via the tablet 17. Thus, a line drawing image is formed, whereby the line drawing can be input and displayed on the same document image and natural picture, and teleliteed.
At this time, the display of the document image can be enlarged, reduced, rotated, and scrolled, so that the display of the document image can be switched and teleliteed as necessary. As a result, the video conference apparatus 1 can be used more easily than before. Has been made to improve.
[0094]
By the way, when the document image can be enlarged and rotated in telelighting as described above, when the user on the video conference apparatus 1 is performing line drawing input, the display of the document image may be switched on the call target side. .
For example, when a document image having a circuit diagram as shown in FIG. 10 is displayed, if the document image is scrolled on the call target side, the video conference apparatus 1 side instructs the transistor on the document image. Despite the input of an arrow, as shown in FIG. 11, the line drawing data representing this arrow may arrive after scrolling the document image on the call target side. In this case, the call target is not a transistor. The arrow indicates the output end of the capacitor.
[0095]
Further, in this case, the same state occurs on the video conference apparatus 1 side, and the same state occurs not only when the screen is scrolled but also when the document image is enlarged, reduced or rotated.
That is, if the document image can be enlarged, reduced, rotated, etc., in telelighting as described above, a state occurs in which the document image does not match the line drawing input by the user.
In this case, a user who is unfamiliar with the operation cannot use the video conference apparatus 1 freely.
[0096]
For this reason, in this embodiment, as shown in FIG. 12, when the user instructs to switch the display of the document image, the system controller 46 does not immediately switch the display of the document image, and the document control is a request for switching the document image. A request command REQA is sent to the call target (FIG. 12A), and a response command ACK responding to the document control request command REQA is input from the call target AI (FIG. 12B).
[0097]
Further, during a period T1 from the document control request command REQA until the response command ACK is input, the line drawing data DW and the like (hereinafter referred to as teleliteing information) input from the call target AI are the original document on the call target AI side. Due to the teleliteing information input on the image, the system controller 46 determines that the teleliteing information coming from the call target AI is valid during this period T1, and draws based on the teleliteing information. The image data of the plane 44 is updated, whereby the line drawing data transmitted from the call target AI is displayed on the document image before display switching.
[0098]
As a result, when switching the display of the document image, the video conference apparatus 1 displays the original document image until confirmation is obtained from the call target AI, and the teleliteing information input from the call target AI during this time is displayed on the original document image. Thus, a mismatch between the document image and the line drawing input by the user can be effectively avoided.
[0099]
Further, during this period T1, the system controller 46 interrupts the input of the coordinate data, stops the input of the telelighting information from the tablet 17, and when the response command ACK is transmitted from the call target AI side, the document control request The display of the document image is switched in the subsequent period T3 so as to correspond to the command REQA.
As a result, the system controller 46 switches the display of the document image in response to the user's operation, and then restarts the input of teleliteing information and sends it to the call target AI.
[0100]
Thereby, on the video conference device 1 side, even when the display of the document image is switched, the mismatch between the document image and the line drawing input by the user can be effectively avoided.
Further, during the period T3 during which the display of the document image is switched, the system controller 46 temporarily stores and stores the telelighting information transmitted from the call target AI side in the buffer memory. The image data of the drawing plane 44 is updated based on the lighting information, and thereby the line drawing data transmitted from the call target AI is displayed on the switched document image.
[0101]
That is, after the response command ACK is input, the teleliteing information that is subsequently input from the call target can be determined as the teleliteing information that is input on the document image whose display has been switched. Thus, it is possible to effectively avoid the mismatch between the document image and the line drawing input by the user by displaying the line drawing image superimposed on the document image after switching the display.
[0102]
On the other hand, when the document control request command REQ is input from the call target (in this case, the video conference apparatus 1 is on the call target AI side in FIG. 12), the system controller 46 issues a response command ACK. After that, the input of the coordinate data is interrupted to stop the input of the telelighting information, and then the display of the document image is switched so as to correspond to the document control request command REQA, and then the input of the telelighting information is resumed to make a call. Send to target.
[0103]
That is, when the display is switched in this way, the display of the document image may suddenly change while the user is inputting the line drawing, and the user who is unfamiliar with the operation may mistake the line drawing input.
For this reason, in this embodiment, the system controller 46 stops the input of the line drawing data DW for a predetermined period T2 after switching the display of the document image, and this erroneously operated data even if the user makes an erroneous operation. The wasteful input of DW can be prevented in advance.
[0104]
During a period T2 from when the document control request command REQA is input until the display switching of the document image is completed, the system controller 46 temporarily stores and holds the teleliteing information transmitted from the call target side in the buffer memory, When the switching of the display of the document image is completed, the image data of the drawing plane 44 is updated based on the temporarily stored telelighting information, thereby displaying the line drawing data transmitted from the call target AI.
[0105]
That is, after the document control request command REQA is input, the teleliteing information subsequently input can be determined as the telelighting information input on the document image whose display has been switched, whereby the system controller 46 can control the document control. When the request command REQA is input, the display is switched, and then teleliteing information is displayed on the display image, so that the mismatch between the document image and the line image input by the user can be effectively avoided.
[0106]
Thereby, a video conference apparatus can be carried freely and even a user unfamiliar with the operation can use it freely.
Furthermore, when switching document images, teleliteing information is stored in a temporary buffer memory, so that even if it takes time to switch the display, teleliteing can be performed without interrupting the conversation with the target of the call, improving usability accordingly. can do.
[0107]
When teleliteing with the call target in this way, the system controller 46 executes the processing procedure shown in FIG. 13 and controls the overall operation.
That is, when the power is turned on, the system controller 46 moves from step SP1 to step SP2, and displays the main menu as an initial screen here.
[0108]
This main menu displays a list of call targets registered in advance for selecting the call target. When the user selects the call target and clicks the mouse, the system controller 46 opens the line interface circuit 48. It is driven to connect the line L to this call object, and then a menu for selecting an operation mode is displayed. In this state, when the user or the call target designates the operation mode, the system controller 46 switches the entire operation mode to the designated operation mode.
[0109]
As a result, when the user or the object of the call selects the transmission display of the document image or the natural image, the system controller 46 takes the document image or the natural image into the calculation memory 40 and then calls the image data of the document image or the natural image. The image data of the document image or the natural image that is transmitted to the target and is transmitted from the target of the call instead is stored in the arithmetic memory 40.
[0110]
Further, the system controller 46 outputs a control command to the controller 41, displays the document image or natural image on the monitor device 4, and then moves to step SP3, where the user sets the operation mode of drawing (shown as DRAW in FIG. 13). It is determined whether or not it has been selected.
If a negative result is obtained here, the system controller 46 repeats step SP3, and when the user selects an operation mode such as moving image transmission at this time, the entire operation is switched to the corresponding operation mode.
[0111]
On the other hand, when the user selects the drawing menu, the system controller 46 proceeds to step SP4 when a positive result is obtained in step SP3, and switches the menu screen of the monitor device 4 to the drawing menu screen. Thereafter, the process proceeds to step SP5.
[0112]
Here, the system controller 46 determines whether or not a drawing drawing request is input from the remote commander 6 in response to the user selecting a menu such as input of a straight line, input of a curve, or line drawing erasure. If a result is obtained, the process directly proceeds to step SP6, whereas if a positive result is obtained here, the process proceeds to step SP7.
In this step SP7, the system controller 46 adds the control code to the coordinate data sequentially input according to the menu selected by the user to generate the telelighting information DW, and sends this telelighting information DW to the call target. Then, the image data of the drawing plane is updated based on the DW in the telelighting information.
[0113]
As a result, the system controller 46 executes the drawing drawing process. When a document control request command REQA is input from the call target during this process, the system controller 46 executes the communication procedure described above with reference to FIG. This effectively avoids inconsistencies between the input line drawings.
Subsequently, when the user stops the input of the line drawing, the system controller 46 moves to the following step SP6, where the user to be called selects a menu such as input of a straight line, input of a curve, deletion of a line drawing, and thereby drawing drawing. It is determined whether or not the request is input from the call target.
[0114]
If a negative result is obtained here, the system controller 46 proceeds directly to step SP8, whereas if a positive result is obtained here, the system controller 46 proceeds to step SP9.
In this step SP9, the system controller 46 subsequently updates the drawing plane image data based on the teleliteing information DW inputted from the calling object, thereby executing the remote drawing drawing process controlled by the calling object. Then go to step SP8.
[0115]
Subsequently, the system controller 46 determines whether or not a screen control key consisting of a menu such as enlargement, scrolling, and rotation has been selected. If a negative result is obtained here, the process directly proceeds to step SP10, but here affirmative. When the result is obtained, the process proceeds to step SP11.
In step SP11, the system controller 46 executes the screen control key process shown in FIG. 14, thereby executing the communication procedure described above with reference to FIG.
[0116]
That is, the system controller 46 moves from step SP12 to step SP13, where it sends a document control request command REQA to the call target, and then moves to step SP14, where it determines whether or not a drawing drawing request has been input from the call target. .
If a negative result is obtained here, the system controller 46 proceeds directly to step SP15. If a positive result is obtained here, the system controller 46 proceeds to step SP16 and executes a drawing drawing process of the remote control.
[0117]
That is, the system controller 46 determines that the telelighting information coming from the call target AI is valid, updates the image data of the drawing plane 44 based on this telelighting information, and thereby the line drawing transmitted from the call target AI. Display the data on the document image before switching the display.
Thus, after processing the teleliteing information coming from the call target during the period T1, the system controller 46 proceeds to step SP15, where it determines whether or not a response command ACK has been input from the call target.
[0118]
If a negative result is obtained here, the system controller 46 returns to step SP14, whereas if an affirmative result is obtained here, the system controller 46 proceeds to step SP17 to display a document image corresponding to the operation of the screen control key. This processing procedure is completed in the switching and subsequent step SP18.
[0119]
When this screen control key process is completed, the system controller 46 proceeds to step SP10, determines whether or not the document control request command REQA is input from the object to be called, and if a negative result is obtained here, the system controller 46 proceeds to step SP19. On the other hand, if a positive result is obtained here, the process proceeds to step SP20.
In step SP20, the system controller 46 executes the screen control request process shown in FIG. 15, thereby executing the communication procedure described above with reference to FIG.
[0120]
That is, the system controller 46 moves from step SP21 to step SP22, where it sends a response command ACK to the call target, and then switches the display of the document image in response to the document control request command REQA in the subsequent step SP23. Moving to SP24, this processing procedure is terminated.
As a result, the system controller 46 determines whether or not the end (EXIT) menu for instructing the end of the drawing mode is selected in the following step SP19. If a negative result is obtained here, the process proceeds to step SP7. If a positive result is obtained, the process returns to step SP2.
[0121]
(1-4) Image data processing
(1-4-1) Operation memory
In this embodiment, the image data processing unit 14 can simplify the overall configuration by sharing the arithmetic memory 40 for natural images and document images.
That is, as shown in FIG. 16, the arithmetic memory 40 is formed by using eight 8-bit 128 [kbit] memories 40A to 40H, and the address data is switched by the address generation circuits 41A and 41B forming the memory controller 41. Thus, a natural image and a document image can be stored.
[0122]
That is, as shown in FIG. 17, when storing the NTSC luminance signal, the arithmetic memory 40 requires an area for storing image data of 704 pixels in the horizontal direction and 480 pixels in the vertical direction.
On the other hand, when storing a PAL luminance signal, the arithmetic memory 40 requires an area for storing image data of 704 pixels in the horizontal direction and 576 pixels in the vertical direction.
On the other hand, since the color difference signal is not visually perceived as being degraded in resolution as compared with the luminance signal, the U and V components have the same number of pixels as the number of pixels determined by the luminance signal. An area to store data is required.
[0123]
That is, when storing NTSC and PAL natural images, the arithmetic memory 40 requires a memory capacity of 8 bits × 704 × 576 × 2 for the luminance signal Y and the color difference signals U and V, respectively.
On the other hand, in the case of this embodiment, a memory capacity of 2376 dots in the horizontal direction × 1728 dots in the vertical direction is required by taking the document image up to the size of the A4 size with a resolution of 8 [lines / mm].
[0124]
Therefore, in this embodiment, when storing the natural image, the arithmetic memory 40 allocates a memory space of 1024 × 480 so as to correspond to the horizontal direction and the vertical direction of the natural image, thereby reducing the memory space having a depth of 16 bits. The image data of the luminance signal and the color difference signal is captured.
Further, the memory space allocated in the horizontal direction as shown by the arrow a is allocated to the memory space in the vertical direction which is insufficient by allocating the memory space in this way, and thereby any image data of the PAL system and the NTSC system is allocated. Can also be stored.
[0125]
On the other hand, as shown in FIG. 18, in the case of storing a document image, the arithmetic memory 40 forms a memory space so that eight memories are arranged in a plane with a depth of 1 bit, whereby a maximum of 4096 × Binary data of 2048 pixels is stored.
As a result, the video conference apparatus 1 can switch the address data of the calculation memory 40 to store the natural image and the document image, and can share the calculation memory 40 with the natural image and the document image.
[0126]
Therefore, the address generation circuits 41A and 41B sequentially generate address data corresponding to the odd field and even field of the display image, respectively, and at this time, by switching the address data between the natural image and the document image, a preset memory space is set. The image data corresponding to is stored.
That is, in the natural image, the address generation circuits 41A and 41B, as shown in FIG. 19, for the luminance signal Y, the first and second odd-numbered fields are input to the image data input in the order of raster scanning. The address data of the memories 40A to 40H is generated so that the memories 40A and 40B store image data alternately and continuously, and the fifth and sixth memories 40E and 40F alternately and continuously store image data in even fields. So as to store the address data of the memories 40A to 40H.
[0127]
On the other hand, for the color difference signals, the address generation circuits 41A and 41B output the U component and V component image data in the odd field to the third and fourth, respectively, with respect to the image data input in the order of raster scanning. The address data of the memories 40A to 40H is generated so as to be stored in the memories 40C and 40D, and the U component and V component image data are stored in the seventh and eighth memories 40G and 40H, respectively, in an even field. The address data of the memories 40A to 40H are generated. As a result, the address generation circuits 41A and 41B transfer the image data to the image FIFO 42 to form a display image, transfer the image data to the still image processing circuit 36 and compress the data, and further the image FIFO 42 or the still image. When the image data is taken in via the processing circuit 36, address data can be easily generated.
[0128]
On the other hand, in the case of a document image, the address generation circuits 41A and 41B, as shown in FIG. 20, address data so as to sequentially and sequentially assign the first to eighth memories 40A to 40H to each line of the document image. Is generated.
As a result, the address generation circuits 41A and 41B further switch the image scanner 15 when inputting / outputting image data to / from the binary image processing circuit 37, transferring image data to the image FIFO 42, and forming a display image. The address data can be easily generated when the image data is taken in via.
[0129]
Further, the address generation circuits 41A and 41B each have two systems of address generation circuits corresponding to the vertical direction and horizontal direction of the display image, respectively, thereby generating address data by switching the address generation circuits in a complementary manner. When a display image is formed by transferring image data to the image FIFO 42, a display image rotated 90 degrees vertically and horizontally can be easily formed.
[0130]
On the other hand, the image FIFO 42 is formed by FIFO 42Y1 and 42Y2 for the odd and even fields of the luminance signal and FIFOs 42C1 and 42C2 for the odd and even fields of the color difference signal. The image data corresponding to the four FIFOs 42Y1 to 42C2 is transferred from the arithmetic memory 40 and stored, and further transferred from the analog digital conversion circuit 21 and stored. The stored image data is transferred via the controllers 41Y and 41C. A display image can be formed by outputting to the matrix circuit 43.
[0131]
On the other hand, when displaying a document image, the image FIFO 42 converts the corresponding binary image data into 8-bit image data by the controller 41Y and stores it in the FIFOs 42Y1 to 42Y2 for luminance signals.
Further, when displaying the document image, the image FIFO 42 accumulates the image data delayed by one line in the remaining color difference signal FIFOs 42C1 and 42C2, and thereby the image data stored in the color difference signal FIFOs 42C1 and 42C2 is luminance. The corresponding image data stored in the signal FIFOs 42Y1 and 42Y2 are sequentially output at a timing delayed by one line, and continuous three lines of image data can be simultaneously output from the image FIFO 42.
[0132]
As a result, the image data processing unit 14 can reduce flicker of the display image by adding and outputting the three lines of image data by the flicker reduction circuit (built in the controller 41). Yes.
Therefore, the controllers 42Y and 42C forming part of the controller 41 can control the operations of the FIFOs 42Y1, 42Y2 and 42C1, 42C2 for the luminance signal and the color difference signal, respectively.
[0133]
Further, the controllers 42Y and 42C can feed back the output data of the FIFOs 42Y1, 42Y2, 42C1, and 42C2 to the input side, perform arithmetic processing with the output data of the arithmetic memory 40 by the built-in data processing circuit, and store the data again. Thus, a natural image transmitted by the PAL system or the NTSC system can be converted into the NTSC system or the PAL system to form a display image.
[0134]
Furthermore, the controllers 42Y and 42C execute the feedback process and the addition process on the document image, so that the vertical and horizontal magnifications of the display image are maintained at a constant value regardless of whether the monitor device 4 of the PAL system or the NTSC system is connected. It is made to be able to do.
In other words, this type of video conference apparatus 1 may use a PAL monitor device as a call target when teleliteing, and may use an NTSC monitor device 4 on this side.
[0135]
In this case, it is necessary for the video conference apparatus 1 to maintain the same vertical and horizontal magnification of the display image as that of the call target and to form the same display image.
For this reason, in this embodiment, the video conference device 1 forms the same display image as the call target on the connected NTSC monitor device 4 when the call target forms a display image on the PAL monitor device. In this way, the display image display is switched so that the aspect ratio of the call target and the display screen is kept the same.
[0136]
Similarly, by using this conversion process, the video conference device 1 is the same as the call target when the call target is an NTSC monitor device and a display image is formed and the PAL monitor device 4 is connected. The aspect ratio of the display image is held at a constant value so as to form a display image.
Thus, the video conference apparatus 1 can perform the NTSC system and PAL system image conversion processing by the image FIFO 42 in this way, thereby switching the operation mode of the image conversion circuit 29 and the circuit board of the image input / output unit 10. The PAL system and the NTSC system monitor device 4 and the imaging unit 5 can be easily connected to each other, and the usability can be improved accordingly.
[0137]
(1-4-2) Document image processing
As shown in FIG. 21, the arithmetic memory 40 sequentially inputs and stores the image data input in a line sequence from the image scanner 15 via the interface circuit 39, and then stores the image data stored in a predetermined order by 2 By outputting to the value image processing circuit 37, the document image is data-compressed and transmitted to the call target.
Further, the image data of the document image transmitted from the object of the call is decompressed by the binary image processing circuit 37 and sequentially stored, and is output to the interface circuit 39 at a predetermined timing, whereby the document image is output to the printer 16. To do.
[0138]
On the other hand, when displaying the document image, the arithmetic memory 40 sequentially outputs the image data to the image FIFO 42 based on the address data generated by the address generation circuits 41A and 41B.
At this time, the address generation circuits 41A and 41B can display the document image at a predetermined magnification, and rotate and scroll by switching the address data to be generated.
[0139]
At this time, since the number of pixels of the monitor device 4 is smaller than that of the document image, the arithmetic memory 40 reduces the number of pixels by the data conversion circuit 41D and stores the image data in the FIFO 42. At this time, the data conversion circuit 41D By converting binary data into multi-value data, a display image without a sense of incongruity can be formed. That is, when forming a display image with a reduced number of pixels in this way, a method of thinning out the image data to compensate for the insufficient resolution is also conceivable. There are drawbacks displayed.
[0140]
For this reason, in this embodiment, by compensating the resolution which is deteriorated by reducing the number of pixels with gradation, a straight line or the like can be displayed smoothly and a natural display image can be displayed.
[0141]
That is, when displaying a document image, the address generation circuits 41A and 41B sequentially generate address data according to a display mode such as a magnification selected by the user, and thereby transfer image data to and from the FIFO 42 in real time.
At this time, the data conversion circuit 41D converts the 16 binary image data into a single multi-value image data so that 16 pixels of the document image are allocated to one pixel of the display screen, so that the A4 fills the display screen. A size document image is displayed, thereby forming a display image with a magnification of 1 ×.
[0142]
On the other hand, as shown in FIG. 22, when the user selects a display mode with a magnification of 2 ×, the data conversion circuit 41 </ b> D has four pieces of 2 so as to assign four pixels of the document image to one pixel of the display screen. The value image data is converted into one piece of multi-value image data, whereby a part of the document image is displayed on the monitor device 4 and a display image with a magnification of 2 is formed.
Further, when the user selects a display mode with a magnification of 4 times, the data conversion circuit 41D converts the input binary image data into 1 so that one pixel of the document image corresponds to one pixel of the display screen. This is converted into multi-valued image data, whereby a part of the document image is displayed on the display screen to form a display image with a magnification of 4 times.
[0143]
At this time, as shown in FIG. 23 corresponding to FIG. 22, for example, when a display image is formed at a magnification of 2 ×, the data conversion circuit 41 </ b> D has binary image data for four pixels to be converted into one pixel on the display screen. And the number of white level pixels among these four pixels is detected.
Further, the data conversion circuit 41D normalizes this addition result, and when all four pixels are at the white level, the luminance level of the corresponding multi-value image data is set to the white level (that is, the luminance level is 100 [%]). (FIG. 23A).
[0144]
On the other hand, when three of the four pixels are at the white level (FIG. 23B), the data conversion circuit 41D corresponds to the multilevel image corresponding to the number of pixels at the white level relative to the total number of pixels. When the luminance level of data is set to a luminance level of 75 [%] and two of the four pixels are at the white level (FIG. 23C), the luminance level of the corresponding multi-value image data is similarly set to 50 [%]. ] Is set to the brightness level.
Further, when one of the four pixels is at the white level (FIG. 23D), and when all the four pixels are at the black level, the luminance levels of the corresponding multi-valued image data are respectively set to 25 [%] and 0 [%]. Thus, the binary image data is converted into multi-value image data and output.
[0145]
Further, in the case of the 1 × display mode, by converting 16 binary image data into one multi-value image data, the data conversion circuit 41D adds and normalizes the 16 image data to obtain 16 pieces. Are converted into multi-level image data of 16 gradations. Further, when a display image is formed at a magnification of 4 times, by converting one binary image data into one multi-value image data, the data conversion circuit 41D allows each of the binary image data to have a black level. At the level, the corresponding multi-valued image data is set to luminance levels of 100 [%] and 0 [%].
[0146]
As a result, when displaying the document image, the image data processing unit 14 can form a smooth continuous display image by adding and normalizing the image data corresponding to one pixel of the display screen, This makes it possible to display a natural display image by compensating the lacking resolution of the monitor device with gradation.
[0147]
As described above with reference to FIG. 20, in the case of this embodiment, the image data of the document image is sequentially and cyclically allocated to the eight memories 40A to 40H in units of lines, whereby the address generation circuits 41A and 41B By selecting these eight memories 40A to 40H and outputting common address data, it is possible to simultaneously read image data of eight continuous lines.
Further, in the case of a document image, image data of 8 pixels can be read at a time from the 8-bit memories 40A to 40H by forming the image data as binary data.
[0148]
As a result, as shown in FIG. 24, the arithmetic memory 40 can simultaneously output image data for 64 pixels of the rectangular partial area of the document image. In FIG. 24, the pixels corresponding to the memories 40A to 40H are represented by symbols A to H, respectively, and the pixels corresponding to the output bits are represented by the symbol D. 0 ~ D 7 Represented by
[0149]
As a result, the address generation circuits 41A and 41B collectively output the image data for 64 pixels to the data conversion circuit 41D at a time, and the data conversion circuit 41D has 16 pixels × 4 blocks according to the magnification selected by the user. The 64-pixel image data formed in step 4 is converted into multi-value image data of 4 pixels × 4 blocks and output as multi-value image data of 1 pixel × 4 blocks.
In other words, the data conversion circuit 41D assigns binary image data of 16 pixels per block to multi-valued image data of 16 pixels when the user selects a display mode of 4 times magnification, whereas the user performs display at a magnification of 2 times. When the mode is selected, one block of 16 pixels is divided into a region of 4 pixels × 4 blocks, and binary image data of each block of 4 pixels is assigned to one pixel of the display screen.
Further, when the user selects the display mode with a magnification of 1 ×, one block of 16 pixels is assigned to one pixel of the display screen.
[0150]
As a result, the address generation circuits 41A and 41B can switch the area of the document image to be assigned to the display screen by simply switching the generation start value of the address data, and can sequentially switch the start value to scroll the display screen. In addition, the document image can be displayed at a desired magnification simply by sequentially updating the address data in accordance with the processing speed of the data conversion circuit 41D.
On the other hand, the data conversion circuit 41D can form a display image with a desired magnification simply by selectively inputting sequentially input image data and converting it into multi-value data.
[0151]
As a result, the image data processing unit 14 can easily form the address generation circuits 41A and 41B and the data conversion circuit 41D with logic circuits, thereby converting the binary image data into multivalued image data in real time for processing. In addition, the video conference apparatus 1 can display a desired document image with a simple configuration as a whole.
When inputting / outputting document image data between the binary image processing circuit 37 and the interface circuit 39, the address generation circuits 41A and 41B sequentially select the first to eighth memories 40A to 40H. By generating the address data in a cyclic manner, the address data can be easily generated, and the image data can be input / output sequentially in a line sequential manner.
[0152]
(1-4-3) Image conversion
As described above, in this type of video conference apparatus 1, there is a case where a call target displays a document image on a PAL display screen. In this embodiment, the same display image as the call target is displayed. In order to display on the monitor device 4, the data interpolation circuit 41E executes interpolation calculation processing.
That is, in the PAL system and the NTSC system, an effective screen is formed with the number of vertical lines of 576 and 480, respectively, so that a display image of 6 lines is displayed in 5 lines of the NTSC system in the PAL system. .
[0153]
Therefore, when the same document image as the call target is monitored, and the call target and the video conference apparatus 1 monitor the document image with the monitor device of the PAL system and the NTSC system, respectively, the interpolation calculation method is applied. By converting the image data for 6 lines output from the arithmetic memory 40 into image data for 5 lines and storing it in the FIFO 42, a display screen can be formed with the same aspect ratio as that of the call target.
On the other hand, when the object to be called and the video conference device 1 are monitoring the same document image by the monitor device of the NTSC system and the PAL system, respectively, the image data for 5 lines output from the arithmetic memory 40 is 6 lines. By converting the image data into the image data and storing it in the FIFO 42, a display screen can be formed with the same aspect ratio as that of the call target.
[0154]
As described above, even if the communication target and the monitor device are different, if the display image can be formed with the same aspect ratio, the display position of the picture data to be transmitted separately is important when teleliting with the displayed document image. It is possible to achieve a smooth dialogue without making the video conference apparatus 1 easier to use.
[0155]
That is, when converting the binary image data to multi-value image data by applying the above-described method, the data conversion circuit 41D simultaneously converts adjacent two lines of image data into multi-value image data and outputs the multi-value image data.
[0156]
In FIG. 25, the interpolation circuit 41E is a monitor device of the NTSC system or the PAL system, and the video conference device 1 is connected to the video communication device 1 as indicated by arrows in the image data change from the NTSC system to the PAL system and from the PAL system to the NTSC system. When a PAL or NTSC monitor device is connected, the weighting coefficient is switched and the adjacent two lines of image data are weighted and added, so that the same screen as the call target can be displayed respectively. NTSC image data is generated.
[0157]
That is, when the subject of the call is an NTSC monitor device and a PAL monitor device is connected to the video conference device 1, the interpolation circuit 41E performs data conversion for the odd-numbered field (represented by the symbol O) for the first line. While the output data of the circuit 41D is stored in the FIFO 42 as it is, the image data of the odd-numbered first line and the even-numbered first line is 0.125 for the first line of the following even field (represented by the symbol E): Image data is generated by weighted addition with a weighted addition ratio of 0.875.
[0158]
On the other hand, when the subject of the call is a PAL system monitor device and an NTSC system monitor device is connected to the video conference device 1, the interpolation circuit 41E is the data conversion circuit 41D for the odd field first line. Output data is stored in the FIFO 42 as it is. For the subsequent even field first line, the image data of the even field first line and the odd field second line is weighted at a ratio of 0.750: 0.250. Image data is generated by weighted addition.
[0159]
When the image data is generated by weighted addition and stored in the FIFO 42 in this way, as shown in FIG. 26, the interpolation circuit 41E generates only the odd field image data during the first one field period. The image data is stored in the FIFO 42 (FIG. 26A).
On the other hand, during the subsequent one-field period, the interpolation circuit 41E generates and generates only even-field image data, and stores this image data in the FIFO 42 (FIG. 26B).
Correspondingly, the FIFO 42 sequentially stores the odd field image data output from the interpolation circuit 41E during the first one field period, and the even number output from the interpolation circuit 41E during the subsequent one field period. The field image data is sequentially input, and the stored odd field image data is fed back to the input side and sequentially stored again.
[0160]
As a result, the image data processing unit 14 converts the number of lines of the image data, and stores the resulting image data in the FIFO 42 for a period of one field, which is sequentially output from the arithmetic memory 40E. The number of lines can be easily converted by processing real-time image data.
That is, by reading 64 pieces of image data from the arithmetic memory 40 at a time, the data conversion circuit 41D can simultaneously generate multi-value image data for two lines in synchronization with the write timing of the FIFO 42.
[0161]
As a result, the interpolation circuit 41E inputs the multi-level image data for the two lines in parallel and performs interpolation processing, thereby synchronizing the even and odd field image data in units of one field in synchronization with the write timing of the FIFO 42. It can be generated alternately.
[0162]
On the other hand, the image data output from the FIFO 42 is formed by alternately outputting the image data of the odd field and the even field at the interlace timing to form the display image, thereby converting the image data of each line into the odd field and the even field. The display image can be formed with the same waiting time as when the processing is not executed by alternately writing to the FIFO 42.
[0163]
By the way, when the method conversion process is not executed in this way, the interpolation circuit 41E outputs the two lines of image data output simultaneously and in parallel from the data conversion circuit 41D to the image FIFO 42, and the image FIFO 42 outputs the two lines. The image data of the even field and the odd field can be selectively output by inputting / outputting the image data simultaneously in parallel and selectively outputting the image data by the flicker reduction circuit 41F.
[0164]
Further, this type of weighted addition processing can be easily formed by forming a logic circuit, so that the interpolation circuit 41E can be formed by the logic circuit and the output data of the arithmetic memory 40 can be transferred to the FIFO 42 in real time. Usability can be improved with a simple configuration as the entire video conference apparatus 1.
[0165]
Further, when the conversion of the number of lines is completed, the image data processing unit 14 continually outputs the image data of the FIFO 42 while interrupting the writing from the arithmetic memory 40. At this time, the output data of the FIFO 42 is input to the input side. The display image can be continuously displayed by returning to and storing again.
As a result, the video conference apparatus 1 is configured to feed back the image data of the FIFO 42 and sequentially output it in a cyclic manner unless the user again inputs a display switching instruction such as scrolling. Thus, the arithmetic memory 40 can be used for other processes.
[0166]
By the way, when the output data of the FIFO 42 is returned to the input side and stored again in this way, the image data of the FIFO 42 is stored with the image data stored in the arithmetic memory 40 only for a partial area of the display image among the image data stored in the FIFO 42. Can be updated.
Using this principle, when the user selects the window display mode, the controllers 41Y and 41C feed back only the image data of the area designated by the user and store it again in the FIFO 42, and store the remaining area in the arithmetic memory 40. Rewrite with image data.
[0167]
Thereby, the image data processing unit 14 diverts and displays only a partial area of the document image as necessary by diverting the PAL-NTSC conversion means.
At this time, by sequentially retrieving the document images into the arithmetic memory 40 and sequentially updating a partial area of the FIFO 42, a plurality of document images can be displayed in an index form like a multi-screen. Usability can be further improved with the configuration.
[0168]
By the way, when the number of lines is converted between the PAL system and the NTSC system in this way, an image defined in the CIF having an intermediate format is generated in the same manner as the image conversion circuit 29, and this image is converted into the PAL system and NTSC system. Consider how to convert to an image. However, this method has a feature that the image quality is deteriorated by forming an intermediate format image once.
Thus, in the case of this embodiment, the image data processing unit 14 converts the number of lines directly between the PAL method and the NTSC method without forming such an intermediate format image, thereby effectively reducing the image quality. It can be avoided.
[0169]
(1-4-4) Reduction of flicker
By the way, when displaying a document image in this way, one odd-numbered field line may be displayed in black, and an even-numbered field line adjacent thereto may be displayed in white. In this case, flicker occurs.
In particular, the PAL system has a disadvantage that the flicker is conspicuous because the frame frequency is lower than that of the NTSC system.
Furthermore, this type of document image has a feature that the brightness level changes abruptly between adjacent lines due to extremely high resolution, and flicker is conspicuous.
[0170]
Therefore, in this embodiment, the image data processing section 14 is configured to reduce the flicker by the flicker reduction circuit 41F.
As shown in FIG. 27, this flicker reduction principle is performed by weighting and adding consecutive three lines of image data, thereby mixing the luminance components of two adjacent upper and lower lines into the center line. Reduces sudden changes in brightness levels between fields.
[0171]
Therefore, when outputting the image data to the luminance signal FIFOs 42Y1 and Y2, the interpolation circuit 41E generates image data DL that is delayed by one line in addition to the continuous two lines of image data. Store in the signal FIFOs 42C1 and 42C2.
As a result, the FIFO 42 outputs the image data stored after being delayed by one line and the image data of two consecutive lines of odd and even fields to the flicker reduction circuit 41F at the same time. Are sequentially output in the order of raster scanning.
[0172]
The flicker reduction circuit 41F weights and adds the three lines of image data at a ratio of 1: 2: 1 so that the luminance components of the upper and lower lines are mixed into the luminance component of the central line by 25 [%]. Image data is generated, and the image data of the center line is output.
By generating the image data of the center line, when the line number conversion process is not executed, the image data output from the FIFO 42 is selected and output simultaneously and in parallel.
[0173]
On the other hand, when the line number conversion process is executed, the flicker reduction circuit 41F selectively outputs the odd field image data from the output data of the FIFO 42 by interrupting the flicker reduction process for the first field. The flicker reduction processing is executed from the subsequent field.
As a result, even when displaying a document image, the image data processing unit 14 can reduce a sudden change in luminance level between adjacent lines and effectively reduce flicker.
[0174]
By the way, as shown in FIG. 28, as a method for reducing a sudden change in luminance between adjacent lines in this way, a method of mixing luminance components between two adjacent lines can be considered. The resolution is inevitably reduced to ½.
Thus, as in this embodiment, the luminance component is mixed between three adjacent lines to reduce flicker, thereby effectively avoiding a reduction in vertical resolution and reducing flicker.
[0175]
(1-4-5) Line drawing recording
By the way, when teleliteing as in this embodiment, when the image of the drawing plane 44 and the image of the FIFO 42 are displayed in an overlapping manner, when the magnification of the display image is switched on the video conference device 1 or the call target side, the display screen is further displayed. When scrolling, there is a drawback that the line drawing input so far does not match the display of the document image.
[0176]
One method for solving this problem is to form the same memory space as the document image on the drawing plane 44, and to enlarge and scroll the image on the drawing plane 44 following the enlargement and scrolling of the document image. In this case, the configuration of the drawing plane 44 becomes large, and the peripheral circuit of the drawing plane 44 becomes complicated.
Therefore, in this embodiment, when the user switches the magnification of the display screen while the line drawing image is input to the drawing plane 44, the system controller 46 further scrolls and rotates the display screen. As shown, the image data of the line drawing stored in the drawing plane 44 is output to the arithmetic memory 40, and this line drawing is overwritten on the document image.
[0177]
That is, the system controller 46 sequentially reads image data such as line drawings from the drawing plane 44 and controls the address generation circuit 41H (FIG. 16) according to the document image display magnification and display position, thereby converting the coordinates of the image data. When all the images are stored in the calculation memory 40, the contents of the drawing plane 44 are cleared.
Thus, even when the document image is enlarged, scrolled, or rotated, the video conference apparatus 1 can display the line drawing input so far as it is at the display position on the original document image, thereby improving the usability. .
[0178]
Furthermore, by holding the line drawing image data in the drawing plane 44 until the document image is enlarged, scrolled, and rotated in this way, the contents of the drawing plane 44 can be updated as necessary to freely erase and rewrite the line drawing. It is possible to improve usability accordingly.
[0179]
(1-4-6) Natural image processing
On the other hand, when processing a natural image, as shown in FIG. 29, the image data processing unit 14 sequentially inputs the digital video signal input from the analog digital conversion circuit 21 to the FIFO 42 via the interpolation circuit 41E.
At this time, the FIFO 42 feeds back output data to the interpolation circuit 41E, and the interpolation circuit 41E sequentially adds and averages between the fed back image data and the image data output from the analog digital conversion circuit 21. Then, image data is generated, and the image data obtained by the averaging is sequentially output to the FIFO 42.
[0180]
As a result, the FIFO 42 can remove a noise component whose signal level changes between fields when a natural image is captured, and can store image data with reduced noise by repeating this feedback processing. Yes.
[0181]
Thus, the image data processing unit 14 can output the image data stored in the FIFO 42 to the digital-analog conversion circuit 23 via the controllers 41Y and 41C, and monitor the captured natural image. The image can be output to the still image processing circuit 36 and sent to the call target.
On the other hand, in the case of image data of a natural image sent from a call target, the image data processing unit 14 temporarily stores this image data in the arithmetic memory 40 via the still image processing circuit 36, and then in the case of a document image. In the same manner as described above, a display image can be formed by transferring to the FIFO 42 in real time.
[0182]
Here, this type of still image processing circuit 36 cuts out and processes image data in units of 8 pixels × 8 pixels by applying a method of orthogonal transformation.
Therefore, in this embodiment, the address generation circuits 41A and 41B select the first and second memories 40A and 40B alternately in the horizontal direction when transferring natural image data to the still image processing circuit 36. After the image data of the luminance signal for 8 pixels is transferred to the still image processing circuit 36, the fifth and sixth memories 40E and 40F are selected alternately, and the luminance signal for 8 pixels in the horizontal direction of the subsequent line is obtained. Is transferred to the still image processing circuit 36 (FIG. 19).
[0183]
When the transfer of the image data in units of 8 pixels is repeated for 8 lines in the vertical direction, the address generation circuits 41A and 41B subsequently select the third memory 40C and four image data in the horizontal direction (8 pixels of the luminance signal). Is transferred to the still image processing circuit 36. Subsequently, the seventh memory 40G is selected and four image data are transferred to the still image processing circuit 36 in the horizontal direction.
When the third and seventh memories 40C and 40G are alternately switched to transfer image data for eight lines in the vertical direction, the fourth and eighth memories 40D and 40H are similarly switched alternately for eight lines in the vertical direction. Are transferred to the still image processing circuit 36.
[0184]
Thus, even when the address data is switched between the natural image and the document image for processing, the image data processing unit 14 simply generates the address data and converts the natural image image data in units of 8 pixels × 8 pixels into the still image processing circuit. 36 can be output.
As a result, the still image processing circuit 36 can capture and process sequentially input image data in time series, simplify the configuration accordingly, and the image data processing unit 14 as a whole can easily receive address data. By being able to generate, the configuration can be simplified accordingly.
[0185]
On the other hand, when inputting image data output from the still image processing circuit 36, the address generation circuits 41A and 41B generate address data in the same manner as when outputting image data to the still image processing circuit 36. Thus, the image data processing unit 14 can store the image data sequentially demodulated by the still image processing circuit 36 in the arithmetic memory 40 in time series, and can simplify the entire configuration accordingly.
[0186]
On the other hand, as shown in FIG. 30, when displaying the image data transmitted from the call target and stored in the arithmetic memory 40, the image data processing unit 14 simultaneously selects and interpolates two consecutive lines of image data. Output to the circuit 41E.
Here, when the image data of the natural image transmitted from the object of the call is different from the method of the monitor device 4, the system controller 46 performs the two processes in the same manner as when the PAL-NTSC image conversion process is performed on the document image. Weighted addition of image data.
[0187]
Similarly, the FIFO 42 processes this image data for each odd field and even field in the same manner as when the PAL-NTSC image conversion process is performed on the document image.
As a result, the video conference apparatus 1 can convert the PAL-NTSC format image for the natural image, similarly to the case where the number of lines of the document image is converted and displayed, thereby further simplifying the overall configuration. Can do.
[0188]
Further, the video conference apparatus 1 also feeds back the output data of the FIFO 42 for the natural image and stores it again, thereby forming a multi-screen and a window display screen for the natural image in the same manner as in the case of the document image. In addition, a line drawing image can be stored in the arithmetic memory 40 from the system controller 46 and the line drawing can be overwritten on the natural picture.
Therefore, even a user who is unfamiliar with the operation can operate the natural image and the document image without distinguishing them, and the user can easily transport and improve the usability.
[0189]
(1-5) Data transmission
(1-5-1) Transmission data format
Here, CCITT, H.C. The format defined in 221 is defined in accordance with the transmission speed, and all transmit audio data or the like in units of continuous frames of 125 [μsec].
That is, in this format, when a plurality of lines with a transmission rate of 64 [kbps] are used, the channel of each line is defined as a B channel, and when a plurality of lines with a transmission rate of 384 [kbps] are used, 0 If the channel is defined as a channel and transmission speeds of 1536 [kbps] and 1920 [kbps] are used, H 11 Channel and H 12 It is defined as a channel.
[0190]
In this format, in each channel, 16 frames are continuously formed to form one multiframe, and two multiframes are continuously formed to form a submultiframe. The submultiframe is sequentially circulated in units of eight. Thus, one channel is continuously formed.
Of these, as shown in FIG. 31, in the B channel, 8 bits of serial data form 10 frames in 125 [μsec] cycles to form one frame of data, and the data in units of 8 bits is converted into octet numbers. On the other hand, each 8-bit column is represented by a subchannel.
[0191]
Of these, the 8th subchannel is called a service channel (SC). When transmitting moving image data and audio data, a frame synchronization signal (FAS), a bit rate allocation signal (BAS), and an encryption control signal (ECS) are transmitted. The remaining capacity is formed.
Among these, the encryption control signal is assigned to the 17th to 24th bits of the service channel as required, and can be used as a control code when transmitting the encrypted data.
[0192]
On the other hand, the bit rate assignment signal is assigned to the 9th to 16th bits of the service channel and represents the structure when data is transmitted using a plurality of channels, thereby transmitting this kind of data. The data transmission apparatus that receives the data reliably transmits the data transmitted on the basis of the bit rate assignment signal. The bit rate assignment signal can be used for control and notification.
On the other hand, the frame synchronization signal is assigned to the first to eighth bits of the service channel, and is assigned to multi-frame, sub-multi-frame, frame identification data and line identification data, thereby using a plurality of channels. A time lag between channels when data is transmitted can be corrected, and a bit boundary of data in each frame can be correctly detected.
[0193]
Thus, when data transmission is performed using the B channel, the video conference apparatus 1 connects a desired number of lines within a range of a maximum of 6 lines, and 64 [kbps] simultaneously in parallel to the connected lines. Data is sent out, so that it can be easily connected as a whole to an ISDN line or the like and easily transmitted at various transmission speeds.
[0194]
On the other hand, as shown in FIG. 0 The channel is formed so that one frame corresponds to 6 frames of the B channel, and serial data of 48 bits (consisting of 8 bits × 6) with a period of 125 [μsec] is 10 [msec] one frame of data. The 48 bit × 6 bit rows are represented by subchannels.
Furthermore H 0 The channel assigns the eighth subchannel to the service channel, and assigns the frame synchronization signal from the first bit to the eighth bit of this service channel, and the bit rate assignment signal from the ninth bit to the sixteenth bit.
[0195]
As a result, H 0 As in the case of the B channel, the channel can be connected to a plurality of lines so that desired data can be transmitted, and in the case of the video conference apparatus 1 of this embodiment, a maximum of two lines can be connected.
On the other hand, H 11 Channel and H 12 Channel is H 0 As in the case of the channel, each frame is formed so as to correspond to the 24 and 30 frames of the B channel, and serial data of 192 bits and 240 bits is continuously 10 [msec] in a cycle of 125 [μsec]. Frame data is formed so that data can be transmitted at transmission speeds of 1536 [kbps] and 1920 [kbps].
[0196]
For each frame, the video conference apparatus 1 allocates areas for moving image data, audio data, low-speed transfer data (hereinafter referred to as LSD data), and high-speed transfer data (hereinafter referred to as HSD data). The area is switched in accordance with the operation mode, whereby natural images, image data of document images, line drawing data, etc. are transmitted.
That is, the video conference apparatus 1 assigns natural images, document images, and line drawing data to HSD data and transmits them, and assigns data from a personal computer or the like input via the external bus IF circuit 50 to LSD data.
The video conferencing apparatus 1 transmits a control command for drawing, a control command for switching the operation mode, and the like using bits below the bit rate allocation signal of the eighth subchannel.
[0197]
As shown in FIG. 33, this data area switching is performed when the data transmission is performed using two lines of the B channel. The areas of the audio data and the moving image data (represented by video) are allocated in accordance with the format defined in 221, and the remaining areas are switched according to the user's operation and control commands sent from the call target. In this case, the symbol CPU represents data transmitted and received between the system controller 46 and the system controller to be called (FIGS. 33A to 33C).
In contrast to this, as shown in FIG. Audio data and moving image data are assigned to the first and second lines (represented by 1B and 2B) in accordance with the format defined in 221 and the remaining lines (represented by 3B) are allocated to moving image data or HSD data. (FIGS. 34A and 34B).
[0198]
Further, as shown in FIG. 35, when data transmission is performed using 6 B channel lines, Audio data and video image data are allocated to the first and second lines 1B and 2B in accordance with the format defined in H.221, and HSD data is allocated to the remaining lines (FIGS. 35A and 35B). Furthermore H 0 Channel, H 11 Channel and H 12 In the case of channel, data is allocated in the same way.
As a result, the video conference apparatus 1 can transmit various data by switching the operation mode as necessary.
[0199]
By the way, when a plurality of data communication lines of this type are used, and when the lines are congested, the plurality of lines may be connected to a call target via different routes.
That is, one of the multiple lines may be connected via a submarine cable, and the other line may be connected via a geosynchronous satellite. Even when a line is connected between them, a geostationary satellite on the Indian Ocean and a geostationary satellite on the Atlantic Ocean may be connected sequentially.
Therefore, when data is transmitted using a plurality of lines, the data transmitted from the call target may be greatly out of phase between the lines.
[0200]
On the other hand, H.C. In the case of transmitting moving image data and audio data 221, a phase shift can be corrected between channels using a frame synchronization signal.
However, when transmitting data other than moving image data and audio data, it is assumed that independent data is transmitted for each line, and therefore, there is a feature that a frame synchronization signal or the like is not defined.
[0201]
Therefore, when the image data of the document image is assigned to the HSD data and transmitted through a plurality of lines as in the video conference apparatus 1 of this embodiment, it becomes difficult to correct the phase shift, and the line itself is identified. May become difficult, and a correct document image may not be reproduced.
Therefore, in this embodiment, even when data other than moving image data and audio data is transmitted, the frame synchronization signal, bit rate allocation signal, encryption control signal are transmitted in the same manner as when moving image data and audio data are transmitted. To form a frame.
[0202]
As a result, even when various types of data other than moving image data and audio data are transmitted using a plurality of lines, the phase shift can be reliably corrected, and the transmitted lines are identified and the data is correctly restored. be able to.
[0203]
(1-5-2) Multiplexing circuit
(1-5-2-1) Generation of multiplexed data
By the way, when connecting various lines in this way, the video conference apparatus 1 needs to switch the transmission rate of data to be transmitted in the range from 64 [kbps] to a maximum of 1920 [kbps] according to the connected line.
On the other hand, the video conference apparatus 1 is required to multiplex image data, audio data, etc. by switching data mapping of each frame according to the operation mode.
In this case, if the clock frequency of the multiplexing process is switched according to the transmission speed, the configuration becomes complicated and the time required for the process increases.
[0204]
For this reason, in this embodiment, the video conference apparatus 1 can multiplex image data or the like using a single frequency clock by multiplexing data to be transmitted by forming a time slot. As a result, the overall configuration can be simplified.
That is, as shown in FIG. 36, the multiplexing circuit 49 supplies the bit clock and octet clock CK1 from the line interface circuit 48 to the reference clock switching circuit (reference CLK switching) 60, where the output data of the address decoder 61 is used as a reference. The operation of the clock switching circuit 60 is switched.
[0205]
As a result, the multiplexing circuit 49 drives the PLL circuit 62 with the output signal of the reference clock switching circuit 60, so that even when lines with various transmission speeds are connected, the clock CK having a predetermined frequency synchronized with the bit clock of this line. Is generated.
In this embodiment, the frequency of the clock CK is selected to be a frequency 2048 [kHz] which is 32 times the bit clock 64 [kHz] of the B channel, so that the multiplexing circuit 49 uses the clock CK as a reference. The clock frequency required for the multiplexing process is maintained at a single frequency.
[0206]
That is, as shown in FIG. 37, the multiplexing circuit 49 operates on the basis of the clock CK, thereby forming time slots TS1 to TS32 so as to be 32 consecutive during a period of 125 [μsec]. 8-bit data corresponding to one octet of each frame of the B channel is allocated to each of the time slots TS1 to TS32.
Thus, when six B channel lines are connected, the multiplexing circuit 49 sequentially maps image data, etc. in units of 8 bits to the first to sixth time slots TS1 to TS6 of the time slots TS1 to TS32. Then, one multiplexed serial data is generated, and the serial data is sequentially switched to each line and output, whereby the multiplexed image data is switched to a predetermined line and output.
[0207]
On the other hand, H 0 In the case of the channel, as shown in FIG. 38, the multiplexing circuit 49 transmits the 48-bit data during the period of 125 [μsec], thereby converting the first to sixth time slots TS1 to TS6 into the first. Allocation is made to the channel of the channel, and the subsequent seventh to twelfth time slots TS7 to TS12 are assigned to the channel of the second channel.
In this case, the multiplexing circuit 49 sequentially maps the data in the time slots TS1 to TS12 in units of 8 bits to generate one serial data, and switches the serial data to each line sequentially as in the case of the B channel. Thus, the multiplexed image data and the like are output to a predetermined line.
Furthermore H 11 Channel and H 12 In the case of the channel, the multiplexing circuit 49 assigns the first to twenty-fourth time slots TS1 to TS24 and the first to thirtyth time slots TS1 to TS30, respectively, to generate serial data mapping image data and the like. The serial data is output to the line and the multiplexed image data is output.
[0208]
That is, the multiplexing circuit 49 forms 32 time slots TS1 to TS32 during a period of 125 [μsec], and the time slots TS1 to TS32 are provided in units of 8 bits in accordance with the transmission speed of data output to the line. When switching the transfer rate of data to be output to the line by assigning data and generating one serial data, the time slot occupied by the data is switched to switch the transfer rate of the data. The data transfer speed can be easily switched by driving with CK.
Therefore, in the video conference apparatus 1, the entire configuration can be simplified and downsized accordingly.
[0209]
Therefore, the timing generation circuit 63 generates a reference signal for taking in data in each time slot with reference to the clock CK having the frequency of 2048 [kHz], and based on this reference signal, the speed conversion circuit 64 and the data time division. The operation of the circuit 65 and the CRC calculation circuit 68 is controlled.
On the other hand, the data time division circuit 65 has a memory space for time slot formation as described above, and sequentially captures image data and the like with reference to the mapping data DMAP output from the mapping memory 66. Thus, serial data is generated by sequentially assigning and multiplexing the image data of moving images to the time slots.
[0210]
At this time, the mapping memory 66 switches the mapping data DMAP based on the control data output from the address decoder 61, whereas the address decoder 61 performs this control in response to a control command output from the system controller 46. Switch data.
As a result, the multiplexing circuit 49 switches the mapping of the data time division circuit 65 in accordance with the operation mode of the video conference apparatus 1 according to the connected line.
[0211]
The data generation circuit 67 inputs the data of the frame synchronization signal and the bit rate allocation signal from the system controller 46, and outputs the data to the data time division circuit 65 at a predetermined timing, thereby this frame synchronization signal at a predetermined position corresponding to the service channel. The bit rate allocation signal is mapped.
The data time division circuit 65 sends the clock CLK to the audio data processing unit 18 and the encoder / decoder unit 11 at the timing of mapping the audio data and the image data, respectively. The audio data processing unit 18 and the encoder / decoder unit 11 Audio data and image data are output to the data time division circuit 65 based on the clock CLK.
[0212]
On the other hand, the speed conversion circuit 64 is composed of a random access memory circuit, and receives line drawing data DW input from the image data processing unit 14, the external bus interface circuit 50, image data D2 of natural images and document images, and the like. Input as HSD data and LSD data, convert the transmission rate, and output at the timing of mapping of the data time division circuit 65.
At this time, the timing generation circuit 63 switches the operation of the speed conversion circuit 64 based on the output data of the address decoder 61, thereby mapping out the HSD data and LSD data in the corresponding time slot.
[0213]
The data time division circuit 65 maps the data necessary for the time slot in this way, and the first to thirty-second time slots in units of octet numbers based on the clock output from the timing generation circuit 63. The sequentially mapped data is output sequentially and cyclically.
The CRC calculation circuit 68 takes in the output data, generates a CRC error correction code that is a cyclic code, outputs the error correction code to the data generation circuit 67 via the bus BUS and the system controller 46, and the data generation circuit 67. When mapping the data of the frame synchronization signal and the bit rate allocation signal to the data time division circuit 65, the error correction code is also mapped.
[0214]
As a result, the multiplexing circuit 49 can generate an error correction code by switching the operation timing of the CRC calculation circuit 68 according to the line, and can drive the CRC calculation circuit 68 at a single frequency. The configuration can be simplified.
Incidentally, this CRC error correction code is generated and processed using the free time of the time slot to which no data is assigned.
[0215]
As a result, the video conference apparatus 1 forms 32 time slots with respect to a maximum of 30 required time slots to ensure free time, and also uses this free time to correct CRC error. Even when a code is generated and the transmission speed is switched, data processing can be performed with a simple configuration as a whole.
The channel separation circuit 70 switches the output data of the data time division circuit 65 to the channel corresponding to the line and outputs it. The channel switching circuit 71 switches the output data of the channel separation circuit 70 to the channel set by the user. At this time, the transmission rate of the output data is converted into the transmission rate of each channel and output.
[0216]
As a result, the multiplexing circuit 49 generates multiplexed data DMU by multiplexing the image data and the like using a predetermined bit boundary, and outputs the multiplexed data DMU from the line interface circuit 48.
At this time, the multiplexing circuit 49 can switch the mapping data DMAP output from the mapping memory 66, thereby switching the mapping of the moving image data, HSD data, etc. according to the operation mode. Has been made to get.
[0217]
Further, the mapping memory 66 has first and second memory spaces so that the mapping can be quickly switched following the switching of the operation mode, and the first and second memory spaces are switched to switch the map. The mapping can be switched by switching the output of the ping data DMAP.
[0218]
(1-5-2-2) Separation of multiplexed data
On the other hand, with respect to the multiplexed data that is transmitted from the call target and is input via the line interface circuit 48, the multiplexing circuit 49 assigns this multiplexed data to the time slot as opposed to the time of transmission. After the serial data is generated, it is separated and output to each circuit block, so that even when the multiplexed data DMU is separated, the entire configuration can be simplified by operating with a single frequency clock. .
In addition, the multiplexing circuit 49 is further connected to the H channel when six B channels are connected. 0 When two channels are connected, a time slot is formed as in the case described above with reference to FIGS.
[0219]
As a result, as shown in FIGS. 39 and 40, the B channel and the H channel respectively. 0 When one channel is connected, the multiplexed data DMU is allocated to the first time slot TS1 and the first to sixth time slots TS1 to TS6, respectively, and is separated into image data, etc. As shown in FIG. 11 Channel and H 12 When the channels are connected, the multiplexed data DMU is assigned to the first to twenty-fourth time slots TS1 to TS24 and the first to thirtyth time slots TS1 to TS30, respectively, and separated into image data and the like.
[0220]
(1-5-2-3) Principle of phase shift detection
By the way, when data is transmitted using a plurality of lines, it is necessary to correct the phase of the data transmitted from the communication target that is greatly shifted between the lines.
For this purpose, a method of setting a predetermined reference, detecting the phase shift between the reference and each line for each line, and correcting the phase shift is conceivable. However, in this method, the overall configuration is complicated.
[0221]
Therefore, as shown in FIG. 43, the multiplexing circuit 49 corrects this type of phase shift by the phase shift correction circuit 80 and then forms a time slot by the mapping circuit 81 to separate the data.
[0222]
Here, as shown in FIG. The specified frame synchronization signal 221 is specified to assign the data “0011011” to the second to eighth octets of the even frame, whereby a continuous data string is sampled at an 8-bit period and this value “ By detecting the bit pattern “0011011”, the timing of the frame synchronization signal of the even frame can be detected.
As a result, H.C. The frame synchronization signal 221 defined is capable of detecting the byte boundary of the data in each frame based on this timing detection result. Further, for example, this timing detection result is obtained between two lines, and this timing detection is performed. Based on the result, the phase can be corrected to correct a maximum phase shift of 10 [msec].
[0223]
Further, when the frame synchronization signals are arranged in units of multiframes as shown in FIG. The frame synchronization signal 221 is defined such that the first octet of the odd-numbered frame is continuous with the value “001011” from the first sub-multiframe, whereby the first octet of the service channel is set between consecutive frames. And the value “001011” is detected to detect the timing of each frame in the multi-frame.
[0224]
As a result, H.C. The frame synchronization signal 221 is defined such that, for example, this timing detection result is obtained between two lines, and phase correction is performed based on this timing detection result to correct a maximum phase shift of 80 [msec]. Yes.
Further H. In the frame synchronization signal 221 defined, the first octet of the even frame is continued from the first sub-multiframe by “N1, N2, N3, N4”, and the value defined by the 5-bit data is the multiframe. It is stipulated that it switches cyclically every time.
[0225]
As a result, H.C. The frame synchronization signal defined by 221 can detect the timing of the multi-frame among the 16 multi-frames by detecting the value by detecting the first octet of the even-numbered frame. The phase shift of 1, 28 [sec] can be corrected.
In practice, in this type of data communication, if a maximum phase shift of 1, 28 [sec] can be corrected, the phase shift can be reliably corrected.
[0226]
Based on this phase shift detection principle, the multiplexing circuit 49 detects a phase shift between a plurality of lines and corrects the phase shift.
Hereinafter, the data for detecting the phase shift assigned to the frame synchronization signal is referred to as FAW.
[0227]
(1-5-2-4) Correction of phase shift
In FIG. 43, the multiplexing circuit 49 inputs the multiplexed data DMU output from the line interface circuit 48 to the data conversion circuit 82, where the data of a predetermined channel is continuous in a predetermined order in units of 8 bits. In this way, a time slot is formed to convert the input data of each line into serial data.
At this time, when a plurality of lines are connected, the data conversion circuit 82 forms a clock with a duty ratio of 50% on the basis of one of them, and samples the remaining lines on the basis of this clock. As a result, the data of each line is fetched with reference to this clock.
[0228]
Further, at this time, the conversion circuit 82 detects the timing at which the logic level of the remaining line is switched and the timing at which the data of each line is sampled. If this timing is close, the falling and rising edges of the clock are detected. The sampling timing is switched between the two, so that the transmitted data can be reliably captured.
In other words, the data transmitted through this type of line is not out of synchronization between lines, but has the feature of being out of phase. Thus, the data is captured by switching the timing between the falling edge and rising edge of the clock. Thus, the timing can be set once and data can be reliably fetched.
[0229]
Incidentally, when correcting such a phase shift, the phase of the data of each line can be adjusted to one clock by using the memory of the FIFO structure. However, in this method, the whole structure becomes complicated. Thus, in the case of this embodiment, the data of each line can be reliably fetched with a simple configuration.
Further, when the data is taken in, the conversion circuit 82 detects the byte boundary when the line into which the data is taken in is an ISDN line, so that the bit arrangement is corrected and taken in here.
[0230]
On the other hand, the FAW detection circuit 83 detects the FAW from the continuous data string in units of 8 bits, and the counter 84 drives a predetermined ring counter for each line on the basis of the FAW detection result.
As a result, the multiplexing circuit 49 detects the octet number and bit boundary of the data input via each line by the counter circuit.
[0231]
Based on the detection result of the bit boundary, the bit switching circuit 85 corrects the output data of the data conversion circuit 82 so that the data of the same optic number is continuous in units of 8 bits for each line, and the corrected data is stored in the buffer memory. 86.
At this time, the buffer memory 86 sequentially inputs the data based on the detection result of the optic number, and outputs the data sequentially stored with reference to the reference data input via the selector 87, and thereby, in the order of the channels. The data is output so that the data of the same optic number is continuous in units of 8 bits, and the phase shift between the channels is corrected.
[0232]
At this time, the buffer memory 86 corrects the phase shift in the 8-bit parallel data format by inputting / outputting data in units of time slots, and the parallel serial conversion circuit (P / S) 88 converts the data to the original serial data format. To do.
The error correction circuit 89 performs error correction processing on the bit rate assignment signal and the like, and the CRC error correction circuit 90 performs error correction processing on the entire data based on the error correction code added at the time of transmission.
[0233]
At this time, the error correction circuit 90 is configured to perform error correction processing using the idle time of the time slot to which no data is allocated, so that the video conference apparatus 1 can transmit and receive data even when the transmission speed is switched. The error correction process can be performed with a simple configuration.
The BAS detection circuit 91 detects a bit rate assignment signal and outputs it to the system controller 46, so that the system controller 46 can receive a control command and the like sent from the call target.
[0234]
The mapping circuit 81 selectively outputs the output data of the parallel-serial conversion circuit 88 based on the mapping data output from the system controller 46, whereby the multiplexing circuit 49 causes the multiplexed audio signal to be transmitted. Data and the like are separated and output to corresponding circuit blocks.
At this time, the multiplexing circuit 49 converts the transmission speed via the speed adjustment circuit 92 and outputs the user data output via the external bus interface circuit 50 or the like.
[0235]
As shown in FIG. 46, the FAW detection circuit 83 receives the output data DT of the data conversion circuit 82 in the serial / parallel conversion circuit (S / P) 95, and first, the 8-bit assigned to the first time slot. Data is converted into parallel data and output.
The registers (R) 96A to 96F are connected in series and sequentially transfer 8-bit parallel data in a cycle in which the first time slot is repeated. The pattern detection circuit 97 outputs the output data of the serial / parallel conversion circuit 95, Output data of these registers 96A to 96F are inputted in parallel.
[0236]
As a result, the pattern detection circuit 97 inputs 7 bytes of continuous 8-bit data extracted from the data assigned to the first channel, and detects whether each 7-byte bit is continuous with the value “00111011”. To do.
That is, the pattern detection circuit 97 cuts out this 8-bit × 7-byte data string, and then detects a timing that matches the value “0011011” of the second to eighth octets assigned to the frame synchronization signal.
[0237]
When detecting this timing, the pattern detection circuit 97 inputs the output data of the serial / parallel conversion circuit 95 and the registers 96A to 96F into the eight masks of the value “00111011” for each bit string, and compares the result. As a result, the FAW is detected in 8 systems at the same time, and the output data of 8 bits is lowered and the detection result DFAW is output so as to correspond to the matched bits.
As a result, the pattern detection circuit 97 detects the FAW in parallel for each of the first to eighth bits of one time slot, so that the FAW can be detected easily and reliably in a short time. Has been made.
[0238]
By the way, in this type of image data and audio data, when a frame is formed as described above with reference to FIG. 44, 7-bit data arranged in the vertical direction may continue with the same value as the FAW pattern.
Therefore, it is not possible to determine whether or not a correct FAW has been detected simply by detecting a bit pattern having this value “0011011”.
For this reason, in this embodiment, the pattern detection circuit 97 outputs 8-bit output data as a detection result to the FAW determination circuits 98A to 98H one bit at a time, and determines whether or not the result is a correct FAW detection result.
[0239]
As shown in FIG. 47, the FAW determination circuits 98A to 98H are formed in eight systems with the same circuit configuration so as to correspond to the detection result DFAW, and the respective bits DFAW1 to DFAW8 of the FAW detection result DFAW are respectively used as the octal counter 99. Each bit FAW8 (FAW81 to FAW88) of the output data of the latch circuit 95F is input to the selector 100 so as to correspond to the bits DFAW1 to DFAW8.
The 80-adic counter 99 is formed of an 80-adic ring counter. When the logic levels of the bits DFAW1 to DFAW8 fall, the count of the clock CK80 having a frequency of 8 [kHz] synchronized with the time slot formation cycle is started. When the count value reaches 80, the carry signal CARRY is raised.
[0240]
As a result, when the FAW detection result DFAW is obtained, the 80-adic counter 99 counts data of the same time slot from the corresponding input data in units of 80 bits, and outputs the count result as a carry signal CARRY.
The binary counter 101 is formed of a binary counter that operates with reference to the clock CK80. By counting the carry signal CARRY, the output of the binary counter 101 is output when a period of 2 frames elapses from the timing when the FAW detection result DFAW is obtained. Raise the logic level.
Thus, when the FAW detection result DFAW1 is correct, the FAW determination circuits 98A to 98H can obtain the FAW detection result DFAW1 again at the timing when the logic level of the binary counter 101 rises, and the timing when the logic level of the carry signal CARRY rises. Thus, it is possible to detect data of an odd frame, a service channel, and octet number 2.
[0241]
Here H. According to the definition of 221, the odd frame, service channel, and octet number 2 data are always held at the value “1” (FIG. 45). If the FAW detection result DFAW1 is correct, the carrier signal When the CARRY logic level rises, the input data FAW81 to FAW82 of the selector 100 also rises simultaneously.
Accordingly, the selector 100 alternately outputs the FAW detection result DFAW1 and the input data FAW81 to FAW82 of the selector 100 at the timing when the logic level of the binary counter 101 is switched, and when the correct FAW detection result DFAW1 is obtained as a result, The selection result in which the logic level is continuously held at the value “1” is output.
[0242]
The six-stage protection circuit 103 determines that the correct FAW detection result DFAW1 has been obtained and outputs the detection result to the system controller 46 when the logic level of this selection result is continuously held at the value “1” six times. To do.
In practice, H. If the FAW bit pattern defined by H.221 continues for 6 frames, it can be determined that the correct pattern has been detected reliably, and thus the frame synchronization signal can be reliably detected.
[0243]
On the other hand, if the logic level of the selection result does not rise continuously 6 times, the 6-stage protection circuit 103 outputs a reset signal to the 80-digit counter 99 and the counter 101, whereby the FAW detection circuit 83 The FAW detection process is restarted for.
Thus, in this embodiment, eight FAWs are detected simultaneously in parallel, and one FAW detection result DFAW1 (DFAW2 to DFAW2) is determined by determining whether the FAW determination circuits 98A to 98H are correct FAW detection results for each system. Even if the DFAW 8) is erroneous, it is simultaneously determined in parallel whether or not the other FAW detection result is the correct FAW detection result, so that the FAW can be detected easily and reliably in a short time.
[0244]
When the FAW detection result is obtained in this way, the system controller 46 starts up the operation of the counter 84.
Here, the counter 84 has six systems shown in FIG. 48, and detects the octet number of each line in each system.
[0245]
That is, the six-system counter 84 receives the carry signals CARRY 1 to 8 from the eight-system FAW detection circuit 83 to the selector 105, and detects one-system FAW detection based on a selection signal output via the system controller 46. The carrier signals CARRY 1 to 8 output from the circuit 83 are selectively input.
Therefore, when the correct FAW detection result is obtained for the first time slot, the system controller 46 selects and inputs the carry signal CARRY to the first counter 84 from the FAW detection circuit 83 that has obtained the correct detection result. The selection signal SEL is output through a predetermined reference signal generation circuit.
[0246]
When the carrier signal CARRY1 is selected in this way, the counter 84 loads the carrier signal CARRY1 into the 160-digit ring counter 106 operating with the clock CK80 having a frequency of 8 [kHz].
Accordingly, the counter 84 is configured to generate a count value corresponding to the octet number in sub-multiframe units by the ring counter 106.
[0247]
The serial / parallel conversion circuit 107 converts the time slotted serial data DT, which is output data of the data conversion circuit 82, into parallel data and outputs the parallel data.
The selector 108 starts to operate in response to the selection signal SEL, and selectively outputs one time slot data from the parallel data so as to correspond to the time slot from which the FAW detection result is obtained.
[0248]
The detection circuit 109 selectively inputs 1-bit data per frame from the output data of the selector 108 based on the count result of the ring counter 106, thereby selectively inputting the data of the octet number 1 of the service channel. (FIG. 44).
Further, the detection circuit 109 monitors the data of this octet number 1 obtained from the odd frame, and when the continuation of the value “001011” is detected here, the sub-multiframe (SMF) counter 110 is reset (FIG. 45). .
[0249]
The sub-multiframe counter 110 is formed of a hexadecimal ring counter that counts the count result of the counter 106, thereby incrementing the count value in units of frames and resetting the count value in a multiframe cycle.
As a result, the sub-multiframe counter 110 outputs the count value of each frame in units of multiframes.
[0250]
Further, the detection circuit 109 detects data of octet number 1 in the first to fifth sub-multiframes and even frames, and outputs the detection result to the MF counter 111 at a predetermined timing.
The MF counter 111 is formed of a hexadecimal ring counter that operates on the basis of the count result of the sub-multiframe counter 110. The MF counter 111 loads the detection result of the detection circuit 109 and operates to load even frames and octet numbers 1. A count value corresponding to the data “N1, N2, N3, N4” is output.
[0251]
As a result, the counter 84 outputs an octet number detection result BWN in units of 16 multiframes for the detection target line based on the FAW detection result.
Further, the detection circuit 109 detects octet number 1 data of the sixth sub-multiframe and even frame and data “L1, L2, L3” of octet number 1 of the seventh sub-multiframe, even frame and odd frame. (FIG. 45) At a predetermined timing, this detection result is output to the CH number detection circuit 112 formed by a latch circuit.
[0252]
Here H. In the format 221, the channel number is assigned to the data “L 1, L 2, L 3” and transmitted, and the channel number detection circuit 112 is latched to hold the channel detection result, and the channel number detection result is also displayed. It is output together with the count values of the counters 106-112.
[0253]
Further, the detection circuit 109 detects the data of even frames, service channels, and octet numbers 2 to 8 based on the bit allocation detected by the counter 106 and outputs the data to the front and rear stage protection circuit 113 to protect the front and rear stages. The circuit 113 determines whether or not this data is a value “0011011”.
If a negative result is obtained here, it is considered that the synchronization is lost in this case, so that the front-rear protection circuit 113 outputs an out-of-synchronization signal IS to the system controller 46.
[0254]
In other words, the system controller 46 switches the selection signal SEL to change the FAW detection circuit 83 once the counters 106 to 111 and the CH number detection circuit 112 output the octet number detection result BWN in units of 16 multiframes. The counter 84 is separated from the counter.
As a result, the system controller 46 switches the detection target of the FAW detection circuit 83 to the second time slot that follows and simultaneously outputs the FAW detection result to the counter 84 of the second system. A selection signal SEL is output.
[0255]
On the other hand, the counter 84 of the first system from which the FAW detection circuit 83 has been disconnected starts to operate once at a synchronized timing and continues to count the clock CK80 synchronized with the time slot formation cycle (that is, the counters 106 to 106). 111 will continue to run), and the octet number detection result BWN can be output continuously.
As a result, the video conference apparatus 1 can sequentially switch the detection target of the FAW detection circuit 83 to obtain the FAW detection result, and the entire configuration can be simplified accordingly.
[0256]
That is, the video conference apparatus 1 may correct the phase shift for each of up to six time slots by connecting the largest number of lines in the B channel.
By the way, H 0 In the channel, when two lines are connected, the phase shift can be detected for two time slots, and all the phase shifts can be corrected based on the detection result. 11 And H 12 In the channel, it is understood that there is no need for phase shift correction because each channel is transmitted through one line.
Thus, it is understood that the phase shift can be detected only by preparing six counter circuits.
[0257]
By the way, in this type of line, there may be a bit shift during communication due to an abnormality in the transmission side device. In this case, the state is out of synchronization with the count values of the self-running counters 106 to 111. become.
Therefore, the phase shift correction circuit 80 detects this synchronization shift by the front and rear stage protection circuit 113, and when the synchronization is lost, switches the detection target of the FAW detection circuit 83 and outputs the FAW detection result to the counter 84 that has lost synchronization. Thus, the selection signal SEL is output so that the FAW is detected again to synchronize again, and the detection result BWN of the octet number is output.
[0258]
As shown in FIGS. 49 and 50, the bit switching circuit 85 is formed of six bit shift correction circuits 115A to 115F corresponding to the system of the counter 84, and the bit shift correction circuits 115A to 115F are connected to the data conversion circuit. The output data DT 82 is input (FIG. 50A).
The bit shift correction circuits 115A to 115F are each formed by two 8-bit latch circuits, and each 8-bit data DT of the corresponding time slot is latched alternately by the two 8-bit latch circuits, and the output of the system controller 46 is also output. The latch result is cut out and output at a predetermined timing with reference to the data.
[0259]
Here, when the octet number detection result BWN is obtained by the counter 84, the system controller 46 inputs the FAW detection result DFAW of the corresponding line, and outputs the FAW detection result DFAW to the corresponding bit shift correction circuits 115A to 115F. To do.
As a result, the bit shift correction circuits 115A to 115F cut out and output the latch results based on the detection results of the counter 84 and the FAW detection circuit 83, so that the data of the same octet consecutive from the sequentially input output data DT is obtained. The arrangement of the data DT is converted so as to be continuous within the time slot and output (FIG. 50B).
For example, in this case, the data “1” and “2” of the fifth channel and the data “3” to “8” of the fifth channel of the subsequent time slot are combined to form one time slot. Understand.
[0260]
As a result, in the video conference apparatus 1, by connecting 6 lines at maximum, the phase shift correction circuit 80 causes the 6 bit shift correction circuits 115 </ b> A to 115 </ b> F so that data of the same octet is continuous in each time slot. The phase shift of each line is corrected.
The bit shift correcting circuits 115A to 115F output the latch circuit output data in the form of parallel data at a timing synchronized with the input data DT. In FIG. 50B, the input data DT is output. Output data DT1 is shown in a serial data format in a substantially linear manner.
[0261]
The bit shift correction circuits 115A to 115F output the output data DT1 to the buffer memory 86, and the address selector 116 displays the corresponding octet number detection result BWN and channel number detection result in synchronization with the timing of the output data DT1. Output to.
As a result, the buffer memory 86 stores the input data DT1 sequentially using the octet number detection result BWN and the channel number detection result as address data.
[0262]
On the other hand, the system controller 46 inputs the octet number detection result BWN via the latch circuit 117, and detects a time slot serving as a reference for correcting the phase shift.
Here, when the phase shift is corrected for the six lines in this way, the most delayed time slot is detected, and the time slot is set as a reference.
[0263]
However, when the most delayed time slot is detected from the six time slots based on the octet number detection result BWN whose value sequentially and cyclically changes in this way, the processing becomes complicated.
Therefore, in this embodiment, the system controller 46 inputs the two octet number detection results BWN via the latch circuit (R) 117 and detects the comparison result of the octet number detection results BWN.
As a result, the system controller 46 detects the delayed line from the two time slots, and then inputs the octet number detection result BWN for the delayed line and one of the remaining four lines and compares the result. To detect.
[0264]
As a result, the system controller 46 detects the most delayed line by repeating this process up to five times by sequentially fetching two octet number detection results BWN and detecting the comparison result. In this way, the latch circuit 117 can fetch two octet number detection results BWN simultaneously.
Further, the system controller 46 outputs a switching signal to the selector 118, and selectively outputs the octet number detection result BWN of the most delayed line to the address selector 116.
[0265]
As a result, the address selector 116 outputs the most delayed octet number detection result BWN to the buffer memory 86 as a read address, whereby the buffer memory 86 sequentially outputs the stored data to correct the phase shift.
At this time, the address selector 116 outputs the data of the channel numbers in which the values sequentially circulate to the buffer memory 86 as address data so that the channel numbers are successively arranged.
[0266]
As a result, the phase shift correction circuit 80 corrects the phase shift between the lines, rearranges the arrangement of the data DT so that the channel numbers are successively arranged (FIG. 50C), and outputs the parallel / serial conversion circuit 88. To convert to the original serial data format and output.
Thus, by assigning and processing the data of each line to the time slot, the processing can be simplified even when the phase shift is corrected.
[0267]
Further, by assigning a frame synchronization signal or the like to the HSD data and transmitting it, it is possible to receive the document image or the like with a correct channel arrangement by correcting the phase shift, and thus the document image can also be correctly reproduced.
[0268]
(1-5-2-5) Updating mapping memory
By the way, the mapping memory 66 and the mapping circuit 81 respectively update the mapping data to switch the data to be assigned to each frame, so that the video conference apparatus 1 switches and transmits various data according to the operation mode. Has been made to get.
In order to switch this data, it is necessary to update the mapping memory 66. If this update process can be simplified, the time required for the system controller 46 to perform this update process can be shortened, and the overall configuration can be reduced accordingly. It can be simplified.
[0269]
Further, when the data is mapped to the time slot, or when the data is separated and output to each circuit block, the multiplexing circuit 47 refers to the mapping memory 66, and this reference operation is simplified. If it can, the processing time of the whole can be shortened and the configuration can be simplified.
[0270]
Therefore, as shown in FIG. 51, the mapping memory 66 forms memory spaces corresponding to time slots in the first and second mapping RAMs 120 and 121, respectively, and corresponds to the data arrangement of each frame in this memory space. An address space is formed, and mapping data is stored in this address space.
[0271]
As a result, as shown in FIG. 52, the mapping memory 66, when transmitting data using two B channel lines, indicates the type of data stored corresponding to the frames of the first channel and the second channel. Are stored as mapping data, and the data time division circuit 65 sequentially inputs audio data specified by the mapping data data, moving image data, and the like.
In FIG. 52, the audio data is represented by symbol A, the moving image data is represented by symbol V, and the data of the frame synchronization signal and the bit identification signal are represented by symbols F and B, respectively.
[0272]
Further, the mapping memory 66 switches the switching circuits 122 and 123 in a complementary manner at a predetermined timing to connect the mapping RAMs 120 and 121 to the system controller 46 or the data time division circuit 65, respectively. While the circuit 65 accesses one mapping RAM 120 or 121 and refers to the mapping data DMAP, the mapping data DMAP in the other mapping RAM 121 or 120 can be updated.
[0273]
Thus, the video conference apparatus 1 can easily switch the operation mode by switching the connection of the switching circuits 122 and 123 at a predetermined timing.
Here, as shown in FIG. 53, the mapping data DMAP is composed of 8-bit data, and the lower-order 6-bit data designates the types of moving image data, audio data, and the like.
[0274]
That is, the mapping data DMAP rises to the value 1 only for the least significant bit among the 6 bits when the audio data is assigned, whereas it rises to the value 1 only for the subsequent second bit when the image data of the moving image is assigned.
Corresponding to this, the data time division circuit 65 selects and inputs audio data, moving image data, HSB data, etc., based on the lower 6 bits of data, thereby sequentially setting the preset data in the time slot. Assign and output.
Further, the mapping data DMAP assigns the identification data BM to the most significant bit D7, and the mapping data access operation of the data time division circuit 65 is switched by this identification data BM.
[0275]
That is, in this embodiment, each frame is a subframe to which the same type of data is assigned (in FIG. 52, the first to seventh subframes correspond) and a subframe to which different data is assigned (FIG. 52). 8 corresponds to the eighth subframe).
As a result, the system controller 46 assigns the same type of data to the subframes to be subsequently read (that is, in this case, by accessing the mapping data so as to perform raster scanning, the first to sixth subframes and This corresponds to mapping data of the eighth subframe), and this identification data BM is raised to a value of 1.
[0276]
Correspondingly, the data time division circuit 65 holds the mapping data DMAP corresponding to the octet number 1 among the accessed mapping data DMAP.
Further, when mapping the designated data, the data time division circuit 65 detects the identification data BM. When the identification data BM rises to the value 1, the data time division circuit 65 stops accessing the subsequent mapping data DMAP. The data specified by the held mapping data DMAP is mapped.
[0277]
In this way, the number of accesses of the mapping memory 66 can be reduced step by step, the processing time can be shortened accordingly, and the capacity of the mapping memory 66 can be reduced. The overall configuration can be simplified and reduced in size.
Further, in this way, the mapping data DMAP for which the access is to be stopped need not be written in the mapping memory 66, so that the system controller 46 completes the updating process of the mapping memory 66 in a short time. In addition, the burden on the system controller 46 can be reduced accordingly.
[0278]
On the other hand, the mapping circuit 81 (FIG. 43) accesses the mapping memory in reverse to the data time division circuit 65 to obtain the mapping data, and separates the multiplexed data DT based on the mapping data, The separated data is output to the corresponding circuit block 11, 18 or the like.
Thus, even when the received data is separated, it can be reliably separated into the original data with a simple configuration as a whole.
[0279]
(2) Effects of the embodiment
According to the above configuration, the time slot is formed and multiplexed, and the multiplexed and transmitted data is separated, so that even when the line is switched, the single frequency clock can be processed. The overall configuration can be simplified.
Further, when correcting the phase shift, the FAW detection circuit of the eight systems simultaneously detects the FAW in parallel, and further switches the FAW detection circuit to set the operation of the counter circuit 84 to synchronize with each line. By sequentially comparing the two address detection results and selecting the read reference address data, the phase shift can be quickly corrected with a simple configuration as a whole. Further, when this phase is corrected, the overall configuration can be simplified by correcting the line arrangement together.
[0280]
(3) Other embodiments
In the above-described embodiment, the case where the FAW of the input data allocated to one time slot is detected by using eight FAW detection circuits simultaneously in parallel has been described. However, the present invention is not limited to this. For example, the present invention can be widely applied when detecting a bit pattern of data transmitted through one line.
[0281]
Furthermore, in the above-described embodiment, the case where the pattern detection circuit formed by using the eight FAW detection circuits simultaneously and in parallel is switched to synchronize the operation of the counter circuit is described, but the present invention is not limited to this. Various pattern detection circuits can be widely applied.
[0282]
Furthermore, in the above-described embodiment, the case where the arrangement of channels is corrected together with the phase shift has been described. However, the present invention is not limited to this, and only the phase shift may be corrected as necessary.
[0283]
Furthermore, in the above-described embodiment, the case where the reference address data for reading is generated by comparing two channels has been described. However, the present invention is not limited to this, and for example, the address data for reading reference is generated separately. May be used as a reference.
[0284]
【The invention's effect】
As described above, according to the present invention, input serial data is taken into a plurality of systems of data input means, held for a period corresponding to the identification data allocation period, and a bit pattern is detected for each system, thereby simultaneously The bit pattern can be detected in parallel, and the bit pattern can be detected easily and reliably. In addition, when data is input / output with multiple channels, data is assigned to the time slot and processed, so that even if the time slot occupied by this data is switched and the number of channels and / or the transmission speed is changed, the transmission of converted serial data Processing can be performed while maintaining the speed at a constant value, and the entire configuration can be simplified accordingly.
[0285]
In addition, if the input channels are sequentially synchronized with a plurality of self-propelled counter circuits corresponding to the plurality of input channels, each channel can be synchronized with one bit pattern detection means, and the overall configuration is simplified accordingly. At this time, the count operation can be reliably synchronized by re-synchronizing the count operation of the counter circuit that is out of synchronization with the count operation of the counter circuit out of synchronization.
[0286]
Further, after sequentially storing the converted serial data, when outputting a predetermined order to correct the phase shift between the channels, a plurality of input channels are sequentially compared to detect the input serial data with the most delayed phase, and the detected By generating the reference address data of the read reference based on the address data of the input serial data, the reference address data can be easily set. At this time, based on the channel data, the stored conversion serial data DT is stored. The arrangement can be converted so that the channels are continuous, and the arrangement of the channels can be corrected at the same time. This makes it possible to reliably correct the phase shift between the channels with a simple configuration and reliably transmit the data. A data transmission device that can be used can be obtained.
[Brief description of the drawings]
FIG. 1 is a front view showing a video conference apparatus according to an embodiment of the present invention.
FIG. 2 is a block diagram showing the overall configuration.
FIG. 3 is a block diagram showing an image input / output unit.
FIG. 4 is a block diagram showing an encoder / decoder unit.
FIG. 5 is a block diagram showing an image data processing unit.
FIG. 6 is a block diagram showing a main processing unit.
FIG. 7 is a block diagram for explaining the processing of the central processing unit.
FIG. 8 is a block diagram for explaining bus switching.
FIG. 9 is a signal waveform diagram for explaining the operation;
FIG. 10 is a schematic diagram for explaining teleliteing operation;
FIG. 11 is a schematic diagram illustrating a mismatch state between the document image and the line drawing.
FIG. 12 is a schematic diagram illustrating a communication procedure for eliminating a mismatch between a document image and a line drawing.
FIG. 13 is a flowchart showing a processing procedure for that purpose.
FIG. 14 is a flowchart for explaining the screen control key process.
FIG. 15 is a flowchart for explaining the screen control request process;
FIG. 16 is a block diagram showing a peripheral circuit of the arithmetic memory.
FIG. 17 is a schematic diagram for explaining allocation of memory space in the case of a natural image.
FIG. 18 is a schematic diagram for explaining allocation of memory space in the case of a document image.
FIG. 19 is a schematic diagram for explaining the allocation of natural image memory;
FIG. 20 is a schematic diagram for explaining memory allocation of a document image.
FIG. 21 is a block diagram for explaining processing of a document image.
FIG. 22 is a schematic diagram for explaining display of a document image;
FIG. 23 is a schematic diagram for explaining conversion of binary data into multi-value data.
FIG. 24 is a schematic diagram for explaining enlarged display of a document image;
FIG. 25 is a schematic diagram for explaining image conversion in the PAL-NTSC system.
FIG. 26 is a schematic diagram for explaining storage of image data in the FIFO;
FIG. 27 is a schematic diagram for explaining flicker reduction.
FIG. 28 is a schematic diagram for explaining the case where flicker reduction is performed with two lines.
FIG. 29 is a block diagram for explaining input / output of a natural image.
FIG. 30 is a block diagram for explaining display of a natural image.
FIG. 31 is a schematic diagram showing the structure of a B channel.
FIG. 32: H 0 It is a basic diagram which shows the structure of channel.
FIG. 33 is a schematic diagram for explaining data transmission when two lines of B channel are used.
FIG. 34 is a schematic diagram for explaining data transmission when three lines of B channel are used.
FIG. 35 is a schematic diagram for explaining data transmission when 6 lines of B channel are used.
FIG. 36 is a block diagram showing the transmission side of the multiplexing circuit.
FIG. 37 is a schematic diagram for explaining a time slot when 6 lines of B channel are used.
FIG. 38: H 0 It is an approximate line figure used for explanation of a time slot in case two channels are used.
FIG. 39 is a schematic diagram for explanation of a time slot when one line of B channel is used.
FIG. 40: H 0 It is an approximate line figure used for explanation of a time slot in case one channel is used.
FIG. 41 H 11 It is an approximate line figure used for explanation of a time slot in the case of using a channel.
FIG. 42 H 12 It is an approximate line figure used for explanation of a time slot in the case of using a channel.
FIG. 43 is a block diagram showing the receiving side of the multiplexing circuit.
FIG. 44 is a schematic diagram for explaining FAS;
FIG. 45 is a schematic diagram for explaining FAS between the frames;
FIG. 46 is a block diagram showing a FAW detection circuit.
FIG. 47 is a block diagram showing a FAW determination circuit.
FIG. 48 is a block diagram showing a counter circuit.
FIG. 49 is a block diagram showing a bit switching circuit.
FIG. 50 is a schematic diagram for explaining phase shift correction.
FIG. 51 is a block diagram showing a mapping memory.
FIG. 52 is a schematic diagram for explanation.
FIG. 53 is a schematic diagram showing mapping data.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Video conference apparatus, 3 ... Processor, 4 ... Monitor apparatus, 6 ... Remote commander, 10 ... Image input / output part, 11 ... Encoder / decoder part, 12 ... Main processing part, 14 ... Image data processing unit, 18 ... Audio processing unit, encoder / decoder, 35 ... Bus controller, 36 ... Still image processing circuit, 37 ... Binary image processing circuit, 38 ... Image interface circuit, 40 ... Arithmetic memory 42... Image FIFO 44... Drawing plane 46. System controller 49.

Claims (6)

所定の入力チヤンネルを介して入力される入力シリアルデータをデータ処理するデータ伝送装置において、
上記入力シリアルデータは、フレーム単位で、所定の識別ビツト割り当て期間の間、所定ビツト周期で、所定値の識別ビツトが順次割り当てられ、上記識別ビツト割り当て期間の上記識別ビツトで所定のビツトパターンを形成し、
上記データ伝送装置は、
上記ビツト周期のビツトを単位にして、上記入力シリアルデータを取り込んで上記ビツトパターンを検出し、上記ビツトパターンが上記複数フレームで検出されると、検出信号を出力するビツトパターン検出手段と、
上記検出信号を基準にして、上記入力シリアルデータのアドレスデータを生成するアドレスデータ生成手段と、
上記アドレスデータを基準にして上記入力シリアルデータを順次入力して処理するデータ処理手段と
を具え、
上記ビツトパターン検出手段は、
上記識別ビツトが割り当てられるビツト周期で、上記入力シリアルデータを取り込む複数系統のデータ入力手段と、上記複数系統のデータ入力手段に対応した複数系統の識別データ検出手段とを有し、
上記複数系統のデータ入力手段は、それぞれ異なるタイミングで順次入力される上記入力シリアルデータを取り込んで上記識別ビツト割り当て期間に相当する期間の間保持し、
上記複数系統の識別データ検出手段は、対応する上記データ入力手段に保持された上記入力シリアルデータが上記ビツトパターンに一致するか否か判断する
ことを特徴とするデータ伝送装置。In a data transmission apparatus that processes input serial data input via a predetermined input channel,
In the input serial data, a predetermined value of identification bits is sequentially allocated in a predetermined bit period during a predetermined identification bit allocation period in a frame unit, and a predetermined bit pattern is formed by the identification bits in the identification bit allocation period. And
The data transmission device is
Bit pattern detecting means for detecting the bit pattern by taking the input serial data in units of bits of the bit period and outputting a detection signal when the bit pattern is detected in the plurality of frames;
Address data generating means for generating address data of the input serial data with reference to the detection signal;
Data processing means for sequentially inputting and processing the input serial data on the basis of the address data;
The bit pattern detection means includes:
A plurality of systems of data input means for capturing the input serial data in a bit cycle to which the identification bits are assigned, and a plurality of systems of identification data detection means corresponding to the plurality of systems of data input means,
The plurality of systems of data input means take in the input serial data sequentially input at different timings and hold them for a period corresponding to the identification bit allocation period,
The plurality of systems of identification data detection means determine whether or not the input serial data held in the corresponding data input means matches the bit pattern. 複数の入力チヤンネルを介して入力される入力シリアルデータをデータ処理するデータ伝送装置において、
上記入力シリアルデータは、フレーム単位で、所定の識別ビツト割り当て期間の間、所定ビツト毎に、所定値の識別ビツトが順次割り当てられ、上記識別ビツト割り当て期間の上記識別ビツトで所定のビツトパターンを形成し、
上記データ伝送装置は、
上記入力シリアルデータの伝送速度を変換して上記所定ビツト単位で選択的に出力することにより、上記複数チヤンネルの入力シリアルデータが上記ビツト単位で連続する変換シリアルデータを生成するシリアルデータ生成手段と、
上記ビツト単位で、上記入力チヤンネル毎に上記変換シリアルデータを取り込んで上記ビツトパターンを検出し、上記ビツトパターンが上記複数フレームで検出されると、検出信号を出力するビツトパターン検出手段と、
上記検出信号を基準にして、上記入力シリアルデータのアドレスデータを生成するアドレスデータ生成手段と、
上記アドレスデータを基準にして上記変換シリアルデータのデータ配列を変換して上記入力チヤンネル間の位相ずれを補正する位相補正手段と
を具え、
上記アドレスデータ生成手段は、
上記複数の入力チヤンネルに対応する複数のカウンタ回路を有し、
上記カウンタ回路は、上記検出信号を基準にして、上記入力シリアルデータに同期したクロツクをカウントして上記アドレスデータを生成する自走式のカウンタ回路でなり、
上記ビツトパターン検出手段は、
上記変換シリアルデータを取り込むチヤンネルを順次切り換えて、上記入力チヤンネル毎に、順次検出結果を出力し、
上記アドレスデータ生成手段は、
上記ビツトパターン検出手段の上記検出結果を、上記複数のカウンタ回路に順次入力して、上記各入力チヤンネルの上記入力シリアルデータに対応する上記カウンタ回路のカウント動作を同期させる
ことを特徴とするデータ伝送装置。In a data transmission apparatus that processes input serial data input via a plurality of input channels,
In the input serial data, a predetermined value of identification bits is sequentially allocated for each predetermined bit in a frame unit during a predetermined identification bit allocation period, and a predetermined bit pattern is formed by the identification bits in the identification bit allocation period. And
The data transmission device is
Serial data generating means for generating converted serial data in which the input serial data of the plurality of channels is continuous in the bit unit by converting the transmission speed of the input serial data and selectively outputting the data in units of the predetermined bit;
Bit pattern detection means for detecting the bit pattern by fetching the converted serial data for each input channel in units of the bit, and outputting a detection signal when the bit pattern is detected in the plurality of frames;
Address data generating means for generating address data of the input serial data with reference to the detection signal;
Phase correction means for correcting the phase shift between the input channels by converting the data array of the converted serial data on the basis of the address data;
The address data generating means
A plurality of counter circuits corresponding to the plurality of input channels;
The counter circuit is a self-running counter circuit that generates the address data by counting clocks synchronized with the input serial data with reference to the detection signal.
The bit pattern detection means includes:
The channel for taking in the converted serial data is sequentially switched, and the detection result is sequentially output for each input channel.
The address data generating means
A data transmission characterized in that the detection result of the bit pattern detection means is sequentially inputted to the plurality of counter circuits, and the counting operation of the counter circuit corresponding to the input serial data of each input channel is synchronized. apparatus. 上記アドレスデータ生成手段は、
上記カウント動作の同期はずれを検出する同期はずれ検出回路を有し、
上記カウント動作の同期がはずれと、該同期のはずれた上記カウンタ回路に上記ビツトパターン検出手段の上記検出結果を入力してカウント動作を同期させる
ことを特徴とする請求項２に記載のデータ伝送装置。The address data generating means
A synchronization error detection circuit for detecting a synchronization error of the counting operation;
3. The data transmission apparatus according to claim 2 , wherein when the count operation is out of synchronization, the count result is synchronized by inputting the detection result of the bit pattern detection means to the counter circuit out of synchronization. . 複数の入力チヤンネルを介して入力される入力シリアルデータをデータ処理するデータ伝送装置において、
上記入力シリアルデータは、フレーム単位で、所定の識別データ割り当て期間の間、所定ビツト毎に、所定値の識別ビツトが順次割り当てられ、上記識別データ割り当て期間の上記識別ビツトで所定のビツトパターンを形成し、
上記データ伝送装置は、
上記入力シリアルデータの伝送速度を変換して上記所定ビツト単位で選択的に出力することにより、上記複数チヤンネルの入力シリアルデータが上記ビツト単位で連続する変換シリアルデータを生成するシリアルデータ生成手段と、
上記所定ビツト単位で、上記入力チヤンネル毎に上記変換シリアルデータを取り込んで上記ビツトパターンを検出し、上記ビツトパターンが上記複数フレームで検出されると、検出信号を出力するビツトパターン検出手段と、
上記検出信号を基準にして、上記入力シリアルデータのアドレスデータを生成するアドレスデータ生成手段と、
上記アドレスデータを基準にして上記変換シリアルデータのデータ配列を変換して上記入力チヤンネル間の位相ずれを補正する位相補正手段と
を具え、
上記位相補正手段は、
上記アドレスデータを基準にして上記変換シリアルデータを順次格納すると共に基準アドレスデータを基準にして格納した上記変換シリアルデータを所定順序で出力するメモリ回路と、
上記アドレスデータを基準にして上記基準アドレスデータを生成する基準アドレス生成手段とを有し、
上記基準アドレス生成手段は、
上記複数の入力チヤンネルに対応する複数の上記アドレスデータの中から２つのアドレスデータを順次取り込んで比較結果を得ることにより、上記複数の入力シリアルデータの中から最も位相の遅れた変換シリアルデータを検出し、該検出した入力シリアルデータの上記アドレスデータを基準にして上記基準アドレスデータを生成する
ことを特徴とするデータ伝送装置。In a data transmission apparatus that processes input serial data input via a plurality of input channels,
In the input serial data, a predetermined value of identification bits is sequentially allocated for each predetermined bit during a predetermined identification data allocation period, and a predetermined bit pattern is formed by the identification bits in the identification data allocation period. And
The data transmission device is
Serial data generating means for generating converted serial data in which the input serial data of the plurality of channels is continuous in the bit unit by converting the transmission speed of the input serial data and selectively outputting the data in units of the predetermined bit;
Bit pattern detection means for detecting the bit pattern by fetching the converted serial data for each input channel in units of the predetermined bit, and outputting a detection signal when the bit pattern is detected in the plurality of frames;
Address data generating means for generating address data of the input serial data with reference to the detection signal;
Phase correction means for correcting the phase shift between the input channels by converting the data array of the converted serial data on the basis of the address data;
The phase correction means is
A memory circuit that sequentially stores the converted serial data with reference to the address data and outputs the converted serial data stored with reference to the reference address data in a predetermined order;
Reference address generation means for generating the reference address data with reference to the address data,
The reference address generating means includes
Detects the converted serial data with the most delayed phase from the plurality of input serial data by sequentially taking two address data from the plurality of address data corresponding to the plurality of input channels and obtaining a comparison result. And generating the reference address data based on the address data of the detected input serial data. 上記入力シリアルデータは、
上記ビツトパターンに加えて各入力シリアルデータのチヤンネルを表すチヤンネルデータが割り当てられ、
上記位相補正手段は、
上記チヤンネルデータに基づいて、格納した上記変換シリアルデータの配列を上記チヤンネルが連続するように変換して出力する
ことを特徴とする請求項２、請求項３又は請求項４に記載のデータ伝送装置。The above input serial data is
In addition to the above bit pattern, channel data representing the channel of each input serial data is assigned,
The phase correction means is
Based on the channel data, the data transmission device according to the conversion sequence of serial data stored in claim 2, claim 3 or claim 4, characterized in that for converting so that the channel is continuous . 上記シリアルデータ生成手段は、
所定のタイムスロツトに上記各入力チヤンネルの入力シリアルデータを割り当てて上記変換シリアルデータを生成し、上記入力チヤンネルのチヤンネル数及び又は上記入力シリアルデータの伝送速度が切り換わると、上記入力シリアルデータが占有する上記タイムスロツトを切り換え、上記入力チヤンネルのチヤンネル数及び又は上記入力シリアルデータの伝送速度が切り換わつても、上記変換シリアルデータの伝送速度を一定値に保持する
ことを特徴とする請求項２、請求項３、請求項４又は請求項５に記載のデータ伝送装置。The serial data generating means is
Input serial data of each input channel is assigned to a predetermined time slot to generate the converted serial data. When the number of input channel channels and / or the transmission speed of the input serial data are switched, the input serial data is occupied. to switching the time slots, channel number and or connexion automatically turn the transmission rate of the input serial data of the input channels also claim 2, characterized in that to hold the transmission rate of the converted serial data to a constant value The data transmission device according to claim 3 , claim 4, or claim 5 .
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