JP3591242B2

JP3591242B2 - Thin film transistor, pixel matrix and liquid crystal display device

Info

Publication number: JP3591242B2
Application number: JP27213297A
Authority: JP
Inventors: 聡井上
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-09-18
Filing date: 1997-09-18
Publication date: 2004-11-17
Anticipated expiration: 2017-09-18
Also published as: JPH1197701A

Description

【０００１】
【発明の属する技術分野】
本発明は、特性の劣化が防止される薄膜トランジスタ、画素マトリクス及び液晶表示装置に関する。
【０００２】
【発明の背景】
多結晶シリコンを用いた薄膜トランジスタ（ＴＦＴ）は、液晶表示装置などで使用されているが、その信頼性が大きな問題となっている。例えば、薄膜トランジスタを動作させると、図９に示すように、しきい値電圧が変化するという劣化が生じる場合がある。
【０００３】
そこで、本願発明者等は、しきい値電圧の変化（特性の劣化）が何に起因するかを研究した。
【０００４】
動作時の薄膜トランジスタを赤外線温度計で観察すると、かなり温度が上昇しているのが確認された。これは、薄膜トランジスタがガラス基板上に形成され、また周囲が熱伝導率の低いシリコン酸化膜で囲まれているためである。また、薄膜トランジスタにゲート電圧（Ｖｇ）及びドレイン電圧（Ｖｄ）を印加し、１０秒間動作させた後、しきい値電圧の変化を調べた。この時ゲート電圧（Ｖｇ）及びドレイン電圧（Ｖｄ）を各々パラメータとした。動作時に流れたドレイン電流をＩｄとすると、Ｉｄ×Ｖｄを横軸に、しきい値電圧の変化を縦軸にとったのが図１０である。同図に示すように、ゲート電圧（Ｖｇ）の値にかかわらず、ドレイン電流Ｉｄ×ドレイン電圧Ｖｄの値が大きいほど、特性の劣化が大きくなることが分かった。ここで、Ｉｄ×Ｖｄは薄膜トランジスタの発熱量に比例する。
【０００５】
また、薄膜トランジスタを加熱してそのしきい値電圧の変化を測定したところ、図１１に示すように、上記の劣化と同様な特性変化が確認された。従って特性の劣化は熱に起因すると考えられる。即ち、薄膜トランジスタが動作時に発する自分自身の熱により、チャネルのポリシリコン膜中のダングリングボンドをターミネイトしていた水素が脱離し、これによりＴＦＴ特性が変化したものと予想される。
【０００６】
チャネル幅Ｗ及びチャネル長Ｌについて、Ｗ／Ｌが一定ならば、ドレイン電流Ｉｄが一定になることが知られているが、図１２に示すように、Ｗ／Ｌが一定ならば、Ｗ，Ｌの絶対的な値が小さいほど、特性の劣化が大きくなることが実験により分かった。その理由は、チャネル幅Ｗが小さくなると、単位長さ当たりに大きなドレイン電流（Ｉｄ）が流れるため、発熱量が多いからであると考えられる。これは、今後素子の微細化が進む程、この劣化が深刻な問題になることを意味する。
【０００７】
また、チャネル長Ｌが一定ならば、チャネル幅Ｗが大きいほど特性の劣化が大きくなることが実験により分かった。従って、例えばドライバー内蔵（点順次ドライバ）型ＬＣＤにおけるアナログスイッチなど、電流供給能力が必要とされ、結果的にチャネル幅Ｗが大きく設計されている薄膜トランジスタで特に顕著に上記の劣化が生じやすくなる。
【０００８】
なお、ドレイン電圧（Ｖｄ）が交流電圧のとき、その周波数が大きいほど、しきい値電圧の変化が小さく、ドレイン電圧（Ｖｄ）が直流電圧のときに最もしきい値電圧の変化が大きいことも実験から分かった。これは、薄膜トランジスタに電圧が印加されてから、温度が上りきるまでに数ｍ〜数十ｍｓｅｃを要するからである。
【０００９】
本発明は、薄膜トランジスタの特性の劣化という問題に鑑みてなされたものであり、その目的は、特性が劣化しにくい薄膜トランジスタ、画素マトリクス及び液晶表示装置を提供することにある。
【００１０】
【課題を解決するための手段】
（１）本発明に係る薄膜トランジスタは、下地絶縁膜上であって一つのゲート電極の下に形成される複数のチャネル領域と、前記複数のチャネル領域を相互に絶縁する絶縁膜と、各チャネル領域を挟むソース領域及びドレイン領域と、を有し、
各ソース領域は相互に接続され、各ドレイン領域は相互に接続され、
各チャネル領域のチャネル幅Ｗと、各チャネル領域同士の間隔Ｓは、Ｗ≦Ｓの関係を有する。
【００１１】
本発明によれば、複数のチャネル領域を有するが、各チャネル領域には一つのゲート電極から電圧が印加される。また、各ソース領域は相互に接続され、各ドレイン領域は相互に接続されている。要するに、この薄膜トランジスタは、ＭＯＳ形トランジスタのチャネル領域を複数に分割して構成されたものである。したがって、各チャネル領域のチャネル幅Ｗを小さくすることができるので、ドレイン電流Ｉｄを小さくすることができる。こうして、発熱を抑えて特性の劣化を防ぐことができる。ただし、複数のチャネル領域のそれぞれをドレイン電流Ｉｄが流れるので、ドレイン電流Ｉｄの合計値は維持される。
【００１２】
（２）本発明は、前記ゲート電極は屈曲し、前記チャネル領域が一直線に沿って並ぶことを避ける構成とする。
【００１３】
これによれば、屈曲したゲート電極に対応して、複数のチャネル領域が一直線に沿って並ばないようになっている。したがって、各チャネル領域同士の間隔を広くすることができ、各チャネル領域で生じた熱が発散されやすくなっている。
【００１４】
（３）前記ゲート電極は、複数列をなすように形成されてもよい。
【００１５】
これによれば、複数列をなすように複数のチャネル領域を配置することができ、熱が発散されやすくなる。
【００１６】
（４）前記チャネル領域は、互い違いに配置されてもよい。
【００１７】
これによれば、互い違いに配置されることで、チャネル領域同士の間隔を広くとることができ、各チャネル領域で生じた熱が発散されやすくなっている。
【００１８】
（５）前記ソース領域、前記ドレイン領域及び前記チャネル領域のうち少なくとも一つは多結晶シリコン薄膜により形成されてもよい。
（６）本発明に係る画素マトリクスは、マトリクス状に配列されてなる複数の画素を有し、それぞれの前記画素には、上記薄膜トランジスタが画素トランジスタとして設けられてなる。
（７）本発明に係る液晶表示装置は、上記薄膜トランジスタが、直流電圧のスイッチとして形成されたものである。
【００１９】
本発明によれば、熱が発散されやすい薄膜トランジスタが用いられるので、スイッチとしての信頼性が向上する。
【００２０】
（８）上記液晶表示装置において、前記スイッチは、ソース線への電圧の印加を最終段で制御するものであってもよい。
【００２１】
このように、ソース線への電圧を印加する最終段で制御するスイッチには、比較的大きな電流を流す必要があるので、熱が発散されやすい薄膜トランジスタを使用することは効果的である。
【００２４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。
【００２５】
（第１の実施の形態）
図１は、第１の実施の形態に係る薄膜トランジスタの平面図である。この薄膜トランジスタ１０は、例えば液晶ディスプレイのアナログスイッチとして用いられるＭＯＳ形トランジスタである。
【００２６】
図１に示すように、薄膜トランジスタ１０は、複数（４つ）の多結晶シリコン薄膜１２が一つのゲート電極１４にそれぞれ交差するように形成されている。また、各多結晶シリコン薄膜１２には、ゲート電極１４下にチャネル領域１６が形成されるとともに、これを挟むＮ型不純物拡散領域であるソース領域１８及びドレイン領域２０が形成されている（図２（Ａ）参照）。そして、各多結晶シリコン薄膜１２のソース領域１８及びドレイン領域２０にコンタクトホール２２が形成され、ソース領域１８同士、ドレイン領域２０同士が共通のソース電極２４、ドレイン電極２６にそれぞれ接続されている。
【００２７】
図２（Ａ）は、図１のＡ−Ａ線断面図であり、図２（Ｂ）は、図１のＢ−Ｂ線断面図である。これらの図に示すように、ガラス基板２８上に、シリコン酸化膜からなる下地絶縁膜３０、ソース領域１８、ドレイン領域２０およびチャネル領域１６となる多結晶シリコン薄膜１２が順次形成されている。そして、その上にゲート絶縁膜３２を介してタンタル膜からなるゲート電極１４が形成されている。また、その上にシリコン酸化膜からなる層間絶縁膜３４が形成されるとともに、層間絶縁膜３４を貫通してソース領域１８、ドレイン領域２０に通じるコンタクトホール２２が開口され、ソース電極２４、ドレイン電極２６０が形成されている。
【００２８】
本実施の形態では、４つの多結晶シリコン薄膜１２のそれぞれに、チャネル領域１６、ソース領域１８及びドレイン領域２０が形成されている。このことにより薄膜トランジスタ１０は、４つのＭＯＳ形トランジスタに分割されてなる。各ＭＯＳ形トランジスタのチャネル長はＬ、チャネル幅はＷである。また、４つのＭＯＳ形トランジスタは、同じゲート電極１４、ソース電極２４及びドレイン電極２６によって駆動される。
【００２９】
したがって、薄膜トランジスタ１０は、チャネル長がＬでチャネル幅が４Ｗの一つのＭＯＳ形トランジスタを、チャネル幅において複数分割（４分割）したトランジスタになっている。こうすることで、薄膜トランジスタ１０の特性の劣化を抑えることができる。
【００３０】
すなわち、ＭＯＳ形トランジスタが複数に分割されることで、チャネル長Ｌが一定で、チャネル幅Ｗが小さい複数のＭＯＳ形トランジスタとなる。そして、各ＭＯＳ形トランジスタにおいて発熱が少なくなって、特性の劣化が小さくなる。
【００３１】
また、本実施形態では、チャネル幅Ｗと、隣り同士のチャネル領域１６の間隔Ｓとが、Ｗ≦Ｓの関係になっている。こうすることで、チャネル領域１６に生じた熱が、隣りのチャネル領域１６に生じた熱の影響を受けにくくなって、発散しやすくなる。そして、熱による特性の劣化が小さくなる。
【００３２】
なお、チャネル領域１６に生じる熱は、ドレイン電流Ｉｄの大きさに起因すると考えられる。ドレイン電流Ｉｄは、Ｗ／Ｌに比例して大きくなる。したがって、Ｗ／Ｌが小さいほどドレイン電流Ｉｄが小さくなる。このことから、ＭＯＳ形トランジスタは、チャネル幅Ｗにおいて多数に分割されるほど、ドレイン電流Ｉｄが小さくなる。
【００３３】
次に、上記構成の薄膜トランジスタ１０の製造方法を図３（Ａ）〜図４（Ｃ）を用いて説明する。以下に述べる製造方法は、例えばゲート絶縁膜の形成に熱酸化法ではなくＣＶＤ法を用いるものであって、プロセス全体を通して４５０℃以下の低いプロセス温度で製造するものである。これにより、基板の材料としてガラスを用いることができる。
【００３４】
まず、図３（Ａ）に示すように、ガラス基板２８上の全面に、ＣＶＤ法を用いて膜厚１００〜５００ｎｍ程度のシリコン酸化膜を形成して下地絶縁膜３０とする。次に、下地絶縁膜３０上の全面に、ジシラン（Ｓｉ_２Ｈ_６）あるいはモノシラン（ＳｉＨ_４）を原料としたＣＶＤ法を用いて膜厚５０ｎｍ程度のアモルファスシリコン薄膜を形成した後、ＸｅＣｌ等のエキシマレーザーアニールを行なうことによって多結晶化する。そして、周知のフォトリソグラフィー・エッチング技術を用いて、４つの多結晶シリコン薄膜１２（図１参照）のパターニングを行なう。
【００３５】
次に、図３（Ｂ）に示すように、ＥＣＲ−ＣＶＤ（ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法等を用いて膜厚１２０ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜３２を形成する。
【００３６】
次に、スパッタ法により膜厚６００〜８００ｎｍ程度のタンタル膜を全面に堆積させ、図３（Ｃ）に示すように、これをパターニングすることによりゲート電極１４を形成する。ついで、図４（Ａ）に示すように、このゲート電極１４をマスクとしてＰＨ_３／Ｈ_２を用いたイオンドーピングを行なうことにより、Ｎ型不純物拡散領域であるソース領域１８、ドレイン領域２０を形成する。また、イオンドーピング時のドーズ量は１〜１０×１０^１５ａｔｏｍｓ／ｃｍ^２程度でよい。ついで、３００℃、２時間のＮ_２アニールを行なう。
【００３７】
そして、図４（Ｂ）に示すように、ＣＶＤ法により膜厚５００〜１０００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜３４を形成する。最後に、図４（Ｃ）に示すように、層間絶縁膜３４を貫通して多結晶シリコン薄膜１２上のソース領域１８、ドレイン領域２０に通じるコンタクトホール１８を開口した後、全面にＡｌ−Ｓｉ−Ｃｕ膜を堆積させ、これをパターニングすることにより、ソース電極２４、ドレイン電極２６を形成する。
【００３８】
以上の工程によって、薄膜トランジスタ１０が製造される。
【００３９】
（第２の実施の形態）
図５は、第２の実施の形態に係る薄膜トランジスタの平面図である。この薄膜トランジスタ４０は、ソース電極４２と、このソース電極４２の三辺を取り囲むゲート電極４４と、このゲート電極４４を取り囲むドレイン電極４６と、を有する。ここで、ゲート電極４４は、２列に並ぶ配線の一方の端部が接続されてコ字状をなし、ドレイン電極４６も同様である。
【００４０】
また、ソース電極４２、ゲート電極４４及びドレイン電極４６の下には、４箇所において、多結晶シリコン薄膜４８が形成されている。各多結晶シリコン薄膜４８は、ソース電極４２の下ではソース領域４２ａとなり、ゲート電極４４の下ではチャネル領域４４ａとなり、ドレイン電極４６の下ではドレイン領域４６ａとなる。つまり、各多結晶シリコン薄膜４８は、ＭＯＳ形トランジスタとなる。薄膜トランジスタ４０は、ゲート幅の方向で４つに分割されたＭＯＳ形トランジスタである。
【００４１】
本実施形態によれば、複数列（２列）をなすように形成されたゲート電極４４に対応して、複数列（２列）の多結晶シリコン薄膜４８が形成されている。すなわち、全てのチャネル領域４４ａが一直線に沿って並ぶことが避けられている。したがって、１列に並べられた多結晶シリコン薄膜と比べて、チャネル領域４４ａで生じた熱が放散しやすくなっている。
【００４２】
（第３の実施の形態）
図６は、第３の実施の形態に係る薄膜トランジスタの平面図である。この薄膜トランジスタ５０は、ソース電極５２と、このソース電極５２の三辺を取り囲むゲート電極５４と、このゲート電極５４を取り囲むドレイン電極５６と、を有する。ここで、ゲート電極５４は、２列に並ぶ配線の一方の端部が接続されてコ字状をなしている。また、ソース電極５２、ゲート電極５４及びドレイン電極５６は、図５に示すソース電極４２、ゲート電極４４及びドレイン電極４６よりも長く形成されている。
【００４３】
ゲート５４の一部となる２列に並ぶ配線のうち、一方（図において左側）には３つの多結晶シリコン薄膜５８が形成されており、他方（図において右側）には２つの多結晶シリコン薄膜５８が形成されている。
【００４４】
そして、本実施形態では、多結晶シリコン薄膜５８が互い違いに形成されて千鳥状をなしている。こうすることで、一方の列に並ぶ多結晶シリコン薄膜５８のチャネル領域５８ａが、他方の列に並ぶ多結晶シリコン薄膜５８のチャネル領域５８ａに生じる熱の影響を受けにくく、熱を発散しやすくなっている。
【００４５】
（第４の実施の形態）
図７は、第４の実施の形態に係る薄膜トランジスタの平面図である。この薄膜トランジスタ６０は、蛇行するように屈曲するゲート電極６４と、このゲート電極６４の両側で並ぶソース電極６２及びドレイン電極６６と、を有する。
【００４６】
本実施形態によれば、ゲート電極６４、ソース電極６２及びドレイン電極６６が蛇行するように屈曲しているので、複数の多結晶シリコン薄膜６８を、一層離して形成することができる。こうすることで、一層熱の発散が容易になる。
【００４７】
（第５の実施の形態）
図８は、第５の実施の形態に係る液晶表示装置の回路を示す図である。同図に示すように、この液晶表示装置７０は、ソース線ドライバー回路７２と、ゲート線ドライバー回路７４と、画素マトリクス７６とを有する。
【００４８】
ソース線ドライバー回路７２は、シフトレジスタ７８、ビデオ信号バス８０ａ、８０ｂ、８０ｃ、アナログスイッチ８１ａ、８１ｂ、８１ｃを有する。また、ゲート線ドライバー回路７４は、シフトレジスタ８２及びバッファ８３を有する。
【００４９】
これらソース線ドライバー回路７２及びゲート線ドライバー回路７４を構成するトランジスタ（図示略）の構成はともにＣＭＯＳ型である。
【００５０】
画素マトリクス７６は各画素８４がマトリクス状に配列されたものである。各画素８４に対応して、画素トランジスタ８５、液晶セル８６及び対向電極８７が設けられている。
【００５１】
ソース線ドライバー回路７２からは、ソース線８８ａ、８８ｂ、８８ｃが形成され、各画素８４に信号を入力するようになっている。ゲート線ドライバー回路７４からは、ゲート線８９ａ、８９ｂが形成されて、画素マトリクス７６の各画素トランジスタ８５のゲートに接続されている。
【００５２】
この液晶表示装置においては、ソース線ドライバー回路、ゲート線ドライバー回路等の回路部、アナログスイッチ、画素トランジスタの各部分あるいは一部分に本発明の薄膜トランジスタが適用されている。この構成により、回路の誤動作等の発生が少なく、良好な画質を有する液晶表示装置を実現することができる。
【００５３】
特に、アナログスイッチ８１ａ、８１ｂ、８１ｃは、ソース線８８ａ、８８ｂ、８８ｃに接続される最終段のスイッチであるため、比較的大きな電流が流されるので、特性の劣化が少ない本発明を適用することが効果的である。また、アナログスイッチ８１ａ、８１ｂ、８１ｃは、直流電圧のスイッチとして使用されるので、特性の劣化が小さい。
【００５４】
さらに、上記実施の形態では、ＮチャネルＴＦＴの例について説明したが、本発明をＰチャネルＴＦＴに適用することもできる。また、チャネル領域やソース、ドレイン領域を形成するシリコン薄膜としては、多結晶シリコン薄膜に限らず、非晶質シリコン薄膜を用いてもよい。
【００５５】
そして、液晶表示装置において、本発明の薄膜トランジスタを画素トランジスタやアナログスイッチに限らず、種々の回路構成要素に適用することができる。さらに、上記実施の形態ではトップゲート型薄膜トランジスタの例を挙げたが、本発明をボトムゲート型薄膜トランジスタに適用することも可能である。
【００５６】
【図面の簡単な説明】
【図１】第１の実施の形態に係る薄膜トランジスタの平面図である。
【図２】図２（Ａ）は、図１のＡ−Ａ線断面図であり、図２（Ｂ）は、図１のＢ−Ｂ線断面図である。
【図３】図３（Ａ）〜図３（Ｃ）は、第１の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図４】図４（Ａ）〜図４（Ｃ）は、第１の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図５】第２の実施の形態に係る薄膜トランジスタの平面図である。
【図６】第３の実施の形態に係る薄膜トランジスタの平面図である。
【図７】第４の実施の形態に係る薄膜トランジスタの平面図である。
【図８】第５の実施の形態に係る液晶表示装置の回路を示す図である。
【図９】しきい値電圧の変化が何に起因するかについての研究結果を示す図である。
【図１０】しきい値電圧の変化が何に起因するかについての研究結果を示す図である。
【図１１】しきい値電圧の変化が何に起因するかについての研究結果を示す図である。
【図１２】
しきい値電圧の変化が何に起因するかについての研究結果を示す図である。
【符号の説明】
１０薄膜トランジスタ
１４ゲート電極
１６チャネル領域
１８ソース領域
２０ドレイン領域
２４ソース電極
２６ドレイン電極
７０液晶表示装置
Ｗチャネル幅
Ｓチャネル領域間隔[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a thin film transistor , a pixel matrix, and a liquid crystal display device whose characteristics are prevented from being deteriorated.
[0002]
BACKGROUND OF THE INVENTION
Thin film transistors (TFTs) using polycrystalline silicon are used in liquid crystal display devices and the like, but their reliability is a major problem. For example, when a thin film transistor is operated, deterioration such as a change in threshold voltage may occur as shown in FIG.
[0003]
Therefore, the inventors of the present application have studied what causes a change in threshold voltage (deterioration of characteristics).
[0004]
Observation of the thin film transistor during operation with an infrared thermometer confirmed that the temperature had risen considerably. This is because the thin film transistor is formed on a glass substrate, and its periphery is surrounded by a silicon oxide film having low thermal conductivity. Further, a gate voltage (Vg) and a drain voltage (Vd) were applied to the thin film transistor, and after operating for 10 seconds, a change in threshold voltage was examined. At this time, the gate voltage (Vg) and the drain voltage (Vd) were used as parameters. Assuming that the drain current flowing during the operation is Id, FIG. 10 shows Id × Vd on the horizontal axis and changes in threshold voltage on the vertical axis. As shown in the figure, regardless of the value of the gate voltage (Vg), it was found that the larger the value of the drain current Id × the drain voltage Vd, the greater the deterioration of the characteristics. Here, Id × Vd is proportional to the calorific value of the thin film transistor.
[0005]
When the change in the threshold voltage of the thin film transistor was measured by heating the thin film transistor, as shown in FIG. 11, the same characteristic change as the above-mentioned deterioration was confirmed. Therefore, it is considered that the deterioration of the characteristics is caused by heat. In other words, it is expected that the hydrogen that terminates the dangling bond in the channel polysilicon film is desorbed by the heat generated by the thin film transistor itself during operation, thereby changing the TFT characteristics.
[0006]
With respect to the channel width W and the channel length L, it is known that if W / L is constant, the drain current Id becomes constant. However, as shown in FIG. 12, if W / L is constant, W, L It has been found through experiments that the smaller the absolute value of is, the greater the deterioration of the characteristics is. It is considered that the reason is that when the channel width W is reduced, a large amount of heat is generated because a large drain current (Id) flows per unit length. This means that as the element becomes finer in the future, this deterioration becomes a serious problem.
[0007]
Further, it has been found by experiments that if the channel length L is constant, the larger the channel width W, the greater the deterioration of the characteristics. Therefore, for example, a current supply capability such as an analog switch in a built-in driver (dot-sequential driver) type LCD is required, and as a result, the above-described deterioration is particularly likely to occur particularly in a thin film transistor designed to have a large channel width W.
[0008]
When the drain voltage (Vd) is an AC voltage, the change in the threshold voltage is smaller as the frequency is higher, and the change in the threshold voltage is largest when the drain voltage (Vd) is a DC voltage. I learned from experiments. This is because it takes several m to several tens of msec after the voltage is applied to the thin film transistor until the temperature rises.
[0009]
The present invention has been made in view of the problem of deterioration of characteristics of a thin film transistor, and an object of the present invention is to provide a thin film transistor , a pixel matrix, and a liquid crystal display device whose characteristics are hardly deteriorated.
[0010]
[Means for Solving the Problems]
(1) A thin film transistor according to the present invention includes: a plurality of channel regions formed over a base insulating film and below one gate electrode; an insulating film that insulates the plurality of channel regions from each other; And a source region and a drain region sandwiching the
Each source region is connected to each other, each drain region is connected to each other,
The channel width W of each channel region and the interval S between the channel regions have a relationship of W ≦ S.
[0011]
According to the present invention, a plurality of channel regions are provided, and a voltage is applied to each channel region from one gate electrode. Each source region is connected to each other, and each drain region is connected to each other. In short, the thin film transistor is configured by dividing the channel region of the MOS transistor into a plurality. Therefore, the channel width W of each channel region can be reduced, so that the drain current Id can be reduced. In this manner, heat generation can be suppressed and deterioration of characteristics can be prevented. However, since the drain current Id flows through each of the plurality of channel regions, the total value of the drain current Id is maintained.
[0012]
(2) The present invention, the gate electrode is bent, the channel region is configured to avoid arranged along the straight line.
[0013]
According to this, the plurality of channel regions are not arranged along a straight line corresponding to the bent gate electrode. Therefore, the distance between the channel regions can be increased, and the heat generated in each channel region is easily radiated.
[0014]
(3) The gate electrodes may be formed in a plurality of rows.
[0015]
According to this, a plurality of channel regions can be arranged in a plurality of rows, and heat is easily dissipated.
[0016]
(4) The channel regions may be arranged alternately.
[0017]
According to this, by alternately arranging, the interval between the channel regions can be widened, and the heat generated in each channel region is easily dissipated.
[0018]
(5) At least one of the source region, the drain region, and the channel region may be formed of a polycrystalline silicon thin film.
(6) The pixel matrix according to the present invention includes a plurality of pixels arranged in a matrix, and each of the pixels is provided with the thin film transistor as a pixel transistor.
( 8 ) In the liquid crystal display device according to the present invention, the thin film transistor is formed as a DC voltage switch.
[0019]
According to the present invention, since a thin film transistor from which heat is easily radiated is used, the reliability as a switch is improved.
[0020]
( 8 ) In the liquid crystal display device, the switch may control application of a voltage to a source line in a final stage.
[0021]
As described above, since a relatively large current needs to flow through the switch controlled in the final stage of applying a voltage to the source line, it is effective to use a thin film transistor from which heat is easily dissipated.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
[0025]
(First Embodiment)
FIG. 1 is a plan view of the thin film transistor according to the first embodiment. The thin film transistor 10 is, for example, a MOS transistor used as an analog switch of a liquid crystal display.
[0026]
As shown in FIG. 1, the thin film transistor 10 is formed such that a plurality (four) of polycrystalline silicon thin films 12 intersect with one gate electrode 14. In each polycrystalline silicon thin film 12, a channel region 16 is formed below the gate electrode 14, and a source region 18 and a drain region 20, which are N-type impurity diffusion regions sandwiching the channel region 16, are formed. (A)). Then, contact holes 22 are formed in the source region 18 and the drain region 20 of each polycrystalline silicon thin film 12, and the source region 18 and the drain region 20 are connected to a common source electrode 24 and a common drain electrode 26, respectively.
[0027]
2A is a cross-sectional view taken along line AA of FIG. 1, and FIG. 2B is a cross-sectional view taken along line BB of FIG. As shown in these figures, a base insulating film 30 made of a silicon oxide film, a polycrystalline silicon thin film 12 to be a source region 18, a drain region 20 and a channel region 16 are sequentially formed on a glass substrate 28. Then, a gate electrode 14 made of a tantalum film is formed thereon via a gate insulating film 32. Further, an interlayer insulating film 34 made of a silicon oxide film is formed thereon, and a contact hole 22 penetrating through the interlayer insulating film 34 and leading to the source region 18 and the drain region 20 is opened. 260 are formed.
[0028]
In the present embodiment, a channel region 16, a source region 18, and a drain region 20 are formed in each of the four polycrystalline silicon thin films 12. Thus, the thin film transistor 10 is divided into four MOS transistors. The channel length of each MOS transistor is L, and the channel width is W. The four MOS transistors are driven by the same gate electrode 14, source electrode 24, and drain electrode 26.
[0029]
Therefore, the thin film transistor 10 is a transistor in which one MOS transistor having a channel length of L and a channel width of 4 W is divided into a plurality (divided into four) in the channel width. By doing so, deterioration of the characteristics of the thin film transistor 10 can be suppressed.
[0030]
That is, by dividing the MOS transistor into a plurality, the MOS transistor has a constant channel length L and a small channel width W. Further, heat generation in each MOS transistor is reduced, and deterioration of characteristics is reduced.
[0031]
Further, in the present embodiment, the relationship between the channel width W and the interval S between the adjacent channel regions 16 is W ≦ S. By doing so, the heat generated in the channel region 16 is less likely to be affected by the heat generated in the adjacent channel region 16 and is easily radiated. In addition, deterioration of characteristics due to heat is reduced.
[0032]
The heat generated in the channel region 16 is considered to be caused by the magnitude of the drain current Id. The drain current Id increases in proportion to W / L. Therefore, the drain current Id becomes smaller as W / L becomes smaller. Therefore, the more the MOS transistor is divided into a large number in the channel width W, the smaller the drain current Id becomes.
[0033]
Next, a method for manufacturing the thin film transistor 10 having the above configuration will be described with reference to FIGS. The manufacturing method described below uses, for example, a CVD method instead of a thermal oxidation method for forming a gate insulating film, and manufactures at a low process temperature of 450 ° C. or less throughout the entire process. Thereby, glass can be used as the material of the substrate.
[0034]
First, as shown in FIG. 3A, a silicon oxide film having a thickness of about 100 to 500 nm is formed on the entire surface of the glass substrate 28 by using the CVD method to form a base insulating film 30. Next, an amorphous silicon thin film having a thickness of about 50 nm is formed on the entire surface of the base insulating film 30 by a CVD method using disilane (Si ₂ H ₆ ) or monosilane (SiH ₄ ) as a raw material. The polycrystal is formed by performing excimer laser annealing. Then, the four polycrystalline silicon thin films 12 (see FIG. 1) are patterned by using a well-known photolithography and etching technique.
[0035]
Next, as shown in FIG. 3B, a gate insulating film 32 made of a silicon oxide film having a thickness of about 120 nm is formed by ECR-CVD (Electron Cyclotron Resonance Chemical Vapor Deposition) or the like.
[0036]
Next, a tantalum film having a thickness of about 600 to 800 nm is deposited on the entire surface by a sputtering method, and as shown in FIG. 3C, the gate electrode 14 is formed by patterning the tantalum film. Then, as shown in FIG. 4A, ion doping using PH ₃ / H ₂ is performed using the gate electrode 14 as a mask to form a source region 18 and a drain region 20 which are N-type impurity diffusion regions. I do. Further, the dose amount during ion doping may be about 1 to 10 × 10 ¹⁵ atoms / cm ² . Next, N ₂ annealing is performed at 300 ° C. for 2 hours.
[0037]
Then, as shown in FIG. 4B, an interlayer insulating film 34 made of a silicon oxide film having a thickness of about 500 to 1000 nm is formed by the CVD method. Finally, as shown in FIG. 4C, a contact hole 18 penetrating through the interlayer insulating film 34 and communicating with the source region 18 and the drain region 20 on the polycrystalline silicon thin film 12 is opened, and then the entire surface is made of Al-Si. A source electrode 24 and a drain electrode 26 are formed by depositing a Cu film and patterning it.
[0038]
Through the above steps, the thin film transistor 10 is manufactured.
[0039]
(Second embodiment)
FIG. 5 is a plan view of the thin film transistor according to the second embodiment. The thin film transistor 40 has a source electrode 42, a gate electrode 44 surrounding three sides of the source electrode 42, and a drain electrode 46 surrounding the gate electrode 44. Here, the gate electrode 44 is formed in a U-shape by connecting one end of the wirings arranged in two rows, and the same applies to the drain electrode 46.
[0040]
Under the source electrode 42, the gate electrode 44 and the drain electrode 46, polycrystalline silicon thin films 48 are formed at four places. Each polycrystalline silicon thin film 48 becomes a source region 42a below the source electrode 42, becomes a channel region 44a below the gate electrode 44, and becomes a drain region 46a below the drain electrode 46. That is, each polycrystalline silicon thin film 48 becomes a MOS transistor. The thin film transistor 40 is a MOS transistor divided into four in the direction of the gate width.
[0041]
According to the present embodiment, a plurality of rows (two rows) of polycrystalline silicon thin films 48 are formed corresponding to the gate electrodes 44 formed in a plurality of rows (two rows). That is, it is avoided that all the channel regions 44a are aligned along a straight line. Therefore, the heat generated in the channel region 44a is more easily dissipated as compared with the polycrystalline silicon thin films arranged in one line.
[0042]
(Third embodiment)
FIG. 6 is a plan view of a thin film transistor according to the third embodiment. The thin film transistor 50 has a source electrode 52, a gate electrode 54 surrounding three sides of the source electrode 52, and a drain electrode 56 surrounding the gate electrode 54. Here, the gate electrode 54 is formed in a U-shape by connecting one ends of the wirings arranged in two rows. The source electrode 52, the gate electrode 54, and the drain electrode 56 are formed longer than the source electrode 42, the gate electrode 44, and the drain electrode 46 shown in FIG.
[0043]
Of the two rows of lines forming part of the gate 54, three polycrystalline silicon thin films 58 are formed on one (left side in the figure) and two polycrystalline silicon thin films on the other (right side in the figure). 58 are formed.
[0044]
In the present embodiment, the polycrystalline silicon thin films 58 are alternately formed in a staggered manner. By doing so, the channel regions 58a of the polycrystalline silicon thin films 58 arranged in one row are less likely to be affected by the heat generated in the channel regions 58a of the polycrystalline silicon thin films 58 arranged in the other row, and the heat is easily dissipated. ing.
[0045]
(Fourth embodiment)
FIG. 7 is a plan view of the thin film transistor according to the fourth embodiment. The thin film transistor 60 has a gate electrode 64 bent in a meandering manner, and a source electrode 62 and a drain electrode 66 arranged on both sides of the gate electrode 64.
[0046]
According to this embodiment, since the gate electrode 64, the source electrode 62, and the drain electrode 66 are bent in a meandering manner, the plurality of polycrystalline silicon thin films 68 can be formed further apart. In this way, heat dissipation becomes easier.
[0047]
(Fifth embodiment)
FIG. 8 is a diagram illustrating a circuit of the liquid crystal display device according to the fifth embodiment. As shown in the figure, the liquid crystal display device 70 includes a source line driver circuit 72, a gate line driver circuit 74, and a pixel matrix 76.
[0048]
The source line driver circuit 72 has a shift register 78, video signal buses 80a, 80b, 80c, and analog switches 81a, 81b, 81c. The gate line driver circuit 74 has a shift register 82 and a buffer 83.
[0049]
The transistors (not shown) forming the source line driver circuit 72 and the gate line driver circuit 74 are both CMOS type.
[0050]
The pixel matrix 76 has pixels 84 arranged in a matrix. A pixel transistor 85, a liquid crystal cell 86, and a counter electrode 87 are provided for each pixel 84.
[0051]
Source lines 88 a, 88 b, and 88 c are formed from the source line driver circuit 72, and a signal is input to each pixel 84. Gate lines 89a and 89b are formed from the gate line driver circuit 74, and are connected to the gates of the pixel transistors 85 of the pixel matrix 76.
[0052]
In this liquid crystal display device, the thin film transistor of the present invention is applied to each or a part of a circuit portion such as a source line driver circuit and a gate line driver circuit, an analog switch, and a pixel transistor. With this configuration, it is possible to realize a liquid crystal display device having good image quality with less occurrence of a circuit malfunction or the like.
[0053]
In particular, since the analog switches 81a, 81b, and 81c are the last-stage switches connected to the source lines 88a, 88b, and 88c, a relatively large current flows. Is effective. In addition, since the analog switches 81a, 81b, and 81c are used as DC voltage switches, deterioration of characteristics is small.
[0054]
Further, in the above embodiment, an example of an N-channel TFT has been described, but the present invention can be applied to a P-channel TFT. The silicon thin film forming the channel region, the source, and the drain region is not limited to the polycrystalline silicon thin film, but may be an amorphous silicon thin film.
[0055]
In a liquid crystal display device, the thin film transistor of the present invention is not limited to a pixel transistor and an analog switch, but can be applied to various circuit components. Further, although an example of a top gate thin film transistor is described in the above embodiment, the present invention can be applied to a bottom gate thin film transistor.
[0056]
[Brief description of the drawings]
FIG. 1 is a plan view of a thin film transistor according to a first embodiment.
2A is a sectional view taken along line AA of FIG. 1, and FIG. 2B is a sectional view taken along line BB of FIG.
FIGS. 3A to 3C are diagrams illustrating a method for manufacturing a thin film transistor according to the first embodiment.
FIGS. 4A to 4C are diagrams illustrating a method for manufacturing a thin film transistor according to the first embodiment.
FIG. 5 is a plan view of a thin film transistor according to a second embodiment.
FIG. 6 is a plan view of a thin film transistor according to a third embodiment.
FIG. 7 is a plan view of a thin film transistor according to a fourth embodiment.
FIG. 8 is a diagram illustrating a circuit of a liquid crystal display device according to a fifth embodiment.
FIG. 9 is a diagram showing the results of research on what causes a change in threshold voltage.
FIG. 10 is a diagram showing the results of research on what causes a change in threshold voltage.
FIG. 11 is a diagram showing the results of research on what causes a change in threshold voltage.
FIG.
FIG. 9 is a diagram showing the results of research on what causes a change in threshold voltage.
[Explanation of symbols]
Reference Signs List 10 thin film transistor 14 gate electrode 16 channel region 18 source region 20 drain region 24 source electrode 26 drain electrode 70 liquid crystal display device W channel width S channel region interval

Claims

A plurality of channel regions formed over the base insulating film and below one gate electrode; an insulating film insulating the plurality of channel regions from each other; and a source region and a drain region sandwiching each channel region. Have
Each source region is connected to each other, each drain region is connected to each other,
The channel width W of each channel region, the spacing S between each channel region, we have a relation of W ≦ S,
The thin film transistor , wherein the gate electrode is bent to prevent the channel region from being aligned along a straight line .

The thin film transistor according to claim 1 ,
The thin film transistor in which the gate electrodes are formed in a plurality of rows.

The thin film transistor according to claim 1 or 2 ,
The thin film transistors in which the channel regions are alternately arranged.

The thin film transistor according to any one of claims 1 to 3 ,
A thin film transistor, wherein at least one of the source region, the drain region, and the channel region is formed of a polycrystalline silicon thin film.

A pixel matrix comprising a plurality of pixels arranged in a matrix, wherein each of the pixels is provided with the thin film transistor according to any one of claims 1 to 4 as a pixel transistor.

The liquid crystal display device thin film transistor according to any one of claims 1 to 4 is formed as a switch of the DC voltage.

The liquid crystal display device according to claim 6 ,
The liquid crystal display device, wherein the switch controls application of a voltage to a source line in a final stage.