JP3586190B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、配線構造に特徴がある半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の微細化・半導体装置の高速化に伴い、配線構造は単層構造から多層化へ進み、５層以上の多層配線を有する半導体装置も開発生産されている。しかし、微細化・高速化・多層化が進むにつれて、いわゆる配線間寄生容量と配線抵抗による信号伝達遅延が大きな問題となってきている。
【０００３】
信号伝達遅延の回避策として様々な方法が取られている。例えば、配線抵抗の低減化のために、Ａｌよりも低い抵抗率を有するＣｕが配線材料として用いられている。Ｃｕ膜を従来と同様にドライエッチングして配線形状に加工することは現状の技術では極めて困難なために、Ｃｕ配線の場合には埋め込み配線構造（ダマシン構造）をとる。一方、配線間寄生容量の低減化のために、ＳｉＯ２ よりも低い誘電率を有する、いわゆるｌｏｗ−ｋと呼ばれているものが絶縁材料として用いられている。
【０００４】
しかしながら、今後さらに微細化が進むと、単にＬｏｗ−ｋとＣｕを組み合わせた配線構造だけでは、配線間寄生容量と配線抵抗による信号伝達遅延の対応が困難になることが予想される。また、絶縁膜の加工および配線材料の埋め込みも困難になる。
【０００５】
【発明が解決しようとする課題】
上述の如く、今後さらに微細化が進むと、単にＬｏｗ−ｋとＣｕを組み合わせた配線構造だけでは、配線間寄生容量と配線抵抗による信号伝達遅延の対応が困難になることが予想される。
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、さらなる微細化・高層化・多層化に対応できる配線構造を有する半導体装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された、第１および第２の配線構造を含む配線層であって、前記第１の配線構造が第１のプラグおよびその上に形成された第１の配線を含み、前記第２の配線構造が第２のプラグおよびその上に形成された第２の配線を含み、前記第１の配線の上面が前記第２の配線の上面よりも高く、前記第１の配線の下面が前記第２の配線の上面と同じ高さ、または前記第２の配線の上面よりも低く形成され、前記第１の配線と前記第２の配線との配線幅方向の距離は０μｍよりも大きくかつ０．１３μｍ以下である配線層とを備えている。
【０００９】
このような構成であれば、第１の配線構造と第２の配線構造との間の配線間距離が、第１の配線構造の第１のプラグと第２の配線構造の第２の配線との間の距離によって決まるため、従来よりも配線間距離を短くできる。その結果、配線間寄生容量を低減でき、その分、さらなる微細化・高層化・多層化に対応できるようになる。
【００１０】
ここで、第１および第２の配線は、配線本体と配線溝との間にバリアメタル膜やライナー膜（中間膜）がある場合には中間膜を含むものである。同様に、第１および第２のプラグは、プラグ本体と接続孔との間に中間膜がある場合には中間膜を含むものである。
【００１１】
また、本発明に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜をエッチングし、前記第１の絶縁膜の表面に第１の配線溝、この第１の配線溝の底から前記半導体基板までの間の前記第１の絶縁膜を貫通する第１の接続孔、前記第１の絶縁膜を貫通する第２の接続孔を形成する工程と、前記第１の配線溝、前記第１の接続孔および前記第２の接続孔を第１の導電膜で埋め込む工程と、前記第１の導電膜が埋め込まれた前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２絶縁膜をエッチングし、前記第２の接続孔に繋がり、前記第１の配線溝とほぼ並行の第２の配線溝を前記第２の絶縁膜に形成する工程と、前記第２の配線溝を第２の導電膜で埋め込む工程とを有することを特徴とする。
【００１２】
また、本発明に係る他の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜をエッチングし、前記第１の絶縁膜の表面に第１の配線溝、この第１の配線溝の底から前記半導体基板までの間の前記第１の絶縁膜を貫通する第１の接続孔、前記第１の絶縁膜を貫通する第２の接続孔を形成する工程と、前記第１の配線溝、前記第１の接続孔および前記第２の接続孔を第１の導電膜で埋め込む工程と、前記第１の導電膜が埋め込まれた前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２絶縁膜をエッチングし、前記第２の接続孔に繋がり、前記第１の配線溝とほぼ並行の第２の配線溝を前記第２の絶縁膜に形成する工程と、前記第２の配線溝を第２の導電膜で埋め込む工程と、前記第２の配線の周囲の前記第２の絶縁膜を除去し、前記第２の配線の周囲を空洞にする工程とを有することを特徴とする。
【００１３】
また、本発明に係る他の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜をエッチングし、前記第１の絶縁膜の表面に第１の配線溝、この第１の配線溝の底から前記半導体基板までの間の前記第１の絶縁膜を貫通する第１の接続孔、前記第１の絶縁膜を貫通する第２の接続孔を形成する工程と、前記第１の配線溝、前記第１の接続孔および前記第２の接続孔を第１の導電膜で埋め込む工程と、前記第１の導電膜が埋め込まれた前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２絶縁膜をエッチングし、前記第２の接続孔に繋がり、前記第１の配線溝とほぼ並行の第２の配線溝を前記第２の絶縁膜に形成する工程と、前記第２の配線溝を第２の導電膜で埋め込む工程と、前記第１および第２のプラグ、ならびに前記第１および第２の配線の周囲の前記第２の絶縁膜を除去し、前記第１および第２のプラグ、ならびに前記第１および第２の配線の周囲を空洞にする工程とを有することを特徴とする。
【００１４】
これらの本発明に係る半導体装置の製造方法によって形成される配線は、例えば多層配線層のある層の配線であり、具体的には多層配線層の一番下の配線、一番上の配線、または一番下の配線と一番上の配線との間の配線である。一番下の配線は、例えば半導体基板内に形成されたトレンチキャパシタと接続する配線である。多層配線層の全ての層の配線を本発明に係る半導体装置の製造方法によって形成しても良い。
【００１５】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００１７】
（第１の実施形態）
図１〜図４は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。ここでは、本発明のエッチングを行うためのエッチング装置としてマグネトロンＲＩＥ装置を用いる。マグネトロンＲＩＥ装置の具体的な構成は後で説明する。
【００１８】
まず、図１（ａ）に示すように、素子が集積形成されたシリコン基板１上に層間絶縁膜としてのＳｉＯ２ 膜２を形成する。次にＳｉＯ２ 膜２のハードマスクとして、ＳｉＯ２ 膜２上にポリシリコン膜３を形成する。次
にポリシリコン膜３上に反射防止膜（例えば炭素膜）４を形成した後、反射防止膜４上にフォトレジストパターン５を形成する。フォトレジストパターン５は第１の配線溝に対応した第１の開口部Ｏ１および第２の接続孔（コンタクトホール）に対応した第２の開口部Ｏ２を有している。
【００１９】
次に図１（ｂ）に示すように、フォトレジストパターン５をマスクにして反射防止膜４、ポリシリコン膜３を選択的にエッチングし、これらの膜３，４にフォトレジストパターン５を転写する。
【００２０】
このときのエッチング条件は、例えば圧力＝７５［ｍＴｏｒｒ］、投入電力＝３００［Ｗ］、エッチングガス＝Ｃｌ（７５［ｓｃｃｍ］）／Ｏ２（１０［ｓｃｃｍ］）の混合ガスである。この条件の場合、ＳｉＯ２ 膜２に対するポリシリコン膜３のエッチング選択比は約１００程度と非常に高くなるため、ＳｉＯ２ 膜２はエッチングストッパとなり、ＳｉＯ２ 膜２が過剰に削れることはない。
【００２１】
次に図１（ｃ）に示すように、フォトレジストパターン５および反射防止膜４を除去する。
【００２２】
次に図１（ｄ）に示すように、厚さ７００ｎｍ程度のレジスト６を全面に形成した後、レジスト６上に厚さ１００ｎｍ程度のＳＯＧ膜７を塗布法により形成する。次にＳＯＧ膜７上に厚さ３００ｎｍ程度のレジストを形成し、このレジストに対して露光および現像を行ってフォトレジストパターン８を形成する。このとき、ＳＯＧ膜７は露光時の反射防止膜として働く。フォトレジストパターン８は第１の接続孔に対応した第３の開口部Ｏ３および第２の配線溝に対応した第４の開口部Ｏ４を有している。
【００２３】
次にフォトレジストパターン８およびＳＯＧ膜７をマスクにしてレジスト６を選択的にエッチングする。
【００２４】
このとき、ＳＯＧ膜７はフォトレジストパターン８をマスクにしてエッチングされる。このときのＳＯＧ膜７のエッチング条件は、例えば圧力＝２０［ｍＴｏｒｒ］、投入電力＝１０００［Ｗ］、エッチングガス＝ＣＦ４ （６０［ｓｃｃｍ］）／Ｏ２（１０［ｓｃｃｍ］）の混合ガスである。
【００２５】
レジスト６は最初のうちはフォトレジストパターン８をマスクにしてエッチングされるが、途中で消滅してしまうので最終的にはＳＯＧ膜７をマスクにしてエッチングされる。この段階の断面図を図２（ｅ）に示す。図に示すように、レジスト６には第１の接続孔に対応した第５の開口部Ｏ５および第２の配線溝に対応した第６の開口部Ｏ６が形成される。
【００２６】
レジスト６のエッチング条件は、例えば圧力＝４０［ｍＴｏｒｒ］、投入電力＝５００［Ｗ］、エッチングガス＝Ｎ２ （１５０［ｓｃｃｍ］）／Ｏ２（１０［ｓｃｃｍ］）の混合ガスである。
【００２７】
上記条件の場合、ＳＯＧ膜７に対するレジスト６のエッチング選択比は５０以上となる。また、レジスト６に対するＳｉＯ２ 膜２のエッチング選択比は１００以上と非常に高くなる。また、ポリシリコン膜３に対するレジスト６のエッチング選択比も高くなり、ポリシリコン膜３はエッチングストッパとなる。
【００２８】
次にＳＯＧ膜７、レジスト６およびポリシリコン膜３をマスクにしてＳｉＯ２ 膜２を選択的にエッチングし、ＳｉＯ２ 膜２に第１および第２の接続孔（コンタクトホール）を開口する。これらの第１および第２の接続孔（コンタクトホール）はそれぞれシリコン基板１の表面に形成された図示しない第１および第２の導電領域（例えば拡散層）と繋がっている。ＳＯＧ膜７はエッチング中に消滅し、最終的にはレジスト６およびポリシリコン膜をマスクにしてＳｉＯ２ 膜２のエッチングは行われる。この段階の断面図を図２（ｆ）に示す。
【００２９】
上記ＳｉＯ２ 膜２のエッチング条件は、例えば圧力＝２０［ｍＴｏｒｒ］、投入電力＝１４００［Ｗ］、エッチングガス＝Ｃ４ Ｆ８ （１０［ｓｃｃｍ］）／ＣＯ（５０［ｓｃｃｍ］）／Ｏ２ （５［ｓｃｃｍ］）／Ａｒ（１００［ｓｃｃｍ］）の混合ガスである。この条件の場合、レジスト６に対するＳｉＯ２ 膜２のエッチング選択比は約１５、ポリシリコン膜３に対するレジスト６のエッチング選択比は４０程度である。
【００３０】
なお、ここでは下地が基板表面に形成された拡散層等の導電領域について述べたが、シリコン基板１の上に形成された金属の配線層が下地であっても良い。この場合、本実施形態で説明する配線層は、２層目以上の配線層となる。
【００３１】
次に図２（ｇ）に示すように、レジスト６をＯ２ ＲＩＥにより除去した後、ポリシリコン膜３（ハードマスク）をマスクにしてＳｉＯ２ 膜２をエッチングし、ＳｉＯ２ 膜２の表面に第１の配線溝を形成する。第１の配線溝は第２の配線溝とほぼ平行である。このときのエッチング条件は、先程の第１およびだい２の接続孔（コンタクトホール）を形成するためのエッチング条件と同じである。
【００３２】
次に図３（ｈ）に示すように、バリアメタル膜またはライナー膜９（中間膜）、プラグまたはプラグ・配線１０となる金属膜を全面に堆積した後、ＣＭＰ法により、第１の配線溝ならびに第１および第２の接続孔（コンタクトホール）の外部の不要なバリアメタル膜９および金属膜を除去するとともに、表面を平坦にする。この結果、二つのデュアルダマシン配線構造とこれらの間に一つのプラグが同時に形成される。
【００３３】
なお、プラグまたはプラグ・配線１０は、配線上面が高い方の配線構造（第１の配線構造）のプラグ（中間膜を含まないプラグ本体）と、配線上面が低い方の配線構造（第２の配線構造）のプラグ（中間膜を含まないプラグ本体）および配線（中間膜を含まない配線本体）をまとめて表記したものである。以下の説明において、プラグ１０とは第１の配線構造のプラグ、配線１０とは第２の配線構造の配線の意味で使用する。
【００３４】
プラグまたはプラグ・配線１０の材料がＡｌ−Ｃｕの場合、バリアメタル膜またはライナー膜９としては、例えばＮｂ膜（ライナー膜）、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜、Ｔｉ膜／ＴｉＮ膜等の導電性の膜、あるいは電気的接続を確保できる厚さの絶縁薄膜を使用できる。
【００３５】
プラグまたはプラグ・配線１０の材料は、Ａｌ−Ｃｕに限定されるものではなく、例えばＡｌ，Ａｌ−Ｓｉ−Ｃｕ，Ａｇ，Ａｕ，Ｃｕが使用可能である。材料によっては、バリアメタル膜またはライナー膜９は不要となる。
【００３６】
次に図３（ｉ）に示すように、層間絶縁膜としてのＳｉＯ２ 膜１１を全面に堆積する。
【００３７】
次に図３（ｊ）に示すように、ＳｉＯ２ 膜１１上に反射防止膜１２、レジストパターン１３を順次形成する。レジストパターン１３は、第２の配線溝に対応した開口部を有する。
【００３８】
次に図３（ｋ）に示すように、レジストパターン１３をマスクにしてＳｉＯ２ 膜１１をエッチングし、ＳｉＯ２ 膜１１にバリアメタル膜またはライナー膜９およびプラグ１０に繋がる第２の配線溝を形成する。
【００３９】
図には、第２の配線溝の底と配線１０の上面とが同じ高さの場合、すなわち理想の場合を示しているが、実際には、第２の配線溝の底は配線１０の上面よりも低くなることが多い。その結果、実際には、後の工程で第２の配線溝内に形成する配線（バリアメタル膜またはライナー膜がある場合にはそれを含む。）の底面は、配線１０の上面よりも低くなることが多い。
【００４０】
次に図４（ｌ）に示すように、レジストパターン１３および反射防止膜１２を除去する。反射防止膜１２が炭素を主成分とする膜であれば、アッシャによりレジストパターン１３および反射防止膜１２を同時に剥離できる。
【００４１】
次に図４（ｍ）に示すように、バリアメタル膜またはライナー膜１４、配線１５（配線本体）となる金属膜を全面に堆積した後、ＣＭＰ法により、配線溝の外部の不要なバリアメタル膜またはライナー膜１４および金属膜を除去し、配線１５を形成するとともに、表面を平坦にする。
【００４２】
このようにして、構造的には高さが異なる２つのデュアルダマシン配線が得られる。ただし、プロセス的には高い方のデュアルダマシン配線は、導電材料の埋込み工程等が２回必要なので、正確にはデュアルダマシン配線とは呼べない。本発明では、このような高さの異なる配線からなる配線を便宜的にダマシン配線と呼ぶことにする。便宜的にとしたのは、ダマシン配線とはいっても、いわゆるシングルダマシン配線とも異なっているかである。
【００４３】
バリアメタル膜またはライナー膜１４、配線１５の材料としては、それぞれバリアメタル膜またはライナー膜９、プラグまたはプラグ・配線１０の材料と同じである。バリアメタル膜またはライナー膜１４は配線１５の材料によっては不要になる。
【００４４】
さらに、バリアメタル膜またはライナー膜１４、配線１５の材料は、それぞれバリアメタル膜またはライナー膜９、プラグまたはプラグ・配線１０の材料と異なっていても良い。例えば、プラグまたはプラグ・配線１０の材料がＣｕ、配線１５の材料がＡｌ，Ｃｕ，ＡｇもしくはＡｕであるか、またはその逆でも良い。つまり、このとき第１と第２の配線を材料が異なるもので形成できる。
【００４５】
以上述べたように本実施形態によれば、配線の高さが異なる配線構造（プラグ＋配線）を交互に形成されてなる配線層を得ることができる。すなわち、隣り合う２つの配線構造の配線の側面が互いに対向しない配線層を得ることができる。その結果、配線とその隣りのプラグとが対向することになるので、隣り合う配線構造間の配線間距離は長くなり、配線間寄生容量は低減する。
【００４６】
したがって、配線間間隔が微細になるに伴い顕著になる、配線間寄生容量による信号伝達遅延を効果的に抑制することができるようになる。逆に、配線間距離が同じであれば、信号の伝播速度は速くなる。また、本実施形態によれば、配線の高さを交互に変えるだけ済み、上から見た配線パターンは従来と同じままで良いので、配線層のパターン設計は容易である。
【００４７】
また、配線の高さが異なる隣り合う２つの配線構造の配線（配線本体＋中間膜）の間の配線幅方向の距離Ｌ１は、０．１３［μｍ］以下が好ましい。その理由は、このような微細な配線になると寄生容量の影響が大きくなり、本発明の効果が絶大となるからである。距離Ｌの下限は０より大である。
【００４８】
また、配線の高さが異なる配線構造のそれぞれにおいて、プラグ（プラグ本体＋中間膜）の配線幅方向の寸法Ｌ３（Ｌ４）に対する、配線（配線本体＋中間膜）の配線幅方向の寸法Ｌ２（Ｌ５）の比Ｌ２／Ｌ３（Ｌ５／Ｌ４）［μｍ］は、代表的には１０以下である（図４（ｍ））。下限は１より大である。
【００４９】
また、本実施形態によれば、配線１５を上に配置しているので、１≦Ｌ２／Ｌ１とすることができる。従来の場合、Ｌ２／Ｌ１の値は１である。
【００５０】
Ｌ１は０．０１［μｍ］まで短くできる。現状の最小の配線幅は０．１３［μｍ］である。したがって、現状の技術ではＬ２／Ｌ１の上限を１３まで小さくできる。
【００５１】
本実施形態では、ハードマスクとしてポリシリコン膜３を用いているが、その代わりにシリコン窒化膜またはタングステン膜、ＷＳｉ膜を用いても良い。また、層間絶縁膜としてＳｉＯ２ 膜（シリコン酸化膜）２を用いているが、その代わりに他の無機シリコン酸化膜、Ｌｏｗ−ｋ膜、有機シリコン酸化膜を用いても良い。
【００５２】
Ｌｏｗ−ｋ膜としては、ポリシロキサン、ベンゾシクロブテン（ＢＣＢ）のような有機シリコン酸化膜、ハイドロゲン−シルセスキオキサンのような無機シリコン酸化膜、またはポリアリレンエーテル、パリレン、ポリイミドフロロポリマー等のＣＦ系膜などがある。
【００５３】
図５および図６に本実施形態の第１の変形例を示す。第１の変形例が本実施形態と異なる点は、配線１５の横方向（配線幅方向）の寸法を大きくしたことにある。その結果、配線１５の配線断面積は、配線１０の配線断面積よりも大きくなる。
【００５４】
図７に本実施形態の第２の変形例を示す。第２の変形例が本実施形態と異なる点は、高い配線１５と低い配線１０とが電気的に接続しない範囲で、隣り合う二つの配線構造の配線幅方向の距離を小さくしたことにある。
【００５５】
図８に本実施形態の第３の変形例を示す。第３の変形例が本実施形態と異なる点は、配線１５を縦長にしたことにある。
【００５６】
図９に本実施形態の第４の変形例を示す。第４の変形例が本実施形態と異なる点は、一つの高い配線１５と一つの低い配線１０とが交互に形成されていないことにある。図９（ａ）は二つの高い配線１５と二つの低い配線１０とが交互に形成されている例を示し、図９（ｂ）は一つの高い配線１５と二つの低い配線１０とが交互に形成されている例を示している。要は、一つの高い配線１５と二つ以上の低い配線１０とが交互に形成されているか、二つ以上の高い配線１５と一つの低い配線１０とが交互に形成されているか、または二つ以上の高い配線１５と二つ以上の低い配線１とが交互に形成されていれば良い。
【００５７】
図８３に、上述したマグネトロンＲＩＥ装置の構成を示す。
【００５８】
図中、５１は真空チャンバを示しており、真空チャンバ５１の内部には被処理基体５２を載置するための載置台５３が設けられている。載置台５３の上方にはそれに対向するように対向電極５４が設けられている。載置台５３は図示しない温度制御機構を備えており、被処理基体５２の温度を制御できるようになっている。
【００５９】
また、真空チャンバ５１の天壁５５にはガス導入管５６が接続されている。ガス導入管５６から真空チャンバ５１内にエッチングガスが導入される。真空チャンバ５１内の圧力は排気口５７の弁（不図示）により調整できるようになっている。真空チャンバ５１の下方には、載置台５３に接続した高周波電源５８が設けられている。
【００６０】
真空チャンバ５１内の圧力が安定した後、高周波電源５８により載置台５３に高周波電力を印加することで、真空チャンバ５１内にプラズマを発生させることができる。
【００６１】
真空チャンバ５１の外周部には磁石５９が設けられている。磁石５９は真空チャンバ５１内に高密度な磁界を発生する。その結果、プラズマ中のイオンに異方性を持つようになる。この異方性を持ったイオンにより被処理基体５２はエッチングされる。なお、本発明において利用可能なドライエッチング装置は、マグネトロンＲＩＥ装置に限定されるものではなく、例えば電子サイクロトン共鳴（ＥＣＲ）、ヘリコン波、誘導結合型プラズマ等を利用した他のドライエッチング装置を使用することもできる。
【００６２】
（第２の実施形態）
図１０および図１１は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、本実施形態を含む以下の実施形態において、図１〜図９と対応する部分、すなわち前出した図と同一符号（添字が異なるものを含む）は同一符号または相当部分を付してあり、詳細な説明は省略する。したがって、厚さや材料や条件や効果等の具体的な記載がない場合、前出した具体的な厚さや材料や条件や効果等が具体例として準用される。
【００６３】
まず、第１の実施形態の図１（ａ）〜図３（ｈ）までの工程を行う（図１０（ａ））。
【００６４】
次に図１０（ｂ）に示すように、層間絶縁膜としての有機シリコン酸化膜１６を全面に堆積する。
【００６５】
この後は、第１の実施形態の図３（ｊ）〜図４（ｍ）までの工程を行う（図１０（ｃ）〜図１１（ｆ））。
【００６６】
本実施形態によれば、層間絶縁膜として有機シリコン酸化膜１６を用いているので、第１の実施形態よりも配線間寄生容量をより低減化できるようになる。なお、本実施形態では、有機シリコン酸化膜１６を用いているが、その代わりにＬｏｗ−ｋ膜、無機シリコン酸化膜等の低誘電率膜を用いても良い。
【００６７】
さらに、プラグ・配線１５が埋込み形成された第１の絶縁膜（ここではＳｉＯ２ 膜２）と、配線１５が埋込み形成された第２の絶縁膜（ここでは有機シリコン酸化膜１６）との組合せは、ＳｉＯ２ 膜２と有機シリコン酸化膜１６との組合せに限定されるものではなく、要は、第１および第２の絶縁膜は、ｌｏｗ−ｋ膜、無機シリコン酸化膜および有機シリコン酸化膜のいずれか異なる絶縁膜の組合せであれば良い。つまり、このとき第１と第２の配線を材料が異なるもので形成することができる。
【００６８】
図１２および図１３に本実施形態の第１の変形例、図１４に本実施形態の第２の変形例、図１５に本実施形態の第３の変形例、図１６に本実施形態の第４の変形例をそれぞれ示す。本実施形態の第１〜第４の変形例はそれぞれ第１の実施形態の第１〜第４の変形例に相当するものである。なお、図１６の場合、隣り合う２つの配線１０の間の距離が最も短い配線間距離となるので、必要であれば本実施形態とは逆に、ＳｉＯ２ 膜２の方を有機シリコン酸化膜１６等の低誘電率膜に換えても良い。その他、第１の実施形態と同様の種々の変形例が可能である。
【００６９】
（第３の実施形態）
図１７および図１８は、本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００７０】
まず、第１の実施形態の図１（ａ）〜図３（ｈ）までの工程を行う（図１７（ａ））。
【００７１】
次に図１７（ｂ）に示すように、Ｌｏｗ−ｋ膜１７を全面に形成する。Ｌｏｗ−ｋ膜１７は、例えばフレアー、シルク等のＣＦ系からなる膜である。その他にも、レジスト，Ｃ単体、またはその他のＳｉを含有しないＣ系からなる膜を用いても同様の効果が得られる。
【００７２】
次に図１７（ｃ）に示すように、Ｌｏｗ−ｋ膜１７上に厚さ１００ｎｍのＳＯＧ膜７、厚さ３００ｎｍのフォトレジストパターン１３を順次形成する。
【００７３】
次にフォトレジストパターン１３をマスクにしてＳＯＧ膜７を異方性エッチングし、ＳＯＧ膜７にフォトレジストパターン１３のパターンを転写し、続いてフォトレジストパターン１３およびＳＯＧ膜７をマスクにしてＬｏｗ−ｋ膜１７をエッチングし、Ｌｏｗ−ｋ膜１７に配線溝を形成する。
【００７４】
Ｌｏｗ−ｋ膜１７は最初のうちはフォトレジストパターン１３をマスクにしてエッチングされるが、途中で消滅してしまうので最終的にはＳＯＧ膜７をマスクにしてエッチングされる。この段階の断面図を図１７（ｄ）に示す。
【００７５】
ＳＯＧ膜７のエッチング条件は、例えば圧力＝２０［ｍＴｏｒｒ］、投入電力＝１０００［Ｗ］、エッチングガス＝ＣＦ４ （６０［ｓｃｃｍ］）／Ｏ２ （１０［ｓｃｃｍ］）の混合ガスである。
【００７６】
一方、Ｌｏｗ−ｋ膜１７のエッチング条件は、例えば圧力＝４０［ｍＴｏｒｒ］、投入電力＝５００［Ｗ］、エッチングガス＝Ｎ２ （１５０［ｓｃｃｍ］）／Ｏ２ （１０［ｓｃｃｍ］）の混合ガスである。この条件の場合、ＳＯＧ膜７に対するＬｏｗ−ｋ膜１７のエッチング選択比およびＳｉＯ２ 膜２に対するＳＯＧ膜７のエッチング選択比はともに１００以上と非常に高くなる。
【００７７】
次に図１８（ｅ）に示すように、バリアメタル膜またはライナー膜１４および配線１５となる金属膜を全面に堆積した後、ＣＭＰ法により、配線溝の外部の不要なバリアメタル膜またはライナー膜１４および金属膜、ならびにＳＯＧ膜７を除去し、配線１５を形成するとともに、表面を平坦にする。その後、再度ＳＯＧ膜７を全面に形成する。なお、以下の工程で説明する空中配線を形成せずに、ここで配線形成を終了させても良い。
【００７８】
次に図１８（ｆ）に示すように、Ｌｏｗ−ｋ膜１７上のＳＯＧ膜７の一部に穴を開けた後、Ｏ２ アッシャによりＬｏｗ−ｋ膜１７を除去し、空中配線を形成する。このように上部の配線１５が空中配線になることにより、より効果的に配線間寄生容量による信号伝達遅延を抑制することができるようになる。
【００７９】
図１９および図２０に本実施形態の第１の変形例、図２１に本実施形態の第２の変形例、図２２に本実施形態の第３の変形例、図２３に本実施形態の第４の変形例をそれぞれ示す。本実施形態の第１〜第４の変形例はそれぞれ第１の実施形態の第１〜第４の変形例に相当するものである。これらの変形例においても、図１８（ｅ）の工程に対応する工程で配線形成を終了しても良い。その他、第１の実施形態と同様の種々の変形例が可能である。
【００８０】
（第４の実施形態）
図２４および図２５は、本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。本実施形態は同一層内の配線構造の全てを空中配線構造にした例である。
【００８１】
まず、第１の実施形態の図１（ａ）〜図３（ｈ）までの工程を行う（図２４（ａ））。ただし、ＳｉＯ２ 膜２の代わりに低誘電率膜１８を用いる。低誘電率膜１８の材料としては、低誘電率膜１７の材料と同じものを使用できる。
【００８２】
次に図２４（ｂ）に示すように、全面に低誘電率膜１７を形成する。
【００８３】
次に図２４（ｃ）に示すように、低誘電率膜１７上にＳＯＧ膜７、レジストパターン１３を形成する。
【００８４】
次にフォトレジストパターン１３をマスクにしてＳＯＧ膜７を異方性エッチングし、ＳＯＧ膜７にフォトレジストパターン１３のパターンを転写し、続いてフォトレジストパターン１３およびＳＯＧ膜７をマスクにしてＬｏｗ−ｋ膜１７をエッチングし、Ｌｏｗ−ｋ膜１７に配線溝を形成する。
【００８５】
Ｌｏｗ−ｋ膜１７は最初のうちはフォトレジストパターン１３をマスクにしてエッチングされるが、途中で消滅してしまうので最終的にはＳＯＧ膜７をマスクにしてエッチングされる。この段階の断面図を図２４（ｄ）に示す。ＳＯＧ膜７およびＬｏｗ−ｋ膜１７のエッチング条件は第３の実施形態のそれらと同じである。
【００８６】
次に図２５（ｅ）に示すように、バリアメタル膜またはライナー膜１４および配線１５となる金属膜を全面に堆積した後、ＣＭＰ法により、配線溝の外部の不要なバリアメタル膜またはライナー膜１４および金属膜を除去し、配線１５を形成するとともに、表面を平坦にする。なお、第３の実施形態の図１８（ｅ）のように再度ＳＯＧ膜７を全面に形成するようにしても良い。
【００８７】
次に図２５（ｆ）に示すように、Ｌｏｗ−ｋ膜１７上のＳＯＧ膜７の一部に穴を開けた後、Ｏ２ アッシャによりＬｏｗ−ｋ膜１７，１８を除去し、空中配線を形成する。このように同一層内の配線構造全体が空中配線構造になることにより、より効果的に配線間寄生容量による信号伝達遅延を抑制することができるようになる。
【００８８】
図２６および図２７に本実施形態の第１の変形例、図２８に本実施形態の第２の変形例、図２９に本実施形態の第３の変形例、図３０に本実施形態の第４の変形例をそれぞれ示す。本実施形態の第１〜第４の変形例はそれぞれ第１の実施形態の第１〜第４の変形例に相当するものである。その他、第１の実施形態と同様の種々の変形例が可能である。
【００８９】
（第５の実施形態）
図３１〜図３３は、本発明の第５の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００９０】
まず、図３１（ａ）に示すように、シリコン基板１上にＡｌ膜１９を形成する。次にＡｌ膜１９のハードマスクとして、Ａｌ膜１９上にＴＥＯＳ酸化膜２０を形成する。次にＴＥＯＳ膜２０上に反射防止膜４、レジストパターン５を順次形成する。
【００９１】
次に図３１（ｂ）に示すように、フォトレジストパターン５をマスクにして反射防止膜４、ＴＥＯＳ膜２０をエッチングし、これらの膜２０，４にフォトレジストパターン５を転写する。
【００９２】
反射防止膜４のエッチング条件は、例えば圧力＝５０［ｍＴｏｒｒ］、投入電力＝１０００［Ｗ］、エッチングガス＝ＣＦ４ （５０［ｓｃｃｍ］）／Ｏ２（１０［ｓｃｃｍ］）の混合ガスである。
【００９３】
一方、ＴＥＯＳ膜２０のエッチング条件は、例えば圧力＝５０［ｍＴｏｒｒ］、投入電力＝１０００［Ｗ］、エッチングガス＝Ｃ４ Ｆ８ （１０［ｓｃｃｍ］）／ＣＯ（１００［ｓｃｃｍ］）／Ａｒ（１００［ｓｃｃｍ］）の混合ガスである。
【００９４】
次に図３１（ｃ）に示すように、Ｏ２ アッシャにより、フォトレジストパターン５、反射防止膜４を除去した後、ＴＥＯＳ膜２０をマスクにしてＡｌ膜１９を異方性エッチングし、Ａｌプラグ１９を形成する。
【００９５】
Ａｌ膜１９のエッチング条件は、例えば圧力＝４［ｍＴｏｒｒ］、投入電力＝５００［Ｗ］、エッチングガス＝Ｃｌ（７５［ｓｃｃｍ］）／Ｏ２ （１０［ｓｃｃｍ］）の混合ガスである。
【００９６】
この条件の場合、ＴＥＯＳ酸化膜２０に対するＡｌ膜１９のエッチング選択比が約５０程度と非常に高くなるため、ＴＥＯＳ酸化膜２０は充分なエッチングマスクとなる。
【００９７】
次に図３２（ｄ）に示すように、Ａｌプラグ１９間をＴＥＯＳ酸化膜２１で埋め込み、表面を平坦化する。
【００９８】
次に図３２（ｅ）に示すように、反射防止膜２２を全面に形成した後、反射防止膜２２上にレジストパターン２３を形成する。
【００９９】
次に図３２（ｆ）に示すように、レジストパターン２３をマスクにして反射防止膜２２およびＴＥＯＳ酸化膜２１をエッチングし、配線溝を形成する。
【０１００】
反射防止膜２２のエッチング条件は、例えば圧力＝５０［ｍＴｏｒｒ］、投入電力＝１０００［Ｗ］、エッチングガス＝ＣＦ４ （５０［ｓｃｃｍ］）／Ｏ２ （１０［ｓｃｃｍ］）の混合ガスである。
【０１０１】
ＴＥＯＳ酸化膜２１のエッチング条件は、例えば圧力＝５０［ｍＴｏｒｒ］、投入電力＝１０００［Ｗ］、エッチングガス＝Ｃ４ Ｆ８ （１０［ｓｃｃｍ］）／ＣＯ（１００［ｓｃｃｍ］）／Ａｒ（１００［ｓｃｃｍ］）の混合ガスである。
【０１０２】
次に図３２（ｇ）に示すように、反射防止膜２２およびＴＥＯＳ酸化膜２１を除去した後、Ａｌ膜の堆積およびＡｌ膜のＣＭＰ（ダマシンプロセス）を行ってＡｌ配線２４を形成する。Ａｌ配線２４の一部はＡｌプラグ１９で構成される。
【０１０３】
次に図３３（ｈ）に示すように、全面に層間絶縁膜としてのＳｉＯ２ 膜２５を全面に堆積した後、反射防止膜１２、フォトレジストパターン１３を順次形成する。ＳｉＯ２ 膜２５の代わりにＴＥＯＳ酸化膜等の他の絶縁膜を用いても良い。
【０１０４】
次に図３３（ｉ）に示すように、フォトレジストパターン１３をマスクにして反射防止膜１２、ＳｉＯ２ 膜２５をエッチングして配線溝を形成する。
【０１０５】
次に図３３（ｊ）に示すように、Ｏ２ アッシャにより反射防止膜１２、フォトレジストパターン１３を除去した後、ダマシンプロセスによりＡｌ配線２６を形成する。
【０１０６】
以上述べたように本実施形態によれば、配線の高さが異なるＡｌ配線構造（Ａｌプラグ＋Ａｌ配線）を交互に形成されてなる配線層を得ることができるので、第１の実施形態と同様の効果が得られる。
【０１０７】
本実施形態では、層間絶縁膜としてＳｉＯ２ 膜（シリコン酸化膜）２を用いているが、その代わりにＬｏｗ−ｋ膜、有機シリコン酸化膜、または無機シリコン酸化膜を用いても良い。
【０１０８】
本実施形態では、配線材料としてＡｌを用いたが、Ａｌ−ＣｕまたはＡｌ−Ｓｉ−Ｃｕ，Ａｇ，Ａｕ等の他の配線材料を用いても良い。
【０１０９】
また、本実施形態では、Ａｌ膜１９のハードマスクとしてＴＥＯＳ酸化膜を用いたが、シリコン窒化膜、またはシリコンと窒素と酸素を含む絶縁膜（ＳｉＯＮ膜）等の他の絶縁膜を用いても良い。
【０１１０】
また、本実施形態では、バリアメタル膜、ライナー膜を用いていないが、必要に応じて用いても良い。バリアメタル膜、ライナー膜としては、例えば第１の実施形態で述べたものを使用する。
【０１１１】
図３４および図３５に本実施形態の第１の変形例、図３６に本実施形態の第２の変形例、図３７に本実施形態の第３の変形例、図３８に本実施形態の第４の変形例をそれぞれ示す。本実施形態の第１〜第４の変形例はそれぞれ第１の実施形態の第１〜第４の変形例に相当するものである。その他、第１の実施形態と同様の種々の変形例が可能である。例えば、ここでは下地が基板表面に形成された拡散層等の導電領域について述べたが、シリコン基板の上に形成された金属の配線層が下地であっても良い。
【０１１２】
（第６の実施形態）
図３９および図４０は、本発明の第６の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【０１１３】
まず、第５の実施形態の図３１（ａ）〜図３２（ｇ）までの工程を行う（図３９（ａ））。
【０１１４】
次に図１０（ｂ）に示すように、層間絶縁膜としての有機シリコン酸化膜１６を全面に堆積する。
【０１１５】
この後は、第１の実施形態の図３（ｊ）〜図４（ｍ）までの工程を行う（図１０（ｃ）〜図１１（ｆ））。
【０１１６】
本実施形態によれば、層間絶縁膜として有機シリコン酸化膜１６を用いているので、第５の実施形態よりも配線間寄生容量をより低減化できるようになる。なお。本実施形態では、有機シリコン酸化膜１６を用いているが、その代わりにＬｏｗ−ｋ膜、無機シリコン酸化膜等の低誘電率膜を用いても良い。
【０１１７】
さらに、第２の実施形態と同様に、第１および第２の絶縁膜は、ｌｏｗ−ｋ膜、無機シリコン酸化膜および有機シリコン酸化膜のいずれか異なる絶縁膜の組合せであれば良い。
【０１１８】
図４１に本実施形態の第１の変形例、図４２に本実施形態の第２の変形例、図４３に本実施形態の第３の変形例、図４４に本実施形態の第４の変形例をそれぞれ示す。本実施形態の第１〜第４の変形例はそれぞれ第１の実施形態の第１〜第４の変形例に相当するものである。その他、第５の実施形態と同様の種々の変形例が可能である。
【０１１９】
（第７の実施形態）
図４５および図４６は、本発明の第６の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【０１２０】
まず、第５の実施形態の図３１（ａ）〜図３２（ｇ）までの工程を行う（図４５（ａ））。
【０１２１】
次に図４５（ｂ）に示すように、Ｌｏｗ−ｋ膜１７を全面に形成する。Ｌｏｗ−ｋ膜１７の材料は、例えばフレアー、シルク等のＣＦ系である。その他にも、レジスト，Ｃ単体またはＣおよび添加物（Ｓｉは除く）等のＣ系でも同様の効果が得られる。
【０１２２】
次に図４５（ｃ）に示すように、Ｌｏｗ−ｋ膜１７上に厚さ１００ｎｍのＳＯＧ膜７、厚さ３００ｎｍのフォトレジストパターン１３を順次形成する。
【０１２３】
次にフォトレジストパターン１３をマスクにしてＳＯＧ膜７を異方性エッチングし、ＳＯＧ膜７にフォトレジストパターン１３のパターンを転写し、続いてフォトレジストパターン１３およびＳＯＧ膜７をマスクにしてＬｏｗ−ｋ膜１７をエッチングし、Ｌｏｗ−ｋ膜１７に配線溝を形成する。
【０１２４】
Ｌｏｗ−ｋ膜１７は最初のうちはフォトレジストパターン１３をマスクにしてエッチングされるが、途中で消滅してしまうので最終的にはＳＯＧ膜７をマスクにしてエッチングされる。この段階の断面図を図４５（ｄ）に示す。
【０１２５】
ＳＯＧ膜７のエッチング条件は、例えば圧力＝２０［ｍＴｏｒｒ］、投入電力＝１０００［Ｗ］、エッチングガス＝ＣＦ４ （６０［ｓｃｃｍ］）／Ｏ２ （１０［ｓｃｃｍ］）の混合ガスである。
【０１２６】
一方、Ｌｏｗ−ｋ膜１７のエッチング条件は、例えば圧力＝４０［ｍＴｏｒｒ］、投入電力＝５００［Ｗ］、エッチングガス＝Ｎ２ （１５０［ｓｃｃｍ］）／Ｏ２ （１０［ｓｃｃｍ］）の混合ガスである。この条件の場合、ＳＯＧ膜７に対するＬｏｗ−ｋ膜１７のエッチング選択比およびＳｉＯ２ 膜２に対するＳＯＧ膜７のエッチング選択比はともに１００以上と非常に高くなる。
【０１２７】
次に図４６（ｅ）に示すように、配線溝を埋め込むようにＡｌ膜を全面に堆積した後、ＣＭＰ法により、配線溝の外部の不要なＡｌ膜を除去し、Ａｌ配線２６を形成するとともに、表面を平坦にする。その後、再度ＳＯＧ膜７を全面に形成する。なお、以下の工程で説明する空中配線を形成せずに、ここで配線形成を終了させても良い。
【０１２８】
次に図４６（ｆ）に示すように、Ｌｏｗ−ｋ膜１７上のＳＯＧ膜７の一部に穴を開けた後、Ｏ２ アッシャによりＬｏｗ−ｋ膜１７を除去し、空中配線を形成する。このように上部のＡｌ配線２６が空中配線になることにより、より効果的に配線間寄生容量による信号伝達遅延を抑制することができるようになる。
【０１２９】
図４７および図４８に本実施形態の第１の変形例、図４９に本実施形態の第２の変形例、図５０に本実施形態の第３の変形例、図５１に本実施形態の第４の変形例をそれぞれ示す。本実施形態の第１〜第４の変形例はそれぞれ第１の実施形態の第１〜第４の変形例に相当するものである。これらの変形例においても、図４６（ｅ）の工程に対応する工程で配線形成を終了しても良い。その他、第５の実施形態と同様の種々の変形例が可能である。
【０１３０】
（第８の実施形態）
図５２および図５３は、本発明の第８の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【０１３１】
まず、第５の実施形態の図３１（ａ）〜図３２（ｇ）までの工程を行う（図５２（ａ））。ただし、ＴＥＯＳ酸化膜２１の代わりに低誘電率膜１８を用いる。
【０１３２】
次に図５２（ｂ）に示すように、全面に低誘電率膜１７を形成する。
【０１３３】
次に図５２（ｃ）に示すように、低誘電率膜１７上にＳＯＧ膜７、レジストパターン１３を形成する。
【０１３４】
次にフォトレジストパターン１３をマスクにしてＳＯＧ膜７を異方性エッチングし、ＳＯＧ膜７にフォトレジストパターン１３のパターンを転写し、続いてフォトレジストパターン１３およびＳＯＧ膜７をマスクにしてＬｏｗ−ｋ膜１７をエッチングし、Ｌｏｗ−ｋ膜１７に配線溝を形成する。
【０１３５】
Ｌｏｗ−ｋ膜１７は最初のうちはフォトレジストパターン１３をマスクにしてエッチングされるが、途中で消滅してしまうので最終的にはＳＯＧ膜７をマスクにしてエッチングされる。この段階の断面図を図５２（ｄ）に示す。ＳＯＧ膜７およびＬｏｗ−ｋ膜１７のエッチング条件は第３の実施形態のそれらと同じである。
【０１３６】
次に図５３（ｅ）に示すように、Ａｌ膜を全面に堆積した後、ＣＭＰ法により配線溝の外部の不要なＡｌ膜を除去し、Ａｌ配線２６を形成するとともに、表面を平坦にする。なお、第３の実施形態の図１８（ｅ）のように再度ＳＯＧ膜７を全面に形成するようにしても良い。
【０１３７】
次に図５３（ｆ）に示すように、Ｌｏｗ−ｋ膜１７上のＳＯＧ膜７の一部に穴を開けた後、Ｏ２ アッシャによりＬｏｗ−ｋ膜１７，９を除去し、空中配線を形成する。このように同一層内の配線構造全体が空中配線構造になることにより、より効果的に配線間寄生容量による信号伝達遅延を抑制することができるようになる。
【０１３８】
図５４および図５５に本実施形態の第１の変形例、図５６に本実施形態の第２の変形例、図５７に本実施形態の第３の変形例、図５８に本実施形態の第４の変形例をそれぞれ示す。本実施形態の第１〜第４の変形例はそれぞれ第１の実施形態の第１〜第４の変形例に相当するものである。その他、第５の実施形態と同様の種々の変形例が可能である。
【０１３９】
（第９の実施形態）
図５９は、本発明の第９の実施形態に係る半導体装置を示す断面図である。
【０１４０】
図５９（ａ）は、周知の方法で形成した自己整合型コンタクト（ＳＡＣ）の部分（ビット線）を示している。図中、２９はゲート絶縁膜、３０はポリサイドゲートを構成するポリシリコン膜、３１はポリサイドゲートを構成するタングステンシリサイド膜、３２はシリコン窒化膜、３３はシリコン窒化膜とエッチング選択比が取れる層間絶縁膜（例えばＢＰＳＧ膜）、３４はプラグをそれぞれ示している。ここでは、ポリサイドゲートを用いたが、ポリメタルゲート等の他のゲート構造を用いても良い。図中の三つのポリサイドゲート（素子領域）は同一直線上には無く、隣り合う二つのポリサイドゲートは互いにＦ（デザインルール）だけずれたピッチで形成されている。
【０１４１】
図５９（ｂ）は、第１の実施形態に方法により形成した配線層の部分を示しており、層間絶縁膜３３はＳｉＯ２ 膜２に対応し、ポリシリコン膜からなるプラグまたはプラグ・配線３５はプラグまたはプラグ・配線１０に対応し、ＴＥＯＳ酸化膜３６はＳｉＯ２ 膜１１に対応し、配線３７は配線１５に対応している。プラグまたはプラグ・配線３５の材料は、Ｗ、ＷＳｉ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ｃｕ、Ａｇ、Ａｕ等の他の純金属、シリサイドまたは合金を用いても構わない。バリアメタル膜またはライナー膜（不図示）、プラグまたはプラグ・配線３５に応じて適宜選択する。例えば、プラグまたはプラグ・配線３５の材料がＣｕの場合、バリアメタル膜またはライナー膜としては例えばＴｉ膜、Ｔｉ／ＴｉＮ膜、ＴｉＮ膜、ＴａＮ膜、Ｔａ膜を用いる。また、Ａｌの場合、例えばＮｂ膜、ＮｂＮ膜を用いても良い。
【０１４２】
本実施形態において、第１の実施形態の図３（ｋ）の工程に対応した工程における反射防止膜１２のエッチング条件は、例えば圧力＝５０［ｍＴｏｒｒ］、投入電力＝１０００［Ｗ］、エッチングガス＝ＣＦ４ （５０［ｓｃｃｍ］）／Ｏ２（１０［ｓｃｃｍ］）の混合ガスである。また、ＴＥＯＳ酸化膜３６のエッチング条件は、例えば圧力＝５０［ｍＴｏｒｒ］、投入電力＝１０００［Ｗ］、エッチングガス＝Ｃ４Ｆ８ （１０［ｓｃｃｍ］）／ＣＯ（１００［ｓｃｃｍ］）／Ａｒ（１００［ｓｃｃｍ］）の混合ガスである。
【０１４３】
図６０に本実施形態の第１の変形例、図６１に本実施形態の第２の変形例、図６２に本実施形態の第３の変形例、図６３および図６４に本実施形態の第４の変形例をそれぞれ示す。本実施形態の第１〜第４の変形例はそれぞれ第１の実施形態の第１〜第４の変形例に相当するものである。その他、材料等に関しては第１の実施形態と同様の種々の変形例が可能である。
【０１４４】
（第１０の実施形態）
図６５は、本発明の第１０の実施形態に係る半導体装置を示す断面図である。
【０１４５】
本実施形態が第９の実施形態と異なる点は、ＴＥＯＳ酸化膜３６の代わりに有機シリコン酸化膜１６を形成したことにある。有機シリコン酸化膜１６を用いた配線層の製造方法は第２の実施形態に準じる。さらに、第２の実施形態と同様に、第１の絶縁膜（層間絶縁膜）および第２の絶縁膜（有機シリコン酸化膜１６）は、ｌｏｗ−ｋ膜、無機シリコン酸化膜および有機シリコン酸化膜のいずれか異なる絶縁膜の組合せであれば良い。
【０１４６】
図６６に本実施形態の第１の変形例、図６７に本実施形態の第２の変形例、図６８に本実施形態の第３の変形例、図６９および図７０に本実施形態の第４の変形例をそれぞれ示す。本実施形態の第１〜第４の変形例はそれぞれ第１の実施形態の第１〜第４の変形例に相当するものである。その他、材料等に関しては第２の実施形態と同様の種々の変形例が可能である。
【０１４７】
（第１１の実施形態）
図７１は、本発明の第１１の実施形態に係る半導体装置を示す断面図である。
【０１４８】
本実施形態が第９の実施形態と異なる点は、高い方の配線３６を空中配線としたことにある。このような空中配線を有する配線層の製造方法は第３の実施形態の準じる。
【０１４９】
図７２に本実施形態の第１の変形例、図７３に本実施形態の第２の変形例、図７４に本実施形態の第３の変形例、図７５および図７６に本実施形態の第４の変形例をそれぞれ示す。本実施形態の第１〜第４の変形例はそれぞれ第１の実施形態の第１〜第４の変形例に相当するものである。その他、材料等に関しては第３の実施形態と同様の種々の変形例が可能である。
【０１５０】
（第１２の実施形態）
図７７は、本発明の第１２の実施形態に係る半導体装置を示す断面図である。
【０１５１】
本実施形態が第９の実施形態と異なる点は、配線構造全体を空中配線としたことにある。このような空中配線を有する配線層の製造方法は第４の実施形態の準じる。
【０１５２】
図７８に本実施形態の第１の変形例、図７９に本実施形態の第２の変形例、図８０に本実施形態の第３の変形例、図８１および図８２に本実施形態の第４の変形例をそれぞれ示す。本実施形態の第１〜第４の変形例はそれぞれ第１の実施形態の第１〜第４の変形例に相当するものである。その他、材料等に関しては第４の実施形態と同様の種々の変形例が可能である。
【０１５３】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、一つの配線層について本発明を適用した例について説明したが、二つ以上の配線層に適用することもできる。全ての配線層に適用するのではなく、例えば上層の配線層のみに本発明を適用しても良い。
【０１５４】
また、上記実施形態では、半導体基板としてシリコン基板を用いたが、寄生容量のさらなる低減化のためにＳＯＩ基板を用いても良く、さらに信号の高速化に対応するためにＳｉＧｅ基板を用いても良い。
【０１５５】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１５６】
【発明の効果】
以上詳説したように本発明によれば、さらなる微細化等に対応できる配線構造を有する半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の製造方法を示す工程断面図
【図２】図１に続く同半導体装置の製造方法の製造方法を示す工程断面図
【図３】図２に続く同半導体装置の製造方法の製造方法を示す工程断面図
【図４】図３に続く同半導体装置の製造方法の製造方法を示す工程断面図
【図５】第１の実施形態の第１の変形例を示す工程断面図
【図６】図５に続く同変形例を示す工程断面図
【図７】第１の実施形態の第２の変形例を示す工程断面図
【図８】第１の実施形態の第３の変形例を示す工程断面図
【図９】第１の実施形態の第４の変形例を示す工程断面図
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法の製造方法を示す工程断面図
【図１１】図１０に続く同半導体装置の製造方法の製造方法を示す工程断面図
【図１２】第２の実施形態の第１の変形例を示す工程断面図
【図１３】図１２に続く同変形例を示す工程断面図
【図１４】第２の実施形態の第２の変形例を示す工程断面図
【図１５】第２の実施形態の第３の変形例を示す工程断面図
【図１６】第２の実施形態の第４の変形例を示す工程断面図
【図１７】本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図
【図１８】図１７に続く同半導体装置の製造方法を示す工程断面図
【図１９】第３の実施形態の第１の変形例を示す工程断面図
【図２０】図１９に続く同変形例を示す工程断面図
【図２１】第３の実施形態の第２の変形例を示す工程断面図
【図２２】第３の実施形態の第３の変形例を示す工程断面図
【図２３】第４の実施形態の第３の変形例を示す工程断面図
【図２４】本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図
【図２５】図２４に続く同半導体装置の製造方法を示す工程断面図
【図２６】第４の実施形態の第１の変形例を示す工程断面図
【図２７】図２６に続く同変形例を示す工程断面図
【図２８】第４の実施形態の第２の変形例を示す工程断面図
【図２９】第４の実施形態の第３の変形例を示す工程断面図
【図３０】第４の実施形態の第４の変形例を示す工程断面図
【図３１】本発明の第５の実施形態に係る半導体装置の製造方法を示す工程断面図
【図３２】図３１に続く同半導体装置の製造方法を示す工程断面図
【図３３】図３２に続く同半導体装置の製造方法を示す工程断面図
【図３４】第５の実施形態の第１の変形例を示す工程断面図
【図３５】図３４に続く同変形例を示す工程断面図
【図３６】第５の実施形態の第２の変形例を示す工程断面図
【図３７】第５の実施形態の第３の変形例を示す工程断面図
【図３８】第５の実施形態の第４の変形例を示す工程断面図
【図３９】本発明の第６の実施形態に係る半導体装置の製造方法を示す工程断面図
【図４０】図３９に続く同半導体装置の製造方法を示す工程断面図
【図４１】第６の実施形態の第１の変形例を示す工程断面図
【図４２】第６の実施形態の第２の変形例を示す工程断面図
【図４３】第６の実施形態の第３の変形例を示す工程断面図
【図４４】第６の実施形態の第４の変形例を示す工程断面図
【図４５】本発明の第７の実施形態に係る半導体装置の製造方法を示す工程断面図
【図４６】図４５に続く同半導体装置の製造方法を示す工程断面図
【図４７】第７の実施形態の第１の変形例を示す工程断面図
【図４８】図４７に続く同変形例を示す工程断面図
【図４９】第７の実施形態の第２の変形例を示す工程断面図
【図５０】第７の実施形態の第３の変形例を示す工程断面図
【図５１】第７の実施形態の第４の変形例を示す工程断面図
【図５２】本発明の第８の実施形態に係る半導体装置の製造方法を示す工程断面図
【図５３】図５２に続く同半導体装置の製造方法を示す工程断面図
【図５４】第８の実施形態の第１の変形例を示す断面図
【図５５】図５４に続く同変形例を示す断面図
【図５６】第８の実施形態の第２の変形例を示す断面図
【図５７】第８の実施形態の第３の変形例を示す断面図
【図５８】第８の実施形態の第４の変形例を示す断面図
【図５９】本発明の第９の実施形態に係る半導体装置を示す断面図
【図６０】第９の実施形態の第１の変形例を示す断面図
【図６１】第９の実施形態の第２の変形例を示す断面図
【図６２】第９の実施形態の第３の変形例を示す断面図
【図６３】第９の実施形態の第４の変形例を示す断面図
【図６４】第９の実施形態の第４の変形例を示す断面図
【図６５】本発明の第１０の実施形態に係る半導体装置を示す断面図
【図６６】第１０の実施形態の第１の変形例を示す断面図
【図６７】第１０の実施形態の第２の変形例を示す断面図
【図６８】第１０の実施形態の第３の変形例を示す断面図
【図６９】第１０の実施形態の第４の変形例を示す断面図
【図７０】第１０の実施形態の第４の変形例を示す断面図
【図７１】本発明の第１１の実施形態に係る半導体装置を示す断面図
【図７２】第１１の実施形態の第１の変形例を示す断面図
【図７３】第１１の実施形態の第２の変形例を示す断面図
【図７４】第１１の実施形態の第３の変形例を示す断面図
【図７５】第１１の実施形態の第４の変形例を示す断面図
【図７６】第１１の実施形態の第４の変形例を示す断面図
【図７７】本発明の第１２の実施形態に係る半導体装置を示す断面図
【図７８】第１２の実施形態の第１の変形例を示す断面図
【図７９】第１２の実施形態の第２の変形例を示す断面図
【図８０】第１２の実施形態の第３の変形例を示す断面図
【図８１】第１２の実施形態の第４の変形例を示す断面図
【図８２】第１２の実施形態の第４の変形例を示す断面図
【図８３】マグネトロンＲＩＥ装置の構成を示す図
【符号の説明】
１…シリコン基板
２…ＳｉＯ２ 膜（第１の絶縁膜）
３…ポリシリコン膜
４…反射防止膜
５…フォトレジストパターン
６…レジスト
７…ＳＯＧ膜
８…レジストパターン
９…バリアメタル膜またはライナー膜
１０…プラグまたはプラグ・配線
１１…ＳｉＯ２ 膜（第２の絶縁膜）
１２…反射防止膜
１３…フォトレジストパターン
１４…バリアメタル膜
１５…配線
１６…有機シリコン酸化膜（第２の絶縁膜）
１７…Ｌｏｗ−ｋ膜（第２の絶縁膜）
１８…Ｌｏｗ−ｋ膜（第１の絶縁膜）
１９…Ａｌ膜（Ａｌプラグ）
２０…ＳｉＯ２ 膜
２１…ＳｉＯ２ 膜
２２…反射防止膜
２３…レジストパターン
２４…Ａｌ配線
２５…ＳｉＯ２ 膜（第２の絶縁膜）
２６…Ａｌ配線
２９…ゲート絶縁膜
３０…ポリシリコン膜
３１…タングステンシリサイド膜
３２…シリコン窒化膜
３３…層間絶縁膜
３４…プラグ
３５…プラグまたはプラグ配線
３６…ＴＥＯＳ酸化膜
３７…配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device characterized by a wiring structure and a method for manufacturing the same.
[0002]
[Prior art]
With the miniaturization of semiconductor elements and the speeding up of semiconductor devices, the wiring structure has progressed from a single-layer structure to a multi-layer structure, and semiconductor devices having five or more layers of multilayer wiring have been developed and produced. However, as miniaturization, speeding up, and multi-layering progress, so-called parasitic capacitance between wirings and signal transmission delay due to wiring resistance have become a serious problem.
[0003]
Various methods have been employed to avoid signal transmission delay. For example, Cu having a lower resistivity than Al is used as a wiring material in order to reduce wiring resistance. Since it is extremely difficult with the current technology to dry-etch a Cu film into a wiring shape in the same manner as in the related art, a buried wiring structure (damascene structure) is used in the case of Cu wiring. On the other hand, in order to reduce the parasitic capacitance between wirings, SiO 2 2 A so-called low-k material having a lower dielectric constant is used as an insulating material.
[0004]
However, with further miniaturization in the future, it is expected that it will be difficult to cope with the signal transmission delay due to the parasitic capacitance between wirings and the wiring resistance only by the wiring structure combining Low-k and Cu. In addition, it becomes difficult to process the insulating film and bury the wiring material.
[0005]
[Problems to be solved by the invention]
As described above, with further miniaturization in the future, it is expected that it will be difficult to cope with the signal transmission delay due to the inter-wiring parasitic capacitance and the wiring resistance only by the wiring structure combining Low-k and Cu.
[0006]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device having a wiring structure capable of coping with further miniaturization, higher layers, and multilayers, and a method of manufacturing the same. .
[0007]
[Means for Solving the Problems]
The outline of typical inventions among the inventions disclosed in the present application will be briefly described as follows.
[0008]
That is, in order to achieve the above object, a semiconductor device according to the present invention comprises a semiconductor substrate and a wiring layer formed on the semiconductor substrate and including first and second wiring structures, Wherein the first wiring structure includes a first plug and a first wiring formed thereon, and the second wiring structure includes a second plug and a second wiring formed thereon, The upper surface of the wiring is higher than the upper surface of the second wiring, and the lower surface of the first wiring is formed at the same height as the upper surface of the second wiring or lower than the upper surface of the second wiring. The distance in the wiring width direction between the first wiring and the second wiring is larger than 0 μm and 0.13 μm or less. And a wiring layer.
[0009]
With such a configuration, the inter-wiring distance between the first wiring structure and the second wiring structure is equal to the distance between the first plug of the first wiring structure and the second wiring of the second wiring structure. Is determined by the distance between the wirings, so that the distance between the wirings can be made shorter than before. As a result, the parasitic capacitance between the wirings can be reduced, and accordingly, it is possible to cope with further miniaturization, increase in the number of layers, and increase in the number of layers.
[0010]
Here, the first and second wirings include an intermediate film when there is a barrier metal film or a liner film (intermediate film) between the wiring main body and the wiring groove. Similarly, the first and second plugs include an intermediate film when there is an intermediate film between the plug body and the connection hole.
[0011]
In addition, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a first insulating film on a semiconductor substrate, etching the first insulating film, and forming a first insulating film on a surface of the first insulating film. Forming a wiring groove, a first connection hole penetrating the first insulating film between the bottom of the first wiring groove and the semiconductor substrate, and a second connection hole penetrating the first insulating film; Performing the first wiring groove, the first connection hole, and the second connection hole with a first conductive film, and the first insulating film in which the first conductive film is embedded. Forming a second insulating film on the film; and etching the second insulating film, connecting the second wiring groove substantially parallel to the first wiring groove to the second connection hole. Forming a second insulating film and filling the second wiring groove with a second conductive film. That.
[0012]
In another method for manufacturing a semiconductor device according to the present invention, a step of forming a first insulating film on a semiconductor substrate, etching the first insulating film, and forming a first insulating film on a surface of the first insulating film. One wiring groove, a first connection hole penetrating the first insulating film between the bottom of the first wiring groove and the semiconductor substrate, and a second connection hole penetrating the first insulating film Forming the first wiring groove, the first connection hole and the second connection hole with a first conductive film, and forming the first conductive groove in the first conductive film. Forming a second insulating film on the insulating film, and etching the second insulating film to form a second wiring groove connected to the second connection hole and substantially parallel to the first wiring groove. Forming the second wiring groove in the second insulating film, filling the second wiring groove with a second conductive film, and forming the second wiring Removing the second insulating film around, characterized in that a step of the periphery of the second wiring in the cavity.
[0013]
In another method for manufacturing a semiconductor device according to the present invention, a step of forming a first insulating film on a semiconductor substrate, etching the first insulating film, and forming a first insulating film on a surface of the first insulating film. One wiring groove, a first connection hole penetrating the first insulating film between the bottom of the first wiring groove and the semiconductor substrate, and a second connection hole penetrating the first insulating film Forming the first wiring groove, the first connection hole and the second connection hole with a first conductive film, and forming the first conductive groove in the first conductive film. Forming a second insulating film on the insulating film, and etching the second insulating film to form a second wiring groove connected to the second connection hole and substantially parallel to the first wiring groove. Forming the second wiring groove with a second conductive film; forming the second wiring groove with a second conductive film; 2 and the second insulating film around the first and second wirings are removed to make a cavity around the first and second plugs and the first and second wirings. And a process.
[0014]
The wiring formed by the method for manufacturing a semiconductor device according to the present invention is, for example, a wiring of a certain layer of a multilayer wiring layer, and specifically, a lowermost wiring of the multilayer wiring layer, an uppermost wiring, Alternatively, it is a wiring between the bottom wiring and the top wiring. The lowermost wiring is, for example, a wiring connected to a trench capacitor formed in a semiconductor substrate. The wiring of all layers of the multilayer wiring layer may be formed by the method of manufacturing a semiconductor device according to the present invention.
[0015]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention (hereinafter, referred to as embodiments) will be described with reference to the drawings.
[0017]
(1st Embodiment)
1 to 4 are process sectional views showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention. Here, a magnetron RIE apparatus is used as an etching apparatus for performing the etching of the present invention. The specific configuration of the magnetron RIE device will be described later.
[0018]
First, as shown in FIG. 1 (a), an SiO as an interlayer insulating film is formed on a silicon substrate 1 on which elements are integrally formed. 2 The film 2 is formed. Next, SiO 2 SiO 2 as a hard mask of the film 2 2 A polysilicon film 3 is formed on the film 2. Next
After forming an antireflection film (for example, a carbon film) 4 on the polysilicon film 3, a photoresist pattern 5 is formed on the antireflection film 4. The photoresist pattern 5 has a first opening O1 corresponding to the first wiring groove and a second opening O2 corresponding to the second connection hole (contact hole).
[0019]
Next, as shown in FIG. 1B, the anti-reflection film 4 and the polysilicon film 3 are selectively etched using the photoresist pattern 5 as a mask, and the photoresist pattern 5 is transferred to these films 3 and 4. .
[0020]
The etching conditions at this time are, for example, pressure = 75 [mTorr], input power = 300 [W], etching gas = Cl (75 [sccm]) / O 2 (10 [sccm]). Under these conditions, SiO 2 2 Since the etching selectivity of the polysilicon film 3 to the film 2 is as high as about 100, 2 The film 2 serves as an etching stopper, 2 The film 2 is not scraped excessively.
[0021]
Next, as shown in FIG. 1C, the photoresist pattern 5 and the antireflection film 4 are removed.
[0022]
Next, as shown in FIG. 1D, after forming a resist 6 having a thickness of about 700 nm on the entire surface, an SOG film 7 having a thickness of about 100 nm is formed on the resist 6 by a coating method. Next, a resist having a thickness of about 300 nm is formed on the SOG film 7, and this resist is exposed and developed to form a photoresist pattern 8. At this time, the SOG film 7 functions as an anti-reflection film at the time of exposure. The photoresist pattern 8 has a third opening O3 corresponding to the first connection hole and a fourth opening O4 corresponding to the second wiring groove.
[0023]
Next, the resist 6 is selectively etched using the photoresist pattern 8 and the SOG film 7 as a mask.
[0024]
At this time, the SOG film 7 is etched using the photoresist pattern 8 as a mask. At this time, the etching conditions of the SOG film 7 are, for example, pressure = 20 [mTorr], input power = 1000 [W], etching gas = CF 4 (60 [sccm]) / O 2 (10 [sccm]).
[0025]
The resist 6 is initially etched using the photoresist pattern 8 as a mask, but disappears on the way, and is eventually etched using the SOG film 7 as a mask. FIG. 2E is a cross-sectional view at this stage. As shown in the figure, a fifth opening O5 corresponding to the first connection hole and a sixth opening O6 corresponding to the second wiring groove are formed in the resist 6.
[0026]
The etching conditions of the resist 6 are, for example, pressure = 40 [mTorr], input power = 500 [W], etching gas = N 2 (150 [sccm]) / O 2 (10 [sccm]).
[0027]
Under the above conditions, the etching selectivity of the resist 6 to the SOG film 7 is 50 or more. Further, the SiO 2 for the resist 6 2 The etching selectivity of the film 2 is as high as 100 or more. Further, the etching selectivity of the resist 6 with respect to the polysilicon film 3 is also increased, and the polysilicon film 3 serves as an etching stopper.
[0028]
Next, using the SOG film 7, the resist 6, and the polysilicon film 3 as a mask, 2 The film 2 is selectively etched and SiO 2 2 First and second connection holes (contact holes) are opened in the film 2. These first and second connection holes (contact holes) are respectively connected to first and second conductive regions (for example, diffusion layers) (not shown) formed on the surface of the silicon substrate 1. The SOG film 7 disappears during the etching, and finally the SiOG film 7 is formed using the resist 6 and the polysilicon film as a mask. 2 The etching of the film 2 is performed. A cross-sectional view at this stage is shown in FIG.
[0029]
The above SiO 2 The etching conditions of the film 2 are, for example, pressure = 20 [mTorr], input power = 1400 [W], etching gas = C 4 F 8 (10 [sccm]) / CO (50 [sccm]) / O 2 A mixed gas of (5 [sccm]) / Ar (100 [sccm]). Under these conditions, the SiO 2 for the resist 6 2 The etching selectivity of the film 2 is about 15, and the etching selectivity of the resist 6 to the polysilicon film 3 is about 40.
[0030]
Here, the conductive region such as a diffusion layer whose base is formed on the substrate surface has been described, but a metal wiring layer formed on the silicon substrate 1 may be the base. In this case, the wiring layer described in the present embodiment is a second or higher wiring layer.
[0031]
Next, as shown in FIG. 2 After removal by RIE, the polysilicon film 3 (hard mask) is 2 The film 2 is etched and SiO 2 A first wiring groove is formed on the surface of the film 2. The first wiring groove is substantially parallel to the second wiring groove. The etching conditions at this time are the same as the etching conditions for forming the first and second connection holes (contact holes).
[0032]
Next, as shown in FIG. 3H, after a barrier metal film or a liner film 9 (intermediate film) and a metal film to be a plug or a plug / wiring 10 are deposited on the entire surface, a first wiring groove is formed by a CMP method. Unnecessary barrier metal film 9 and metal film outside the first and second connection holes (contact holes) are removed, and the surface is flattened. As a result, two dual damascene wiring structures and one plug therebetween are simultaneously formed.
[0033]
Note that the plug or plug / wiring 10 is composed of a plug (a plug body not including an intermediate film) having a higher wiring upper surface (first wiring structure) and a wiring structure having a lower wiring upper surface (second wiring structure). The plug (wiring structure) and the wiring (wiring body not including the intermediate film) and the wiring (wiring body not including the intermediate film) are collectively described. In the following description, the plug 10 means a plug having a first wiring structure, and the wiring 10 means a wiring having a second wiring structure.
[0034]
When the material of the plug or the plug / wiring 10 is Al-Cu, the barrier metal film or the liner film 9 is, for example, an Nb film (liner film), a Ti film, a TiN film, a Ta film, a TaN film, a Ti film / TiN film. And the like, or an insulating thin film having a thickness enough to secure electrical connection can be used.
[0035]
The material of the plug or plug / wiring 10 is not limited to Al-Cu, and for example, Al, Al-Si-Cu, Ag, Au, Cu can be used. Depending on the material, the barrier metal film or the liner film 9 becomes unnecessary.
[0036]
Next, as shown in FIG. 2 A film 11 is deposited on the entire surface.
[0037]
Next, as shown in FIG. 2 An antireflection film 12 and a resist pattern 13 are sequentially formed on the film 11. The resist pattern 13 has an opening corresponding to the second wiring groove.
[0038]
Next, as shown in FIG. 3 (k), the resist pattern 13 is 2 The film 11 is etched and SiO 2 A second wiring groove connected to the barrier metal film or the liner film 9 and the plug 10 is formed in the film 11.
[0039]
The figure shows a case where the bottom of the second wiring groove and the upper surface of the wiring 10 are at the same height, that is, an ideal case, but actually, the bottom of the second wiring groove is the upper surface of the wiring 10. Often lower. As a result, actually, the bottom surface of the wiring (including the barrier metal film or the liner film, if any) formed in the second wiring groove in a later step is lower than the upper surface of the wiring 10. Often.
[0040]
Next, as shown in FIG. 4L, the resist pattern 13 and the antireflection film 12 are removed. If the anti-reflection film 12 is a film containing carbon as a main component, the resist pattern 13 and the anti-reflection film 12 can be simultaneously peeled off by an asher.
[0041]
Next, as shown in FIG. 4 (m), after depositing a barrier metal film or a liner film 14 and a metal film to be the wiring 15 (wiring main body) on the entire surface, unnecessary barrier metal outside the wiring groove is formed by the CMP method. The film or the liner film 14 and the metal film are removed, the wiring 15 is formed, and the surface is flattened.
[0042]
In this way, two dual damascene wirings having different heights in structure can be obtained. However, the dual damascene wiring, which is higher in terms of process, requires two steps of embedding a conductive material and the like, and therefore cannot be accurately called a dual damascene wiring. In the present invention, such wirings having different heights are referred to as damascene wirings for convenience. What is made convenient is whether the damascene wiring is different from the so-called single damascene wiring.
[0043]
The materials of the barrier metal film or the liner film 14 and the wiring 15 are the same as the material of the barrier metal film or the liner film 9 and the plug or the plug / wiring 10, respectively. The barrier metal film or liner film 14 becomes unnecessary depending on the material of the wiring 15.
[0044]
Further, the materials of the barrier metal film or the liner film 14 and the wiring 15 may be different from the materials of the barrier metal film or the liner film 9 and the plug or the plug / wiring 10, respectively. For example, the material of the plug or plug / wiring 10 may be Cu, and the material of the wiring 15 may be Al, Cu, Ag, or Au, or vice versa. That is, at this time, the first and second wirings can be formed of different materials.
[0045]
As described above, according to the present embodiment, it is possible to obtain a wiring layer in which wiring structures (plug + wiring) having different wiring heights are alternately formed. That is, a wiring layer in which the side surfaces of the wirings of two adjacent wiring structures do not face each other can be obtained. As a result, the wiring and the plug adjacent thereto are opposed to each other, so that the distance between wirings between adjacent wiring structures is increased, and the parasitic capacitance between wirings is reduced.
[0046]
Therefore, it is possible to effectively suppress a signal transmission delay due to a parasitic capacitance between wirings, which becomes conspicuous as the distance between wirings becomes finer. Conversely, if the distance between the wires is the same, the signal propagation speed increases. Further, according to the present embodiment, it is only necessary to change the height of the wiring alternately, and the wiring pattern viewed from above may be the same as the conventional one, so that the pattern design of the wiring layer is easy.
[0047]
Further, the distance L1 in the wiring width direction between the wirings (wiring body + intermediate film) of two adjacent wiring structures having different wiring heights is preferably 0.13 [μm] or less. The reason is that the effect of the parasitic capacitance increases when such fine wiring is used, and the effect of the present invention is enormous. The lower limit of the distance L is larger than 0.
[0048]
In each of the wiring structures having different wiring heights, the dimension (L2 (L4)) in the wiring width direction of the plug (plug body + intermediate film) in the wiring width direction of the wiring (wiring body + intermediate film) is L2 ( The ratio L2 / L3 (L5 / L4) [μm] of L5) is typically 10 or less (FIG. 4 (m)). The lower limit is greater than one.
[0049]
Further, according to the present embodiment, since the wiring 15 is disposed above, it is possible to satisfy 1 ≦ L2 / L1. In the conventional case, the value of L2 / L1 is 1.
[0050]
L1 can be shortened to 0.01 [μm]. The current minimum wiring width is 0.13 [μm]. Therefore, with the current technology, the upper limit of L2 / L1 can be reduced to 13.
[0051]
In this embodiment, the polysilicon film 3 is used as a hard mask, but a silicon nitride film, a tungsten film, or a WSi film may be used instead. In addition, SiO 2 is used as an interlayer insulating film. 2 Although the film (silicon oxide film) 2 is used, another inorganic silicon oxide film, Low-k film, or organic silicon oxide film may be used instead.
[0052]
Examples of the Low-k film include an organic silicon oxide film such as polysiloxane and benzocyclobutene (BCB), an inorganic silicon oxide film such as hydrogen-silsesquioxane, polyarylene ether, parylene, and polyimide fluoropolymer. And the like.
[0053]
FIGS. 5 and 6 show a first modification of the present embodiment. The difference between the first modification and the present embodiment is that the dimension of the wiring 15 in the horizontal direction (the wiring width direction) is increased. As a result, the cross-sectional area of the wiring 15 is larger than the cross-sectional area of the wiring 10.
[0054]
FIG. 7 shows a second modification of the present embodiment. The second modified example is different from the present embodiment in that the distance between two adjacent wiring structures in the wiring width direction is reduced within a range in which the high wiring 15 and the low wiring 10 are not electrically connected.
[0055]
FIG. 8 shows a third modification of the present embodiment. The third modified example is different from the present embodiment in that the wiring 15 is vertically elongated.
[0056]
FIG. 9 shows a fourth modification of the present embodiment. The fourth modified example is different from the present embodiment in that one high wiring 15 and one low wiring 10 are not formed alternately. FIG. 9A shows an example in which two high wires 15 and two low wires 10 are alternately formed, and FIG. 9B shows one high wire 15 and two low wires 10 alternately formed. An example in which it is formed is shown. In short, one high wiring 15 and two or more low wirings 10 are alternately formed, two or more high wirings 15 and one low wiring 10 are formed alternately, or It is sufficient that the high wiring 15 and the two or more low wirings 1 are alternately formed.
[0057]
FIG. 83 shows the configuration of the above-described magnetron RIE apparatus.
[0058]
In the figure, reference numeral 51 denotes a vacuum chamber, in which a mounting table 53 for mounting a substrate to be processed 52 is provided. A counter electrode 54 is provided above the mounting table 53 so as to face the mounting table 53. The mounting table 53 includes a temperature control mechanism (not shown) so that the temperature of the substrate 52 to be processed can be controlled.
[0059]
A gas introduction pipe 56 is connected to a top wall 55 of the vacuum chamber 51. An etching gas is introduced into the vacuum chamber 51 from the gas introduction pipe 56. The pressure in the vacuum chamber 51 can be adjusted by a valve (not shown) at the exhaust port 57. Below the vacuum chamber 51, a high-frequency power supply 58 connected to the mounting table 53 is provided.
[0060]
After the pressure in the vacuum chamber 51 is stabilized, high-frequency power is applied to the mounting table 53 by the high-frequency power supply 58, so that plasma can be generated in the vacuum chamber 51.
[0061]
A magnet 59 is provided on the outer periphery of the vacuum chamber 51. The magnet 59 generates a high-density magnetic field in the vacuum chamber 51. As a result, the ions in the plasma have anisotropy. The target substrate 52 is etched by the anisotropic ions. The dry etching apparatus that can be used in the present invention is not limited to a magnetron RIE apparatus, but may be another dry etching apparatus that uses, for example, electron cyclotron resonance (ECR), helicon waves, inductively coupled plasma, or the like. Can also be used.
[0062]
(Second embodiment)
10 and 11 are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the second embodiment of the present invention. In the following embodiments including this embodiment, parts corresponding to FIGS. 1 to 9, that is, the same reference numerals (including those with different suffixes) as those in the above-described drawings are denoted by the same reference numerals or corresponding parts. Detailed description is omitted. Therefore, when there is no specific description of the thickness, material, condition, effect, and the like, the specific thickness, material, condition, effect, and the like described above are applied mutatis mutandis as a specific example.
[0063]
First, the steps of FIGS. 1A to 3H of the first embodiment are performed (FIG. 10A).
[0064]
Next, as shown in FIG. 10B, an organic silicon oxide film 16 as an interlayer insulating film is deposited on the entire surface.
[0065]
Thereafter, the steps of FIGS. 3 (j) to 4 (m) of the first embodiment are performed (FIGS. 10 (c) to 11 (f)).
[0066]
According to the present embodiment, since the organic silicon oxide film 16 is used as the interlayer insulating film, the parasitic capacitance between wirings can be further reduced as compared with the first embodiment. Although the organic silicon oxide film 16 is used in this embodiment, a low dielectric constant film such as a Low-k film or an inorganic silicon oxide film may be used instead.
[0067]
Furthermore, a first insulating film (here, SiO 2) in which the plug / wiring 15 is embedded is formed. 2 The combination of the film 2) and the second insulating film (here, the organic silicon oxide film 16) in which the wiring 15 is embedded is made of SiO 2 2 The present invention is not limited to the combination of the film 2 and the organic silicon oxide film 16, but the point is that the first and second insulating films are different from any of the low-k film, the inorganic silicon oxide film, and the organic silicon oxide film. Any combination of insulating films may be used. That is, at this time, the first and second wirings can be formed using different materials.
[0068]
12 and 13 show a first modification of the present embodiment, FIG. 14 shows a second modification of the present embodiment, FIG. 15 shows a third modification of the present embodiment, and FIG. 16 shows a third modification of the present embodiment. 4 are shown below. The first to fourth modifications of the present embodiment correspond to the first to fourth modifications of the first embodiment, respectively. In the case of FIG. 16, the distance between two adjacent wirings 10 is the shortest distance between the wirings. 2 The film 2 may be replaced with a low dielectric constant film such as the organic silicon oxide film 16. In addition, various modifications similar to the first embodiment are possible.
[0069]
(Third embodiment)
17 and 18 are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
[0070]
First, the steps of FIGS. 1A to 3H of the first embodiment are performed (FIG. 17A).
[0071]
Next, as shown in FIG. 17B, a Low-k film 17 is formed on the entire surface. The Low-k film 17 is a CF-based film such as flare or silk. In addition, a similar effect can be obtained by using a resist, a simple substance of C, or another C-based film not containing Si.
[0072]
Next, as shown in FIG. 17C, an SOG film 7 having a thickness of 100 nm and a photoresist pattern 13 having a thickness of 300 nm are sequentially formed on the Low-k film 17.
[0073]
Next, the SOG film 7 is anisotropically etched using the photoresist pattern 13 as a mask, the pattern of the photoresist pattern 13 is transferred to the SOG film 7, and subsequently, the Low- The k film 17 is etched to form a wiring groove in the low-k film 17.
[0074]
The low-k film 17 is initially etched using the photoresist pattern 13 as a mask, but disappears on the way, and is eventually etched using the SOG film 7 as a mask. A cross-sectional view at this stage is shown in FIG.
[0075]
The etching conditions of the SOG film 7 are, for example, pressure = 20 [mTorr], input power = 1000 [W], etching gas = CF 4 (60 [sccm]) / O 2 (10 [sccm]).
[0076]
On the other hand, the etching conditions for the Low-k film 17 are, for example, pressure = 40 [mTorr], input power = 500 [W], and etching gas = N. 2 (150 [sccm]) / O 2 (10 [sccm]). Under this condition, the etching selectivity of the Low-k film 17 with respect to the SOG film 7 and SiO 2 2 The etching selectivity of the SOG film 7 with respect to the film 2 is as high as 100 or more.
[0077]
Next, as shown in FIG. 18E, after a barrier metal film or a liner film 14 and a metal film to be the wiring 15 are deposited on the entire surface, an unnecessary barrier metal film or liner film outside the wiring groove is formed by the CMP method. 14 and the metal film and the SOG film 7 are removed to form the wiring 15 and to flatten the surface. After that, the SOG film 7 is formed again on the entire surface. Note that the wiring formation may be terminated here without forming the aerial wiring described in the following steps.
[0078]
Next, as shown in FIG. 18F, a hole is formed in a part of the SOG film 7 on the Low-k film 17, and 2 The low-k film 17 is removed by asher to form an aerial wiring. Since the upper wiring 15 is an aerial wiring as described above, a signal transmission delay due to a parasitic capacitance between wirings can be more effectively suppressed.
[0079]
19 and 20 show a first modified example of the present embodiment, FIG. 21 shows a second modified example of the present embodiment, FIG. 22 shows a third modified example of the present embodiment, and FIG. 4 are shown below. The first to fourth modifications of the present embodiment correspond to the first to fourth modifications of the first embodiment, respectively. Also in these modified examples, the wiring formation may be completed in a step corresponding to the step of FIG. In addition, various modifications similar to the first embodiment are possible.
[0080]
(Fourth embodiment)
24 and 25 are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention. This embodiment is an example in which all of the wiring structures in the same layer have an aerial wiring structure.
[0081]
First, the steps of FIGS. 1A to 3H of the first embodiment are performed (FIG. 24A). However, SiO 2 A low dielectric constant film 18 is used instead of the film 2. As the material of the low dielectric constant film 18, the same material as the material of the low dielectric constant film 17 can be used.
[0082]
Next, as shown in FIG. 24B, a low dielectric constant film 17 is formed on the entire surface.
[0083]
Next, as shown in FIG. 24C, the SOG film 7 and the resist pattern 13 are formed on the low dielectric constant film 17.
[0084]
Next, the SOG film 7 is anisotropically etched using the photoresist pattern 13 as a mask, the pattern of the photoresist pattern 13 is transferred to the SOG film 7, and subsequently, the Low- The k film 17 is etched to form a wiring groove in the low-k film 17.
[0085]
The low-k film 17 is initially etched using the photoresist pattern 13 as a mask, but disappears on the way, and is eventually etched using the SOG film 7 as a mask. FIG. 24D is a cross-sectional view at this stage. The etching conditions for the SOG film 7 and the Low-k film 17 are the same as those of the third embodiment.
[0086]
Next, as shown in FIG. 25E, after a barrier metal film or a liner film 14 and a metal film to be the wiring 15 are deposited on the entire surface, an unnecessary barrier metal film or liner film outside the wiring groove is formed by the CMP method. 14 and the metal film are removed, the wiring 15 is formed, and the surface is flattened. The SOG film 7 may be formed again on the entire surface as shown in FIG. 18E of the third embodiment.
[0087]
Next, as shown in FIG. 25F, a hole is made in a part of the SOG film 7 on the Low-k film 17, and 2 The low-k films 17 and 18 are removed by asher to form an aerial wiring. Since the entire wiring structure in the same layer has an aerial wiring structure as described above, a signal transmission delay due to a parasitic capacitance between wirings can be more effectively suppressed.
[0088]
26 and 27 show a first modification of this embodiment, FIG. 28 shows a second modification of this embodiment, FIG. 29 shows a third modification of this embodiment, and FIG. 30 shows a third modification of this embodiment. 4 are shown below. The first to fourth modifications of the present embodiment correspond to the first to fourth modifications of the first embodiment, respectively. In addition, various modifications similar to the first embodiment are possible.
[0089]
(Fifth embodiment)
31 to 33 are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the fifth embodiment of the present invention.
[0090]
First, an Al film 19 is formed on the silicon substrate 1 as shown in FIG. Next, a TEOS oxide film 20 is formed on the Al film 19 as a hard mask for the Al film 19. Next, an antireflection film 4 and a resist pattern 5 are sequentially formed on the TEOS film 20.
[0091]
Next, as shown in FIG. 31B, the antireflection film 4 and the TEOS film 20 are etched using the photoresist pattern 5 as a mask, and the photoresist pattern 5 is transferred to these films 20 and 4.
[0092]
The etching conditions of the antireflection film 4 are, for example, pressure = 50 [mTorr], input power = 1000 [W], etching gas = CF 4 (50 [sccm]) / O 2 (10 [sccm]).
[0093]
On the other hand, the etching conditions for the TEOS film 20 are, for example, pressure = 50 [mTorr], input power = 1000 [W], etching gas = C 4 F 8 A mixed gas of (10 [sccm]) / CO (100 [sccm]) / Ar (100 [sccm]).
[0094]
Next, as shown in FIG. 2 After removing the photoresist pattern 5 and the antireflection film 4 by asher, the Al film 19 is anisotropically etched using the TEOS film 20 as a mask to form an Al plug 19.
[0095]
The etching conditions for the Al film 19 are, for example, pressure = 4 [mTorr], input power = 500 [W], etching gas = Cl (75 [sccm]) / O 2 (10 [sccm]).
[0096]
Under this condition, the etching selectivity of the Al film 19 to the TEOS oxide film 20 is very high, about 50, so that the TEOS oxide film 20 becomes a sufficient etching mask.
[0097]
Next, as shown in FIG. 32D, the space between the Al plugs 19 is buried with a TEOS oxide film 21 to planarize the surface.
[0098]
Next, as shown in FIG. 32E, after forming the anti-reflection film 22 on the entire surface, a resist pattern 23 is formed on the anti-reflection film 22.
[0099]
Next, as shown in FIG. 32F, the antireflection film 22 and the TEOS oxide film 21 are etched using the resist pattern 23 as a mask to form a wiring groove.
[0100]
The etching conditions of the antireflection film 22 are, for example, pressure = 50 [mTorr], input power = 1000 [W], etching gas = CF 4 (50 [sccm]) / O 2 (10 [sccm]).
[0101]
The etching conditions for the TEOS oxide film 21 are, for example, pressure = 50 [mTorr], input power = 1000 [W], etching gas = C 4 F 8 A mixed gas of (10 [sccm]) / CO (100 [sccm]) / Ar (100 [sccm]).
[0102]
Next, as shown in FIG. 32 (g), after removing the antireflection film 22 and the TEOS oxide film 21, an Al film is deposited and an Al film is subjected to CMP (damascene process) to form an Al wiring 24. A part of the Al wiring 24 is constituted by an Al plug 19.
[0103]
Next, as shown in FIG. 33 (h), SiO 2 as an interlayer insulating film is formed on the entire surface. 2 After depositing the film 25 on the entire surface, the antireflection film 12 and the photoresist pattern 13 are sequentially formed. SiO 2 Instead of the film 25, another insulating film such as a TEOS oxide film may be used.
[0104]
Next, as shown in FIG. 33 (i), using the photoresist pattern 13 as a mask, the anti-reflection film 12, SiO 2 2 The film 25 is etched to form a wiring groove.
[0105]
Next, as shown in FIG. 2 After removing the anti-reflection film 12 and the photoresist pattern 13 by asher, an Al wiring 26 is formed by a damascene process.
[0106]
As described above, according to the present embodiment, it is possible to obtain a wiring layer in which Al wiring structures (Al plug + Al wiring) having different wiring heights are alternately formed. The effect of is obtained.
[0107]
In the present embodiment, SiO 2 is used as the interlayer insulating film. 2 Although the film (silicon oxide film) 2 is used, a Low-k film, an organic silicon oxide film, or an inorganic silicon oxide film may be used instead.
[0108]
In this embodiment, Al is used as the wiring material, but other wiring materials such as Al-Cu or Al-Si-Cu, Ag, and Au may be used.
[0109]
Further, in this embodiment, the TEOS oxide film is used as the hard mask of the Al film 19, but another insulating film such as a silicon nitride film or an insulating film containing silicon, nitrogen and oxygen (SiON film) may be used. good.
[0110]
Further, in the present embodiment, the barrier metal film and the liner film are not used, but may be used if necessary. As the barrier metal film and the liner film, for example, those described in the first embodiment are used.
[0111]
34 and 35 show a first modification of the present embodiment, FIG. 36 shows a second modification of the present embodiment, FIG. 37 shows a third modification of the present embodiment, and FIG. 38 shows a third modification of the present embodiment. 4 are shown below. The first to fourth modifications of the present embodiment correspond to the first to fourth modifications of the first embodiment, respectively. In addition, various modifications similar to the first embodiment are possible. For example, here, a conductive region such as a diffusion layer whose base is formed on the substrate surface has been described, but a metal wiring layer formed on a silicon substrate may be the base.
[0112]
(Sixth embodiment)
39 and 40 are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the sixth embodiment of the present invention.
[0113]
First, the steps of FIGS. 31A to 32G of the fifth embodiment are performed (FIG. 39A).
[0114]
Next, as shown in FIG. 10B, an organic silicon oxide film 16 as an interlayer insulating film is deposited on the entire surface.
[0115]
Thereafter, the steps of FIGS. 3 (j) to 4 (m) of the first embodiment are performed (FIGS. 10 (c) to 11 (f)).
[0116]
According to the present embodiment, since the organic silicon oxide film 16 is used as the interlayer insulating film, the parasitic capacitance between wirings can be further reduced as compared with the fifth embodiment. In addition. In this embodiment, the organic silicon oxide film 16 is used, but a low-k film such as a low-k film or an inorganic silicon oxide film may be used instead.
[0117]
Further, as in the second embodiment, the first and second insulating films may be any combination of different low-k films, inorganic silicon oxide films, and organic silicon oxide films.
[0118]
FIG. 41 shows a first modification of this embodiment, FIG. 42 shows a second modification of this embodiment, FIG. 43 shows a third modification of this embodiment, and FIG. 44 shows a fourth modification of this embodiment. Examples are given below. The first to fourth modifications of the present embodiment correspond to the first to fourth modifications of the first embodiment, respectively. In addition, various modifications similar to those of the fifth embodiment are possible.
[0119]
(Seventh embodiment)
FIGS. 45 and 46 are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the sixth embodiment of the present invention.
[0120]
First, the steps of FIGS. 31A to 32G of the fifth embodiment are performed (FIG. 45A).
[0121]
Next, as shown in FIG. 45B, a Low-k film 17 is formed on the entire surface. The material of the Low-k film 17 is a CF-based material such as flare or silk. In addition, the same effect can be obtained by resist, C alone or C-based such as C and additives (excluding Si).
[0122]
Next, as shown in FIG. 45C, an SOG film 7 having a thickness of 100 nm and a photoresist pattern 13 having a thickness of 300 nm are sequentially formed on the Low-k film 17.
[0123]
Next, the SOG film 7 is anisotropically etched using the photoresist pattern 13 as a mask, the pattern of the photoresist pattern 13 is transferred to the SOG film 7, and subsequently, the Low- The k film 17 is etched to form a wiring groove in the low-k film 17.
[0124]
The low-k film 17 is initially etched using the photoresist pattern 13 as a mask, but disappears on the way, and is eventually etched using the SOG film 7 as a mask. FIG. 45D shows a cross-sectional view at this stage.
[0125]
The etching conditions of the SOG film 7 are, for example, pressure = 20 [mTorr], input power = 1000 [W], etching gas = CF 4 (60 [sccm]) / O 2 (10 [sccm]).
[0126]
On the other hand, the etching conditions for the Low-k film 17 are, for example, pressure = 40 [mTorr], input power = 500 [W], and etching gas = N. 2 (150 [sccm]) / O 2 (10 [sccm]). Under this condition, the etching selectivity of the Low-k film 17 with respect to the SOG film 7 and SiO 2 2 The etching selectivity of the SOG film 7 with respect to the film 2 is as high as 100 or more.
[0127]
Next, as shown in FIG. 46E, after an Al film is deposited on the entire surface so as to fill the wiring groove, an unnecessary Al film outside the wiring groove is removed by a CMP method, and an Al wiring 26 is formed. At the same time, the surface is flattened. After that, the SOG film 7 is formed again on the entire surface. Note that the wiring formation may be terminated here without forming the aerial wiring described in the following steps.
[0128]
Next, as shown in FIG. 46F, a hole is made in a part of the SOG film 7 on the Low-k film 17, 2 The low-k film 17 is removed by asher to form an aerial wiring. Since the upper Al wiring 26 is an aerial wiring in this way, it is possible to more effectively suppress signal transmission delay due to parasitic capacitance between wirings.
[0129]
47 and 48 show a first modification of this embodiment, FIG. 49 shows a second modification of this embodiment, FIG. 50 shows a third modification of this embodiment, and FIG. 51 shows a third modification of this embodiment. 4 are shown below. The first to fourth modifications of the present embodiment correspond to the first to fourth modifications of the first embodiment, respectively. Also in these modified examples, the wiring formation may be completed in a step corresponding to the step of FIG. In addition, various modifications similar to those of the fifth embodiment are possible.
[0130]
(Eighth embodiment)
FIGS. 52 and 53 are process cross-sectional views illustrating the method for manufacturing the semiconductor device according to the eighth embodiment of the present invention.
[0131]
First, the steps of FIGS. 31A to 32G of the fifth embodiment are performed (FIG. 52A). However, the low dielectric constant film 18 is used instead of the TEOS oxide film 21.
[0132]
Next, as shown in FIG. 52B, a low dielectric constant film 17 is formed on the entire surface.
[0133]
Next, as shown in FIG. 52C, the SOG film 7 and the resist pattern 13 are formed on the low dielectric constant film 17.
[0134]
Next, the SOG film 7 is anisotropically etched using the photoresist pattern 13 as a mask, the pattern of the photoresist pattern 13 is transferred to the SOG film 7, and subsequently, the Low- The k film 17 is etched to form a wiring groove in the low-k film 17.
[0135]
The low-k film 17 is initially etched using the photoresist pattern 13 as a mask, but disappears on the way, and is eventually etched using the SOG film 7 as a mask. FIG. 52D shows a cross-sectional view at this stage. The etching conditions for the SOG film 7 and the Low-k film 17 are the same as those of the third embodiment.
[0136]
Next, as shown in FIG. 53 (e), after depositing an Al film on the entire surface, unnecessary Al films outside the wiring grooves are removed by a CMP method to form an Al wiring 26 and flatten the surface. . The SOG film 7 may be formed again on the entire surface as shown in FIG. 18E of the third embodiment.
[0137]
Next, as shown in FIG. 53F, a hole is made in a part of the SOG film 7 on the Low-k film 17, 2 The low-k films 17 and 9 are removed by asher to form an aerial wiring. Since the entire wiring structure in the same layer has an aerial wiring structure as described above, a signal transmission delay due to a parasitic capacitance between wirings can be more effectively suppressed.
[0138]
54 and 55 show a first modification of the present embodiment, FIG. 56 shows a second modification of the present embodiment, FIG. 57 shows a third modification of the present embodiment, and FIG. 4 are shown below. The first to fourth modifications of the present embodiment correspond to the first to fourth modifications of the first embodiment, respectively. In addition, various modifications similar to those of the fifth embodiment are possible.
[0139]
(Ninth embodiment)
FIG. 59 is a sectional view showing a semiconductor device according to the ninth embodiment of the present invention.
[0140]
FIG. 59A shows a portion (bit line) of a self-aligned contact (SAC) formed by a known method. In the figure, 29 is a gate insulating film, 30 is a polysilicon film constituting a polycide gate, 31 is a tungsten silicide film constituting a polycide gate, 32 is a silicon nitride film, and 33 is an etching selectivity with the silicon nitride film. An interlayer insulating film (for example, a BPSG film) and a plug 34 are respectively shown. Although a polycide gate is used here, another gate structure such as a polymetal gate may be used. The three polycide gates (element regions) in the drawing are not on the same straight line, and two adjacent polycide gates are formed at a pitch shifted from each other by F (design rule).
[0141]
FIG. 59B shows a portion of the wiring layer formed by the method according to the first embodiment, and the interlayer insulating film 33 is made of SiO 2. 2 The plug or plug / wiring 35 made of a polysilicon film corresponds to the plug or plug / wiring 10, and the TEOS oxide film 36 2 The wiring 37 corresponds to the wiring 15 corresponding to the film 11. As a material of the plug or the plug / wiring 35, another pure metal such as W, WSi, Al, Al-Cu, Al-Si-Cu, Cu, Ag, or Au, a silicide, or an alloy may be used. It is appropriately selected according to the barrier metal film or the liner film (not shown), the plug or the plug / wiring 35. For example, when the material of the plug or plug / wiring 35 is Cu, for example, a Ti film, a Ti / TiN film, a TiN film, a TaN film, or a Ta film is used as the barrier metal film or the liner film. In the case of Al, for example, an Nb film or an NbN film may be used.
[0142]
In the present embodiment, the etching conditions of the antireflection film 12 in the process corresponding to the process of FIG. 3K of the first embodiment are, for example, pressure = 50 [mTorr], input power = 1000 [W], etching gas = CF 4 (50 [sccm]) / O 2 (10 [sccm]). The etching conditions of the TEOS oxide film 36 are, for example, pressure = 50 [mTorr], input power = 1000 [W], etching gas = C 4 F 8 A mixed gas of (10 [sccm]) / CO (100 [sccm]) / Ar (100 [sccm]).
[0143]
60 shows a first modified example of the present embodiment, FIG. 61 shows a second modified example of the present embodiment, FIG. 62 shows a third modified example of the present embodiment, and FIGS. 63 and 64 show the third modified example of the present embodiment. 4 are shown below. The first to fourth modifications of the present embodiment correspond to the first to fourth modifications of the first embodiment, respectively. In addition, various modifications similar to those of the first embodiment can be made with respect to materials and the like.
[0144]
(Tenth embodiment)
FIG. 65 is a sectional view showing a semiconductor device according to the tenth embodiment of the present invention.
[0145]
This embodiment is different from the ninth embodiment in that an organic silicon oxide film 16 is formed instead of the TEOS oxide film 36. The method for manufacturing a wiring layer using the organic silicon oxide film 16 conforms to the second embodiment. Further, similarly to the second embodiment, the first insulating film (interlayer insulating film) and the second insulating film (organic silicon oxide film 16) are a low-k film, an inorganic silicon oxide film, and an organic silicon oxide film. Any combination of different insulating films may be used.
[0146]
FIG. 66 shows a first modification of the present embodiment, FIG. 67 shows a second modification of the present embodiment, FIG. 68 shows a third modification of the present embodiment, and FIGS. 69 and 70 show the third modification of the present embodiment. 4 are shown below. The first to fourth modifications of the present embodiment correspond to the first to fourth modifications of the first embodiment, respectively. In addition, various modifications similar to those of the second embodiment can be made with respect to materials and the like.
[0147]
(Eleventh embodiment)
FIG. 71 is a sectional view showing a semiconductor device according to the eleventh embodiment of the present invention.
[0148]
The present embodiment differs from the ninth embodiment in that the higher wiring 36 is an aerial wiring. The method for manufacturing a wiring layer having such an aerial wiring conforms to that of the third embodiment.
[0149]
FIG. 72 shows a first modified example of the present embodiment, FIG. 73 shows a second modified example of the present embodiment, FIG. 74 shows a third modified example of the present embodiment, and FIGS. 4 are shown below. The first to fourth modifications of the present embodiment correspond to the first to fourth modifications of the first embodiment, respectively. In addition, various modifications similar to those of the third embodiment can be made with respect to materials and the like.
[0150]
(Twelfth embodiment)
FIG. 77 is a sectional view showing a semiconductor device according to a twelfth embodiment of the present invention.
[0151]
This embodiment differs from the ninth embodiment in that the entire wiring structure is aerial wiring. The method for manufacturing a wiring layer having such an aerial wiring conforms to that of the fourth embodiment.
[0152]
FIG. 78 shows a first modification of this embodiment, FIG. 79 shows a second modification of this embodiment, FIG. 80 shows a third modification of this embodiment, and FIGS. 4 are shown below. The first to fourth modifications of the present embodiment correspond to the first to fourth modifications of the first embodiment, respectively. In addition, various modifications similar to the fourth embodiment can be made with respect to materials and the like.
[0153]
Note that the present invention is not limited to the above embodiment. For example, in the above embodiment, an example in which the present invention is applied to one wiring layer has been described. However, the present invention can be applied to two or more wiring layers. The present invention may be applied to, for example, only an upper wiring layer, instead of being applied to all the wiring layers.
[0154]
In the above embodiment, a silicon substrate is used as the semiconductor substrate. However, an SOI substrate may be used to further reduce the parasitic capacitance, and a SiGe substrate may be used to cope with a higher signal speed. good.
[0155]
Furthermore, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some components are deleted from all the components shown in the embodiment, if the problem described in the section of the problem to be solved by the invention can be solved, the configuration in which the components are deleted is Can be extracted as an invention. In addition, various modifications can be made without departing from the scope of the present invention.
[0156]
【The invention's effect】
As described above in detail, according to the present invention, it is possible to realize a semiconductor device having a wiring structure capable of coping with further miniaturization and the like and a method of manufacturing the same.
[Brief description of the drawings]
FIG. 1 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a process sectional view showing the manufacturing method of the method of manufacturing the semiconductor device following FIG. 1;
FIG. 3 is a process sectional view illustrating the manufacturing method of the manufacturing method of the semiconductor device, following FIG. 2;
FIG. 4 is a process sectional view illustrating the manufacturing method of the manufacturing method of the semiconductor device, following FIG. 3;
FIG. 5 is a process cross-sectional view showing a first modification of the first embodiment;
FIG. 6 is a process sectional view showing the modified example following FIG. 5;
FIG. 7 is a process cross-sectional view showing a second modification of the first embodiment.
FIG. 8 is a process sectional view showing a third modification of the first embodiment;
FIG. 9 is a process cross-sectional view showing a fourth modification of the first embodiment.
FIG. 10 is a process cross-sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention;
FIG. 11 is a process sectional view illustrating the manufacturing method of the manufacturing method of the semiconductor device, following FIG. 10;
FIG. 12 is a process sectional view showing a first modification of the second embodiment;
FIG. 13 is a process cross-sectional view showing the modified example following FIG. 12;
FIG. 14 is a process cross-sectional view showing a second modification of the second embodiment.
FIG. 15 is a process sectional view showing a third modification of the second embodiment;
FIG. 16 is a process sectional view showing a fourth modification of the second embodiment;
FIG. 17 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the third embodiment of the present invention.
FIG. 18 is a process sectional view illustrating the method of manufacturing the semiconductor device, following FIG. 17;
FIG. 19 is a process sectional view showing a first modification of the third embodiment;
FIG. 20 is a process cross-sectional view showing the same modified example following FIG. 19;
FIG. 21 is a process cross-sectional view showing a second modification of the third embodiment.
FIG. 22 is a process sectional view showing a third modification of the third embodiment;
FIG. 23 is a process sectional view showing a third modification of the fourth embodiment;
FIG. 24 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention.
FIG. 25 is a process sectional view illustrating the method of manufacturing the semiconductor device, following FIG. 24;
FIG. 26 is a process sectional view showing a first modification of the fourth embodiment;
FIG. 27 is a process sectional view showing the same modified example following FIG. 26;
FIG. 28 is a process cross-sectional view showing a second modification of the fourth embodiment;
FIG. 29 is a process cross-sectional view showing a third modification of the fourth embodiment;
FIG. 30 is a process sectional view showing a fourth modification of the fourth embodiment;
FIG. 31 is a process sectional view illustrating the method of manufacturing the semiconductor device according to the fifth embodiment of the present invention.
FIG. 32 is a process sectional view illustrating the method of manufacturing the semiconductor device, following FIG. 31;
FIG. 33 is a process sectional view illustrating the method of manufacturing the same semiconductor device, following FIG. 32;
FIG. 34 is a process sectional view showing a first modified example of the fifth embodiment;
FIG. 35 is a process sectional view showing the same modified example following FIG. 34;
FIG. 36 is a process cross-sectional view showing a second modification of the fifth embodiment;
FIG. 37 is a process cross-sectional view showing a third modification of the fifth embodiment;
FIG. 38 is a process sectional view showing a fourth modification of the fifth embodiment;
FIG. 39 is a process cross-sectional view showing the method for manufacturing the semiconductor device according to the sixth embodiment of the present invention;
40 is a process sectional view illustrating the method of manufacturing the semiconductor device, following FIG. 39;
FIG. 41 is a process sectional view showing a first modification of the sixth embodiment;
FIG. 42 is a process sectional view showing a second modification of the sixth embodiment;
FIG. 43 is a process sectional view showing a third modification of the sixth embodiment;
FIG. 44 is a process sectional view showing a fourth modification of the sixth embodiment;
FIG. 45 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the seventh embodiment of the present invention.
46 is a process sectional view illustrating the method of manufacturing the semiconductor device, following FIG. 45;
FIG. 47 is a process sectional view showing a first modification of the seventh embodiment;
FIG. 48 is a process sectional view showing the same modified example following FIG. 47;
FIG. 49 is a process sectional view showing a second modification of the seventh embodiment;
FIG. 50 is a process cross-sectional view showing a third modification of the seventh embodiment;
FIG. 51 is a process sectional view showing a fourth modification of the seventh embodiment;
FIG. 52 is a process cross-sectional view showing the method for manufacturing the semiconductor device according to the eighth embodiment of the present invention;
FIG. 53 is a process sectional view illustrating the method of manufacturing the same semiconductor device, following FIG. 52;
FIG. 54 is a sectional view showing a first modification of the eighth embodiment;
FIG. 55 is a sectional view showing the modification example following FIG. 54;
FIG. 56 is a sectional view showing a second modification of the eighth embodiment;
FIG. 57 is a sectional view showing a third modification of the eighth embodiment;
FIG. 58 is a sectional view showing a fourth modification of the eighth embodiment;
FIG. 59 is a sectional view showing a semiconductor device according to a ninth embodiment of the present invention;
FIG. 60 is a sectional view showing a first modification of the ninth embodiment;
FIG. 61 is a sectional view showing a second modification of the ninth embodiment;
FIG. 62 is a sectional view showing a third modification of the ninth embodiment;
FIG. 63 is a sectional view showing a fourth modification of the ninth embodiment;
FIG. 64 is a sectional view showing a fourth modification of the ninth embodiment;
FIG. 65 is a sectional view showing a semiconductor device according to a tenth embodiment of the present invention;
FIG. 66 is a sectional view showing a first modification of the tenth embodiment;
FIG. 67 is a sectional view showing a second modification of the tenth embodiment;
FIG. 68 is a sectional view showing a third modification of the tenth embodiment;
FIG. 69 is a sectional view showing a fourth modification of the tenth embodiment;
FIG. 70 is a sectional view showing a fourth modification of the tenth embodiment;
FIG. 71 is a sectional view showing a semiconductor device according to an eleventh embodiment of the present invention;
FIG. 72 is a sectional view showing a first modification of the eleventh embodiment;
FIG. 73 is a sectional view showing a second modification of the eleventh embodiment;
FIG. 74 is a sectional view showing a third modification of the eleventh embodiment;
FIG. 75 is a sectional view showing a fourth modification of the eleventh embodiment;
FIG. 76 is a sectional view showing a fourth modification of the eleventh embodiment;
FIG. 77 is a sectional view showing a semiconductor device according to a twelfth embodiment of the present invention;
FIG. 78 is a sectional view showing a first modification of the twelfth embodiment;
FIG. 79 is a sectional view showing a second modification of the twelfth embodiment;
FIG. 80 is a sectional view showing a third modification of the twelfth embodiment;
FIG. 81 is a sectional view showing a fourth modification of the twelfth embodiment;
FIG. 82 is a sectional view showing a fourth modification of the twelfth embodiment;
FIG. 83 is a diagram showing a configuration of a magnetron RIE device.
[Explanation of symbols]
1: Silicon substrate
2 ... SiO 2 Film (first insulating film)
3: Polysilicon film
4: Anti-reflection film
5. Photoresist pattern
6 ... Resist
7 ... SOG film
8. Resist pattern
9 ... Barrier metal film or liner film
10. Plug or plug / wiring
11 ... SiO 2 Film (second insulating film)
12 ... Anti-reflective coating
13 ... Photoresist pattern
14 ... Barrier metal film
15 ... Wiring
16 ... organic silicon oxide film (second insulating film)
17 ... Low-k film (second insulating film)
18 Low-k film (first insulating film)
19 ... Al film (Al plug)
20 ... SiO 2 film
21 ... SiO 2 film
22 ... Anti-reflection film
23 ... Resist pattern
24 ... Al wiring
25 ... SiO 2 Film (second insulating film)
26 ... Al wiring
29 ... Gate insulating film
30 ... Polysilicon film
31 ... Tungsten silicide film
32 ... Silicon nitride film
33 ... Interlayer insulating film
34 ... Plug
35 ... Plug or plug wiring
36 ... TEOS oxide film
37 ... Wiring

Claims (17)

半導体基板と、
前記半導体基板上に形成された、第１および第２の配線構造を含む配線層であって、前記第１の配線構造が第１のプラグおよびその上に形成された第１の配線を含み、前記第２の配線構造が第２のプラグおよびその上に形成された第２の配線を含み、前記第１の配線の上面が前記第２の配線の上面よりも高く、前記第１の配線の下面が前記第２の配線の上面と同じ高さ、または前記第２の配線の上面よりも低く形成され、前記第１の配線と前記第２の配線との配線幅方向の距離は０μｍよりも大きくかつ０．１３μｍ以下である配線層と
を具備してなることを特徴とする半導体装置。A semiconductor substrate;
A wiring layer formed on the semiconductor substrate and including first and second wiring structures, wherein the first wiring structure includes a first plug and a first wiring formed thereon; The second wiring structure includes a second plug and a second wiring formed thereon, wherein an upper surface of the first wiring is higher than an upper surface of the second wiring, and The lower surface is formed at the same height as the upper surface of the second wiring or lower than the upper surface of the second wiring, and the distance between the first wiring and the second wiring in the wiring width direction is smaller than 0 μm. A semiconductor device comprising : a large wiring layer having a thickness of 0.13 μm or less . 半導体基板と、
前記半導体基板上に形成された、第１および第２の配線構造を含む配線層であって、前記第１の配線構造が第１のプラグおよびその上に形成された第１の配線を含み、前記第２の配線構造が第２のプラグおよびその上に形成された第２の配線を含み、前記第１の配線の上面が前記第２の配線の上面よりも高く、前記第１の配線の下面が前記第２の配線の上面と同じ高さ、または前記第２の配線の上面よりも低く形成された配線層と
を具備してなり、
１＜Ｌ２／Ｌ１≦１３（Ｌ１は前記第１の配線と前記第２の配線との配線幅方向の距離［μｍ］、Ｌ２は前記第１の配線の配線幅［μｍ］）の不等式を満たすことを特徴とする半導体装置。A semiconductor substrate;
A wiring layer formed on the semiconductor substrate and including first and second wiring structures, wherein the first wiring structure includes a first plug and a first wiring formed thereon; The second wiring structure includes a second plug and a second wiring formed thereon, wherein an upper surface of the first wiring is higher than an upper surface of the second wiring, and lower surface flush with the upper surface of the second wiring, or Ri Na and and a lower wiring formed layer from the upper surface of the second wiring,
1 <L2 / L1 ≦ 13 (L1 satisfies the inequality of the distance [μm] between the first wiring and the second wiring in the wiring width direction, and L2 the wiring width [μm] of the first wiring) A semiconductor device characterized by the above-mentioned. 半導体基板と、
前記半導体基板上に形成された、第１および第２の配線構造を含む配線層であって、前記第１の配線構造が第１のプラグおよびその上に形成された第１の配線を含み、前記第２の配線構造が第２のプラグおよびその上に形成された第２の配線を含み、前記第１の配線の上面が前記第２の配線の上面よりも高く、前記第１の配線の下面が前記第２の配線の上面と同じ高さ、または前記第２の配線の上面よりも低く形成された配線層と
を具備してなり、
１≦Ｌ２／Ｌ３≦１０（Ｌ３は前記第１の配線の配線幅方向の前記第１のプラグの寸法［μｍ］、Ｌ２は前記第１の配線の配線幅［μｍ］）の不等式と、
１≦Ｌ５／Ｌ４≦１０（Ｌ４は前記第２の配線の配線幅方向の前記第２のプラグの寸法［μｍ］、Ｌ５は前記第２の配線の配線幅［μｍ］）の不等式とを満たすことを特徴とする半導体装置。 A semiconductor substrate;
A wiring layer formed on the semiconductor substrate and including first and second wiring structures, wherein the first wiring structure includes a first plug and a first wiring formed thereon; The second wiring structure includes a second plug and a second wiring formed thereon, wherein an upper surface of the first wiring is higher than an upper surface of the second wiring, and A wiring layer whose lower surface is formed at the same height as the upper surface of the second wiring or lower than the upper surface of the second wiring;
Comprising
1 ≦ L2 / L3 ≦ 10 (L3 is the dimension [μm] of the first plug in the wiring width direction of the first wiring, L2 is the wiring width [μm] of the first wiring), and
1 ≦ L5 / L4 ≦ 10 (L4 is the dimension [μm] of the second plug in the wiring width direction of the second wiring, and L5 is the inequality of the wiring width [μm] of the second wiring). A semiconductor device characterized by the above-mentioned. 前記第１の配線の材料と前記第２の配線の材料は、互いに異なる材料であることを特徴とする請求項１ないし３のいずれか1項に記載の半導体装置。 The material of the first wiring material as the second wiring, the semiconductor device according to any one of claims 1 to 3, characterized in that the different materials. 前記配線層は単層または多層の配線層であり、かつ前記第１および第２の配線構造は同じ層の配線層内に形成されていることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。The wiring layer is a single layer or a multilayer wiring layer, and any one of claims 1 to 4 wherein the first and second wiring structure is characterized in that it is formed in the wiring layer of the same layer 13. The semiconductor device according to item 9 . 前記第１および第２のプラグ、ならびに前記第２の配線の周囲は絶縁膜であり、前記第１の配線の周囲は空洞であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。Said first and second plugs, and the periphery of said second wiring is an insulating film, around the first wiring to any one of claims 1 to 4, characterized in that a cavity 13. The semiconductor device according to claim 1. 前記第１および第２のプラグ、ならびに前記第１および第２の配線の周囲は空洞であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。Said first and second plug, and a semiconductor device according to any one of 4 to claims 1, characterized in that around said first and second wiring is hollow. 前記第１および第２のプラグ、ならびに前記第１および第２の配線の周囲は絶縁膜であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。It said first and second plug, and a semiconductor device according to the periphery of the first and second wiring any one of claims 1, characterized in that an insulating film 4. 前記第１の配線の配線断面積は、前記第２の配線の配線断面積よりも大きいことを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。The wiring cross-sectional area of the first wiring, the semiconductor device according to any one of claims 1 to 4 and greater than the wiring cross-sectional area of the second wiring. 前記第１の配線の配線幅は、前記第２の配線の配線幅よりも広いことを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。The wiring width of the first wiring, the semiconductor device according to any one of claims 1 to 4, characterized in that wider than the wiring width of the second wiring. 前記第１の配線の配線厚方向の寸法は、前記第２の配線の配線厚方向の寸法よりも大きいことを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。The wiring thickness dimensions of the first wiring, the semiconductor device according to any one of claims 1 to 4, wherein greater than the dimensions of the wire thickness direction of the second wiring. 前記絶縁膜は第１の絶縁膜とその上に形成された第２の絶縁膜を含み、前記第１の絶縁膜に前記第１のプラグ、前記第２のプラグおよび前記第２の配線が埋め込み形成され、前記第２の絶縁膜に前記第２の配線が埋め込み形成されていることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。The insulating film includes a first insulating film and a second insulating film formed thereon, wherein the first plug, the second plug, and the second wiring are embedded in the first insulating film. is formed, the semiconductor device according to any one of claims 1 to 4, characterized in that it is the second wiring buried in the second insulating film. 前記第１および第２の絶縁膜は互いに種類の異なる絶縁膜であることを特徴とする請求項１２に記載の半導体装置。13. The semiconductor device according to claim 12 , wherein the first and second insulating films are different types of insulating films. 前記第１および第２の絶縁膜はそれぞれ低誘電率膜、有機絶縁膜、または無機絶縁膜であることを特徴とする請求項１３に記載の半導体装置。14. The semiconductor device according to claim 13 , wherein each of the first and second insulating films is a low dielectric constant film, an organic insulating film, or an inorganic insulating film. 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をエッチングし、前記第１の絶縁膜の表面に第１の配線溝、この第１の配線溝の底から前記半導体基板までの間の前記第１の絶縁膜を貫通する第１の接続孔、前記第１の絶縁膜を貫通する第２の接続孔を形成する工程と、
前記第１の配線溝、前記第１の接続孔および前記第２の接続孔を第１の導電膜で埋め込む工程と、
前記第１の導電膜が埋め込まれた前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２絶縁膜をエッチングし、前記第２の接続孔に繋がり、前記第１の配線溝とほぼ並行の第２の配線溝を前記第２の絶縁膜に形成する工程と、
前記第２の配線溝を第２の導電膜で埋め込む工程と
を有することを特徴とする半導体装置の製造方法。Forming a first insulating film on a semiconductor substrate;
The first insulating film is etched to penetrate the first insulating film in a first wiring groove on a surface of the first insulating film and between the bottom of the first wiring groove and the semiconductor substrate. Forming a first connection hole and a second connection hole penetrating the first insulating film;
Filling the first wiring groove, the first connection hole, and the second connection hole with a first conductive film;
Forming a second insulating film on the first insulating film in which the first conductive film is embedded;
Etching the second insulating film, forming a second wiring groove in the second insulating film that is connected to the second connection hole and that is substantially parallel to the first wiring groove;
Burying the second wiring groove with a second conductive film. 前記第１の配線溝、前記第１の接続孔、前記第２の接続孔を形成する工程は、
前記第１の配線溝に対応した第１の開口部および前記第２の接続孔に対応した第２の開口部を有する第１のマスクパターンを前記第１の絶縁膜上に形成する工程と、
前記第１のマスクパターンが形成された前記第１の絶縁膜上にレジストを形成する工程と、
前記第１の接続孔に対応した第３の開口部および前記第２の配線溝に対応した第４の開口部を有する第２のマスクパターンを前記レジスト上に形成する工程であって、前記第１の開口部と前記第３の開口部との位置、前記第２の開口部と前記第４の開口部との位置をそれぞれ合わせて前記第２のマスクパターンを形成する工程と、
前記第２のマスクパターンをマスクにして前記レジストをエッチングし、前記第１の接続孔に対応した第５の開口部および前記第２の配線溝に対応した第６の開口部を前記レジストに形成する工程と、
前記第２のマスクパターンを除去した後、前記レジストおよび前記第１のマスクパターンをマスクにして前記第１の絶縁膜をエッチングし、前記第１の絶縁膜に前記第１および第２の接続孔を形成する工程と、
前記レジストを除去した後、前記第１のマスクパターンをマスクにして前記第１の絶縁膜をエッチングし、前記第１の配線溝を形成する工程とを含むことを特徴とする請求項１６に記載の半導体装置の製造方法。Forming the first wiring groove, the first connection hole, and the second connection hole;
Forming a first mask pattern having a first opening corresponding to the first wiring groove and a second opening corresponding to the second connection hole on the first insulating film;
Forming a resist on the first insulating film on which the first mask pattern is formed;
Forming a second mask pattern having a third opening corresponding to the first connection hole and a fourth opening corresponding to the second wiring groove on the resist; Forming the second mask pattern by matching the positions of the first opening and the third opening, and the positions of the second opening and the fourth opening, respectively;
The resist is etched using the second mask pattern as a mask, and a fifth opening corresponding to the first connection hole and a sixth opening corresponding to the second wiring groove are formed in the resist. The process of
After removing the second mask pattern, the first insulating film is etched using the resist and the first mask pattern as a mask, and the first and second connection holes are formed in the first insulating film. Forming a;
17. The method according to claim 16, further comprising, after removing the resist, etching the first insulating film using the first mask pattern as a mask to form the first wiring groove. Manufacturing method of a semiconductor device. 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をエッチングし、前記第１の絶縁膜の表面に第１の配線溝、この第１の配線溝の底から前記半導体基板までの間の前記第１の絶縁膜を貫通する第１の接続孔、前記第１の絶縁膜を貫通する第２の接続孔を形成する工程と、
前記第１の配線溝、前記第１の接続孔および前記第２の接続孔を第１の導電膜で埋め込む工程と、
前記第１の導電膜が埋め込まれた前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２絶縁膜をエッチングし、前記第２の接続孔に繋がり、前記第１の配線溝とほぼ並行の第２の配線溝を前記第２の絶縁膜に形成する工程と、
前記第２の配線溝を第２の導電膜で埋め込む工程と、
前記第２の配線の周囲の前記第２の絶縁膜を除去し、前記第２の配線の周囲を空洞にする工程と
を有することを特徴とする半導体装置の製造方法。Forming a first insulating film on a semiconductor substrate;
The first insulating film is etched to penetrate the first insulating film in a first wiring groove on a surface of the first insulating film and between the bottom of the first wiring groove and the semiconductor substrate. Forming a first connection hole and a second connection hole penetrating the first insulating film;
Filling the first wiring groove, the first connection hole, and the second connection hole with a first conductive film;
Forming a second insulating film on the first insulating film in which the first conductive film is embedded;
Etching the second insulating film, forming a second wiring groove in the second insulating film that is connected to the second connection hole and that is substantially parallel to the first wiring groove;
Filling the second wiring groove with a second conductive film;
Removing the second insulating film around the second wiring to form a cavity around the second wiring.
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