JP3569007B2

JP3569007B2 - ポインタ調整イベント漏れ制御方法および装置

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Publication number: JP3569007B2
Application number: JP27655994A
Authority: JP
Inventors: ジェームズ・アレキサンダー・シールズ
Original assignee: Nortel Networks Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1993-11-10
Filing date: 1994-11-10
Publication date: 2004-09-22
Anticipated expiration: 2019-09-22
Also published as: GB2283885A; EP0652657A1; GB9422193D0; DE69429574D1; EP0652657B1; JPH07226760A; DE69429574T2; GB2283885B

Description

【０００１】
【産業上の利用分野】
本発明は、ビデオサービスが同期回路網で伝送されるとき同期転送回路網から時間的に接近した端局（ｐｌｅｓｉｏｃｈｒｏｎｏｕｓｔｒｉｂｕｔａｒｙ）への出口におけるポインタ調整イベント（ＰＪＥ）用のポインタ漏れ制御方法および装置に関する。
【０００２】
【従来の技術】
放送テレビジョンサービスはＰＣ階級に基づいて１４０Ｍビットのデジタルラインシステム上に伝送される。ライン伝送は光学的または電気的でよく電気インターフェイス上のコード化マーク変換（ＣＭＩ）コード化方式および光リンク上の種々の所有者方式が使用される。光学インターフェイスの標準化は最初に米国により同期光学回路網標準（ＳＯＮＥＴ）として行われ、その後、その他の世界の国々による同期デジタル階級（ＳＤＨ）として行われた。このＳＤＨ標準はインターフェイスを放送ビデオ用に使用される１４０Ｍビットシステムを含んだ全ての従来のＰＣデジタルライン速度に対して行うことができる。
【０００３】
新しい標準が広く展開されると、１４０Ｍビットにおいて増加した数の光学伝送サービスが１５５Ｍビットの同期光リンク全体で、またはその一部で伝送される。ＳＤＨ回路網内の周波数オフセットを調節する機構は１４０Ｍビット信号の出口点で位相量を誘発する。この１４０Ｍビットラインがビデオサービスを伝送する場合に、調節イベント期間中の過大な位相擾乱が色副搬送波ジター標準を妥協することが発見されている。
【０００４】
［ＳＤＨ概略］
同期システムは固定した数の行および列と、情報の位置を識別するために使用される若干のバイトを有するフレームで情報の伝達を許容する。情報は容器に位置づけられ、オーバーヘッドバイトは信号品質と、信号タイプと、容器から抽出された点までペイロードと共に伝送されるその他の情報とを伝送するために付加される。通路のオバーヘッド（ＰＯＨ）を有する容器は仮想容器と呼ばれ、１４０Ｍビット信号の場合、これは階級中でレベル４である。従って１４０Ｍビット情報はＶＣ４の同期回路網を横切って伝送される。
【０００５】
ＶＣ４はＳＤＨ回路網への入口点で生成され、情報が抽出されるかまたは同期が外される出口点まで維持される。ＶＣ４は回路網のマルチプレクサ間で多数の光学的または電気的スパンを通過してもよいが、ＶＣ４のペイロードはこれらのノ−ドで動作されず、入口と出口の点でのみ動作する。これらの端点間のルートは通路と呼ばれる。ノ−ド間のスパンはマルチプレクサ部分と呼ばれる。マルチプレクサ部分間で伝送されるフレームが生成され、各マルチプレクサノ−ドで終端される。ＶＣ４はそれ故、受信されたフレームから抽出され後続のノ−ドへ伝送するための新しいフレームに置かれなければならない。
【０００６】
ＶＣ４を伝送するフレームは管理ユニットレベル４またはＡＵ４と呼ばれる。ＡＵ４内のＶＣ４の位置は固定されない。ＡＵ４はフレーム（Ｈ１、Ｈ２、Ｈ３）内に特殊バイトを有し、ＶＣ４の開始を識別または“指示”するために使用される。このようにしてＡＵ４の連続流はＶＣ４の連続流を伝送することができ、ＶＣ４はポインタの値を調節することによりＡＵ４流よりも僅かに低速度または高速度で伝送する。例えばＶＣ４がＡＵ４の速度よりも僅かに高速であるとき、ＡＵ４はポインタを有し、これはＶＣ４がＡＵ４フレームのスタートに近付き最小を通過して次のＡＵ４を横切るときデクレメントする。この処理はオシロスコープ上に２つの波形を有し、一方に対してトリガーしながら他方はスクリーンを横切ってドリフトするのに類似している。僅かに高い周波数を有する他の波形と同様に右から左に伝送するＡＵ４とＶＣ４とを表すための凍結（ｆｒｏｚｅｎ）波形を考える。凍結信号と移動している信号との間の位相差の連続的な読取りが与えられたならば、３６０度から０度まで減少し、二つが整列した点を通過すると再度３６０度でスタートする。類似した分析は、説明した処理が連続的であるからであり、ＳＤＨポインタ調節が量子化される。
【０００７】
［転送ノードＡＤＭでの速度適合処理］
情報がＳＴＭ−ｎフレームに到着し、ｎは１，４，１６又は６４である。高次のフレームはバイトのインターリーブした低次のフレームであり、従って処理は明白にするため目的でＳＴＭ−１と考えられる。ＳＴＭ−１フレームはＡＵ４が伝送されるラインおよびマルチプレクサ部分に属するオバーヘッド情報を有するＡＵ４である。ＳＴＭ−１フレーム上のオバーヘッドバイトは最初にＡＵ４を離れるために終端され、マルチプレクサ部分適合（ＭＳＡ）の処理が実行される。この処理はライン速度のＡＵ４をノード速度のＡＵ４に調節し、ここでポインタ調節が行われる。ライン速度ＡＵ４の終端はＶＣ４を発見し、これをライン速度でバッファに書込むためのポインタ処理を含む。その後ノードはノード速度でバッファから新しいＡＵ４に読取る。ラインとノード速度が同一であるならば、バッファのフィルは静止状態であり、ノードＡＵ４のポインタはラインＡＵ４への固定したオフセットにある。しかしながら、速度が異なっているならば、バッファはフィル（ｆｉｌｌ）を増加するか減少し、ノードＡＵ４はバッファを再センタするために“ポインタ調節”を実行する。この処理は例示により最良に試験される。
【０００８】
負性ポインタ調節イベントは入来するライン速度がＡＤＭマルチプレクサノードでノード速度を超過するときに生じる。ノードでのＭＳＡ処理はバッファにＶＣ４を書込み、ノードは速度が適合されたＡＵ４に読取る。速度の差はＶＣ４バッファのフィルの増加を生じ、この状態はしきい値のフィルに到達するまで進行し、ポインタ調節をトリガーする。それ故、ＳＤＨ回路網標準の周波数調節機構の重要な特徴はポインタ調節イベント（ＰＪＥ）として回路網を横切って伝播する３バイト量に位相オフセットをパッケージすることである。
【０００９】
ポインタ調節イベントは最悪の場合、１フレーム中に非同期化装置に到着する２４ビットの情報に対応する。これらの２４ビットはポインタが正または負であるかどうかに応じて余分であるか、または少ない。このポインタは信号のジターの詳細に妥協しない方法で非同期化装置を通って回路網に漏洩されなければならない。特にＰＡＬビデオサービスは１４０Ｍビットで端局で伝送されることができ、ビデオコーデックは再構成されたアナログ信号を通じて位相情報を通過する。この状態でポインタ調節がコーデックに非常に迅速に漏れる場合には、ビデオ信号成分の一部は過大にジターされる。漏洩速度はこれを阻止するために制御されることができるがポインタの調節イベントの到着速度と非同期化装置バッファからこれらをクリアするのにかかる時間との間で問題が生じる。本発明はビデオサービスで許容可能なジター制限を満たすために漏洩速度の制御方法を提供する。それに加えて、回路網ＰＪＥ到着速度が超過し、ビデオジター標準に妥協することなく回路網にこれが供給されるとき警報しきい値を提供する。
【００１０】
［ＰＡＬＴＶサービス用信号位相のＳＤＨの影響の要約］
ビデオコーデックは成分またはＰＡＬ複合ビデオ信号を取り、これらを連続ビット流にデジタル化するために使用される。コーデックは時間的に接近したデジタル階級速度２，８，３４または１４０Ｍビットの１つでビット流を提供するかまたはインターフェイス用のコーデック上のポートをＳＴＭ１、ＳＴＭ４等のＳＤＨ回路網に与えるために所有者マッピング方式を使用してデジタル情報を同期容器中に直接マップすることにより動作してもよい。
【００１１】
十分な帯域幅のＰＡＬの複合信号を転送インターフェイスに圧縮するコード化方法では非線形および線形のコード化成分が存在する。ＰＡＬ信号の線形にエンコードされた成分は転送回路網からの位相雑音を引継ぎ、デコーダを通って再構成されたビデオ信号にする。位相安定の許容可能な制限が搬送波の４．４３ＭＨｚで毎秒当り０．１Ｈｚであるので、ＰＡＬビデオ信号の色副搬送波は特に位相変調に対して敏感である。
【００１２】
ＳＤＨ回路網はポインタ調整の実行により転送ノード間の周波数オフセットに適応する。これらは３バイトの位相量を表す。デジタル伝送の以前の標準は単一ビット量の位相調節を実行した。それ故、ＳＤＨ転送回路網は事実上大きな振幅である調節を幾度か行う。再構成されたビット流へのこの位相情報流を制御することは１０Ｈｚより下の低いスペクトル下端部で位相内容の変調を生成する。この低周波数位相変調は線形にエンコードされた成分でビデオコーデックを通って再構成されたアナログビデオに直接通過される。従って色副搬送波ジターは過大になる可能性がある。問題のビデオサービス内のこのパラメータは色副搬送波である。この成分は４．４３ＭＨｚで０．１Ｈｚ／ｓの関連するジター限界を有する。従って同期回路網から得られるデジタル情報は０．１Ｈｚよりも大きい４．４３ＭＨｚ成分の偏差を生じてはならない。１４０Ｍビットサービスからこれは１秒間隔で３．１１ビット情報に対応する。
【００１３】
【発明が解決しようとする課題】
通常、ＳＤＨ回路網からの出口点で、情報伝送周波数は仮想容器中の情報の到着速度から再構成される。しかしながら、ポインタ周波数補償機構により情報の到着速度は重畳された位相量を有する。情報伝送速度の再構成処理は非同期化と呼ばれる。
【００１４】
本発明の目的は、漏れ速度変化の絶対速度が漏れ速度が増加または減少される期間にわたって実質上一定であるような漏れ速度変調方法および装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明の方法は、漏れ速度変化の絶対速度が漏れ速度が増加または減少される期間にわたって実質上一定であるような方法で同期転送回路網から時間的に接近した端局への出口で非同期化装置バッファ中の一次的バッファの漏れ速度を変調することを特徴とする。
【００１６】
本発明の装置は、同期転送回路網から時間的に接近した端局への出口で非同期化装置バッファ中の１次バッファの漏れ速度を制御する。この装置は漏れ速度変化の絶対速度が漏れ速度が増加または減少される時間期間中に実質上一定であるような方法で１次バッファの漏れ速度を変調する手段を含んでいる。
【００１７】
本発明の方法は漏れ速度自体よりも漏れ速度の変化速度を制御する。このパラメータは到着ポインタの最大速度のクリアランスを確実にしながら下流回路網のジターを最小に維持するためのキーである。
【００１８】
各ポインタの調節イベントが有限数の情報ビットを含むとき、これらは回路網位相の詳細と、妥協することなく情報内容を回路網に通過するために増加しその後減少する速度による漏れによってバッファからクリアされる。漏れ速度の増加および減少速度はＰＪＥの到着速度により支配され、一定速度で出力ジターを維持しながら多量の情報が非同期化装置を通って転送されるとき、これは線形の関係にまさる改良を与える。
【００１９】
形式的な関係を以下説明する。Ｐｒはポインタ調節到着速度であり、Ｌｒは非同期化装置のビット漏れ速度である。
【００２０】
【数２】

比例定数はｓ^−１のユニットを取り、予期するように、瞬間的な漏れ速度は非同期化装置バッファ中の余分のまたは不足した情報量に応じて決定される。
【００２１】
【実施例】
本発明の実施例は添付図面を参照して説明される。図１を参照すると、回路網を形成する類似ノードのリングまたは連鎖形状で付加、削除ノード（ＡＤＭ）として動作する転送ノードで行われる処理が概略的に示されている。ノード１１に到着するフレームは隣接したノードから東（１１Ａ）と西（１１Ｂ）へ来る。これらの各光学ラインの伝送速度は理想的には正確に等しいが、標準は±４．６ｐｐｍまでの変化に適応する。各ノードは光学ライン、内部ソース、または外部ソースのいずれかによって同期を行う。同期の方法は全てのノードが同期されることを確実にするために回路網上で行われる。しかしながら、完全性が少ない同期状態ではポインタはＶＣ４を通過またはドロップする処理においてノードで調節される。
【００２２】
図２を参照すると、非同期化装置は図１の回路網のノードに配置されている。例えばレベル４の容器からの情報はデマップ装置１００でデマップされ、対応する情報ビットは入来するフレームから抽出された情報を蓄積するために使用される第１の漏れバッファ１０１にこれらがデマップされるとき書込まれる。従って、情報はノードクロックを使用してバースト的な方法のこのバッファに書込まれる。この第１のバッファ１０１のフィルはポインタ調節イベントの到着時の実質的な変位および入来フレームのフレ−ミングによるギャッピングによって影響される。第１のバッファ１０１に蓄積された情報は漏れ制御システム１０２を介してノードクロックから得られる第２のギャップクロック（スムースにされたクロック）を使用してこのバッファから読取られ、第２の漏れバッファ１０３に記憶される。従って第２の漏れバッファ１０３はより連続的な方法で情報を供給される。第１と第２の段のクロック間の差は第２の段でフレームギャップがフレーム期間を横切ってより均一に広げられることである。ポインタの存在において制御システムは速度の増減と情報オフセットをクリアするためにスムースクロックの変調を必要とする。ポインタ調節イベントの到着時に非同期化装置は情報のステップ入力を与えられ、この情報は可変の時間にわたって第２の漏れバッファに漏洩される。この第２の段の漏れバッファ１０３は再構成されたラインの速度クロックから得られる位相比較に使用されるアナログ位相ロックループ（ＰＬＬ）１０４の一部を形成する。第２のバッファ１０３は同期フレームにより高周波数ジター成分を効率的に減衰するアナログ位相ロックループに均一にギャップされた情報を漏洩する。ポインタが漏れバッファに到着するとき、外部制御装置１０２は余分のまたは不足する情報を考慮するために第１の段の漏れバッファ１０１から情報が漏洩される速度で変調する。前もってこの漏れ速度が外部制御が不可能なところで固定されるかまたは漏れ速度がポインタの調節イベントの到着速度に直接比例するところで線形に制御される。それ故、入来ポインタは第１の段のバッファ１０１の情報にオフセットを生じさせる。このオフセットは第２のギャップクロックの変調により第２の段に漏洩される。
【００２３】
漏れ制御機構はそのプロセスを示している図３、漏れ速度の制御処理の効果を示している図４のａ、対応するポインタのフィル状態を示している図４のｂを参照して以下説明する。
【００２４】
処理は漏れ速度を増加または減少させながら一定に保つことにより漏れ速度の変化の絶対速度を制御する。従って、ビットが漏れる期間が変化されるとき、漏洩されるビット間の期間が計算され、検索テ−ブルで限定される。従ってシステムが漏れ期間の予め定められたテーブル２０４による漏れ制御ソフトウェアを有する。非同期化装置ハードウェアが従ってポインタの到着、ビットの漏洩を示すための中断とバッファのフィルレベルを指示するためのレジスタを具備する。ハードウェアはソフトウェアから漏れの間隔のデータを受ける。正確なハードウェアの構成は種々の適合可能なビット漏れ機構の１つであってもよい。図３では検索テ−ブルは漏れ速度の所望の増加および減少速度に対応して連続的に使用されるならば、検索テ−ブルはビット漏れ間の間隔のリストを含む。実時間のこれらの間隔の計算は実際的ではなく、検索テ−ブルが実際のシステムで使用される。
【００２５】
制御システム２００は最小の漏れ速度の初期状況を漏れ制御レジスタに記憶させる。ポインタの中断が生じるとき、漏れのタイミングが開始する。これはこの例では漏れ間隔をダウンカウンタ２０１に負荷することにより達成される。これは間隔値から多数のクロック期間をカウントし、ゼロしきい値と交差するときにバッファ２０３からビットを漏洩するために漏れバッファ制御装置２０２をトリガーする。ビットがダウンカウンタ２０１にラッチされた後、ソフトウェアは増加した速度に対応する次の間隔に速度テ−ブルを増分する。これは前のビット漏れが生じるときラッチの準備が整っている。
【００２６】
制御アルゴリズムの動作を示すためにフィルおよび漏れ速度がシミュレーション期間に監視される。図４のａおよびｂで示されているグラフは一連のポインタに対するものである。ポインタは徐々に約１２秒で頻繁になり、シミュレーションになり、ポインタの活動は終了する。実際上、入来するポインタ速度は即座にゼロに減少せず、徐々に減少することに留意すべきである。速度の急激な変化は図を分かりやすくする目的のみである。
【００２７】
初期のポインタでは漏れ速度は徐々に約２５００ｍｓでピーク速度に増加される。その後、制御システムは速度減少のためにスタートされる。しかしながら速度がゼロに減少する前に付加的なポインタが到着する。連続的なより近接したポインタは増加した漏れ速度を生じる。増加した漏れ速度のあとに３．１１ビット／ｓ／ｓ勾配が続く。制御システムは漏れ速度がバッファフィルがゼロに到達するのと丁度同時にゼロに減少することと漏れ速度に急激な段階的変化が存在しないことを確実にする。
【００２８】
図４の漏れ速度対時間のグラフでは曲線下の面積は漏れたビット数に等しい。従ってソフトウェアは漏洩された残りのビット数を設定するために各ビットの漏れ増分でバッファのフィルを抽出する。漏れたビット数を計算することによってソフトウェアは漏洩される残りのビットが漏れたビットに等しいかそれ以下である点で漏れ速度を減少する。これはより次式で示される。
【００２９】
【数３】

漏れ速度の積分は漏れたＢ情報量である。半分の三角波期間を積分し、対称関数の面積をカバーするために二倍すると次式が得られる。
【００３０】
Ｂ＝Ｍ［Ｔ］^２
ここでＴは三角波の半分の期間である。
【００３１】
初期値から漏れたビット数までのオフセットによりビットの漏れの間隔値に対してポインタが等しくなるとき実際のシステムでは積分は不必要である。
【００３２】
実際のシステムはシステムに対するポインタ入力動作の広スペクトルを可能にするような大きさのバッファを必要とする。制御システムが最適ではない大きさのバッファの非同期化装置にインターフェイスする場合には、制御モードはバッファがしきい値のフィルを越えるときに変化しなければならない。この動作はバッファのオバーフローまたはアンダーフローが回路網の同期故障により生じる状況を避けることを必要とされる。従って、この制御システムは漏れ速度がバッファオフセットにより決定されるもっと通常的な動作方法に変化する。このより応答性のよいシステム性能はバッファのフィルがビデオ制御モードに反転を起こさせるためにしきい値以下に減少するまでその位置に維持される。本発明の一部は非同期化装置が動作の非ビデオモードに変化し、従って伝送される場合のビデオサービス性能を妥協することを示すために装置の使用者に状況指示を生じることである。
【００３３】
例えば、“Ｔｈｅ１４０ＭｂｉｔＰＡＬＶｉｄｅｏＳｅｒｖｉｃｅ ”の１頁で説明されているビデオサービスの場合、Ｍは３．１ビット／秒に固定されている。単一のＰＪＥ上でクリアされる最悪の場合のシステムの情報ビット数２４を考慮すると単一のポインタをクリアするのに必要な時間が計算される。
【００３４】
Ｔ＝（Ｂ／Ｍ）^１／２
この場合、これは２．３秒である。これは波形対称をカバーするため２倍にされる必要があり、これは回路網へのジター転送と同速度でクリアされる７．７秒を必要とする前の線形制御数とは反対にＰＪＥが４．６秒でクリアされることを示す。
【００３５】
この技術はポインタ調節イベント情報が非同期化装置バッファからクリアされる速度を最大にしながらジターを最小にする。それ故、従来技術にまさる利点を有する。特に本発明は従来技術よりも低いジター出力でより高いＰＪＥ到着速度を許容し、付加的に同一の大きさのポインタバッファでポインタの大きなバーストを許容する。
【００３６】
それ故、本発明の技術は漏れ速度の増加速度を３ビット秒^−２の限界より上にしない漏れ制御方法を提供する。このシステム内の重要なパラメータは絶対速度ではなく漏れ速度の増加および減少の制御である。このシステムにより非同期化装置バッファの大きさとビデオの適合性との間の妥協が達成されることができる。大きいバッファサイズにより制御システムはポインタ速度の大きな段階的変化に応答するか、または静止状態からポインタの大きなバーストを受けることができる。しかしながら、広いサービス能力の境界内では制御システムはバッファのオバーフローを許してはならない。それ故、制御システムはサービスを維持するため極端な状況で速度外にステップする。制御に関しては、システムのダイナミックは制御ループの制動を変調することができる。通常の動作下で、非同期化装置は３ビット秒^−２に制動され、これは応力状態下で増加される。この点では転送されたサービスがビデオであるならば、色副搬送波位相特性はＳＤＨ回路網により妥協されることができることを指示するために警報が発せられる。この警報はオペレ−タがサービスの問題のソースを描くことを可能にする。
【図面の簡単な説明】
【図１】回路網を成形する類似するノードのリングまたは連鎖の付加／削除ノードとして動作する転送ノードの概略図。
【図２】非同期化装置の概略図。
【図３】図２の非同期化装置の漏れ速度制御システムの動作を示す概略ブロック図。
【図４】ポインタ漏れ速度と、対応するポインタフィルが図３の制御システムにより制御される状態を示すグラフ。

Claims

ポインタ情報が一時的に記憶される１次バッファの漏れ速度を制御することにより、同期転送回路網から時間的に接近する端局への出口における信号中に含まれるポインタ情報を非同期化するための装置であって、なお、この同期転送回路網内の信号はフレーム内に配置されている仮想容器内の情報ビットとして転送されるものであり、そして各前記仮想容器はそのフレーム内でそれぞれのポインタによって確認され、ここでこの装置は、
非同期化装置におけるポインタ調節イベント（ＰＪＥ）の到着速度および非同期化装置バッファにおけるポインタ調節イベントの数に従う値を決定しそして保持するために配置されたレジスタと、
レジスタ値が増分されるかまたは減少される速度を制御するための制御波形を規定する予め定められた値を保持する検索テ−ブルと、
ポインタ調節イベントの到着の変化の速度に応答して、検索テ−ブルから出力された制御波形により決定された速度においてレジスタ値を減少するために適用されるクロック制御されたカウント手段と、
非同期化装置中のバッファに係るクロック制御を生成するために、カウンタ出力に応答する漏れバッファ制御手段と、
を含む装置。
同期転送回路網からバッファへの情報ビットを第１クロックにより決定された速度でデマップするためにデマップ装置が配置され、バッファのフィルが不規則なフレームギャップおよび入来するポインタイベントに対応する変位を有しており、そして漏れ制御手段は第２の変動する速度クロックを導くために配置されており、速度クロックの連続する期間は検索テーブルに記憶された連続する時間間隔を含み、それによって前記情報ビットは前記バッファから２次バッファに前記第２のクロックによって制御された変動する速度で漏洩する請求項１に記載の装置。
２次バッファはそれによって再構成されたラインの速度クロックを導くための位相比較を提供するアナログ位相ロックループの一部を構成する請求項２に記載の装置。
非同期化装置のビット漏れ速度Ｌｒが、

であり、Ｐｒがポインタ調節到着速度である請求項３記載の装置。
ポインタ情報が一時的に記憶される１次バッファの漏れ速度を制御することにより、同期転送回路網から時間的に接近した端局への出口における信号中に含まれるポインタ情報を非同期化するための方法であって、なお、同期転送回路網内の信号はフレーム内に配置されている仮想容器内の情報ビットとして転送され、そして各前記仮想容器はそのフレーム内でそれぞれのポインタによって確認され、ここでこの方法は、
非同期化装置におけるポインタ調節イベント（ＰＪＥ）の到着速度および非同期化装置バッファにおけるポインタ調節イベントの数に従う値を決定しそしてレジスタ内に保持し、
予め定められた値を保持する検索テ−ブルから、レジスタ値が増分または減少される速度を制御するための制御波形を決定し、
ポインタ調節イベントの到着の変化の速度に応答し、クロック制御されたカウント手段を介して、検索テ−ブルから出力された制御波形により決定される速度においてレジスタ値を減少させ、
カウンタ出力に応答し、非同期化装置中の該バッファのためのクロック制御を生成する、
ステップを含む方法。
第１クロックにより決定された速度で同期転送回路網からバッファへ情報ビットがマップされ、該バッファのフィルは不規則なフレームギャップおよび入来するポインタ調節イベントに対応する変位を有しており、そして第２の変動する速度クロックを導き、なお速度クロックの連続する期間は検索テーブルに記憶された連続する時間間隔を含み、そして前記バッファから２次バッファに前記第２のクロックによって制御された変動する速度で前記情報ビットを漏洩させる請求項５に記載の方法。
前記信号はビデオ信号である請求項５または６に記載の方法。
非同期化装置のビット漏れ速度Ｌｒが、

であり、Ｐｒがポインタ調節到着速度である請求項５から７のいずれか１項記載の方法。