JP3560232B2

JP3560232B2 - Amplifier with switch for antenna

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Publication number: JP3560232B2
Application number: JP2000309897A
Authority: JP
Inventors: 真司山本; 武人國久
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2000-10-10
Filing date: 2000-10-10
Publication date: 2004-09-02
Anticipated expiration: 2016-12-26
Also published as: JP2001160724A

Description

【０００１】
【発明の属する技術分野】
本発明は、無線機器に用いられるスイッチ付きパワーアンプに関しており、特に単一電源動作が可能なスイッチ付きアンプに関する。
【０００２】
【従来の技術】
近年、携帯無線機器のさらなる小型化・低価格化を実現するため、セットに使用されるデバイスの見直しが図られている。中でもデバイスの単一電源動作は、有効なアプローチの一手法として現在様々な研究がなされている。ここで「単一電源動作」とは、グラウンドに対して例えば正電圧（＋３．０Ｖなど）だけを供給することによって動作させることをいう。したがってグラウンドに対して、正電圧および負電圧を用いる動作は、単一電源動作とはよばない。
【０００３】
通常、携帯無線機器のセットに使用されているデバイスのうち、パワーアンプおよびアンテナスイッチ等にはデプレッション型のＧａＡｓ電界効果トランジスタ（ＧａＡｓＭＥＳＦＥＴ）が用いられているため、正の電源電圧以外に負のゲートバイアス電圧が必要である。単一電源動作パワーアンプならびに単一電源動作スイッチは、負のゲートバイアス電圧を必要とせず、正の電圧のみで動作させることができる。その結果、従来は必要であった負電圧発生回路が不要となり、セットの小型化・低価格化が実現できる。
【０００４】
図６は、一般的な携帯無線機器の高周波部のブロック図である。図６において、１００はアンテナスイッチ、１０１、１０２および１０３はそれぞれアンテナスイッチ１００のアンテナ端子、送信端子および受信端子である。また、２０４は送信信号入力端子、２０６はパワーアンプ、２１０はアンテナ、２１１はローノイズアンプ、２１２は受信信号出力端子である。１つのアンテナを送受信で共用する携帯無線機器においては、送信時・受信時の信号経路を切り替えるアンテナスイッチが必須である。このアンテナスイッチには低損失・低消費電力といった特性が要求されるためＧａＡｓＭＥＳＦＥＴを用いた１入力２出力スイッチ（１極２投スイッチ、ＳｉｎｇｌｅＰｏｌｅＤｏｕｂｌｅＴｈｒｏｗＳｗｉｔｃｈともいう、以下「ＳＰＤＴスイッチ」と呼ぶ）が多用されている。
【０００５】
以下、単一電源動作ではないＳＰＤＴスイッチの回路動作を説明した後、これを用いて単一電源動作ＳＰＤＴスイッチを構成する手法について述べる。
【０００６】
図７は、ＧａＡｓＭＥＳＦＥＴを用いた従来技術による単一電源動作ではないＳＰＤＴスイッチの回路図である。図７において、１０１はアンテナ端子、１０２は送信端子、１０３は受信端子、１０４はグラウンド（ＧＮＤ）端子、１０５および１０６は制御端子、１２１はアンテナ端子１０１と送信端子１０２との間をオン・オフする送信側スルーＦＥＴ、１２２は送信端子１０２とＧＮＤ端子１０４との間をオン・オフする送信側シャントＦＥＴ、１２３はアンテナ端子１０１と受信端子１０３との間をオン・オフする受信側スルーＦＥＴ、１２４は受信端子１０３とＧＮＤ端子１０４との間をオン・オフする受信側シャントＦＥＴ、１１１はＦＥＴ１２１とＦＥＴ１２３との接続端子、１１２はＦＥＴ１２１とＦＥＴ１２２との接続端子、１１３はＦＥＴ１２３とＦＥＴ１２４との接続端子、１１４はＦＥＴ１２２とＦＥＴ１２４との接続端子、１３１〜１３４はＦＥＴのゲートバイアス抵抗、１４１〜１４３は直流カットキャパシタである。また、接続端子１１１〜１１４の直流電位をそれぞれＶ１１１〜Ｖ１１４、制御端子１０５および１０６に印加する直流電圧をそれぞれＶ１０５およびＶ１０６とする。ゲートバイアス抵抗１３１〜１３４は数ｋΩの抵抗であり、ＦＥＴ１２１〜１２４のゲートへのリーク電流を阻止する目的で配置されている。直流カットキャパシタ１４１〜１４３はアンテナ端子１０１、送信端子１０２および受信端子１０３と、各ＦＥＴとを直流的に分離するための１００ｐＦ程度のキャパシタである。
【０００７】
今、Ｖ１１１〜Ｖ１１４の電位について考える。Ｖ１１４はＧＮＤに接続されているので０Ｖである。各ＦＥＴのゲートリーク電流はほぼ零であり、直流カットキャパシタ１４１〜１４３により直流電流の流れる経路は断ち切られているため、接続端子１１１〜１１４の閉回路内に直流電流は流れない。従って、Ｖ１１１＝Ｖ１１２＝Ｖ１１３＝Ｖ１１４＝０Ｖであり、ＦＥＴ１２１〜ＦＥＴ１２４のソースの直流電位はすべて０Ｖである。
【０００８】
ＳＰＤＴスイッチのオン・オフは、各ＦＥＴのゲートへの印加電圧を変化させることにより行なう。図８は、単体のＦＥＴの端子間の電圧および電流記号を示す図である。ＦＥＴのしきい値をＶｔｈとし、ドレイン・ソース間およびゲート・ソース間の電圧をそれぞれＶｄｓおよびＶｇｓとする。通常、ＳＰＤＴスイッチにはデプレッション型ＦＥＴと呼ばれるＶｔｈが負であるようなＦＥＴが用いられる。図９は、デプレッション型ＦＥＴのＶｇｓ−Ｉｄｓ特性を示す図である。このＦＥＴをオンまたはオフさせるためには、Ｖｇｓ＝０ＶまたはＶｇｓ＝Ｖｇｇ（Ｖｇｇは負の値）の電圧をゲートに印加すればよく、Ｖｇｇ≧２×Ｖｔｈとするのが一般的である。図１０は、Ｖｇｓ＝０ＶおよびＶｇｓ＝Ｖｇｇの場合のＶｄｓ−Ｉｄｓ特性を示す図である。図１１は、Ｖｇｓ＝０Ｖの場合のＦＥＴの等価回路である。Ｖｇｓ＝０Ｖの場合、ＦＥＴは数Ωの抵抗と等価であり、オン状態のスイッチとして表現できる。図１２は、Ｖｇｓ＝Ｖｇｇの場合のＦＥＴの等価回路である。Ｖｇｓ＝Ｖｇｇの場合、ＦＥＴは数ＭΩの抵抗と等価であり、オフ状態のスイッチとして表現できる。
【０００９】
これらを用いて図７に示すＳＰＤＴスイッチの動作を考える。まず、送信時について考える。図１３の（ａ）および（ｂ）は、それぞれ、制御端子にＶ１０５＝０ＶおよびＶ１０６＝Ｖｇｇを印加したときの図７の等価回路、およびさらにその回路を簡略化した等価回路である。図１３の（ａ）に示すように、送信側スルーＦＥＴ１２１および受信側シャントＦＥＴ１２４がオン状態、受信側スルーＦＥＴ１２３および送信側シャントＦＥＴ１２２がオフ状態となるため、結局、図１３の（ｂ）に示すように、アンテナ端子１０１と送信端子１０２とが接続される。
【００１０】
次に、受信時について考える。図１４の（ａ）および（ｂ）は、それぞれ、制御端子にＶ１０５＝ＶｇｇおよびＶ１０６＝０Ｖを印加したときの図７の等価回路、およびさらにその回路を簡略化した等価回路である。図１４の（ａ）に示すように、送信側スルーＦＥＴ１２１および受信側シャントＦＥＴ１２４がオフ状態、受信側スルーＦＥＴ１２３および送信側シャントＦＥＴ１２２がオン状態となるため、結局、図１４（ｂ）に示すように、アンテナ端子１０１と受信端子１０３とが接続される。ここで送信側シャントＦＥＴ１２２および受信側シャントＦＥＴ１２４は、それぞれオフ側の端子をＧＮＤに接続してアイソレーションを向上させる役割を果たしている。
【００１１】
次に、このＳＰＤＴスイッチを用いて単一電源動作ＳＰＤＴスイッチを構成する手法について考える。図１５は、従来の技術による単一電源動作ＳＰＤＴスイッチの回路図である。図７の回路においては、ＧＮＤ端子１０４は、直接、ＧＮＤに接続されていた。図１５の回路においては、ＧＮＤ端子１０４は、直流カットキャパシタ１４４を介してＧＮＤに接続されている。また電源バイアス回路であるチョークインダクタ１５１を介して接続端子１１１に正の電源電圧を印加することにより単一電源動作を実現することができる。図１５において、１０７は電源端子、１４４は直流カットキャパシタ、１５１はチョークインダクタであり、その他の構成要素は図７に示すＳＰＤＴスイッチと同様である。電圧Ｖ１０７は、電源端子１０７に印加される電圧を表す。チョークインダクタ１５１は、使用周波数に対してほぼオープンとなるようなインピーダンスをもつインダクタであり、接続端子１１１に電源電圧Ｖ１０７を供給する。直流カットキャパシタ１４４は、１００ｐＦ程度のキャパシタであり、ＧＮＤ端子１０４とＧＮＤとを直流的に分離する目的で配置されている。
【００１２】
図１５においては、ＧＮＤ端子１０４もＧＮＤから直流的に分離されているため、Ｖ１１１＝Ｖ１１２＝Ｖ１１３＝Ｖ１１４＝Ｖ１０７となる。ここで、Ｖ１０７に｜Ｖｇｇ｜（正の値）を印加することにより、図１５のすべてのＦＥＴのソース電位は｜Ｖｇｇ｜（正の値）に設定されて、単一電源動作が実現できる。つまり、図７に示すＳＰＤＴスイッチがＶ１０５およびＶ１０６として、それぞれ０Ｖまたは−３Ｖの負電圧を必要とするようなスイッチである場合、図１５に示す回路構成によってＶ１０７＝３Ｖとすれば、Ｖ１０５およびＶ１０６として、３Ｖまたは０Ｖが供給されるＳＰＤＴスイッチが実現できるわけである。つまり、正の電源だけを供給をすればよく、負の電源を設ける必要はない。
【００１３】
【発明が解決しようとする課題】
上述のように単一電源動作を実現するためにはＧＮＤ端子１０４をＧＮＤから直流的に分離する直流カットキャパシタ１４４と電源バイアス回路であるチョークインダクタ１５１が必要となる。これは、とりわけパワーアンプやＳＰＤＴスイッチを一体化したＩＣを設計する際、チップ面積を増大させる原因となり、これによりコストの上昇をきたす。
【００１４】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、より少ない点数の部品を用いた単一電源動作が可能なスイッチ付きアンプを提供することにある。
【００１５】
【課題を解決するための手段】
本発明によるアンテナ用スイッチ付きアンプは、アンプと、一端が該アンプの電源端子に接続され他端が電源に接続されたチョークインダクタと、電源端子が整合回路を介して該チョークインダクタの該一端に接続されたアンテナ用スイッチとを有し、該アンプの電源端子と該アンテナ用スイッチの電源端子とが、直流的に結合されていることを特徴としており、これにより上記目的が達成される。
【００１７】
ある実施形態では、前記整合回路は、前記アンプの電源端子と前記スイッチの電源端子との間に設けられたインダクタと、該アンプの電源端子とグラウンドとの間に設けられたキャパシタと、該スイッチの電源端子とグラウンドとの間に設けられたキャパシタとを有する。
【００１８】
ある実施形態では、前記スイッチは、送信側スルースイッチおよび受信側スルースイッチを有する。
【００１９】
ある実施形態では、前記スイッチは、送信側シャントスイッチおよび受信側シャントスイッチをさらに有する。
【００２０】
ある実施形態では、前記送信側スルースイッチ、前記受信側スルースイッチ、前記送信側シャントスイッチおよび前記受信側シャントスイッチは、シングルゲート電界効果トランジスタである。
【００２１】
ある実施形態では、前記送信側スルースイッチ、前記受信側スルースイッチ、前記送信側シャントスイッチおよび前記受信側シャントスイッチは、デュアルゲート電界効果トランジスタもしくはシングルゲート電界効果トランジスタである。
【００２２】
ある実施形態では、前記送信側スルースイッチおよび前記受信側スルースイッチは、ＰＩＮダイオードである。
【００２３】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。同じ参照符号を付された構成要素は、互いに対応している。
【００２４】
本明細書において、「スイッチ付きアンプ」とは、高周波電力を増幅するパワーアンプと、送受信の状態に応じてこのパワーアンプとアンテナとの接続関係を変えるアンテナスイッチとを含む。また本明細書においては簡単のため、アンテナスイッチを単に「スイッチ」と、パワーアンプを単に「アンプ」とよぶこともある。
【００２５】
まず本発明によるスイッチ付きアンプの実施形態を説明する前に、本実施形態で用いられるパワーアンプの回路を説明する。図１６は、本発明のスイッチ付きアンプのうちパワーアンプ部分の回路図である。本実施形態においては、簡単のため、１段電界効果トランジスタ（ＦＥＴ）構成のパワーアンプとしたが、これには限られない。例えば、複数段を有するパワーアンプであってもよく、増幅素子としてＦＥＴ以外の素子を用いてもよい。
【００２６】
３０１はＦＥＴ、３０２および３５０はそれぞれ入力整合回路および出力整合回路、３０４はチョークインダクタ、３０５はゲートバイアス抵抗、３１０は入力端子、３１１は出力端子、３１２は電源端子、３１３はゲートバイアス端子である。また、電源端子３１２に印加する電圧をＶ３１２、ゲートバイアス端子３１３に印加する電圧をＶ３１３とする。入力整合回路３０２および出力整合回路３５０は、それぞれ入力端子３１０および出力端子３１１に所定のインピーダンスが接続されたときに、所望の特性が実現されるように設計されている。チョークインダクタ３０４は、使用周波数に対してほぼオープンとなるようなインピーダンスをもつ。ＦＥＴ３０１は、チョークインダクタ３０４を介して電源電圧Ｖ３１２を供給される。ゲートバイアス抵抗３０５は、ＦＥＴ３０１からゲートバイアス端子３１３へのリーク電流を低減させる目的で配置されている。
【００２７】
なお、受信時、すなわち図６のアンテナ端子１０１と受信端子１０３とが接続される場合には、パワーアンプの出力がＬＮＡに漏洩しないようにするためパワーアンプをオフとするのが一般的である。ＦＥＴ３０１がＶｔｈ≧０ＶであるようなＦＥＴ、つまりエンハンス型ＦＥＴであればゲートバイアス端子の電圧Ｖ３１３＝０ＶとすることによりＦＥＴ３０１に流れる電流をカットオフすることが実現できる。
【００２８】
図１７は、図１６の回路でＦＥＴ３０１としてデプレッションＦＥＴを用いた回路図である。ＦＥＴがＶｔｈ≦０ＶであるようなＦＥＴ、つまりデプレッション型ＦＥＴであれば、ゲートバイアス電圧Ｖ３１３を０ＶとしてもＦＥＴ３０１に電流が流れるため、パワーアンプがオフとならない。この場合には、パワーアンプを図１７に示すような回路構成にすれば、スイッチ３０６によってＦＥＴ３０１に流れるドレイン電流を遮断することができる。すなわち図１７において、スイッチ３０６は、送信時に閉じ（オンし）、受信時に開く（オフする）ように動作する。
【００２９】
図１８は、図１６の回路でＦＥＴ３０１としてデプレッションＦＥＴを用いた他の例を示す回路図である。図１８の回路においては、スイッチ３０６の挿入される位置が図１７の場合と異なっているが、図１７と同様の動作により、受信時にＦＥＴ３０１のドレイン電流を遮断することができる。
【００３０】
（第１の実施形態）
図１は、本発明によるスイッチ付きアンプの第１の実施形態の回路図である。図１９は、従来技術によるスイッチ付きアンプの回路図である。図１９の従来技術によるスイッチ付きアンプにおいては、図１６のパワーアンプの出力端子３１１と、図１５の単一電源動作ＳＰＤＴスイッチの送信端子１０２とが接続されている。したがって従来技術によるスイッチ付きアンプにおいては、電源端子３１２から端子１１２へのパスは、キャパシタ１４２を含む。
【００３１】
いっぽう図１の本発明によるスイッチ付きアンプは、直流成分を通過させる出力整合回路３５０を備えている。この出力整合回路３５０は、アンプ部３０の電源端子３１２において供給される電源電圧Ｖ３１２をチョークインダクタ３０４を介して受け取り、スイッチ部１０の端子１１２へと送るはたらきをする。出力整合回路３５０は、例えば、インダクタ３５２、キャパシタ３５４および３５６を有するπ型整合回路によって実現できる。出力整合回路３５０は、チョークインダクタ３０４と端子１１２との間にキャパシタ成分をもたず、インダクタ成分をもつ。これにより、直流電圧は、電源端子３１２から、チョークインダクタ３０４、インダクタ３５２および端子１１２を通して、スイッチ部１０をバイアスすることができる。言い換えれば、電源端子３１２−チョークインダクタ３０４−出力整合回路３５０−端子１１２というパスは、直流電圧を通すことができる。ここで「直流」電圧とは、スイッチ部１０およびアンプ部３０の電源として用いることができる程度に十分、低い周波数をもつ電圧であって、周波数がゼロの電圧（いわゆる完全な直流）をも含む。
【００３２】
出力整合回路３５０のインダクタ３５２は、このバイアス用の直流電圧が通るパスに対して直列に設けられている。したがってインダクタ３５２に含まれる抵抗分は、小さいことが好ましい。これは、インダクタ３５２の抵抗分による電圧降下は、スイッチ部１０へのバイアス供給の効率と、アンプ部３０の出力の効率とを低くするからである。出力整合回路３５０は、アンプ部３０とスイッチ部１０との間で直流成分を通す回路であれば、上述の１段のπ型整合回路には限られず、多段の整合回路であってもよく、また他のタイプの整合回路であってもよい。出力整合回路３５０は、アンプ部３０の出力インピーダンスと、アンテナ端子１０１に接続されるインピーダンスとを整合させることによって、アンテナから放射される電力を増すはたらきもする。
【００３３】
図１においては、スイッチ部１０およびアンプ部３０に共用の電源端子３１２は、出力整合回路３５０に対して、ＦＥＴ３０１側に設けられているが、これには限られない。例えば端子１１２に電源端子を設けることによって、上述の説明とは、逆方向に、つまりスイッチ部１０から出力整合回路３５０を介してアンプ部３０に向かう方向に、直流電圧を供給してもよい。この構成によれば、チョークインダクタ３０４をインダクタ３５２によって代用することができさらに部品点数を削減することができる。またこの場合、他の端子、例えば端子１１１および１１３などに電源端子を設けてもよい。
【００３４】
パワーアンプ３０の電源バイアス回路と、ＳＰＤＴスイッチ１０の電源バイアス回路とを共用するために、パワーアンプ３０の最終段の出力整合回路３５０は、直流電流の流れる回路である。またパワーアンプ３０の電源電圧と、単一電源動作ＳＰＤＴスイッチ１０の電源電圧とは、ほぼ等しく設定されている。
【００３５】
以下の実施形態においては、上述の条件を満足するように、ＳＰＤＴスイッチのＦＥＴにはＶｔｈ＝−１．５Ｖのデプレッション型ＦＥＴを用い、制御端子１０５・１０６に印加する電圧は０Ｖまたは３Ｖとし、単一電源動作ＳＰＤＴスイッチおよびパワーアンプの電源電圧は３Ｖとした。ＦＥＴ３０１にはエンハンス型ＦＥＴを用い、受信時にはＶ３１３＝０Ｖとしてパワーアンプをオフとするものとし、周波数は１．９ＧＨｚとしてシミュレーションをおこなった。
【００３６】
表１に本発明のスイッチ付きアンプ、および従来技術によるスイッチ付きアンプの高周波特性のシミュレーション結果を示す。アンテナ端子１０１におけるパワーアンプの出力、アンテナ端子１０１から受信端子１０３への挿入損失、送信時の送信端子１０２から受信端子１０３へのアイソレーションを表に示した。
【００３７】
【表１】

【００３８】
本発明の高周波特性は、いずれの特性においても従来と同等の結果が得られており、本発明の単一電源動作ＳＰＤＴスイッチおよびパワーアンプが正常に動作していることがわかる。なお、ＦＥＴ３０１にデプレッション型ＦＥＴを用いた場合、パワーアンプを図１７もしくは図１８の構成とすれば問題ないことは既に述べた。
【００３９】
本発明は、従来と比較してチョークインダクタ１５１と直流カットキャパシタ１４２がないため、部品点数が削減できるわけであるが、これは単一電源動作ＳＰＤＴスイッチとパワーアンプを一体化したＩＣを設計する際にチップ面積削減においてとりわけ効果がある。周波数２ＧＨｚ程度の場合、チョークインダクタ１５１として最低約２０ｎＨ、キャパシタ１４２として最低約３０ｐＦ程度の値が必要である。ＩＣ上にこれら素子を集積した場合、各素子の面積はＳＰＤＴスイッチに用いるＦＥＴ１個とほぼ同一の面積が必要である。つまり、本発明は高周波特性を劣化させることなく、チップ面積を削減することができる。
【００４０】
（第２の実施形態）
図２は、本発明によるスイッチ付きアンプの第２の実施形態の回路図である。本実施形態においては、送信端子側の１ｄＢ利得圧縮点（Ｐ１ｄＢ）を向上させるために、受信側スルーＦＥＴおよび送信側シャントＦＥＴとしてデュアルゲートＦＥＴが用いられている。図２において、１２２_Ｄは送信側デュアルゲートシャントＦＥＴであり、１２３_Ｄは受信側デュアルゲートスルーＦＥＴであり、１３２_１および１３２_２は送信側デュアルゲートシャントＦＥＴに接続されるゲートバイアス抵抗であり、１３３_１および１３３_２は受信側デュアルゲートスルーＦＥＴに接続されるゲートバイアス抵抗であり、それ以外の構成要素は図１と同様である。
【００４１】
表２に本発明のスイッチ付きアンプ、および従来技術によるスイッチ付きアンプの高周波特性のシミュレーション結果を示す。ここで従来技術によるスイッチ付きアンプの回路は、図２に示す回路のうち、出力整合回路３５０に直列に接続されたキャパシタを有する点と、電源がアンプ部とスイッチ部とに別々の端子から供給される点とが異なる。アンテナ端子１０１におけるパワーアンプの出力、アンテナ端子１０１から受信端子１０３への挿入損失、送信時の送信端子１０２から受信端子１０３へのアイソレーションを表に示した。
【００４２】
【表２】

【００４３】
本発明の高周波特性は、いずれの特性においても従来と同等の結果が得られており、本発明の単一電源動作ＳＰＤＴスイッチおよびパワーアンプが正常に動作していることがわかる。また、単一電源動作ＳＰＤＴスイッチとパワーアンプを一体化したＩＣにおけるチップ面積の削減効果は第１実施形態で述べたとおりである。
【００４４】
（第３の実施形態）
図３は、本発明によるスイッチ付きアンプの第３の実施形態の回路図である。本実施形態は、送信端子１０２から受信端子１０３へのアイソレーションが低くてもかまわない場合に用いられる。本実施形態は、第１の実施形態の送信側シャントＦＥＴ１２２および受信側シャントＦＥＴ１２４を用いない。
【００４５】
表３に本発明のスイッチ付きアンプ、および従来技術によるスイッチ付きアンプの高周波特性のシミュレーション結果を示す。ここで従来技術によるスイッチ付きアンプの回路は、図３に示す回路のうち、出力整合回路３５０に直列に接続されたキャパシタを有する点と、電源がアンプ部とスイッチ部とに別々の端子から供給される点とが異なる。アンテナ端子１０１におけるパワーアンプの出力、アンテナ端子１０１から受信端子１０３への挿入損失、送信時の送信端子１０２から受信端子１０３へのアイソレーションを示した。
【００４６】
【表３】

【００４７】
本発明の高周波特性は、いずれの特性においても従来と同等の結果が得られており、本発明の単一電源動作ＳＰＤＴスイッチおよびパワーアンプが正常に動作していることがわかる。ただし、第１実施形態と比較して、送信端子１０２から受信端子１０３へのアイソレーションが本発明および従来例ともに約２５ｄＢ低下している。また、単一電源動作ＳＰＤＴスイッチとパワーアンプを一体化したＩＣにおけるチップ面積の削減効果は第１実施形態で述べたとおりである。
【００４８】
（第４の実施形態）
図４は、本発明によるスイッチ付きアンプの第４の実施形態の回路図である。本実施形態は、送信端子側のＰ１ｄＢを向上させ、なおかつ送信端子１０２から受信端子１０３へのアイソレーションが低くてもかまわない場合に用いられる。本実施形態は、図２の送信側シャントＦＥＴ１２２_Ｄおよび受信側シャントＦＥＴ１２４を用いない。
【００４９】
表４に本発明のスイッチ付きアンプ、および従来技術によるスイッチ付きアンプの高周波特性のシミュレーション結果を示す。ここで従来技術によるスイッチ付きアンプの回路は、図４に示す回路のうち、出力整合回路３５０に直列に接続されたキャパシタを有する点と、電源がアンプ部とスイッチ部とに別々の端子から供給される点とが異なる。アンテナ端子１０１におけるパワーアンプの出力、アンテナ端子１０１から受信端子１０３への挿入損失、送信時の送信端子１０２から受信端子１０３へのアイソレーションを表に示した。
【００５０】
【表４】

【００５１】
本発明の高周波特性は、いずれの特性においても従来と同等の結果が得られており、本発明の単一電源動作ＳＰＤＴスイッチおよびパワーアンプが正常に動作していることがわかる。ただし、第２の実施形態と比較して、送信端子１０２から受信端子１０３へのアイソレーションが本発明・従来例ともに約２５ｄＢ低下している。また、単一電源動作ＳＰＤＴスイッチとパワーアンプを一体化したＩＣにおけるチップ面積の削減効果は第１実施形態で述べたとおりである。
【００５２】
（第５の実施形態）
図５は、本発明によるスイッチ付きアンプの第５の実施形態の回路図である。本実施形態は、送信側スルースイッチおよび受信側スルースイッチとして、ＦＥＴの代わりにＰＩＮダイオードを用いる。図５において、１６１および１６２はＰＩＮダイオード、１４５および１４６は直流カットキャパシタ、１３５および１３６はバイアス抵抗、１５２はチョークインダクタである。図５において１４５および１４６は１００ｐＦ程度のキャパシタ、１３５および１３６は１ｋΩ程度の抵抗である。この場合のスイッチの切り替えは、制御端子１０５および１０６の電圧Ｖ１０５およびＶ１０６を３Ｖまたは２Ｖとすることにより行なう。Ｖ１０５＝２ＶおよびＶ１０６＝３Ｖの場合、送信側がオン状態となり、Ｖ１０５＝３ＶおよびＶ１０６＝２Ｖの場合、受信側がオン状態となる。
【００５３】
ＰＩＮダイオードを使用した場合、単一電源動作ＳＰＤＴスイッチのチョークインダクタ１５２は必要であるが、他の実施形態と同様に直流カットキャパシタ１４２およびチョークインダクタ１５１を用いる必要はない。したがって単一電源動作ＳＰＤＴスイッチとパワーアンプを一体化したＩＣを設計する際のチップ面積の削減効果は第１の実施形態とほぼ同じである。
【００５４】
上述の第１〜第５の実施形態においては、便宜上、出力整合回路３５０がアンプ部３０に含まれる回路図であったが、これには限られない。すなわち、出力整合回路３５０に相当する入力整合回路がスイッチ部１０に含まれるように構成されたスイッチ付きアンプも本発明に含まれる。
【００５５】
【発明の効果】
本発明によるスイッチ付きアンプによれば、従来、必要であった直流カットキャパシタおよびチョークインダクタを削減することができ、より少ない部品点数で従来と同等の特性をもつ単一電源動作ＳＰＤＴスイッチ付きパワーアンプを提供することができる。
【図面の簡単な説明】
【図１】本発明によるスイッチ付きアンプの第１の実施形態の回路図である。
【図２】本発明によるスイッチ付きアンプの第２の実施形態の回路図である。
【図３】本発明によるスイッチ付きアンプの第３の実施形態の回路図である。
【図４】本発明によるスイッチ付きアンプの第４の実施形態の回路図である。
【図５】本発明によるスイッチ付きアンプの第５の実施形態の回路図である。
【図６】一般的な携帯無線機器の高周波部のブロック図である。
【図７】ＧａＡｓＭＥＳＦＥＴを用いた従来技術による単一電源動作ではないＳＰＤＴスイッチの回路図である。
【図８】単体のＦＥＴの端子間の電圧および電流記号を示す図である。
【図９】デプレッション型ＦＥＴのＶｇｓ−Ｉｄｓ特性を示す図である。
【図１０】Ｖｇｓ＝０ＶおよびＶｇｓ＝Ｖｇｇの場合のＶｄｓ−Ｉｄｓ特性を示す図である。
【図１１】Ｖｇｓ＝０Ｖの場合のＦＥＴの等価回路である。
【図１２】Ｖｇｓ＝Ｖｇｇの場合のＦＥＴの等価回路である。
【図１３】（ａ）および（ｂ）は、それぞれ、制御端子にＶ１０５＝０ＶおよびＶ１０６＝Ｖｇｇを印加したときの図７の等価回路、およびさらにその回路を簡略化した等価回路である。
【図１４】（ａ）および（ｂ）は、それぞれ、制御端子にＶ１０５＝ＶｇｇおよびＶ１０６＝０Ｖを印加したときの図７の等価回路、およびさらにその回路を簡略化した等価回路である。
【図１５】従来の技術による単一電源動作ＳＰＤＴスイッチの回路図である。
【図１６】本発明のスイッチ付きアンプのうちパワーアンプ部分の回路図である。
【図１７】図１６の回路でＦＥＴ３０１としてデプレッションＦＥＴを用いた回路図である。
【図１８】図１６の回路でＦＥＴ３０１としてデプレッションＦＥＴを用いた他の例を示す回路図である。
【図１９】従来技術によるスイッチ付きアンプの回路図である。
【符号の説明】
１０１アンテナ端子
１０３受信端子
１０４ＧＮＤ端子
１０５、１０６制御端子
１２１送信側スルーＦＥＴ
１２２送信側シャントＦＥＴ
１２３受信側スルーＦＥＴ
１２４受信側シャントＦＥＴ
１１１ＦＥＴ１２１とＦＥＴ１２３との接続端子
１１２ＦＥＴ１２１とＦＥＴ１２２との接続端子
１１３ＦＥＴ１２３とＦＥＴ１２４との接続端子
１１４ＦＥＴ１２２とＦＥＴ１２４との接続端子
１３１〜１３４ＦＥＴのゲートバイアス抵抗
１４１、１４３直流カットキャパシタ
３０１ＦＥＴ
３０２入力整合回路
３０４チョークインダクタ
３０５ゲートバイアス抵抗
３１０入力端子
３１２電源端子
３５０出力整合回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a power amplifier with a switch used for a wireless device, and more particularly to an amplifier with a switch capable of operating with a single power supply.
[0002]
[Prior art]
In recent years, in order to further reduce the size and cost of portable wireless devices, the devices used in sets have been reviewed. Above all, various studies have been made on the single power supply operation of the device as an effective approach. Here, the “single power supply operation” means that the operation is performed by supplying only a positive voltage (eg, +3.0 V) to the ground. Therefore, an operation using a positive voltage and a negative voltage with respect to the ground is not called a single power supply operation.
[0003]
In general, among devices used in a set of portable wireless devices, a depletion-type GaAs field-effect transistor (GaAs MESFET) is used for a power amplifier, an antenna switch, and the like. A gate bias voltage is required. A single power supply operation power amplifier and a single power supply operation switch do not require a negative gate bias voltage and can be operated only with a positive voltage. As a result, a negative voltage generating circuit, which is conventionally required, is not required, and the set can be reduced in size and cost.
[0004]
FIG. 6 is a block diagram of a high-frequency unit of a general portable wireless device. 6, reference numeral 100 denotes an antenna switch, and 101, 102, and 103 denote an antenna terminal, a transmission terminal, and a reception terminal of the antenna switch 100, respectively. 204 is a transmission signal input terminal, 206 is a power amplifier, 210 is an antenna, 211 is a low noise amplifier, and 212 is a reception signal output terminal. In a portable wireless device sharing one antenna for transmission and reception, an antenna switch for switching a signal path at the time of transmission and reception is essential. Since this antenna switch is required to have characteristics such as low loss and low power consumption, a one-input two-output switch using a GaAs MESFET (a single-pole double-throw switch, also referred to as a “SPDT switch” hereinafter) is used. ) Is frequently used.
[0005]
Hereinafter, after the circuit operation of the SPDT switch that is not a single power supply operation is described, a method of using the SPDT switch to configure a single power supply operation SPDT switch will be described.
[0006]
FIG. 7 is a circuit diagram of a conventional SPDT switch using a GaAs MESFET which is not operated by a single power supply. 7, 101 is an antenna terminal, 102 is a transmission terminal, 103 is a reception terminal, 104 is a ground (GND) terminal, 105 and 106 are control terminals, and 121 is an on / off switch between the antenna terminal 101 and the transmission terminal 102. A transmission-side shunt FET that turns on and off the transmission terminal 102 and the GND terminal 104; a reception-side shunt FET that turns on and off the antenna terminal 101 and the reception terminal 103; Reference numeral 124 denotes a receiving-side shunt FET that turns on and off between the receiving terminal 103 and the

GND terminal

104, 111 denotes a connection terminal between the FET 121 and the

FET

123, 112 denotes a connection terminal between the FET 121 and the

FET

122, and 113 denotes a connection between the FET 123 and the FET 124. A terminal 114 is a connection terminal between the FET 122 and the FET 124, 1-134 gate bias resistor FET, 141 to 143 is a DC cut capacitor. The DC potentials of the connection terminals 111 to 114 are V111 to V114, respectively, and the DC voltages applied to the

control terminals

105 and 106 are V105 and V106, respectively. The gate bias resistors 131 to 134 have a resistance of several kΩ and are arranged for the purpose of preventing a leak current to the gates of the FETs 121 to 124. The DC cut capacitors 141 to 143 are capacitors of about 100 pF for separating the antenna terminal 101, the transmission terminal 102 and the reception terminal 103 from each FET in a DC manner.
[0007]
Now, consider the potentials of V111 to V114. V114 is 0 V because it is connected to GND. Since the gate leakage current of each FET is substantially zero and the path through which the DC current flows is cut off by the DC cut capacitors 141 to 143, the DC current does not flow in the closed circuit of the connection terminals 111 to 114. Therefore, V111 = V112 = V113 = V114 = 0V, and the DC potentials of the sources of the FETs 121 to 124 are all 0V.
[0008]
Turning on / off the SPDT switch is performed by changing the voltage applied to the gate of each FET. FIG. 8 is a diagram showing symbols of voltage and current between terminals of a single FET. The threshold value of the FET is Vth, and the voltages between the drain and source and between the gate and source are Vds and Vgs, respectively. Usually, an FET having a negative Vth called a depletion type FET is used for the SPDT switch. FIG. 9 is a diagram illustrating Vgs-Ids characteristics of a depletion-mode FET. To turn on or off this FET, a voltage of Vgs = 0 V or Vgs = Vgg (Vgg is a negative value) may be applied to the gate, and it is general that Vgg ≧ 2 × Vth. FIG. 10 is a diagram showing Vds-Ids characteristics when Vgs = 0 V and Vgs = Vgg. FIG. 11 is an equivalent circuit of the FET when Vgs = 0V. When Vgs = 0 V, the FET is equivalent to a resistance of several Ω, and can be expressed as a switch in an ON state. FIG. 12 is an equivalent circuit of the FET when Vgs = Vgg. When Vgs = Vgg, the FET is equivalent to a resistance of several MΩ and can be expressed as a switch in an off state.
[0009]
Using these, the operation of the SPDT switch shown in FIG. 7 is considered. First, consider the time of transmission. FIGS. 13A and 13B are the equivalent circuit of FIG. 7 when V105 = 0 V and V106 = Vgg are applied to the control terminal, respectively, and an equivalent circuit obtained by further simplifying the circuit. As shown in FIG. 13A, the transmission-side through FET 121 and the reception-side shunt FET 124 are turned on, and the reception-side through FET 123 and the transmission-side shunt FET 122 are turned off. Thus, the antenna terminal 101 and the transmission terminal 102 are connected.
[0010]
Next, consider the time of reception. FIGS. 14A and 14B are the equivalent circuit of FIG. 7 when V105 = Vgg and V106 = 0V are applied to the control terminal, respectively, and the equivalent circuit obtained by further simplifying the circuit. As shown in FIG. 14A, the transmission-side through FET 121 and the reception-side shunt FET 124 are turned off, and the reception-side through FET 123 and the transmission-side shunt FET 122 are turned on. As a result, as shown in FIG. , The antenna terminal 101 and the receiving terminal 103 are connected. Here, each of the transmission-side shunt FET 122 and the reception-side shunt FET 124 has a role of connecting an off-side terminal to GND to improve isolation.
[0011]
Next, a method of configuring a single power supply operation SPDT switch using the SPDT switch will be considered. FIG. 15 is a circuit diagram of a conventional single power supply operation SPDT switch. In the circuit of FIG. 7, the GND terminal 104 is directly connected to GND. In the circuit of FIG. 15, the GND terminal 104 is connected to GND via the DC cut capacitor 144. Further, a single power supply operation can be realized by applying a positive power supply voltage to the connection terminal 111 via the choke inductor 151 which is a power supply bias circuit. 15, reference numeral 107 denotes a power supply terminal, 144 denotes a DC cut capacitor, 151 denotes a choke inductor, and other components are the same as those of the SPDT switch shown in FIG. The voltage V107 represents a voltage applied to the power supply terminal 107. The choke inductor 151 is an inductor having an impedance that is substantially open with respect to a used frequency, and supplies the connection terminal 111 with the power supply voltage V107. The DC cut capacitor 144 is a capacitor of about 100 pF, and is disposed for the purpose of DC-separating the GND terminal 104 and GND.
[0012]
In FIG. 15, since the GND terminal 104 is also DC-separated from GND, V111 = V112 = V113 = V114 = V107. Here, by applying | Vgg | (positive value) to V107, the source potentials of all the FETs in FIG. 15 are set to | Vgg | (positive value), and a single power supply operation can be realized. That is, if the SPDT switch shown in FIG. 7 is a switch that requires a negative voltage of 0 V or −3 V as V105 and V106, respectively, if V107 = 3V by the circuit configuration shown in FIG. Thus, an SPDT switch to which 3 V or 0 V is supplied can be realized. That is, only the positive power supply needs to be supplied, and there is no need to provide a negative power supply.
[0013]
[Problems to be solved by the invention]
As described above, in order to realize a single power supply operation, a DC cut capacitor 144 for separating the GND terminal 104 from GND in a DC manner and a choke inductor 151 as a power supply bias circuit are required. This leads to an increase in chip area, especially when designing an IC in which a power amplifier and an SPDT switch are integrated, which leads to an increase in cost.
[0014]
The present invention has been made to solve the above-described problem, and an object of the present invention is to provide an amplifier with a switch that can operate with a single power supply using a smaller number of components.
[0015]
[Means for Solving the Problems]
According to the invention With switch for antenna The amplifier includes an amplifier, a choke inductor having one end connected to the power supply terminal of the amplifier and the other end connected to the power supply, and a power supply terminal connected to the power supply terminal. Via the matching circuit Connected to the one end of the choke inductor For antenna A power terminal of the amplifier and the For antenna The power supply terminal of the switch is DC-coupled, thereby achieving the above object.
[0017]
In one embodiment, the matching circuit includes: an inductor provided between a power terminal of the amplifier and a power terminal of the switch; a capacitor provided between a power terminal of the amplifier and ground; And a capacitor provided between the power supply terminal and the ground.
[0018]
In one embodiment, the switch includes a transmitting through switch and a receiving through switch.
[0019]
In one embodiment, the switch further includes a transmitting shunt switch and a receiving shunt switch.
[0020]
In one embodiment, the transmission-side through switch, the reception-side through switch, the transmission-side shunt switch, and the reception-side shunt switch are single-gate field-effect transistors.
[0021]
In one embodiment, the transmitting side through switch, the receiving side through switch, the transmitting side shunt switch and the receiving side shunt switch are dual gate field effect transistors or single gate field effect transistors.
[0022]
In one embodiment, the transmission-side through switch and the reception-side through switch are PIN diodes.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. Components with the same reference numerals correspond to one another.
[0024]
In this specification, the “amplifier with switch” includes a power amplifier that amplifies high-frequency power and an antenna switch that changes a connection relationship between the power amplifier and an antenna according to a transmission / reception state. In this specification, for simplicity, the antenna switch may be simply referred to as “switch” and the power amplifier may be simply referred to as “amplifier”.
[0025]
First, before describing an embodiment of an amplifier with a switch according to the present invention, a circuit of a power amplifier used in the present embodiment will be described. FIG. 16 is a circuit diagram of a power amplifier part of the amplifier with switch of the present invention. In the present embodiment, for simplicity, a power amplifier having a one-stage field effect transistor (FET) configuration is used, but the present invention is not limited to this. For example, a power amplifier having a plurality of stages may be used, and an element other than the FET may be used as the amplification element.
[0026]
301 is an FET, 302 and 350 are input and output matching circuits, 304 is a choke inductor, 305 is a gate bias resistor, 310 is an input terminal, 311 is an output terminal, 312 is a power supply terminal, and 313 is a gate bias terminal. . The voltage applied to the power supply terminal 312 is V312, and the voltage applied to the gate bias terminal 313 is V313. The input matching circuit 302 and the output matching circuit 350 are designed such that desired characteristics are realized when a predetermined impedance is connected to the input terminal 310 and the output terminal 311 respectively. The choke inductor 304 has an impedance that is almost open with respect to the operating frequency. The FET 301 is supplied with the power supply voltage V312 via the choke inductor 304. The gate bias resistor 305 is provided for the purpose of reducing a leak current from the FET 301 to the gate bias terminal 313.
[0027]
Note that, at the time of reception, that is, when the antenna terminal 101 and the reception terminal 103 in FIG. 6 are connected, the power amplifier is generally turned off to prevent the output of the power amplifier from leaking to the LNA. . If the FET 301 satisfies Vth ≧ 0 V, that is, if it is an enhancement type FET, the current flowing through the FET 301 can be cut off by setting the gate bias terminal voltage V313 = 0 V.
[0028]
FIG. 17 is a circuit diagram using a depletion FET as the FET 301 in the circuit of FIG. If the FET satisfies Vth ≦ 0 V, that is, a depletion-type FET, a current flows through the FET 301 even when the gate bias voltage V313 is set to 0 V, so that the power amplifier is not turned off. In this case, if the power amplifier is configured as shown in FIG. 17, the drain current flowing through the FET 301 can be cut off by the switch 306. That is, in FIG. 17, the switch 306 operates to close (turn on) at the time of transmission and open (turn off) at the time of reception.
[0029]
FIG. 18 is a circuit diagram showing another example in which a depletion FET is used as the FET 301 in the circuit of FIG. In the circuit of FIG. 18, the position where the switch 306 is inserted is different from that of FIG. 17, but by the same operation as in FIG. 17, the drain current of the FET 301 can be cut off at the time of reception.
[0030]
(1st Embodiment)
FIG. 1 is a circuit diagram of a first embodiment of a switch-equipped amplifier according to the present invention. FIG. 19 is a circuit diagram of an amplifier with a switch according to the related art. 19, the output terminal 311 of the power amplifier of FIG. 16 is connected to the transmission terminal 102 of the single power supply operation SPDT switch of FIG. Therefore, in the conventional amplifier with a switch, the path from the power supply terminal 312 to the terminal 112 includes the capacitor 142.
[0031]
On the other hand, the switch-equipped amplifier according to the present invention of FIG. 1 includes an output matching circuit 350 that passes a DC component. The output matching circuit 350 functions to receive the power supply voltage V312 supplied at the power supply terminal 312 of the amplifier unit 30 via the choke inductor 304 and send the power supply voltage V312 to the terminal 112 of the switch unit 10. The output matching circuit 350 can be realized by, for example, a π-type matching circuit having an inductor 352 and

capacitors

354 and 356. The output matching circuit 350 has no capacitor component between the choke inductor 304 and the terminal 112 but has an inductor component. Thus, the DC voltage can bias the switch unit 10 from the power supply terminal 312 through the choke inductor 304, the inductor 352, and the terminal 112. In other words, the path of the power supply terminal 312, the choke inductor 304, the output matching circuit 350, and the terminal 112 can pass a DC voltage. Here, the “DC” voltage is a voltage having a sufficiently low frequency that can be used as a power supply of the switch unit 10 and the amplifier unit 30, and includes a voltage having a frequency of zero (so-called perfect DC). .
[0032]
The inductor 352 of the output matching circuit 350 is provided in series with a path through which the DC voltage for bias passes. Therefore, the resistance component included in inductor 352 is preferably small. This is because the voltage drop due to the resistance of the inductor 352 lowers the efficiency of the bias supply to the switch unit 10 and the efficiency of the output of the amplifier unit 30. The output matching circuit 350 is not limited to the above-described one-stage π-type matching circuit as long as it is a circuit that passes a DC component between the amplifier unit 30 and the switch unit 10, and may be a multi-stage matching circuit. Another type of matching circuit may be used. The output matching circuit 350 also serves to increase the power radiated from the antenna by matching the output impedance of the amplifier unit 30 with the impedance connected to the antenna terminal 101.
[0033]
In FIG. 1, the power supply terminal 312 shared by the switch unit 10 and the amplifier unit 30 is provided on the FET 301 side with respect to the output matching circuit 350, but is not limited thereto. For example, by providing a power terminal at the terminal 112, a DC voltage may be supplied in a direction opposite to the above description, that is, in a direction from the switch unit 10 to the amplifier unit 30 via the output matching circuit 350. According to this configuration, the choke inductor 304 can be replaced by the inductor 352, and the number of components can be reduced. In this case, a power terminal may be provided at another terminal, for example, the

terminals

111 and 113.
[0034]
In order to share the power supply bias circuit of the power amplifier 30 and the power supply bias circuit of the SPDT switch 10, the output matching circuit 350 at the last stage of the power amplifier 30 is a circuit through which a direct current flows. The power supply voltage of the power amplifier 30 and the power supply voltage of the single power supply operation SPDT switch 10 are set substantially equal.
[0035]
In the following embodiments, a depletion-type FET of Vth = -1.5 V is used as the FET of the SPDT switch, and the voltage applied to the

control terminals

105 and 106 is set to 0 V or 3 V so as to satisfy the above condition. The power supply voltage of the single power supply operation SPDT switch and the power amplifier was set to 3V. The simulation was performed using an enhanced type FET as the FET 301, V313 = 0V at the time of reception to turn off the power amplifier, and a frequency of 1.9 GHz.
[0036]
Table 1 shows the simulation results of the high frequency characteristics of the amplifier with a switch of the present invention and the amplifier with a switch according to the related art. The output of the power amplifier at the antenna terminal 101, the insertion loss from the antenna terminal 101 to the reception terminal 103, and the isolation from the transmission terminal 102 to the reception terminal 103 during transmission are shown in the table.
[0037]
[Table 1]

[0038]
Regarding the high-frequency characteristics of the present invention, the same results as those of the prior art are obtained in any of the characteristics, and it can be seen that the single power supply operation SPDT switch and the power amplifier of the present invention operate normally. As described above, when a depletion-type FET is used as the FET 301, there is no problem if the power amplifier is configured as shown in FIG. 17 or FIG.
[0039]
According to the present invention, the number of components can be reduced because the choke inductor 151 and the DC cut capacitor 142 are not provided as compared with the related art. However, this is to design an IC in which a single power supply operation SPDT switch and a power amplifier are integrated. This is particularly effective in reducing the chip area. When the frequency is about 2 GHz, the choke inductor 151 needs to have a value of at least about 20 nH, and the capacitor 142 needs to have a value of at least about 30 pF. When these elements are integrated on an IC, the area of each element needs to be substantially the same as one FET used for the SPDT switch. That is, the present invention can reduce the chip area without deteriorating the high frequency characteristics.
[0040]
(Second embodiment)
FIG. 2 is a circuit diagram of a second embodiment of the switch-equipped amplifier according to the present invention. In the present embodiment, in order to improve the 1 dB gain compression point (P1 dB) on the transmission terminal side, a dual-gate FET is used as the reception-side through FET and the transmission-side shunt FET. In FIG. _D Is a transmission side dual gate shunt FET, and 123 _D Is a receiving side dual gate through FET, 132 ₁ And 132 ₂ Is a gate bias resistor connected to the transmission side dual gate shunt FET, and 133 ₁ And 133 ₂ Is a gate bias resistor connected to the dual gate through FET on the receiving side, and the other components are the same as those in FIG.
[0041]
Table 2 shows simulation results of the high-frequency characteristics of the switch-equipped amplifier of the present invention and the switch-equipped amplifier according to the prior art. Here, the circuit of the amplifier with a switch according to the prior art is different from the circuit shown in FIG. 2 in that a capacitor connected in series to the output matching circuit 350 is provided, and power is supplied to the amplifier and the switch from separate terminals. Is different. The output of the power amplifier at the antenna terminal 101, the insertion loss from the antenna terminal 101 to the reception terminal 103, and the isolation from the transmission terminal 102 to the reception terminal 103 during transmission are shown in the table.
[0042]
[Table 2]

[0043]
Regarding the high-frequency characteristics of the present invention, the same results as those of the prior art are obtained in any of the characteristics, and it is understood that the single power supply operation SPDT switch and the power amplifier of the present invention operate normally. The effect of reducing the chip area in an IC in which a single power supply operation SPDT switch and a power amplifier are integrated is as described in the first embodiment.
[0044]
(Third embodiment)
FIG. 3 is a circuit diagram of a third embodiment of the switch-equipped amplifier according to the present invention. This embodiment is used when the isolation from the transmission terminal 102 to the reception terminal 103 may be low. This embodiment does not use the transmission-side shunt FET 122 and the reception-side shunt FET 124 of the first embodiment.
[0045]
Table 3 shows the simulation results of the high-frequency characteristics of the amplifier with a switch of the present invention and the amplifier with a switch according to the related art. Here, the circuit of the amplifier with a switch according to the prior art is different from the circuit shown in FIG. 3 in that a capacitor connected in series to the output matching circuit 350 is provided, and power is supplied to the amplifier unit and the switch unit from separate terminals. Is different. The output of the power amplifier at the antenna terminal 101, the insertion loss from the antenna terminal 101 to the reception terminal 103, and the isolation from the transmission terminal 102 to the reception terminal 103 during transmission are shown.
[0046]
[Table 3]

[0047]
Regarding the high-frequency characteristics of the present invention, the same results as those of the prior art are obtained in any of the characteristics, and it is understood that the single power supply operation SPDT switch and the power amplifier of the present invention operate normally. However, compared to the first embodiment, the isolation from the transmission terminal 102 to the reception terminal 103 is reduced by about 25 dB in both the present invention and the conventional example. The effect of reducing the chip area in an IC in which a single power supply operation SPDT switch and a power amplifier are integrated is as described in the first embodiment.
[0048]
(Fourth embodiment)
FIG. 4 is a circuit diagram of a fourth embodiment of the switch-equipped amplifier according to the present invention. This embodiment is used when P1dB on the transmission terminal side is improved and the isolation from the transmission terminal 102 to the reception terminal 103 may be low. In the present embodiment, the transmission-side shunt FET 122 shown in FIG. _D Also, the receiving-side shunt FET 124 is not used.
[0049]
Table 4 shows the simulation results of the high-frequency characteristics of the amplifier with switch of the present invention and the amplifier with switch according to the related art. Here, the circuit of the amplifier with a switch according to the prior art is different from the circuit shown in FIG. 4 in that it has a capacitor connected in series to the output matching circuit 350, and power is supplied to the amplifier and the switch from separate terminals. Is different. The output of the power amplifier at the antenna terminal 101, the insertion loss from the antenna terminal 101 to the reception terminal 103, and the isolation from the transmission terminal 102 to the reception terminal 103 during transmission are shown in the table.
[0050]
[Table 4]

[0051]
Regarding the high-frequency characteristics of the present invention, the same results as those of the prior art are obtained in any of the characteristics, and it is understood that the single power supply operation SPDT switch and the power amplifier of the present invention operate normally. However, as compared to the second embodiment, the isolation from the transmission terminal 102 to the reception terminal 103 is reduced by about 25 dB in both the present invention and the conventional example. The effect of reducing the chip area in an IC in which a single power supply operation SPDT switch and a power amplifier are integrated is as described in the first embodiment.
[0052]
(Fifth embodiment)
FIG. 5 is a circuit diagram of a fifth embodiment of the switch-equipped amplifier according to the present invention. In this embodiment, a PIN diode is used instead of the FET as the transmission-side through switch and the reception-side through switch. In FIG. 5, 161 and 162 are PIN diodes, 145 and 146 are DC cut capacitors, 135 and 136 are bias resistors, and 152 is a choke inductor. In FIG. 5, 145 and 146 are capacitors of about 100 pF, and 135 and 136 are resistors of about 1 kΩ. Switching of the switch in this case is performed by setting the voltages V105 and V106 of the

control terminals

105 and 106 to 3V or 2V. When V105 = 2V and V106 = 3V, the transmitting side is turned on, and when V105 = 3V and V106 = 2V, the receiving side is turned on.
[0053]
When a PIN diode is used, the choke inductor 152 of the single power supply operation SPDT switch is required, but it is not necessary to use the DC cut capacitor 142 and the choke inductor 151 as in the other embodiments. Therefore, the effect of reducing the chip area when designing an IC in which a single power supply operation SPDT switch and a power amplifier are integrated is almost the same as in the first embodiment.
[0054]
In the above-described first to fifth embodiments, the circuit diagram in which the output matching circuit 350 is included in the amplifier unit 30 for convenience, but the present invention is not limited to this. That is, an amplifier with a switch configured such that an input matching circuit corresponding to the output matching circuit 350 is included in the switch unit 10 is also included in the present invention.
[0055]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to the amplifier with a switch by this invention, the DC amplifier and the choke inductor which were conventionally required can be reduced, and the power amplifier with the single power supply operation | movement SPDT switch which has the characteristic equivalent to the conventional with less number of parts. Can be provided.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a first embodiment of an amplifier with a switch according to the present invention.
FIG. 2 is a circuit diagram of a second embodiment of the amplifier with a switch according to the present invention.
FIG. 3 is a circuit diagram of a third embodiment of the switch-equipped amplifier according to the present invention.
FIG. 4 is a circuit diagram of a fourth embodiment of the amplifier with a switch according to the present invention.
FIG. 5 is a circuit diagram of a fifth embodiment of the switch-equipped amplifier according to the present invention.
FIG. 6 is a block diagram of a high-frequency unit of a general portable wireless device.
FIG. 7 is a circuit diagram of a conventional non-single power supply SPDT switch using GaAs MESFETs.
FIG. 8 is a diagram showing symbols of voltage and current between terminals of a single FET.
FIG. 9 is a diagram showing Vgs-Ids characteristics of a depletion-mode FET.
FIG. 10 is a diagram showing Vds-Ids characteristics when Vgs = 0 V and Vgs = Vgg.
FIG. 11 is an equivalent circuit of an FET when Vgs = 0V.
FIG. 12 is an equivalent circuit of an FET when Vgs = Vgg.
FIGS. 13A and 13B are an equivalent circuit of FIG. 7 when V105 = 0V and V106 = Vgg are applied to the control terminal, respectively, and an equivalent circuit obtained by further simplifying the circuit.
14A and 14B are an equivalent circuit of FIG. 7 when V105 = Vgg and V106 = 0V are applied to a control terminal, respectively, and an equivalent circuit obtained by further simplifying the circuit.
FIG. 15 is a circuit diagram of a conventional single power supply operation SPDT switch.
FIG. 16 is a circuit diagram of a power amplifier portion of the amplifier with switch of the present invention.
17 is a circuit diagram using a depletion FET as the FET 301 in the circuit of FIG.
18 is a circuit diagram showing another example in which a depletion FET is used as the FET 301 in the circuit of FIG.
FIG. 19 is a circuit diagram of an amplifier with a switch according to the related art.
[Explanation of symbols]
101 antenna terminal
103 receiving terminal
104 GND terminal
105, 106 control terminal
121 Transmission side through FET
122 Transmission Shunt FET
123 Receiving Side Through FET
124 Shunt FET on the receiving side
111 Connection terminal between FET 121 and FET 123
112 Connection terminal between FET 121 and FET 122
113 Connection terminal between FET123 and FET124
114 Connection terminal between FET122 and FET124
131-134 Gate bias resistance of FET
141, 143 DC cut capacitor
301 FET
302 Input matching circuit
304 choke inductor
305 Gate bias resistance
310 input terminal
312 Power supply terminal
350 output matching circuit

Claims

An amplifier; a choke inductor having one end connected to a power supply terminal of the amplifier and the other end connected to a power supply; and an antenna switch having a power supply terminal connected to the one end of the choke inductor via a matching circuit. a power supply terminal of said amplifier and a power supply terminal of the antenna switch, the antenna switch with amplifier, characterized in that it is galvanically coupled.

The matching circuit,
An inductor provided between a power terminal of the amplifier and a power terminal of the antenna switch;
A capacitor provided between a power supply terminal of the amplifier and ground;
A capacitor provided between a power terminal of the antenna switch and ground;
The amplifier with a switch for an antenna according to claim 1 , comprising:

The amplifier with an antenna switch according to claim 2 , wherein the antenna switch includes a transmission-side through switch and a reception-side through switch.

The antenna switch, the antenna switch with amplifier according to claim 3, further comprising a transmission-side shunt switch and the reception shunt switch.

The amplifier with a switch for an antenna according to claim 4 , wherein the transmission-side through switch, the reception-side through switch, the transmission-side shunt switch, and the reception-side shunt switch are single-gate field-effect transistors.

The amplifier with a switch for an antenna according to claim 4 , wherein the transmitting side through switch, the receiving side through switch, the transmitting side shunt switch, and the receiving side shunt switch are dual gate field effect transistors or single gate field effect transistors.

The amplifier with a switch for an antenna according to claim 3 , wherein the transmission-side through switch and the reception-side through switch are PIN diodes.