JP3552434B2

JP3552434B2 - Delay circuit

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Publication number: JP3552434B2
Application number: JP33238196A
Authority: JP
Inventors: 大助村上
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-12-12
Filing date: 1996-12-12
Publication date: 2004-08-11
Anticipated expiration: 2016-12-12
Also published as: JPH10173497A

Description

【０００１】
【発明の属する技術分野】
本発明は、遅延時間を任意に設定可能な遅延回路に関するものである。
【０００２】
【従来の技術】
出願人は、特開平４−１７４１０号公報に開示されているような、遅延特性の直線性に優れ、ＩＣテスター等に好適な遅延回路を提案した。
【０００３】
具体的には、この遅延回路は、遅延すべき入力信号が供給される入力端子と、Ｎ段（Ｎ≧２）からなり互いに縦続接続された複数段の遅延ステージと、これら複数段の遅延ステージの各段間に接続されるとともに、一対の差動増幅用トランジスタとこの一対の差動増幅用トランジスタに共通電流源から動作電流を供給する電流スイッチとを有する複数の差動増幅器と、上記複数の差動増幅器の一対の差動増幅用トランジスタの各出力に共通に接続された共通出力端子と、上記複数の差動増幅器の電流スイッチを選択的に制御する制御回路とを有している。
【０００４】
このような構成を有する遅延回路は、複数の差動増幅器のいずれの電流スイッチを選択した場合でも、差動増幅器による遅延量は一定になるので遅延特性の直線性が良好になるとともに、単一の共通電流源を用いるので消費電力の低減を図れるという利点がある。
【０００５】
【発明が解決しようとする課題】
ところが、上述した遅延回路では、遅延ステージの遅延時間をτＣとした場合に、分解能τＣを０．５τＣに精度アップしようとすると、１ステップ遅延時間を０．５τＣにしなければならず、分解能τＣに対して大幅な消費電力アップとなる。また、大幅な素子数の増大を招く。
【０００６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、消費電力の増大および素子数の増大を抑止でき、精度のよい０．５τＣ分解能を持つ遅延回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、縦続接続された複数段の基本遅延ステージの各段より所定の遅延出力を導出できる第１の回路を備えた遅延回路であって、上記第１の回路と縦続接続され、上記第１の回路の基本遅延ステージと同じ構成の基本遅延ステージと、当該基本遅延ステージの入出力部に設けられた２つの遅延導出回路とを有し、これら遅延導出回路の出力を加算して基本遅延ステージの遅延時間の１．５倍の遅延時間をもって入力信号を遅延可能な１．５遅延ステージを備えた第２の回路を有する。
【０００８】
また、本発明の遅延回路では、上記第２の回路は、信号入力ラインに対して、上記１．５遅延ステージと並列に接続された基本遅延ステージと、切換信号の入力に応じて当該基本遅延ステージまたは上記１．５遅延ステージの出力信号のうちのいずれかを選択して出力する選択回路とを有し、かつ、外部信号の指示に応じて、上記切換信号を上記選択回路に出力する制御回路を有する。
【０００９】
また、本発明の遅延回路では、上記基本遅延ステージは、ベースに信号が入力される一対の差動増幅用トランジスタと、当該一対の差動増幅用トランジスタに駆動電流を供給する電流源とを有し、上記第２の回路は、上記基本遅延ステージの入力側および出力側にそれぞれ接続された一対の差動増幅用トランジスタと、当該入力側および出力側の一対の差動増幅用トランジスタに、上記基本遅延ステージの電流源の電流値の中間の電流値の駆動電流を供給する電流源と、上記入力側および出力側の一対の差動増幅用トランジスタの各出力が共通に接続された共通出力回路とを有する。
【００１０】
また、本発明の遅延回路では、上記第１の回路は、切換信号の入力に応じて各基本遅延ステージの出力信号または当該基本ステージへの入力信号のうちのいずれかを選択して出力する選択回路とを有し、かつ、外部信号の指示に応じて、上記切換信号を上記選択回路に出力する制御回路を有する。
【００１１】
また、本発明の遅延回路では、上記第１の回路は、複数段の基本遅延ステージの各段間に接続された一対の差動増幅用トランジスタとこの一対の差動増幅用トランジスタに電流源から動作電流を供給する電流スイッチとを有する複数の差動増幅器と、上記複数の差動増幅器の一対の差動増幅用トランジスタの各出力に共通に接続された共通出力回路とを有し、かつ、外部信号の指示に応じて、上記第１の回路の複数の差動増幅器の電流スイッチを選択的に制御して一対の差動増幅器を作動させる制御回路を有する。
【００１２】
本発明の遅延回路によれば、第２の回路において、第１の回路を構成する縦続接続された基本遅延ステージと同じ遅延ステージの入出力部に設けられた遅延導出回路の出力が加算されて、精度の良い１．５ τＣ遅延時間が生成される。
また、１．５遅延ステージの出力と基本遅延ステージの出力が切換信号に応じて切り換えられる。これにより、精度の良い０．５ステップ遅延回路を実現できる。
また、精度の良い０．５ステップ分解能プログラマブル遅延回路を構成することができる。
【００１３】
【発明の実施の形態】
図１は、本発明に係る遅延回路の一実施形態を示す回路図である。
図１に示すように、本遅延回路１０は、縦続接続された複数段の基本遅延ステージの各段より所定の遅延出力を導出できる第１の回路としてのτＣステップ遅延回路２０と、遅延時間をτＣと１．５τＣで任意に切り換え可能な第２の回路としての０．５τＣステップ遅延回路３０とを縦続接続して構成され、τＣステップ遅延回路２０の遅延時間の調整は、制御回路４０による切換信号Ｓ４０１〜Ｓ４０ｎに基づいて行い、０．５τＣステップ遅延回路３０野遅延時間の切り換えは制御回路４０による切換信号Ｓ５００に基づいて行うように構成されている。
図１の遅延回路１０は、τＣステップ遅延回路２０の前段に０．５τＣステップ遅延回路３０が縦続接続された構成例である。
【００１４】
τＣステップ遅延回路２０は、図２に示すように、遅延時間がτＣに設定された複数段（たとえばＮ段、ただしＮ≧２）の、たとえば逆相の信号を入出力する２入力２出力の基本遅延ステージＧ２０１，Ｇ２０２，Ｇ２０３，・・，（Ｇ２０Ｎ：図示せず）、差動増幅用ｎｐｎ型トランジスタＱＤ２０１，ＱＤ２０２、ＱＤ２０３，ＱＤ２０４、ＱＤ２０５，ＱＤ２０６、ＱＤ２０７，ＱＤ２０８、・・、電流スイッチ用ｎｐｎ型トランジスタＱＳ２０１，ＱＳ２０２，ＱＳ２０３，ＱＳ２０４，・・，（ＱＳ２０Ｎ：図示せず）、出力用ｎｐｎ型トランジスタＱＯ２０１，ＱＯ２０２、共通電流源Ｉ２０１、出力段用電流源Ｉ２０２，Ｉ２０３、および負荷用抵抗素子Ｒ２０１，Ｒ２０２により構成されている。
【００１５】
トランジスタＱＤ２０１およびＱＤ２０２はエミッタ同士が接続され、ベースが前段の０．５τＣステップ遅延回路３０の２出力とτＣステップ遅延回路２０の初段の第１遅延ステージＧ２０１との正負の２入力との間にそれぞれ接続され、各コレクタは共通出力段のトランジスタＱＯ２０１、ＱＯ２０２のベースにそれぞれ接続されている。また、エミッタ同士の接続点が電流スイッチとしてのトランジスタＱＳ２０１のコレクタに接続されている。
【００１６】
そして、各遅延ステージの段間にも一対の差動用トランジスタのベースが接続されている。
すなわち、第１遅延ステージＧ２０１の正側出力と第２遅延ステージＧ２０２の正側入力との間にトランジスタＱＤ２０３のベースが接続され、第１遅延ステージＧ２０１の負側出力と第２遅延ステージＧ２０２の負側入力との間にトランジスタＱＤ２０４のベースが接続されている。トランジスタＱＤ２０３とＱＤ２０４のエミッタ同士が接続され、その接続点が電流スイッチとしてのトランジスタＱＳ２０２のコレクタに接続されている。また、トランジスタＱＤ２０３，Ｑ２０４の各コレクタは共通出力段のトランジスタＱＯ２０１、ＱＯ２０２のベースにそれぞれ接続されている。
第２遅延ステージＧ２０２の正側出力と第３遅延ステージＧ２０３の正側入力との間にトランジスタＱＤ２０５のベースが接続され、第２遅延ステージＧ２０２の負側出力と第３遅延ステージＧ２０６の負側入力との間にトランジスタＱＤ２０６のベースが接続されている。トランジスタＱＤ２０５とＱＤ２０６のエミッタ同士が接続され、その接続点が電流スイッチとしてのトランジスタＱＳ２０３のコレクタに接続されている。また、トランジスタＱＤ２０５，Ｑ２０６の各コレクタは共通出力段のトランジスタＱＯ２０１、ＱＯ２０２のベースにそれぞれ接続されている。
以下同様にして、各遅延ステージの段間に差動増幅用トランジスタのベースが接続されている。
【００１７】
また、各差動増幅用トランジスタＱＤ２０１，ＱＤ２０３，ＱＤ２０５，ＱＤ２０７，・・、のコレクタは抵抗素子Ｒ２０１を介して、トランジスタＱＤ２０２，ＱＤ２０４，ＱＤ２０６，ＱＤ２０８、・・、のコレクタは抵抗素子Ｒ２０２を介して電源電圧Ｖ_ＣＣの共通の供給端子Ｔ_ＶＣＣに接続されている。
また、電流スイッチとしてのトランジスタＱＳ２０１，ＱＳ２０２，ＱＳ２０３，ＱＳ２０４，・・、のエミッタは電流値Ｉｒｅｆの共通電流源Ｉ２０１に接続されている。そして、トランジスタＱＳ２０１のベースは切換端子Ｔ_ＳＷ１に接続され、トランジスタＱＳ２０２のベースは切換端子Ｔ_ＳＷ２に接続され、トランジスタＱＳ２０３のベースは切換端子Ｔ_ＳＷ３に接続され、そして図示しないトランジスタＱＳ２０Ｎのベースが切換端子Ｔ_ＳＷＮに接続される。
【００１８】
さらに、出力用トランジスタＱＯ２０１，ＱＯ２０２のコレクタは電源電圧Ｖ_ＣＣの共通の供給端子Ｔ_ＶＣＣに接続されている。トランジスタＱＯ２０１のエミッタは電流源Ｉ２０２に接続されているとともに、出力端子Ｔ_／ＯＵＴに接続されている。トランジスタＱＯ２０２のエミッタは電流源Ｉ２０３に接続されているとともに、出力端子Ｔ_ＯＵＴに接続されている。
【００１９】
上記構成において、差動増幅用トランジスタＱＤ２０１，ＱＤ２０２および電流スイッチ用トランジスタＱＳ２０１により第１差動増幅器Ｄ２０１が構成されている。同様に、差動増幅用トランジスタＱＤ２０３，ＱＤ２０４および電流スイッチ用トランジスタＱＳ２０２により第２差動増幅器Ｄ２０２が構成され、差動増幅用トランジスタＱＤ２０５，ＱＤ２０６および電流スイッチ用トランジスタＱＳ２０３により第３差動増幅器Ｄ２０３が構成され、差動増幅用トランジスタＱＤ２０７，ＱＤ２０８および電流スイッチ用トランジスタＱＳ２０４により第４差動増幅器Ｄ２０４が構成される。
【００２０】
これら、差動増幅器Ｄ２０１，Ｄ２０２，Ｄ２０３，Ｄ２０４，・・、は制御回路４０からの切換信号Ｓ４０１，Ｓ４０２，Ｓ４０３，Ｓ４０４，・・、により選択的に切り換えられて作動制御される。
具体的には、たとえば第１差動増幅器Ｄ２０１が選択され作動状態にあるときには、０．５τＣステップ遅延回路３０を通過し、時間τＣまたは１．５τＣだけ遅延作用を受けた信号が増幅されそのまま出力される。
第２差動増幅器Ｄ２０２が選択され作動状態にあるときには、０．５τＣステップ遅延回路３０を通過し、τＣまたは１．５τＣだけ遅延作用を受けた信号が第１遅延ステージＧ２０１でさらに時間τＣだけ遅延され、全体で２τＣまたは２．５τＣだけ遅延された信号が増幅されて出力される。
同様に、第３差動増幅器Ｄ２０３が選択され作動状態にあるときには、０．５τＣステップ遅延回路３０を通過、時間τＣまたは１．５τＣだけ遅延作用を受けた信号が第１および第２遅延ステージＧ２０１，Ｇ２０２でさらに時間２τＣだけ遅延され、全体で３τＣまたは３．５τＣだけ遅延された信号が増幅されて出力される。
【００２１】
図３は、上記した構成を有するτＣステップ遅延回路２０の遅延特性を示す図である。
図３において、横軸は切換信号の入力タイミングを、縦軸は遅延時間をそれぞれ表している。
図３から明らかなように、図１のτＣステップ遅延回路２０は、τＣの刻み幅で直線性が非常に良好である。
【００２２】
また、図４は、遅延時間τＣの基本遅延ステージの具体的な構成例を示す回路図である。
この基本遅延ステージＧ（τＣ）は、図４に示すように、差動増幅用ｎｐｎ型トランジスタＱＤ１０１，ＱＤ１０２、電流スイッチ用ｎｐｎ型トランジスタＱＳ１０１、出力用ｎｐｎ型トランジスタＱＯ１０１，ＱＯ１０２、電流値２ｉの電流源Ｉ１０１、、電流値Ｉの電流源Ｉ１０２，Ｉ１０３、および抵抗素子Ｒ１０１，Ｒ１０２により構成されている。
【００２３】
トランジスタＱＤ１０１のベースが正側入力端子Ｔ_ｉｎに接続され、トランジスタＱＤ１０２のベースが負側入力端子Ｔ_／ｉｎに接続され、両トランジスタＱＤ１０１，ＱＤ１０２のエミッタ同士が接続され、その接続点がトランジスタＱＳ１０１のコレクタに接続されている。トランジスタＱＤ１０１のコレクタは抵抗素子Ｒ１０１を介して電源電圧Ｖ_ＣＣの供給端子Ｔ_ＶＣＣに接続されているとともに、トランジスタＱＯ１０１のベースに接続されている。トランジスタＱＤ１０２のコレクタは抵抗素子Ｒ１０２を介して電源電圧Ｖ_ＣＣの供給端子Ｔ_ＶＣＣに接続されているとともに、トランジスタＱＯ１０２のベースに接続されている。
トランジスタＱＳ１０１のベースは基準信号Ｖｒｅｆの供給端子Ｔｒｅｆに接続され、エミッタが電流源Ｉ１０１に接続されている。
さらに、トランジスタＱＯ１０１のエミッタは電流源Ｉ１０２に接続されているとともに、出力端子Ｔ_／ｏｕｔに接続されている。トランジスタＱＯ１０２のエミッタは電流源Ｉ１０３に接続されているとともに、出力端子Ｔ_ｏｕｔに接続されている。
【００２４】
０．５τＣステップ遅延回路３０は、逆相の信号が入力される遅延時間がτＣに設定された２入力２出力の遅延ステージＧ３０１、逆相の信号が入力される遅延時間が１．５τＣに設定された２入力２出力の遅延ステージＧ３０２、および遅延ステージＧ３０１またはＧ３１１で遅延された信号のいずれかを制御回路４０による切換信号Ｓ５００の入力レベルに応じて選択し、次段のτＣステップ遅延回路２０に出力する選択回路としてのマルチプレクサ（ＭＵＸ）Ｍ３０１により構成されている。
【００２５】
マルチプレクサＭ３０１は、たとえば切換信号５００がハイレベルで供給されるとτＣ遅延ステージＧ３０１の出力を選択し、ローレベルで供給されると１．５τＣ遅延ステージＧ３１０の出力を選択して、次段のτＣステップ遅延回路２０に出力する。
【００２６】
遅延時間がτＣの遅延ステージＧ３０１は、図４の示す回路構成と同様の回路構成を有しており、逆相の入力信号を差動増幅用トランジスタＱＤ１０１，ＱＤ１０２で増幅し、トランジスタＱＰ１０１，ＱＯ１０２のエミッタフォロワからなる出力バッファを介し、τＣだけ遅延させてマルチプレクサＭ３０１に出力する。
【００２７】
遅延時間が１．５τＣの遅延ステージＧ３０１は、たとえば図５に示すように、図４に示す構成と同様の回路構成を有する遅延時間がτＣの遅延ステージＧ３０２、差動増幅用ｎｐｎ型トランジスタＱＤ３０１，ＱＤ３０２、ＱＤ３０３，ＱＤ３０４、電流スイッチ用ｎｐｎ型トランジスタＱＳ３０１，ＱＳ３０２、出力用ｎｐｎ型トランジスタＱＯ３０１，ＱＯ３０２、電流値ｉの電流源Ｉ３０１，Ｉ３０２、電流値Ｉの電流源Ｉ３０３，Ｉ３０４および抵抗素子Ｒ３０１，Ｒ３０２により構成されている。
【００２８】
トランジスタＱＤ３０１およびＱＤ３０２はエミッタ同士が接続され、ベースが逆相の信号Ｖ_ｉｎ，Ｖ_／ｉｎの入力端子Ｔ_ｉｎ，Ｔ_／ｉｎ（実際には入力信号Ｖ_ＩＮ，Ｖ_／ＩＮの入力端子Ｔ_ＩＮ，Ｔ_／ＩＮ）と遅延ステージＧ３０２の正負の２入力との間にそれぞれ接続され、各コレクタは共通出力段のトランジスタＱＯ３０１、ＱＯ３０２のベースにそれぞれ接続されている。また、エミッタ同士の接続点が電流スイッチとしてのトランジスタＱＳ３０１のコレクタに接続されている。
トランジスタＱＤ３０３およびＱＤ３０４はエミッタ同士が接続され、ベースが遅延ステージＧ３０２の正負の２出力にそれぞれ接続され、各コレクタは共通出力段のトランジスタＱＯ３０１、ＱＯ３０２のベースにそれぞれ接続されている。また、エミッタ同士の接続点が電流スイッチとしてのトランジスタＱＳ３０２のコレクタに接続されている。
【００２９】
また、各差動増幅用トランジスタＱＤ３０１，ＱＤ３０３のコレクタは抵抗素子Ｒ３０１を介して、トランジスタＱＤ３０２，ＱＤ３０４のコレクタは抵抗素子Ｒ３０２を介して電源電圧Ｖ_ＣＣの共通の供給端子Ｔ_ＶＣＣにそれぞれ接続されている。
また、電流スイッチとしてのトランジスタＱＳ３０１，ＱＳ３０２のエミッタはそれぞれ電流源Ｉ３０１，Ｉ３０２に接続され、ベースは基準信号Ｖｒｅｆの供給端子Ｖｒｅｆに共通に接続されている。
【００３０】
さらに、出力用トランジスタＱＯ３０１，ＱＯ３０２のコレクタは電源電圧Ｖ_ＣＣの共通の供給端子Ｔ_ＶＣＣに接続されている。トランジスタＱＯ３０１のエミッタは電流源Ｉ３０３に接続されているとともに、マルチプレクサＭ３０１の入力に接続されている。トランジスタＱＯ３０２のエミッタは電流源Ｉ３０４に接続されているとともに、マルチプレクサＭ３０１の入力に接続されている。
【００３１】
この１．５τＣ遅延ステージＧ３１０は、電流スイッチとしてのトランジスタＱＳ３０１，ＱＳ３０２のベースに共通の基準信号Ｖｒｅｆを供給、すなわち両トランジスタＱＳ３０１，ＱＳ３０２のベース電位を同一レベルに保持し、基本遅延ステージＧ３０２の入力側の差動増幅器と出力側の差動増幅器を出力を加算（ワイヤードオア）することにより、１．５τＣなる遅延時間を得ている。
【００３２】
ここで、上記構成を有する１．５τＣ遅延ステージＧ３１０による遅延時間調整について、図６および図７を参照して説明する。
図６は、図５の遅延ステージＧ３１０の電流スイッチとしてのトランジスタＱＳ３０１，ＱＳ３０２のベースにそれぞれ調整信号Ｖ_ＡＤＪ、Ｖ_／ＡＤＪを供給し、かつ、トランジスタＱＳ３０１，ＱＳ３０２のエミッタをそれぞれ電流源Ｉ３０１，Ｉ３０２に接続し、これらエミッタと電流源との接続点同士が抵抗素子Ｒ３０３を介して接続した構成を示している。なお、トランジスタＱＳ３０１のベースは調整端子Ｔ_ＡＤＪに接続され、トランジスタＱＳ３０２のベースは調整端子Ｔ_／ＡＤＪに接続されている。
【００３３】
また、図７は、図６において調整信号Ｖ_／ＡＤＪ、Ｖ_ＡＤＪ間（Ｖ_／ＡＤＪ−Ｖ_ＡＤＪ）の電圧を可変した場合の図６の遅延ステージの出力遅延時間の変化量を示す図である。
図７において、横軸がＶ_／ＡＤＪ、Ｖ_ＡＤＪ間（Ｖ_／ＡＤＪ−Ｖ_ＡＤＪ）の電圧を、縦軸が遅延時間をそれぞれ表している。
【００３４】
今、制御回路４０による調整信号Ｖ_ＡＤＪおよびＶ_／ＡＤＪのレベルが、Ｖ_ＡＤＪ＞＞Ｖ_／ＡＤＪの関係を満足し、トランジスタＱＳ３０１のエミッタ電流が２ｉのときの遅延時間をτＣとすると、Ｖ_／ＡＤＪ＞＞Ｖ_ＡＤＪで、トランジスタＱＳ３０２のエミッタ電流が２ｉの時の遅延時間は２τＣであることは明らかである。
図７からわかるように、調整信号Ｖ_ＡＤＪおよびＶ_／ＡＤＪの電圧レベルを相補的に変えることにより、１．５τＣ遅延ステージＧ３１０によって、最大２τｃをもって任意の時間を設定することができる。
そして、Ｖ_ＡＤＪ＝Ｖ_／ＡＤＪの関係を満足するとき、すなわちＶ_／ＡＤＪ−Ｖ_ＡＤＪ＝０のとき１．５τＣの遅延時間を得ることができる。
したがって、図５の回路においては、電流スイッチとしてのトランジスタＱＳ３０１，ＱＳ３０２のベースに同じ信号Ｖｒｅｆを供給し、両トランジスタＱＳ３０１，ＱＳ３０２のベース電位を同一レベルに保持することにより、１．５τＣなる遅延時間を得ている。
【００３５】
制御回路４０は、外部信号Ｓ_ＥＸＴを受けて、τＣステップ遅延回路２０の上述した電流スイッチを選択的に作動制御するための切換信号Ｓ４０１，Ｓ４０２，Ｓ４０３，Ｓ４０４，・・をτＣステップ遅延回路２０に選択的に出力するとともに、０．５τＣステップ遅延回路３０の出力を選択的に切り換えるための切換信号Ｓ５０をマルチプレクサＭ３０１に出力する。
【００３６】
次に、上記構成による動作を説明する。
図示しない外部装置から、遅延時間を指示する外部信号Ｓ_ＥＸＴが制御回路４０に供給される。制御回路４０では、外部信号Ｓ_ＥＸＴの指示に従って遅延時間を設定すべく、ハイレベルまたはローレベルの切換信号Ｓ５００が０．５τＣステップ遅延回路２０に出力され、また、指示に従って一の切換信号Ｓ４０１〜Ｓ４０Ｎが選択されてτＣステップ遅延回路３０に出力される。
【００３７】
０．５τＣステップ遅延回路３０では、逆相の入力信号Ｖ_ＩＮ，Ｖ_／ＩＮがτＣ遅延ステージＧ３０１および１．５τＣ遅延ステージＧ３１０に並列に入力され、それぞれのステージでτＣおよび、１．５τＣだけ遅延されてマルチプレクサＭ３０１に入力される。
このとき、切換信号Ｓ５００がハイレベルで供給されている場合には、τＣ遅延ステージＧ３０１の出力が選択されて次段のτＣステップ遅延回路２０に出力される。一方、切換信号Ｓ５００がローレベルで供給されている場合には、１．５τＣ遅延ステージＧ３１０の出力が選択されて次段のτＣステップ遅延回路２０に出力される。
【００３８】
τＣステップ遅延回路２０では、たとえば制御回路４０により切換信号Ｓ４０１が供給され、第１差動増幅器Ｄ２０１が選択され作動状態にあるときには、０．５τＣステップ遅延回路３０においてτＣまたは１．５τＣの遅延作用を受けた信号が増幅され、全体でτＣまたは１．５τＣだけ遅延されて出力される。
また、切換信号Ｓ４０２が供給され、第２差動増幅器Ｄ２０２が選択され作動状態にあるときには、０．５τＣステップ遅延回路３０においてτＣまたは１．５τＣの遅延作用を受けた信号が、第１遅延ステージＧ２０１でさらに時間τＣだけ遅延され、全体で２τＣまたは２．５τＣだけ遅延された信号が増幅されて出力される。
さらにまた、切換信号Ｓ４０３が供給され、第３差動増幅器Ｄ２０３が選択され作動状態にあるときには、０．５τＣステップ遅延回路３０においてτＣまたは１．５τＣの遅延作用を受けた信号が、第１および第２遅延ステージＧ２０１，Ｇ２０２でさらに時間２τＣだけ遅延され、全体で３τＣまたは３．５τＣだけ遅延された信号が増幅されて出力される。
【００３９】
以上のように、本実施形態によれば、縦続接続された複数段の基本遅延ステージの各段より所定の遅延出力を導出できる第１の回路としてのτＣステップ遅延回路２０と、遅延時間をτＣと１．５τＣで任意に切り換え可能な第２の回路としての０．５τＣステップ遅延回路３０とを縦続接続して構成し、０．５τＣステップ遅延回路３０は基本ステージＧ３０１と、遅延時間がτＣの基本遅延ステージと回路構成が同じ基本遅延ステージの入出力部に遅延導出回路を設け、その出力を加算するこにより１．５τＣの遅延時間を得る１．５τＣ遅延ステージＧ３１０と、切換信号Ｓ５００に基づいて基本遅延ステージＧ３０１または１．５τＣ遅延ステージＧ３１０の出力のいずれかを選択して出力するマルチプレクサＭ３０１を有するので、精度の良い１．５τＣ遅延時間を生成でき、簡単な構成で、消費電力の増大および素子数の増大を抑止でき、精度のよい０．５τＣ分解能を持つ遅延回路を実現できる。
また、１．５τＣ遅延ステージＧ３１０の出力とτＣ遅延ステージＧ３０１の出力をマルチプレクサＭ３０１で選択して出力するので、精度の良い０．５τＣステップ遅延回路を構成することができる。
また、τＣステップ遅延回路２０と０．５τＣステップ遅延回路３０を組み合わせることにより、精度の良い０．５τＣ分解能プログラマブル遅延回路を構成することができる。
また、高速信号処理遅延回路にも最適である。
【００４０】
なお、本実施形態では、図５に示すように、τＣステップ遅延回路２０において、各遅延ステージＧ２０１，Ｇ２０２，Ｇ２０３，・・、の入力側および出力側に各差動増幅器Ｄ２０１，Ｄ２０２，Ｄ２０３，Ｄ２０４，・・を設けた構成を例に説明したが、これに限定されるものではない。
たとえば、図８に示すように、各遅延ステージＧ２０１，Ｇ２０２，Ｇ２０３，・・、の入力側および出力側にマルチプレクサＭ２０１，Ｍ２０２，Ｍ２０３を設けるように構成しても、上述した効果と同様の効果を得ることができる。
【００４１】
この場合、マルチプレクサＭ２０１は切換信号Ｓ５０１がハイレベルのときは第１遅延ステージＧ２０１の出力を選択し、ローレベルの場合は入力信号を次段の第２遅延ステージＧ２０２およびマルチプレクサＭ２０２に出力する。
マルチプレクサＭ２０２は切換信号Ｓ５０２がハイレベルのときは第２遅延ステージＧ２０２の出力を選択し、ローレベルの場合は前段のマルチプレクサＭ２０１の出力を次段の第３遅延ステージＧ２０３およびマルチプレクサＭ２０３に出力する。
そして、マルチプレクサＭ２０３は切換信号Ｓ５０３がハイレベルのときは第３遅延ステージＧ２０３の出力を選択し、ローレベルの場合は前段のマルチプレクサＭ２０２の出力を選択して信号Ｖ_ＯＵＴ，Ｖ_／ＯＵＴとして出力端子Ｔ_ＯＵＴ、Ｔ_／ＯＵＴから出力する。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、簡単な構成で、消費電力の増大および素子数の増大を抑止でき、精度のよい０．５τＣ分解能を持つ遅延回路を実現できる。
また、高速信号処理遅延回路にも最適である。
【図面の簡単な説明】
【図１】本発明に係る遅延回路の一実施形態を示す回路図である。
【図２】本発明に係るτＣステップ遅延回路の具体的な構成例を示す回路図である。
【図３】τＣステップ遅延回路の遅延特性を示す図である。
【図４】遅延時間がτＣである遅延ステージの具体的な構成例を示す回路図である。
【図５】遅延時間が１．５τＣである遅延ステージの具体的な構成例を示す回路図である。
【図６】１．５τＣ遅延ステージの遅延時間調整を説明するための図である。
【図７】調整信号Ｖ_／ＡＤＪ、Ｖ_ＡＤＪ間（Ｖ_／ＡＤＪ−Ｖ_ＡＤＪ）の電圧を可変した場合の図６の遅延ステージの出力遅延時間の変化量を示す図である。
【図８】本発明に係るτＣステップ遅延回路の他の構成例を示す回路図である。
【符号の説明】
１０…遅延回路、２０，２０ａ…τＣステップ遅延回路、３０…０．５τＣステップ遅延回路、４０…制御回路、ＱＤ１０１，ＱＤ１０２ …差動増幅用ｎｐｎ型トランジスタ、ＱＳ１０１ …電流スイッチ用ｎｐｎ型トランジスタ、ＱＯ１０１，ＱＯ１０２ …出力用ｎｐｎ型トランジスタ、Ｉ１０１ …電流値２ｉの電流源、Ｉ１０２，Ｉ１０３ …電流値Ｉの電流源、Ｒ１０１，Ｒ１０２ …負荷用抵抗素子、Ｇ２０１，Ｇ２０２，Ｇ２０３，・・，…基本遅延ステージ、ＱＤ２０１，ＱＤ２０２、ＱＤ２０３，ＱＤ２０４、ＱＤ２０５，ＱＤ２０６、ＱＤ２０７，ＱＤ２０８，・・，…差動増幅用ｎｐｎ型トランジスタ、ＱＳ２０１，ＱＳ２０２，ＱＳ２０３，ＱＳ２０４，・・，…電流スイッチ用ｎｐｎ型トランジスタ、ＱＯ２０１，ＱＯ２０２ …出力用ｎｐｎ型トランジスタ、Ｉ２０１ …共通電流源、Ｉ２０２，Ｉ２０３ …出力段用電流源、Ｒ２０１，Ｒ２０２ …負荷用抵抗素子、Ｍ２０１〜Ｍ２０３ …マルチプレクサ、Ｇ３０１ …基本遅延ステージ、Ｇ３１０ …１．５τＣ遅延ステージ、Ｍ３０１ …マルチプレクサ、ＱＤ３０１，ＱＤ３０２、ＱＤ３０３，ＱＤ３０４ …差動増幅用ｎｐｎ型トランジスタ、ＱＳ３０１，ＱＳ３０２ …電流スイッチ用ｎｐｎ型トランジスタ、ＱＯ３０１，ＱＯ３０２ …出力用ｎｐｎ型トランジスタ、Ｉ３０１，Ｉ３０２ …電流値ｉの電流源、Ｉ３０３，Ｉ３０４ …電流値Ｉの電流源、Ｒ３０１，Ｒ３０２，Ｒ３０３ …抵抗素子。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a delay circuit capable of arbitrarily setting a delay time.
[0002]
[Prior art]
The applicant has proposed a delay circuit having excellent linearity of delay characteristics and suitable for an IC tester or the like as disclosed in Japanese Patent Application Laid-Open No. 4-17410.
[0003]
More specifically, the delay circuit includes an input terminal to which an input signal to be delayed is supplied, a plurality of N-stage (N ≧ 2) cascade-connected delay stages, and a plurality of delay stages. A plurality of differential amplifiers connected between the respective stages, and having a pair of differential amplification transistors and a current switch for supplying an operating current to the pair of differential amplification transistors from a common current source; A common output terminal commonly connected to each output of a pair of differential amplification transistors of the differential amplifier, and a control circuit for selectively controlling current switches of the plurality of differential amplifiers.
[0004]
In the delay circuit having such a configuration, even when any of the current switches of the plurality of differential amplifiers is selected, the amount of delay by the differential amplifier is constant, so that the linearity of the delay characteristic is improved and There is an advantage that power consumption can be reduced because the common current source is used.
[0005]
[Problems to be solved by the invention]
However, in the above-described delay circuit, when the delay time of the delay stage is set to τC, in order to increase the resolution τC to 0.5τC, the one-step delay time must be set to 0.5τC. On the other hand, the power consumption is greatly increased. In addition, the number of elements is greatly increased.
[0006]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a delay circuit having an accurate 0.5τC resolution that can suppress an increase in power consumption and the number of elements.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a delay circuit including a first circuit capable of deriving a predetermined delay output from each of a plurality of cascade-connected basic delay stages, A basic delay stage having the same configuration as the basic delay stage of the first circuit, and two delay deriving circuits provided at an input / output unit of the basic delay stage. A second circuit including a 1.5 delay stage capable of adding an output and delaying an input signal with a delay time 1.5 times the delay time of the basic delay stage;
[0008]
Further, in the delay circuit according to the present invention, the second circuit includes a basic delay stage connected in parallel to the 1.5 delay stage with respect to a signal input line, and the basic delay stage connected to a switching signal. And a selection circuit for selecting and outputting one of the output signal of the stage or the 1.5 delay stage, and outputting the switching signal to the selection circuit in accordance with an instruction of an external signal. Circuit.
[0009]
Further, in the delay circuit of the present invention, the basic delay stage includes a pair of differential amplification transistors to which a signal is input to a base, and a current source that supplies a drive current to the pair of differential amplification transistors. The second circuit includes a pair of differential amplification transistors connected to an input side and an output side of the basic delay stage, and a pair of differential amplification transistors on the input side and the output side, respectively. A common output circuit in which a current source for supplying a drive current having a current value intermediate between the current values of the current sources of the basic delay stage and the respective outputs of the pair of differential amplification transistors on the input side and the output side are commonly connected; And
[0010]
In the delay circuit according to the present invention, the first circuit selects and outputs one of an output signal of each basic delay stage and an input signal to the basic stage in response to the input of the switching signal. And a control circuit for outputting the switching signal to the selection circuit in response to an instruction from an external signal.
[0011]
Further, in the delay circuit of the present invention, the first circuit includes a pair of differential amplification transistors connected between each of the plurality of basic delay stages and a current source connected to the pair of differential amplification transistors. A plurality of differential amplifiers having a current switch for supplying an operating current, and a common output circuit commonly connected to each output of the pair of differential amplification transistors of the plurality of differential amplifiers, and A control circuit for selectively controlling the current switches of the plurality of differential amplifiers of the first circuit in accordance with an instruction of an external signal to operate the pair of differential amplifiers;
[0012]
According to the delay circuit of the present invention, in the second circuit, the outputs of the delay deriving circuits provided in the input / output section of the same delay stage as the cascade-connected basic delay stages constituting the first circuit are added. , And an accurate 1.5 τC delay time is generated.
The output of the 1.5 delay stage and the output of the basic delay stage are switched according to the switching signal. As a result, an accurate 0.5-step delay circuit can be realized.
Also, a programmable 0.5-step resolution programmable delay circuit with high accuracy can be configured.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a circuit diagram showing one embodiment of a delay circuit according to the present invention.
As shown in FIG. 1, the present delay circuit 10 includes a τC step delay circuit 20 as a first circuit capable of deriving a predetermined delay output from each of a plurality of cascade-connected basic delay stages, and a delay time A 0.5 τC step delay circuit 30 as a second circuit which can be arbitrarily switched between τC and 1.5τC is constituted by cascade connection. The delay time of the τC step delay circuit 20 is adjusted by the control circuit 40. The switching is performed based on the signals S401 to S40n, and the switching of the 0.5τC step delay circuit 30 is performed based on the switching signal S500 from the control circuit 40.
The delay circuit 10 in FIG. 1 is an example of a configuration in which a 0.5τC step delay circuit 30 is cascaded in front of a τC step delay circuit 20.
[0014]
As shown in FIG. 2, the .tau.C step delay circuit 20 has a two-input, two-output circuit for inputting / outputting a plurality of stages (e.g., N stages, where N.gtoreq.2) of which the delay time is set to .tau. (G20N: not shown), npn transistors QD201, QD202, QD203, QD204, QD205, QD206, QD207, QD208,..., Npn for current switch (QS20N: not shown), output npn type transistors QO201, QO202, common current source I201, output stage current sources I202, I203, and load resistance element R201. , R202.
[0015]
The emitters of the transistors QD201 and QD202 are connected to each other, and the bases are respectively connected between two outputs of the 0.5 τC step delay circuit 30 having the preceding stage and two positive and negative inputs of the first delay stage G201 of the first stage of the τC step delay circuit 20. The collectors are connected to the bases of the transistors QO201 and QO202 of the common output stage. The connection point between the emitters is connected to the collector of the transistor QS201 as a current switch.
[0016]
The bases of a pair of differential transistors are connected between the stages of each delay stage.
That is, the base of the transistor QD203 is connected between the positive output of the first delay stage G201 and the positive input of the second delay stage G202, and the negative output of the first delay stage G201 and the negative output of the second delay stage G202. The base of the transistor QD204 is connected between the input terminal and the side input. The emitters of the transistors QD203 and QD204 are connected to each other, and the connection point is connected to the collector of the transistor QS202 as a current switch. The collectors of the transistors QD203 and Q204 are respectively connected to the bases of the transistors QO201 and QO202 in the common output stage.
The base of the transistor QD205 is connected between the positive output of the second delay stage G202 and the positive input of the third delay stage G203, and the negative output of the second delay stage G202 and the negative input of the third delay stage G206. Is connected to the base of the transistor QD206. The emitters of the transistors QD205 and QD206 are connected to each other, and the connection point is connected to the collector of the transistor QS203 as a current switch. The collectors of the transistors QD205 and Q206 are respectively connected to the bases of the transistors QO201 and QO202 in the common output stage.
Similarly, the base of the differential amplifying transistor is connected between the delay stages.
[0017]
The collectors of the differential amplification transistors QD201, QD203, QD205, QD207,... Are connected via a resistor R201, and the collectors of the transistors QD202, QD204, QD206, QD208,. Power supply voltage V _CC Common supply terminal T _VCC It is connected to the.
Further, the emitters of the transistors QS201, QS202, QS203, QS204,... As current switches are connected to a common current source I201 having a current value Iref. The base of the transistor QS201 is connected to the switching terminal T. _SW1 And the base of the transistor QS202 is connected to the switching terminal T _SW2 And the base of the transistor QS203 is connected to the switching terminal T _SW3 And the base of a transistor QS20N (not shown) is connected to a switching terminal T _SWN Connected to.
[0018]
Further, the collectors of the output transistors QO201 and QO202 are connected to the power supply voltage V _CC Common supply terminal T _VCC It is connected to the. The emitter of the transistor QO201 is connected to the current source I202 and the output terminal T _{/ OUT} It is connected to the. The emitter of the transistor QO202 is connected to the current source I203 and the output terminal T203. _OUT It is connected to the.
[0019]
In the above configuration, the first differential amplifier D201 is constituted by the differential amplifier transistors QD201 and QD202 and the current switch transistor QS201. Similarly, the second differential amplifier D202 is constituted by the differential amplifier transistors QD203 and QD204 and the current switch transistor QS202, and the third differential amplifier D203 is constituted by the differential amplifier transistors QD205 and QD206 and the current switch transistor QS203. The fourth differential amplifier D204 is constituted by the differential amplifier transistors QD207 and QD208 and the current switch transistor QS204.
[0020]
The differential amplifiers D201, D202, D203, D204,... Are selectively switched by the switching signals S401, S402, S403, S404,.
Specifically, for example, when the first differential amplifier D201 is selected and in the operating state, the signal which has passed through the 0.5 τC step delay circuit 30 and has been delayed by the time τC or 1.5τC is amplified and output as it is. Is done.
When the second differential amplifier D202 is selected and in the operating state, the signal passed through the 0.5 τC step delay circuit 30 and delayed by τC or 1.5τC is further delayed by the first delay stage G201 by the time τC. The signal delayed by 2τC or 2.5τC in total is amplified and output.
Similarly, when the third differential amplifier D203 is selected and in the operating state, the signal passed through the 0.5 τC step delay circuit 30 and delayed by the time τC or 1.5τC is applied to the first and second delay stages G201. , G202, a signal delayed by a time of 2τC, and a signal delayed by a total of 3τC or 3.5τC is amplified and output.
[0021]
FIG. 3 is a diagram showing the delay characteristics of the τC step delay circuit 20 having the above configuration.
In FIG. 3, the horizontal axis represents the input timing of the switching signal, and the vertical axis represents the delay time.
As is clear from FIG. 3, the τC step delay circuit 20 of FIG. 1 has very good linearity at the step width of τC.
[0022]
FIG. 4 is a circuit diagram showing a specific configuration example of a basic delay stage with a delay time τC.
As shown in FIG. 4, the basic delay stage G (τC) includes npn-type transistors QD101 and QD102 for differential amplification, npn-type transistor QS101 for current switch, npn-type transistors QO101 and QO102 for output, and current of 2i. It comprises a source I101, current sources I102 and I103 having a current value I, and resistance elements R101 and R102.
[0023]
The base of the transistor QD101 is the positive input terminal T _in And the base of the transistor QD102 is connected to the negative input terminal T _{/ In} And the emitters of the transistors QD101 and QD102 are connected to each other, and the connection point is connected to the collector of the transistor QS101. The collector of the transistor QD101 is connected to the power supply voltage V via the resistance element R101. _CC Supply terminal T _VCC And to the base of the transistor QO101. The collector of the transistor QD102 is connected to the power supply voltage V via the resistance element R102. _CC Supply terminal T _VCC To the base of the transistor QO102.
The base of the transistor QS101 is connected to the supply terminal Tref of the reference signal Vref, and the emitter is connected to the current source I101.
Further, the emitter of the transistor QO101 is connected to the current source I102 and the output terminal T _{/ Out} It is connected to the. The emitter of the transistor QO102 is connected to the current source I103 and the output terminal T103. _out It is connected to the.
[0024]
The 0.5τC step delay circuit 30 has a two-input, two-output delay stage G301 in which a delay time for inputting a signal having an opposite phase is set to τC, and a delay time for inputting a signal having a negative phase is set to 1.5τC. The selected two-input two-output delay stage G302 and one of the signals delayed by the delay stages G301 or G311 are selected according to the input level of the switching signal S500 by the control circuit 40, and the τC step delay circuit 20 of the next stage is selected. And a multiplexer (MUX) M301 as a selection circuit for outputting the data to the selector M301.
[0025]
The multiplexer M301 selects the output of the τC delay stage G301 when the switching signal 500 is supplied at a high level, and selects the output of the 1.5τC delay stage G310 when the switching signal 500 is supplied at a low level. Output to the step delay circuit 20.
[0026]
The delay stage G301 having a delay time of τC has a circuit configuration similar to the circuit configuration shown in FIG. 4, and amplifies inverted-phase input signals with differential amplifying transistors QD101 and QD102, and outputs signals of transistors QP101 and QO102. The output is delayed by τC via an output buffer composed of an emitter follower and output to the multiplexer M301.
[0027]
As shown in FIG. 5, for example, as shown in FIG. 5, a delay stage G302 having a circuit configuration similar to that shown in FIG. 4, a delay stage G302 having a delay time τC, an npn transistor QD301 for differential amplification, QD302, QD303, QD304, npn transistors QS301, QS302 for current switch, npn transistors QO301, QO302 for output, current sources I301, I302 of current value i, current sources I303, I304 of current value I, and resistance elements R301, R302. It consists of.
[0028]
Transistors QD301 and QD302 have emitters connected to each other, and signal V _in , V _{/ In} Input terminal T _in , T _{/ In} (Actually, the input signal V _IN , V _{/ IN} Input terminal T _IN , T _{/ IN} ) And two positive and negative inputs of the delay stage G302, and each collector is connected to the base of the transistors QO301 and QO302 of the common output stage. The connection point between the emitters is connected to the collector of the transistor QS301 as a current switch.
The transistors QD303 and QD304 have their emitters connected to each other, their bases connected to the two positive and negative outputs of the delay stage G302, and their collectors connected to the bases of the transistors QO301 and QO302 in the common output stage. The connection point between the emitters is connected to the collector of the transistor QS302 as a current switch.
[0029]
The collectors of the differential amplification transistors QD301 and QD303 are connected via a resistor R301, and the collectors of the transistors QD302 and QD304 are connected via a resistor R302. _CC Common supply terminal T _VCC Connected to each other.
The emitters of transistors QS301 and QS302 as current switches are connected to current sources I301 and I302, respectively, and the base is commonly connected to a supply terminal Vref of reference signal Vref.
[0030]
Further, the collectors of the output transistors QO301 and QO302 are connected to the power supply voltage V _CC Common supply terminal T _VCC It is connected to the. The emitter of the transistor QO301 is connected to the current source I303 and to the input of the multiplexer M301. The emitter of the transistor QO302 is connected to the current source I304 and to the input of the multiplexer M301.
[0031]
The 1.5τC delay stage G310 supplies a common reference signal Vref to the bases of the transistors QS301 and QS302 as current switches, that is, holds the base potentials of both transistors QS301 and QS302 at the same level, and inputs the basic delay stage G302. By adding (wired OR) the outputs of the differential amplifier on the output side and the differential amplifier on the output side, a delay time of 1.5τC is obtained.
[0032]
Here, the delay time adjustment by the 1.5τC delay stage G310 having the above configuration will be described with reference to FIG. 6 and FIG.
FIG. 6 shows an adjustment signal V applied to the bases of transistors QS301 and QS302 as current switches of the delay stage G310 of FIG. _ADJ , V _{/ ADJ} , And the emitters of the transistors QS301 and QS302 are connected to current sources I301 and I302, respectively, and the connection points between these emitters and the current source are connected via a resistor R303. Note that the base of the transistor QS301 is the adjustment terminal T _ADJ And the base of the transistor QS302 is connected to the adjustment terminal T _{/ ADJ} It is connected to the.
[0033]
FIG. 7 shows the adjustment signal V in FIG. _{/ ADJ} , V _ADJ Between (V _{/ ADJ} -V _ADJ FIG. 7 is a diagram showing the amount of change in the output delay time of the delay stage of FIG. 6 when the voltage of FIG.
In FIG. 7, the horizontal axis is V _{/ ADJ} , V _ADJ Between (V _{/ ADJ} -V _ADJ ), And the vertical axis represents the delay time.
[0034]
Now, the adjustment signal V by the control circuit 40 _ADJ And V _{/ ADJ} Level is V _ADJ >> V _{/ ADJ} And the delay time when the emitter current of the transistor QS301 is 2i is τC, _{/ ADJ} >> V _ADJ It is apparent that the delay time when the emitter current of the transistor QS302 is 2i is 2τC.
As can be seen from FIG. 7, the adjustment signal V _ADJ And V _{/ ADJ} , An arbitrary time can be set with a maximum of 2τc by the 1.5τC delay stage G310.
And V _ADJ = V _{/ ADJ} Is satisfied, that is, V _{/ ADJ} -V _ADJ When = 0, a delay time of 1.5τC can be obtained.
Therefore, in the circuit of FIG. 5, the same signal Vref is supplied to the bases of the transistors QS301 and QS302 as current switches, and the base potentials of the transistors QS301 and QS302 are maintained at the same level, thereby providing a delay time of 1.5τC. Have gained.
[0035]
The control circuit 40 controls the external signal S _EXT In response to this, switching signals S401, S402, S403, S404,... For selectively controlling the above-described current switches of the τC step delay circuit 20 are selectively output to the τC step delay circuit 20, and A switching signal S50 for selectively switching the output of the .5τC step delay circuit 30 is output to the multiplexer M301.
[0036]
Next, the operation of the above configuration will be described.
An external signal S instructing a delay time from an external device (not shown) _EXT Is supplied to the control circuit 40. In the control circuit 40, the external signal S _EXT In order to set the delay time according to the instruction, a high-level or low-level switching signal S500 is output to the 0.5.tau.C step delay circuit 20, and according to the instruction, one of the switching signals S401 to S40N is selected and the .tau.C step delay circuit is selected. 30 is output.
[0037]
In the 0.5τC step delay circuit 30, the input signal V _IN , V _{/ IN} Are input in parallel to the τC delay stage G301 and the 1.5τC delay stage G310, and are delayed by τC and 1.5τC at each stage and input to the multiplexer M301.
At this time, when the switching signal S500 is supplied at a high level, the output of the τC delay stage G301 is selected and output to the τC step delay circuit 20 of the next stage. On the other hand, when the switching signal S500 is supplied at the low level, the output of the 1.5τC delay stage G310 is selected and output to the next τC step delay circuit 20.
[0038]
In the τC step delay circuit 20, for example, when the switching signal S401 is supplied by the control circuit 40 and the first differential amplifier D201 is selected and in the operating state, the τC or 1.5τC delay operation is performed in the 0.5τC step delay circuit 30. The received signal is amplified and output after being delayed by τC or 1.5τC as a whole.
When the switching signal S402 is supplied and the second differential amplifier D202 is selected and in the operating state, the signal delayed by τC or 1.5τC in the 0.5τC step delay circuit 30 is applied to the first delay stage. In G201, the signal delayed by the time τC and the signal delayed by 2τC or 2.5τC as a whole is amplified and output.
Furthermore, when the switching signal S403 is supplied and the third differential amplifier D203 is selected and in the operating state, the signal delayed by τC or 1.5τC in the 0.5τC step delay circuit 30 is changed to the first and the first signals. In the second delay stages G201 and G202, a signal further delayed by a time 2τC and totally delayed by 3τC or 3.5τC is amplified and output.
[0039]
As described above, according to the present embodiment, the τC step delay circuit 20 as the first circuit capable of deriving a predetermined delay output from each of a plurality of cascade-connected basic delay stages, and the delay time τC And a 0.5 τC step delay circuit 30 as a second circuit that can be arbitrarily switched at 1.5 τC. The 0.5 τC step delay circuit 30 has a basic stage G301 and a delay time of τC. A delay deriving circuit is provided at the input / output section of the basic delay stage having the same circuit configuration as the basic delay stage, and the outputs thereof are added to obtain a 1.5τC delay time G310 and a switching signal S500. And a multiplexer M301 for selecting and outputting either the basic delay stage G301 or the output of the 1.5τC delay stage G310. Can generate degrees good 1.5τC delay time, with a simple configuration, it can suppress increase and increase in the number of elements of the power consumption can be realized a delay circuit having a good 0.5τC resolution precision.
Further, since the output of the 1.5τC delay stage G310 and the output of the τC delay stage G301 are selected and output by the multiplexer M301, an accurate 0.5τC step delay circuit can be configured.
Further, by combining the τC step delay circuit 20 and the 0.5τC step delay circuit 30, a 0.5 τC resolution programmable delay circuit with high accuracy can be configured.
It is also optimal for a high-speed signal processing delay circuit.
[0040]
In the present embodiment, as shown in FIG. 5, in the τC step delay circuit 20, the differential amplifiers D201, D202, D203,... Are provided on the input side and the output side of each of the delay stages G201, G202, G203,. Although the configuration provided with D204,... Has been described as an example, the configuration is not limited to this.
For example, as shown in FIG. 8, even if the multiplexers M201, M202, M203 are provided on the input side and the output side of each of the delay stages G201, G202, G203,. Can be obtained.
[0041]
In this case, the multiplexer M201 selects the output of the first delay stage G201 when the switching signal S501 is at the high level, and outputs the input signal to the next second delay stage G202 and the multiplexer M202 when the switching signal S501 is at the low level.
The multiplexer M202 selects the output of the second delay stage G202 when the switching signal S502 is at the high level, and outputs the output of the preceding multiplexer M201 to the next third delay stage G203 and the multiplexer M203 when the switching signal S502 is at the low level.
The multiplexer M203 selects the output of the third delay stage G203 when the switching signal S503 is at a high level, and selects the output of the multiplexer M202 at the preceding stage when the switching signal S503 is at a low level. _OUT , V _{/ OUT} Output terminal T _OUT , T _{/ OUT} Output from
[0042]
【The invention's effect】
As described above, according to the present invention, an increase in power consumption and an increase in the number of elements can be suppressed with a simple configuration, and a delay circuit having an accurate 0.5τC resolution can be realized.
It is also optimal for a high-speed signal processing delay circuit.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing one embodiment of a delay circuit according to the present invention.
FIG. 2 is a circuit diagram showing a specific configuration example of a τC step delay circuit according to the present invention.
FIG. 3 is a diagram illustrating delay characteristics of a τC step delay circuit.
FIG. 4 is a circuit diagram showing a specific configuration example of a delay stage whose delay time is τC.
FIG. 5 is a circuit diagram showing a specific configuration example of a delay stage having a delay time of 1.5τC.
FIG. 6 is a diagram for explaining delay time adjustment of a 1.5τC delay stage.
FIG. 7 shows an adjustment signal V _{/ ADJ} , V _ADJ Between (V _{/ ADJ} -V _ADJ FIG. 7 is a diagram showing the amount of change in the output delay time of the delay stage of FIG. 6 when the voltage of FIG.
FIG. 8 is a circuit diagram showing another configuration example of the τC step delay circuit according to the present invention.
[Explanation of symbols]
Reference Signs List 10: delay circuit, 20, 20a: τC step delay circuit, 30: 0.5τC step delay circuit, 40: control circuit, QD101, QD102: npn transistor for differential amplification, QS101: npn transistor for current switch, QO101 , QO102... Output npn transistor, I101... Current source having a current value 2i, I102, I103... Current source having a current value I, R101, R102... Resistive elements for load, G201, G202, G203. Stage, QD201, QD202, QD203, QD204, QD205, QD206, QD207, QD208,..., Npn transistors for differential amplification, QS201, QS202, QS203, QS204,. 01, QO202: npn transistor for output, I201: common current source, I202, I203: current source for output stage, R201, R202: resistive element for load, M201 to M203: multiplexer, G301: basic delay stage, G310: 1 .5τC delay stage, M301: multiplexer, QD301, QD302, QD303, QD304: npn transistor for differential amplification, QS301, QS302: npn transistor for current switch, QO301, QO302 ... Current sources of current value i, I303, I304 ... current sources of current value I, R301, R302, R303 ... resistance elements.

Claims

A delay circuit comprising a first circuit capable of deriving a predetermined delay output from each of a plurality of cascade-connected basic delay stages,
A basic delay stage cascaded with the first circuit and having the same configuration as the basic delay stage of the first circuit, and two delay deriving circuits provided at an input / output unit of the basic delay stage; A delay circuit having a second circuit having a 1.5 delay stage capable of delaying an input signal with a delay time 1.5 times the delay time of the basic delay stage by adding outputs of these delay derivation circuits.

The second circuit includes: a basic delay stage connected in parallel to the 1.5 delay stage with respect to a signal input line; and the basic delay stage or the 1.5 delay stage in accordance with a switching signal input. A selection circuit for selecting and outputting any of the output signals,
2. The delay circuit according to claim 1, further comprising a control circuit that outputs the switching signal to the selection circuit in response to an instruction from an external signal.

The basic delay stage includes a pair of differential amplification transistors whose signals are input to a base, and a current source that supplies a drive current to the pair of differential amplification transistors,
The second circuit includes a pair of differential amplification transistors connected to an input side and an output side of the basic delay stage, and a pair of the differential amplification transistors on the input side and the output side, respectively. A current source that supplies a drive current having a current value intermediate between the current values of the stage current sources, and a common output circuit in which the respective outputs of the pair of differential amplification transistors on the input side and the output side are commonly connected. 2. The delay circuit according to claim 1, comprising:

The first circuit has a selection circuit that selects and outputs one of an output signal of each basic delay stage or an input signal to the basic stage in response to an input of a switching signal,
2. The delay circuit according to claim 1, further comprising a control circuit that outputs the switching signal to the selection circuit in response to an instruction from an external signal.

The first circuit includes a pair of differential amplification transistors connected between each of a plurality of basic delay stages, and a current switch that supplies an operating current to the pair of differential amplification transistors from a current source. Having a plurality of differential amplifiers, and a common output circuit commonly connected to each output of the pair of differential amplification transistors of the plurality of differential amplifiers,
2. The delay circuit according to claim 1, further comprising a control circuit for selectively controlling current switches of the plurality of differential amplifiers of the first circuit to operate the pair of differential amplifiers in accordance with an instruction from an external signal. .

The first circuit includes, on the input side of the first basic delay stage, a pair of differential amplifying transistors and a current switch for supplying an operating current to the pair of differential amplifying transistors from a current source. 6. The delay circuit according to claim 5, further comprising a differential amplifier connected to a common output circuit of the first circuit.

6. The delay circuit according to claim 5, wherein the current switches of the plurality of differential amplifiers of the first circuit are connected to a common current source, and supply an operating current from the common current source.