JP3546857B2

JP3546857B2 - Scanning line conversion device and scanning line conversion method

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Publication number: JP3546857B2
Application number: JP2001135937A
Authority: JP
Inventors: 栄治有田; 裕之中山; 雅彦中村; 茂弘玉木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-05-07
Filing date: 2001-05-07
Publication date: 2004-07-28
Anticipated expiration: 2019-07-28
Also published as: JP2001359054A

Description

【０００１】
【産業上の利用分野】
この発明は、ＭＵＳＥ方式等により伝送されるハイビジョン信号を、ＮＴＳＣ方式のモニターで再生できる信号に変換する走査線変換装置に関するものである。
【０００２】
【従来の技術】
図１７は従来のＭＵＳＥ−ＮＴＳＣダウンコンバータを示すブロック図である。（参考文献：テレビジョン学会誌、１９９１Ｖｏｌ．４５Ｎｏ．１１５−２−３ＭＵＳＥ−ＮＴＳＣダウンコンバータ水谷芳樹著社団法人テレビジョン学会編）図において、１はＭＵＳＥ信号を入力処理する入力信号処理回路、２はＭＵＳＥ系からＮＴＳＣ系に時間軸を変換する時間軸変換処理回路、３はＹ信号と色差信号を分離する信号分離回路、４はＹ信号を１１２５本の走査線から５２５本の走査線に変換するＹの走査線変換回路、５は信号分離回路３で分離された４倍に時間軸圧縮されて伝送されている色差信号を元にもどすために４倍の時間に伸長する時間伸長回路、６は色差信号を変換されたＹの走査線にあわせる色差の垂直フィルタ、７は変換した走査線の本数をさらに２／３に圧縮する垂直圧縮回路、８は２つの信号から１つの信号を選択する２−１セレクター、９は変換された信号にいろいろな信号処理をほどこす画像処理回路、１０は画像処理されたデジタル信号をアナログ信号に変換するＤ／Ａ変換器、１２はＭＵＳＥ系のクロックの１６．２ＭＨＺの発振器、１３は１６：９のモニターで真円率が保てる変換モード（以後フルモードとする）と４：３のモニターで水平方向をほぼ全部変換し垂直方向変換をフルモードの２／３にして真円率を保つ変換モード（以後ワイドとする）のシステムロックである１４．７４２ＭＨＺの発振器、１４は４：３のモニターで水平方向を切り捨てて真円率を保つ変換モード（以後ズームモードとする）のシステムクロックである１０．０８ＭＨＺの発振器である。
【０００３】
図１８は図１７で示す時間軸変換処理回路２のブロック図である。図において１６はＭＵＳＥ信号からラインを検出して奇偶数のラインの判定信号を出力するライン判定回路、１７はＭＵＳＥ信号からＮＴＳＣ信号に時間軸変換するための時間軸変換メモリである。
【０００４】
図１９は図１７で示すＹの走査線変換回路４の具体的な一例のブロック図である。１８は走査線を変換するための垂直フィルタの係数を掛ける固定係数器、１９は加算器、図２０はＹの走査変換をサンプル点のモデルで解説したものである。
【０００５】
図２１は図１７で示す垂直圧縮回路７の具体的な一例のブロック図である。図において、２０は入力信号を１ライン遅延させるラインメモリ、２１は垂直圧縮用のメモリである。図２２は垂直圧縮をサンプル点のモデルで説明したものである。
【０００６】
次に動作について説明する。入力したＭＵＳＥ信号は入力信号処理回路１でディエンファシス、コントロール信号検出、ＰＬＬ等の処理が施される。この入力処理された信号を時間軸変換処理回路２で時間軸処理する。図１８で示すように入力処理された信号を奇数ラインと偶数ラインに分け、別々に時間軸変換メモリ１７に入力し１６．２ＭＨＺの信号を例えばフルモードとワイドモードの時は２−１セレクター８で１４．７４２ＭＨＺの発振器を選択しシステムクロック１４．７４２ＭＨＺに変換する。またズームモードの場合はシステムクロックを変更し、１０．０８ＭＨＺに変換する。時間軸変換された信号はＹ信号と色差信号に信号分離回路３で分離し、それぞれＹ信号の走査線変換回路４、色差信号の時間伸長回路５に入力される。
【０００７】
Ｙ信号に関して、まずＹ信号の走査線変換回路４はＭＵＳＥの有効走査線１０３２本を、５１６本に変換する。すなわち２本のＭＵＳＥ走査線から１本の走査線を作り出している。図１９はその具体的な一例のブロック図であり、時間軸変換処理回路２において奇数ラインと偶数ラインで時間軸を変換された信号を、信号分離回路３により色差信号を分離しＹ信号成分のみを含む奇数ラインと偶数ラインの信号を各々固定係数回路１８に入力して所定の固定係数を掛け加算器１９で足し合わされる。その様子を図２０のサンプリングモデルで示す。このように２本の走査線から１本の走査線を作り出す。図１９、図２０の例では固定係数は１／２である。ここでは最も単純な例を説明したが、１０３２本から５１６本を作り出すための垂直フィルタは、多くの走査線を用いて変換した方が折返し歪の少ない変換が可能であるので場合によっては、この垂直フィルタと２次元内挿回路を兼用することもある。
【０００８】
色差信号はＭＵＳＥ信号において１／４に時間軸圧縮されているので、時間伸長回路５で４倍に時間伸長される。このブロック図の場合時間伸長回路は奇数ライン色信号と偶数ライン色信号とに分かれて処理されているので、２回路必要である。時間軸伸長された色差信号は色差信号の垂直フィルタでＹ信号の走査線と垂直位置を合わせるフィルタを掛ける。色差信号は各５１６本ライン交代で送信されてくるので走査線を変換するのではなく、Ｙ信号と色差信号両方の垂直位置をあうように色差別々のフィルタをかける。走査変換されたＹ信号と垂直位相の合った色差信号は２−１セレクター８で選択され、フルモード、ズームモード時は画像処理回路９を通してＤ／Ａ変換器１０に接続される。
【０００９】
ワイドモード時は垂直圧縮回路７で有効垂直走査線を２／３に変換する。図２１でブロック図でしめすようにラインメモリ２０で遅延し、図４１のサンプル点のモデルで示すように３本のラインを用いるフィルタと２本のラインを用いるフィルタを図２１の切り替えスイッチにより切り替えることで３本の走査線から２本の走査線を作り出している。３ラインを用いるフィルタも２ラインを用いるフィルタも固定係数器１８の固定係数をかけるが、それぞれの固定係数器は同じ係数のものと異なる係数のものがあり、例えば下側の係数は１／２であるが上側は１／４、１／２、１／４である。有効走査線を２／３にするには同一時間では処理できないので、一度垂直圧縮メモリ２１に演算結果を記憶し順次出力することで垂直方向に２／３の有効走査線を変換することができる。この図１７のブロックでは図２１で示す回路がＹ信号、色差信号のそれぞれに必要である。
【００１０】
これらフルモード、ズームモード、ワイドモードで変換された信号は、画像処理回路９で例えば輪郭補正等の画像処理をされた上Ｄ／Ａ変換器１０でアナログ信号に変換される。
【００１１】
【発明が解決しようとする課題】
従来のＭＵＳＥ−ＮＴＳＣコンバータは以上のように構成されており、フルモードとズームモードでは、ＭＵＳＥ信号の有効走査線１０３２本を５１６本に変換するのに対し、ＮＴＳＣ変換した後の信号を受像するモニターは、有効走査線が５１６本より少ない４８３本であるため４８３本しか表示できず、画面上下の情報が消えてしまい、ワイドモードでの表示を行う場合は別の走査線変換回路が必要である。
【００１２】
この発明は上記のような問題点を解消するためになされたもので、複数の表示モードに対応する走査線変換をひとつの走査線変換回路で行うことが可能な走査線変換回路を提供することを目的とする。
【００１３】
本発明による走査線変換装置は、走査線を一定ライン数毎に所定のライン数に変換する走査線変換装置であって、
前記一定ライン数毎に変換されるライン数を２のべき数として、当該２のべき数の２倍よりも大きい奇数に近似した前記一定ライン数を変換周期とする周期信号を一ライン毎に出力するライン周期作成回路と、
前記周期信号に基づいて、前記２のべき数を分母として表される係数を、前記変換周期毎に入力される走査線のそれぞれに乗じる重み係数として出力する係数発生器と、
前記重み係数を乗じた隣接する２本の走査線を加算する加算手段とを備えたものである。
【００１４】
本発明による走査線変換方法は、走査線を一定ライン数毎に所定のライン数に変換する走査線変換方法であって、
前記一定ライン数毎に変換されるライン数を２のべき数として、当該２のべき数の２倍よりも大きい奇数に前記一定ライン数を近似し、
近似された前記一定ライン数を変換周期として、当該変換周期毎に入力される走査線のそれぞれに、前記２のべき数を分母として表される重み係数を乗じ、
前記重み係数を乗じた隣接する２本の走査線を加算することにより新たな走査線を生成するものである。
【００１９】
【実施例】
実施例１．
以下、この発明の一実施例を図について説明する。図１は本実施例のシステムブロック図であり、図１において３１は入力したＭＵＳＥ信号をディエンファシスやコントロール信号検出、リサンプリングのためのＰＬＬ同期処理、及びリサンプリングしたデータの２次元内挿等の処理を施す入力信号処理回路、３２は本実施例の垂直走査線変換回路、３３は本実施例の示す係数発生回路、３４は本実施例の示すライン周期作成回路、３５はＭＵＳＥ信号からＮＴＳＣ信号への時間軸変換処理回路、３６は輪郭補正やブランキング信号の付加等の画像処理回路、１０はデジタル信号をアナログ信号に変換するＤ／Ａ変換器である。
【００２０】
図２、３は本実施例の垂直走査変換処理回路周辺の具体的な一例であり、図において３７はＭＵＳＥ信号のＹ信号または色差信号を１ライン遅延させるラインメモリ、３８は係数発生回路３３からの係数に応じて信号に可変係数を掛ける可変係数器、３９は、係数発生回路３３の内部でライン周期作成回路３４の信号からラインに応じて係数を発生する２つの係数発生ＲＯＭ、４０はＭＵＳＥ信号から同期信号等のタイミング信号を発生するとともにライン周期作成回路３４を制御する信号を発生するタイミング信号発生回路である。図４は図２、図５は図３の各々の構成による垂直走査変換回路によるサンプル点の変換の様子を、モデル的に説明したものである。
【００２１】
次に動作について説明する。ＭＵＳＥ信号の有効走査線は１０３２本であるがハイビジョン信号の１０３５本から送信の都合上３本少なくしているので、ＭＵＳＥ信号も有効走査線を１０３５本と考えると、ＮＴＳＣの有効走査線は４８３本であり、どちらの有効走査線率も９２％になり、有効走査線の比は１５：７になる。すなわちＭＵＳＥ信号の有効走査線を７／１５に変換すれば、具体的にはＭＵＳＥ信号１５本から７本を作成すれば４８３本になりＮＴＳＣのモニターで垂直方向を全部再現できる。
【００２２】
図１において、入力信号処理回路３１でディエンファシスや２次元内挿の信号処理を施された１０３５本対応の信号を垂直走査変換回路３２に入力する。最も簡単に上記７／１５の変換を行なう垂直走査変換回路を図２で示す。タイミング信号発生回路４０で変換するラインの始まり、すなわち映像データの始まりの信号をライン周期作成回路３４に入力する。ライン周期作成回路３４では、この信号から１５ライン周期で１から１５までの信号を繰り返し係数発生回路３３に出力する。係数発生回路３３は、図２で示す係数ＲＯＭか図３で示す係数ＲＯＭと演算回路によって構成され、図４で示すように１／７から１（０を含む）までの係数を可変係数器３８に出力し可変係数器３８ではこの係数を入力処理した信号とこれを１ライン遅延した信号に掛ける。この例の場合２つの可変係数器３８は同じ物であるが、掛ける係数は図４の通り異なり、２つの係数の和は１になるように設計されている。このようにして垂直走査変換回路３２では１５本の走査線から７本の走査線に変換している。図３に垂直走査変換回路３２の別の例を示す。ここではラインメモリ３７を２本使用し１５本から７本を作成するとき３本の直線内挿を用いてフィルタ特性を改善しているだけで、図４で示すように係数が１／２８から１３／２８に変化しているが、基本的には１５本周期で係数が変化し同じである。このようにして走査線変換された信号を時間軸変換処理回路３５で時間軸を変換し画像処理回路３６で画像処理を施しＤ／Ａ変換器でアナログ信号にすればＮＴＳＣモニターで垂直方向を欠けることなく全部変換して再生することが可能である。
【００２３】
上記説明は走査線を４８３本に変換するモードすなわちフルモードとズームモードであるが、ワイドモードでも走査線を変換することができる。ワイドモードは真円率を保つためにフル、ズームモードの３／４の走査線に変換するので７／１５に３／４を乗算して７／２０の変換をするか７／１５変換をしたのち３／４の変換をすればよい。すなわち２０本の走査線から７本の走査線をつくるため、ライン周期作成回路３４は２０本周期で１から２０の信号を出力しこれを係数発生回路で１／７から１まで（０を含む）の係数を発生しコントロールすればワイドモードに変換することができるし、また上記説明の走査線変換で１５本を７本に変換した後、４本の走査線から３本の走査線を作成しても実現できる。
【００２４】
この例に於ける可変係数器は乗算器やＲＯＭと演算回路を用いても実現できる。例えばＲＯＭは１／１５、２／１５、３／１５を用意しておけばあとは加減算で簡単に係数を掛けることが可能である。またこの例では極めて簡単な垂直走査線変換回路を示したがより多くの複数のライン間の直線内挿を用いれば、走査線変換による折返し歪を低減することができる。またこの例では入力信号処理回路３１で２次元内挿したとして説明したが、垂直走査線変換回路３２で２次元内挿を兼用することも可能で兼用すればラインメモリを削減することができる。
【００２５】
実施例２．
以下、この発明の一実施例について説明する。システムブロックは実施例１の図１と同様なのでここでは省略し、Ｙの垂直走査変換部分についてのみ説明を行なう。図６上段は本発明の最も簡単なＹの垂直走査変換部分のブロック図で図において、４１はＭＵＳＥ信号のＹ成分を１ライン遅延させるＹのラインメモリ、４２は２のべき乗の分数の可変係数器、４３は変換後の２倍より多い奇数のライン周期作成回路である。図７はサンプル点のモデルを用いてこの変換の様子を説明した図であり、図６下段は本実施例の別の例を示す。
【００２６】
次に動作について説明する。実施例１で説明したように、フル、ズームモードの垂直走査線変換はＭＵＳＥ信号の有効走査線を７／１５すればＮＴＳＣの有効走査線に全ての走査線が変換できるが、そのため各ライン間の直線内挿の係数が複雑で回路構成上、乗算器やＲＯＭが複数必要になる。この垂直走査線変換の関係を示す比７／１５、の分子の値を２のべき乗の形で表現しえるように近似すれば、回路は２のべき乗の分数の可変係数器４２でよくなる。例えば７／１５を４／９で近似すればライン間の直線内挿の係数は０、１／４、１／２、３／４、１の五種類でよくこの係数はビットシフトと加算器と簡単なゲート回路で実現でき、回路規模を大幅に削減することが可能である。この４／９の係数では変換後の垂直走査線は４６０（＝１０３５×４／９）本になりＮＴＳＣの有効走査線内ではあるが誤差が２３本もあり大きいので、実際には８／１７や３２／６９を用いれば誤差は４本程度となり、８／１７、３２／６９とも分子が２のべき乗になるように選んであるのでライン間の係数はビットシフトと加算器と簡単なゲート回路で実現できる。以上のようにフル、ズームモードの垂直走査線変換では分子を２のべき乗とし分母を分子の２倍より大きい奇数とすることで近似することが可能である。
【００２７】
またワイドモードにおいても、実施例１（請求項１）で上述したように、７／２０に垂直走査線を変換するのであるが，フル、ズームモードと同様にこのままではライン間の直線内挿の係数が複数であるので、７／２０を分子が２のべき乗で分母が分子の２倍より大きい奇数で近似すると上述と同様に回路は極めて簡単になる。例えば７／２０を４／１１、８／２３等の比で近似すれば、ライン間の直線内挿の係数はビットシフトと加算器と簡単なゲート回路で実現できる。
【００２８】
上記説明を図６及び図７を用いて説明する。説明を簡単にするためフル、ズームモードで垂直走査線変換を最も簡単な４／９にした時、変換ラインの２倍より多い奇数のライン周期作成回路４３は９ライン周期で１から９までの信号を発生する。これを係数発生回路３３で０、１／４、１／２、３／４、１の五種類の係数を発生させ、２のべき乗の分数の可変係数器４２でラインに係数を掛け、ライン間で直線内挿する。このもようをサンプル点のモデルで説明したものが図７である。図７を見ればわかるように２ライン間の直線内挿は９ライン周期でしかも上述した様に極めて簡単な係数なので２のべき乗の分数の可変係数器４２は極めて簡単に構成できる。またフル、ズームモードの８／１７やワイドモードの８／２３はそれぞれ１７ライン周期、２３ライン周期でライン間の直線内挿の係数は、１／８から１（０を含む）でこの例の可変係数器より演算回路とビットシフトが１回路増えるだけで実現できる。
【００２９】
図６下段は本実施例の別の例を示す。ここでは垂直走査線変換の比は同じでライン間の直線内挿を３ラインにしフィルタ特性を改善している。回路動作は図６と同じで例えば４／９に垂直走査変換するならば９ライン周期で４本の出力をえるが３ラインの直線内挿にすれば係数は少し複雑になる。この例のようにより多くのラインの直線内挿を用いれば係数は複雑になるがフィルタ特性は改善でき、垂直走査変換による折り返し歪を削減できる。またこの例は垂直走査線変換を説明したがライン間で直線内挿する際にＹ信号のサブサンプル位相で水平方向の演算を加えることで２次元内挿の演算を兼用できラインメモリを削減することができる。
【００３０】
実施例３．
以下、この発明の一実施例について説明する。図８は本実施例の色差信号の垂直走査線変換を示すブロック図で図において、４４は色差信号を１ライン遅延させる色差信号のラインメモリ、４５はシステムで定めたＹの走査線変換の１／２の分数の可変係数器、４６はシステムで定めたＹの２倍のライン周期のライン周期作成回路である。図９は図８のブロックの動作をサンプル点のモデルで説明したものである。
【００３１】
従来の色差信号はフル、ズームモードでは、Ｙ信号の走査線を５１６本すなわち２本の走査線から１本の走査線を作成した点に垂直位相を合わせたフィルタを掛けただけで元の色差信号の走査線が５１６本であることから垂直走査線変換は無く、垂直フィルタだけであった。またワイドモードでは５１６本の走査線を２／３に色差信号もＹ信号も垂直走査変換していた。しかし実施例１、２で示すようにフル、ズームモードでＹ信号の有効走査線を１０３２本から４８３本に変換する場合は色差も５１６本から４８３本に変換しなければならず、ワイド時には１０３２本からダイレクトに７／２０すなわち約３６０本に色差も変換しなければならない。ＭＵＳＥ信号では色差信号はライン交代でＹ信号の走査線の半分で送信されてくるのでＹ信号と同一ライン周期で変換することは実施例１、２で示す例えば７／１５や４／９等の係数ではライン周期が奇数のため難しい。そこでＹ信号の２倍のライン周期で２倍の走査線に変換すればよく、例えばＹ信号が７／１５ならば色差信号は２８／３０、Ｙ信号が４／９や８／１７なら色差信号は１６／１８、３２／３４に変換すればよい。ここで分母の数字はＭＵＳＥ信号の走査線をしめし両色差信号を含んでいて、分子は両方の色差信号の変換後の走査線の和である。従って片方の色差で見れば分母、分子が半分になり上記変換は１４／１５、８／９、１６／１７となりライン間の直線内挿の係数はＹ信号の係数の１／２となる。例えば１／７が１／１４になり１／４が１／８となる。ワイドモードでも同様でＹ信号が７／２０なら片方の色差信号は１４／２０、両色差信号では２８／４０に変換すればよい。
【００３２】
上記説明を具体的なブロック図で説明すると、例えばフル、ズームモードで実施例２で説明したＹ信号の変換を４／９とするとこのとき色差信号の垂直走査変換はＹ信号の２倍のライン周期作成回路４６で１８本のライン周期を発生し、係数発生回路３３で係数を発生し、Ｙ信号の１／２の分数の可変係数器４５で係数を掛け、２ライン離れたライン間で直線内挿する。この様子をサンプル点のモデルで説明したものが図９である。図９において黒丸がＲ−Ｙ信号、斜線の丸がＢ−Ｙ信号である。この色差信号の変換後の垂直位置はＹ信号の垂直位置にあわせて設計してある。図からわかるようにＹ信号のライン間の直線内挿の係数の半分の係数すなわち１／８から１（０を含む）の係数である。さらに従来の色差信号の垂直フィルタは固定係数のフィルタであるため両色差信号とＹ信号の垂直位置を合わせるために色差信号に別々のフィルタが必要であったがこの垂直走査変換回路の場合は時系列に両色差信号を処理するためひとつの回路でよい。
【００３３】
また図８は最も簡単な本実施例の具体的なブロック図であり、さらに多くの色差のラインメモリを使用すれば垂直走査線変換による折り返し歪を削減できる。また垂直走査線変換回路の直線内挿時に色差信号のサブサンプル位相に合わせて水平方向の演算も同時に行なえば色差信号の２次元内挿回路と兼用でき回路規模とラインメモリを削減することができる。
【００３４】
実施例４．
以下、この発明の一実施例について説明する。図１０は本実施例の垂直走査線変換回路のブロック図である。図において３７はラインメモリ、３８は可変係数器、４０はタイミング信号発生回路、４７は第一の係数発生回路、４８は第一のライン周期作成回路、４９は第二の係数発生回路、５０は第二のライン周期作成回路、５１は垂直走査線変換モード切り換えスイッチである。図１１は図１０のブロックの動作をサンプル点のモデルで説明したものである。
【００３５】
次に動作について説明する。従来のＭ−Ｎコンバータではフル、ズームモードとワイドモードで別々の垂直走査線変換回路が必要であった。このためラインメモリや演算回路が複数必要で回路規模が大きかった。本実施例はこの問題を解決しかつ変換後ＭＵＳＥの有効走査線がＮＴＳＣの有効走査線内にすべて変換できる方式である。実施例１（請求項１）で上述したように、フル、ズームモードではＭＵＳＥ信号の垂直走査線を７／１５に変換すればＮＴＳＣの有効走査線４８３本内に変換できることをのべた。また同様にワイドモードにおいても真円率を保つ上でＭＵＳＥ信号の垂直走査線を７／２０に変換すればよい。ここでフル、ズームの７／１５の垂直走査線変換の係数とワイドの７／２０の垂直走査線変換の係数は、例えば２ライン間の直線内挿で垂直走査線変換を行なう場合、１／７から１（０をふくむ）であり、ライン周期を１５本周期と２０本周期に変え、ライン毎の係数発生を変えれば垂直走査線変換回路をほとんど兼用することができる。
【００３６】
図１０はその具体的な最も簡単な例である。タイミング信号発生回路４０でＭＵＳＥ信号の変換の開始の信号を出力しこの信号を受け、第一のライン周期作成回路では例えば１５本周期で１から１５を第一の係数発生回路４７に出力する。同様に第二のライン周期発生回路５０では例えば２０本周期で１から２０を第二の係数発生回路４９に出力する。第一、第二の係数発生回路では図１１で示すような係数を発生する。例えば第一の係数発生回路４７ではライン周期の４本目に５／７、１ライン遅延信号に２／７を出力するが、第二の係数発生回路４９では５本目に３／７、１ライン遅延出力に４／７を出力する。このように係数は１／７から１までの分数であるが、ライン周期と係数発生の順が変化しているのでモード切り換えスイッチ５１で２−１セレクター８を制御し、モードの変化に対応している。上記からわかるようにラインメモリ３７と可変係数器３８と加算器は兼用できるため、回路規模とラインメモリを削減することができる。
【００３７】
上述の説明ではフル、ズームとワイドモードの切り換えについて説明したが、別の真円率を保つ垂直走査線変換の必要なモードにおいてもライン周期と係数発生回路を変えて対応することができる。この場合、係数によっては可変係数器がまったく同一ではないかも知れないが兼用はできる。また本実施例では２線間の直線内挿で説明したがさらに多くのラインメモリを使用すれば垂直走査線変換による折り返し歪を削減できる。また垂直走査線変換回路の直線内挿時にサブサンプル位相に合わせて水平方向の演算も同時に行なえば２次元内挿回路と兼用でき回路規模とラインメモリを削減することができる。
【００３８】
実施例５．
以下この発明の一実施例について説明する。図１２は本実施例の最も簡単な垂直走査線変換回路のブロック図であり、図において５５はＭＵＳＥ信号を１ライン遅延できるラインメモリ、３８は可変係数器、５２はＹの係数発生回路、５３は色差の係数発生回路、５４は色差のライン周期作成回路、４０はタイミング信号発生回路である。図１３は図１２のブロック図の動作を示すサンプル点のモデルである。
【００３９】
次に動作について説明する。従来色差信号は垂直走査線変換を行なわず、走査変換されたＹ信号の垂直位置に合わせたフィルタをかけていたのでＹ信号の走査線変換回路とは別であった。またワイドモード時は色差信号も垂直走査線変換を行なっていたが色差信号を時間伸長した後なのでＹ信号と色差信号は別々の回路で変換されていたので回路規模が大きかった。そこで実施例３で示したＹの２倍のライン周期で１／２の係数を用い、かつＭＵＳＥ信号は水平方向にＹ信号と色差を時間軸上に時系列で多重していることを利用し、水平方向で信号のライン遅延とライン間の直線内挿の係数とを可変することで、１つの垂直走査線変換回路を、Ｙ信号と色差信号用の走査線変換回路と兼用することができ、ラインメモリと全体の回路規模を従来の構成に比して削減することができる。
【００４０】
図１２においてタイミング信号発生回路４０からＹ信号と色差信号の切り換え信号が出力される。この信号でライン遅延がＹ信号の時は１ライン遅延、色差信号の時は２ライン遅延になる。またライン間の直線内挿の係数も図１３で示すように切り換える。ここでは実施例３で上述した様に色差ライン周期をＹ信号の２倍とし、色差信号のライン間の直線内挿の係数をＹ信号の１／２とすれば、色差の係数に対応できる可変係数回路３８であればＹ信号の係数にも対応でき可変係数回路を兼用できる。例えば図１３で示すようにフル、ズームモードでＹ信号を４／９の垂直走査線変換とすると色差信号は両方で１６／１８となり１８ライン周期で走査線変換を行なえばＹ信号も色差信号も各々８ラインの変換となり、直線内挿の係数も色差信号の１／８が最小でありＹ信号の１／４を兼用できることから可変係数器３８を兼用することができる。
【００４１】
また本実施例では２線間の直線内挿で説明したがさらに多くのラインメモリを使用すれば垂直走査線変換による折り返し歪を削減できる。また垂直走査線変換回路の直線内挿時にサブサンプル位相に合わせて水平方向の演算も同時に行なえば２次元内挿回路と兼用でき回路規模とラインメモリを削減することができる。
【００４２】
実施例６．
以下、この発明の一実施例について説明する。図１４は本実施例の最も簡単な垂直走査線変換回路のブロック図であり、図において５５はＭＵＳＥ信号を１ライン遅延できるラインメモリ、４４は色差のラインメモリ、５６は第一のライン周期作成回路と係数発生回路、５７は第二のライン周期作成回路と係数発生回路、４２は２のべき乗の分数の可変係数器、５２はＹの係数発生回路、５３は色差の係数発生回路、５４は色差のライン周期作成回路、４０はタイミング信号発生回路、５１はモード切り換えスイッチである。
【００４３】
次に動作について説明する。実施例４、５で上述したように垂直走査線変換のモードが複数存在しモードによりライン周期と係数発生回路を切り換えてかつ水平方向でＹ信号と色差信号の垂直走査線変換を係数を切り換えることで垂直走査線変換回路を兼用する場合、全ての変換の係数を２のべき乗の分数にすることで係数器をビットシフトと簡単なゲート回路と加算器で構成することができ回路規模を極めて小さくすることができる。図１４は本実施例の最も簡単なブロック図について説明すると、例えばフル、ズームモードではＹ信号を８／１７、色差信号を３２／３４とし図１４の第一のライン周期作成回路と係数発生回路５６で動作するとするとライン周期は３４本周期で係数は最小が１／１６となる。また第二のライン周期作成回路と係数発生回路５７でワイドモードの変換を行なうとし、Ｙ信号を８／２３、色差信号を３２／４６とすれば係数の最小は１／１６となる。すなわちフル、ズームモードとワイドモードのＹ信号と色差信号は１／１６から１までの可変係数器で全て兼用できる。１／１６から１までの可変係数器は最大４ビットシフトと簡単なゲート回路と加算器で実現できＲＯＭや乗算器が必要でなく回路規模は大幅に削減できる。
【００４４】
また本実施例では２線間の直線内挿で説明したがさらに多くのラインメモリを使用すれば垂直走査線変換による折り返し歪を削減できる。また垂直走査線変換回路の直線内挿時にサブサンプル位相に合わせて水平方向の演算も同時に行なえば２次元内挿回路と兼用でき回路規模とラインメモリを削減することができる。
【００４５】
実施例７．
以下、この発明の一実施例について説明する。図１５は本実施例の最も簡単な垂直走査線変換回路のブロック図であり、図において５５はＭＵＳＥ信号を１ライン遅延できるラインメモリ、５８は第一フィールドの係数発生回路、５９は第二フィールドの係数発生回路、３８は可変係数器、６０はライン周期作成回路、４０はタイミング信号発生回路である。図１６はサンプル点のモデルで説明したものである。
【００４６】
つぎに動作について説明する。従来のＭ−Ｎコンバータでは厳密にフィールド間でインターレースを合わせるため、べつの垂直走査線変換回路を用いたり、若干の誤差を許容していた。本実施例では上述の実施例の垂直走査線変換回路をもちいて簡単にフィールド間のインターレースを確保することである。そのために図１５で示すようにタイミング信号発生回路４０の出力のフィールド判定信号をもちいて第一フィールドの係数発生回路５８と第二フィールドの係数発生回路５９の出力を切り換えて可変係数器３８で係数を掛け直線内挿する。このとき本来変換の係数の１／２の係数を用い第一フィールドの係数発生回路５８で発生する係数の分子を偶数とし第二フィールド係数発生回路５９の係数の分子を奇数とすれば簡単にインターレースが保てる。例えば図１６で示すようにフル、ズームモードで４／９の垂直走査線変換をするとき最小１／４の係数で良いところを１／８の係数をもちい第一フィールドでは分子が偶数すなわち１／４倍数の係数を用い、第２フィールドでは１／８の係数を用いることでインターレースを保つことができる。
【００４７】
【発明の効果】
本発明による走査線変換装置および走査線変換方法は、一定ライン数毎に変換されるライン数を２のべき数として、当該２のべき数の２倍よりも大きい奇数に前記一定ライン数を近似し、前記２のべき数を分母として表される重み係数を用いるので、走査線数の変換比率を容易に変更することができる。
【図面の簡単な説明】
【図１】実施例１によるＭ−Ｎコンバータのブロック図である。
【図２】実施例１による垂直走査線変換の周辺ブロック図である。
【図３】実施例１による垂直走査線変換のブロック図である。
【図４】実施例１（図２）のサンプル点のモデルである。
【図５】実施例１（図３）のサンプル点のモデルである。
【図６】実施例２による垂直走査線変換のブロック図である。
【図７】実施例２のサンプル点のモデルである。
【図８】実施例３による垂直走査線変換のブロック図である。
【図９】実施例３のサンプル点のモデルである。
【図１０】実施例４による垂直走査線変換のブロック図である。
【図１１】実施例４のサンプル点のモデルである。
【図１２】実施例５による垂直走査線変換のブロック図である。
【図１３】実施例５のサンプル点のモデルである。
【図１４】実施例６による垂直走査線変換のブロック図である。
【図１５】実施例７による垂直走査線変換のブロック図である。
【図１６】実施例７のサンプル点のモデルである。
【図１７】従来例によるＭ−Ｎコンバータのブロック図である。
【図１８】従来例による時間軸変換のブロック図である。
【図１９】従来例による走査線変換のブロック図である
【図２０】従来例による走査線変換のサンプル点のモデルである。
【図２１】従来例によるワイドモードの走査線変換のブロック図である。
【図２２】従来例によるワイドモードの走査線変換のサンプル点のモデルである。
【符号の説明】
１入力信号処理回路，２時間軸変換処理回路，３信号分離回路，４Ｙの垂直走査線変換回路，５時間伸長回路，６色差の垂直フィルタ，７垂直圧縮回路，８２−１セレクター，９画像処理回路，１０Ｄ／Ａ変換器，１２１６．２ＭＨＺ発振器，１３１４．７４２ＭＨＺ発振器，１４１０．０８ＭＨＺ発振器，１６ライン判定回路，１７時間軸変換メモリ，１８固定係数器，１９加算器，２０ラインメモリ，２１垂直圧縮メモリ，３１入力信号処理回路，３２垂直走査線変換回路，３３係数発生回路，３４ライン周期作成回路，３５時間軸変換処理回路，３６画像処理回路，３７ラインメモリ，３８可変係数器，３９係数発生ＲＯＭ，４０タイミング信号発生回路，４１Ｙのラインメモリ，４２２のべき乗の分数の可変係数器，４３変換ラインの２倍より多い奇数のライン周期作成回路，４４色差のラインメモリ，４５Ｙの１／２の分数の可変係数器，４６Ｙの２倍のライン周期作成回路，４７第一係数発生回路，４８第一ライン周期作成回路，４９第二係数発生回路，５０第二ライン周期作成回路，５１モード切り換えスイッチ，５２Ｙの係数発生回路，５３色差の係数発生回路，５４色差のライン周期作成回路，５５ラインメモリ，５６第一のライン周期作成回路と係数発生回路，５７第二のライン周期作成回路と係数発生回路，５８第一フィールド係数発生回路，５９第二フィールド係数発生回路，６０ライン周期作成回路，[0001]
[Industrial applications]
The present invention relates to a scanning line conversion device for converting a Hi-Vision signal transmitted by a MUSE system or the like into a signal that can be reproduced by an NTSC system monitor.
[0002]
[Prior art]
FIG. 17 is a block diagram showing a conventional MUSE-NTSC down converter. (Reference: Journal of the Institute of Television Engineers of Japan, 1991, Vol. 45, No. 11, 5-2-3 MUSE-NTSC Down Converter by Yoshiki Mizutani, edited by The Institute of Television Engineers of Japan) In the figure, reference numeral 1 denotes input signal processing for input processing of a MUSE signal The circuit 2, a time axis conversion processing circuit for converting the time axis from the MUSE system to the NTSC system, a signal separation circuit 3 for separating the Y signal and the color difference signal, and a scanning circuit 4 for scanning the Y signal from 1125 scanning lines to 525 scanning lines The Y scanning line conversion circuit 5 for converting the image into a line is time-expanded to quadruple the time in order to restore the color difference signal which has been transmitted by being time-compressed by four times separated by the signal separation circuit 3 and transmitted. 6, a vertical filter for color difference for matching the color difference signal to the converted Y scanning line, 7 a vertical compression circuit for further compressing the number of converted scanning lines to 2/3, and 8 for two signals. 2-1 selector for selecting one signal from among; 9, an image processing circuit for subjecting the converted signal to various signal processing; 10 a D / A converter for converting an image-processed digital signal into an analog signal; Reference numeral 12 denotes a MUSE-system clock of 16.2 MHZ, 13 denotes a 16: 9 monitor in a conversion mode (hereinafter referred to as a full mode) in which the roundness can be maintained, and a 4: 3 monitor converts almost all of the horizontal direction to vertical. A 14.742 MHZ oscillator that is a system lock in a conversion mode (hereinafter referred to as wide) that maintains the roundness by changing the direction conversion to 2/3 of the full mode. 14 is a 4: 3 monitor, which cuts off the horizontal direction to a perfect circle. An oscillator of 10.08 MHZ, which is a system clock in a conversion mode (hereinafter referred to as a zoom mode) for maintaining the rate.
[0003]
FIG. 18 is a block diagram of the time axis conversion processing circuit 2 shown in FIG. In the figure, reference numeral 16 denotes a line determination circuit for detecting a line from a MUSE signal and outputting a determination signal for an odd-numbered line, and reference numeral 17 denotes a time axis conversion memory for converting the MUSE signal to an NTSC signal on a time axis.
[0004]
FIG. 19 is a block diagram of a specific example of the Y scanning line conversion circuit 4 shown in FIG. Reference numeral 18 denotes a fixed coefficient unit for multiplying the coefficient of a vertical filter for converting a scanning line, reference numeral 19 denotes an adder, and FIG. 20 illustrates scanning conversion of Y using a sample point model.
[0005]
FIG. 21 is a block diagram of a specific example of the vertical compression circuit 7 shown in FIG. In the figure, reference numeral 20 denotes a line memory for delaying an input signal by one line, and reference numeral 21 denotes a memory for vertical compression. FIG. 22 illustrates vertical compression using a sample point model.
[0006]
Next, the operation will be described. The input MUSE signal is subjected to processing such as de-emphasis, control signal detection, and PLL in the input signal processing circuit 1. The input signal is subjected to time axis processing by the time axis conversion processing circuit 2. As shown in FIG. 18, the input-processed signal is divided into odd-numbered lines and even-numbered lines, and separately input to the time-base conversion memory 17 to convert the 16.2 MHz signal into, for example, the 2-1 selector 8 in the full mode and the wide mode. Selects an oscillator of 14.742 MHZ and converts it to a system clock of 14.742 MHZ. In the case of the zoom mode, the system clock is changed and converted to 10.08 MHZ. The time-axis-converted signal is separated into a Y signal and a color difference signal by a signal separation circuit 3 and input to a Y signal scanning line conversion circuit 4 and a color difference signal time expansion circuit 5, respectively.
[0007]
Regarding the Y signal, first, the Y signal scanning line conversion circuit 4 converts 1032 MUSE effective scanning lines into 516 effective scanning lines. That is, one scanning line is created from two MUSE scanning lines. FIG. 19 is a block diagram of a specific example thereof. In the time axis conversion processing circuit 2, a signal whose time axis is converted by an odd line and an even line is separated into a color difference signal by a signal separation circuit 3, and only a Y signal component is output. Are input to the fixed coefficient circuit 18, multiplied by a predetermined fixed coefficient, and added by the adder 19. This is shown by the sampling model in FIG. Thus, one scanning line is created from two scanning lines. In the examples of FIGS. 19 and 20, the fixed coefficient is 1/2. Here, the simplest example has been described. However, a vertical filter for producing 516 lines from 1032 lines can be converted by using many scanning lines, so that conversion with less aliasing distortion can be performed. The vertical filter and the two-dimensional interpolation circuit may be used in some cases.
[0008]
Since the color difference signal is time-axis-compressed to 1/4 in the MUSE signal, the time-expansion circuit 5 time-expands the color difference signal four times. In the case of this block diagram, two time extension circuits are necessary because the time extension circuit is divided into an odd line color signal and an even line color signal and processed. The color difference signal expanded on the time axis is filtered by a vertical filter of the color difference signal so as to match the vertical position with the scanning line of the Y signal. Since the color difference signals are transmitted alternately for each of the 516 lines, the color difference signals are filtered so that the vertical positions of both the Y signal and the color difference signal are aligned, instead of converting the scanning lines. A color difference signal having a vertical phase matched with the scan-converted Y signal is selected by a 2-1 selector 8 and connected to a D / A converter 10 through an image processing circuit 9 in a full mode and a zoom mode.
[0009]
In the wide mode, the vertical compression circuit 7 converts the effective vertical scanning lines to 2/3. As shown in the block diagram of FIG. 21, the signal is delayed by the line memory 20, and the filter using three lines and the filter using two lines are switched by the changeover switch of FIG. 21 as shown by the sample point model in FIG. Thus, two scanning lines are created from the three scanning lines. Both the filter using three lines and the filter using two lines apply the fixed coefficient of the fixed coefficient unit 18. Each fixed coefficient unit has the same coefficient or a different coefficient. For example, the lower coefficient is 1/2. Where the upper side is 1/4, 1/2, 1/4. Since it is not possible to perform processing in the same time to reduce the effective scanning line to 2/3, the calculation result is once stored in the vertical compression memory 21 and sequentially output, whereby the 2/3 effective scanning line can be converted in the vertical direction. . In the block of FIG. 17, the circuit shown in FIG. 21 is necessary for each of the Y signal and the color difference signal.
[0010]
The signals converted in the full mode, the zoom mode, and the wide mode are subjected to image processing such as contour correction in the image processing circuit 9 and then converted into analog signals in the D / A converter 10.
[0011]
[Problems to be solved by the invention]
The conventional MUSE-NTSC converter is configured as described above. In the full mode and the zoom mode, while the 1032 effective scanning lines of the MUSE signal are converted to 516, the signal after the NTSC conversion is received. Since the monitor has 483 effective scanning lines, which is less than 516 lines, it can display only 483 lines, and the information at the top and bottom of the screen disappears. To display in wide mode, another scanning line conversion circuit is required. is there.
[0012]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and provides a scanning line conversion circuit capable of performing scanning line conversion corresponding to a plurality of display modes with one scanning line conversion circuit. With the goal.
[0013]
A scanning line conversion device according to the present invention is a scanning line conversion device that converts a scanning line into a predetermined number of lines for each predetermined number of lines,
The fixed number of linesThe constant number of lines approximated to an odd number larger than twice the power of 2 assuming that the number of lines to be converted every time is a power of 2Output a periodic signal with the conversion cycle asLine cycle creation circuitWhen,
Based on the periodic signal,The coefficient represented by the power of 2 as a denominator is:The conversion cycleOutput as a weighting factor to multiply each of the input scanning lines for eachDoCoefficient generatorWhen,
Multiplied by the weighting factorTwo adjacent scan linesAddAdditionMeans.
[0014]
A scanning line conversion method according to the present invention is a scanning line conversion method for converting a scanning line into a predetermined number of lines for each predetermined number of lines,
Assuming that the number of lines converted for each of the predetermined number of lines is a power of 2, the constant number of lines is approximated to an odd number larger than twice the power of 2;
Using the approximated constant number of lines as a conversion period, multiply each of the scanning lines input for each conversion period by a weighting factor represented by the power of 2 as a denominator,
A new scan line is obtained by adding two adjacent scan lines multiplied by the weight coefficient.To generate.
[0019]
【Example】
Embodiment 1 FIG.
An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a system block diagram of the present embodiment. In FIG. 1, reference numeral 31 denotes de-emphasis and control signal detection of an input MUSE signal, PLL synchronization processing for resampling, and two-dimensional interpolation of resampled data. , 32 is a vertical scanning line conversion circuit of this embodiment, 33 is a coefficient generation circuit shown in this embodiment, 34 is a line cycle creation circuit shown in this embodiment, 35 is a NTSC signal from the MUSE signal. A time axis conversion processing circuit for the signal, an image processing circuit for contour correction and addition of a blanking signal, and the like, and a D / A converter for converting a digital signal into an analog signal.
[0020]
2 and 3 are specific examples of the periphery of the vertical scanning conversion processing circuit of this embodiment. In FIG. 2, reference numeral 37 denotes a line memory for delaying the Y signal or color difference signal of the MUSE signal by one line; A variable coefficient unit 39 for multiplying a signal by a variable coefficient in accordance with the coefficient of the above; a coefficient generating ROM 39 for generating a coefficient in accordance with a line from a signal of the line cycle generating circuit 34 inside the coefficient generating circuit 33; This is a timing signal generation circuit that generates a timing signal such as a synchronization signal from a signal and generates a signal for controlling the line cycle creation circuit 34. FIGS. 4 and 5 illustrate model-wise how a vertical scanning conversion circuit of each configuration shown in FIG. 3 converts sample points.
[0021]
Next, the operation will be described. Although the number of effective scanning lines of the MUSE signal is 1032, the number of the effective scanning lines of the NTSC is 483 if the number of the effective scanning lines of the MUSE signal is 1035 since the number of the effective scanning lines of the MUSE signal is reduced by three from 1035 of the HDTV signal. In this case, both effective scanning line rates are 92%, and the ratio of the effective scanning lines is 15: 7. That is, if the effective scanning line of the MUSE signal is converted to 7/15, specifically, if 7 lines are formed from 15 MUSE signals, the number becomes 483, and the entire vertical direction can be reproduced on the NTSC monitor.
[0022]
In FIG. 1, signals corresponding to 1035 lines subjected to de-emphasis and two-dimensional interpolation signal processing by an input signal processing circuit 31 are input to a vertical scanning conversion circuit 32. FIG. 2 shows a vertical scanning conversion circuit which performs the above 7/15 conversion most simply. The start of the line to be converted by the timing signal generation circuit 40, that is, the signal of the start of the video data is input to the line cycle creation circuit 34. The line cycle generation circuit 34 outputs a signal from 1 to 15 at a 15-line cycle from this signal to the repetition coefficient generation circuit 33. The coefficient generating circuit 33 is composed of a coefficient ROM shown in FIG. 2 or a coefficient ROM shown in FIG. 3 and an arithmetic circuit, and as shown in FIG. 4, converts a coefficient from 1/7 to 1 (including 0) into a variable coefficient unit 38. , And the variable coefficient unit 38 multiplies the input signal of the coefficient by a signal delayed by one line. In this example, the two variable coefficient units 38 are the same, but the coefficients to be multiplied are different as shown in FIG. 4, and the two coefficients are designed so that the sum of the coefficients is 1. Thus, the vertical scanning conversion circuit 32 converts 15 scanning lines into 7 scanning lines. FIG. 3 shows another example of the vertical scan conversion circuit 32. Here, when two line memories 37 are used and 7 lines are created from 15 lines, only the filter characteristics are improved by using three linear interpolations, and as shown in FIG. Although it changes to 13/28, basically the coefficient changes every 15 cycles and remains the same. If the signal converted in the scanning line in this manner is converted in time axis by the time axis conversion processing circuit 35, subjected to image processing in the image processing circuit 36, and converted into an analog signal by the D / A converter, the NTSC monitor lacks the vertical direction. It is possible to convert and play them all without the need.
[0023]
The above description is of a mode for converting 483 scanning lines, that is, a full mode and a zoom mode. However, a scanning line can be converted even in a wide mode. Wide mode is converted to 3/4 scan line of full and zoom mode to keep roundness, so 7/15 is multiplied by 3/4 and converted to 7/20 or 7/15 converted. Then, the conversion of 3/4 may be performed. That is, in order to form seven scanning lines from the twenty scanning lines, the line period generating circuit 34 outputs signals 1 to 20 in the period of 20 lines, and outputs the signals from 1/7 to 1 (including 0) in the coefficient generating circuit. ) Can be converted to the wide mode if the coefficients are generated and controlled. Also, after converting 15 lines into 7 lines by the above-described scanning line conversion, three scanning lines are created from four scanning lines. It can be realized.
[0024]
The variable coefficient unit in this example can also be realized by using a multiplier, a ROM, and an arithmetic circuit. For example, if the ROM is prepared by 1/15, 2/15, and 3/15, then the coefficient can be easily multiplied by addition and subtraction. In this example, a very simple vertical scanning line conversion circuit is shown. However, if linear interpolation between more lines is used, aliasing caused by scanning line conversion can be reduced. In this example, the input signal processing circuit 31 is described as performing two-dimensional interpolation. However, the vertical scanning line conversion circuit 32 can also perform two-dimensional interpolation, and the line memory can be reduced if both are used.
[0025]
Embodiment 2. FIG.
Hereinafter, an embodiment of the present invention will be described. Since the system blocks are the same as those in FIG. 1 of the first embodiment, they are omitted here, and only the vertical scanning conversion part of Y will be described. The upper part of FIG. 6 is a block diagram of the simplest Y vertical scan conversion part of the present invention. In FIG. 6, 41 is a Y line memory for delaying the Y component of the MUSE signal by one line, and 42 is a variable coefficient of a fraction of a power of two. And 43, an odd number of line cycle creation circuits that is more than twice the number after conversion. FIG. 7 is a diagram for explaining the state of this conversion using a model of sample points, and the lower part of FIG. 6 shows another example of the present embodiment.
[0026]
Next, the operation will be described. As described in the first embodiment, the vertical scanning line conversion in the full and zoom modes can be converted to the NTSC effective scanning line by changing the effective scanning line of the MUSE signal to 7/15. The coefficient of the linear interpolation is complicated, and a plurality of multipliers and ROMs are required due to the circuit configuration. If the value of the numerator of the ratio 7/15, which indicates the relationship of the vertical scanning line conversion, is approximated so that it can be expressed in the form of a power of 2, the circuit can be improved by the variable coefficient unit 42 which is a fraction of a power of 2. For example, if 7/15 is approximated by 4/9, there are five types of linear interpolation coefficients between lines, 0, ４, １／, 、１, and 1, which are bit shifts and adders. This can be realized with a simple gate circuit, and the circuit scale can be significantly reduced. With the coefficient of 4/9, the number of converted vertical scanning lines is 460 (= 1035 × 4/9), which is within the effective scanning line of NTSC but has 23 errors, which is large. If 32/69 is used, the error will be about 4 lines, and since the numerator is selected to be a power of 2 for both 8/17 and 32/69, the coefficient between lines is a bit shift, an adder and a simple gate circuit. Can be realized. As described above, in the vertical scanning line conversion in the full and zoom modes, the approximation can be performed by setting the numerator to a power of 2 and setting the denominator to an odd number larger than twice the numerator.
[0027]
In the wide mode as well, the vertical scanning line is converted to 7/20 as described in the first embodiment (claim 1). Since there are a plurality of coefficients, if 7/20 is approximated by an odd number whose numerator is a power of 2 and whose denominator is larger than twice the numerator, the circuit becomes extremely simple as described above. For example, if 7/20 is approximated by a ratio of 4/11, 8/23, etc., the coefficient of linear interpolation between lines can be realized by a bit shift, an adder and a simple gate circuit.
[0028]
The above description will be described with reference to FIGS. For simplicity of explanation, when the vertical scanning line conversion is made the simplest 4/9 in the full and zoom modes, the odd line cycle generation circuit 43 having more than twice the conversion line has a 9-line cycle of 1 to 9 Generate a signal. The coefficient generation circuit 33 generates five coefficients of 0, 1/4, 1/2, 3/4, and 1 and multiplies the coefficients by a variable coefficient unit 42 of a power of 2 fraction. To interpolate linearly. FIG. 7 illustrates such a pit with a sample point model. As can be seen from FIG. 7, since the linear interpolation between the two lines has a cycle of 9 lines and is a very simple coefficient as described above, the variable coefficient unit 42 which is a fraction of a power of 2 can be configured very simply. The full / zoom mode 8/17 and the wide mode 8/23 have a 17-line cycle and a 23-line cycle, and the linear interpolation coefficient between the lines is 1/8 to 1 (including 0). It can be realized only by adding one arithmetic circuit and one bit shift to the variable coefficient unit.
[0029]
The lower part of FIG. 6 shows another example of the present embodiment. Here, the ratio of vertical scanning line conversion is the same, and linear interpolation between lines is made three lines to improve filter characteristics. The circuit operation is the same as in FIG. 6, and if, for example, vertical scanning conversion is performed to 4/9, four outputs are obtained in a cycle of 9 lines, but if a straight line interpolation of 3 lines is used, the coefficient becomes slightly complicated. If linear interpolation of more lines is used as in this example, the coefficients become complicated, but the filter characteristics can be improved, and aliasing distortion due to vertical scan conversion can be reduced. In this example, the vertical scanning line conversion is described. However, when a line is interpolated between lines, the operation in the horizontal direction is performed at the sub-sample phase of the Y signal, so that the operation for two-dimensional interpolation can be shared, thereby reducing the line memory. be able to.
[0030]
Embodiment 3 FIG.
Hereinafter, an embodiment of the present invention will be described. FIG. 8 is a block diagram showing vertical scanning line conversion of a color difference signal according to the present embodiment. In FIG. 8, reference numeral 44 denotes a line memory of a color difference signal for delaying the color difference signal by one line, and reference numeral 45 denotes one of Y scanning line conversions determined by the system. A variable coefficient unit having a fraction of / 2 is a line cycle generating circuit having a line cycle twice as long as Y defined by the system. FIG. 9 illustrates the operation of the block in FIG. 8 using a model of sample points.
[0031]
The conventional chrominance signal is full, and in the zoom mode, the original chrominance can be obtained simply by applying a filter that matches the vertical phase to 516 scanning lines of the Y signal, that is, a point where one scanning line is created from two scanning lines. Since the number of signal scanning lines was 516, there was no vertical scanning line conversion and only a vertical filter. In the wide mode, the color difference signal and the Y signal are vertically scanned converted to ／ of 516 scanning lines. However, as shown in Embodiments 1 and 2, when the effective scanning lines of the Y signal are converted from 1032 lines to 483 lines in the full and zoom modes, the color difference must also be converted from 516 lines to 483 lines. The color difference must also be converted directly from the book to 7/20, or about 360. In the case of the MUSE signal, the color difference signal is transmitted at half the scanning line of the Y signal at the line alternation. Therefore, the conversion at the same line cycle as the Y signal is performed in the first and second embodiments such as 7/15 and 4/9. The coefficient is difficult because the line period is odd. Therefore, it is sufficient to convert the scanning line into a double scanning line at twice the line cycle of the Y signal. For example, if the Y signal is 7/15, the color difference signal is 28/30, and if the Y signal is 4/9 or 8/17, the color difference signal is May be converted into 16/18 and 32/34. Here, the number of the denominator indicates the scan line of the MUSE signal and includes both color difference signals, and the numerator is the sum of the scan lines after conversion of both color difference signals. Therefore, the denominator and the numerator are halved when viewed from one color difference, and the conversion is 14/15, 8/9, 16/17, and the coefficient of the linear interpolation between lines is 1/2 of the coefficient of the Y signal. For example, 1/7 becomes 1/14 and 1/4 becomes 1/8. Similarly, in the wide mode, if the Y signal is 7/20, one color difference signal may be converted to 14/20, and both color difference signals may be converted to 28/40.
[0032]
The above description will be described with reference to a specific block diagram. For example, if the conversion of the Y signal described in the second embodiment in the full zoom mode is 4/9, the vertical scanning conversion of the color difference signal is twice as large as that of the Y signal. A cycle generation circuit 46 generates 18 line cycles, a coefficient generation circuit 33 generates coefficients, and multiplies the coefficients by a variable coefficient unit 45 having a fraction of 1/2 of the Y signal. Interpolate. FIG. 9 illustrates this state using a sample point model. In FIG. 9, a black circle represents an RY signal, and a hatched circle represents a BY signal. The converted vertical position of the color difference signal is designed in accordance with the vertical position of the Y signal. As can be seen from the figure, the coefficient is half the coefficient of the linear interpolation between the lines of the Y signal, that is, the coefficient is 1/8 to 1 (including 0). Further, since the conventional vertical filter of the color difference signal is a filter of a fixed coefficient, a separate filter is required for the color difference signal in order to match the vertical positions of the two color difference signals and the Y signal. One circuit may be used to process both color difference signals into a sequence.
[0033]
FIG. 8 is a specific block diagram of the simplest embodiment, and aliasing distortion due to vertical scanning line conversion can be reduced by using line memories with more color differences. Further, when the horizontal operation is performed simultaneously with the sub-sample phase of the color difference signal at the time of linear interpolation of the vertical scanning line conversion circuit, the circuit can also be used as a two-dimensional interpolation circuit of the color difference signal, and the circuit scale and line memory can be reduced. .
[0034]
Embodiment 4. FIG.
Hereinafter, an embodiment of the present invention will be described. FIG. 10 is a block diagram of the vertical scanning line conversion circuit of the present embodiment. In the figure, 37 is a line memory, 38 is a variable coefficient unit, 40 is a timing signal generation circuit, 47 is a first coefficient generation circuit, 48 is a first line cycle generation circuit, 49 is a second coefficient generation circuit, and 50 is A second line cycle generation circuit 51 is a vertical scanning line conversion mode changeover switch. FIG. 11 illustrates the operation of the block in FIG. 10 using a model of sample points.
[0035]
Next, the operation will be described. In the conventional MN converter, separate vertical scanning line conversion circuits were required for the full, zoom mode and wide mode. Therefore, a plurality of line memories and arithmetic circuits are required, and the circuit scale is large. This embodiment solves this problem and can convert all the MUSE effective scanning lines into NTSC effective scanning lines after conversion. As described in the first embodiment (claim 1), in the full and zoom modes, if the vertical scanning line of the MUSE signal is converted to 7/15, it can be converted into 483 NTSC effective scanning lines. Similarly, in the wide mode, the vertical scanning line of the MUSE signal may be converted to 7/20 in order to maintain the roundness. Here, the coefficient of vertical scanning line conversion of 7/15 for full and zoom and the coefficient of vertical scanning line conversion of 7/20 for wide are, for example, when performing vertical scanning line conversion by linear interpolation between two lines, 1 / It is 7 to 1 (including 0). If the line cycle is changed to 15 cycles and 20 cycles, and the coefficient generation for each line is changed, the vertical scanning line conversion circuit can be almost shared.
[0036]
FIG. 10 shows a specific simplest example. The timing signal generation circuit 40 outputs a signal for starting the conversion of the MUSE signal, receives this signal, and the first line cycle generation circuit outputs, for example, 1 to 15 to the first coefficient generation circuit 47 in 15 cycles. Similarly, the second line cycle generation circuit 50 outputs 1 to 20 to the second coefficient generation circuit 49 at a cycle of, for example, 20 lines. The first and second coefficient generation circuits generate coefficients as shown in FIG. For example, the first coefficient generation circuit 47 outputs 5/7 for the fourth line cycle and 2/7 for the one-line delay signal, while the second coefficient generation circuit 49 outputs 3/7 and one-line delay for the fifth line. Output 4/7 to the output. As described above, the coefficient is a fraction from 1/7 to 1. However, since the line cycle and the order of coefficient generation are changed, the 2-1 selector 8 is controlled by the mode changeover switch 51 to respond to the mode change. ing. As can be seen from the above, the line memory 37, the variable coefficient unit 38, and the adder can be shared, so that the circuit scale and the line memory can be reduced.
[0037]
In the above description, switching between the full, zoom and wide modes has been described. However, even in a mode requiring vertical scanning line conversion that maintains another roundness, it is possible to respond by changing the line period and the coefficient generation circuit. In this case, the variable coefficient units may not be exactly the same depending on the coefficient, but they can be used together. Further, in this embodiment, linear interpolation between two lines has been described. However, if more line memories are used, aliasing distortion due to vertical scanning line conversion can be reduced. Also, if the horizontal operation is performed simultaneously with the sub-sample phase at the time of linear interpolation of the vertical scanning line conversion circuit, the circuit can also be used as a two-dimensional interpolation circuit, and the circuit scale and line memory can be reduced.
[0038]
Embodiment 5 FIG.
An embodiment of the present invention will be described below. FIG. 12 is a block diagram of the simplest vertical scanning line conversion circuit of this embodiment. In FIG. 12, reference numeral 55 denotes a line memory capable of delaying the MUSE signal by one line, 38 denotes a variable coefficient unit, 52 denotes a Y coefficient generation circuit, and 53 Is a color difference coefficient generation circuit, 54 is a color difference line cycle creation circuit, and 40 is a timing signal generation circuit. FIG. 13 is a sample point model showing the operation of the block diagram of FIG.
[0039]
Next, the operation will be described. Conventionally, the color difference signal is not subjected to vertical scanning line conversion, but is subjected to a filter in accordance with the vertical position of the scan-converted Y signal. In the wide mode, the color difference signal was also subjected to vertical scanning line conversion. However, since the color difference signal was time-expanded, the Y signal and the color difference signal were converted by separate circuits, so that the circuit scale was large. Therefore, a factor of 1/2 is used at twice the line cycle of Y shown in the third embodiment, and the fact that the MUSE signal multiplexes the Y signal and the color difference in the horizontal direction in time series on the time axis is used. By changing the line delay of a signal in the horizontal direction and the coefficient of linear interpolation between lines, one vertical scanning line conversion circuit can be used also as a scanning line conversion circuit for a Y signal and a color difference signal. In addition, the line memory and the entire circuit scale can be reduced as compared with the conventional configuration.
[0040]
In FIG. 12, a timing signal generation circuit 40 outputs a switching signal for switching between a Y signal and a color difference signal. With this signal, when the line delay is the Y signal, it is delayed by one line, and when it is the color difference signal, it is delayed by two lines. In addition, the coefficient of linear interpolation between lines is also switched as shown in FIG. Here, if the color difference line cycle is twice as long as the Y signal and the coefficient of the linear interpolation between the lines of the color difference signal is 1/2 of the Y signal as described in the third embodiment, a variable that can cope with the color difference coefficient is used. The coefficient circuit 38 can cope with the coefficient of the Y signal and can also serve as a variable coefficient circuit. For example, as shown in FIG. 13, when the Y signal is converted to 4/9 vertical scanning line conversion in the full and zoom mode, the color difference signals are both 16/18, and if the scanning line conversion is performed at a cycle of 18 lines, both the Y signal and the color difference signal are converted. Each line is converted into eight lines, and the coefficient of the linear interpolation is the minimum of 1/8 of the color difference signal and can also be used for 1/4 of the Y signal, so that the variable coefficient unit 38 can also be used.
[0041]
In this embodiment, linear interpolation between two lines has been described. However, if more line memories are used, aliasing due to vertical scanning line conversion can be reduced. Also, if the horizontal operation is performed simultaneously with the sub-sample phase at the time of linear interpolation of the vertical scanning line conversion circuit, the circuit can also be used as a two-dimensional interpolation circuit, and the circuit scale and line memory can be reduced.
[0042]
Embodiment 6 FIG.
Hereinafter, an embodiment of the present invention will be described. FIG. 14 is a block diagram of the simplest vertical scanning line conversion circuit of the present embodiment. In FIG. 14, reference numeral 55 denotes a line memory capable of delaying the MUSE signal by one line, reference numeral 44 denotes a color difference line memory, and reference numeral 56 denotes a first line cycle generation. Circuit and coefficient generation circuit, 57 is a second line cycle generation circuit and coefficient generation circuit, 42 is a variable coefficient unit of a power of 2 fraction, 52 is a Y coefficient generation circuit, 53 is a color difference coefficient generation circuit, and 54 is a color difference coefficient generation circuit. A color difference line cycle creation circuit, 40 is a timing signal generation circuit, and 51 is a mode changeover switch.
[0043]
Next, the operation will be described. As described in the fourth and fifth embodiments, there are a plurality of vertical scan line conversion modes, and the line period and the coefficient generation circuit are switched according to the mode, and the vertical scan line conversion of the Y signal and the color difference signal is switched in the horizontal direction. When the vertical scanning line conversion circuit is also used, the coefficient scale can be made up of a bit shift, a simple gate circuit and an adder by setting all conversion coefficients to fractions of powers of two, and the circuit scale is extremely small. can do. FIG. 14 illustrates the simplest block diagram of this embodiment. For example, in the full and zoom modes, the Y signal is 8/17 and the color difference signal is 32/34, and the first line cycle generation circuit and coefficient generation circuit in FIG. Assuming the operation at 56, the line cycle is 34 cycles and the minimum coefficient is 1/16. If wide mode conversion is performed by the second line cycle generation circuit and the coefficient generation circuit 57, and the Y signal is 8/23 and the color difference signal is 32/46, the minimum coefficient is 1/16. In other words, the Y signal and the color difference signal in the full, zoom mode and wide mode can all be shared by the variable coefficient unit from 1/16 to 1. The variable coefficient unit from 1/16 to 1 can be realized by a maximum of 4-bit shift, a simple gate circuit and an adder, and a ROM and a multiplier are not required, and the circuit scale can be greatly reduced.
[0044]
In this embodiment, linear interpolation between two lines has been described. However, if more line memories are used, aliasing due to vertical scanning line conversion can be reduced. Also, if the horizontal operation is performed simultaneously with the sub-sample phase at the time of linear interpolation of the vertical scanning line conversion circuit, the circuit can also be used as a two-dimensional interpolation circuit, and the circuit scale and line memory can be reduced.
[0045]
Embodiment 7 FIG.
Hereinafter, an embodiment of the present invention will be described. FIG. 15 is a block diagram of the simplest vertical scanning line conversion circuit of this embodiment. In FIG. 15, reference numeral 55 denotes a line memory capable of delaying the MUSE signal by one line, 58 denotes a coefficient generation circuit for the first field, and 59 denotes a second field. , A variable coefficient unit, 60 a line cycle generating circuit, and 40 a timing signal generating circuit. FIG. 16 illustrates the model of the sample points.
[0046]
Next, the operation will be described. In the conventional MN converter, in order to exactly match the interlace between the fields, another vertical scanning line conversion circuit was used or a slight error was allowed. In this embodiment, the interlace between the fields is easily ensured by using the vertical scanning line conversion circuit of the above embodiment. For this purpose, as shown in FIG. 15, the output of the first field coefficient generation circuit 58 and the output of the second field coefficient generation circuit 59 are switched using the field determination signal output from the timing signal generation circuit 40, and the variable coefficient unit 38 And interpolate in a straight line. At this time, if the numerator of the coefficient generated by the first field coefficient generation circuit 58 is set to an even number and the numerator of the coefficient of the second field coefficient generation circuit 59 is set to an odd number by using a coefficient which is originally 変換 of the conversion coefficient, the interlacing can be easily performed. Can be kept. For example, as shown in FIG. 16, when a vertical scanning line conversion of 4/9 is performed in the full / zoom mode, a minimum 1/4 coefficient is sufficient, and a 1/8 coefficient is used. Interlacing can be maintained by using a factor of four and using a factor of 1/8 in the second field.
[0047]
【The invention's effect】
According to the inventionRunLine-of-sight converterAnd scanning line conversion methodIsAssuming that the number of lines converted for each fixed number of lines is a power of two, the constant number of lines is approximated to an odd number larger than twice the power of two, and the power of two is represented as a denominator. Since the coefficient is used,The conversion ratio of the number of scanning lines can be easily changed.
[Brief description of the drawings]
FIG. 1 is a block diagram of an MN converter according to a first embodiment.
FIG. 2 is a peripheral block diagram of vertical scanning line conversion according to the first embodiment.
FIG. 3 is a block diagram of vertical scanning line conversion according to the first embodiment.
FIG. 4 is a model of a sample point according to the first embodiment (FIG. 2).
FIG. 5 is a model of sample points according to the first embodiment (FIG. 3).
FIG. 6 is a block diagram of vertical scanning line conversion according to a second embodiment.
FIG. 7 is a model of a sample point according to the second embodiment.
FIG. 8 is a block diagram of vertical scanning line conversion according to a third embodiment.
FIG. 9 is a model of a sample point according to the third embodiment.
FIG. 10 is a block diagram of vertical scanning line conversion according to a fourth embodiment.
FIG. 11 is a model of a sample point according to the fourth embodiment.
FIG. 12 is a block diagram of vertical scanning line conversion according to a fifth embodiment.
FIG. 13 is a model of a sample point according to the fifth embodiment.
FIG. 14 is a block diagram of vertical scanning line conversion according to a sixth embodiment.
FIG. 15 is a block diagram of vertical scanning line conversion according to a seventh embodiment.
FIG. 16 is a model of a sample point according to the seventh embodiment.
FIG. 17 is a block diagram of a conventional MN converter.
FIG. 18 is a block diagram of time axis conversion according to a conventional example.
FIG. 19 is a block diagram of scanning line conversion according to a conventional example.
FIG. 20 is a model of a sample point for scanning line conversion according to a conventional example.
FIG. 21 is a block diagram of wide-mode scanning line conversion according to a conventional example.
FIG. 22 is a diagram illustrating a model of sample points of wide-mode scanning line conversion according to a conventional example.
[Explanation of symbols]
Reference Signs List 1 input signal processing circuit, 2 time axis conversion processing circuit, 3 signal separation circuit, 4 Y vertical scanning line conversion circuit, 5 time expansion circuit, 6 color difference vertical filter, 7 vertical compression circuit, 8 2-1 selector, 9 Image processing circuit, 10 D / A converter, 12 16.2 MHZ oscillator, 13 14.742 MHZ oscillator, 14 10.08 MHZ oscillator, 16 line determination circuit, 17 time axis conversion memory, 18 fixed coefficient unit, 19 adder, 20 Line memory, 21 vertical compression memory, 31 input signal processing circuit, 32 vertical scanning line conversion circuit, 33 coefficient generation circuit, 34 line cycle creation circuit, 35 time axis conversion processing circuit, 36 image processing circuit, 37 line memory, 38 variable Coefficient unit, 39 coefficient generation ROM, 40 timing signal generation circuit, 41 Y line memory, 422 A power factor fraction variable coefficient unit, an odd line cycle generation circuit having more than twice the number of 43 conversion lines, a color difference line memory, a variable coefficient unit having a half of 45 Y, a line cycle twice as large as 46 Y Creation circuit, 47 First coefficient generation circuit, 48 First line cycle creation circuit, 49 Second coefficient generation circuit, 50 Second line cycle creation circuit, 51 Mode changeover switch, 52 Y coefficient generation circuit, 53 Color difference coefficient generation Circuit, 54 color difference line cycle creation circuit, 55 line memory, 56 first line cycle creation circuit and coefficient generation circuit, 57 second line cycle creation circuit and coefficient generation circuit, 58 first field coefficient generation circuit, 59 Two-field coefficient generator, 60-line cycle generator,

Claims

A scanning line conversion device that converts a scanning line into a predetermined number of lines for each predetermined number of lines,
Assuming that the number of lines to be converted for each fixed number of lines is a power of two , a periodic signal having a conversion period of the certain number of lines approximated to an odd number larger than twice the power of two is output for each line. Line cycle creation circuit
A coefficient generator that outputs a coefficient expressed as a denominator of the power of 2 based on the periodic signal, as a weighting coefficient for multiplying each of the scanning lines input in each of the conversion cycles;
A scanning line conversion device comprising: an adding unit that adds two adjacent scanning lines multiplied by the weight coefficient.

The coefficient generator generates a scan line of an even field using a weight coefficient whose numerator value of the weight coefficient is even, and generates a scan line of an odd field using the weight coefficient whose numerator value is odd. The scanning line conversion device according to claim 1, wherein:

A scanning line conversion method for converting a scanning line into a predetermined number of lines for each predetermined number of lines,
Assuming that the number of lines converted for each constant line number is a power of two, the constant line number is approximated to an odd number larger than twice the power of two,
Using the approximated constant number of lines as a conversion cycle, multiply each of the scanning lines input for each conversion cycle by a weighting factor represented by the power of 2 as a denominator,
A scanning line conversion method, wherein a new scanning line is generated by adding two adjacent scanning lines multiplied by the weight coefficient.

Generating a scan line of an even field using a weight coefficient whose numerator value of the weight coefficient is an even number, and generating a scan line of an odd field using a weight coefficient having an odd number of the numerator value. The scanning line conversion method according to claim 3.