JP3532725B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP3532725B2
JP3532725B2 JP04417397A JP4417397A JP3532725B2 JP 3532725 B2 JP3532725 B2 JP 3532725B2 JP 04417397 A JP04417397 A JP 04417397A JP 4417397 A JP4417397 A JP 4417397A JP 3532725 B2 JP3532725 B2 JP 3532725B2
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    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
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    • G—PHYSICS
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はデータ消去を電気
的に複数のメモリセル単位（ブロック消去）で行うフラ
ッシュＥＥＰＲＯＭに係り、特に消去後にカラムのリー
ク電流をモニタすることによって過消去状態のセルの有
無を判定する機能を有する半導体集積回路に関する。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭを構成するメモ
リセルは、スタック構造のフローティングゲートとコン
トロールゲートとを有する不揮発性トランジスタによっ
て構成されている。このフラッシュＥＥＰＲＯＭにデー
タを書き込む場合、メモリセルのコントロールゲートと
ドレインに書き込み電圧を印加してチャネルにホットエ
レクトロンを発生させ、このホットエレクトロンをフロ
ーティングゲートに注入することにより行う。。
【０００３】他方、フラッシュＥＥＰＲＯＭに記憶され
たデータを消去する場合は、例えばメモリセルのソース
に高電圧を印加して、フローティングゲートとソース間
に高電界を発生させ、フローティングゲートに捕獲され
ている電子をトンネル現象によってソースに放出させる
ことにより行う。
【０００４】上記した消去時に問題となるのは、メモリ
セルのしきい値電圧が負となる過消去である。過消去状
態のメモリセル（以下、過消去セルと称する）が発生し
た場合、そのセルは非選択状態でもオン状態となってい
る。このため、過消去セルが接続されたビット線に
“０”データを記憶したオフ状態のメモリセルが接続さ
れている場合、その“０”データのメモリセルを選択し
てもデータを正しく読み出すことができない。
【０００５】このような過消去を防止するために、消去
動作とベリファイ（確認）動作を繰り返して実行し、最
も消去の遅いメモリセルのしきい値電圧が所望の電圧以
下となった時点で消去を終了するインテリジェント消去
と称する消去方法が採用されている。
【０００６】しかし、フラッシュＥＥＰＲＯＭにおける
消去後のしきい値電圧の分布幅は２Ｖ以上あり、しきい
値電圧の分布が１Ｖ以内に収束する紫外線消去の場合と
比較してかなり大きい。このため、読み出し電圧の最低
値が制限され、特に、読み出し電圧の低電圧化に対する
制約となっている。また、メモリセルの微細化に伴い製
造プロセスばらつきが増大することが予想され、消去の
ばらつきを削減する工夫が必要になっている。
【０００７】このような過消去問題に対処するために、
過消去チェックを行い、過消去されたメモリセルのしき
い値電圧を正の値に戻すプロセス（コンパクション）を
行う必要がある。これは消去後にメモリセルのドレイン
に書き込み時の電圧を印加し、過消去されたメモリセル
に対してアバランシェホットキャリアを注入する方式で
ある。
【０００８】このように過消去されたメモリセルにドレ
イン電圧を印加することにより、しきい値電圧を正に戻
すことが可能である。なお、しきい値電圧を正に収束さ
せるのに要する時間は１００ｍＳ以下で十分である。
【０００９】これまでに説明したコンパクションは、メ
モリセルのコントロールゲート及びソースに接地電位
（Ｖg ＝０Ｖ）を印加し、ドレインに正極性の電圧を印
加することにより行われるため、個々のメモリセルに対
して選択的に行うことはできない。従って、通常は、一
本もしくは複数本のカラム（ビット線）に接続されたメ
モリセルに対してまとめて収束をかけることになる。こ
のとき、過消去セルのチェックは全ワード線を接地した
状態で各カラムからのリーク電流量を判定することによ
って行う。このときのリーク電流量として１〜５μＡ程
度の電流を検出する必要がある。
【００１０】図６はフラッシュＥＥＰＲＯＭにおける従
来の読み出し回路の概略的構成を示している。図におい
て、ビット線ＢＬには同一列（カラム）内の複数のメモ
リセルＭＣの各ドレインが接続されている。これら各メ
モリセルＭＣはそれぞれ、フローティングゲート、コン
トロールゲート、ソース及びドレインを有し、フローテ
ィングゲートに電子を注入することでコントロールゲー
トからみたしきい値が変化することによってデータのプ
ログラム（書き込み）が行われ、データ消去が電気的に
行われるものである。
【００１１】上記ビット線ＢＬは、カラム選択用のＭＯ
Ｓトランジスタ９１を介してデータのセンスを行う差動
増幅器９２の一方の入力ノードＮ１に接続されている。
また、この一方の入力ノードＮ１と電源電圧ＶDDとの間
には負荷回路９３が接続されている。
【００１２】リファレンス線ＲＬにはリファレンス電流
源９４が接続されており、さらにこのリファレンス線Ｒ
Ｌは、上記カラム選択用のＭＯＳトランジスタ９１に相
当するＭＯＳトランジスタ９５を介して上記差動増幅器
９２の他方の入力ノードＮ２に接続されている。この他
方の入力ノードＮ２と電源電圧ＶDDとの間には負荷回路
９６が接続されている。
【００１３】ここで、上記ビット線ＢＬに接続されたメ
モリセルＭＣの各コントロールゲートには、データの読
み出し時は選択されたもののみにＨレベルが供給され残
りは全てＬレベルが供給され、リーク電流のチェック時
には全てにＬレベルが供給される。
【００１４】いま、リファレンス負荷である負荷回路９
６を抵抗近似でＲ１、ビット線負荷である負荷回路９３
を抵抗近似でＲ２とし、リファレンス電流源９４の電流
をＩ１、ビット線ＢＬに流れる電流をＩ２とすると、Ｒ
１・Ｉ１＝Ｒ２・Ｉ２となったときに、差動増幅器９２
の一方の入力ノードＮ１における電位（センス電位）と
他方の入力ノードＮ２における電位（リファレンス電
位）とが等しくなる。
【００１５】従って、Ｉ１＜（Ｒ２／Ｒ１）・Ｉ２のと
きはビット線ＢＬからのリーク電流が無く、Ｉ１＞（Ｒ
２／Ｒ１）・Ｉ２のときはリーク電流が有りとの判定を
行えば良い。
【００１６】従来では、読み出し時とリークチェック時
では、電流の判定レベルが異なっており、例えば読み出
し時は２０μＡで、リーク電流の値が例えば１μＡと仮
定すると、Ｒ１の値を変更し、Ｒ１（読み出し時）＞Ｒ
１（リークチェック時）としている。このＲ１の比を２
０とすれば読み出し時とリークチェック時で２０倍異な
る電流量を判定することができる。
【００１７】
【発明が解決しようとする課題】上記従来の読み出し回
路のように、リークチェック時にリファレンス側のＲ１
の値を小さくする方法であると、ビット線の振幅が非常
に小さなものとなり、読み出しマージンが低いものとな
る。
【００１８】以上の説明では、リークチェック時にＲ１
の値を小さくする場合を想定してきたが、逆にＲ２の値
を大きく（２０倍）することも可能である。この場合は
リークチェック時でもビット線振幅は読み出し時と同じ
だけ、十分に確保することができる。しかし、一般に上
記負荷素子はＭＯＳトランジスタで構成されており、抵
抗値の大きなＭＯＳトランジスタはレイアウト面積が非
常に大きくなってしまう問題がある。また、この箇所の
レイアウト面積が大きくなるということは、全体として
の面積増大を招く他、差動増幅器の入力ノードにつなが
る寄生容量も増大するために、通常の読み出し時におけ
る交流特性が悪化する恐れもある。
【００１９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、メモリセルに流れるリ
ーク電流をチェックする時でも高い読み出しマージンを
得ることができ、また、全体としての面積増大を防ぐこ
とができかつ通常の読み出し時における交流特性の悪化
も防止することができる半導体集積回路を提供すること
である。
【００２０】
【課題を解決するための手段】請求項１の半導体集積回
路は、選択時に、記憶データに応じて導通状態が変わる
メモリセルと、上記メモリセルの記憶データをセンスす
るセンス回路と、上記メモリセルを上記センス回路のセ
ンスノードに接続する手段と、上記メモリセルを非選択
状態に設定してメモリセルに流れるリーク電流を検出す
る第１のモード時に、この検出すべきリーク電流に相当
する値の電流を上記センスノードに負荷電流として供給
する手段と、上記メモリセルを選択状態に設定して記憶
データをセンスする第２のモード時に、上記検出すべき
リーク電流に相当する値の電流を上記センスノードから
流し出す手段とを具備している。
【００２１】請求項２の半導体集積回路は、請求項１に
おいて、前記第２のモード時に、前記検出すべきリーク
電流よりも値が大きな電流をデータ読み出し用の負荷電
流として前記センスノードに供給する手段をさらに具備
している。
【００２２】請求項３の半導体集積回路は、請求項１ま
たは２において、前記メモリセルが、コントロールゲー
ト、フローティングゲートを有し、データの書き込みが
フローティングゲートに電子を注入することにより行わ
れ、データの消去がフローティングゲートから電子を放
出することにより行われる不揮発性トランジスタで構成
されている。
【００２３】請求項４の半導体集積回路は、選択時に、
記憶データに応じて導通状態が変わるメモリセルと、第
１、第２のセンスノードを有し、上記メモリセルの記憶
データをセンスする差動型センス回路と、上記メモリセ
ルを上記差動型センス回路の第１のセンスノードに接続
する手段と、上記メモリセルを非選択状態に設定してメ
モリセルに流れるリーク電流を検出する第１のモード時
に、この検出すべきリーク電流に相当する値の電流を上
記差動型センス回路の第１のセンスノードに負荷電流と
して供給する手段と、上記メモリセルを選択状態に設定
して記憶データをセンスする第２のモード時に、上記検
出すべきリーク電流に相当する値の電流よりも大きな電
流をデータ読み出し用の負荷電流として上記差動型セン
ス回路の第１のセンスノードに供給する手段と、上記第
２のモード時に、上記検出すべきリーク電流に相当する
値の電流を上記差動型センス回路の第１のセンスノード
から流し出す手段と、上記差動型センス回路の第２のセ
ンスノードに負荷電流を供給する手段と、選択時に電流
が流れるメモリセルの導通電流に相当する電流を上記差
動型センス回路の第２のセンスノードから流し出す手段
とを具備している。
【００２４】請求項５の半導体集積回路は、請求項４に
おいて、前記第２のモード時に、前記検出すべきリーク
電流に相当する値の電流を前記差動型センス回路の第２
のセンスノードから流し出す手段をさらに具備してい
る。
【００２５】請求項６の半導体集積回路は、請求項４ま
たは５において、前記メモリセルが、コントロールゲー
ト、フローティングゲートを有し、データの書き込みが
フローティングゲートに電子を注入することにより行わ
れ、データの消去がフローティングゲートから電子を放
出することにより行われる不揮発性トランジスタで構成
されている。
【００２６】請求項７の半導体集積回路は、選択時に、
記憶データに応じて導通状態が変わるメモリセルと、第
１、第２のセンスノードを有し、上記メモリセルの記憶
データをセンスする差動型センス回路と、上記メモリセ
ルを上記差動型センス回路の第１のセンスノードに接続
する手段と、上記メモリセルを非選択状態に設定した際
にメモリセルに流れるリーク電流に相当する電流を発生
する電流源と、上記電流源で発生する電流が入力され、
この電流と等価な値の電流を発生し、上記メモリセルを
非選択状態に設定してメモリセルに流れるリーク電流を
検出する第１のモード時にこの電流を上記差動型センス
回路の第１のセンスノードに負荷電流として供給する手
段と、上記メモリセルを選択状態に設定して記憶データ
をセンスする第２のモード時に、上記リーク電流よりも
値が大きな電流をデータ読み出し用の負荷電流として上
記差動型センス回路の第１のセンスノードに供給する手
段と、上記第２のモード時に、上記電流源で発生する電
流を上記差動型センス回路の第１のセンスノードから流
し出す手段と、上記差動型センス回路の第２のセンスノ
ードに負荷電流を供給する手段と、選択時に電流が流れ
るメモリセルの導通電流に相当する電流を上記差動型セ
ンス回路の第２のセンスノードから流し出す手段とを具
備している。
【００２７】請求項８の半導体集積回路は、請求項７に
おいて、前記第２のモード時に、前記電流源で発生する
電流と等価な値の電流を発生して前記差動型センス回路
の第２のセンスノードから流し出す手段をさらに具備し
ている。
【００２８】請求項９の半導体集積回路は、請求項７ま
たは８において、前記メモリセルが、コントロールゲー
ト、フローティングゲートを有し、データの書き込みが
フローティングゲートに電子を注入することにより行わ
れ、データの消去がフローティングゲートから電子を放
出することにより行われる不揮発性トランジスタで構成
されている。
【００２９】請求項１０の半導体集積回路は、それぞれ
コントロールゲート、フローティングゲート、ソース及
びドレインを有し、データの書き込みがフローティング
ゲートに電子を注入することにより行われ、データの消
去がフローティングゲートから電子を放出することによ
り行われる複数のメモリセルが行列状に配列され、同一
列に配置されたメモリセルのドレインが複数のビット線
のうちの一つに共通に接続され、同一行に配置されたメ
モリセルのコントロールゲートが複数のワード線のうち
の一つに共通に接続されているメモリセルアレイと、第
１、第２のセンスノードを有し、上記メモリセルの記憶
データをセンスする差動型センス回路と、上記複数のビ
ット線から一つを選択して上記差動型センス回路の第１
のセンスノードに結合する第１のスイッチと、データの
読み出しを行う第１のモード時には上記複数のワード線
のうちの一つを選択的に駆動し、上記第１のスイッチに
より選択された一つのビット線に接続された複数のメモ
リセルに流れるリーク電流を検出する第２のモード時に
は上記複数のワード線の全てを非選択状態に設定するワ
ード線駆動回路と、上記第２のモード時に検出すべきリ
ーク電流に相当する値の電流を流し出すリーク電流源
と、電源に接続され、電流入力ノードが上記第１のリー
ク電流源に接続されたカレントミラー回路と、上記カレ
ントミラー回路の電流出力ノードと上記差動型センス回
路の第１のセンスノードとの間に接続され、上記第２の
モード時に導通するように制御される第２のスイッチ
と、上記リーク電流源と上記差動型センス回路の第１の
センスノードとの間に挿入され、上記第１のモード時に
導通するように制御される第３のスイッチと、電源と上
記差動型センス回路の第１のセンスノードとの間に挿入
された第１の負荷回路と、上記第１の負荷回路に対して
直列に挿入され、上記第１のモード時に導通するように
制御される第４のスイッチと、電源と上記差動型センス
回路の第２のセンスノードとの間に挿入された第２の負
荷回路と、上記差動型センス回路の第２のセンスノード
に結合され、選択時に電流が流れる上記メモリセルの導
通電流に相当する電流をこの第２のセンスノードから流
し出すレファレンス電流源とを具備している。
【００３０】請求項１１の半導体集積回路は、請求項１
０において、前記第１のスイッチがカラムセレクタを構
成するＭＯＳトランジスタで構成されている。請求項１
２の半導体集積回路は、請求項１０において、前記第
１、第２、第３及び第４の各スイッチがそれぞれＭＯＳ
トランジスタで構成されている。
【００３１】請求項１３の半導体集積回路は、請求項１
０において、前記リーク電流源が、Ｎチャネル型のＭＯ
Ｓトランジスタのしきい値電圧に相当する電圧をバイア
ス電圧として発生するバイアス電圧回路と、上記バイア
ス電圧がゲートに供給され、ソースが接地されたＮチャ
ネル型のＭＯＳトランジスタとで構成されている。
【００３２】
【００３３】
【００３４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１はこの発明に係る半導体集
積回路をフラッシュＥＥＰＲＯＭに実施した場合のチッ
プ内部の構成を示すブロック図である。図において、メ
モリセルアレイ１１内には、それぞれ複数のビット線Ｂ
Ｌ及びワード線ＷＬ（それぞれ１本のみ図示）と、それ
ぞれフローティングゲート、コントロールゲート、ソー
ス及びドレインを有し、フローティングゲートに電子を
注入することでコントロールゲートからみたしきい値が
変化することによってデータのプログラム（書き込み）
が行われ、データ消去が電気的に行われる複数のメモリ
セル（フラッシュセル、１個のみ図示）ＭＣが設けられ
ている。なお、各メモリセルＭＣのコントロールゲート
は複数のワード線ＷＬのうちの一つに接続され、ドレイ
ンは複数のビット線ＢＬのうちの一つに接続されてい
る。また、各メモリセルＭＣのソースは、例えばビット
線単位又はワード線単位もしくはブロック単位で共通の
ソース線（図示せず）に接続されている。
【００３５】アドレスバッファ１２は外部からのアドレ
ス信号を受けて内部アドレス信号を発生する。アドレス
バッファ１２で発生される内部アドレス信号は、ロウデ
コーダ１３、カラムデコーダ１４及びソースデコーダ１
５にそれぞれ供給される。
【００３６】入出力コントロール回路１６は、外部から
入力されるチップイネーブル信号／ＣＥ、ライトイネー
ブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥ
を受け、これらの入力信号に基づいて内部回路の動作を
制御するための各種制御信号を発生する。例えば、チッ
プイネーブル信号／ＣＥに基づく制御信号は前記アドレ
スバッファ１２に供給され、アドレスバッファ１２では
この制御信号に基づいて内部アドレス信号の発生動作が
制御される。アウトプットイネーブル信号／ＯＥに基づ
く制御信号は後述するＩ／Ｏバッファに供給され、Ｉ／
Ｏバッファではこの制御信号に基づいてデータの出力動
作が可能にされる。ライトイネーブル信号／ＷＥに基づ
く制御信号は後述する書き込み回路に供給され、書き込
み回路ではこの制御信号に基づいてデータの書き込み動
作が可能にされる。
【００３７】上記ロウデコーダ１３は、上記内部アドレ
ス信号（内部ロウアドレス信号）に基づいて、上記メモ
リセルアレイ１１内のワード線ＷＬを選択する。カラム
セレクタ１７は、上記カラムデコーダ１４からのデコー
ド出力に基づいて、上記メモリセルアレイ１１内のビッ
ト線ＢＬを選択する。
【００３８】上記ソースデコーダ１５は、上記内部アド
レス信号に基づいて、上記メモリセルアレイ１１内のソ
ース線を選択し、この選択したソース線に所定の電圧を
供給する。
【００３９】書き込み回路１８は、データの書き込み時
に、上記メモリセルアレイ１１内の選択されたメモリセ
ルに対して書き込みデータを供給してデータを書き込
む。センスアンプ回路（Ｓ／Ａ）１９は、データの読み
出し時及びリークチェック時に動作し、データの読み出
し時には上記メモリセルアレイ１１内の選択されたメモ
リセルからの読み出しデータをセンスし、リークチェッ
ク時には選択されたビット線におけるリーク電流の有無
を検出する。
【００４０】Ｉ／Ｏバッファ２０は、データの書き込み
時には外部から供給されるデータを上記書き込み回路１
８に供給し、データの読み出し時には上記センスアンプ
回路１９でセンスされるデータを外部に出力する。ま
た、このＩ／Ｏバッファ２０には各動作モード、すなわ
ちデータの書き込み／消去／読み出しの動作モードを設
定するためのコマンドデータも供給される。
【００４１】さらに、上記Ｉ／Ｏバッファ２０にはコマ
ンド／ユーザインターフェース回路２１が接続されてい
る。このコマンド／ユーザインターフェース回路２１に
は上記入出力コントロール回路１６から出力される制御
信号も入力されている。このコマンド／ユーザインター
フェース回路２１は、前記ライトイネーブル信号／ＷＥ
が活性化されるタイミング時にＩ／Ｏバッファ２０から
入力されるコマンドデータを受ける。そして、このコマ
ンド／ユーザインターフェース回路２１の出力は内部コ
ントロール回路２２に供給される。
【００４２】上記内部コントロール回路２２には、上記
コマンド／ユーザインターフェース回路２１が受けたコ
マンドデータが供給される。内部コントロール回路２２
は、コマンドデータに応じた内部制御信号を発生する。
そして、この内部制御信号は内部電源／昇圧回路２３に
供給される。
【００４３】内部電源／昇圧回路２３は、外部からの電
源電圧を受け、この外部電源電圧から内部電源電圧を発
生する共に、チャージポンプを用いて正極性や負極性の
高電圧を発生する。ここで発生される電圧は同一チップ
内の各回路に分配される。例えば、正極性の高電圧はロ
ウデコーダ１３、ソースデコーダ１５等に供給され、負
極性の電圧はロウデコーダ１３等に供給される。
【００４４】次に、このような構成のフラッシュＥＥＰ
ＲＯＭの動作を簡単に説明する。データ読み出し／書き
込み／消去を行う場合、アドレスバッファ１２にはメモ
リセルを選択するためのアドレス信号が供給される。ま
た、データ書き込みのときはＩ／Ｏバッファ２０に書き
込み用のデータが供給される。そして、アドレスバッフ
ァ１２に供給されたアドレス信号に基づいてメモリセル
アレイ１１内のメモリセルＭＣが選択される。
【００４５】図２は動作モードの一つである消去動作時
の処理の流れ図を示している。前記Ｉ／Ｏバッファ２０
を介してコマンド／ユーザインターフェース回路２１に
消去コマンドが入力されると、内部コントロール回路２
２の制御により、内部電源／昇圧回路２３から消去のた
めの電圧が発生され、ロウデコーダ１３等に供給され
る。
【００４６】図２に示すように、消去動作が開始される
と、まずメモリセルがある単位毎、通常は前記メモリセ
ルアレイ１１内を複数のブロックに分割したうちの一つ
のブロック単位でメモリセルのデータ消去が行われる。
この消去は前記メモリセルＭＣのコントロールゲートに
例えば−７Ｖの電圧を、ソースには例えば６Ｖの電圧を
供給し、ドレインをオープン状態に設定することにより
行われる。
【００４７】次に消去が行われたブロックのメモリセル
のうち、そのブロックの最初のアドレスに対応したメモ
リセルが過消去状態であるかどうかがチェックされる。
このチェックは前記のようなビット線リーク電流の有無
を検出することにより行われる。過消去でないと判定さ
れると、次に最終アドレスのメモリセルであるかどうか
が判定される。最終アドレスであれば消去動作が終了す
るが、最終アドレスでなければ、次のアドレスに進み、
他のメモリセルの過消去状態が上記と同様にしてチェッ
クされる。
【００４８】過消去チェックの際に、過消去状態である
と判定されると、次にコンパクションと呼ばれている過
消去されたメモリセルのしきい値電圧を正の値に戻すプ
ロセスが行われる。このコンパクションは、具体的には
メモリセルのコントロールゲートを接地した状態でドレ
インに書き込み電圧を印加して、過消去されたメモリセ
ルに対してアバランシェホットキャリアを注入すること
により行われる。
【００４９】コンパクションが行われた後は、最終アド
レスかどうかが判定され、最終アドレスであれば消去動
作が終了し、最終アドレスでなければ、次のアドレスに
進んで次のメモリセルの過消去状態がチェックされる。
【００５０】図３は図１のフラッシュＥＥＰＲＯＭにお
けるデータ読み出し回路の概略的な構成を示している。
図において、ビット線ＢＬには前記メモリセルアレイ１
１内の同一列（カラム）に配置された複数のメモリセル
ＭＣのドレインが共通に接続されている。
【００５１】上記ビット線ＢＬは、前記カラムセレクタ
１７内に設けられたカラム選択用のＭＯＳトランジスタ
３１及び電位分離用のＭＯＳトランジスタ３２を直列に
介して、データのセンスを行う前記センスアンプ回路１
９内に設けられた差動増幅器３３の一方の入力ノードＮ
１に接続されている。なお、上記ＭＯＳトランジスタ３
２のゲートには、バイアス発生回路３４で発生される所
定のバイアス電圧ＶBIASが供給されている。また、上記
ビット線ＢＬには、スイッチ３５を介してリーク電流源
３６が接続されている。
【００５２】上記リーク電流源３６は、前記リークチェ
ック時のリーク電流に相当する電流を流し出すものであ
り、その値は例えば１μＡに設定されている。なお、こ
の電流値は１〜５μＡの範囲で選ぶことができる。
【００５３】また、電源電圧ＶDDにはスイッチ３７の一
端が接続されている。このスイッチ３７の他端と上記一
方の入力ノードＮ１との間には、前記メモリセルＭＣか
らデータを読み出す際の読み出し用負荷として使用され
る負荷回路３８が接続されている。
【００５４】また、上記リーク電流源３６で発生される
電流はカレントミラー回路３９の電流入力ノードに供給
される。このカレントミラー回路３９は電源電圧ＶDDに
接続されており、電流入力ノードに供給される電流と等
価な値の電流を電流出力ノードから流し出す機能を持
つ。そして、上記カレントミラー回路３９の電流力ノー
ドと前記入力ノードＮ１との間には、スイッチ４０が接
続されている。
【００５５】リファレンス線ＲＬにはリファレンス電流
源４１が接続されている。このリファレンス電流源４１
は、“１”データを記憶しておりデータ読み出し時にオ
ン状態となるメモリセルに流れるセル電流に相当するリ
ファレンス電流をリファレンス線ＲＬから流し出すもの
であり、その値は例えば前記のように２０μＡに設定さ
れている。
【００５６】さらに上記リファレンス線ＲＬには、スイ
ッチ４２を介してリーク電流源４３が接続されている。
このリーク電流源４３は、前記リーク電流源３６で発生
されるリーク電流と等価な値の電流（１μＡ）を流し出
す。なお、このリーク電流源４３とスイッチ４２は必ず
しも設ける必要はなく、省略してもよい。
【００５７】さらに上記リファレンス線ＲＬは、前記Ｍ
ＯＳトランジスタ３１と等価なＭＯＳトランジスタ４４
及び前記ＭＯＳトランジスタ３２と等価なＭＯＳトラン
ジスタ４５を直列に介して、上記差動増幅器３３の他方
の入力ノードＮ２に接続されている。この入力ノードＮ
２と電源電圧ＶDDとの間にはリファレンス用の負荷素子
４６が接続されている。
【００５８】このような構成において、前記図２中に示
すように、あるブロック内のメモリセルが消去され、そ
の後の過消去チェックの際には、スイッチ３５、４２及
び３７が開かれ、スイッチ４０が閉じられる。なお、こ
のとき、バイアス回路３４で発生される前記電圧ＶBIAS
がＭＯＳトランジスタ３５、４５のゲートに供給されて
いるので、両ＭＯＳトランジスタ３５、４５はオン状態
になっている。さらに、カラム選択用のＭＯＳトランジ
スタ３１及びレファレンス側でこれに相当するＭＯＳト
ランジスタ４４がオン状態になり、ビット線ＢＬが差動
増幅器３３の一方の入力ノードＮ１に接続され、レファ
レンス線ＲＬが他方の入力ノードＮ２に接続される。ま
た、この過消去チェック時では、上記ビット線ＢＬに接
続されている全てのメモリセルＭＣのコントロールゲー
ト（ワード線）には接地電位が供給されている。
【００５９】ここで、上記のようにスイッチ３７が開か
れ、スイッチ４０が閉じられているので、ノードＮ１に
は負荷回路３８からの負荷電流は供給されず、代わりに
カレントミラー回路３９からの出力電流が入力ノードＮ
１に流し込まれる。カレントミラー回路３９の電流値は
この例では１μＡに設定されているので、スイッチ４０
を介して入力ノードＮ１に流し込まれる電流の値も１μ
Ａとなる。ここで、上記ビット線ＢＬに接続されている
全てのメモリセルＭＣは予め消去されており、コントロ
ールゲートには接地電位が供給されているので、これら
のメモリセルが過消去状態でなければビット線ＢＬには
１μＡ以上のリーク電流が流れないはずである。すなわ
ち、このビット線ＢＬに接続されているメモリセルＭＣ
が過消去状態でなければ、入力ノードＮ１に供給される
電流量の方が入力ノードＮ１から流れ出る電流量よりも
多くなるので、入力ノードＮ１の電位は高くなる。
【００６０】他方、このビット線ＢＬに接続されている
メモリセルＭＣの中で過消去状態のものがあれば、入力
ノードＮ１から流れ出る電流量の方が入力ノードＮ１に
供給される電流量よりも多くなるので、入力ノードＮ１
の電位は低いものとなる。
【００６１】また、レファレンス側では、負荷回路４６
による負荷電流とレファレンス電流源４１のレファレン
ス電流とに基づいて入力ノードＮ２には所定のレファレ
ンス電位が発生しており、差動増幅器３３において両入
力ノードＮ１、Ｎ２の電位が比較されることにより、差
動増幅器３３の出力は、消去後のメモリセルＭＣに過消
去状態のものが無ければＨレベル、過消去状態のものが
あればＬレベルとなる。従って、このときの差動増幅器
３３（センスアンプ回路１９）の出力によって過消去チ
ェックを行うことができる。
【００６２】通常のデータ読み出しの時は、スイッチ４
０が開かれ、スイッチ３５、３７及び４２が閉じられ
る。なお、このときも、ＭＯＳトランジスタ３２、３
１、４５、４４がオン状態になるので、ビット線ＢＬが
差動増幅器３３の一方の入力ノードＮ１に接続され、レ
ファレンス線ＲＬが他方の入力ノードＮ２に接続され
る。上記スイッチ４０が開かれ、スイッチ３７が閉じら
れることにより、カレントミラー回路３９からの出力電
流は入力ノードＮ１に供給されなくなり、代わりに負荷
回路３８の負荷電流が入力ノードＮ１に供給される。ま
た、上記スイッチ３５が閉じられることにより、リーク
電流源３６による電流がビット線ＢＬから流し出され
る。このとき、スイッチ４２が閉じられているので、別
のリーク電流源４３による電流がレファレンスＲＬから
も流し出される。
【００６３】このデータ読み出し時では、上記ビット線
ＢＬに接続されているメモリセルＭＣのうちいずれか一
つのコントロールゲート（ワード線）に読み出し用のＨ
レベルの電圧が供給され、その他のコントロールゲート
には接地電位（Ｌレベル）が供給される。いま、コント
ロールゲートに読み出し用のＨレベルの電圧が供給され
て選択状態にあるメモリセルＭＣの記憶データが“０”
（書き込みが行われ、しきい値電圧が高い状態）の場
合、そのビット線ＢＬからはリーク電流に相当する電流
源３６による１μＡの電流しか流れず、入力ノードＮ１
に対する電流の供給量に比べて入力ノードＮ１からの電
流の排出量が少なくなるため、入力ノードＮ１の電位は
高いものとなる。他方、上記選択状態にあるメモリセル
ＭＣの記憶データが“１”（消去状態もしくは当初から
書き込みが行われておらず、しきい値電圧が低い状態）
の場合、そのメモリセルＭＣがオンし、セル電流（例え
ば２０μＡ）が流れる。従って、ビット線ＢＬからはリ
ーク電流に相当するリーク電流源３６による１μＡの電
流とセル電流とが流れ、入力ノードＮ１に対する電流の
供給量に比べて入力ノードＮ１からの電流の排出量が少
なくなり、入力ノードＮ１の電位は低いものとなる。
【００６４】また、レファレンス側では、負荷回路４６
による負荷電流と、レファレンス電流源４１によるレフ
ァレンス電流とに基づいて入力ノードＮ２には所定のレ
ファレンス電位が発生しており、差動増幅器３３におい
て入力ノードＮ１、Ｎ２の電位が比較されることによ
り、差動増幅器３３の出力は、記憶データ“０”のメモ
リセル選択時にはＨレベル、記憶データ“１”のメモリ
セル選択時にはＬレベルとなり、記憶データの読み出し
が行われる。
【００６５】ここで、データ読み出し時に、リーク電流
源３６からの電流をビット線ＢＬから流し出す理由は以
下の通りである。すなわち、負荷回路３８が動作してい
るとき、ビット線ＢＬの振幅の高レベル側電位は、先の
電位分離用のＭＯＳトランジスタ３２のしきい値電圧を
ＶTHとすると、そのゲートに供給されているバイアス電
圧ＶBIASからこのしきい値電圧ＶTHを差し引いた（ＶBI
AS−ＶTH）となる。すなわち、ビット線ＢＬの振幅はこ
の（ＶBIAS−ＶTH）に制限される。
【００６６】しかし、ビット線ＢＬの振幅が（ＶBIAS−
ＶTH）に制限されるのは、このフラッシュＥＥＰＲＯＭ
が通常の短いサイクル期間で動作している場合である。
サイクル期間が長くなると、ＭＯＳトランジスタ３２に
は、弱反転電流（トランジスタのゲート電圧がしきい値
電圧以下でも流れる電流）が存在し、期待値（ＶBIAS−
ＶTH）以上にビット線ＢＬが充電されてしまう。このよ
うな場合、ビット線ＢＬの放電時間は、（ＶBIAS−ＶT
H）に制限されているととき比べて長い時間が必要とな
り、アクセス時間が長くなる。
【００６７】そこで、データ読み出し時にはビット線Ｂ
Ｌにリーク電流源３６を接続し、ビット線ＢＬから一定
の電流を流し出すことにより、サイクル期間が長いとき
のビット線ＢＬの電位上昇を防止することができる。し
かもこのリーク電流源３６は、リークチェック時と共用
できるので、回路の増加が少なくて済む。
【００６８】このように上記実施の形態によれば、リー
ク電流源３６を設け、リークチェック時にはこのリーク
電流源３６の電流を読み出し時の負荷回路３８による負
荷電流の代わりにセンスアンプ回路１９内の差動増幅器
３３の入力ノードＮ１に供給するようにしたので、従来
のようにリファレンス側の負荷回路の値を小さくする必
要がなく、ビット線ＢＬの振幅を十分に大きくすること
ができる。これによりリークチェック時のセンスアンプ
回路１９における読み出しマージンの向上を図ることが
できる。
【００６９】また、従来では、リークチェックのため
に、ビット線側の負荷回路の抵抗値を大きくする場合も
あるが、上記実施の形態では不要であり、この結果、ビ
ット線側の負荷回路の抵抗値を大きくすることによる発
生する不都合である、レイアウト面積の増大を防ぐこと
ができ、かつこれにより差動増幅器の入力ノードにつな
がる寄生容量の増大を防ぐことができ、通常の読み出し
時における交流特性の悪化を防止することができる。
【００７０】図４は、図３に示した読み出し回路内の各
回路の詳細な構成を示している。前記バイアス電圧ＶBI
ASを発生するバイアス発生回路３４は、２個のＰチャネ
ル型ＭＯＳトランジスタ（以下、ＰＭＯＳと称する）５
１、５２と４個のＮチャネル型ＭＯＳトランジスタ（以
下、ＮＭＯＳと称する）５３、５４、５５及び５６とか
ら構成され、バイアス電圧ＶBIASとしてＮＭＯＳ２個分
のしきい値電圧の和２ＶTHN を発生する良く知られた回
路である。ここで発生されるバイアス電圧ＶBIASは、前
記ＭＯＳトランジスタ３５、４５のゲートに供給される
と共にリーク電流源３６にも供給される。
【００７１】リーク電流源３６は、１個のＰＭＯＳ５７
と３個のＮＭＯＳ５８〜６０によって構成されている。
すなわち、電源電圧ＶDDと接地電位との間には上記ＰＭ
ＯＳ５７と２個のＮＭＯＳ５８、５９の各ソース、ドレ
イン間が直列に接続されている。上記ＰＭＯＳ５７のゲ
ートにはこのリーク電流源３６を活性化するための制御
信号が供給される。上記ＮＭＯＳ５８のゲートには上記
バイアス電圧ＶBIASが供給される。上記ＮＭＯＳ５９の
ゲートはそのドレインに接続されている。上記ＮＭＯＳ
６０のソースは接地電位に接続され、ゲートは上記ＮＭ
ＯＳ５９のゲートに接続されている。そして、このＮＭ
ＯＳ６０のドレインから前記リーク電流が流し込まれ
る。
【００７２】ここで、ＰＭＯＳ５７がゲート制御信号に
基づいてオン状態にされると、リーク電流源３６が動作
状態になる。そして、２ＶTHN の値を持つバイアス電圧
ＶBIASが供給されることにより、２個のＮＭＯＳ５８、
５９によってＶTHN の値を持つ一定の電圧がＮＭＯＳ５
８のドレイン側に得られる。この一定電圧（ＶTHN ）が
ＮＭＯＳ６０のゲートに供給されているので、このＮＭ
ＯＳ６０では極めて微少な電流、例えば１μＡの電流が
流れる。
【００７３】前記スイッチ３５はゲートに制御信号／Ｌ
ＣＫが供給されるＮＭＯＳによって構成され、前記スイ
ッチ４０はゲートにこの制御信号／ＬＣＫが供給される
ＰＭＯＳによって構成されている。
【００７４】前記スイッチ３７はゲートにイネーブル信
号／ＬＯＥが供給されるＰＭＯＳによって構成され、さ
らに負荷回路３８はゲートが接地されたＰＭＯＳによっ
て構成されている。
【００７５】前記カレントミラー回路３９は、２個のＰ
ＭＯＳ６１、６２によって構成されている。すなわち、
上記２個のＰＭＯＳ６１、６２のソースは電源電圧ＶDD
に接続され、両ゲートは互いに接続されており、その共
通ゲートノードはＰＭＯＳ６１のドレインに接続されて
いる。そして、上記ＰＭＯＳ６１のドレインが電流入力
ノード、他方のＰＭＯＳ６２のドレインが電流出力ノー
ドとなる。なお、この例では、カレントミラー回路３９
の電流入力ノードと前記リーク電流源３６との間には、
制御信号ＬＣＫでゲート制御されるＮＭＯＳ６３のソー
ス、ドレイン間が接続されており、上記スイッチ４０が
オフ状態にされるときにこのＮＭＯＳ６３も同時にオフ
状態にされ、カレントミラー回路３９がリーク電流源３
６から切り離されるようになっている。
【００７６】前記リファレンス電流源４１は、不揮発性
トランジスタ６４と、２個のＰＭＯＳ６５、６６及び４
個のＮＭＯＳ６７〜７０とから構成されている。上記不
揮発性トランジスタ６４は前記メモリセルＭＣと同様の
構成を有するものであり、前記記憶データ“１”のメモ
リセルと同様にしきい値電圧が低い状態にされており、
かつコントロールゲートにはＨレベルの信号が入力され
る。また、上記ＮＭＯＳ６７、６８のゲートにはＨレベ
ルの制御信号が入力されるようになっている。上記トラ
ンジスタ６４には、選択時にオン状態になる前記メモリ
セルＭＣのセル電流と等価な値の電流が流れ、この電流
はＰＭＯＳ６５、６６からなるカレントミラー回路によ
って折り返され、さらにＮＭＯＳ６９、７０からなるカ
レントミラー回路によって折り返されることにより、メ
モリセルのセル電流と等価な値の電流が前記レファレン
ス線ＲＬから流し込まれる。
【００７７】前記スイッチ４２はゲートに制御信号／Ｌ
ＣＫが供給されるＮＭＯＳによって構成されている。ま
た、前記リーク電流源４３は、前記リーク電流源３６内
のＮＭＯＳ５８のドレイン側に得られる電圧ＶTHN がゲ
ートに供給されるＮＭＯＳによって構成されている。
【００７８】さらに前記負荷回路４６はゲート接地され
たＰＭＯＳで構成されている。なお、この例では、上記
負荷回路４６と電源電圧ＶDDとの間にはＰＭＯＳ７１と
７２のソース、ドレイン間が並列に接続されており、Ｐ
ＭＯＳ７１のゲートには前記制御信号／ＬＯＥが、ＰＭ
ＯＳ７２のゲートには前記制御信号／ＬＣＫがそれぞれ
供給されている。ここで、通常のデータ読み出し時には
制御信号／ＬＯＥがＬレベルとなり、ＰＭＯＳ７１がオ
ン状態になるので、負荷回路４６を介して差動増幅器３
３の入力ノードＮ２に負荷電流が供給される。一方、前
記コンパクション処理におけるリーク電流チェック時に
は制御信号／ＬＣＫがＬレベルとなり、今度はＰＭＯＳ
７２がオン状態になるので、この場合にも負荷回路４６
を介して差動増幅器３３の入力ノードＮ２に負荷電流が
供給される。
【００７９】図５は前記図３の回路で使用可能な前記リ
ーク電流源３６の他の詳細な構成を示している。この例
では図４のリーク電流源３６におけるＰＭＯＳ５７、Ｎ
ＭＯＳ５８の代わりに抵抗７３を用いるようにしたもの
である。この例でもＮＭＯＳ５９のソース側にはＮＭＯ
Ｓ５９のしきい値電圧ＶTHN が得られ、この電圧ＶTHN
がＮＭＯＳ６０のゲートに供給されることにより、ＮＭ
ＯＳ６０には前記のリーク電流が流れる。また、この図
５のリーク電流源３６を用いた場合にも、前記リーク電
流源４３を構成するＮＭＯＳのゲートには上記ＮＭＯＳ
５９のソース側で得られる電圧ＶTHN が供給される。
【００８０】上記実施の形態では、メモリセルのリーク
電流に相当する電流を流すリーク電流源を設け、このリ
ーク電流源の電流を通常の読み出し時の負荷回路の代わ
りにセンスアンプの負荷電流として供給することにより
リークチェックを行う場合について説明したが、リーク
電流源と同等の微小な電流を発生する電流源を設け、通
常の読み出し用の負荷回路の代わりにこの電流源に切り
替えてメモリセルのしきい値電圧をモニタすることもで
きる。
【００８１】すなわち、しきい値電圧モニタの際には、
スイッチ３７をオフ状態にして通常の読み出し用の負荷
回路３８を非動作状態とし、また、スイッチ４０をオン
状態にしてリーク電流源３６と同等の微小な電流を発生
する電流源からの微小電流を差動増幅器３３の入力ノー
ドＮ１に供給する。
【００８２】一方、選択ワード線には外部から入力され
る電圧が供給されるようにしておき（前記ロウデコーダ
１３と動作電源電圧を供給する前記内部電源／昇圧回路
２３及び外部電圧端子との間にスイッチ回路を設けて切
り替える）、外部電圧端子に入力する外部電圧の値を変
化させて、差動増幅器３３の出力が反転するときの外部
電圧の値を測定することにより、メモリセルのしきい値
電圧をモニタするものである。
【００８３】
【発明の効果】以上説明したようにこの発明によれば、
メモリセルに流れるリーク電流をチェックする時でも高
い読み出しマージンを得ることができ、また、全体とし
ての面積増大を防ぐことができかつ通常の読み出し時に
おける交流特性の悪化も防止することができる半導体集
積回路を提供することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路をフラッシュＥ
ＥＰＲＯＭに実施した場合のチップ内部の構成を示すブ
ロック図。
【図２】図１のフラッシュＥＥＰＲＯＭの消去動作時に
おける処理の流れを示す図。
【図３】図１のフラッシュＥＥＰＲＯＭにおけるデータ
読み出し回路の概略的な構成を示す図。
【図４】図３に示した読み出し回路内の各回路の詳細な
構成を示す図。
【図５】図３の回路で使用可能なリーク電流源３６の他
の詳細な構成を示す図。
【図６】フラッシュＥＥＰＲＯＭの従来のデータ読み出
し回路の概略的な構成を示す図。
【符号の説明】
１１…メモリセルアレイ、 １２アドレスバッファ、 １３…ロウデコーダ、 １４…カラムデコーダ、 １５…ソースデコーダ、 １６…入出力コントロール回路、 １７…カラムセレクタ、 １８…書き込み回路、 １９…センスアンプ回路（Ｓ／Ａ）、 ２０…Ｉ／Ｏバッファ、 ２１…コマンド／ユーザインターフェース回路、 ２２…内部コントロール回路、 ２３…内部電源／昇圧回路、 ３１…カラム選択用のＭＯＳトランジスタ、 ３２…電位分離用のＭＯＳトランジスタ、 ３３…差動増幅器、 ３４…バイアス発生回路、 ３５、３７、４０、４２…スイッチ、 ３６…リーク電流源、 ３８…負荷回路、 ３９…カレントミラー回路、 ４１…リファレンス電流源、 ４３…リーク電流源、 ４４、４５…ＭＯＳトランジスタ、 ４６…負荷回路、 ５１、５２、５７、６１、６２、６５、６６、７１、７
２…ＰＭＯＳ（Ｐチャネル型ＭＯＳトランジスタ）、 ５３、５４、５５、５６、５８、５９、６０、６３、６
７、６８、６９、７０…ＮＭＯＳ（Ｎチャネル型ＭＯＳ
トランジスタ）、 ６４…不揮発性トランジスタ、 ＢＬ…ビット線、 ＷＬ…ワード線、 ＲＬ…リファレンス線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−45282（ＪＰ，Ａ) 特開 平５−128880（ＪＰ，Ａ) 特開 平８−77787（ＪＰ，Ａ) 特開 平７−153287（ＪＰ，Ａ) 特開 平６−150700（ＪＰ，Ａ) 特開 平６−251593（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 選択時に、記憶データに応じて導通状態
    が変わるメモリセルと、 上記メモリセルの記憶データをセンスするセンス回路
    と、 上記メモリセルを上記センス回路のセンスノードに接続
    する手段と、 上記メモリセルを非選択状態に設定してメモリセルに流
    れるリーク電流を検出する第１のモード時に、この検出
    すべきリーク電流に相当する値の電流を上記センスノー
    ドに負荷電流として供給する手段と、 上記メモリセルを選択状態に設定して記憶データをセン
    スする第２のモード時に、上記検出すべきリーク電流に
    相当する値の電流を上記センスノードから流し出す手段
    とを具備したことを特徴とする半導体集積回路。
  2. 【請求項２】 前記第２のモード時に、前記検出すべき
    リーク電流よりも値が大きな電流をデータ読み出し用の
    負荷電流として前記センスノードに供給する手段をさら
    に具備したことを特徴とする請求項１に記載の半導体集
    積回路。
  3. 【請求項３】 前記メモリセルが、コントロールゲー
    ト、フローティングゲートを有し、データの書き込みが
    フローティングゲートに電子を注入することにより行わ
    れ、データの消去がフローティングゲートから電子を放
    出することにより行われる不揮発性トランジスタで構成
    されていることを特徴とする請求項１または２に記載の
    半導体集積回路。
  4. 【請求項４】 選択時に、記憶データに応じて導通状態
    が変わるメモリセルと、 第１、第２のセンスノードを有し、上記メモリセルの記
    憶データをセンスする差動型センス回路と、 上記メモリセルを上記差動型センス回路の第１のセンス
    ノードに接続する手段と、 上記メモリセルを非選択状態に設定してメモリセルに流
    れるリーク電流を検出する第１のモード時に、この検出
    すべきリーク電流に相当する値の電流を上記差動型セン
    ス回路の第１のセンスノードに負荷電流として供給する
    手段と、 上記メモリセルを選択状態に設定して記憶データをセン
    スする第２のモード時に、上記検出すべきリーク電流に
    相当する値の電流よりも大きな電流をデータ読み出し用
    の負荷電流として上記差動型センス回路の第１のセンス
    ノードに供給する手段と、 上記第２のモード時に、上記検出すべきリーク電流に相
    当する値の電流を上記差動型センス回路の第１のセンス
    ノードから流し出す手段と、 上記差動型センス回路の第２のセンスノードに負荷電流
    を供給する手段と、 選択時に電流が流れるメモリセルの導通電流に相当する
    電流を上記差動型センス回路の第２のセンスノードから
    流し出す手段とを具備したことを特徴とする半導体集積
    回路。
  5. 【請求項５】 前記第２のモード時に、前記検出すべき
    リーク電流に相当する値の電流を前記差動型センス回路
    の第２のセンスノードから流し出す手段をさらに具備し
    たことを特徴とする請求項４に記載の半導体集積回路。
  6. 【請求項６】 前記メモリセルが、コントロールゲー
    ト、フローティングゲートを有し、データの書き込みが
    フローティングゲートに電子を注入することにより行わ
    れ、データの消去がフローティングゲートから電子を放
    出することにより行われる不揮発性トランジスタで構成
    されていることを特徴とする請求項４または５に記載の
    半導体集積回路。
  7. 【請求項７】 選択時に、記憶データに応じて導通状態
    が変わるメモリセルと、 第１、第２のセンスノードを有し、上記メモリセルの記
    憶データをセンスする差動型センス回路と、 上記メモリセルを上記差動型センス回路の第１のセンス
    ノードに接続する手段と、 上記メモリセルを非選択状態に設定した際にメモリセル
    に流れるリーク電流に相当する電流を発生する電流源
    と、 上記電流源で発生する電流が入力され、この電流と等価
    な値の電流を発生し、上記メモリセルを非選択状態に設
    定してメモリセルに流れるリーク電流を検出する第１の
    モード時にこの電流を上記差動型センス回路の第１のセ
    ンスノードに負荷電流として供給する手段と、 上記メモリセルを選択状態に設定して記憶データをセン
    スする第２のモード時に、上記リーク電流よりも値が大
    きな電流をデータ読み出し用の負荷電流として上記差動
    型センス回路の第１のセンスノードに供給する手段と、 上記第２のモード時に、上記電流源で発生する電流を上
    記差動型センス回路の第１のセンスノードから流し出す
    手段と、 上記差動型センス回路の第２のセンスノードに負荷電流
    を供給する手段と、 選択時に電流が流れるメモリセルの導通電流に相当する
    電流を上記差動型センス回路の第２のセンスノードから
    流し出す手段とを具備したことを特徴とする半導体集積
    回路。
  8. 【請求項８】 前記第２のモード時に、前記電流源で発
    生する電流と等価な値の電流を発生して前記差動型セン
    ス回路の第２のセンスノードから流し出す手段をさらに
    具備したことを特徴とする請求項７に記載の半導体集積
    回路。
  9. 【請求項９】 前記メモリセルが、コントロールゲー
    ト、フローティングゲートを有し、データの書き込みが
    フローティングゲートに電子を注入することにより行わ
    れ、データの消去がフローティングゲートから電子を放
    出することにより行われる不揮発性トランジスタで構成
    されていることを特徴とする請求項７または８に記載の
    半導体集積回路。
  10. 【請求項１０】 それぞれコントロールゲート、フロー
    ティングゲート、ソース及びドレインを有し、データの
    書き込みがフローティングゲートに電子を注入すること
    により行われ、データの消去がフローティングゲートか
    ら電子を放出することにより行われる複数のメモリセル
    が行列状に配列され、同一列に配置されたメモリセルの
    ドレインが複数のビット線のうちの一つに共通に接続さ
    れ、同一行に配置されたメモリセルのコントロールゲー
    トが複数のワード線のうちの一つに共通に接続されてい
    るメモリセルアレイと、 第１、第２のセンスノードを有し、上記メモリセルの記
    憶データをセンスする差動型センス回路と、 上記複数のビット線から一つを選択して上記差動型セン
    ス回路の第１のセンスノードに結合する第１のスイッチ
    と、 データの読み出しを行う第１のモード時には上記複数の
    ワード線のうちの一つを選択的に駆動し、上記第１のス
    イッチにより選択された一つのビット線に接続された複
    数のメモリセルに流れるリーク電流を検出する第２のモ
    ード時には上記複数のワード線の全てを非選択状態に設
    定するワード線駆動回路と、 上記第２のモード時に検出すべきリーク電流に相当する
    値の電流を流し出すリーク電流源と、 電源に接続され、電流入力ノードが上記リーク電流源に
    接続されたカレントミラー回路と、 上記カレントミラー回路の電流出力ノードと上記差動型
    センス回路の第１のセンスノードとの間に接続され、上
    記第２のモード時に導通するように制御される第２のス
    イッチと、 上記第１のリーク電流源と上記差動型センス回路の第１
    のセンスノードとの間に挿入され、上記第１のモード時
    に導通するように制御される第３のスイッチと、 電源と上記差動型センス回路の第１のセンスノードとの
    間に挿入された第１の負荷回路と、 上記第１の負荷回路に対して直列に挿入され、上記第１
    のモード時に導通するように制御される第４のスイッチ
    と、 電源と上記差動型センス回路の第２のセンスノードとの
    間に挿入された第２の負荷回路と、 上記差動型センス回路の第２のセンスノードに結合さ
    れ、選択時に電流が流れる上記メモリセルの導通電流に
    相当する電流をこの第２のセンスノードから流し出すレ
    ファレンス電流源とを具備したことを特徴とする半導体
    集積回路。
  11. 【請求項１１】 前記第１のスイッチがカラムセレクタ
    を構成するＭＯＳトランジスタで構成されている請求項
    １０に記載の半導体集積回路。
  12. 【請求項１２】 前記第１、第２、第３及び第４の各ス
    イッチがそれぞれＭＯＳトランジスタで構成されている
    ことを特徴とする請求項１０に記載の半導体集積回路。
  13. 【請求項１３】 前記リーク電流源が、 Ｎチャネル型のＭＯＳトランジスタのしきい値電圧に相
    当する電圧をバイアス電圧として発生するバイアス電圧
    回路と、 上記バイアス電圧がゲートに供給され、ソースが接地さ
    れたＮチャネル型のＭＯＳトランジスタとで構成されて
    いることを特徴とする請求項１０に記載の半導体集積回
    路。
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