JP3528868B2 - デジタルデータのサンプリング位相の変換回路 - Google Patents
デジタルデータのサンプリング位相の変換回路Info
- Publication number
- JP3528868B2 JP3528868B2 JP21210794A JP21210794A JP3528868B2 JP 3528868 B2 JP3528868 B2 JP 3528868B2 JP 21210794 A JP21210794 A JP 21210794A JP 21210794 A JP21210794 A JP 21210794A JP 3528868 B2 JP3528868 B2 JP 3528868B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- period
- digital data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0628—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing the input and output signals being derived from two separate clocks, i.e. asynchronous sample rate conversion
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N9/82—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only
- H04N9/83—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only the recorded chrominance signal occupying a frequency band under the frequency band of the recorded brightness signal
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Multimedia (AREA)
- Analogue/Digital Conversion (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Processing Of Color Television Signals (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、デジタルデータのサ
ンプリング位相の変換回路に関する。
ンプリング位相の変換回路に関する。
【０００２】
【従来の技術】家庭用のＶＴＲ、例えば８ミリビデオに
おいては、記録時、図６に示すように、輝度信号がＦＭ
信号ＳYに変換され、搬送色信号ＳCがＦＭ輝度信号ＳY
の低域側に周波数変換され、オーディオ信号が信号ＳC
と信号ＳYとの間の帯域のＦＭ信号ＳAに変換される。そ
して、これら信号ＳY、ＳC、ＳAと、トラッキングサー
ボ用のパイロット信号ＳPとの周波数多重化信号ＳFが、
回転磁気ヘッドにより、１フィールド期間の信号ＳFが
斜めの１本の磁気トラックとなるように、磁気テープに
記録される。
おいては、記録時、図６に示すように、輝度信号がＦＭ
信号ＳYに変換され、搬送色信号ＳCがＦＭ輝度信号ＳY
の低域側に周波数変換され、オーディオ信号が信号ＳC
と信号ＳYとの間の帯域のＦＭ信号ＳAに変換される。そ
して、これら信号ＳY、ＳC、ＳAと、トラッキングサー
ボ用のパイロット信号ＳPとの周波数多重化信号ＳFが、
回転磁気ヘッドにより、１フィールド期間の信号ＳFが
斜めの１本の磁気トラックとなるように、磁気テープに
記録される。
【０００３】したがって、その再生系は、例えば図７に
示すように構成することができる。すなわち、回転磁気
ヘッド１１Ａ、１１Ｂにより磁気テープ１から周波数多
重化信号ＳFが連続して再生され、この再生された信号
ＳFが、再生アンプ１２を通じてサーボ回路４１に供給
され、信号ＳFに含まれるパイロット信号ＳPにより、テ
ープ１のトラックに対するヘッド１１Ａ、１１Ｂのトラ
ッキングサーボが行われる。
示すように構成することができる。すなわち、回転磁気
ヘッド１１Ａ、１１Ｂにより磁気テープ１から周波数多
重化信号ＳFが連続して再生され、この再生された信号
ＳFが、再生アンプ１２を通じてサーボ回路４１に供給
され、信号ＳFに含まれるパイロット信号ＳPにより、テ
ープ１のトラックに対するヘッド１１Ａ、１１Ｂのトラ
ッキングサーボが行われる。
【０００４】また、アンプ１２からの信号ＳFが、バン
ドパスフィルタ１３に供給されてＦＭ輝度信号ＳYが取
り出され、この信号ＳYが、Ａ／Ｄコンバータ１４に供
給され、例えば、サンプリング周波数が色副搬送周波数
ｆSC（≒3.58ＭHz）の８倍で、１サンプルが８ビットの
デジタル信号ＳYにＡ／Ｄ変換される。そして、この信
号ＳYが処理回路１５に供給されてＦＭ復調、ディエン
ファシスなどの処理が行われ、この処理された信号ＳY
がＤ／Ａコンバータ１６に供給されてもとのベースバン
ドの輝度信号ＹにＤ／Ａ変換され、この信号Ｙが端子１
７に取り出される。
ドパスフィルタ１３に供給されてＦＭ輝度信号ＳYが取
り出され、この信号ＳYが、Ａ／Ｄコンバータ１４に供
給され、例えば、サンプリング周波数が色副搬送周波数
ｆSC（≒3.58ＭHz）の８倍で、１サンプルが８ビットの
デジタル信号ＳYにＡ／Ｄ変換される。そして、この信
号ＳYが処理回路１５に供給されてＦＭ復調、ディエン
ファシスなどの処理が行われ、この処理された信号ＳY
がＤ／Ａコンバータ１６に供給されてもとのベースバン
ドの輝度信号ＹにＤ／Ａ変換され、この信号Ｙが端子１
７に取り出される。
【０００５】さらに、アンプ１２からの信号ＳFが、バ
ンドパスフィルタ２１に供給されて搬送色信号ＳCが取
り出され、この信号ＳCが、Ａ／Ｄコンバータ２２に供
給され、例えば、サンプリング周波数が色副搬送周波数
ｆSCの４倍で、１サンプルが８ビットのデジタル信号Ｓ
CにＡ／Ｄ変換される。
ンドパスフィルタ２１に供給されて搬送色信号ＳCが取
り出され、この信号ＳCが、Ａ／Ｄコンバータ２２に供
給され、例えば、サンプリング周波数が色副搬送周波数
ｆSCの４倍で、１サンプルが８ビットのデジタル信号Ｓ
CにＡ／Ｄ変換される。
【０００６】そして、この信号ＳCが処理回路２３に供
給されてＡＰＣ、トラック間クロストーク成分の除去な
どの処理が行われるとともに、ベースバンドの赤および
青の色差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）に色復調され、こ
れら色差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）が、後述する変換
回路２４を通じてＮＴＳＣエンコーダ２５に供給され、
色復調搬送周波数が周波数ｆSCの搬送色信号ＳSにエン
コードされ、この信号ＳSがＤ／Ａコンバータ２６に供
給されてもとの搬送色信号ＳSにＤ／Ａ変換され、この
信号ＳSが端子２７に取り出される。
給されてＡＰＣ、トラック間クロストーク成分の除去な
どの処理が行われるとともに、ベースバンドの赤および
青の色差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）に色復調され、こ
れら色差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）が、後述する変換
回路２４を通じてＮＴＳＣエンコーダ２５に供給され、
色復調搬送周波数が周波数ｆSCの搬送色信号ＳSにエン
コードされ、この信号ＳSがＤ／Ａコンバータ２６に供
給されてもとの搬送色信号ＳSにＤ／Ａ変換され、この
信号ＳSが端子２７に取り出される。
【０００７】また、このとき、Ｄ／Ａコンバータ１６か
らの輝度信号Ｙと、Ｄ／Ａコンバータ２６からの搬送色
信号ＳSとが加算回路１８に供給されてＮＴＳＣカラー
コンポジット信号が合成され、この信号が端子１９に取
り出される。
らの輝度信号Ｙと、Ｄ／Ａコンバータ２６からの搬送色
信号ＳSとが加算回路１８に供給されてＮＴＳＣカラー
コンポジット信号が合成され、この信号が端子１９に取
り出される。
【０００８】さらに、アンプ１２からの信号ＳFが、オ
ーディオ処理回路３１に供給されて信号ＳFに含まれる
ＦＭオーディオ信号ＳAからもとのオーディオ信号Ｌ、
Ｒが復調され、この信号Ｌ、Ｒが端子３２に取り出され
る。
ーディオ処理回路３１に供給されて信号ＳFに含まれる
ＦＭオーディオ信号ＳAからもとのオーディオ信号Ｌ、
Ｒが復調され、この信号Ｌ、Ｒが端子３２に取り出され
る。
【０００９】
【発明が解決しようとする課題】ところで、上述の再生
系において、再生されたＦＭ輝度信号ＳYおよび搬送色
信号ＳCは、ジッタなどの時間軸変動を有している。ま
た、変速再生時にも、時間軸が変化している。したがっ
て、処理回路１５、２３において、各種の信号処理を行
う場合、そのクロックは、再生ＦＭ輝度信号ＳYに含ま
れる水平同期信号から形成することになる。そして、こ
の結果、処理回路１５、２３から出力される輝度信号Ｙ
と、処理回路２３から出力される色差信号（Ｒ−Ｙ）、
（Ｂ−Ｙ）との間においては、サンプリング位相（デー
タの得られる時点の位相）に、変動を生じていることに
なる。
系において、再生されたＦＭ輝度信号ＳYおよび搬送色
信号ＳCは、ジッタなどの時間軸変動を有している。ま
た、変速再生時にも、時間軸が変化している。したがっ
て、処理回路１５、２３において、各種の信号処理を行
う場合、そのクロックは、再生ＦＭ輝度信号ＳYに含ま
れる水平同期信号から形成することになる。そして、こ
の結果、処理回路１５、２３から出力される輝度信号Ｙ
と、処理回路２３から出力される色差信号（Ｒ−Ｙ）、
（Ｂ−Ｙ）との間においては、サンプリング位相（デー
タの得られる時点の位相）に、変動を生じていることに
なる。
【００１０】そこで、処理回路２３からの色差信号（Ｒ
−Ｙ）、（Ｂ−Ｙ）のサンプリング位相の安定化および
位相合わせを行う回路が、変換回路２４である。すなわ
ち、回路２４は、処理回路２３と、エンコーダ２５とが
非同期で動作していても、処理回路２３からの色差信号
（デジタルデータ）のサンプリング位相を、エンコーダ
２５のクロック位相に変換する回路である。
−Ｙ）、（Ｂ−Ｙ）のサンプリング位相の安定化および
位相合わせを行う回路が、変換回路２４である。すなわ
ち、回路２４は、処理回路２３と、エンコーダ２５とが
非同期で動作していても、処理回路２３からの色差信号
（デジタルデータ）のサンプリング位相を、エンコーダ
２５のクロック位相に変換する回路である。
【００１１】また、図７は再生系の場合であるが、記録
系においても、同様の理由により搬送色信号のデジタル
処理部に、サンプリング位相の安定化および位相合わせ
を行う変換回路が必要とされる。
系においても、同様の理由により搬送色信号のデジタル
処理部に、サンプリング位相の安定化および位相合わせ
を行う変換回路が必要とされる。
【００１２】この発明は、そのようなデジタルデータの
サンプリング位相の変換回路を提供するとともに、特
に、簡単な構成で優れた特性の変換回路を提供しようと
するものである。
サンプリング位相の変換回路を提供するとともに、特
に、簡単な構成で優れた特性の変換回路を提供しようと
するものである。
【００１３】
【課題を解決するための手段】このため、この発明にお
いては、各部の参照符号を後述の実施例に対応させる
と、第１のクロックCKに同期した第１のデジタルデータ
ＤINを、第１のクロックCKとは非同期の第２のクロック
XCKに同期した第２のデジタルデータＤOUTに変換する変
換回路において、第１のクロックCKの１周期τをＮ個
（Ｎ≧２）の期間に分割し、この分割期間のそれぞれご
とに第１および第２の補間係数ＫA、ＫBを定め、この分
割期間ごとの第１および第２の補間係数ＫA、ＫBのう
ち、第２のクロックXCKが位置する分割期間における第
１および第２の補間係数ＫA、ＫBを使用して、第１のデ
ジタルデータＤINのうち、あるクロック期間のデータ
（ｎ＋１）と、次のクロック期間のデータ（ｎ＋２）と
から、第２のデジタルデータＤOUTを生成するようにし
たものである。
いては、各部の参照符号を後述の実施例に対応させる
と、第１のクロックCKに同期した第１のデジタルデータ
ＤINを、第１のクロックCKとは非同期の第２のクロック
XCKに同期した第２のデジタルデータＤOUTに変換する変
換回路において、第１のクロックCKの１周期τをＮ個
（Ｎ≧２）の期間に分割し、この分割期間のそれぞれご
とに第１および第２の補間係数ＫA、ＫBを定め、この分
割期間ごとの第１および第２の補間係数ＫA、ＫBのう
ち、第２のクロックXCKが位置する分割期間における第
１および第２の補間係数ＫA、ＫBを使用して、第１のデ
ジタルデータＤINのうち、あるクロック期間のデータ
（ｎ＋１）と、次のクロック期間のデータ（ｎ＋２）と
から、第２のデジタルデータＤOUTを生成するようにし
たものである。
【００１４】
【作用】第１のデジタルデータが、等価的にＮ倍のサン
プリング周波数のデジタルデータに変換されるととも
に、そのうちの第２のクロック位置のデータが、変換出
力として取り出される。
プリング周波数のデジタルデータに変換されるととも
に、そのうちの第２のクロック位置のデータが、変換出
力として取り出される。
【００１５】
【実施例】図１において、５０はデジタルデータのサン
プリング位相の変換回路の一例を示し、これは、例えば
図６の変換回路２４おいて、色差信号（Ｒ−Ｙ）あるい
は（Ｂ−Ｙ）を変換する変換回路に対応する。そして、
変換されるべきデジタルデータＤINが、端子５１を通じ
てＤフリップフロップ回路５２Ａ、５２ＢのＤ入力に供
給される。
プリング位相の変換回路の一例を示し、これは、例えば
図６の変換回路２４おいて、色差信号（Ｒ−Ｙ）あるい
は（Ｂ−Ｙ）を変換する変換回路に対応する。そして、
変換されるべきデジタルデータＤINが、端子５１を通じ
てＤフリップフロップ回路５２Ａ、５２ＢのＤ入力に供
給される。
【００１６】この場合、データＤINは、１サンプルが例
えば８ビットのパラレルデータであり、したがって、フ
リップフロップ回路５２Ａ、５２Ｂもそれぞれ８ビット
の入出力のものとされている。また、例えば図２Ａに示
すように、データＤINの１サンプル期間（１クロック期
間）を値τとするとともに、データＤINのサンプル番号
を、ｎ、ｎ＋１、ｎ＋２、・・・とする。
えば８ビットのパラレルデータであり、したがって、フ
リップフロップ回路５２Ａ、５２Ｂもそれぞれ８ビット
の入出力のものとされている。また、例えば図２Ａに示
すように、データＤINの１サンプル期間（１クロック期
間）を値τとするとともに、データＤINのサンプル番号
を、ｎ、ｎ＋１、ｎ＋２、・・・とする。
【００１７】また、端子６１にはクロックCKが供給され
る。このクロックCKは、例えば図６の再生系であれば、
水平同期パルスがＰＬＬに供給されて形成されたパルス
であり、図２Ｂに示すように、データＤINに同期してい
る。そして、このクロックCKが、端子６１を通じてＴフ
リップフロップ回路６２に供給され、図２Ｃ、Ｄに示す
ように、１サンプル期間τごとに反転し、かつ、互いに
逆相のパルスＱ62、Ｑ62!が取り出され、これらパルス
Ｑ62、Ｑ62!がフリップフロップ回路５２Ａ、５２Ｂに
そのクロックとして供給される。
る。このクロックCKは、例えば図６の再生系であれば、
水平同期パルスがＰＬＬに供給されて形成されたパルス
であり、図２Ｂに示すように、データＤINに同期してい
る。そして、このクロックCKが、端子６１を通じてＴフ
リップフロップ回路６２に供給され、図２Ｃ、Ｄに示す
ように、１サンプル期間τごとに反転し、かつ、互いに
逆相のパルスＱ62、Ｑ62!が取り出され、これらパルス
Ｑ62、Ｑ62!がフリップフロップ回路５２Ａ、５２Ｂに
そのクロックとして供給される。
【００１８】したがって、フリップフロップ回路５２Ａ
からは、図２Ｅに示すように、データＤINのうちの例え
ば偶数番目のサンプルのデータＤAが、期間２τの周期
で取り出され、フリップフロップ回路５２Ｂからは、図
２Ｆに示すように、データＤINのうちの奇数番目のサン
プルのデータＤBが、期間２τの周期で、かつ、データ
ＤAよりも期間τだけ遅れて取り出される。
からは、図２Ｅに示すように、データＤINのうちの例え
ば偶数番目のサンプルのデータＤAが、期間２τの周期
で取り出され、フリップフロップ回路５２Ｂからは、図
２Ｆに示すように、データＤINのうちの奇数番目のサン
プルのデータＤBが、期間２τの周期で、かつ、データ
ＤAよりも期間τだけ遅れて取り出される。
【００１９】さらに、フリップフロップ回路６２からの
パルスＱ62が、Ｄフリップフロップ回路６３のＤ入力に
供給されるとともに、端子６１からのクロックCKが、イ
ンバータ６３に供給されて図２Ｇに示すように、位相の
反転したパルスＱ63とされ、このパルスＱ63が、フリッ
プフロップ回路６４にそのクロックとして供給される。
こうして、フリップフロップ回路６４からは、図２Ｈに
示すように、データＤINの各サンプルの中央の時点ごと
に、反転するパルスＱ64が取り出される。
パルスＱ62が、Ｄフリップフロップ回路６３のＤ入力に
供給されるとともに、端子６１からのクロックCKが、イ
ンバータ６３に供給されて図２Ｇに示すように、位相の
反転したパルスＱ63とされ、このパルスＱ63が、フリッ
プフロップ回路６４にそのクロックとして供給される。
こうして、フリップフロップ回路６４からは、図２Ｈに
示すように、データＤINの各サンプルの中央の時点ごと
に、反転するパルスＱ64が取り出される。
【００２０】また、インバータ６３からのパルスＱ63
が、遅延回路６５に供給されて図２Ｉに示すように、パ
ルスＱ63よりも期間1/4τだけ遅延したパルスＱ65が形
成される。そして、このパルスＱ65がアンド回路６６に
供給されるとともに、フリップフロップ回路６４からの
パルスＱ64がアンド回路６６に供給され、アンド回路６
６からは図２Ｊに示すように、偶数番目のデータＤAの
中央の1/2τ期間に立ち上がっているパルスＱ66が取り
出される。そして、このパルスＱ66が、補間係数形成回
路６９に供給される。
が、遅延回路６５に供給されて図２Ｉに示すように、パ
ルスＱ63よりも期間1/4τだけ遅延したパルスＱ65が形
成される。そして、このパルスＱ65がアンド回路６６に
供給されるとともに、フリップフロップ回路６４からの
パルスＱ64がアンド回路６６に供給され、アンド回路６
６からは図２Ｊに示すように、偶数番目のデータＤAの
中央の1/2τ期間に立ち上がっているパルスＱ66が取り
出される。そして、このパルスＱ66が、補間係数形成回
路６９に供給される。
【００２１】さらに、遅延回路６５からのパルスＱ65
が、アンド回路６７に供給されるとともに、フリップフ
ロップ回路６４からのパルスＱ64が、アンド回路６７の
負論理入力に供給され、アンド回路６７からは図２Ｋに
示すように、奇数番目のデータＤBの中央の1/2τ期間に
立ち上がっているパルスＱ67が取り出される。そして、
このパルスＱ67が、補間係数形成回路６９に供給され
る。
が、アンド回路６７に供給されるとともに、フリップフ
ロップ回路６４からのパルスＱ64が、アンド回路６７の
負論理入力に供給され、アンド回路６７からは図２Ｋに
示すように、奇数番目のデータＤBの中央の1/2τ期間に
立ち上がっているパルスＱ67が取り出される。そして、
このパルスＱ67が、補間係数形成回路６９に供給され
る。
【００２２】また、アンド回路６６からのパルスＱ66が
Ｄフリップフロップ回路６８のＤ入力に供給されるとと
もに、端子６１からのクロックCKがフリップフロップ回
路６８にそのクロックとして供給され、フリップフロッ
プ回路６８からは図２Ｌに示すように、データＤA、ＤB
の変化時点ごとに反転するパルスＱ68が取り出される。
そして、このパルスＱ68が形成回路６９に供給される。
さらに、インバータ６３からのパルスＱ63も形成回路６
９に供給される。
Ｄフリップフロップ回路６８のＤ入力に供給されるとと
もに、端子６１からのクロックCKがフリップフロップ回
路６８にそのクロックとして供給され、フリップフロッ
プ回路６８からは図２Ｌに示すように、データＤA、ＤB
の変化時点ごとに反転するパルスＱ68が取り出される。
そして、このパルスＱ68が形成回路６９に供給される。
さらに、インバータ６３からのパルスＱ63も形成回路６
９に供給される。
【００２３】こうして、形成回路６９には、パルスＱ6
8、Ｑ66、Ｑ67、Ｑ63が供給されるが、これらパルスＱ6
8〜Ｑ63を組み合わせたときの周期は、図２からも明ら
かなように、期間２τである。そこで、図２Ｍに示すよ
うに、例えばデータＤINのサンプル番号ｎ＋１、ｎ＋２
の期間２τを、期間1/4τごとに８等分し、その分割期
間を順に期間Ｔ1〜Ｔ8とする。
8、Ｑ66、Ｑ67、Ｑ63が供給されるが、これらパルスＱ6
8〜Ｑ63を組み合わせたときの周期は、図２からも明ら
かなように、期間２τである。そこで、図２Ｍに示すよ
うに、例えばデータＤINのサンプル番号ｎ＋１、ｎ＋２
の期間２τを、期間1/4τごとに８等分し、その分割期
間を順に期間Ｔ1〜Ｔ8とする。
【００２４】そして、この例においては、入力データＤ
INに対して線形補間を行って目的とする出力データＤOU
Tを得る場合である。このため、形成回路６９からは、
期間Ｔ1〜Ｔ8に、例えば図３に示すように、1/4τ期間
ごとに、値が1/4ずつ、かつ、互いに相補的に変化する
補間係数ＫA、ＫBが取り出される。
INに対して線形補間を行って目的とする出力データＤOU
Tを得る場合である。このため、形成回路６９からは、
期間Ｔ1〜Ｔ8に、例えば図３に示すように、1/4τ期間
ごとに、値が1/4ずつ、かつ、互いに相補的に変化する
補間係数ＫA、ＫBが取り出される。
【００２５】そして、フリップフロップ回路５２Ａ、５
２ＢからのデータＤA、ＤBが乗算回路５３Ａ、５３Ｂに
供給されるとともに、形成回路６９からの係数ＫA、ＫB
が、乗算回路５３Ａ、５３Ｂに供給されてデータＤA、
ＤBに乗算され、乗算回路５４からは、図２Ｎに示すよ
うに、 Ｄ54＝ＫA・ＤA＋ＫB・ＤB で示されるデータＤ54が取り出される。
２ＢからのデータＤA、ＤBが乗算回路５３Ａ、５３Ｂに
供給されるとともに、形成回路６９からの係数ＫA、ＫB
が、乗算回路５３Ａ、５３Ｂに供給されてデータＤA、
ＤBに乗算され、乗算回路５４からは、図２Ｎに示すよ
うに、 Ｄ54＝ＫA・ＤA＋ＫB・ＤB で示されるデータＤ54が取り出される。
【００２６】したがって、各クロック期間τのデータＤ
54は、データＤINのうちの、前のサンプルの占める割り
合いが、1/4τ期間ごとに次第に減少していくととも
に、次のサンプルの占める割り合いが、1/4τ期間ごと
に次第に増加していくことになる。したがって、例えば
図２Ｏに実線で示すように（これは、Ｄ／Ａ変換したと
きに波形）、データＤ54は、データＤINが直線補間さ
れ、1/4τ期間ごとに変化する波形となる。
54は、データＤINのうちの、前のサンプルの占める割り
合いが、1/4τ期間ごとに次第に減少していくととも
に、次のサンプルの占める割り合いが、1/4τ期間ごと
に次第に増加していくことになる。したがって、例えば
図２Ｏに実線で示すように（これは、Ｄ／Ａ変換したと
きに波形）、データＤ54は、データＤINが直線補間さ
れ、1/4τ期間ごとに変化する波形となる。
【００２７】そして、このデータＤ54が、Ｄフリップフ
ロップ回路５５のＤ入力に供給されるとともに、図２Ｐ
に示すように、サンプリング位相の変換後におけるクロ
ックXCKが、端子５６からフリップフロップ回路５５に
そのクロックとして供給される。このクロックXCKは、
例えば図６の再生系の場合であれば、水晶発振回路にお
いて形成された安定な周波数および位相の信号である。
ロップ回路５５のＤ入力に供給されるとともに、図２Ｐ
に示すように、サンプリング位相の変換後におけるクロ
ックXCKが、端子５６からフリップフロップ回路５５に
そのクロックとして供給される。このクロックXCKは、
例えば図６の再生系の場合であれば、水晶発振回路にお
いて形成された安定な周波数および位相の信号である。
【００２８】こうして、フリップフロップ回路５５にお
いて、図２Ｑに示すように、データＱ54がクロックXCK
ごとにラッチされ、このラッチ結果のデータＤOUTが端
子５７に取り出される。
いて、図２Ｑに示すように、データＱ54がクロックXCK
ごとにラッチされ、このラッチ結果のデータＤOUTが端
子５７に取り出される。
【００２９】すると、この場合、入力データＤINを補間
により４倍のサンプリング周波数のデータＤ54に変換
し、このデータＤ54のうち、クロックXCKの時点のサン
プルをデータＤOUTとして取り出したのであるから、こ
のデータＤOUTは、入力データＤINのサンプリング位相
をクロックXCKの位相に変換したデータにほかならな
い。
により４倍のサンプリング周波数のデータＤ54に変換
し、このデータＤ54のうち、クロックXCKの時点のサン
プルをデータＤOUTとして取り出したのであるから、こ
のデータＤOUTは、入力データＤINのサンプリング位相
をクロックXCKの位相に変換したデータにほかならな
い。
【００３０】こうして、この変換回路５０によれば、入
力データＤINのサンプリング位相を変換することができ
るが、この場合、特にこの変換回路５０によれば、入力
データＤINを、その４倍のクロックでサンプリングして
サンプリング位相を変換しているのと等価となる。した
がって、出力用のクロックXCKと、入力データＤINのサ
ンプリング点との間に位相差を生じていても、その位相
差は小さい範囲に収まることになり、クロックXCKが、
クロックCKに対して追い越したり、遅れたりしても、出
力データＤOUTに生じる歪みを小さくすることができ
る。
力データＤINのサンプリング位相を変換することができ
るが、この場合、特にこの変換回路５０によれば、入力
データＤINを、その４倍のクロックでサンプリングして
サンプリング位相を変換しているのと等価となる。した
がって、出力用のクロックXCKと、入力データＤINのサ
ンプリング点との間に位相差を生じていても、その位相
差は小さい範囲に収まることになり、クロックXCKが、
クロックCKに対して追い越したり、遅れたりしても、出
力データＤOUTに生じる歪みを小さくすることができ
る。
【００３１】また、４倍のサンプリング周波数でフィル
タリングできるので、入力データＤINの帯域幅に対して
サンプリング周波数に余裕があり、タップ数の少ないフ
ィルタでも、周波数特性の劣化を少なくする図１に示す
例においては、加算回路５４において合成されたデータ
Ｄ54のうち、クロックXCKの時点のデータを、Ｄフリッ
プフロップ回路５５においてラッチすることにより、出
力データＤOUTを得た場合であるが、図４に示す例にお
いては、合成される前の各データをラッチすることによ
り、出力データＤOUTを得るようにした場合である。
タリングできるので、入力データＤINの帯域幅に対して
サンプリング周波数に余裕があり、タップ数の少ないフ
ィルタでも、周波数特性の劣化を少なくする図１に示す
例においては、加算回路５４において合成されたデータ
Ｄ54のうち、クロックXCKの時点のデータを、Ｄフリッ
プフロップ回路５５においてラッチすることにより、出
力データＤOUTを得た場合であるが、図４に示す例にお
いては、合成される前の各データをラッチすることによ
り、出力データＤOUTを得るようにした場合である。
【００３２】すなわち、図４に示す例においては、Ｄフ
リップフロップ回路５２Ａ、５２ＢからのデータＤA、
ＤBが、Ｄフリップフロップ回路７１Ａ、７１Ｂに供給
されるとともに、クロックXCKがＤフリップフロップ回
路７１Ａ、７１Ｂにそのクロック入力として供給され、
データＤA、ＤBのうち、クロックXCKの立ち上がり時点
のデータが、そのクロック期間、Ｄフリップフロップ回
路７１Ａ、７１Ｂにラッチされ、このラッチされたデー
タＤA、ＤBが乗算回路５３Ａ、５３Ｂに供給される。
リップフロップ回路５２Ａ、５２ＢからのデータＤA、
ＤBが、Ｄフリップフロップ回路７１Ａ、７１Ｂに供給
されるとともに、クロックXCKがＤフリップフロップ回
路７１Ａ、７１Ｂにそのクロック入力として供給され、
データＤA、ＤBのうち、クロックXCKの立ち上がり時点
のデータが、そのクロック期間、Ｄフリップフロップ回
路７１Ａ、７１Ｂにラッチされ、このラッチされたデー
タＤA、ＤBが乗算回路５３Ａ、５３Ｂに供給される。
【００３３】また、パルスＱ68、Ｑ66、Ｑ67、Ｑ63が、
Ｄフリップフロップ回路７２〜７５を通じて形成回路６
９に供給されるとともに、クロックXCKがＤフリップフ
ロップ回路７２〜７５に供給され、クロックXCKの立ち
上がり時点、すなわち、期間Ｔ11〜Ｔ8のうちで、クロ
ックXCKの立ち上がりが位置する期間の係数ＫA、ＫB
が、そのクロック期間、乗算回路５３Ａ、５３Ｂに供給
される。
Ｄフリップフロップ回路７２〜７５を通じて形成回路６
９に供給されるとともに、クロックXCKがＤフリップフ
ロップ回路７２〜７５に供給され、クロックXCKの立ち
上がり時点、すなわち、期間Ｔ11〜Ｔ8のうちで、クロ
ックXCKの立ち上がりが位置する期間の係数ＫA、ＫB
が、そのクロック期間、乗算回路５３Ａ、５３Ｂに供給
される。
【００３４】したがって、加算回路５４からは、サンプ
リング位相がクロックXCKの時点に変換されたデータＤO
UTが出力されることになり、これが端子５７に取り出さ
れる。
リング位相がクロックXCKの時点に変換されたデータＤO
UTが出力されることになり、これが端子５７に取り出さ
れる。
【００３５】また、図５に示す例においては、クロック
XCKの立ち上がり時点におけるパルスＱ68、Ｑ66、Ｑ6
7、Ｑ63が、Ｄフリップフロップ回路７２〜７５におい
て、次のクロックXCKの立ち上がりまでラッチされる。
そして、そのラッチ結果が位相判定回路７６に供給さ
れ、そのパルスＱ68、Ｑ66、Ｑ67、Ｑ63が、期間Ｔ1〜
Ｔ8のうちのどの期間のものであるかが判定されるとと
もに、その判定結果がクロックXCKの期間保持される。
XCKの立ち上がり時点におけるパルスＱ68、Ｑ66、Ｑ6
7、Ｑ63が、Ｄフリップフロップ回路７２〜７５におい
て、次のクロックXCKの立ち上がりまでラッチされる。
そして、そのラッチ結果が位相判定回路７６に供給さ
れ、そのパルスＱ68、Ｑ66、Ｑ67、Ｑ63が、期間Ｔ1〜
Ｔ8のうちのどの期間のものであるかが判定されるとと
もに、その判定結果がクロックXCKの期間保持される。
【００３６】そして、その判定結果が、形成回路６９に
供給され、期間Ｔ1〜Ｔ8のうちの判定された期間に対応
する係数ＫA、ＫBが取り出され、この係数ＫA、ＫBが乗
算回路５３Ａ、５３Ｂにそれぞれ供給される。したがっ
て、加算回路５４からは、サンプリング位相がクロック
XCKの時点に変換されたデータＤOUTが出力されることに
なり、これが端子５７に取り出される。
供給され、期間Ｔ1〜Ｔ8のうちの判定された期間に対応
する係数ＫA、ＫBが取り出され、この係数ＫA、ＫBが乗
算回路５３Ａ、５３Ｂにそれぞれ供給される。したがっ
て、加算回路５４からは、サンプリング位相がクロック
XCKの時点に変換されたデータＤOUTが出力されることに
なり、これが端子５７に取り出される。
【００３７】なお、上述においては、形成回路６９にお
いて、データＤA、ＤBを直線補間する係数ＫA、ＫBを形
成したが、他の関数による補間の係数とすることもでき
る。また、期間Ｔ4、Ｔ5およびＴ8、Ｔ1に、データＤ
A、ＤBのレベルが安定していない場合には、例えば１つ
前のサンプルで代用することもできる。さらに、遅延回
路６５はアナログ回路で構成したり、カウンタを使用し
てデジタル回路で構成することができる。
いて、データＤA、ＤBを直線補間する係数ＫA、ＫBを形
成したが、他の関数による補間の係数とすることもでき
る。また、期間Ｔ4、Ｔ5およびＴ8、Ｔ1に、データＤ
A、ＤBのレベルが安定していない場合には、例えば１つ
前のサンプルで代用することもできる。さらに、遅延回
路６５はアナログ回路で構成したり、カウンタを使用し
てデジタル回路で構成することができる。
【００３８】
【発明の効果】この発明によれば、入力データＤINのサ
ンプリング位相を変換することができるが、この場合、
特にこの変換回路５０によれば、入力データＤINを、例
えば４倍のクロックでサンプリングしてサンプリング位
相を変換しているのと等価となる。したがって、出力用
のクロックXCKと、入力データＤINのサンプリング点と
の間に位相差を生じていても、その位相差は小さい範囲
に収まることになり、クロックXCKが、クロックCKに対
して追い越したり、遅れたりしても、出力データＤOUT
に生じる歪みを小さくすることができる。
ンプリング位相を変換することができるが、この場合、
特にこの変換回路５０によれば、入力データＤINを、例
えば４倍のクロックでサンプリングしてサンプリング位
相を変換しているのと等価となる。したがって、出力用
のクロックXCKと、入力データＤINのサンプリング点と
の間に位相差を生じていても、その位相差は小さい範囲
に収まることになり、クロックXCKが、クロックCKに対
して追い越したり、遅れたりしても、出力データＤOUT
に生じる歪みを小さくすることができる。
【００３９】また、例えば４倍のサンプリング周波数で
フィルタリングできるので、入力データＤINの帯域幅に
対してサンプリング周波数に余裕があり、タップ数の少
ないフィルタでも、周波数特性の劣化を少なくする
フィルタリングできるので、入力データＤINの帯域幅に
対してサンプリング周波数に余裕があり、タップ数の少
ないフィルタでも、周波数特性の劣化を少なくする
【図１】この発明の一例を示す系統図である。
【図２】図１の回路の動作を説明するための波形図であ
る。
る。
【図３】補間用の係数の一例を示す図である。
【図４】この発明の他の例の一部を示す系統図である。
【図５】この発明の他の例の一部を示す系統図である。
【図６】周波数スペクトルの一例を示す図である。
【図７】ＶＴＲの再生系の一例を示す系統図である。
５０ 変換回路
５２Ａ、５２Ｂ Ｄフリップフロップ回路
５３Ａ、５３Ｂ 乗算回路
５４ 加算回路
５５ Ｄフリップフロップ回路
６２ Ｔフリップフロップ回路
６４、６８ Ｄフリップフロップ回路
６５ 遅延回路
６９ 補間係数形成回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 9/44 - 9/898
Claims (4)
- 【請求項１】第１のクロックに同期した第１のデジタル
データを、上記第１のクロックとは非同期の第２のクロ
ックに同期した第２のデジタルデータに変換する変換回
路において、 上記第１のクロックの１周期をＮ個（Ｎ≧２）の期間に
分割し、 この分割期間のそれぞれごとに第１および第２の補間係
数を定め、 この分割期間ごとの第１および第２の補間係数のうち、
上記第２のクロックが位置する分割期間における上記第
１および第２の補間係数を使用して、上記第１のデジタ
ルデータのうち、あるクロック期間のデータと、次のク
ロック期間のデータとから、上記第２のデジタルデータ
を生成するとともに、 上記第１のデジタルデータの１サンプル期間ごとに、上
記第２のクロックの時点の第１および第２の補間係数を
生成するようにしたデジタルデータのサンプリング位相
の変換回路。 - 【請求項２】請求項１に記載の変換回路において、 上記分割期間ごとに、その分割期間における上記第１お
よび第２の補間係数を使用して、上記第１のデジタルデ
ータのうち、あるクロック期間のデータと、次のクロッ
ク期間のデータとから、Ｎ倍のクロック周波数のデジタ
ルデータを生成し、 この生成したデジタルデータのうち、上記第２のクロッ
クが位置する上記分割期間のデータを取り出して上記第
２のデジタルデータを生成するようにしたデジタルデー
タのサンプリング位相の変換回路。 - 【請求項３】請求項１に記載の変換回路において、 上記分割期間のうち、上記第２のクロックが位置する分
割期間における上記第１および第２の補間係数を取り出
し、 この取り出した第１および第２の補間係数を使用して、
上記第１のデジタルデータのうち、あるクロック期間の
データと、次のクロック期間のデータとから、上記第２
のデジタルデータを生成するようにしたデジタルデータ
のサンプリング位相の変換回路。 - 【請求項４】請求項１、請求項２あるいは請求項３に記
載の変換回路において、 Ｎ＝４となるようにしたデジタルデータのサンプリング
位相の変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21210794A JP3528868B2 (ja) | 1994-08-12 | 1994-08-12 | デジタルデータのサンプリング位相の変換回路 |
| US08/513,130 US5870038A (en) | 1994-08-12 | 1995-08-09 | Circuit for converting sampling phase of digital data |
| DE69515234T DE69515234T2 (de) | 1994-08-12 | 1995-08-10 | Numerische Datenkonvertierung |
| EP95305585A EP0699005B1 (en) | 1994-08-12 | 1995-08-10 | Converting digital data |
| KR1019950024770A KR100353098B1 (ko) | 1994-08-12 | 1995-08-11 | 디지탈데이타샘플링위상변환회로및변환방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21210794A JP3528868B2 (ja) | 1994-08-12 | 1994-08-12 | デジタルデータのサンプリング位相の変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0856369A JPH0856369A (ja) | 1996-02-27 |
| JP3528868B2 true JP3528868B2 (ja) | 2004-05-24 |
Family
ID=16617001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21210794A Expired - Fee Related JP3528868B2 (ja) | 1994-08-12 | 1994-08-12 | デジタルデータのサンプリング位相の変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5870038A (ja) |
| EP (1) | EP0699005B1 (ja) |
| JP (1) | JP3528868B2 (ja) |
| KR (1) | KR100353098B1 (ja) |
| DE (1) | DE69515234T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097879A (en) * | 1996-04-04 | 2000-08-01 | Hitachi, Ltd. | Video camera apparatus of digital recording type |
| KR100541053B1 (ko) * | 2003-02-11 | 2006-01-10 | 삼성전자주식회사 | 프로세스들간의 출력 동기가 보정된 다중 프로세스 ａ/ｄ컨버터 |
| US6809664B1 (en) * | 2003-06-26 | 2004-10-26 | International Business Machines Corporation | Double width data bus, single rate to single width data bus, double rate converter circuit |
| US8248141B2 (en) | 2005-07-08 | 2012-08-21 | Med-El Elekromedizinische Geraete Gmbh | Data and power system based on CMOS bridge |
| WO2007072226A2 (en) * | 2005-07-08 | 2007-06-28 | Med-El Elektromedizinische Geraete Gmbh | Cmos full wave rectifier |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864387A (en) * | 1987-04-10 | 1989-09-05 | Sony Corporation | PAL video time base corrector inverts color difference signal (V) axis |
| JP2731151B2 (ja) * | 1987-09-18 | 1998-03-25 | 株式会社東芝 | 位相情報検出回路 |
| US5301196A (en) * | 1992-03-16 | 1994-04-05 | International Business Machines Corporation | Half-speed clock recovery and demultiplexer circuit |
| US5774080A (en) * | 1994-12-15 | 1998-06-30 | Analog Devices, Incorporated | Reduced transistor-count data storage and multiplexing system |
-
1994
- 1994-08-12 JP JP21210794A patent/JP3528868B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-09 US US08/513,130 patent/US5870038A/en not_active Expired - Fee Related
- 1995-08-10 EP EP95305585A patent/EP0699005B1/en not_active Expired - Lifetime
- 1995-08-10 DE DE69515234T patent/DE69515234T2/de not_active Expired - Fee Related
- 1995-08-11 KR KR1019950024770A patent/KR100353098B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0699005B1 (en) | 2000-03-01 |
| DE69515234D1 (de) | 2000-04-06 |
| KR100353098B1 (ko) | 2003-01-06 |
| EP0699005A3 (en) | 1997-04-16 |
| EP0699005A2 (en) | 1996-02-28 |
| KR960008791A (ko) | 1996-03-22 |
| US5870038A (en) | 1999-02-09 |
| DE69515234T2 (de) | 2000-07-13 |
| JPH0856369A (ja) | 1996-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3528868B2 (ja) | デジタルデータのサンプリング位相の変換回路 | |
| US4480271A (en) | Dropped sample data rate reduction system | |
| US4805034A (en) | Color video signal transmission system | |
| JPS59205889A (ja) | フイルタ | |
| JPS60187195A (ja) | 映像信号の記録再生装置 | |
| GB2113038A (en) | Dropped sample data rate reduction system | |
| JPH0319094Y2 (ja) | ||
| JP2625758B2 (ja) | 標本化周波数変換回路 | |
| JP3063480B2 (ja) | ディジタル色信号処理方法 | |
| JPH0378164A (ja) | 磁気記録再生装置 | |
| JP3509204B2 (ja) | カラービデオ信号処理装置 | |
| JP3167267B2 (ja) | 時間軸処理装置 | |
| JPH0546034B2 (ja) | ||
| JPH0135557B2 (ja) | ||
| JPS6057132B2 (ja) | Ｐｃｍ方式信号記録再生装置 | |
| JP3319287B2 (ja) | プリコーダ | |
| JP2630141B2 (ja) | 映像信号記録再生装置 | |
| JPH04109782A (ja) | 画像信号処理装置 | |
| JPS5939802B2 (ja) | 時間軸等化器の制御方式 | |
| JPS63241598A (ja) | 音声信号補正方法 | |
| JPS60220695A (ja) | 色信号処理装置 | |
| JPS61201589A (ja) | 同期信号分離装置 | |
| JPH0465598B2 (ja) | ||
| JPH034158B2 (ja) | ||
| JPS60171869A (ja) | 同期信号発生器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040204 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040217 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120305 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |