JP3503659B2 - 制御信号発生装置 - Google Patents

制御信号発生装置

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    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は制御信号発生装置に関
し、特に論理回路に対して制御信号を出力するプログラ
マブルな制御信号発生装置に関するものである。
【０００２】
【従来の技術】図１７は従来の制御信号発生装置の構成
を示す回路図である。この制御信号発生装置は、クロッ
クの数をカウントし、ある特定のタイミングで制御信号
を出力する。
【０００３】図において、外部からのリセット信号５１
が“１”レベルにあるとき、２進カウンタ５２がリセッ
トされ、出力信号５４がすべて“０”レベルとなる。２
進カウンタ５２はクロック５３に同期して、クロック数
を数えるカウンタであり、その出力信号５４は２進数で
表わされる。たとえば、２進カウンタ５２が４ビットの
カウンタであるとき、リセット後にクロック５３が１回
入力されると、“０００１”、次のクロックが入力され
ると、“００１０”といったようにカウントアップされ
る。
【０００４】論理回路５５は、２進カウンタ５２の出力
信号５４の組合わせで出力信号５６と出力信号５７とが
決定される。たとえば、２進カウンタ５２からの入力が
“００１０”のときに限り、出力のあるビットを“１”
レベルにできるようになっている。
【０００５】図１８は図１７の論理回路５５の具体例を
示す図であり、図１９は図１７および図１８の制御信号
発生装置の動作を示すタイミングチャートである。
【０００６】図を参照して、２進カウンタ５２からの出
力信号５４ａは、ＡＮＤ論理回路１０３，１０５ｂ，１
０５ｃとインバータ論理回路１０１ａを介してＡＮＤ論
理回路１０５ａ，１０５ｄに、入力される。同様に２進
カウンタ５２の出力信号５４ｂはＡＮＤ論理回路１０
３，１０５ｂと、インバータ１０１ｂを介してＡＮＤ論
理回路１０５ａ，１０５ｃ，１０５ｄとに、出力信号５
４ｃは、ＡＮＤ論理回路１０５ａ，１０５ｃと、インバ
ータ１０１ｃを介してＡＮＤ論理回路１０３，１０５
ｂ，１０５ｄとに、出力信号５４ｄはＡＮＤ論理回路１
０５ｃと、インバータ１０１ｄを介してＡＮＤ論理回路
１０３，１０５ａ，１０５ｂとに各々入力される。この
ように構成された論理回路は、出力信号５４が“１１０
０”のときのみ、ＡＮＤ論理回路１０３からの出力信号
５７は“１”レベルとなる。そして、出力信号５７は、
ＯＲ論理回路５８を通って２進カウンタ５２をリセット
する。このように論理回路５５は、自己リセットを出す
ことにより、所望のクロックカウンタ数でリセットする
ことができる。以上のように論理回路５５を論理回路で
作る方法もあるが、論理回路の代わりにＰＬＡ（Progra
mable Logic Array)，ＲＡＭ（Random Access Memory）
等を利用して作ることも可能である。
【０００７】なお、制御信号５６ａ〜５６ｄの各々は、
２進カウンタ５２の出力信号５４が各々“００１０”，
“１０００”，“１０１１”，“００００”になったと
きだけ“１”レベルとなる。
【０００８】
【発明が解決しようとする課題】上記のような従来の制
御信号発生装置では、回路を組上げた後で、出力５６の
“１”となるクロックカウント値を変更するのであれ
ば、論理回路５５にＲＡＭを用いてプログラマブルに制
御する必要がある。すなわち、ＲＡＭのアドレス入力に
２進カウンタ出力５４を入力することで実現される。こ
のとき、２進カウンタ出力５４のビット数をｎ，制御出
力信号５６のビット数をｍとするとｍビット×２n ワー
ドの容量のＲＡＭが必要となる。ここで、ｎが大きくな
ると、大容量のＲＡＭが必要になるという問題が生じ
る。
【０００９】この発明は上記のような課題を解決するた
めになされたもので、記憶容量の小さい記憶装置を用い
て、種々の制御信号を発生することができる制御信号発
生装置を提供することを目的とする。
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【課題を解決するための手段】請求項１の発明に係る制
御信号発生装置は、クロック信号に応答して、順次数値
データを発生する第１の数値データ発生手段と、第１の
初期値を発生し、その後所定の信号およびクロック信号
に応答して、順次数値データを発生する第２の数値デー
タ発生手段と、第２の数値データ発生手段によって発生
される数値データごとに対応したデータが記憶されてい
る記憶手段と、記憶されているデータのうち、第２の数
値データ発生手段によって発生された数値データに対応
した対応データの少なくとも一部と、第１の数値データ
発生手段によって発生された数値データとの一致を検出
する検出手段と、検出手段の検出出力に対応する信号を
保持し、クロック信号に応答して、保持された信号を出
力する信号保持手段と、記憶されているデータのうち、
第２の数値データ発生手段によって発生された数値デー
タに対応した対応データの少なくとも一部のデータに基
づいて、対応データの少なくとも一部の出力を制御する
とともに所定の信号を発生する制御手段とを備え、信号
保持手段の出力に応答して、第１の数値データ発生手段
は第２の初期値を発生するものである。
【００１５】 請求項４の発明に係る制御信号発生装置
は、クロック信号に応答して順次数値データを発生する
第１の数値データ発生手段と、初期値を発生し、その後
所定の信号に応答して順次数値データを発生する第２の
数値データ発生手段と、第２の数値データ発生手段によ
って発生される数値ごとに対応したデータが記憶されて
いる記憶手段と、記憶されているデータのうち、第２の
数値データ発生手段によって発生された数値データに対
応した対応データの少なくとも一部と、第１の数値デー
タ発生手段によって発生された数値データとの一致を検
出する検出手段と、条件信号を入力する条件信号入力手
段と、検出手段の検出出力と入力された条件信号とに応
答して、対応データの少なくとも一部を出力し、かつ所
定の信号を発生する第１の制御手段と、検出手段の検出
出力と条件信号が入力されていない状態とに応答して、
第１の数値データ発生手段が次の数値データを発生しな
いように第１の数値データ発生手段を制御する第２の制
御手段とを備えたものである。
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【作用】請求項１の発明においては、対応データの少な
くとも一部のデータに基づいて対応データの少なくとも
一部の出力と第２の数値データ発生手段の数値データの
発生とが制御される。
【００２１】請求項４の発明においては、第１の制御手
段は、条件信号の入力に基づいて対応データの一部の出
力を制御し、第２の制御手段は条件信号が入力されない
状態に基づいて第１の数値データ発生手段の数値の発生
を制御する。
【００２２】
【実施例】図１はこの発明の第１の実施例による制御信
号発生装置の構成を示すブロック図である。
【００２３】図を参照して、制御信号発生装置は、リセ
ット信号１とクロック信号３とが各々入力される第１の
擬似乱数発生回路２および第２の擬似乱数発生回路８
と、第２の擬似乱数発生回路８からの出力信号９をその
アドレス値として、種々のデータを保持しそのデータを
出力信号１０および１１として出力することができる記
憶装置５と、第１の擬似乱数発生回路２の出力信号４と
記憶装置５の出力信号１０とが入力されてそれらの信号
の一致を検出する一致検出回路１２と、記憶装置５から
の出力信号１１と一致検出回路１２の出力信号１３とが
入力され、制御信号６として、出力制御信号６ａ〜６ｃ
を各々出力するＡＮＤ論理回路１４ａ〜１４ｃとから構
成される。一致検出回路１２の出力信号１３は第２の擬
似乱数発生回路８にも付与される。
【００２４】なお、出力信号１０および１１は、記憶装
置５の出力であり、便宜上２つに分離して示している
が、使用目的別に同じアドレスの出力データを２つに分
離しただけである。すなわち、出力信号１０および１１
は記憶装置５の個々のアドレスに対応した所定ビットの
データのうちあるビットのデータが出力信号１０に対応
し、他のビットのデータが出力信号１１に対応するもの
である。
【００２５】図２は図１の第１の擬似乱数発生回路２お
よび第２の擬似乱数発生回路８の各々に用いられる擬似
乱数発生回路の具体例を示した図である。
【００２６】図を参照して、擬似乱数発生回路は、レジ
スト４１ａ〜４１ｇが７段直列に接続されている。各々
のレジストの出力端子Ｏはビット出力と上段のレジスタ
の入力端子Ｉとに接続されている。またレジスタ４１ｃ
の出力端子Ｏは、入出力ビットおよび上段のレジスタ４
１ｄの入力端子Ｉに接続される以外に非排他的論理和回
路４３に入力されている。また最上段のレジスタ４１ｇ
の出力端子Ｏは、出力ビットと、非排他的論理和回路４
３の入力に接続されており、非排他的論理和回路４３の
出力は、最下段のレジスタ４１ａの入力端子Ｉに接続さ
れている。なおレジスタ４１ａ〜４１ｇの各々には、ク
ロック信号ＣＬおよびリセット信号Ｒが各々入力されて
いる。
【００２７】図３は図２の擬似乱数発生回路において、
リセット信号Ｒが入力されてすべてのレジスタの出力が
“０”レベルとなった後に、クロック信号ＣＬが順次入
力されたときのレジスタ４１ａ〜４１ｇの出力ビットパ
ターンを示した図である。たとえば、リセット後に最初
のクロックが入力されると、そのクロック数は“１”と
なり、レジスタ４１ｇ〜４１ａの各々の出力Ｏ6 〜Ｏ0
は“０”，“０”，“０”，“０”，“０”，“０”，
“１”、すなわち出力ビットパターンとしては“０００
０００１”となる。このようにして、擬似乱数発生回路
は、“１１１１１１１”となるビットパターン以外のビ
ットパターンをすべて出力することになり、出力ビット
パターンを１０進数に変換すると“０”，“１”，
“３”，“７”，“１４”となり、擬似的な乱数が発生
される。
【００２８】以上は７ビットの擬似乱数発生回路の一例
であるが、たとえば１０ビットの擬似乱数発生回路であ
れば、レジスタの数をさらに増加させ、出力Ｏ2 とＯ9
との非排他的論理和を最下段のレジスタに入力すること
で実現される。
【００２９】図４は図１の制御信号発生回路の各部の動
作を表わすタイミングチャートである。
【００３０】これらの図を参照して、第１の実施例によ
る制御信号発生装置の動作について説明する。
【００３１】まず、初期状態にて外部よりリセット信号
１が与えられる。このとき、第１の擬似乱数発生回路２
と第２の擬似乱数発生回路８とは、ともに出力が“０”
レベルとなるようにリセットされる。第２の擬似乱数発
生回路８の出力信号９は、記憶装置５のアドレス値に対
応する入力となっている。したがって、記憶装置５のデ
ータの出力信号１０および１１は記憶装置５の０番地の
アドレスに対応するデータを出力する。また、第２の擬
似乱数発生回路８は一致検出回路１２の出力信号１３が
“１”レベルであるときに限り、次のクロックに同期し
て次の乱数値が出力されるように制御されている。ここ
で、一致検出回路１２は第１の擬似乱数発生回路２の出
力信号４と記憶装置５の出力信号１０とが同じ値である
ときに限り、“１”の信号を出力する回路である。従来
例のカウンタと同様に第１の擬似乱数発生回路２はクロ
ックに同期して次々と乱数値を出力する。
【００３２】ここで、リセット直後の状態で記憶装置５
の出力信号１０が“１１０００１０”（２進数）であっ
たとする。このとき、一致検出回路１２の出力信号１３
が“０”であるので、記憶装置５の出力信号１１（この
例では“１０１”）がいかなる値であっても出力制御信
号６ａ〜６ｃは全部“０”レベルである。
【００３３】クロック信号が１つ来たとき、第１の擬似
乱数発生回路２は次の乱数値“００００００１”を出力
する。しかし、この状態では第２の擬似乱数発生回路８
の出力信号９は変化しないので、記憶装置５の出力信号
１０および１１はアドレス０番地のデータが出力された
ままとなっている。一致検出回路１２の出力が“１”と
ならないため、出力制御信号６はすべて“０”のままで
ある。
【００３４】クロック信号が８つ来たとき、第１の擬似
乱数発生回路２の出力が“１１０００１０”となり、記
憶装置５の出力信号１０と一致するので、一致検出回路
１２の出力信号１３は“１”となる。このとき、記憶装
置５の出力信号１１の２進パターン（この例では“１０
１”）に従って出力制御信号が出力される。具体的には
出力制御信号６ａは“１”，出力制御信号６ｂは“０”
および出力制御信号６ｃは“１”となる。さらに、次の
クロックで第２の擬似乱数発生回路８が次の乱数値
“１”を出力し、記憶装置５のアドレス１番地のデータ
が記憶装置５の出力データ１０および１１として出力さ
れる。
【００３５】ここで、記憶装置５の出力信号１０が“１
１１０１０１”であったとすると、第１の擬似乱数発生
回路２の出力信号４が“１１１０１０１”になるまで、
一致検出回路１２の出力信号１３は“０”であるので、
再び出力制御信号６の値を全部“０”とする。第１の擬
似乱数発生回路２の出力値が“１１１０１０１”になる
と記憶装置５のアドレス１番地のデータ（出力信号１
１）に従った２進数パターン（この例では“１１１”）
を出力制御信号６として出力する。
【００３６】以降、順次第２の擬似乱数発生回路８の出
力する乱数値（３，７，１４…）の番地に記憶されてい
るデータパターン（記憶装置５の出力信号１０および１
１）に従ったタイミングで出力制御信号が出力される。
【００３７】従来の制御信号発生装置では、２n のクロ
ックサイクル期間をプログラマブルに制御するためには
２n のアドレス空間を持つ記憶装置が必要であったが、
本願発明によれば、制御信号が全部“０”でよいクロッ
クサイクル期間のデータは不要となるため、記憶装置の
アドレス空間を削減することができる。また、擬似乱数
発生回路を使用しているため、通常のインクリメントタ
イプのカウンタ（ポインタ）に比較して回路量を削減す
ることもできる。
【００３８】図５はこの発明の第２の実施例による制御
信号発生装置の構成を示すブロック図である。
【００３９】図を参照して、図１の第１の実施例による
装置との構成上の差異について主に説明する。この実施
例においては、プリセット信号１５が第１の擬似乱数発
生回路２および第２の擬似乱数発生回路８に各々入力さ
れている点のみが第１の実施例の装置と異なっており、
他の構成については第１の実施例の装置と同様である。
【００４０】図６は図５の制御信号発生装置の各部の動
作を示すタイミングチャートである。
【００４１】これらの図を参照して、第２の実施例によ
る制御信号発生装置の動作について説明する。
【００４２】まず、初期状態にて外部よりリセット信号
１またはプリセット１５が与えられる。リセット信号が
与えられたときの動作は第１の実施例と同様であるので
その説明は繰返さない。プリセット信号１５が与えられ
たときには、まず第２の擬似乱数発生回路８の出力信号
９がプリセット値（この例では“０００００００”（１
０進数では“０”））に設定され、さらに第１の擬似乱
数発生回路２の出力信号４もプリセット値“０００００
００”に設定される。プリセット値はプリセット信号の
みで任意の値に設定されてもよいし、また複数ビットか
ら構成される信号によりそれぞれの信号を任意の値に設
定するように構成してもよい。
【００４３】第１の実施例と同様に、第２の擬似乱数発
生回路８の出力信号９は記憶装置５のアドレス値を示す
データとなっており、記憶装置５のデータ出力１０およ
び１１はアドレスとしてプリセットで設定された番地の
データを出力している。また、第２の擬似乱数発生回路
８は一致検出回路１２の出力信号１３が“１”であると
きに限り、次のクロックに同期して次の乱数値を出力す
るように制御されている。一方、第１の擬似乱数発生回
路２は、クロックに同期して次々と乱数値を出力する。
一致検出回路１２は第１の擬似乱数発生回路２の出力信
号４と記憶装置５の出力信号１０とが同じ値であるとき
に限り“１”を出力する。
【００４４】プリセット直後の状態で記憶装置５の出力
信号１０が“１００１１１１”、第１の擬似乱数発生回
路２の出力信号４が“０００００００”であったとす
る。このとき、一致検出回路１２の出力信号１３は
“０”であるので、記憶装置５の出力信号１１がいかな
る値（この例では“１０１”）であっても出力制御信号
６ａ〜６ｃは全部“０”である。
【００４５】第１の実施例と同様に、記憶装置５の出力
信号１０と第１の擬似乱数発生回路２の出力信号４とが
一致するまで、出力制御信号６は全部“０”レベルのま
まである。
【００４６】６４個目のクロック信号が来たとき、第１
の擬似乱数発生回路２の出力信号４が“１００１１１
１”となり、記憶装置５の出力信号１０と一致するの
で、一致検出回路１２の出力信号が“１”となる。この
とき、記憶装置５の出力信号１１の２進数パターン（こ
の例では“１０１”）に従って出力制御信号６が出力さ
れる。具体的には出力制御信号６ａは“１”、出力制御
信号６ｂは“０”および出力制御信号６ｃは“１”を出
力する。さらに、次のクロックで第２の擬似乱数発生回
路８が次の乱数値（この例では“００００００１”（１
０進数では“１”））を出力し、記憶装置５の読出アド
レスを更新する。更新されたアドレス１番地のデータが
記憶装置５の出力信号１０および１１として出力され
る。
【００４７】以下、第１の実施例と同様に記憶されてい
るデータパターン（記憶装置５の出力信号１０および１
１）に従ったタイミングで出力制御信号６ａ〜６ｃが出
力される。
【００４８】第１の実施例では、異なったクロックサイ
クル期間の制御ができなかったが、この第２の実施例で
はプリセット値を種々に設定することにより、複数のタ
イミングセットを用意し、制御の目的に合わせて制御信
号の発生タイミングを切換えることができる。
【００４９】図７はこの発明の第３の実施例による制御
信号発生装置の構成を示すブロック図である。
【００５０】図を参照して、図１の第１の実施例による
装置との構成上の差異について主に説明する。この実施
例においては、一致検出回路１２の出力信号１３を受取
るレジスタ１７と、レジスタ１７の出力信号１８とリセ
ット信号１とが入力されてその出力を第１の擬似乱数発
生回路２に与えるＯＲ論理回路１６とが追加されている
点が第１の実施例の装置と異なっており、他の構成につ
いては第１の実施例の装置と同様である。
【００５１】図８は図７の制御信号発生装置の各構成部
分の動作を示すタイミングチャートである。
【００５２】これらの図を参照して、図７の制御信号発
生装置の動作について説明する。まず、初期状態にて外
部よりリセット信号１が与えられる。リセット信号１が
与えられた後、最初に一致検出回路１２の出力信号１３
が“１”になるまでは、第１の実施例と同様の動作を行
なう。
【００５３】最初に一致検出回路１２の出力信号１３が
“１”になったとき（この例では第１の擬似乱数発生回
路２の出力信号４が“１１０００１０”になったと
き）、まず、記憶装置５の出力信号１１の２進数パター
ンに従って出力制御信号６ａ〜６ｃが出力される。同時
に、一致検出回路１２の出力信号１３はデータレジスタ
１７に保持される。
【００５４】次のクロック信号３で第２の擬似乱数発生
回路８が次の乱数値（１０進数で“１”）を出力し、記
憶装置５の読出アドレスを更新し、更新された番地のデ
ータが記憶装置５の出力信号１０および１１として出力
される。同時にクロック信号３が入力されたデータレジ
スタ１７の出力信号１８がＯＲ論理回路１６を通り、第
１の擬似乱数発生回路２に入力され、その出力値４を全
部“０”に設定する。この実施例の記憶装置５の出力信
号１０のデータ（この例では“１１０００１０”）は、
１つ前のアドレスの記憶装置５の出力信号１０の出力タ
イミングから何クロック（８クロック）後に一致させる
かのデータであり、第１および第２の実施例が絶対クロ
ック数を出力信号１０のデータとしたのに対して、相対
クロック数をデータとする点で第３の実施例は異なって
いる。
【００５５】以下、リセット状態の後と同様の動作で任
意の出力制御信号を得ることができる。第１および第２
の実施例では、最低全クロックサイクル数が数えられる
擬似乱数発生回路２と記憶装置５の出力ビット（出力信
号１０に関してのみ）が必要であったが、この実施例で
は、一致検出回路１２の出力信号１３が出るごとに擬似
乱数発生回路２をリセットするので、擬似乱数発生回路
２と記憶装置５の出力ビット数を削減することができ
る。
【００５６】図９はこの発明の第４の実施例による制御
信号発生装置の構成を示すブロック図である。
【００５７】図を参照して、図１の第１の実施例との構
成上の差異について主に説明する。この実施例において
は、ＡＮＤ論理回路１４ａおよび１４ｂからの各々の出
力信号が入力されるＲＳフリップ・フロップ回路１９が
設けられ、この出力２０を、出力制御信号６ａ，６ｂと
する点が第１の実施例の装置と異なっており、他の構成
については第１の実施例の装置と同様である。
【００５８】図１０は図９の制御信号発生装置の各構成
部分の動作を示すタイミングチャートである。
【００５９】これらの図を参照して、第４の実施例によ
る制御信号発生装置の動作について説明する。
【００６０】この実施例は第１の実施例を基本とし、そ
の動作は第１の実施例と同様の動作を行なうが、最終の
出力制御信号２０の生成の仕方が異なっている。
【００６１】まず、記憶装置５の出力信号１０と第１の
擬似乱数発生回路２の出力信号４とが一致したときに、
出力制御信号６ａがＲＳフリップ・フロップ回路２０の
セット端子に“１”として入り、次に記憶装置５の出力
信号１０と第１の擬似乱数発生回路２の出力信号４とが
一致したときに、出力制御信号６ｂがＲＳフリップ・フ
ロップ回路２０のリセット端子に“１”として入るよう
に記憶装置５のデータを作成する。このようにすること
で、出力制御信号６ａ，６ｂの任意の信号をＲＳフリッ
プ・フロップ回路１９のセットおよびリセット端子に入
力することが可能となり、最終的な出力制御信号２０を
任意のタイミングで“１”とし、また任意のタイミング
で“０”とすることができる。
【００６２】たとえばある出力制御信号を１０クロック
・サイクル期間だけ“１”にしようとすると、第１から
第３の実施例のいずれも記憶装置５のアドレス空間の１
０ワード分が必要となる。しかし、この実施例では、Ｒ
Ｓフリップ・フロップ回路２０をセットするタイミング
とリセットするタイミングのみで出力信号１１を出力す
ればよいので、必要なアドレス空間は２ワード分とな
り、記憶装置５のアドレス空間を削減することができ
る。
【００６３】図１１はこの発明の第５の実施例による制
御信号発生装置の構成を示すブロック図である。
【００６４】図を参照して、図７の第３の実施例との構
成上の差異について主に説明する。この実施例において
は、第２の擬似乱数発生回路８を制御するためのデコー
ドおよびポインタ制御回路２１が加えられている点が第
３の実施例と大きく異なっている。そして、デコードお
よびポインタ制御回路２１には、第２の擬似乱数発生回
路８の出力信号９が、一致検出回路１２の出力信号１３
が、記憶装置５の出力に対して新たに加えられた出力信
号２４とが各々入力されている。なお、一致検出回路１
２の出力信号１３は第３の実施例とは異なり、ＡＮＤ論
理回路１４ａ〜１４ｃには出力されていない。
【００６５】デコードおよびポインタ制御回路２１はこ
のように第２の擬似乱数発生回路８の出力信号９、記憶
装置５の出力信号２４および一致検出回路１２の出力信
号１３を入力とし、各入力信号の組合わせにより予め決
められた値をＡＮＤ論理回路１４ａ〜１４ｃへの信号２
３として出力し、さらに次のクロックで第２の擬似乱数
発生回路８の出力信号９の値を制御する。また、デコー
ドおよびポインタ制御回路２１は、記憶装置５の出力信
号２４の内容を解読し、予め決められた２進ビットパタ
ーンに対応する第２の擬似乱数発生回路８の制御を行な
う。
【００６６】各入力の組合わせに対応するＡＮＤ論理回
路１４ａ〜１４ｃへの出力信号２３と擬似乱数発生回路
８への出力信号２２との制御はたとえば以下のとおりと
する。
【００６７】一致検出回路１２の出力信号１３が“０”
のとき、他の入力にかかわらず出力信号２３を“０”と
し、次のクロックで第２の擬似乱数発生回路８の出力信
号９を現在の乱数値に保持するように出力信号２２を出
力する。
【００６８】一致検出回路１２の出力信号１３が“１”
でかつ記憶装置５の出力信号２４が“００ ｘｘｘｘｘ
ｘｘ”のときには、出力信号２３を“１”とし、次のク
ロックで第２の擬似乱数発生回路８の出力信号９を次の
乱数値にするように出力信号２２を出力する。
【００６９】一致検出回路１２の出力信号１３が“１”
でかつ記憶装置５の出力信号２４が“０１ ｘｘｘｘｘ
ｘｘ”のときには、出力信号２３を“０”とし、次のク
ロックで第２の擬似乱数発生回路８の出力信号９が“ｘ
ｘｘｘｘｘｘ”となるように出力信号２２を出力する。
【００７０】一致検出回路１２の出力信号１３が“１”
でかつ記憶装置の出力信号２４が“１０ ｘｘｘｘｘｘ
ｘ”のときには、出力信号２３を“０”とし、現在第２
の擬似乱数発生回路８の出力信号９が示している“現在
の擬似乱数値”の“次の乱数値”をデコードおよびポイ
ンタ制御回路２１内に設けたレジスタに保持し、次のク
ロックで第２の擬似乱数発生回路８の出力信号９が“ｘ
ｘｘｘｘｘｘ”となるように出力信号２２を出力する。
【００７１】一致検出回路１２の出力信号１３が“１”
でかつ記憶装置の出力信号２４が“１１ ｘｘｘｘｘｘ
ｘ”のときには、出力信号２３を“０”とし、次のクロ
ックで第２の擬似乱数発生回路８の出力信号９がデコー
ドおよびポインタ制御回路２１内に設けたレジスタに保
持された値となるように出力信号２２を出力する。
【００７２】なお、ビットパターン中のスペースは便宜
上入っているだけであり、実際にはここにはデータは存
在しない。また、“ｘ”はデータが“１”でも“０”で
もよいことを表わしている。
【００７３】このように記憶装置５の出力信号２４を定
義し、論理回路として上記のような動作が可能なデコー
ドおよびポインタ制御回路２１が用いられる。
【００７４】 図１３は図１１の制御信号発生装置の各
構成部分の動作を示すタイミングチャートである。
【００７５】これらの図を参照して、第５の実施例によ
る制御信号発生装置の動作について説明する。
【００７６】なお、以下の説明にあっては、記憶装置５
の内容が図１２の内容であるときを例として説明する。
図１２においては説明を簡単にするために記憶装置５の
アドレス値となる第２の擬似乱数発生回路８の出力信号
９を呼出順に記述している。そして、以下の説明では、
ステップ（１）〜（１２）に分けて動作を説明し、また
これに対応させて図１３のタイミングチャートに各ステ
ップＮｏ．をクロックの下に記入している。
【００７７】ステップ（１） リセットされてから、記憶装置５の出力信号１０と第１
の擬似乱数発生回路２の出力信号４が一致するまでは一
致検出回路１２の出力信号１３が“０”のままなので、
第１の擬似乱数発生回路２は次々と次の乱数値を出力し
ていく。この間、出力制御信号６ａ〜６ｃは全部“０”
のままである。
【００７８】ステップ（２） 第１の擬似乱数発生回路２の出力信号４が“０００００
１１”となったとき、記憶装置５の出力信号１０と第１
の擬似乱数発生回路２の出力信号４が一致し、一致検出
回路１２の出力信号１３が“１”となる。この出力信号
１３はデータレジスタ１７に保持される。
【００７９】論理回路２１では、記憶装置５の出力信号
２４のビットパターンの最初が“００”であるので出力
信号２３を“１”とする。論理回路２１の出力信号２３
は、記憶装置５の出力信号１１のビットパターン（この
例では“１０１”）とのＡＮＤ論理がとられ、出力制御
信号６として出力される。さらに、論理回路２１では、
次のクロックで第２の擬似乱数発生回路８の出力信号９
を次の乱数値“００００００１”（１番地）となるよう
に制御する。
【００８０】ステップ（３） 次のクロックでは、データレジスタ１７に保持された値
が“１”であるため、第１の擬似乱数発生回路２はリセ
ットされて、“０００００００”となる。また、記憶装
置５の出力としては、１番地のデータが出力される。
【００８１】このとき、記憶装置５の出力信号１０と第
１の擬似乱数発生回路２の出力信号４がともに“０００
００００”であるので、一致検出回路１２の出力信号１
３は“１”となる。そしてこの出力信号１３はデータレ
ジスタ１７に保持される。
【００８２】論理回路２１では、記憶装置５の出力信号
２４のビットパターンの最初が“０１”であるので出力
信号２３を“０”とする。論理回路２１の出力信号２３
が“０”であるので、出力制御信号６ａ〜６ｃはすべて
“０”として出力される。
【００８３】さらに、論理回路２１では、記憶装置５の
出力信号２４のビットパターンが“０１ ０００１１１
１”であるので、次のクロックで第２の擬似乱数発生回
路８の出力信号９を“０００１１１１”（１５番地）と
なるように制御する。
【００８４】ステップ（４） 次のクロックでは、データレジスタ１７に保持された値
が“１”であるため、第１の擬似乱数発生回路２はリセ
ットされて“０００００００”となる。また、記憶装置
５の出力は１５番地のデータが出力される。
【００８５】記憶装置５の出力信号２４のビットパター
ンの最初が“００”であるので、記憶装置５の出力信号
１０と第１の擬似乱数発生回路２の出力信号４とが一致
するまでは一致検出回路１２の出力信号１３が“０”の
ままである。クロックに同期して、第１の擬似乱数発生
回路２は次々と次の乱数値を出力していく。この間、出
力制御信号６ａ〜６ｃは全部“０”のままである。
【００８６】ステップ（５） 第１の擬似乱数発生回路２の出力が“０００００１１”
となったとき、記憶装置５の出力信号１０と第１の擬似
乱数発生回路２の出力信号４とが一致し、一致検出回路
１２の出力信号１３が“１”となる。この出力信号１３
はデータレジスタ１７に保持される。
【００８７】論理回路２１では、記憶装置５の出力信号
２４のビットパターンの最初が“００”であるので出力
信号２３を“１”とする。論理回路２１の出力信号２３
は、記憶装置５の出力信号１１のビットパターン（この
例では“１１１”）とのＡＮＤ論理がとられ、出力制御
信号６として出力される。さらに、論理回路２１では、
次のクロックで第２の擬似乱数発生回路８の出力信号９
を次の乱数値“００１１１１”（３０番地）となるよう
に制御する。
【００８８】ステップ（６） 次のクロックでは、データレジスタ１７に保持された値
が“１”であるため、第１の擬似乱数発生回路２はリセ
ットされて“０００００００”となる。また、記憶装置
５の出力として３０番地のデータが出力される。
【００８９】このとき、記憶装置５の出力信号１０と第
１の擬似乱数発生回路２の出力信号４がともに“０００
００００”であるので一致検出回路１２の出力信号１３
が“１”となる。この出力信号１３はデータレジスタ１
７に保持される。
【００９０】論理回路２１では、記憶装置５の出力信号
２４のビットパターンの最初が“１０”であるので出力
信号２３を“０”とする。
【００９１】ここで論理回路２１の出力信号２３が
“０”であるので、出力制御信号６ａ〜６ｃはすべて
“０”として出力される。さらに、論理回路２１では、
記憶装置５の出力信号２４のビットパターンが“１０
１１０１１１０”であるので、現在の第２の擬似乱数発
生回路８の出力信号９（＝００１１１１０＝３０番地の
次の乱数値（＝０１１１１００＝６０番地））を内部の
データレジスタに保持する。また、次のクロックで第２
の擬似乱数発生回路８の出力信号９を“１１０１１１
０”（１１０番地）となるように制御する。
【００９２】ステップ（７） 次のクロックでは、データレジスタ１７に保持された値
が“１”であるため、第１の擬似乱数発生回路２はリセ
ットされて、“０００００００”となる。また、記憶装
置５の出力として１１０番地のデータが出力される。
【００９３】記憶装置５の出力信号２４のビットパター
ンの最初が“００”であるので、記憶装置５の出力信号
１０と第１の擬似乱数発生回路２の出力信号４とが一致
するまでは一致検出回路１２の出力信号１３は“０”の
ままである。クロックに同期して、第１の擬似乱数発生
回路２は次々と次の乱数値を出力していく。この間、出
力制御信号６ａ〜６ｃは全部“０”のままである。
【００９４】ステップ（８） 第１の擬似乱数発生回路２の出力信号４が“００００１
１１”となったとき、記憶装置５の出力信号１０と第１
の擬似乱数発生回路２の出力信号４とが一致し、一致検
出回路１２の出力信号１３が“１”となる。この出力信
号１３はデータレジスタ１７に保持される。
【００９５】論理回路２１では、記憶装置５の出力信号
２４のビットパターンの最初が“００”であるので出力
信号２３を“１”とする。論理回路２１の出力信号２３
は、記憶装置５の出力信号１１のビットパターン（この
例では“１００”）とのＡＮＤ論理がとられ、出力制御
信号６として出力される。さらに、論理回路２１では、
次のクロックで第２の擬似乱数発生回路８の出力信号９
を次の乱数値“１０１１１０１”（９３番地）となるよ
うに制御する。
【００９６】ステップ（９） 次のクロックでは、データレジスタ１７に保持された値
が“１”であるため、第１の擬似乱数発生回路２はリセ
ットされ、“０００００００”となる。また、記憶装置
５の出力として９３番地のデータが出力される。
【００９７】記憶装置５の出力信号２４のビットパター
ンの最初が“００”であるので、記憶装置５の出力信号
１０と第１の擬似乱数発生回路２の出力信号４とが一致
するまでは一致検出回路１２の出力信号１３は“０”の
ままである。クロックに同期して、第１の擬似乱数発生
回路２は次々と次の乱数値を出力していく。この間、出
力制御信号６ａ〜６ｃは全部“０”のままである。
【００９８】ステップ（１０） 第１の擬似乱数発生回路２の出力信号が“０００００１
１”となったとき、記憶装置５の出力信号１０と第１の
擬似乱数発生回路２の出力信号４とが一致し、一致検出
回路１２の出力信号１３が“１”となる。この出力信号
１３はデータレジスタ１７に保持される。
【００９９】論理回路２１では、記憶装置５の出力信号
２４のビットパターンの最初が“００”であるので出力
信号２３を“１”とする。論理回路２１の出力信号２３
は記憶装置５の出力信号１１のビットパターン（この例
では“００１”）とのＡＮＤ論理がとられ、出力制御信
号６として出力される。さらに、論理回路２１では、次
のクロックで第２の擬似乱数発生回路８の出力信号９を
次の乱数値“０１１１０１１”（５９番地）となるよう
に制御する。
【０１００】ステップ（１１） 次のクロックでは、データレジスタ１７に保持された値
が“１”であるため、第１の擬似乱数発生回路２はリセ
ットされて“０００００００”となる。また、記憶装置
５の出力は５９番地のデータが出力される。
【０１０１】このとき、記憶装置５の出力信号１０と第
１の擬似乱数発生回路２の出力信号４がともに“０００
００００”であるので一致検出回路１２の出力信号１３
が“１”となる。この出力信号１３はデータレジスタ１
７に保持される。
【０１０２】論理回路２１では、記憶装置５の出力信号
２４のビットパターンの最初が“１１”であるので出力
信号２３を“０”とする。論理回路２１の出力信号２３
が“０”であるので、出力制御信号６ａ〜６ｃはすべて
“０”として出力される。
【０１０３】さらに、論理回路２１では、記憶装置５の
出力信号２４のビットパターンの最初が“１１”である
ので、次のクロックで第２の擬似乱数発生回路８の出力
信号９を内部のデータレジスタに保持されている値“０
１１１１００”（６０番地）となるように制御する。
【０１０４】ステップ（１２） 次のクロックでは、データレジスタ１７に保持された値
が“１”であるため、第１の擬似乱数発生回路２はリセ
ットされて“０００００００”となる。また、記憶装置
５の出力として６０番地のデータが出力される。
【０１０５】記憶装置５の出力信号２４のビットパター
ンの最初が“００”であるので、記憶装置５の出力信号
１０と第１の擬似乱数発生回路２の出力信号４が一致す
るまでは、一致検出回路１２の出力信号１３は“０”の
ままである。クロックに同期して、第１の擬似乱数発生
回路２は次々と次の乱数値を出力していく。この間、出
力制御信号６ａ〜６ｃは全部“０”のままである。
【０１０６】以下、記憶装置５に格納されている内容に
従って制御信号の発生の制御が行なわれる。
【０１０７】以上のように、第５の実施例によれば、記
憶装置５のデータの内容で擬似乱数発生回路のカウント
の位置を自由に操作できるようになるため、繰返し同一
な制御信号の流れを生成したり、制御信号の流れをサブ
ルーチン的に呼出すことが可能になる。また同一の制御
信号に対しては、繰返し記憶装置の同一アドレス空間を
利用することができるので、記憶装置のアドレス空間も
削減することができる。
【０１０８】図１４は本願発明の第６の実施例による制
御信号発生装置の構成を示すブロック図である。
【０１０９】図を参照して、図１の第１の実施例との構
成上の差異について主に説明する。この実施例では、一
致検出回路１２の出力信号１３はＡＮＤ論理回路２５で
外部条件信号２６とＡＮＤ論理がとられた後、ＡＮＤ論
理回路２５の出力信号２７が最終一致出力として出力さ
れる。一方、最終一致検出出力信号２７はＡＮＤ論理回
路１４ａ〜１４ｃに入力されるとともに、インバータ論
理回路２８で反転され、一致検出回路１２の出力信号１
３とＡＮＤ論理回路３０でＡＮＤ論理がとられ、第１の
擬似乱数発生回路２の制御信号３１を出力する。第１の
擬似乱数発生回路２はクロック信号３に同期して順次乱
数値を更新していくが、制御信号３１が“１”のときに
限り、乱数値の更新動作が行なわれないように制御され
る。したがって、一致検出回路の出力信号１３が“１”
でかつ最終一致出力信号２７が“０”のときには、第１
の擬似乱数発生回路２は乱数値を更新しない。
【０１１０】これらの点を除いて、他の構成は第１の実
施例による装置の構成と同様である。
【０１１１】図１５は図１４の制御信号発生装置の各部
分の動作を示すタイミングチャートである。
【０１１２】これらの図を参照して、第６の実施例によ
る制御信号発生装置の動作について説明する。
【０１１３】リセット後から、記憶装置５の出力信号１
０と第１の擬似乱数発生回路２の出力信号４が一致する
までは、第１の実施例と同様に出力制御信号６ａ〜６ｃ
は全部“０”のままである。第１の擬似乱数発生回路２
の出力信号４が更新され、記憶装置５の出力信号１０と
第１の擬似乱数発生回路２の出力信号４が一致したとき
に、一致検出回路１２の出力信号１３が“１”となる。
【０１１４】このとき、外部条件信号２６が“１”であ
れば、最終一致信号２７も“１”となり、第１の実施例
と同様に記憶装置５の出力信号１１のビットパターンの
出力制御信号６を出力し、第１の擬似乱数発生回路２も
乱数値を更新する。さらに、次のクロック信号で、第２
の擬似乱数発生回路８の乱数値を更新する。この場合、
第１の実施例と同様の動作を行なう。
【０１１５】外部条件信号２６が“０”であれば、最終
一致出力信号２７は“０”となり、出力制御信号６は全
部“０”のレベルのままである。この場合、インバータ
論理回路２８の出力信号２９は“１”となる。したがっ
て、第１の擬似乱数発生回路２の制御信号３１が“１”
となるため、第１の擬似乱数発生回路２の乱数値の更新
が停止する。この状態では、次のクロック信号で、第２
の擬似乱数発生回路８の乱数値も更新されないので、一
致検出回路１２の出力信号１３は“１”のままになる。
外部条件信号２６が“０”から“１”に変化したとき
に、最終一致検出信号２７も“１”となり、第１の実施
例と同様に記憶装置５の出力信号１１のビットパターン
の出力制御信号６を出力し、第１の擬似乱数発生回路２
も乱数値を更新する。さらに、次のクロックで第２の擬
似乱数発生回路８の乱数値を更新する。この場合、第１
の実施例と同様の動作を行なうことになる。
【０１１６】この実施例を用いることにより、外部から
出力制御信号６ａ〜６ｃを出力するタイミングが制御で
きるようになり、複数のタイミング制御回路間での同期
が容易にとれるようになり、複雑な同期システムの制御
も可能となる。
【０１１７】なお、第２の実施例から第６の実施例で
は、第１の実施例を基本としているが、これらの装置の
特徴をお互いに組合わせることにより、より複雑な制御
信号発生装置を構築することができる。
【０１１８】また、第１の実施例から第６の実施例にお
いて、記憶装置５に書換可能な記憶装置を用いている
が、書換の必要がない場合（特に処理シーケンスを複雑
に変える必要のない場合等）は、これに替えてＲＯＭ
（Read Only Memory）、ＰＬＡ、論理ゲート回路等を使
用してもよい。本願発明によれば、制御シーケンスをサ
イクル・カウントと制御ビット・パターンの２つの値が
わかれば、簡単にプログラムを書くようにシーケンス制
御回路を製作することができる。さらに、タイミングチ
ャートに基づいて、簡単にシーケンス制御回路を作るこ
とができる。したがって、本願発明を用いることで、シ
ーケンス制御回路の設計期間の短縮が可能となる。
【０１１９】さらに、上記各実施例では、第１の擬似乱
数発生回路２および第２の擬似乱数発生回路８から擬似
乱数を発生させているが、これに替えて、従来例で示し
たポインタを用いてこの出力に対して同様のシーケンス
の制御を行なってもよい。
【０１２０】
【０１２１】
【０１２２】
【０１２３】
【０１２４】
【発明の効果】請求項１の発明は以上説明したとおり、
対応データの少なくとも一部のデータに基づいて、対応
データの少なくとも一部の出力と第２の数値データ発生
手段の数値データの発生とが制御されるので、記憶手段
のデータの内容で制御信号の発生の手順を自在に操作で
きるようになり、使い勝手が向上する。また、同一の制
御信号については、記憶手段の同一のアドレス空間を使
用することができるので、記憶手段の記憶容量を削減す
ることが可能となる。
【０１２５】請求項４の発明は以上説明したとおり、条
件信号の入力に基づいて対応データの一部の出力が制御
され、また条件信号が入力されない状態に基づいて、第
１の数値発生手段の数値の発生が制御されるので、条件
信号によって制御信号の出力タイミングを自由に調整で
きる。そのため複数のタイミング制御回路間での同期も
容易となり、複数の同期システムの制御も可能となる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例による制御信号発生
装置の構成を示すブロック図である。
【図２】 図１の第１の擬似乱数発生回路２および第２
の擬似乱数発生回路８の各々の構成を示す一例である。
【図３】 図２の擬似乱数発生回路におけるクロックの
入力ごとに対応するビットパターンの具体例を示した表
である。
【図４】 図１の制御信号発生回路の各部分の具体的な
動作を示すタイミングチャートである。
【図５】 この発明の第２の実施例による制御信号発生
装置の具体的構成を示すブロック図である。
【図６】 図５の制御信号発生装置の各構成部分の動作
を示すタイミングチャートである。
【図７】 この発明の第３の実施例による制御信号発生
装置の具体的構成を示すブロック図である。
【図８】 図７の制御信号発生装置の各構成部分の動作
を示すタイミングチャートである。
【図９】 この発明の第４の実施例による制御信号発生
装置の具体的構成を示すブロック図である。
【図１０】 図９の制御信号発生装置の各構成部分の動
作を示すタイミングチャートである。
【図１１】 この発明の第５の実施例による制御信号発
生装置の具体的構成を示すブロック図である。
【図１２】 図１１の記憶装置５に格納されているデー
タの内容を示した図である。
【図１３】 図１１の制御信号発生装置の各構成部分の
動作を示すタイミングチャートである。
【図１４】 この発明の第６の実施例による制御信号発
生装置の具体的構成を示すブロック図である。
【図１５】 図１４の制御信号発生装置の各構成部分の
動作を示すタイミングチャートの一部である。
【図１６】 図１４の制御信号発生装置の各構成部分の
動作を示すタイミングチャートの他の一部である。
【図１７】 従来の制御信号発生装置の構成を示すブロ
ック図である。
【図１８】 図１７の論理回路５５の具体的構成の一例
を示した図である。
【図１９】 図１７の制御信号発生装置の各構成部分の
動作を示すタイミングチャートである。
【符号の説明】
１ リセット信号、２ 第１の擬似乱数発生回路、３
クロック信号、５ 記憶装置、６ 制御信号、８ 第２
の擬似乱数発生回路、９ 出力信号、１０ 出力信号、
１１ 出力信号、１２ 一致検出回路、１３ 出力信
号、１４ａ〜１４ｃ ＡＮＤ論理回路、１５ プリセッ
ト信号、１６ ＯＲ論理回路、１７ レジスタ、１８
出力信号、１９ ＲＳフリップ・フロップ回路、２０
制御信号、２５ ＡＮＤ論理回路、２６ 条件信号、２
７ 出力信号、２８ インバータ論理回路、２９ 出力
信号、３０ ＡＮＤ論理回路、３１ 出力信号。なお、
図において同一符号は同一または相当部分を示す。
フロントページの続き (72)発明者 川本 清文 兵庫県伊丹市東野四丁目61番５号 三菱 電機エンジニアリング株式会社 エル・ エス・アイ設計センター内 (72)発明者 石原 和哉 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社システム エル・エス・アイ 開発研究所内 (72)発明者 熊木 哲 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社システム エル・エス・アイ 開発研究所内 (72)発明者 花見 充雄 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社システム エル・エス・アイ 開発研究所内 (56)参考文献 特開 昭64−36116（ＪＰ，Ａ) 特開 昭58−197917（ＪＰ，Ａ) 特開 昭57−208683（ＪＰ，Ａ) 特開 平６−232832（ＪＰ，Ａ) 特開 平５−91044（ＪＰ，Ａ) 特開 平４−68827（ＪＰ，Ａ) 特開 平３−114315（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/00 H04J 3/00 H03K 5/00 G06F 1/00

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 クロック信号に応答して、順次数値デー
    タを発生する第１の数値データ発生手段と、 第１の初期値を発生し、その後所定の信号およびクロッ
    ク信号に応答して順次数値データを発生する第２の数値
    データ発生手段と、 前記第２の数値データ発生手段によって発生される数値
    データごとに対応したデータが記憶されている記憶手段
    と、 前記記憶されているデータのうち、前記第２の数値デー
    タ発生手段によって発生された数値データに対応した対
    応データの少なくとも一部と、前記第１の数値データ発
    生手段によって発生された数値データとの一致を検出す
    る検出手段と、 前記検出手段の検出出力に対応する信号を保持し、前記
    クロック信号に応答して、前記保持された信号を出力す
    る信号保持手段と、 前記記憶されているデータのうち、前記第２の数値デー
    タ発生手段によって発生された数値データに対応した対
    応データの少なくとも一部のデータに基づいて、前記対
    応データの少なくとも一部の出力を制御するとともに前
    記所定の信号を発生する制御手段とを備え、 前記信号保持手段の出力に応答して、前記第１の数値デ
    ータ発生手段は第２の初期値を発生する、制御信号発生
    装置。
  2. 【請求項２】 前記制御手段は、前記第２の数値データ
    発生手段から前記記憶手段に出力する出力信号を保持す
    るデータ保持手段を含む、請求項１記載の制御信号発生
    装置。
  3. 【請求項３】 前記第２の数値データ発生手段は、所定
    の条件において前記データ保持手段に保持されたデータ
    を数値データとして発生する、請求項２記載の制御信号
    発生装置。
  4. 【請求項４】 クロック信号に応答して順次数値データ
    を発生する第１の数値データ発生手段と、 初期値を発生し、その後所定の信号に応答して順次数値
    データを発生する第２の数値データ発生手段と、 前記第２の数値データ発生手段によって発生される数値
    ごとに対応したデータが記憶されている記憶手段と、 前記記憶されているデータのうち、前記第２の数値デー
    タ発生手段によって発生された数値データに対応した対
    応データの少なくとも一部と、前記第１の数値データ発
    生手段によって発生された数値データとの一致を検出す
    る検出手段と、 条件信号を入力する条件信号入力手段と、 前記検出手段の検出出力と、前記入力された条件信号と
    に応答して、前記対応データの少なくとも一部を出力
    し、かつ前記所定の信号を発生する第１の制御手段と、 前記検出手段の検出出力と、前記条件信号が入力されて
    いない状態とに応答して、前記第１の数値データ発生手
    段が次の数値データを発生しないように前記第１の数値
    データ発生手段を制御する第２の制御手段とを備えた、
    制御信号発生装置。
  5. 【請求項５】 前記第１の制御手段は、前記検出手段の
    検出出力と前記条件信号とが入力されるＡＮＤ論理回路
    を含む、請求項４に記載の制御信号発生装置。
  6. 【請求項６】 前記第２の制御手段は、前記検出手段の
    検出出力と前記所定の信号の反転信号とが入力され、そ
    の出力を前記第１の数値データ発生手段に付与する第２
    のＡＮＤ論理回路を含む、請求項４または５記載の制御
    信号発生装置。
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