JP3467334B2 - Electroluminescence display device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、薄膜トランジスタ（以
下、ＴＦＴという）を用いてエレクトロルミネセンス
（以下、ＥＬという）素子を駆動するＥＬ表示装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an EL display device which uses a thin film transistor (hereinafter referred to as TFT) to drive an electroluminescence (hereinafter referred to as EL) element.
【０００２】[0002]
【従来の技術】図４〜図６は従来例を示した図である。
以下、図面に基づいて従来例を説明する。2. Description of the Related Art FIGS. 4 to 6 are views showing a conventional example.
Hereinafter, a conventional example will be described with reference to the drawings.
【０００３】図４（ａ）は、パネルブロック図であり、
ディスプレイ（表示）パネル１０には、ディスプレイ画
面１１、Ｘ軸のシフトレジスタ１２、Ｙ軸のシフトレジ
スタ１３が設けてある。FIG. 4 (a) is a panel block diagram.
The display panel 10 is provided with a display screen 11, an X-axis shift register 12, and a Y-axis shift register 13.
【０００４】ディスプレイ画面１１には、ＥＬ電源が供
給されており、またＸ軸のシフトレジスタ１２には、シ
フトレジスタ電源の供給とＸ軸同期信号の入力が行われ
る。さらにＹ軸のシフトレジスタ１３には、シフトレジ
スタ電源の供給とＹ軸同期信号の入力が行われる。ま
た、Ｘ軸のシフトレジスタ１２の出力部に画像データ信
号の出力が設けてある。The display screen 11 is supplied with EL power, and the X-axis shift register 12 is supplied with shift register power and input with an X-axis synchronizing signal. Furthermore, the Y-axis shift register 13 is supplied with a shift register power supply and input with a Y-axis synchronizing signal. Further, an output of the X-axis shift register 12 is provided with an output of an image data signal.
【０００５】図４（ｂ）は、図４（ａ）のＡ部の拡大説
明図であり、ディスプレイ画面１１の１画素（点線の四
角で示す）に対して、トランジスタが２個、コンデンサ
が１個、ＥＬ素子が１個より構成されている。FIG. 4 (b) is an enlarged explanatory view of the portion A of FIG. 4 (a). For one pixel (indicated by a dotted square) on the display screen 11, there are two transistors and one capacitor. And one EL element.
【０００６】この１画素の発光動作は、例えば、Ｙ軸の
シフトレジスタ１３で選択信号ｙ１の出力があり、また
Ｘ軸のシフトレジスタ１２で選択信号ｘ１の出力があっ
た場合、トランジスタＴｙ１１とトランジスタＴｘ１が
オンとなる。For example, when the Y-axis shift register 13 outputs the selection signal y1 and the X-axis shift register 12 outputs the selection signal x1, the light emission operation of one pixel is performed by the transistor Ty11 and the transistor Ty11. Tx1 is turned on.
【０００７】このため、画像データ信号−ＶＬは、ドラ
イブトランジスタＭ１１のゲートに入力される。これに
より、このゲート電圧に応じた電流がＥＬ電源からドラ
イブトランジスタＭ１１のドレイン、ソース間に流れ、
ＥＬ素子ＥＬ１１が発光する。Therefore, the image data signal -VL is input to the gate of the drive transistor M11. As a result, a current according to the gate voltage flows from the EL power source to the drain and source of the drive transistor M11,
The EL element EL11 emits light.
【０００８】次のタイミングでは、Ｘ軸のシフトレジス
タ１２は、選択信号ｘ１の出力をオフとし、選択信号ｘ
２を出力することになるが、ドライブトランジスタＭ１
１のゲート電圧は、コンデンサｃ１１で保持されるた
め、次にこの画素が選択されるまでＥＬ素子ＥＬ１１の
前記発光は、持続することになる。At the next timing, the X-axis shift register 12 turns off the output of the selection signal x1, and the selection signal x
2 will be output, but the drive transistor M1
Since the gate voltage of 1 is held by the capacitor c11, the light emission of the EL element EL11 continues until the next pixel is selected.
【０００９】図５は、従来例のＸ軸シフトレジスタの説
明図である。図５において、ナンド回路２１と２２は波
形整形回路であり、逆位相のクロック−ＣＬと低レベル
（「Ｌ」）のスタートパルス−ＳＰが入力される。ま
た、クロックドインバータ２６〜３２とインバータ３３
〜３７はシフトレジスタである。さらに、インバータ３
８〜４３とナンド回路２３〜２５は、選択信号ｘ１〜ｘ
３を出力する論理回路である。FIG. 5 is an explanatory diagram of a conventional X-axis shift register. In FIG. 5, NAND circuits 21 and 22 are waveform shaping circuits to which a clock -CL having an opposite phase and a start pulse -SP having a low level ("L") are input. In addition, the clocked inverters 26 to 32 and the inverter 33
˜37 are shift registers. Furthermore, the inverter 3
8 to 43 and NAND circuits 23 to 25 select signals x1 to x
3 is a logic circuit that outputs 3.
【００１０】クロックＣＬと逆位相クロック−ＣＬは、
一方が高レベル（「Ｈ」）の時他方が低レベル
（「Ｌ」）になる。クロックドインバータは、クロック
ＣＬ入力が「Ｌ」で逆位相クロック−ＣＬ入力が「Ｈ」
のときアクティブ状態となり、インバータとして動作
し、また逆に、クロックＣＬ入力が「Ｈ」で逆位相クロ
ック−ＣＬ入力が「Ｌ」のときハイインピーダンス状態
となるものである。The clock CL and the anti-phase clock -CL are
When one is high level (“H”), the other is low level (“L”). In the clocked inverter, the clock CL input is “L” and the anti-phase clock-CL input is “H”.
When the clock CL input is "H" and the anti-phase clock -CL input is "L", it becomes a high impedance state.
【００１１】例えば、クロックドインバータ２６とクロ
ックドインバータ２９とは、クロックＣＬ入力と逆位相
クロック入力−ＣＬとが逆に接続されている。このた
め、クロックドインバータ２６がアクティブ状態の時、
クロックドインバータ２９はハイインピーダンス状態と
なる。For example, in the clocked inverter 26 and the clocked inverter 29, the clock CL input and the anti-phase clock input -CL are connected in reverse. Therefore, when the clocked inverter 26 is in the active state,
The clocked inverter 29 is in a high impedance state.
【００１２】図６は、従来例の波形説明図であり、以
下、図５のＸ軸のシフトレジスタの動作を図６の各点の
波形に基づいて説明する。
（１）波形整形回路の出力であるＡ点の電位は、スター
トパルス−ＳＰ（「Ｌ」）がない時「Ｈ」である。この
時、「Ｌ」のスタートパルス−ＳＰが入力されると、Ａ
点は「Ｌ」となる（図６、Ａ参照）。FIG. 6 is a waveform explanatory view of a conventional example. Hereinafter, the operation of the X-axis shift register of FIG. 5 will be described based on the waveform of each point of FIG. (1) The potential at the point A, which is the output of the waveform shaping circuit, is "H" when there is no start pulse -SP ("L"). At this time, when the start pulse -SP of "L" is input, A
The point becomes “L” (see FIG. 6, A).
【００１３】（２）Ｂ点は、Ａ点が「Ｌ」になる時、ク
ロックドインバータ２６はアクティブ状態となるので、
「Ｈ」となり、次にクロックドインバータ２６がハイイ
ンピーダンス状態となる時、クロックドインバータ２９
がアクティブ状態となるので、前記Ｂ点の「Ｈ」がクロ
ックドインバータ２９のアクティブ期間だけ保持される
（図６、Ｂ参照）。(2) At point B, the clocked inverter 26 becomes active when point A becomes "L".
When the clocked inverter 26 becomes "H" and the clocked inverter 26 enters a high impedance state next time, the clocked inverter 29
Is in the active state, the “H” at the point B is held only during the active period of the clocked inverter 29 (see FIG. 6, B).
【００１４】（３）Ｃ点は、インバータ３３によりＢ点
と逆位相の波形となる（図６、Ｃ参照）。
（４）Ｄ点は、クロックドインバータ２９と同時にアク
ティブ状態となるクロックドインバータ２７と、インバ
ータ３４とクロックドインバータ３０による保持回路に
よりＢ点より半クロックサイクル遅れた波形となる。(3) Point C has a waveform opposite in phase to point B due to the inverter 33 (see FIG. 6, C). (4) The point D has a waveform delayed from the point B by half a clock cycle due to the clocked inverter 27 which becomes active simultaneously with the clocked inverter 29, and the holding circuit including the inverter 34 and the clocked inverter 30.
【００１５】（５）Ｅ点は、インバータ３４によりＤ点
と逆位相の波形となり、Ｃ点の波形より半クロックサイ
クル遅れた波形となる（図６、Ｅ参照）。
（６）Ｆ点は、クロックドインバータ３０と同時にアク
ティブ状態となるクロックドインバータ２８と、インバ
ータ３５とクロックドインバータ３１による保持回路に
よりＤ点より半クロックサイクル遅れた波形となる。(5) Point E has a waveform opposite in phase to point D due to the inverter 34, and has a waveform delayed by a half clock cycle from the waveform at point C (see FIG. 6, E). (6) The point F has a waveform delayed by half a clock cycle from the point D due to the clocked inverter 28 that becomes active simultaneously with the clocked inverter 30, and the holding circuit including the inverter 35 and the clocked inverter 31.
【００１６】（７）Ｇ点は、インバータ３５によりＦ点
と逆位相の波形となり、Ｅ点の波形より半クロックサイ
クル遅れた波形となる（図６、Ｇ参照）。
（８）Ｈ点は、インバータ３８によりＣ点の反転信号と
なる（図６、Ｈ参照）。Ｉ点は、インバータ３９により
Ｅ点の反転信号となる（図６、Ｉ参照）。また、Ｊ点
は、インバータ４０によりＧ点の反転信号となる（図
６、Ｊ参照）。(7) Point G has a waveform opposite in phase to point F due to the inverter 35, and is a waveform delayed by a half clock cycle from the waveform at point E (see G in FIG. 6). (8) The H point becomes an inverted signal of the C point by the inverter 38 (see H in FIG. 6). The point I becomes an inverted signal of the point E by the inverter 39 (see I in FIG. 6). Further, the J point becomes an inverted signal of the G point by the inverter 40 (see J in FIG. 6).
【００１７】（９）Ｋ点は、ナンド回路２３の出力であ
り、ナンド回路２３の２つの入力にはＨ点とＥ点の信号
が入力される。Ｌ点は、ナンド回路２４の出力であり、
ナンド回路２４の２つの入力にはＩ点とＧ点の信号が入
力される。また、Ｍ点は、ナンド回路２５の出力であ
り、ナンド回路２５の２つの入力にはＪ点とインバータ
（図示せず）からの信号が入力される。(9) Point K is the output of the NAND circuit 23, and the signals at the points H and E are input to the two inputs of the NAND circuit 23. The L point is the output of the NAND circuit 24,
The signals at points I and G are input to the two inputs of the NAND circuit 24. The point M is the output of the NAND circuit 25, and the signals from the point J and the inverter (not shown) are input to the two inputs of the NAND circuit 25.
【００１８】（１０）選択信号ｘ１は、インバータ４１
によりＫ点の反転信号となり（図６、ｘ１参照）、この
選択信号ｘ１は、Ｎチャネルの電界効果トランジスタＴ
ｘ１のゲートに入力される。このため、選択信号ｘ１が
「Ｈ」となるとトランジスタＴｘ１がオンとなり、その
ドレイン、ソース間が導通する。(10) The selection signal x1 is supplied to the inverter 41.
Becomes an inversion signal at point K (see x1 in FIG. 6), and this selection signal x1 is an N-channel field effect transistor T.
It is input to the gate of x1. Therefore, when the selection signal x1 becomes "H", the transistor Tx1 is turned on, and the drain and the source of the transistor Tx1 become conductive.
【００１９】（１１）選択信号ｘ２は、インバータ４２
によりＬ点の反転信号となり（図６、ｘ２参照）、この
選択信号ｘ２は、Ｎチャネルの電界効果トランジスタＴ
ｘ２のゲートに入力される。このため、選択信号ｘ２が
「Ｈ」となるとトランジスタＴｘ２がオンとなる。(11) The selection signal x2 is the inverter 42
Becomes an inverted signal at point L (see x2 in FIG. 6), and this selection signal x2 is an N-channel field effect transistor T.
It is input to the gate of x2. Therefore, when the selection signal x2 becomes "H", the transistor Tx2 is turned on.
【００２０】（１２）選択信号ｘ３は、インバータ４３
によりＭ点の反転信号となり（図６、ｘ３参照）、この
選択信号ｘ３は、Ｎチャネルの電界効果トランジスタＴ
ｘ３のゲートに入力される。このため、選択信号ｘ３が
「Ｈ」となるとトランジスタＴｘ３がオンとなる。(12) The selection signal x3 is the inverter 43
Becomes an inverted signal at point M (see x3 in FIG. 6), and this selection signal x3 is an N-channel field effect transistor T.
It is input to the gate of x3. Therefore, when the selection signal x3 becomes "H", the transistor Tx3 is turned on.
【００２１】このようにして、選択信号ｘ１、ｘ２、ｘ
３、・・・と順に、半クロックサイクルシフトとした信
号が得られる。In this way, the selection signals x1, x2, x
A signal with a half clock cycle shift is obtained in the order of 3, ...
【００２２】[0022]
【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。ドライブＴＦ
ＴＭ１１、Ｍ２１、Ｍ１２、Ｍ２２の駆動電圧（画像デ
ータ信号−ＶＬ）は、アナログ信号で伝達され、容量
（コンデンサＣ１１、Ｃ２１、Ｃ１２、Ｃ２２）に蓄積
されるため、選択スイッチであるトランジスタＴｘ１、
Ｔｘ２、Ｔｙ１１、Ｔｙ２１、Ｔｙ１２、Ｔｙ２２等の
ノイズの影響を受け、高解像度、高階調を目指したとき
限界があった。SUMMARY OF THE INVENTION The above-mentioned conventional devices have the following problems. Drive TF
The drive voltage (image data signal −VL) of TM11, M21, M12, and M22 is transmitted as an analog signal and accumulated in the capacitors (capacitors C11, C21, C12, and C22).
Due to the influence of noise such as Tx2, Ty11, Ty21, Ty12, and Ty22, there was a limit when aiming for high resolution and high gradation.
【００２３】また、ドライブＴＦＴの駆動電圧は、その
トランジスタの近傍に設けられた容量に蓄積するため、
選択スイッチのオフ電流及びドライブＴＦＴのゲート、
リーク電流によって時間と共にその信号が失われ、高解
像度、高階調を目指したとき、限界があった。Further, since the drive voltage of the drive TFT is stored in the capacitor provided near the transistor,
OFF current of selection switch and gate of drive TFT,
The signal was lost with time due to leakage current, and there was a limit when aiming for high resolution and high gradation.
【００２４】本発明は、１画素中に複数のドライブＴＦ
Ｔを設け、デジタル信号でこれをオン、オフさせ、その
オン、オフドライブＴＦＴの組み合わせにより、ＥＬ素
子の階調表示を行い、選択スイッチ等のノイズの影響を
受けにくくすること、また、ラッチ回路により、オフ電
流、ゲート、リーク電流等の影響を受けないようにする
ことを目的とする。According to the present invention, a plurality of drive TFs are included in one pixel.
T is provided and is turned on and off by a digital signal, and the combination of the on and off drive TFTs performs gradation display of the EL element to make it less susceptible to noise from selection switches and the like, and a latch circuit. Therefore, it is an object of the present invention to prevent the influence of off current, gate, leakage current, and the like.
【００２５】[0025]
【課題を解決するための手段】本発明は、上記の課題を
解決するため次のように構成した。図１は本発明の第１
実施例の説明図であり、１画素中のＥＬ素子ＥＬｎｍの
駆動回路を示す。図１は、ＥＬ電源１と、ＥＬ電源１に
接続された複数のドライブ薄膜トランジスタ（ＴＦＴ）
Ｍ１、Ｍ２、Ｍ３と、これらのドライブＴＦＴＭ１〜Ｍ
３によ駆動されるＥＬ素子ＥＬｎｍと、ドライブＴＦＴ
Ｍ１〜Ｍ３のゲートに「Ｈ」又は「Ｌ」の画像データ信
号−ＶＬを与える選択スイッチであるトランジスタＭ４
〜Ｍ８と、選択スイッチのトランジスタＭ４〜Ｍ６を選
択する選択信号ｙｍとトランジスタＭ７〜Ｍ９を選択す
る選択信号Ｘｎ１〜Ｘｎ３と、ドライブＴＦＴＭ１〜Ｍ
３を駆動するゲート電圧を蓄積するコンデンサＣ１〜Ｃ
３を備える。The present invention has the following constitution in order to solve the above problems. FIG. 1 shows the first of the present invention.
FIG. 7 is an explanatory diagram of an example, showing a drive circuit of an EL element ELnm in one pixel. FIG. 1 shows an EL power supply 1 and a plurality of drive thin film transistors (TFTs) connected to the EL power supply 1.
M1, M2, M3 and these drive TFTs M1 to M
EL element ELnm driven by 3 and drive TFT
Transistor M4, which is a selection switch for applying the image data signal -VL of "H" or "L" to the gates of M1 to M3
To M8, selection signals ym for selecting the transistors M4 to M6 of the selection switches, selection signals Xn1 to Xn3 for selecting the transistors M7 to M9, and drive TFTs M1 to M
Capacitors C1 to C for accumulating gate voltage for driving
3 is provided.
【００２６】また、ドライブＴＦＴＭ１、Ｍ２、Ｍ３の
相互コンダクタンス（ｇｍ）をそれぞれ異なるもので構
成する。さらに、図３の第２実施例の説明図のように、
ドライブＴＦＴの駆動電圧の保持に、クロックドインバ
ータとインバータのラッチ回路を設ける。The drive TFTs M1, M2, and M3 have different mutual conductances (gm). Further, as shown in the explanatory view of the second embodiment of FIG.
A clocked inverter and an inverter latch circuit are provided to hold the drive voltage of the drive TFT.
【００２７】[0027]
【作用】上記構成に基づく本発明の作用を説明する。図
１において、Ｙ軸のシフトレジスタからの選択信号ｙｍ
によりトランジスタＭ４〜Ｍ６が選択された時、Ｘ軸の
シフトレジスタは選択信号Ｘｎ１からＸｎ２、Ｘｎ３の
順にシフト（走査）信号を出力する。そして、この選択
信号Ｘｎ１〜Ｘｎ３のシフトに同期して、デジタルの
「Ｈ」又は「Ｌ」の画像データ信号−ＶＬを供給する。The operation of the present invention based on the above configuration will be described. In FIG. 1, a selection signal ym from the Y-axis shift register
When the transistors M4 to M6 are selected by, the X-axis shift register outputs shift (scan) signals in the order of selection signals Xn1 to Xn2 and Xn3. Then, in synchronization with the shift of the selection signals Xn1 to Xn3, the digital “H” or “L” image data signal −VL is supplied.
【００２８】これにより、コンデンサＣ１〜Ｃ３には
「Ｈ」又は「Ｌ」の画像データ信号−ＶＬの駆動電圧が
保持され、「Ｌ」となったドライブＴＦＴがオンとな
り、そのドライブＴＦＴを通してＥＬ電源１がＥＬ素子
ＥＬｎｍに供給される。ドライブＴＦＴＭ１〜Ｍ３のす
べてがオンの時、ＥＬ素子ＥＬｎｍが最大輝度で発光す
る。As a result, the driving voltage of the image data signal -VL of "H" or "L" is held in the capacitors C1 to C3, the drive TFT which has become "L" is turned on, and the EL power source is supplied through the drive TFT. 1 is supplied to the EL element ELnm. When all the drive TFTs M1 to M3 are turned on, the EL element ELnm emits light with the maximum brightness.
【００２９】また、ドライブＴＦＴＭ１、Ｍ２、Ｍ３の
相互コンダクタンスの比を例えば２ 0 、２1 、２2 にす
ることにより、ドライブＴＦＴＭ１〜Ｍ３の選択により
８階調の表示を行うことができる。Further, the drive TFTs M1, M2, M3
For example, the ratio of transconductance is 2 0Two1Two2Sir
By selecting drive TFTs M1 to M3
Display of 8 gradations can be performed.
【００３０】さらに、図３において、ドライブＴＦＴＭ
１〜Ｍ３の駆動電圧の保持にラッチ回路を設けることに
より、選択スイッチのオフ電流、ドライブＴＦＴＭ１〜
Ｍ３のゲート、リーク電流の影響を受けなくすることが
できる。Further, in FIG. 3, the drive TFT M
By providing a latch circuit for holding the drive voltages of 1 to M3, the off current of the selection switch and the drive TFTs M1 to
It is possible to eliminate the influence of the gate of M3 and the leak current.
【００３１】このように、複数のドライブＴＦＴＭ１〜
Ｍ３のオン、オフの組み合わせにより階調表示を行い、
また、このドライブＴＦＴの駆動電圧はオン、オフのデ
ジタル信号なので、選択スイッチ等のノイズの影響を受
けることが少なくなる。As described above, the plurality of drive TFTs M1 to M1
The gradation is displayed by the combination of ON and OFF of M3.
Further, since the drive voltage of the drive TFT is an on / off digital signal, it is less affected by noise of the selection switch or the like.
【００３２】[0032]
〔第１実施例の説明〕図１、図２は第１実施例の説明図
である。図１は、図４の従来例の１画素に相当する、Ｅ
Ｌ素子ＥＬｎｍの駆動回路を示す。図１において、ＥＬ
電源１に接続された３個のＰチャネルのドライブＴＦＴ
Ｍ１、Ｍ２、Ｍ３と、これらのドライブＴＦＴＭ１〜Ｍ
３により駆動される有機ＥＬ素子ＥＬｎｍが設けてあ
る。[Explanation of First Embodiment] FIGS. 1 and 2 are explanatory views of a first embodiment. 1 corresponds to one pixel of the conventional example of FIG.
The drive circuit of L element ELnm is shown. In FIG. 1, EL
Three P-channel drive TFTs connected to power supply 1
M1, M2, M3 and these drive TFTs M1 to M
An organic EL element ELnm driven by 3 is provided.
【００３３】また、これらのドライブＴＦＴＭ１〜Ｍ３
のゲートには、選択信号ｙｍ、Ｘｎ１〜Ｘｎ３により選
択スイッチであるＮチャネルの電界効果トランジスタ
（ＴＦＴ）Ｍ４〜Ｍ５、Ｍ７〜Ｍ８を選択して「Ｈ」又
は「Ｌ」のデジタル画像データ信号−ＶＬが供給され
る。そして、この画像データ信号−ＶＬは、コンデンサ
Ｃ１、Ｃ２、Ｃ３により保持される。Further, these drive TFTs M1 to M3
The gates of the N-channel field effect transistors (TFTs) M4 to M5 and M7 to M8, which are selection switches, are selected by the selection signals ym and Xn1 to Xn3 to select "H" or "L" digital image data signals. VL is supplied. Then, the image data signal -VL is held by the capacitors C1, C2, C3.
【００３４】さらに、これらのドライブＴＦＴＭ１、Ｍ
２、Ｍ３の相互コンダクタンスの比は、それぞれ２0 、
２1 、２2 となるように、ゲート（チャネル）の長さ又
は幅を変化させてある。これにより、ドライブＴＦＴＭ
１のオン電流を１とすると、ドライブＴＦＴＭ２のオン
電流は２、ドライブＴＦＴＭ３のオン電流は４となる。Further, these drive TFTs M1 and M
2, M3 transconductance ratio of each 2 0,
The length or width of the gate (channel) is changed so that it becomes 2 1 , 2 2 . As a result, the drive TFTM
When the ON current of 1 is 1, the ON current of the drive TFT M2 is 2, and the ON current of the drive TFT M3 is 4.
【００３５】図２は、第１実施例における波形説明図で
ある。以下、図２に基づいて、図１の回路の動作を説明
する。Ｘ軸のシフトレジスタによりクロックＣＬの３倍
の選択信号（シフトパルス）Ｘｎ１、Ｘｎ２、Ｘｎ３・
・・を発生させる（図２、Ｘｎ１、Ｘｎ２、Ｘｎ３参
照）。また、画像データ信号−ＶＬは、シフトパルスＸ
ｎ１、Ｘｎ２、Ｘｎ３・・・に同期した「Ｈ」又は
「Ｌ」のデジタル信号が出力される（図２、−ＶＬ参
照）。なお、図２のｘ１、Ｘ２は従来例のＸ軸シフトレ
ジスタの選択信号を示す。FIG. 2 is an explanatory diagram of waveforms in the first embodiment. The operation of the circuit shown in FIG. 1 will be described below with reference to FIG. Selection signals (shift pulses) three times the clock CL are generated by the X-axis shift register Xn1, Xn2, Xn3.
.. (see FIG. 2, Xn1, Xn2, Xn3). Further, the image data signal -VL is the shift pulse X
A digital signal of "H" or "L" synchronized with n1, Xn2, Xn3, ... Is output (see -VL in FIG. 2). It should be noted that x1 and X2 in FIG. 2 indicate selection signals of the conventional X-axis shift register.
【００３６】（１）今、Ｙ軸のシフトレジスタの選択信
号ｙｍが「Ｈ」の時、まず、選択信号Ｘｎ１が「Ｈ」に
なると、トランジスタＭ４とトランジスタＭ７がオンと
なる。このため、この時の画像データ信号−ＶＬの
「Ｌ」がドライブＴＦＴＭ１のゲートに与えられ、この
ドライブＴＦＴＭ１がオンとなる。この「Ｌ」のゲート
電圧は、コンデンサＣ１により保持される。(1) Now, when the selection signal ym of the Y-axis shift register is "H", first, when the selection signal Xn1 becomes "H", the transistors M4 and M7 are turned on. Therefore, "L" of the image data signal -VL at this time is given to the gate of the drive TFT M1, and the drive TFT M1 is turned on. This "L" gate voltage is held by the capacitor C1.
【００３７】（２）次に、選択信号Ｘｎ２が「Ｈ」にな
ると、トランジスタＭ５とトランジスタＭ８がオンとな
る。このため、この時の画像データ信号−ＶＬの「Ｌ」
がドライブＴＦＴＭ２のゲートに与えられ、ドライブＴ
ＦＴＭ２はオフとなる。この「Ｈ」のゲート電圧はコン
デンサＣ２により保持される。(2) Next, when the selection signal Xn2 becomes "H", the transistors M5 and M8 are turned on. Therefore, the "L" of the image data signal -VL at this time
Is given to the gate of the drive TFT M2, and the drive T
FTM2 is turned off. This "H" gate voltage is held by the capacitor C2.
【００３８】（３）次に、選択信号Ｘｎ３が「Ｈ」にな
ると、トランジスタＭ６とトランジスタＭ９がオンとな
る。このため、この時の画像データ信号−ＶＬの「Ｌ」
がドライブＴＦＴＭ３のゲートに与えられ、ドライブＴ
ＦＴＭ３はオンとなる。この「Ｌ」のゲート電圧は、コ
ンデンサＣ３により保持される。(3) Next, when the selection signal Xn3 becomes "H", the transistors M6 and M9 are turned on. Therefore, the "L" of the image data signal -VL at this time
Is given to the gate of the drive TFT M3, and the drive T
FTM3 is turned on. This "L" gate voltage is held by the capacitor C3.
【００３９】この図２の例の画像データ信号−ＶＬの場
合、ドライブＴＦＴＭ１とＭ３がオンとなりドライブＴ
ＦＴＭ２がオフとなる。これにより、ＥＬ素子ＥＬｎｍ
には、ＥＬ電源１より、ドライブＴＦＴＭ１の電流を１
とした時の５倍の電流が流れることになる。In the case of the image data signal -VL in the example of FIG. 2, the drive TFTs M1 and M3 are turned on and the drive T
FTM2 is turned off. As a result, the EL element ELnm
The current of the drive TFT M1 from the EL power supply 1 is
The current will flow 5 times as much as when.
【００４０】このように、１画素中にｇｍの異なる３個
のドライブＴＦＴを設けこれをオン、オフさせる組み合
わせによって、ＥＬ素子に流れる電流を制御し、８階調
表示を行うことができる。As described above, by providing three drive TFTs having different gm in one pixel and turning them on and off, the current flowing through the EL element can be controlled and 8-gradation display can be performed.
【００４１】〔第２実施例の説明〕図３は、第２実施例
の説明図である。図３は、１画素に相当するＥＬ素子Ｅ
Ｌｎｍの駆動回路を示す。図３の例は、ドライブでＴＦ
ＴＭ１〜Ｍ３の駆動電圧を保持するのに図１のコンデン
サＣ１〜Ｃ３のかわりにクロックドインバータ２〜４と
インバータ５〜７のラッチ回路を設けたものである。こ
の場合、インバータ５〜７を設けたため、図１とは反転
したデジタルの画像データ信号ＶＬを供給することにな
る。[Explanation of the Second Embodiment] FIG. 3 is an explanatory view of the second embodiment. FIG. 3 shows an EL element E corresponding to one pixel.
The drive circuit of Lnm is shown. In the example of Fig. 3, the drive is TF
A latch circuit of clocked inverters 2-4 and inverters 5-7 is provided in place of the capacitors C1-C3 of FIG. 1 for holding the drive voltages of TM1-M3. In this case, since the inverters 5 to 7 are provided, the digital image data signal VL that is the inverse of that in FIG. 1 is supplied.
【００４２】また、クロックドインバータ２〜４の参照
（レファレンス）電圧ｒｅｆｎ１〜ｒｅｆｎ３として、
それぞれ選択信号Ｘｎ１〜Ｘｎ３の反転信号が与えられ
る。このため、トランジスタＭ７〜Ｍ９がオンのとき、
それぞれ対応するクロックドインバータ２〜４がハイイ
ンピーダンス状態となり、トランジスタＭ７〜Ｍ９がオ
フのとき、それぞれ対応するクロックドインバータ２〜
４がインバータとして動作するアクティブ状態となる。Further, as reference (ref) voltages refn1 to refn3 of the clocked inverters 2 to 4,
Inversion signals of the selection signals Xn1 to Xn3 are provided respectively. Therefore, when the transistors M7 to M9 are on,
When the corresponding clocked inverters 2 to 4 are in a high impedance state and the transistors M7 to M9 are off, the corresponding clocked inverters 2 to 2 are respectively.
4 becomes an active state in which it operates as an inverter.
【００４３】その他のドライブＴＦＴＭ１〜Ｍ３、選択
スイッチであるトランジスタＭ４〜Ｍ９等は図１と同じ
ものである。図３の回路の動作を説明する。Other drive TFTs M1 to M3, transistors M4 to M9 as selection switches, etc. are the same as those in FIG. The operation of the circuit of FIG. 3 will be described.
【００４４】（１）今、Ｙ軸のシフトレジスタの選択信
号ｙｍが「Ｈ」の時、まず、選択信号Ｘｎ１が「Ｈ」と
なると、トランジスタＭ４とトランジスタＭ７がオンと
なる。このため、この時のデジタルの画像データ信号Ｖ
Ｌがインバータ５を介してドライブＴＦＴＭ１のゲート
に与えられる。この時のゲート電圧は、トランジスタＭ
７がオフとなった時、クロックドインバータ２とインバ
ータ５のラッチ回路により保持される。(1) Now, when the selection signal ym of the Y-axis shift register is "H", first, when the selection signal Xn1 becomes "H", the transistors M4 and M7 are turned on. Therefore, at this time, the digital image data signal V
L is supplied to the gate of the drive TFT M1 via the inverter 5. The gate voltage at this time is the transistor M
When 7 is turned off, it is held by the latch circuit of the clocked inverter 2 and the inverter 5.
【００４５】（２）次に、選択信号Ｘｎ２が「Ｈ」とな
ると、トランジスタＭ５とトランジスタＭ８がオンとな
る。このため、この時のデジタル画像データＶＬがイン
バータ６を介してドライブＴＦＴＭ２のゲートに与えら
れる。この時のゲート電圧は、トランジスタＭ８がオフ
となった時に、クロックドインバータ３とインバータ６
のラッチ回路により保持される。(2) Next, when the selection signal Xn2 becomes "H", the transistors M5 and M8 are turned on. Therefore, the digital image data VL at this time is given to the gate of the drive TFT M2 via the inverter 6. The gate voltage at this time is the same as that of the clocked inverter 3 and the inverter 6 when the transistor M8 is turned off.
It is held by the latch circuit of.
【００４６】（３）次に、選択信号Ｘｎ３が「Ｈ」とな
ると、トランジスタＭ６とトランジスタＭ９がオンとな
る。このため、この時のデジタル画像データＶＬがイン
バータ７を介してドライブＴＦＴＭ３のゲートに与えら
れる。この時のゲート電圧は、トランジスタＭ９がオフ
となった時に、クロックドインバータ４とインバータ７
のラッチ回路により保持される。(3) Next, when the selection signal Xn3 becomes "H", the transistors M6 and M9 are turned on. Therefore, the digital image data VL at this time is given to the gate of the drive TFT M3 via the inverter 7. The gate voltage at this time is the same as that of the clocked inverter 4 and the inverter 7 when the transistor M9 is turned off.
It is held by the latch circuit of.
【００４７】このように、１画素中のｇｍの異なるドラ
イブＴＦＴＭ１〜Ｍ３の組み合わせによって、ＥＬ素子
に流れる電流を制御し、ラッチ回路により選択スイッチ
のオフ電流やドライブＴＦＴのゲート、リーク電流の影
響等を受けなくすることができる。As described above, the combination of the drive TFTs M1 to M3 having different gm in one pixel controls the current flowing through the EL element, and the latch circuit influences the off current of the selection switch, the gate of the drive TFT, and the leakage current. You can get rid of.
【００４８】なお、前記実施例では、１画素中にドライ
ブＴＦＴを３個設けた場合の説明をしたが、これに限ら
ず２個又は４個以上とすることもできる。また、ラッチ
回路として、フリップフロップ等の他の回路を用いるこ
ともできる。更に、ドライブＴＦＴ又は選択スイッチで
あるトランジスタは、異なるチャネルのものを使用する
こともできる。In the above embodiment, the case where three drive TFTs are provided in one pixel has been described, but the present invention is not limited to this, and it is also possible to provide two or four or more drive TFTs. Further, another circuit such as a flip-flop can be used as the latch circuit. Furthermore, the transistors that are the drive TFTs or the selection switches can be those of different channels.
【００４９】[0049]
【発明の効果】以上のように本発明によれば次のような
効果がある。
（１）請求項１記載の発明によれば、１画素中の複数の
ドライブＴＦＴのオン、オフの組み合わせを選択するこ
とによって、ＥＬ素子に流れる電流を制御して階調表示
を行っており、このドライブＴＦＴの駆動電圧は、オ
ン、オフのデジタル信号なので選択スイッチ等のノイズ
の影響を受けにくくなる。As described above, the present invention has the following effects. (1) According to the invention described in claim 1, by selecting a combination of ON and OFF of a plurality of drive TFTs in one pixel, the current flowing through the EL element is controlled to perform gray scale display. The drive voltage of the drive TFT is an on / off digital signal, and thus is less likely to be affected by noise such as a selection switch.
【００５０】（２）請求項２記載の発明によれば、１画
素中にｇｍの異なる複数のドライブＴＦＴを設けたの
で、高階調の表示を行うことができる。
（３）請求項３記載の発明によれば、ドライブＴＦＴの
駆動信号をラッチ回路により保持したので、選択スイッ
チのオフ電流、ドライブＴＦＴのゲート、リーク電流等
の影響を受けなくすることができる。(2) According to the second aspect of the invention, since a plurality of drive TFTs having different gm are provided in one pixel, high gradation display can be performed. (3) According to the third aspect of the invention, since the drive signal of the drive TFT is held by the latch circuit, it is possible to eliminate the influence of the off current of the selection switch, the gate of the drive TFT, the leak current and the like.
【図１】本発明の第１実施例の説明図である。FIG. 1 is an explanatory diagram of a first embodiment of the present invention.
【図２】第１実施例における波形説明図である。FIG. 2 is an explanatory diagram of waveforms in the first embodiment.
【図３】第２実施例の説明図である。FIG. 3 is an explanatory diagram of a second embodiment.
【図４】従来例の説明図である。FIG. 4 is an explanatory diagram of a conventional example.
【図５】従来例のＸ軸シフトレジスタの説明図である。FIG. 5 is an explanatory diagram of a conventional X-axis shift register.
【図６】従来例の波形説明図である。FIG. 6 is a waveform explanatory diagram of a conventional example.
１ ＥＬ電源 Ｃ１〜Ｃ３ コンデンサ ＥＬｎｍ ＥＬ素子 Ｍ１〜Ｍ３ ドライブＴＦＴ Ｍ４〜Ｍ９ トランジスタ（選択スイッチ） ｙｍ 選択信号 Ｘｎ１〜Ｘｎ３ 選択信号 −ＶＬ 画像データ信号 1 EL power supply C1 to C3 capacitors ELnm EL element M1-M3 drive TFT M4 to M9 transistors (selection switch) ym selection signal Xn1 to Xn3 selection signals -VL image data signal
フロントページの続き (56)参考文献 特開 昭56−21415（ＪＰ，Ａ) 特開 平６−161385（ＪＰ，Ａ) 実開 平５−8591（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/30 G09G 3/20 624 G09G 3/20 641 Continuation of the front page (56) References JP-A-56-21415 (JP, A) JP-A-6-161385 (JP, A) Actual development 5-8591 (JP, U) (58) Fields investigated (Int .Cl. 7 , DB name) G09G 3/30 G09G 3/20 624 G09G 3/20 641
Claims (3)
と、 該エレクトロルミネセンス素子を駆動する複数のドライ
ブ薄膜トランジスタと、該複数のドライブ薄膜トランジスタを順にシフトしてデ
ジタルの画像データを供給する選択スイッチとを設け、 前記デジタルの画像データにより 前記複数のドライブ薄
膜トランジスタを選択して駆動することにより階調表示
を行うことを特徴としたエレクトロルミネセンス表示装
置。1. An electroluminescence element for each pixel, a plurality of drive thin film transistors for driving the electroluminescence element, and a plurality of drive thin film transistors that are sequentially shifted to perform a demultiplexing operation.
An electroluminescent display device , comprising: a selection switch for supplying digital image data, and performing gradation display by selecting and driving the plurality of drive thin film transistors according to the digital image data .
は、それぞれ相互コンダクタンスが異なるもので構成さ
れていることを特徴とした請求項１記載のエレクトロル
ミネセンス表示装置。2. The electroluminescent display device according to claim 1, wherein the plurality of drive thin film transistors are configured to have different mutual conductances.
駆動電圧の保持にラッチ回路を設けることを特徴とした
請求項１又は２記載のエレクトロルミネセンス表示装
置。3. The electroluminescence display device according to claim 1, wherein a latch circuit is provided to hold the drive voltage of the plurality of drive thin film transistors.
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