JP3464624B2 - スペクトル拡散受信装置 - Google Patents
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- Mobile Radio Communication Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＤＭＡ（符号分
割多元接続）方式のスペクトル拡散受信装置に関するも
ので、特に複数の基地局、マルチパスによる復調パスデ
ータの位相差を揃えてＲＡＫＥ合成部で利用できるよう
にすることで良好な対干渉特性を有するスペクトル拡散
受信装置に関する。
割多元接続）方式のスペクトル拡散受信装置に関するも
ので、特に複数の基地局、マルチパスによる復調パスデ
ータの位相差を揃えてＲＡＫＥ合成部で利用できるよう
にすることで良好な対干渉特性を有するスペクトル拡散
受信装置に関する。
【０００２】
【従来の技術】ＣＤＭＡ方式では、送信側で一次変調を
受けたベースバンド信号に対してチャネル毎に異なる拡
散符号を乗算する「拡散」処理を行って、信号は送出さ
れる。受信側では、このスペクトル拡散信号に対して、
送信側と同一の拡散符号を乗算することで「逆拡散処
理」を行って、元の一次信号変調信号を取り出す。一次
変調信号を通常の復調回路を通すことでベースバンド信
号が再生される。送信側と受信側で拡散符号が異なる場
合、相関がとれず、信号を取り出すことはできない。し
たがって、ＣＤＭＡシステムでは、同一周波数で複数の
チャネルが混在した受信信号から目的のチャネルを取り
出すことが可能である。
受けたベースバンド信号に対してチャネル毎に異なる拡
散符号を乗算する「拡散」処理を行って、信号は送出さ
れる。受信側では、このスペクトル拡散信号に対して、
送信側と同一の拡散符号を乗算することで「逆拡散処
理」を行って、元の一次信号変調信号を取り出す。一次
変調信号を通常の復調回路を通すことでベースバンド信
号が再生される。送信側と受信側で拡散符号が異なる場
合、相関がとれず、信号を取り出すことはできない。し
たがって、ＣＤＭＡシステムでは、同一周波数で複数の
チャネルが混在した受信信号から目的のチャネルを取り
出すことが可能である。
【０００３】陸上移動体通信では、比較的遠距離まで電
波が届き、建造物等の障害物の裏にも回折効果が大きく
伝わりやすいという特徴もあって、８００Ｍ〜２ＧＨｚ
までの周波数帯を利用することが多い。しかし、障害物
等による電磁波の反射・回折が生じることで伝搬路は複
数（マルチパス）となる。すなわち、電波の伝わる距離
が異なることにより、同一地点を発した電波がある地点
に到着するまでに経路による遅延が生じる。この状況で
は復調時、逆拡散の符号同期のタイミングを徐々にずら
していくと、相関ピークが複数得られることになる。
波が届き、建造物等の障害物の裏にも回折効果が大きく
伝わりやすいという特徴もあって、８００Ｍ〜２ＧＨｚ
までの周波数帯を利用することが多い。しかし、障害物
等による電磁波の反射・回折が生じることで伝搬路は複
数（マルチパス）となる。すなわち、電波の伝わる距離
が異なることにより、同一地点を発した電波がある地点
に到着するまでに経路による遅延が生じる。この状況で
は復調時、逆拡散の符号同期のタイミングを徐々にずら
していくと、相関ピークが複数得られることになる。
【０００４】この遅延プロファイルで現れた位相差（遅
延時間差）にしたがって、各々独立に逆拡散、ＤＬＬ
（Delay Locked Loop）を動作させる。得られた復調出
力に適当な係数を掛けて各マルチパス受信信号を加算す
ることで、良好な受信特性を得る事ができる。これをＲ
ＡＫＥ合成という。ここで生じる位相差は対象とする通
信システムのセル半径等のパラメータから推測する事が
できる。その推測される範囲までの位相差を考慮して各
復調出力をＲＡＫＥ合成することが必要とされる。
延時間差）にしたがって、各々独立に逆拡散、ＤＬＬ
（Delay Locked Loop）を動作させる。得られた復調出
力に適当な係数を掛けて各マルチパス受信信号を加算す
ることで、良好な受信特性を得る事ができる。これをＲ
ＡＫＥ合成という。ここで生じる位相差は対象とする通
信システムのセル半径等のパラメータから推測する事が
できる。その推測される範囲までの位相差を考慮して各
復調出力をＲＡＫＥ合成することが必要とされる。
【０００５】以上述べたマルチパスにより生じた複数の
位相差（遅延時間差）を有する復調出力（パスデータ）
をＲＡＫＥ合成する従来方法は、例えば特開平１０−１
９０５２８号公報に開示されている。この方法は、図１
１に示すように、タイミング制御回路によって、同期サ
ーチを行い、パスのピーク位置から位相差を算出する。
そして、段数可変型のシフトレジスタを用いて、その位
相差情報を元に取り出す段を調整することにより、位相
差を吸収する。
位相差（遅延時間差）を有する復調出力（パスデータ）
をＲＡＫＥ合成する従来方法は、例えば特開平１０−１
９０５２８号公報に開示されている。この方法は、図１
１に示すように、タイミング制御回路によって、同期サ
ーチを行い、パスのピーク位置から位相差を算出する。
そして、段数可変型のシフトレジスタを用いて、その位
相差情報を元に取り出す段を調整することにより、位相
差を吸収する。
【０００６】この図１１では符号発生器１１４、相関器
１１５、同期検波回路１１６の組が３つある３フィンガ
ー方式のＲＡＫＥ合成方式を示している。アンテナ１１
１で受信された信号は無線部１１２において増幅、周波
数変換、検波されベースバンド信号に変換される。パス
サーチ部１１３で相関ピーク位置から各パスの位相差が
求められ、符号発生器１１４では逆拡散符号を発生し、
パスサーチ部１１３の指示するタイミングで相関器１１
５が動作することで各パスの相関出力が得られる。そし
て、各出力の同期検波回路１１６で同期検波された結果
をシフトレジスタ１１７に取り込み、パスサーチ部１１
３から指示された各パス間の位相差を考慮して段数を設
定して遅延させることで位相を揃え、ＲＡＫＥ合成回路
１１８で合成を可能にする。
１１５、同期検波回路１１６の組が３つある３フィンガ
ー方式のＲＡＫＥ合成方式を示している。アンテナ１１
１で受信された信号は無線部１１２において増幅、周波
数変換、検波されベースバンド信号に変換される。パス
サーチ部１１３で相関ピーク位置から各パスの位相差が
求められ、符号発生器１１４では逆拡散符号を発生し、
パスサーチ部１１３の指示するタイミングで相関器１１
５が動作することで各パスの相関出力が得られる。そし
て、各出力の同期検波回路１１６で同期検波された結果
をシフトレジスタ１１７に取り込み、パスサーチ部１１
３から指示された各パス間の位相差を考慮して段数を設
定して遅延させることで位相を揃え、ＲＡＫＥ合成回路
１１８で合成を可能にする。
【０００７】
【発明が解決しようとする課題】このスペクトル拡散受
信装置では、マルチパス伝搬路の時間的変動に伴い、各
パス間の位相差（遅延時間差）、パワー（振幅）は変動
する。この変動に対応して、パスデータの欠損を生じる
事なくＲＡＫＥ合成を行うことが可能なように、同一位
相に揃えることが必要になる。しかし、復調にＤＬＬを
用いる構成では、そのパスデータ、フレーム同期信号等
の復調出力はシステムクロック分のジッタを持ってお
り、従来例のシフトレジスタ構成ではパスデータの取り
込みを誤る可能性があり、これは結果として誤り率の低
下につながる。また、シフトレジスタ構成では、マルチ
パス変動に可能な限り対応しようとすると、回路規模が
大きくなり、消費電力が増加するといった問題があっ
た。
信装置では、マルチパス伝搬路の時間的変動に伴い、各
パス間の位相差（遅延時間差）、パワー（振幅）は変動
する。この変動に対応して、パスデータの欠損を生じる
事なくＲＡＫＥ合成を行うことが可能なように、同一位
相に揃えることが必要になる。しかし、復調にＤＬＬを
用いる構成では、そのパスデータ、フレーム同期信号等
の復調出力はシステムクロック分のジッタを持ってお
り、従来例のシフトレジスタ構成ではパスデータの取り
込みを誤る可能性があり、これは結果として誤り率の低
下につながる。また、シフトレジスタ構成では、マルチ
パス変動に可能な限り対応しようとすると、回路規模が
大きくなり、消費電力が増加するといった問題があっ
た。
【０００８】本発明の目的は、上記の問題を解決するた
め、パスサーチの結果を利用する必要がなく、受信レベ
ルを改善する事ができ、小型化・低消費電力化を図るこ
とができるＣＤＭＡ方式のスペクトル拡散受信装置を提
供することにある。
め、パスサーチの結果を利用する必要がなく、受信レベ
ルを改善する事ができ、小型化・低消費電力化を図るこ
とができるＣＤＭＡ方式のスペクトル拡散受信装置を提
供することにある。
【０００９】
【課題を解決するための手段】本発明は、ＣＤＭＡ方式
のスペクトル拡散受信装置において、スペクトル拡散さ
れた受信信号を検波してベースバンド信号に変換する無
線部と、前記ベースバンド信号に対してパスサーチを行
って各パスの位相差を求めるパスサーチ部と、前記パス
サーチ部の指示するタイミングで、各パス毎に前記ベー
スバンド信号を逆拡散して復調するＤＬＬ部と、前記Ｄ
ＬＬ部からの復調信号を、所定のタイミングで位相を揃
えて、それぞれ出力するタイミング調整部と、前記タイ
ミング調整部からの信号をＲＡＫＥ合成するＲＡＫＥ合
成部とを備えるスペクトル拡散受信装置である。そし
て、前記タイミング調整部は、前記ＤＬＬ部からの信号
を、前記パスサーチ部の指示するタイミングに基づきそ
れぞれ格納保持して、読み出し信号により指示されたア
ドレスにある信号を出力するバッファ部と、前記バッフ
ァ部が保持している各パスの信号を、位相を揃えて出力
するように、前記読み出し信号によりアドレスとタイミ
ングを指示する読み出し信号制御部とを備えることを特
徴とする。
のスペクトル拡散受信装置において、スペクトル拡散さ
れた受信信号を検波してベースバンド信号に変換する無
線部と、前記ベースバンド信号に対してパスサーチを行
って各パスの位相差を求めるパスサーチ部と、前記パス
サーチ部の指示するタイミングで、各パス毎に前記ベー
スバンド信号を逆拡散して復調するＤＬＬ部と、前記Ｄ
ＬＬ部からの復調信号を、所定のタイミングで位相を揃
えて、それぞれ出力するタイミング調整部と、前記タイ
ミング調整部からの信号をＲＡＫＥ合成するＲＡＫＥ合
成部とを備えるスペクトル拡散受信装置である。そし
て、前記タイミング調整部は、前記ＤＬＬ部からの信号
を、前記パスサーチ部の指示するタイミングに基づきそ
れぞれ格納保持して、読み出し信号により指示されたア
ドレスにある信号を出力するバッファ部と、前記バッフ
ァ部が保持している各パスの信号を、位相を揃えて出力
するように、前記読み出し信号によりアドレスとタイミ
ングを指示する読み出し信号制御部とを備えることを特
徴とする。
【００１０】本発明は、前記バッファ部がＳＲＡＭから
なることを特徴とする。
なることを特徴とする。
【００１１】本発明は、前記バッファ部は、ＦＩＦＯか
らなることを特徴とする。
らなることを特徴とする。
【００１２】本発明は、前記読み出し信号制御部が、基
準とするＤＬＬ部からの信号を中心に各信号間の位相差
を時間的に揃える前記読み出し信号を出力することを特
徴とする。
準とするＤＬＬ部からの信号を中心に各信号間の位相差
を時間的に揃える前記読み出し信号を出力することを特
徴とする。
【００１３】本発明は、前記タイミング調整部が、前記
ＤＬＬ部の受信状況の変動に伴う基準とするＤＬＬ部か
らの信号変更に対応して、この変更を監視し前記読み出
し信号制御部からの読み出し信号を変更させる基準ＤＬ
Ｌ監視部を備えたことを特徴とする。
ＤＬＬ部の受信状況の変動に伴う基準とするＤＬＬ部か
らの信号変更に対応して、この変更を監視し前記読み出
し信号制御部からの読み出し信号を変更させる基準ＤＬ
Ｌ監視部を備えたことを特徴とする。
【００１４】本発明は、前記読み出し信号制御部が、基
準とする信号が時間的に変動した場合でも、該変動に応
じて、読み出し信号の読み出し速度を数クロック分づつ
変更していくことを特徴とする。
準とする信号が時間的に変動した場合でも、該変動に応
じて、読み出し信号の読み出し速度を数クロック分づつ
変更していくことを特徴とする。
【００１５】本発明は、前記タイミング調整部が、基準
とする信号を中心に各信号間の位相差を規格上の範囲内
に限定して前記バッファ部に取り込み、基準とするＤＬ
Ｌからの信号に応じて位相を時間的に揃えることを特徴
とする。
とする信号を中心に各信号間の位相差を規格上の範囲内
に限定して前記バッファ部に取り込み、基準とするＤＬ
Ｌからの信号に応じて位相を時間的に揃えることを特徴
とする。
【００１６】
【発明の実施の形態】本発明に係るＣＤＭＡ方式のスペ
クトル拡散受信装置の特徴について、概略を説明する。
本発明に係るＣＤＭＡ方式のスペクトル拡散受信装置
は、ＤＬＬからのパスデータを取り込み、位相を揃える
回路として、従来例の回路規模が大きくなるシフトレジ
スタ構成は使用しない。本発明は、ＤＬＬからの信号に
生じるジッタの影響を受けないデータ取り込みバッファ
を有して、ＤＬＬから出力されるフレーム同期信号など
のタイミング信号からデータの書き込み、読み出しタイ
ミング信号を生成し、タイミング調整を図る点に特徴が
ある。
クトル拡散受信装置の特徴について、概略を説明する。
本発明に係るＣＤＭＡ方式のスペクトル拡散受信装置
は、ＤＬＬからのパスデータを取り込み、位相を揃える
回路として、従来例の回路規模が大きくなるシフトレジ
スタ構成は使用しない。本発明は、ＤＬＬからの信号に
生じるジッタの影響を受けないデータ取り込みバッファ
を有して、ＤＬＬから出力されるフレーム同期信号など
のタイミング信号からデータの書き込み、読み出しタイ
ミング信号を生成し、タイミング調整を図る点に特徴が
ある。
【００１７】ＤＬＬからの復調信号は、図１に示すよう
に、複数のＤＬＬがパスサーチの結果を基に独立して動
作した結果、得られる位相差（遅延時間差）のある信号
である。ただし、通信システム上の制約条件から、理論
上どれだけの位相差（遅延時間差）が生じるかというこ
とは解析されており、その範囲で位相を揃えられれば受
信特性を損なうことはない。現在の携帯電話・セルラー
電話システムではセルの半径として数ｋｍから数十ｋｍ
と言われており、遅延時間は数十μＳとなる。従って、
マルチパス成分としても数十μＳまで存在すると考えら
れる。ここでは、上記状況を考慮して、例えば±３１μ
Ｓまでの信号に対するＲＡＫＥ合成機能について説明す
る。
に、複数のＤＬＬがパスサーチの結果を基に独立して動
作した結果、得られる位相差（遅延時間差）のある信号
である。ただし、通信システム上の制約条件から、理論
上どれだけの位相差（遅延時間差）が生じるかというこ
とは解析されており、その範囲で位相を揃えられれば受
信特性を損なうことはない。現在の携帯電話・セルラー
電話システムではセルの半径として数ｋｍから数十ｋｍ
と言われており、遅延時間は数十μＳとなる。従って、
マルチパス成分としても数十μＳまで存在すると考えら
れる。ここでは、上記状況を考慮して、例えば±３１μ
Ｓまでの信号に対するＲＡＫＥ合成機能について説明す
る。
【００１８】現在の携帯電話・セルラー電話システムで
は主に音声通話として利用されており、伝送スピードと
しては例えば３２ｋｓｐｓが使用されている。しかし、
今後データ・画像等のマルチメディア通信が携帯電話・
セルラー電話システムで要求されるため、データ伝送ス
ピードの高速化が必須である。以下の説明では、例えば
音声３２ｋｓｐｓの４倍のスピードである１２８ｋｓｐ
ｓのデータ伝送を仮定して説明する。図１では１２８ｋ
ｓｐｓのベースバンド信号が受信されており、基準とな
るＤＬＬ出力（ＭＡＩＮＤＬＬ）を定めた場合（図２で
はＤＬＬ２）、その位置から±３１μＳ即ち１２８ｋｓ
ｐｓでは±４シンボル以内に他の信号も存在する事を示
している。
は主に音声通話として利用されており、伝送スピードと
しては例えば３２ｋｓｐｓが使用されている。しかし、
今後データ・画像等のマルチメディア通信が携帯電話・
セルラー電話システムで要求されるため、データ伝送ス
ピードの高速化が必須である。以下の説明では、例えば
音声３２ｋｓｐｓの４倍のスピードである１２８ｋｓｐ
ｓのデータ伝送を仮定して説明する。図１では１２８ｋ
ｓｐｓのベースバンド信号が受信されており、基準とな
るＤＬＬ出力（ＭＡＩＮＤＬＬ）を定めた場合（図２で
はＤＬＬ２）、その位置から±３１μＳ即ち１２８ｋｓ
ｐｓでは±４シンボル以内に他の信号も存在する事を示
している。
【００１９】マルチパスにより受信入力信号は、例え
ば、３パスから成っており、それぞれパスデータ１，
２，３に対応している。伝送データは図２に示すよう
に、シンボル番号０，１，２，３，４，５‥‥‥で示し
た１２８ｋｓｐｓのシンボルデータから成っており、ま
た一定数のシンボルデータがまとまって１フレームを構
成している。伝送データのフレームの先頭を示すフレー
ム同期信号は図１に示すように、１フレーム毎のパルス
信号としてデータシンボル番号０の位置に存在してい
る。これは上述したように±３１μＳの最大位相差を生
じる通信システムを想定している。
ば、３パスから成っており、それぞれパスデータ１，
２，３に対応している。伝送データは図２に示すよう
に、シンボル番号０，１，２，３，４，５‥‥‥で示し
た１２８ｋｓｐｓのシンボルデータから成っており、ま
た一定数のシンボルデータがまとまって１フレームを構
成している。伝送データのフレームの先頭を示すフレー
ム同期信号は図１に示すように、１フレーム毎のパルス
信号としてデータシンボル番号０の位置に存在してい
る。これは上述したように±３１μＳの最大位相差を生
じる通信システムを想定している。
【００２０】本発明はマルチパス伝搬路の時間的変動に
伴い、基準に指定したＤＬＬを変更する必要が生じたと
き、別のＤＬＬの出力を新たに基準として、タイミング
調整部が読み出しのタイミングを変化させる。これは新
たに基準と定めたＤＬＬのデータを格納するバッファの
リードポインタをバッファの中心に移動させることに等
しい。同様にその基準信号の時間的に前後の関係にある
と予想される他のパスデータを格納するバッファについ
ても、読み出しタイミングを変えてパスデータの欠損な
く各パスの位相差を揃える。こうして、パス変動に対応
したＲＡＫＥ合成機能を動作させる事が可能となる。
伴い、基準に指定したＤＬＬを変更する必要が生じたと
き、別のＤＬＬの出力を新たに基準として、タイミング
調整部が読み出しのタイミングを変化させる。これは新
たに基準と定めたＤＬＬのデータを格納するバッファの
リードポインタをバッファの中心に移動させることに等
しい。同様にその基準信号の時間的に前後の関係にある
と予想される他のパスデータを格納するバッファについ
ても、読み出しタイミングを変えてパスデータの欠損な
く各パスの位相差を揃える。こうして、パス変動に対応
したＲＡＫＥ合成機能を動作させる事が可能となる。
【００２１】次に、本発明の実施の形態について、図を
参照しながら説明する。
参照しながら説明する。
【００２２】＜第１実施形態＞本発明の第１実施形態
は、複数のＤＬＬからシンボル単位で複数のパスデータ
を取り込み、基準に指定したいずれかのＤＬＬ出力に合
わせて、前後数シンボル間の位相差を揃えてＲＡＫＥ合
成するための回路である。図２はスペクトラム拡散受信
装置の構成を示すブロック図である。アンテナ１１で基
地局からの無線信号を受信、無線部１２において増幅、
フィルタリング、周波数変換および検波され、ベースバ
ンド信号１０を得る。パスサーチ部１３は、ベースバン
ド信号１０をサーチし、各パスのピーク位置を検出す
る。検出されたタイミング関係を元に、各パスに対応す
るＤＬＬ部１４−１，２，３内部の符号発生器を動作さ
せ、復調出力１７−１，２，３を得る。タイミング調整
部１５のバッファ部１６−１，２，３は復調出力１７−
１，２，３を取り込んで位相を揃え、位相を揃えられた
復調信号１８−１，２，３はＲＡＫＥ合成回路１６にお
いて加算される。ここでは説明を簡単にするため、３個
のパスに対応した構成になっているが、対象とするシス
テム条件に応じて増減しても本発明の効果は維持され
る。
は、複数のＤＬＬからシンボル単位で複数のパスデータ
を取り込み、基準に指定したいずれかのＤＬＬ出力に合
わせて、前後数シンボル間の位相差を揃えてＲＡＫＥ合
成するための回路である。図２はスペクトラム拡散受信
装置の構成を示すブロック図である。アンテナ１１で基
地局からの無線信号を受信、無線部１２において増幅、
フィルタリング、周波数変換および検波され、ベースバ
ンド信号１０を得る。パスサーチ部１３は、ベースバン
ド信号１０をサーチし、各パスのピーク位置を検出す
る。検出されたタイミング関係を元に、各パスに対応す
るＤＬＬ部１４−１，２，３内部の符号発生器を動作さ
せ、復調出力１７−１，２，３を得る。タイミング調整
部１５のバッファ部１６−１，２，３は復調出力１７−
１，２，３を取り込んで位相を揃え、位相を揃えられた
復調信号１８−１，２，３はＲＡＫＥ合成回路１６にお
いて加算される。ここでは説明を簡単にするため、３個
のパスに対応した構成になっているが、対象とするシス
テム条件に応じて増減しても本発明の効果は維持され
る。
【００２３】図３はタイミング調整部１５の具体的な構
成を示すブロック図である。このタイミング調整部１５
は、ＤＬＬ１４からパスデータを格納保持し指定のタイ
ミングで出力するバッファ部１６−１，２，３と、各パ
スデータである復調信号１７−１，２，３が位相を揃え
るように読み出しタイミングを調整する読み出し信号制
御部３４とから構成される。バッファ部１６−１，２，
３は、ＳＲＡＭ３１と、書き込みタイミング信号生成部
３２と、読み出しタイミング信号生成部３３とから構成
される。バッファ部１６−１，２，３は、スペクトル拡
散受信装置のフィンガーの数（パス数）だけ複数（ここ
では３個を例にしている）並列にならべられている。
成を示すブロック図である。このタイミング調整部１５
は、ＤＬＬ１４からパスデータを格納保持し指定のタイ
ミングで出力するバッファ部１６−１，２，３と、各パ
スデータである復調信号１７−１，２，３が位相を揃え
るように読み出しタイミングを調整する読み出し信号制
御部３４とから構成される。バッファ部１６−１，２，
３は、ＳＲＡＭ３１と、書き込みタイミング信号生成部
３２と、読み出しタイミング信号生成部３３とから構成
される。バッファ部１６−１，２，３は、スペクトル拡
散受信装置のフィンガーの数（パス数）だけ複数（ここ
では３個を例にしている）並列にならべられている。
【００２４】図４により図３の読み出し信号制御部３４
の動作を具体的に説明する。各ＤＬＬのフレーム同期信
号ｆ１，ｆ２，ｆ３（図３のタイミング信号１，２，
３）およびシンボル同期信号（図示されてない）から書
き込みタイミング信号生成部３２で書き込み信号（ライ
トパルス）ＷＰ１，ＷＰ２，ＷＰ３を生成し、ＳＲＡＭ
３１にメモリアドレス（ライトアドレス）ＷＡ１，２，
３に示すアドレス順に各シンボルデータを書き込んでい
く。アドレスカウンタは自動でカウントされ、図４では
図２のＤＬＬ２を、基準となるＭＡＩＮＤＬＬとして±
２シンボルの位相差を調整し揃える（吸収する）ことを
想定している。しかし、さらに２倍の余裕および出力の
タイミングを考慮してシンボル後（＝４×２＋１）に位
相の揃った出力がなされるよう、メモリアドレスＷＡ
１，２，３に示すように０から８までカウントされてい
る。
の動作を具体的に説明する。各ＤＬＬのフレーム同期信
号ｆ１，ｆ２，ｆ３（図３のタイミング信号１，２，
３）およびシンボル同期信号（図示されてない）から書
き込みタイミング信号生成部３２で書き込み信号（ライ
トパルス）ＷＰ１，ＷＰ２，ＷＰ３を生成し、ＳＲＡＭ
３１にメモリアドレス（ライトアドレス）ＷＡ１，２，
３に示すアドレス順に各シンボルデータを書き込んでい
く。アドレスカウンタは自動でカウントされ、図４では
図２のＤＬＬ２を、基準となるＭＡＩＮＤＬＬとして±
２シンボルの位相差を調整し揃える（吸収する）ことを
想定している。しかし、さらに２倍の余裕および出力の
タイミングを考慮してシンボル後（＝４×２＋１）に位
相の揃った出力がなされるよう、メモリアドレスＷＡ
１，２，３に示すように０から８までカウントされてい
る。
【００２５】同時にフレーム同期信号から、ＤＬＬ毎の
読み出し信号が、シンボルレートに対応して読み出しタ
イミング信号生成部３３で生成される。この各ＤＬＬ毎
の読み出し信号のなかから読み出し信号制御部３４にて
ＭＡＩＤＬＬに指定した読み出し信号を選択し、この信
号を各バッファ部の読み出し信号ＲＰ（リードパルス）
とすることにより、位相を揃えることができる。読み出
し開始アドレスは最初のＷＰによる書き込み時に保持さ
れている。ここで基準に指定するということは、バッフ
ァに格納されたデータからみれば、フレーム先頭のパス
データ読み出しの時、バッファの中心に読み出しポイン
タを持ってきておいて、他のＤＬＬを格納するバッファ
の読み出しポインタはパスデータの位相関係に対応し
て、その前後のアドレスに定めておいて、その位置関係
を維持しながらアドレスが更新されて読み出していくこ
とと等価である。
読み出し信号が、シンボルレートに対応して読み出しタ
イミング信号生成部３３で生成される。この各ＤＬＬ毎
の読み出し信号のなかから読み出し信号制御部３４にて
ＭＡＩＤＬＬに指定した読み出し信号を選択し、この信
号を各バッファ部の読み出し信号ＲＰ（リードパルス）
とすることにより、位相を揃えることができる。読み出
し開始アドレスは最初のＷＰによる書き込み時に保持さ
れている。ここで基準に指定するということは、バッフ
ァに格納されたデータからみれば、フレーム先頭のパス
データ読み出しの時、バッファの中心に読み出しポイン
タを持ってきておいて、他のＤＬＬを格納するバッファ
の読み出しポインタはパスデータの位相関係に対応し
て、その前後のアドレスに定めておいて、その位置関係
を維持しながらアドレスが更新されて読み出していくこ
とと等価である。
【００２６】本発明ではＤＬＬからの信号に含まれるジ
ッタの影響を受けない。このことを従来例のシフトレジ
スタと本発明と比較して図５で説明する。例として３フ
ィンガー構成で各フィンガー独立に入力パスデータが
Ａ、Ｂ、Ｃ、Ｄ、Ｅ…とシンボル単位で入力されるもの
とする。フィンガー数の増減があっても原理は同じであ
る。入力パスデータにはＤＬＬの追従特性からジッタを
有する。ここで図５（ａ）はシフトレジスタを採用した
従来例、（ｂ）は本発明のバッファ回路を採用した場合
のパスデータの書き込み、読み出しの動作を説明するも
のである。（ａ）において、パスサーチの結果得られる
入力パスデータの位相関係からシフトレジスタの段数及
びどのタップから出力を取り出すかが決定される。
ッタの影響を受けない。このことを従来例のシフトレジ
スタと本発明と比較して図５で説明する。例として３フ
ィンガー構成で各フィンガー独立に入力パスデータが
Ａ、Ｂ、Ｃ、Ｄ、Ｅ…とシンボル単位で入力されるもの
とする。フィンガー数の増減があっても原理は同じであ
る。入力パスデータにはＤＬＬの追従特性からジッタを
有する。ここで図５（ａ）はシフトレジスタを採用した
従来例、（ｂ）は本発明のバッファ回路を採用した場合
のパスデータの書き込み、読み出しの動作を説明するも
のである。（ａ）において、パスサーチの結果得られる
入力パスデータの位相関係からシフトレジスタの段数及
びどのタップから出力を取り出すかが決定される。
【００２７】この場合、フィンガー１，２，３の順に位
相が遅れているものとする。各々のフィンガーに対応し
たシフトレジスタへの書き込みは従来例では図示されな
いタイミング制御部（図１１の１１３パスサーチ部に含
まれる）から並列に並ぶシフトレジスタに共通の書き込
みタイミングパルスｃｋが生成される。
相が遅れているものとする。各々のフィンガーに対応し
たシフトレジスタへの書き込みは従来例では図示されな
いタイミング制御部（図１１の１１３パスサーチ部に含
まれる）から並列に並ぶシフトレジスタに共通の書き込
みタイミングパルスｃｋが生成される。
【００２８】読み出しの場合、同一タイミングで所定の
タップから読み出され、基本的にここで位相が揃えられ
ることになる。各フィンガーは全く独立に動作している
ことおよびパスデータにジッタを有するためにパスデー
タの位相関係・書き込みタイミングパルスとの位相関係
によっては図のフィンガー３のケースにあるとおり、ジ
ッタ次第でデータの格納されるタップが１タップ分ずれ
るケースも有り得る。したがって、常に決まったタップ
から取り出すということを続けると、パスデータの出力
に欠損が生ずる可能性がある。しかしながら、ジッタに
対応してシフトレジスタからの取り出し位置を逐次変え
ていくことは困難であり、従来例のようにシフトレジス
タ形式を採用する限り本質的に生ずる問題であると言え
る。
タップから読み出され、基本的にここで位相が揃えられ
ることになる。各フィンガーは全く独立に動作している
ことおよびパスデータにジッタを有するためにパスデー
タの位相関係・書き込みタイミングパルスとの位相関係
によっては図のフィンガー３のケースにあるとおり、ジ
ッタ次第でデータの格納されるタップが１タップ分ずれ
るケースも有り得る。したがって、常に決まったタップ
から取り出すということを続けると、パスデータの出力
に欠損が生ずる可能性がある。しかしながら、ジッタに
対応してシフトレジスタからの取り出し位置を逐次変え
ていくことは困難であり、従来例のようにシフトレジス
タ形式を採用する限り本質的に生ずる問題であると言え
る。
【００２９】−方、（ｂ）の本発明のバッファ回路のケ
ースでは位相を揃えたい範囲に相当する期間だけデータ
を保持しておき、一番最後のフィンガーであるフィンガ
ー３のデータがとりこまれた後、一定シンボル後（最低
１シンボル以上保持した後）に出力する。出力の時間に
ついては、どこまでの範囲のマルチパスを揃えてＲＡＫ
Ｅ合成するかという規格上の問題に依存する。すなわち
基準とするフィンガーを定め、その前後、数シンボルに
わたってマルチパスを揃える必要があるとすると、基準
とするフィンガーの入力から規格範囲＋１シンボル後に
出力するように設計する。したがって、ジッタがあった
としても、取り込まれるタイミングがずれるだけで、取
り出されるタイミングは一定である。しかも、どのフィ
ンガーにおいても最低１シンボル分の出力の時間余裕が
あるため、パスデータを確実に入力順に出力することが
可能であり、ジッタの存在を無視することができる。
ースでは位相を揃えたい範囲に相当する期間だけデータ
を保持しておき、一番最後のフィンガーであるフィンガ
ー３のデータがとりこまれた後、一定シンボル後（最低
１シンボル以上保持した後）に出力する。出力の時間に
ついては、どこまでの範囲のマルチパスを揃えてＲＡＫ
Ｅ合成するかという規格上の問題に依存する。すなわち
基準とするフィンガーを定め、その前後、数シンボルに
わたってマルチパスを揃える必要があるとすると、基準
とするフィンガーの入力から規格範囲＋１シンボル後に
出力するように設計する。したがって、ジッタがあった
としても、取り込まれるタイミングがずれるだけで、取
り出されるタイミングは一定である。しかも、どのフィ
ンガーにおいても最低１シンボル分の出力の時間余裕が
あるため、パスデータを確実に入力順に出力することが
可能であり、ジッタの存在を無視することができる。
【００３０】図５（ｂ）ではフィンガー１から３までを
揃えるのにバッファの段数として５段を設定している。
これは基準とするフィンガーの前後２シンボル分のパス
データを揃えることにしているためで２×２＋１＝５シ
ンボル分のデータ保持を目的としている。フィンガー１
を基準として、パスデータが、その先頭から順にバッフ
ァに取り込まれる。この取り込むためのタイミング信号
は図４でも説明したとおり図示されない各パスデータに
同期するフレーム同期信号、シンボル同期信号からフィ
ンガー毎に生成される。最初のシンボルＡを取り込み終
わったら、バッファのアドレスは自動的に更新され、次
のシンボルＢを格納する。他のシンボルが取りこまれる
際も、シンボルＡは出力されるまで保持される。
揃えるのにバッファの段数として５段を設定している。
これは基準とするフィンガーの前後２シンボル分のパス
データを揃えることにしているためで２×２＋１＝５シ
ンボル分のデータ保持を目的としている。フィンガー１
を基準として、パスデータが、その先頭から順にバッフ
ァに取り込まれる。この取り込むためのタイミング信号
は図４でも説明したとおり図示されない各パスデータに
同期するフレーム同期信号、シンボル同期信号からフィ
ンガー毎に生成される。最初のシンボルＡを取り込み終
わったら、バッファのアドレスは自動的に更新され、次
のシンボルＢを格納する。他のシンボルが取りこまれる
際も、シンボルＡは出力されるまで保持される。
【００３１】以上の動作を繰り返してフィンガー３まで
パスデータが取り込まれたとき、一番位相が遅れるフィ
ンガー３のパスデータが取り込まれた後、１シンボル後
に各フィンガー最初のパスデータから順番に読み出すと
位相を揃えることができる。一度読み出されたところは
データを上書きしてよいから、図のようにアドレスを繰
り返し使用できる。シフトレジスタに比べてパスデータ
を長い時間にわたって保持して確実にデータを読み出す
ため、ジッタの有無に影響されない。
パスデータが取り込まれたとき、一番位相が遅れるフィ
ンガー３のパスデータが取り込まれた後、１シンボル後
に各フィンガー最初のパスデータから順番に読み出すと
位相を揃えることができる。一度読み出されたところは
データを上書きしてよいから、図のようにアドレスを繰
り返し使用できる。シフトレジスタに比べてパスデータ
を長い時間にわたって保持して確実にデータを読み出す
ため、ジッタの有無に影響されない。
【００３２】この実施例１の方法によれば位相差を揃え
るためにパスサーチの結果を利用する必要もないため、
受信系の回路構成が、その分簡単になる。さらに通信シ
ステム上、必要な範囲にわたって入力を保持し、読み出
しタイミングを調整して各パスの位相差を揃えて確実に
パスデータを出力するため、入力のジッタの影響を受け
ないという特徴をもつ。
るためにパスサーチの結果を利用する必要もないため、
受信系の回路構成が、その分簡単になる。さらに通信シ
ステム上、必要な範囲にわたって入力を保持し、読み出
しタイミングを調整して各パスの位相差を揃えて確実に
パスデータを出力するため、入力のジッタの影響を受け
ないという特徴をもつ。
【００３３】＜第２実施形態＞図６は、本発明に係るス
ペクトル拡散受信装置のタイミング調整部１５である第
２実施形態を示すブロック図である。基本構成は図３と
ほぼ同じなので、対応する部分には同一符号を付し、詳
しい説明は省略する。ＤＬＬはスペクトラム拡散された
ベースバンド信号の同期捕捉・同期追従を行う。俊敏な
同期追従特性は非常に重要であり、符号発生器の位相制
御クロックのパルス幅を変化させることにより追従動作
を行う。電波伝搬条件がリアルタイムで変動する移動体
通信では、最適な同期位置が絶えず変化しつづけるた
め、動作中に得られる出力は、この追従特性のため動作
クロック分のジッタを有することになる。
ペクトル拡散受信装置のタイミング調整部１５である第
２実施形態を示すブロック図である。基本構成は図３と
ほぼ同じなので、対応する部分には同一符号を付し、詳
しい説明は省略する。ＤＬＬはスペクトラム拡散された
ベースバンド信号の同期捕捉・同期追従を行う。俊敏な
同期追従特性は非常に重要であり、符号発生器の位相制
御クロックのパルス幅を変化させることにより追従動作
を行う。電波伝搬条件がリアルタイムで変動する移動体
通信では、最適な同期位置が絶えず変化しつづけるた
め、動作中に得られる出力は、この追従特性のため動作
クロック分のジッタを有することになる。
【００３４】第２実施形態では、ジッタの影響のないタ
イミング調整部１５のバッファ部１６−１，２，３を実
現するために、例えばＳＲＡＭ３１に代わり、ＦＩＦＯ
４１を採用している。ＳＲＡＭ３１に外付けでアドレス
制御回路を設計して実現したバッファ部よりも、ロジッ
クでＦＩＦＯ４１を実現したバッファ部１６−１，２，
３のほうが回路規模の面で有利である。
イミング調整部１５のバッファ部１６−１，２，３を実
現するために、例えばＳＲＡＭ３１に代わり、ＦＩＦＯ
４１を採用している。ＳＲＡＭ３１に外付けでアドレス
制御回路を設計して実現したバッファ部よりも、ロジッ
クでＦＩＦＯ４１を実現したバッファ部１６−１，２，
３のほうが回路規模の面で有利である。
【００３５】一般的にＳＲＡＭを使う場合は、扱うデー
タが１００ワードを超えるようなときであり、既存のＳ
ＲＡＭをＦＩＦＯとして動作させるための外つけの制御
回路が複雑になる可能性がある。本発明の対象は数ｂｉ
ｔのデータを数シンボルの範囲でタイミングを揃えて出
力するという信号処理回路であるため、ロジックでＦＩ
ＦＯを設計・実現したほうが回路規模は小さくて済む。
以上の構成例により入力のＤＬＬ１４−１，２，３から
のパスデータやタイミング信号にジッタが含まれていて
も位相調整動作を効果的に行うという、本発明の特徴を
実現できる。
タが１００ワードを超えるようなときであり、既存のＳ
ＲＡＭをＦＩＦＯとして動作させるための外つけの制御
回路が複雑になる可能性がある。本発明の対象は数ｂｉ
ｔのデータを数シンボルの範囲でタイミングを揃えて出
力するという信号処理回路であるため、ロジックでＦＩ
ＦＯを設計・実現したほうが回路規模は小さくて済む。
以上の構成例により入力のＤＬＬ１４−１，２，３から
のパスデータやタイミング信号にジッタが含まれていて
も位相調整動作を効果的に行うという、本発明の特徴を
実現できる。
【００３６】＜第３実施形態＞図７は、本発明に係るス
ペクトル拡散受信装置の第３実施形態を示すブロック図
である。このスペクトル拡散受信装置は、図２とほぼ同
じ構成なので、対応する部分には同一符号を付し、詳し
い説明は省略する。このスペクトル拡散受信装置は、図
２と同様に、複数のＤＬＬ１４−１，２，３からのシン
ボル単位で出力される複数のパスデータを取り込み基準
に指定したＤＬＬ出力に合わせて、前後数シンボル間の
位相差を揃えてＲＡＫＥ合成する動作を行う。電波伝搬
状況の時間的変動に伴い、パスサーチの結果得られるピ
ーク位置、パワーが変動して基準とするＤＬＬ出力（Ｍ
ＡＩＮＤＬＬ）を動作途中で変更しなくてはならない場
合が生じる。これに対応するため、第１実施形態で述べ
たパスデータの取り込みを行うバッファの読み出し速度
を調整し、１シンボルの幅を本回路のシステムクロック
単位で適当に調整することで、位相ずれの分も含めて、
パスデータの欠損なく位相を揃える機構を有する。ここ
でいうシステムクロックは、本回路の動作クロックであ
り、シンボルクロックやＰＮクロックよりも早いクロッ
クである。例えば、チップレート４Ｍｃｐｓとすると、
４倍サンプリング１６ＭＨｚのクロック等を想定してい
る。
ペクトル拡散受信装置の第３実施形態を示すブロック図
である。このスペクトル拡散受信装置は、図２とほぼ同
じ構成なので、対応する部分には同一符号を付し、詳し
い説明は省略する。このスペクトル拡散受信装置は、図
２と同様に、複数のＤＬＬ１４−１，２，３からのシン
ボル単位で出力される複数のパスデータを取り込み基準
に指定したＤＬＬ出力に合わせて、前後数シンボル間の
位相差を揃えてＲＡＫＥ合成する動作を行う。電波伝搬
状況の時間的変動に伴い、パスサーチの結果得られるピ
ーク位置、パワーが変動して基準とするＤＬＬ出力（Ｍ
ＡＩＮＤＬＬ）を動作途中で変更しなくてはならない場
合が生じる。これに対応するため、第１実施形態で述べ
たパスデータの取り込みを行うバッファの読み出し速度
を調整し、１シンボルの幅を本回路のシステムクロック
単位で適当に調整することで、位相ずれの分も含めて、
パスデータの欠損なく位相を揃える機構を有する。ここ
でいうシステムクロックは、本回路の動作クロックであ
り、シンボルクロックやＰＮクロックよりも早いクロッ
クである。例えば、チップレート４Ｍｃｐｓとすると、
４倍サンプリング１６ＭＨｚのクロック等を想定してい
る。
【００３７】図７のスペクトル拡散受信装置には、これ
までの第１実施形態と同様、タイミング調整部４５は、
ＤＬＬ１４からパスデータを格納保持し指定のタイミン
グで出力するバッファ部１６−１，２，３と、各パスデ
ータである復調信号１７−１，２，３が位相を揃えるよ
うに読み出しタイミングを調整する読み出し信号制御部
３４とから構成される。図３に示したように、バッファ
部１６−１，２，３は、ＳＲＡＭ３１と、書き込みタイ
ミング信号生成部３２と、読み出しタイミング信号生成
部３３とから構成される。さらに、タイミング調整部４
５は、読み出すタイミング信号を生成する読み出しタイ
ミング信号生成部３３に対し、図７で示すような動作途
中でのＭＡＩＮＤＬＬの変更に対応して読み出しタイミ
ングの調整を図る動作を行う基準ＤＬＬ監視部４６を備
える。付加された基準ＤＬＬ監視部４６により、各々の
タイミング調整部の読み出し信号が変更される。
までの第１実施形態と同様、タイミング調整部４５は、
ＤＬＬ１４からパスデータを格納保持し指定のタイミン
グで出力するバッファ部１６−１，２，３と、各パスデ
ータである復調信号１７−１，２，３が位相を揃えるよ
うに読み出しタイミングを調整する読み出し信号制御部
３４とから構成される。図３に示したように、バッファ
部１６−１，２，３は、ＳＲＡＭ３１と、書き込みタイ
ミング信号生成部３２と、読み出しタイミング信号生成
部３３とから構成される。さらに、タイミング調整部４
５は、読み出すタイミング信号を生成する読み出しタイ
ミング信号生成部３３に対し、図７で示すような動作途
中でのＭＡＩＮＤＬＬの変更に対応して読み出しタイミ
ングの調整を図る動作を行う基準ＤＬＬ監視部４６を備
える。付加された基準ＤＬＬ監視部４６により、各々の
タイミング調整部の読み出し信号が変更される。
【００３８】基準ＤＬＬ監視部４６の具体的な構成を図
８に示す。タイミング調整部４５の読み出しタイミング
信号生成部３３が読み出しタイミングパルス５０を生成
し、その読み出しタイミングパルス５０が読み出し用基
準アドレスカウンタ５１に入力されて、基準となるアド
レスが更新される。一方、ＭＡＩＮＤＬＬがフレーム同
期信号ｆ１，ｆ２，ｆ３のいずれを指定しているかを読
み出し開始アドレス保持部５４で監視しておく。ＭＡＩ
ＮＤＬＬの変更が生じた場合、判定部５３において読み
出し速度の増減を判定し、その結果をもとに読み出し用
アドレスカウンタ５２が動作して、アドレスが更新され
る。
８に示す。タイミング調整部４５の読み出しタイミング
信号生成部３３が読み出しタイミングパルス５０を生成
し、その読み出しタイミングパルス５０が読み出し用基
準アドレスカウンタ５１に入力されて、基準となるアド
レスが更新される。一方、ＭＡＩＮＤＬＬがフレーム同
期信号ｆ１，ｆ２，ｆ３のいずれを指定しているかを読
み出し開始アドレス保持部５４で監視しておく。ＭＡＩ
ＮＤＬＬの変更が生じた場合、判定部５３において読み
出し速度の増減を判定し、その結果をもとに読み出し用
アドレスカウンタ５２が動作して、アドレスが更新され
る。
【００３９】図９は、例として３つのパスの位相差を揃
える場合を示したものである。ＤＬＬ１〜３までの出力
が、第１実施形態の手法と同様に、図３の書き込みタイ
ミング信号生成部３２からの書き込みタイミング信号に
より、フレーム先頭から順にアドレス順に取り込まれ、
読み出し信号制御部３４のタイミングで取り出される。
この場合、ＤＬＬ１を中心に、ＤＬＬ３がそれより先行
し、ＤＬＬ２のほうは遅延したパスを復調している場合
を想定している。図では最初ＤＬＬ１が基準とするＤＬ
Ｌ（ＭＡＩＮＤＬＬ）に指定されており、８段目からデ
ータが取り出されている。他のＤＬＬはＤＬＬ２が４段
目のデータ、ＤＬＬ３は１２段目のデータがフレーム先
頭のデータである。ここでいう段数とは、バッファの具
体的なアドレスを示すものではなく、第１実施形態の説
明にあったように、パスデータから見て、基準となるＤ
ＬＬのパスデータを中心として、位相関係に対応したバ
ッファの読み出し位置を表現するものであり、ＤＬＬか
らのパスデータを読み出す位置に差をもたせる。このよ
うに読み出し位置に差をもたせることでパスの位相差を
吸収している。
える場合を示したものである。ＤＬＬ１〜３までの出力
が、第１実施形態の手法と同様に、図３の書き込みタイ
ミング信号生成部３２からの書き込みタイミング信号に
より、フレーム先頭から順にアドレス順に取り込まれ、
読み出し信号制御部３４のタイミングで取り出される。
この場合、ＤＬＬ１を中心に、ＤＬＬ３がそれより先行
し、ＤＬＬ２のほうは遅延したパスを復調している場合
を想定している。図では最初ＤＬＬ１が基準とするＤＬ
Ｌ（ＭＡＩＮＤＬＬ）に指定されており、８段目からデ
ータが取り出されている。他のＤＬＬはＤＬＬ２が４段
目のデータ、ＤＬＬ３は１２段目のデータがフレーム先
頭のデータである。ここでいう段数とは、バッファの具
体的なアドレスを示すものではなく、第１実施形態の説
明にあったように、パスデータから見て、基準となるＤ
ＬＬのパスデータを中心として、位相関係に対応したバ
ッファの読み出し位置を表現するものであり、ＤＬＬか
らのパスデータを読み出す位置に差をもたせる。このよ
うに読み出し位置に差をもたせることでパスの位相差を
吸収している。
【００４０】この例では、図８の読み出し開始アドレス
保持部５４でＤＬＬ１のフレーム同期信号ｆ１がＭＡＩ
ＮＤＬＬＬとして最初に認識される。第１実施形態の同
じ動作で、パスデータの取り込み、読み出しが行われ
る。ここでパス変更により、フレームの途中でＤＬＬ２
の動作が停止された後、別のタイミングで動作が再開さ
れたという場合では、再開されたＤＬＬ２からの出力を
受けて取り込みが行われ、次のフレーム先頭の取り出し
は、例えば１６段目から取り出されるというように変更
される。この受信状況の変化を受けて、次にＭＡＩＮＤ
ＬＬがＤＬＬ１からＤＬＬ３に変更になったとすると、
図８の読み出し開始アドレス保持部５４でＭＡＩＮＤＬ
Ｌの変更が検出される。そして、読み出し用基準アドレ
スカウンタ５１のアドレスと判定部５３で読み出しを早
めるべきか遅くするべきか判定が行われる。図９で示す
ところの次のフレーム先頭の読み出しまでに、リードポ
インタの位置を変更して、ＤＬＬ１がそうであったよう
に８段目からの読み出しとなるように読み出し速度を変
化させていく。このとき、一瞬で追従させるのではな
く、速度を少しずつ変化させる。すなわち、出力信号で
いえば、シンボル幅を少しずつ変化させて対応させる。
ＤＬＬ１、ＤＬＬ２についても同様に、リードポインタ
を変更してパスデータの欠損が生じないようにする。
保持部５４でＤＬＬ１のフレーム同期信号ｆ１がＭＡＩ
ＮＤＬＬＬとして最初に認識される。第１実施形態の同
じ動作で、パスデータの取り込み、読み出しが行われ
る。ここでパス変更により、フレームの途中でＤＬＬ２
の動作が停止された後、別のタイミングで動作が再開さ
れたという場合では、再開されたＤＬＬ２からの出力を
受けて取り込みが行われ、次のフレーム先頭の取り出し
は、例えば１６段目から取り出されるというように変更
される。この受信状況の変化を受けて、次にＭＡＩＮＤ
ＬＬがＤＬＬ１からＤＬＬ３に変更になったとすると、
図８の読み出し開始アドレス保持部５４でＭＡＩＮＤＬ
Ｌの変更が検出される。そして、読み出し用基準アドレ
スカウンタ５１のアドレスと判定部５３で読み出しを早
めるべきか遅くするべきか判定が行われる。図９で示す
ところの次のフレーム先頭の読み出しまでに、リードポ
インタの位置を変更して、ＤＬＬ１がそうであったよう
に８段目からの読み出しとなるように読み出し速度を変
化させていく。このとき、一瞬で追従させるのではな
く、速度を少しずつ変化させる。すなわち、出力信号で
いえば、シンボル幅を少しずつ変化させて対応させる。
ＤＬＬ１、ＤＬＬ２についても同様に、リードポインタ
を変更してパスデータの欠損が生じないようにする。
【００４１】出力シンボル幅の調整について、図１０で
説明する。図１０は、ＤＬＬが２基動作すなわち２フィ
ンガー動作している場合の例で、ＤＬＬ１の復調出力ａ
１、フレーム同期信号ｆ１に対してＤＬＬ２の復調出力
ａ２、フレーム同期信号ｆ２が２シンボル遅延してい
る。出力は±２シンボルの関係にあるパスデータの位相
を揃えることを考慮して、ＭＡＩＮＤＬＬから２＋１シ
ンボル後に出力されるように、ＦＩＦＯのアドレスを定
めている。ここで、フレームの途中でＭＡＩＮＤＬＬを
時間的に後のＤＬＬ２から前のＤＬＬ１に変更したとき
を想定する。このときＭＡＩＮＤＬＬが切り替わった直
後に、ＤＬＬ１とＤＬＬ２の位相差分の２シンボル分を
１シンボル幅に集中して出力すると、ＲＡＫＥ合成回路
の入力において、取り込みがうまくゆかず、合成に不都
合が生じる。そのため、ＭＡＩＮＤＬＬ変更時から出力
信号でフレームを構成する各シンボルの幅をシステムク
ロック単位で調整する。すなわち、読み出し速度を変更
して、余分な位相差の分だけ出力シンボルを縮め、ＲＡ
ＫＥ合成部１９においてパスデータの取り込みミスが生
じないようにしている。以上の例は時間的に早いフレー
ムにＭＡＩＮＤＬＬが変更になった例であるが、逆のケ
ースは反対に読み出し速度を遅くして出力シンボル幅を
広げて対応する。
説明する。図１０は、ＤＬＬが２基動作すなわち２フィ
ンガー動作している場合の例で、ＤＬＬ１の復調出力ａ
１、フレーム同期信号ｆ１に対してＤＬＬ２の復調出力
ａ２、フレーム同期信号ｆ２が２シンボル遅延してい
る。出力は±２シンボルの関係にあるパスデータの位相
を揃えることを考慮して、ＭＡＩＮＤＬＬから２＋１シ
ンボル後に出力されるように、ＦＩＦＯのアドレスを定
めている。ここで、フレームの途中でＭＡＩＮＤＬＬを
時間的に後のＤＬＬ２から前のＤＬＬ１に変更したとき
を想定する。このときＭＡＩＮＤＬＬが切り替わった直
後に、ＤＬＬ１とＤＬＬ２の位相差分の２シンボル分を
１シンボル幅に集中して出力すると、ＲＡＫＥ合成回路
の入力において、取り込みがうまくゆかず、合成に不都
合が生じる。そのため、ＭＡＩＮＤＬＬ変更時から出力
信号でフレームを構成する各シンボルの幅をシステムク
ロック単位で調整する。すなわち、読み出し速度を変更
して、余分な位相差の分だけ出力シンボルを縮め、ＲＡ
ＫＥ合成部１９においてパスデータの取り込みミスが生
じないようにしている。以上の例は時間的に早いフレー
ムにＭＡＩＮＤＬＬが変更になった例であるが、逆のケ
ースは反対に読み出し速度を遅くして出力シンボル幅を
広げて対応する。
【００４２】このように本発明の第３実施形態によれ
ば、伝搬状況の時間的変動に対応して基準とするＤＬＬ
の出力ＭＡＩＮＤＬＬを切り替え、フレーム先頭とパス
データの関係を変えず、パスデータの欠損を生じる事も
なく、ＲＡＫＥ合成を行う事ができるため、良好な受信
特性が得られる。これはシフトレジスタを使った従来例
と比較すると、ＭＡＩＮＤＬＬが時間的に後方へずれて
いくような状況を想定したとき、従来例ではシフトレジ
スタの段数を無限に持たなければ、これに継続的に完全
に対応することは不可能である。しかし、第３実施形態
の構成では、バッファ部を第２実施形態のようにＦＩＦ
Ｏ構造として、あるところまででアドレスを繰り返し使
用することと、ＭＡＩＮＤＬＬ切り替えによって読み出
し速度を変化させることで、有限の回路規模で対応可能
である。したがって、マルチパスの位相を揃えることに
関して多様な状況に対応可能な回路を、従来例では不可
能であったが有限の回路規模で実現できる。
ば、伝搬状況の時間的変動に対応して基準とするＤＬＬ
の出力ＭＡＩＮＤＬＬを切り替え、フレーム先頭とパス
データの関係を変えず、パスデータの欠損を生じる事も
なく、ＲＡＫＥ合成を行う事ができるため、良好な受信
特性が得られる。これはシフトレジスタを使った従来例
と比較すると、ＭＡＩＮＤＬＬが時間的に後方へずれて
いくような状況を想定したとき、従来例ではシフトレジ
スタの段数を無限に持たなければ、これに継続的に完全
に対応することは不可能である。しかし、第３実施形態
の構成では、バッファ部を第２実施形態のようにＦＩＦ
Ｏ構造として、あるところまででアドレスを繰り返し使
用することと、ＭＡＩＮＤＬＬ切り替えによって読み出
し速度を変化させることで、有限の回路規模で対応可能
である。したがって、マルチパスの位相を揃えることに
関して多様な状況に対応可能な回路を、従来例では不可
能であったが有限の回路規模で実現できる。
【００４３】＜第４実施形態＞本発明の第４の実施の形
態は、複数のＤＬＬからのシンボル単位の複数のパスデ
ータをシステム上、予想される範囲に限定して取り込み
基準に指定したＤＬＬ出力に合わせて、前後数シンボル
間の位相差を揃えてＲＡＫＥ合成する。スペクトラム拡
散受信装置の構成は図２に示したものと同じである。
態は、複数のＤＬＬからのシンボル単位の複数のパスデ
ータをシステム上、予想される範囲に限定して取り込み
基準に指定したＤＬＬ出力に合わせて、前後数シンボル
間の位相差を揃えてＲＡＫＥ合成する。スペクトラム拡
散受信装置の構成は図２に示したものと同じである。
【００４４】第１実施形態で説明したところのタイミン
グ調整部１５の図３のＳＲＡＭバッファ３１で回路規模
を、パスデータの最大位相差分まで取り込み可能なよう
に限定すればよい。以上のように第４実施形態によれ
ば、通信システム上、予想される範囲に限定して位相を
揃えるという動作のため、さらに回路規模を小さくする
ことができ、従来例と比較して受信回路の小型化・低消
費電力化に大きく貢献することが可能である。
グ調整部１５の図３のＳＲＡＭバッファ３１で回路規模
を、パスデータの最大位相差分まで取り込み可能なよう
に限定すればよい。以上のように第４実施形態によれ
ば、通信システム上、予想される範囲に限定して位相を
揃えるという動作のため、さらに回路規模を小さくする
ことができ、従来例と比較して受信回路の小型化・低消
費電力化に大きく貢献することが可能である。
【００４５】
【発明の効果】本発明のスペクトル拡散受信装置では、
読み出し信号制御部により、バッファ部が保持している
各パスの受信信号を、位相を揃えて出力するように、前
記読み出し信号によりアドレスとタイミングを指示する
ので、従来のシフトレジスタに比較して、各パスの信号
をバッファで長く保持して確実に読み出すことになり、
ジッタの有無に影響されない。さらに、従来例のように
パスサーチの結果を利用する必要がなく、回路構成を小
さくすることができ、小型化・低消費電力化に有利であ
る。
読み出し信号制御部により、バッファ部が保持している
各パスの受信信号を、位相を揃えて出力するように、前
記読み出し信号によりアドレスとタイミングを指示する
ので、従来のシフトレジスタに比較して、各パスの信号
をバッファで長く保持して確実に読み出すことになり、
ジッタの有無に影響されない。さらに、従来例のように
パスサーチの結果を利用する必要がなく、回路構成を小
さくすることができ、小型化・低消費電力化に有利であ
る。
【００４６】また、本発明のスペクトル拡散受信装置で
は、遅延を吸収するためのバッファとしてＳＲＡＭやＦ
ＩＦＯを採用することにより、ＤＬＬに含まれるジッタ
の影響を受けず、回路規模も小さくできる。
は、遅延を吸収するためのバッファとしてＳＲＡＭやＦ
ＩＦＯを採用することにより、ＤＬＬに含まれるジッタ
の影響を受けず、回路規模も小さくできる。
【００４７】また、本発明のスペクトル拡散受信装置で
は、基準ＤＬＬ監視部により、前記ＤＬＬ部の受信状況
の変動に伴う基準とするＤＬＬ部からの信号変更を監視
しているので、基準信号の変更に直ちに対応して読み出
し信号制御部からの読み出し信号を変更させ、受信特性
の向上を図ることができる。
は、基準ＤＬＬ監視部により、前記ＤＬＬ部の受信状況
の変動に伴う基準とするＤＬＬ部からの信号変更を監視
しているので、基準信号の変更に直ちに対応して読み出
し信号制御部からの読み出し信号を変更させ、受信特性
の向上を図ることができる。
【００４８】また、本発明のスペクトル拡散受信装置で
は、基準とする信号が時間的に変動した場合でも、該変
動に応じて、読み出し信号の読み出し速度を数クロック
分づつ変更していくので、伝搬状況の時間変化に伴うパ
スの変化にもパスデータの欠損なく対応してＲＡＫＥ合
成が可能なため、受信特性の向上が図れる。従来のシフ
トレジスタでは達成できない有限の回路で、時間変動に
対応できる。
は、基準とする信号が時間的に変動した場合でも、該変
動に応じて、読み出し信号の読み出し速度を数クロック
分づつ変更していくので、伝搬状況の時間変化に伴うパ
スの変化にもパスデータの欠損なく対応してＲＡＫＥ合
成が可能なため、受信特性の向上が図れる。従来のシフ
トレジスタでは達成できない有限の回路で、時間変動に
対応できる。
【００４９】また、本発明のスペクトル拡散受信装置で
は、通信システム上、予想される範囲に限定して位相を
揃えるという動作のため、さらに回路規模を小さくする
ことができる。
は、通信システム上、予想される範囲に限定して位相を
揃えるという動作のため、さらに回路規模を小さくする
ことができる。
【図１】マルチパスにより位相差をもった複数のＤＬＬ
からの出力信号の説明図である。
からの出力信号の説明図である。
【図２】本発明に係るスペクトラム拡散受信装置の第１
実施形態を示すブロック図である。
実施形態を示すブロック図である。
【図３】タイミング調整部の構成を示すブロック図であ
る。
る。
【図４】タイミング調整部の位相を揃える処理の説明図
である。
である。
【図５】従来例と実施形態を比較して、パスデータの書
き込み、読み出しの動作を説明する説明図である。
き込み、読み出しの動作を説明する説明図である。
【図６】本発明に係るスペクトル拡散受信装置のタイミ
ング調整部である第２実施形態を示すブロック図であ
る。
ング調整部である第２実施形態を示すブロック図であ
る。
【図７】本発明に係るスペクトル拡散受信装置の第３実
施形態を示すブロック図である。
施形態を示すブロック図である。
【図８】基準ＤＬＬ監視部の構成を示すブロック図であ
る。
る。
【図９】位相を揃える際に基準とするシンボル信号が、
動作途中で変更された場合の説明図である。
動作途中で変更された場合の説明図である。
【図１０】２フィンガー動作している場合の揃える際に
基準とするシンボル信号が、動作途中で変更された場合
の説明図である。
基準とするシンボル信号が、動作途中で変更された場合
の説明図である。
【図１１】従来のスペクトル拡散受信装置を示すブロッ
ク図である。
ク図である。
【符号の説明】
１０ ベースバンド信号
１１ アンテナ
１２ 無線部
１３ パスサーチ部
１４ ＤＬＬ
１５ タイミング調整部
１６ バッファ部
１９ ＲＡＫＥ合成部
フロントページの続き
(56)参考文献 特開 平10−178368（ＪＰ，Ａ)
特開 平９−247045（ＪＰ，Ａ)
特開 平10−190528（ＪＰ，Ａ)
米国特許5818866（ＵＳ，Ａ)
Ｇ． Ｄ’Ｈｅｒｖｉｌｌｙ ｅｔ
ａｌ，ＳＥＴ ＯＦ ＳＨＩＦＴ ＲＥ
ＧＩＳＴＥＲＳ ＦＯＲＭＥＤ ＦＲＯ
Ｍ Ａ ＦＩＦＯ ＢＵＦＦＥＲ ＭＥ
ＭＯＲＹ，ＩＢＭ Ｔｅｃｈｎｉｃａｌ
Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔ
ｉｎ，1983年 ８月，ｖｏｌ．26 ｎ
ｏ．３Ａ，ｐｐ．1119−1122
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04J 13/00 - 13/06
H04B 1/69 - 1/713
H04L 7/00
Claims (5)
- 【請求項１】 ＣＤＭＡ方式のスペクトル拡散受信装置
において、 スペクトル拡散された受信信号を検波してベースバンド
信号に変換する無線部と、 前記ベースバンド信号に対してパスサーチを行って各パ
スの位相差を求めるパスサーチ部と、 前記パスサーチ部の指示するタイミングで、各パス毎に
前記ベースバンド信号を逆拡散して復調するＤＬＬ部
と、 前記ＤＬＬ部からの復調信号を、所定のタイミングで位
相を揃えて、それぞれ出力するタイミング調整部と、 前記タイミング調整部からの信号をＲＡＫＥ合成するＲ
ＡＫＥ合成部と、 を備え、 前記タイミング調整部は、 前記ＤＬＬ部からの信号を、前記パスサーチ部の指示す
るタイミングに基づきそれぞれ格納保持して、読み出し
信号により指示されたアドレスにある信号を出力するバ
ッファ部と、 前記バッファ部が保持している各パスの信号を、位相を
揃えて出力するように、前記読み出し信号によりアドレ
スとタイミングを指示する読み出し信号制御部と、 を備え、 前記読み出し信号制御部は、基準とするＤＬＬ部からの
信号を中心に各信号間の位相差を時間的に揃える前記読
み出し信号を出力し、基準とする信号が時間的に変動し
た場合でも、該変動に応じて、読み出し信号の読み出し
速度を数クロック分づつ変更していく ことを特徴とする
スペクトル拡散受信装置。 - 【請求項２】 ＣＤＭＡ方式のスペクトル拡散受信装置
において、 スペクトル拡散された受信信号を検波してベースバンド
信号に変換する無線部と、 前記ベースバンド信号に対してパスサーチを行って各パ
スの位相差を求めるパスサーチ部と、 前記パスサーチ部の指示するタイミングで、各パス毎に
前記ベースバンド信号を逆拡散して復調するＤＬＬ部
と、 前記ＤＬＬ部からの復調信号を、所定のタイミングで位
相を揃えて、それぞれ出力するタイミング調整部と、 前記タイミング調整部からの信号をＲＡＫＥ合成するＲ
ＡＫＥ合成部と、 を備え、 前記タイミング調整部は、 前記ＤＬＬ部からの信号を、前記パスサーチ部の指示す
るタイミングに基づきそれぞれ格納保持して、読み出し
信号により指示されたアドレスにある信号を出力するバ
ッファ部と、 前記バッファ部が保持している各パスの信号を、位相を
揃えて出力するように、前記読み出し信号によりアドレ
スとタイミングを指示する読み出し信号制御部と、 前記ＤＬＬ部の受信状況の変動に伴う基準とするＤＬＬ
部からの信号変更に対応して、この変更を監視し前記読
み出し信号制御部からの読み出し信号を変更させる基準
ＤＬＬ監視部と、 を備え、 前記読み出し信号制御部は、基準とするＤＬＬ部からの
信号を中心に各信号間の位相差を時間的に揃える前記読
み出し信号を出力し、基準とする信号が時間的に変動し
た場合でも、該変動に応じて、読み出し信号の読み出し
速度を数クロック分づつ変更していく ことを特徴とする
スペクトル拡散受信装置。 - 【請求項３】 前記タイミング調整部は、基準とする信
号を中心に各信号間の位相差を規格上の範囲内に限定し
て前記バッファ部に取り込み、基準とするＤＬＬからの
信号に応じて位相を時間的に揃えることを特徴とする請
求項１又は２に記載のスペクトル拡散受信装置。 - 【請求項４】 前記バッファ部は、ＳＲＡＭからなるこ
とを特徴とする請求項１乃至３のいずれかに記載のスペ
クトル拡散受信装置。 - 【請求項５】 前記バッファ部は、ＦＩＦＯからなるこ
とを特徴とする請求項１乃至３のいずれかに記載のスペ
クトル拡散受信装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12152999A JP3464624B2 (ja) | 1999-04-28 | 1999-04-28 | スペクトル拡散受信装置 |
| US09/551,837 US6282234B1 (en) | 1999-04-28 | 2000-04-18 | Spread spectrum receiver |
| DE2000621019 DE60021019T2 (de) | 1999-04-28 | 2000-04-25 | Spreizspektrumempfänger |
| ES00108777T ES2243169T3 (es) | 1999-04-28 | 2000-04-25 | Receptor de espectro ensanchado. |
| EP00108777A EP1049264B1 (en) | 1999-04-28 | 2000-04-25 | Spread spectrum receiver |
| AU30155/00A AU761193B2 (en) | 1999-04-28 | 2000-04-27 | Spread spectrum receiver |
| KR1020000022404A KR100341553B1 (ko) | 1999-04-28 | 2000-04-27 | 확산 스펙트럼 수신기 |
| CNB001180444A CN1145273C (zh) | 1999-04-28 | 2000-04-28 | 频谱扩展接收器 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12152999A JP3464624B2 (ja) | 1999-04-28 | 1999-04-28 | スペクトル拡散受信装置 |
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|---|---|
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ID=14813499
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| JP12152999A Expired - Fee Related JP3464624B2 (ja) | 1999-04-28 | 1999-04-28 | スペクトル拡散受信装置 |
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| EP (1) | EP1049264B1 (ja) |
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| CN (1) | CN1145273C (ja) |
| AU (1) | AU761193B2 (ja) |
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| US7236500B1 (en) * | 2000-12-19 | 2007-06-26 | Intel Corporation | Demodulation of multi-user, multi-protocol data in a reconfigurable datapath |
| JP2002290281A (ja) * | 2001-01-16 | 2002-10-04 | Kawasaki Steel Corp | Ｒａｋｅ受信装置 |
| US6771693B2 (en) | 2001-12-27 | 2004-08-03 | Interdigital Technology Corporation | Enhanced rake structure |
| JP4012444B2 (ja) * | 2002-08-06 | 2007-11-21 | 松下電器産業株式会社 | 遅延プロファイル作成方法および遅延プロファイル作成装置 |
| KR100464037B1 (ko) * | 2002-10-10 | 2005-01-03 | 엘지전자 주식회사 | 이동통신시스템의 핑거할당방법 |
| JP3943062B2 (ja) * | 2003-08-25 | 2007-07-11 | シャープ株式会社 | Ｃｄｍａ受信装置、ｃｄｍａ受信方法、ｃｄｍａ受信プログラム、及び、プログラム記録媒体 |
| WO2005064810A1 (en) | 2003-12-23 | 2005-07-14 | Koninklijke Philips Electronics N.V. | Umts receiver symbol synchronization |
| JP4809148B2 (ja) * | 2006-07-10 | 2011-11-09 | 富士通株式会社 | 無線ネットワーク制御装置及び移動端末のハンドオーバー方法 |
| US7817750B2 (en) * | 2007-05-21 | 2010-10-19 | Seiko Epson Corporation | Radio receiver including a delay-locked loop (DLL) for phase adjustment |
| JP4954107B2 (ja) * | 2008-01-31 | 2012-06-13 | ルネサスエレクトロニクス株式会社 | スペクトル拡散受信装置、ｒａｋｅ受信器、及び、ｒａｋｅ合成方法 |
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|---|---|---|---|---|
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| FR2737362B1 (fr) * | 1995-07-25 | 1997-10-10 | Matra Communication | Procede de selection des retards de propagation retenus pour recevoir des messages transmis par radiocommunication a etalement de spectre |
| JP2820918B2 (ja) * | 1996-03-08 | 1998-11-05 | 株式会社ワイ・アール・ピー移動通信基盤技術研究所 | スペクトル拡散通信装置 |
| CA2210582C (en) * | 1996-07-24 | 2001-01-30 | Ntt Mobile Communications Network Inc. | Method and apparatus for receiving cdma radio communication |
| JPH10173630A (ja) * | 1996-12-13 | 1998-06-26 | Nec Corp | Ｃｄｍａチップ同期回路 |
| JPH10190528A (ja) | 1996-12-25 | 1998-07-21 | Matsushita Electric Ind Co Ltd | スペクトル拡散受信機 |
| JP2853742B2 (ja) * | 1997-06-10 | 1999-02-03 | 日本電気株式会社 | 直接拡散／符号分割多重方式干渉除去受信装置 |
| JP3492177B2 (ja) * | 1997-12-15 | 2004-02-03 | 松下電器産業株式会社 | Ｃｄｍａ方式移動体通信機 |
| JPH11331124A (ja) * | 1998-05-12 | 1999-11-30 | Matsushita Electric Ind Co Ltd | Ｃｄｍａ方式通信機 |
-
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-
2000
- 2000-04-18 US US09/551,837 patent/US6282234B1/en not_active Expired - Fee Related
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- 2000-04-25 EP EP00108777A patent/EP1049264B1/en not_active Expired - Lifetime
- 2000-04-25 DE DE2000621019 patent/DE60021019T2/de not_active Expired - Lifetime
- 2000-04-27 KR KR1020000022404A patent/KR100341553B1/ko not_active IP Right Cessation
- 2000-04-27 AU AU30155/00A patent/AU761193B2/en not_active Ceased
- 2000-04-28 CN CNB001180444A patent/CN1145273C/zh not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｇ． Ｄ’Ｈｅｒｖｉｌｌｙ ｅｔ ａｌ，ＳＥＴ ＯＦ ＳＨＩＦＴ ＲＥＧＩＳＴＥＲＳ ＦＯＲＭＥＤ ＦＲＯＭ Ａ ＦＩＦＯ ＢＵＦＦＥＲ ＭＥＭＯＲＹ，ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，１９８３年 ８月，ｖｏｌ．２６ ｎｏ．３Ａ，ｐｐ．１１１９−１１２２ |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |