JP3403365B2 - クロック抽出回路 - Google Patents
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
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- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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- H03L7/08—Details of the phase-locked loop
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Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル値に量
子化された入力信号から該入力信号に同期したクロック
信号を再生するためのクロック抽出回路に関するもので
ある。
子化された入力信号から該入力信号に同期したクロック
信号を再生するためのクロック抽出回路に関するもので
ある。
【０００２】
【従来の技術】光ディスク、磁気ディスク等の記録媒体
に記録されたデータ信号を復号して再生するためのデー
タ再生装置では、記録媒体からの再生信号をデータとし
て識別するために、この再生信号に同期したクロック信
号を当該再生信号から抽出する必要がある。
に記録されたデータ信号を復号して再生するためのデー
タ再生装置では、記録媒体からの再生信号をデータとし
て識別するために、この再生信号に同期したクロック信
号を当該再生信号から抽出する必要がある。
【０００３】一般に、ディジタル方式のクロック抽出回
路は、位相比較器、ループフィルタ、Ｄ／Ａ変換器及び
ＶＦＯ（可変周波数発振器）で構成される。ＶＦＯは、
アナログ電圧による制御を受けて可変周波数の発振クロ
ック信号を生成する。位相比較器は、ディジタル値に量
子化された入力信号に対する発振クロック信号の位相誤
差を表すディジタル値を算出するものであって、例え
ば、K.H.Mueller et al.,"Timing Recovery in Digital
Synchronous Data Receivers", IEEE Transactions on
Communications, Vol. COM-24, No. 5, pp.516-531, M
ay 1976に記載されているディジタル方式で位相誤差信
号を出力する。ループフィルタは、位相比較器のディジ
タル出力を平滑化して出力するための回路ブロックであ
る。Ｄ／Ａ変換器は、上記位相誤差を０にすべく発振ク
ロック信号の生成を制御するように、ループフィルタの
ディジタル出力をアナログ電圧に変換してＶＦＯへ供給
するものである。
路は、位相比較器、ループフィルタ、Ｄ／Ａ変換器及び
ＶＦＯ（可変周波数発振器）で構成される。ＶＦＯは、
アナログ電圧による制御を受けて可変周波数の発振クロ
ック信号を生成する。位相比較器は、ディジタル値に量
子化された入力信号に対する発振クロック信号の位相誤
差を表すディジタル値を算出するものであって、例え
ば、K.H.Mueller et al.,"Timing Recovery in Digital
Synchronous Data Receivers", IEEE Transactions on
Communications, Vol. COM-24, No. 5, pp.516-531, M
ay 1976に記載されているディジタル方式で位相誤差信
号を出力する。ループフィルタは、位相比較器のディジ
タル出力を平滑化して出力するための回路ブロックであ
る。Ｄ／Ａ変換器は、上記位相誤差を０にすべく発振ク
ロック信号の生成を制御するように、ループフィルタの
ディジタル出力をアナログ電圧に変換してＶＦＯへ供給
するものである。
【０００４】図１７は、従来のループフィルタの構成例
を示している。図１７において、３１，３２は第１及び
第２の定数乗算器、３４はアキュムレータ、３５は加算
器である。第１の定数乗算器３１は、位相比較器から出
力された位相誤差信号Ｅに一定のフィルタ係数αを乗じ
て出力する。第２の定数乗算器３２は、位相誤差信号Ｅ
に一定のフィルタ係数β（＜α）を乗じて出力する。ア
キュムレータ３４は、第２の定数乗算器３２の出力Ｈを
累算して出力するものであって、加算器９１とラッチ９
２とで構成される。加算器３５は、第１の定数乗算器３
１の出力Ｇと、アキュムレータ３４の出力Ｙとを加算す
る。この加算の結果を表すディジタル値、すなわちフィ
ルタ出力Ｚは、Ｄ／Ａ変換器を介してＶＦＯへ供給され
る。
を示している。図１７において、３１，３２は第１及び
第２の定数乗算器、３４はアキュムレータ、３５は加算
器である。第１の定数乗算器３１は、位相比較器から出
力された位相誤差信号Ｅに一定のフィルタ係数αを乗じ
て出力する。第２の定数乗算器３２は、位相誤差信号Ｅ
に一定のフィルタ係数β（＜α）を乗じて出力する。ア
キュムレータ３４は、第２の定数乗算器３２の出力Ｈを
累算して出力するものであって、加算器９１とラッチ９
２とで構成される。加算器３５は、第１の定数乗算器３
１の出力Ｇと、アキュムレータ３４の出力Ｙとを加算す
る。この加算の結果を表すディジタル値、すなわちフィ
ルタ出力Ｚは、Ｄ／Ａ変換器を介してＶＦＯへ供給され
る。
【０００５】図１８は、クロック抽出回路を動作させた
ときの図１７のループフィルタの各部の波形例を示して
いる。ＶＦＯの発振クロック信号に周波数誤差が含まれ
ている間は、周波数引き込み動作が行われる。そして、
周波数引き込みが完了したら位相引き込み動作を開始す
る。図１８の例によれば、サイクル７において周波数引
き込みが完了して位相引き込み動作に入り、サイクル４
６において位相引き込みが完了している。サイクル７前
後における周波数ロック状態では、Ｅ＝１４（一定）で
あり、かつＧ＝５、Ｙ＝１、Ｚ＝６であって、第１の乗
算器出力Ｇ（＝５）が周波数補正成分を表している。サ
イクル４６以降における位相ロック状態では、Ｅ＝０で
あり、かつＧ＝０、Ｙ＝４、Ｚ＝４である。ただし、こ
れらの数値例の単位は任意である。
ときの図１７のループフィルタの各部の波形例を示して
いる。ＶＦＯの発振クロック信号に周波数誤差が含まれ
ている間は、周波数引き込み動作が行われる。そして、
周波数引き込みが完了したら位相引き込み動作を開始す
る。図１８の例によれば、サイクル７において周波数引
き込みが完了して位相引き込み動作に入り、サイクル４
６において位相引き込みが完了している。サイクル７前
後における周波数ロック状態では、Ｅ＝１４（一定）で
あり、かつＧ＝５、Ｙ＝１、Ｚ＝６であって、第１の乗
算器出力Ｇ（＝５）が周波数補正成分を表している。サ
イクル４６以降における位相ロック状態では、Ｅ＝０で
あり、かつＧ＝０、Ｙ＝４、Ｚ＝４である。ただし、こ
れらの数値例の単位は任意である。
【０００６】
【発明が解決しようとする課題】図１７に示した従来の
ループフィルタによれば、位相引き込み動作が開始して
から位相引き込みが完了するまでの期間に、フィルタ出
力Ｚ（＝Ｇ＋Ｙ）の主要部分が第１の乗算器出力Ｇから
アキュムレータ出力Ｙへ移行しなければならない。図１
８の具体例では、この期間に第１の乗算器出力Ｇが５か
ら０へ変化する一方、アキュムレータ出力Ｙが１から４
へ変化する。ところが、クロック抽出回路の安定動作の
ためにフィルタ係数βが小さく設定されることから、ア
キュムレータ出力Ｙの変化は遅い。したがって、図１８
の例では、位相引き込み動作の開始から位相引き込みの
完了までに３９クロックサイクルもの長時間を要してい
た。
ループフィルタによれば、位相引き込み動作が開始して
から位相引き込みが完了するまでの期間に、フィルタ出
力Ｚ（＝Ｇ＋Ｙ）の主要部分が第１の乗算器出力Ｇから
アキュムレータ出力Ｙへ移行しなければならない。図１
８の具体例では、この期間に第１の乗算器出力Ｇが５か
ら０へ変化する一方、アキュムレータ出力Ｙが１から４
へ変化する。ところが、クロック抽出回路の安定動作の
ためにフィルタ係数βが小さく設定されることから、ア
キュムレータ出力Ｙの変化は遅い。したがって、図１８
の例では、位相引き込み動作の開始から位相引き込みの
完了までに３９クロックサイクルもの長時間を要してい
た。
【０００７】本発明の目的は、高速な位相引き込みを達
成できるクロック抽出回路を提供することにある。
成できるクロック抽出回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１のクロック抽出回路は、位相比較器の
ディジタル出力に各々フィルタ係数を乗じて出力するた
めの第１及び第２の乗算器と、位相比較器のディジタル
出力に基づいて周波数引き込みの完了を検出した時点で
制御信号を出力するための制御信号生成部と、前記制御
信号が出力されていない間は一定値０を出力し、前記制
御信号が出力された後は該制御信号が出力された時点の
第１の乗算器の出力を保持して出力するためのイネーブ
ル付きラッチと、第２の乗算器の出力を累算して出力す
るためのアキュムレータと、第１の乗算器の出力とイネ
ーブル付きラッチの出力とアキュムレータの出力との加
算の結果を表すディジタル値をフィルタ出力として供給
するための加算器とを有するループフィルタを備え、周
波数引き込みの完了時点における第１の乗算器の出力の
保持値を用いて位相引き込み動作に入ることとしたもの
である。
め、本発明の第１のクロック抽出回路は、位相比較器の
ディジタル出力に各々フィルタ係数を乗じて出力するた
めの第１及び第２の乗算器と、位相比較器のディジタル
出力に基づいて周波数引き込みの完了を検出した時点で
制御信号を出力するための制御信号生成部と、前記制御
信号が出力されていない間は一定値０を出力し、前記制
御信号が出力された後は該制御信号が出力された時点の
第１の乗算器の出力を保持して出力するためのイネーブ
ル付きラッチと、第２の乗算器の出力を累算して出力す
るためのアキュムレータと、第１の乗算器の出力とイネ
ーブル付きラッチの出力とアキュムレータの出力との加
算の結果を表すディジタル値をフィルタ出力として供給
するための加算器とを有するループフィルタを備え、周
波数引き込みの完了時点における第１の乗算器の出力の
保持値を用いて位相引き込み動作に入ることとしたもの
である。
【０００９】上記第１のクロック抽出回路によれば、周
波数引き込み動作中は、イネーブル付きラッチの出力が
０であるから、従来と同様に第１の乗算器の出力とアキ
ュムレータの出力との和がフィルタ出力となる。ところ
が、周波数引き込みが完了して周波数ロック状態になる
と、周波数引き込みの完了時点における第１の乗算器の
出力がイネーブル付きラッチに保持される。これによ
り、周波数補正成分がアキュムレータとは別のラッチに
一括して格納された状態で位相引き込み動作が開始す
る。そして、位相引き込み動作中は、第１の乗算器の出
力とイネーブル付きラッチの出力とアキュムレータの出
力との和がフィルタ出力となる。したがって、高速な位
相引き込みが達成される。
波数引き込み動作中は、イネーブル付きラッチの出力が
０であるから、従来と同様に第１の乗算器の出力とアキ
ュムレータの出力との和がフィルタ出力となる。ところ
が、周波数引き込みが完了して周波数ロック状態になる
と、周波数引き込みの完了時点における第１の乗算器の
出力がイネーブル付きラッチに保持される。これによ
り、周波数補正成分がアキュムレータとは別のラッチに
一括して格納された状態で位相引き込み動作が開始す
る。そして、位相引き込み動作中は、第１の乗算器の出
力とイネーブル付きラッチの出力とアキュムレータの出
力との和がフィルタ出力となる。したがって、高速な位
相引き込みが達成される。
【００１０】また、本発明の第２のクロック抽出回路
は、位相比較器のディジタル出力に基づいて周波数引き
込みの完了を検出した時点で制御信号を出力するための
制御信号生成部と、前記制御信号が出力されていない間
は第１のフィルタ係数を、前記制御信号が出力された後
は第２のフィルタ係数をそれぞれ位相比較器のディジタ
ル出力に乗じて出力するための乗算器と、前記制御信号
が出力されていない間は一定値０を、前記制御信号が出
力された後は乗算器出力をそれぞれ累算して出力するた
めのイネーブル付きアキュムレータと、乗算器出力とイ
ネーブル付きアキュムレータの出力との加算の結果を表
すディジタル値をフィルタ出力として供給するための加
算器とを有するループフィルタを備え、周波数引き込み
の完了時点における乗算器出力をイネーブル付きアキュ
ムレータが初期値として保持した後に位相引き込み動作
に入ることとしたものである。
は、位相比較器のディジタル出力に基づいて周波数引き
込みの完了を検出した時点で制御信号を出力するための
制御信号生成部と、前記制御信号が出力されていない間
は第１のフィルタ係数を、前記制御信号が出力された後
は第２のフィルタ係数をそれぞれ位相比較器のディジタ
ル出力に乗じて出力するための乗算器と、前記制御信号
が出力されていない間は一定値０を、前記制御信号が出
力された後は乗算器出力をそれぞれ累算して出力するた
めのイネーブル付きアキュムレータと、乗算器出力とイ
ネーブル付きアキュムレータの出力との加算の結果を表
すディジタル値をフィルタ出力として供給するための加
算器とを有するループフィルタを備え、周波数引き込み
の完了時点における乗算器出力をイネーブル付きアキュ
ムレータが初期値として保持した後に位相引き込み動作
に入ることとしたものである。
【００１１】上記第２のクロック抽出回路によれば、周
波数引き込み動作中は、イネーブル付きアキュムレータ
の出力が０であるから、フィルタ出力は第１のフィルタ
係数を乗数とする乗算器の出力のみに依存する。そし
て、周波数引き込みが完了して周波数ロック状態になる
と、周波数引き込みの完了時点における乗算器出力がイ
ネーブル付きアキュムレータに初期値として保持されて
累算が開始する。つまり、周波数補正成分がイネーブル
付きアキュムレータに一括して格納された状態で位相引
き込み動作が開始する。そして、位相引き込み動作中
は、第２のフィルタ係数を乗数とする乗算器の出力と、
イネーブル付きアキュムレータの出力との和がフィルタ
出力となる。したがって、高速な位相引き込みが達成さ
れる。
波数引き込み動作中は、イネーブル付きアキュムレータ
の出力が０であるから、フィルタ出力は第１のフィルタ
係数を乗数とする乗算器の出力のみに依存する。そし
て、周波数引き込みが完了して周波数ロック状態になる
と、周波数引き込みの完了時点における乗算器出力がイ
ネーブル付きアキュムレータに初期値として保持されて
累算が開始する。つまり、周波数補正成分がイネーブル
付きアキュムレータに一括して格納された状態で位相引
き込み動作が開始する。そして、位相引き込み動作中
は、第２のフィルタ係数を乗数とする乗算器の出力と、
イネーブル付きアキュムレータの出力との和がフィルタ
出力となる。したがって、高速な位相引き込みが達成さ
れる。
【００１２】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施形態について説明する。
明の実施形態について説明する。
【００１３】図１は、本発明に係るクロック抽出回路を
利用したデータ記録再生装置における再生系信号処理回
路の構成例を示している。図１において、１０は記録媒
体、１１はヘッド、１２は再生信号の振幅補正用のＡＧ
Ｃ回路、１３は波形等化器、１４はＡ／Ｄ変換器、１５
はディジタル的な波形補正用の補正回路、１６はビタビ
復号器、１７は本発明に係るクロック抽出回路である。
利用したデータ記録再生装置における再生系信号処理回
路の構成例を示している。図１において、１０は記録媒
体、１１はヘッド、１２は再生信号の振幅補正用のＡＧ
Ｃ回路、１３は波形等化器、１４はＡ／Ｄ変換器、１５
はディジタル的な波形補正用の補正回路、１６はビタビ
復号器、１７は本発明に係るクロック抽出回路である。
【００１４】記録媒体１０に記録されたデータ信号は、
ヘッド１１によってアナログの再生信号に変換される。
この再生信号は、ＡＧＣ回路１２により振幅が補正さ
れ、更に波形等化器１３によりビタビ復号器１６の特性
に対応した波形等化処理がなされる。波形等化処理がな
された再生信号は、Ａ／Ｄ変換器１４で量子化され、補
正回路１５でディジタル的に波形補正された後、ビタビ
復号器１６で復号データに変換される。また、Ａ／Ｄ変
換器１４で量子化された再生信号は、クロック抽出回路
１７にも入力される。クロック抽出回路１７は、この入
力信号に同期したクロック信号を当該入力信号から抽出
するものである。クロック抽出回路１７の出力クロック
（抽出クロック）は、Ａ／Ｄ変換器１４における量子化
のためのサンプリングクロックとして、また補正回路１
５、ビタビ復号器１６等のディジタル部のシステムクロ
ックとして使用される。
ヘッド１１によってアナログの再生信号に変換される。
この再生信号は、ＡＧＣ回路１２により振幅が補正さ
れ、更に波形等化器１３によりビタビ復号器１６の特性
に対応した波形等化処理がなされる。波形等化処理がな
された再生信号は、Ａ／Ｄ変換器１４で量子化され、補
正回路１５でディジタル的に波形補正された後、ビタビ
復号器１６で復号データに変換される。また、Ａ／Ｄ変
換器１４で量子化された再生信号は、クロック抽出回路
１７にも入力される。クロック抽出回路１７は、この入
力信号に同期したクロック信号を当該入力信号から抽出
するものである。クロック抽出回路１７の出力クロック
（抽出クロック）は、Ａ／Ｄ変換器１４における量子化
のためのサンプリングクロックとして、また補正回路１
５、ビタビ復号器１６等のディジタル部のシステムクロ
ックとして使用される。
【００１５】図２は、図１中のクロック抽出回路１７の
構成例を示している。図２において、２０は位相比較
器、２１はループフィルタ、２２はＤ／Ａ変換器、２３
はＶＦＯ（可変周波数発振器）である。ＶＦＯ２３は、
アナログ電圧による制御を受けて可変周波数の発振クロ
ック信号を生成する。位相比較器２０は、Ａ／Ｄ変換器
１４の出力信号（出力サンプル）に対する発振クロック
信号（サンプリングクロック）の位相誤差を表すディジ
タル値を算出するものである。ループフィルタ２１は、
位相比較器２０のディジタル出力、すなわち位相誤差信
号Ｅを平滑化して出力するための回路ブロックである。
Ｄ／Ａ変換器２２は、上記位相誤差を０にすべく発振ク
ロック信号の生成を制御するように、ループフィルタ２
１のディジタル出力Ｚをアナログ電圧に変換してＶＦＯ
２３へ供給するものである。なお、ＶＦＯ２３の発振ク
ロック信号は、ループフィルタ２１及びＤ／Ａ変換器２
２の同期動作のためのクロック信号としても使用され
る。
構成例を示している。図２において、２０は位相比較
器、２１はループフィルタ、２２はＤ／Ａ変換器、２３
はＶＦＯ（可変周波数発振器）である。ＶＦＯ２３は、
アナログ電圧による制御を受けて可変周波数の発振クロ
ック信号を生成する。位相比較器２０は、Ａ／Ｄ変換器
１４の出力信号（出力サンプル）に対する発振クロック
信号（サンプリングクロック）の位相誤差を表すディジ
タル値を算出するものである。ループフィルタ２１は、
位相比較器２０のディジタル出力、すなわち位相誤差信
号Ｅを平滑化して出力するための回路ブロックである。
Ｄ／Ａ変換器２２は、上記位相誤差を０にすべく発振ク
ロック信号の生成を制御するように、ループフィルタ２
１のディジタル出力Ｚをアナログ電圧に変換してＶＦＯ
２３へ供給するものである。なお、ＶＦＯ２３の発振ク
ロック信号は、ループフィルタ２１及びＤ／Ａ変換器２
２の同期動作のためのクロック信号としても使用され
る。
【００１６】以下、図２中のループフィルタ２１の第１
〜第６の構成例を順次説明する。
〜第６の構成例を順次説明する。
【００１７】（第１の構成例）図３は、図２中のループ
フィルタ２１の第１の構成例を示している。図３におい
て、３０は制御信号生成部、３１，３２は第１及び第２
の定数乗算器、３３はイネーブル付きラッチ、３４はア
キュムレータ、３５は加算器である。制御信号生成部３
０は、位相比較器２０から出力された位相誤差信号Ｅに
基づいて周波数引き込みの完了を検出した時点で、Ｈｉ
（ハイ）レベルのパルスを１クロックサイクルだけ制御
信号Ｆとして出力する。第１の定数乗算器３１は、位相
誤差信号Ｅに一定のフィルタ係数αを乗じて出力する。
第２の定数乗算器３２は、位相誤差信号Ｅに一定のフィ
ルタ係数β（＜α）を乗じて出力する。イネーブル付き
ラッチ３３は、制御信号Ｆが出力されていない間は一定
値０を出力し、制御信号Ｆが出力された後は該制御信号
Ｆが出力された時点の第１の定数乗算器３１の出力Ｇを
保持して出力する。アキュムレータ３４は、第２の定数
乗算器３２の出力Ｈを累算して出力する。加算器３５
は、第１の定数乗算器３１の出力Ｇと、イネーブル付き
ラッチ３３の出力Ｘと、アキュムレータ３４の出力Ｙと
を加算する。この加算の結果を表すディジタル値、すな
わちフィルタ出力Ｚは、Ｄ／Ａ変換器２２を介してＶＦ
Ｏ２３へ供給される。なお、クロック再生系の安定動作
のために、第２の定数乗算器３２のフィルタ係数βは、
第１の定数乗算器３１のフィルタ係数αに対して十分小
さく設定される。
フィルタ２１の第１の構成例を示している。図３におい
て、３０は制御信号生成部、３１，３２は第１及び第２
の定数乗算器、３３はイネーブル付きラッチ、３４はア
キュムレータ、３５は加算器である。制御信号生成部３
０は、位相比較器２０から出力された位相誤差信号Ｅに
基づいて周波数引き込みの完了を検出した時点で、Ｈｉ
（ハイ）レベルのパルスを１クロックサイクルだけ制御
信号Ｆとして出力する。第１の定数乗算器３１は、位相
誤差信号Ｅに一定のフィルタ係数αを乗じて出力する。
第２の定数乗算器３２は、位相誤差信号Ｅに一定のフィ
ルタ係数β（＜α）を乗じて出力する。イネーブル付き
ラッチ３３は、制御信号Ｆが出力されていない間は一定
値０を出力し、制御信号Ｆが出力された後は該制御信号
Ｆが出力された時点の第１の定数乗算器３１の出力Ｇを
保持して出力する。アキュムレータ３４は、第２の定数
乗算器３２の出力Ｈを累算して出力する。加算器３５
は、第１の定数乗算器３１の出力Ｇと、イネーブル付き
ラッチ３３の出力Ｘと、アキュムレータ３４の出力Ｙと
を加算する。この加算の結果を表すディジタル値、すな
わちフィルタ出力Ｚは、Ｄ／Ａ変換器２２を介してＶＦ
Ｏ２３へ供給される。なお、クロック再生系の安定動作
のために、第２の定数乗算器３２のフィルタ係数βは、
第１の定数乗算器３１のフィルタ係数αに対して十分小
さく設定される。
【００１８】初期状態におけるＶＦＯ２３の発振クロッ
ク信号には、位相誤差だけでなく周波数誤差が含まれて
いる。Ａ／Ｄ変換器１４のサンプリングクロックに周波
数誤差があると、Ａ／Ｄ変換のサンプリングポイントが
シフトする現象が生じる。この現象をなくすために、図
２のクロック抽出回路１７は、まず周波数引き込み動作
を行う。
ク信号には、位相誤差だけでなく周波数誤差が含まれて
いる。Ａ／Ｄ変換器１４のサンプリングクロックに周波
数誤差があると、Ａ／Ｄ変換のサンプリングポイントが
シフトする現象が生じる。この現象をなくすために、図
２のクロック抽出回路１７は、まず周波数引き込み動作
を行う。
【００１９】図３の構成によれば、周波数引き込み動作
中は、制御信号生成部３０から出力される制御信号Ｆが
Ｌｏ（ロー）レベルであるから、イネーブル付きラッチ
３３の出力Ｘは０である。周波数引き込み動作中の任意
時点ｎにおける位相誤差をＥ（ｎ）とすると、フィルタ
出力Ｚは、 Ｚ＝Ｘ＋Ｇ＋Ｙ ＝α×Ｅ（ｎ）＋Σi=0 n｛β×Ｅ（ｉ）｝ となる。
中は、制御信号生成部３０から出力される制御信号Ｆが
Ｌｏ（ロー）レベルであるから、イネーブル付きラッチ
３３の出力Ｘは０である。周波数引き込み動作中の任意
時点ｎにおける位相誤差をＥ（ｎ）とすると、フィルタ
出力Ｚは、 Ｚ＝Ｘ＋Ｇ＋Ｙ ＝α×Ｅ（ｎ）＋Σi=0 n｛β×Ｅ（ｉ）｝ となる。
【００２０】周波数引き込みが完了して周波数ロック状
態（Ｅ＝一定）になると、制御信号生成部３０は、Ｈｉ
レベルのパルスを制御信号Ｆとして出力する。この周波
数ロック状態における位相誤差をＥ（ｋ）とすると、第
１の定数乗算器３１の出力Ｇが周波数補正成分を表すα
×Ｅ（ｋ）となっている。イネーブル付きラッチ３３
は、制御信号Ｆに応答して周波数補正成分α×Ｅ（ｋ）
を保持し、これを出力する。ここから、位相引き込み動
作に入る。
態（Ｅ＝一定）になると、制御信号生成部３０は、Ｈｉ
レベルのパルスを制御信号Ｆとして出力する。この周波
数ロック状態における位相誤差をＥ（ｋ）とすると、第
１の定数乗算器３１の出力Ｇが周波数補正成分を表すα
×Ｅ（ｋ）となっている。イネーブル付きラッチ３３
は、制御信号Ｆに応答して周波数補正成分α×Ｅ（ｋ）
を保持し、これを出力する。ここから、位相引き込み動
作に入る。
【００２１】位相引き込み動作中の任意時点ｍにおける
位相誤差をＥ（ｍ）とすると、フィルタ出力Ｚは、 Ｚ＝Ｘ＋Ｇ＋Ｙ ＝α×Ｅ（ｋ）＋α×Ｅ（ｍ）＋Σi=0 m｛β×Ｅ
（ｉ）｝ となる。この際、アキュムレータ３４とは別のイネーブ
ル付きラッチ３３に一括して格納された周波数補正成分
α×Ｅ（ｋ）を用いて位相引き込み動作に入るので、高
速な位相引き込みが達成される。
位相誤差をＥ（ｍ）とすると、フィルタ出力Ｚは、 Ｚ＝Ｘ＋Ｇ＋Ｙ ＝α×Ｅ（ｋ）＋α×Ｅ（ｍ）＋Σi=0 m｛β×Ｅ
（ｉ）｝ となる。この際、アキュムレータ３４とは別のイネーブ
ル付きラッチ３３に一括して格納された周波数補正成分
α×Ｅ（ｋ）を用いて位相引き込み動作に入るので、高
速な位相引き込みが達成される。
【００２２】図４は、図３中の制御信号生成部３０の詳
細構成例を示している。図４において、４０は差分演算
器、５０はウィンドウコンパレータ、６０はカウンタ、
７０はパルス生成器である。差分演算器４０は、位相誤
差信号Ｅの差分を算出して位相誤差差分信号Ｓを出力す
るものであって、２個のラッチ４１，４２と、減算器４
３とで構成される。ウィンドウコンパレータ５０は、位
相誤差の差分Ｓが正のしきい値（ＴＨ＋）と負のしきい
値（ＴＨ−）とで規定された一定の範囲内にあるときに
Ｈｉレベルのカウント信号Ｔを出力するものであって、
２個の減算器５１，５２と、２個のラッチ５３，５４
と、１個の論理ゲート５５とで構成される。カウンタ６
０は、ウィンドウコンパレータ５０から供給されたＨｉ
レベルのカウント信号Ｔを計数する。パルス生成器７０
は、カウンタ６０の出力Ｕが所定の設定値に達した時点
で周波数引き込みが完了したものと判定してパルス信号
を生成し、該生成したパルス信号を前記制御信号Ｆとし
て出力するものであって、コンパレータ７１と、ラッチ
７２と、論理ゲート７３とで構成される。カウンタ出力
Ｕが設定値と一致したときにＨｉレベルになるコンパレ
ータ７１の出力は、ホールド信号としてカウンタ６０に
与えられる。なお、図４の制御信号生成部３０は、与え
られたクロック信号Ｃに同期して動作するように構成さ
れている。
細構成例を示している。図４において、４０は差分演算
器、５０はウィンドウコンパレータ、６０はカウンタ、
７０はパルス生成器である。差分演算器４０は、位相誤
差信号Ｅの差分を算出して位相誤差差分信号Ｓを出力す
るものであって、２個のラッチ４１，４２と、減算器４
３とで構成される。ウィンドウコンパレータ５０は、位
相誤差の差分Ｓが正のしきい値（ＴＨ＋）と負のしきい
値（ＴＨ−）とで規定された一定の範囲内にあるときに
Ｈｉレベルのカウント信号Ｔを出力するものであって、
２個の減算器５１，５２と、２個のラッチ５３，５４
と、１個の論理ゲート５５とで構成される。カウンタ６
０は、ウィンドウコンパレータ５０から供給されたＨｉ
レベルのカウント信号Ｔを計数する。パルス生成器７０
は、カウンタ６０の出力Ｕが所定の設定値に達した時点
で周波数引き込みが完了したものと判定してパルス信号
を生成し、該生成したパルス信号を前記制御信号Ｆとし
て出力するものであって、コンパレータ７１と、ラッチ
７２と、論理ゲート７３とで構成される。カウンタ出力
Ｕが設定値と一致したときにＨｉレベルになるコンパレ
ータ７１の出力は、ホールド信号としてカウンタ６０に
与えられる。なお、図４の制御信号生成部３０は、与え
られたクロック信号Ｃに同期して動作するように構成さ
れている。
【００２３】図５は、図４の制御信号生成部３０の動作
例を示している。ここでは、正負のしきい値（ＴＨ＋及
びＴＨ−）が各々＋１、−１であり、コンパレータ７１
の設定値が１０であるものとしている。この場合、制御
信号生成部３０は、位相誤差の差分Ｓが−１、０又は＋
１である期間が１０クロックサイクルだけ連続した時点
で周波数引き込みが完了したものと判定し、Ｈｉレベル
のパルスを１クロックサイクルだけ制御信号Ｆとして出
力する。
例を示している。ここでは、正負のしきい値（ＴＨ＋及
びＴＨ−）が各々＋１、−１であり、コンパレータ７１
の設定値が１０であるものとしている。この場合、制御
信号生成部３０は、位相誤差の差分Ｓが−１、０又は＋
１である期間が１０クロックサイクルだけ連続した時点
で周波数引き込みが完了したものと判定し、Ｈｉレベル
のパルスを１クロックサイクルだけ制御信号Ｆとして出
力する。
【００２４】（第２の構成例）図６は、図２中のループ
フィルタ２１の第２の構成例を示している。図６の構成
は、図３の構成に選択器３６を付加したものである。選
択器３６は、制御信号Ｆが出力されていない間は一定値
０を、制御信号Ｆが出力された後は位相誤差信号Ｅをそ
れぞれ第２の定数乗算器３２へ供給するものである。
フィルタ２１の第２の構成例を示している。図６の構成
は、図３の構成に選択器３６を付加したものである。選
択器３６は、制御信号Ｆが出力されていない間は一定値
０を、制御信号Ｆが出力された後は位相誤差信号Ｅをそ
れぞれ第２の定数乗算器３２へ供給するものである。
【００２５】図６の構成によれば、周波数引き込み動作
中は、制御信号生成部３０から出力される制御信号Ｆが
Ｌｏレベルであるから、イネーブル付きラッチ３３の出
力Ｘは０である。また、選択器３６が一定値０を選択す
るので、第２の定数乗算器３２の出力Ｈ、ひいてはアキ
ュムレータ３４の出力Ｙも０である。したがって、周波
数引き込み動作中の任意時点ｎにおける位相誤差をＥ
（ｎ）とすると、フィルタ出力Ｚは、 Ｚ＝Ｘ＋Ｇ＋Ｙ＝α×Ｅ（ｎ） となる。
中は、制御信号生成部３０から出力される制御信号Ｆが
Ｌｏレベルであるから、イネーブル付きラッチ３３の出
力Ｘは０である。また、選択器３６が一定値０を選択す
るので、第２の定数乗算器３２の出力Ｈ、ひいてはアキ
ュムレータ３４の出力Ｙも０である。したがって、周波
数引き込み動作中の任意時点ｎにおける位相誤差をＥ
（ｎ）とすると、フィルタ出力Ｚは、 Ｚ＝Ｘ＋Ｇ＋Ｙ＝α×Ｅ（ｎ） となる。
【００２６】周波数引き込みが完了して周波数ロック状
態（Ｅ＝一定）になると、制御信号生成部３０は、Ｈｉ
レベルのパルスを制御信号Ｆとして出力する。この周波
数ロック状態における位相誤差をＥ（ｋ）とすると、第
１の定数乗算器３１の出力Ｇが周波数補正成分を表すα
×Ｅ（ｋ）となっている。イネーブル付きラッチ３３
は、制御信号Ｆに応答して周波数補正成分α×Ｅ（ｋ）
を保持し、これを出力する。一方、選択器３６は、第２
の定数乗算器３２への位相誤差信号Ｅの供給を開始す
る。ここから、位相引き込み動作に入る。
態（Ｅ＝一定）になると、制御信号生成部３０は、Ｈｉ
レベルのパルスを制御信号Ｆとして出力する。この周波
数ロック状態における位相誤差をＥ（ｋ）とすると、第
１の定数乗算器３１の出力Ｇが周波数補正成分を表すα
×Ｅ（ｋ）となっている。イネーブル付きラッチ３３
は、制御信号Ｆに応答して周波数補正成分α×Ｅ（ｋ）
を保持し、これを出力する。一方、選択器３６は、第２
の定数乗算器３２への位相誤差信号Ｅの供給を開始す
る。ここから、位相引き込み動作に入る。
【００２７】位相引き込み動作中の任意時点ｍにおける
位相誤差をＥ（ｍ）とすると、フィルタ出力Ｚは、 Ｚ＝Ｘ＋Ｇ＋Ｙ ＝α×Ｅ（ｋ）＋α×Ｅ（ｍ）＋Σi=k+1 m｛β×Ｅ
（ｉ）｝ となる。この際、アキュムレータ３４とは別のイネーブ
ル付きラッチ３３に一括して格納された周波数補正成分
α×Ｅ（ｋ）を用いて位相引き込み動作に入るので、高
速な位相引き込みが達成される。
位相誤差をＥ（ｍ）とすると、フィルタ出力Ｚは、 Ｚ＝Ｘ＋Ｇ＋Ｙ ＝α×Ｅ（ｋ）＋α×Ｅ（ｍ）＋Σi=k+1 m｛β×Ｅ
（ｉ）｝ となる。この際、アキュムレータ３４とは別のイネーブ
ル付きラッチ３３に一括して格納された周波数補正成分
α×Ｅ（ｋ）を用いて位相引き込み動作に入るので、高
速な位相引き込みが達成される。
【００２８】図７は、クロック抽出回路１７を動作させ
たときの図６のループフィルタ２１の各部の波形例を示
している。この例によれば、サイクル１３において周波
数引き込みが完了して位相引き込み動作に入り、サイク
ル３０において位相引き込みが完了している。サイクル
１３前後における周波数ロック状態では、Ｅ＝６（一
定）であり、かつＧ＝６０、Ｙ＝０、Ｘ＝０、Ｚ＝６０
であって、第１の乗算器出力Ｇ（＝６０）が周波数補正
成分を表している。サイクル３０以降における位相ロッ
ク状態では、Ｅ＝０であり、かつＧ＝０、Ｙ＝０．４、
Ｘ＝６０、Ｚ＝６０．４である。ただし、これらの数値
例の単位は任意である。
たときの図６のループフィルタ２１の各部の波形例を示
している。この例によれば、サイクル１３において周波
数引き込みが完了して位相引き込み動作に入り、サイク
ル３０において位相引き込みが完了している。サイクル
１３前後における周波数ロック状態では、Ｅ＝６（一
定）であり、かつＧ＝６０、Ｙ＝０、Ｘ＝０、Ｚ＝６０
であって、第１の乗算器出力Ｇ（＝６０）が周波数補正
成分を表している。サイクル３０以降における位相ロッ
ク状態では、Ｅ＝０であり、かつＧ＝０、Ｙ＝０．４、
Ｘ＝６０、Ｚ＝６０．４である。ただし、これらの数値
例の単位は任意である。
【００２９】図７によれば、周波数ロック状態における
周波数補正成分Ｇが位相引き込み動作の開始時点でラッ
チ出力Ｘへ直ちに移行するので、フィルタ係数βが小さ
く設定されているにもかかわらず、位相引き込み動作の
開始から１７クロックサイクルで早くも位相引き込みが
完了する。つまり、高速な位相引き込みが達成されるこ
とが判る。
周波数補正成分Ｇが位相引き込み動作の開始時点でラッ
チ出力Ｘへ直ちに移行するので、フィルタ係数βが小さ
く設定されているにもかかわらず、位相引き込み動作の
開始から１７クロックサイクルで早くも位相引き込みが
完了する。つまり、高速な位相引き込みが達成されるこ
とが判る。
【００３０】（第３の構成例）図８は、図２中のループ
フィルタ２１の第３の構成例を示している。図８の構成
は、図３中の定数乗算器３１，３２を乗数可変乗算器３
１ａ，３２ａに置き換えたものである。第１の乗数可変
乗算器３１ａは、制御信号Ｆが出力されていない間は第
１のフィルタ係数α１を、制御信号Ｆが出力された後は
第２のフィルタ係数α２をそれぞれ位相誤差信号Ｅに乗
じるように構成されている。第２の乗数可変乗算器３２
ａは、同様に、制御信号Ｆが出力されていない間は第１
のフィルタ係数β１を、制御信号Ｆが出力された後は第
２のフィルタ係数β２をそれぞれ位相誤差信号Ｅに乗じ
るように構成されている。これにより、周波数引き込み
時のループゲインと、位相引き込み時のループゲインと
を各々独立に設定することが可能になる。
フィルタ２１の第３の構成例を示している。図８の構成
は、図３中の定数乗算器３１，３２を乗数可変乗算器３
１ａ，３２ａに置き換えたものである。第１の乗数可変
乗算器３１ａは、制御信号Ｆが出力されていない間は第
１のフィルタ係数α１を、制御信号Ｆが出力された後は
第２のフィルタ係数α２をそれぞれ位相誤差信号Ｅに乗
じるように構成されている。第２の乗数可変乗算器３２
ａは、同様に、制御信号Ｆが出力されていない間は第１
のフィルタ係数β１を、制御信号Ｆが出力された後は第
２のフィルタ係数β２をそれぞれ位相誤差信号Ｅに乗じ
るように構成されている。これにより、周波数引き込み
時のループゲインと、位相引き込み時のループゲインと
を各々独立に設定することが可能になる。
【００３１】図９は、図８中の第１の乗数可変乗算器３
１ａの詳細構成例を示している。図９において、８０は
周波数引き込み時に使用される第１のフィルタ係数α１
を格納するためのラッチ、８１は位相引き込み時に使用
される第２のフィルタ係数α２を格納するためのラッ
チ、８２は第１及び第２のフィルタ係数α１，α２のう
ちのいずれかを制御信号Ｆに応じて乗数として選択する
ための選択器、８３は選択された乗数を位相誤差信号Ｅ
に乗じるための乗算ユニットである。なお、第２の乗数
可変乗算器３２ａの構成も図９と同様である。
１ａの詳細構成例を示している。図９において、８０は
周波数引き込み時に使用される第１のフィルタ係数α１
を格納するためのラッチ、８１は位相引き込み時に使用
される第２のフィルタ係数α２を格納するためのラッ
チ、８２は第１及び第２のフィルタ係数α１，α２のう
ちのいずれかを制御信号Ｆに応じて乗数として選択する
ための選択器、８３は選択された乗数を位相誤差信号Ｅ
に乗じるための乗算ユニットである。なお、第２の乗数
可変乗算器３２ａの構成も図９と同様である。
【００３２】図８の構成によれば、周波数引き込み動作
中は、制御信号生成部３０から出力される制御信号Ｆが
Ｌｏ（ロー）レベルであるから、イネーブル付きラッチ
３３の出力Ｘは０である。また、第１及び第２の乗数可
変乗算器３１ａ，３２ａはそれぞれフィルタ係数α１，
β１を選択している。したがって、周波数引き込み動作
中の任意時点ｊにおける位相誤差をＥ（ｊ）とすると、
フィルタ出力Ｚは、 Ｚ＝Ｘ＋Ｇ＋Ｙ ＝α１×Ｅ（ｊ）＋Σn=0 j｛β１×Ｅ（ｎ）｝ となる。
中は、制御信号生成部３０から出力される制御信号Ｆが
Ｌｏ（ロー）レベルであるから、イネーブル付きラッチ
３３の出力Ｘは０である。また、第１及び第２の乗数可
変乗算器３１ａ，３２ａはそれぞれフィルタ係数α１，
β１を選択している。したがって、周波数引き込み動作
中の任意時点ｊにおける位相誤差をＥ（ｊ）とすると、
フィルタ出力Ｚは、 Ｚ＝Ｘ＋Ｇ＋Ｙ ＝α１×Ｅ（ｊ）＋Σn=0 j｛β１×Ｅ（ｎ）｝ となる。
【００３３】周波数引き込みが完了して周波数ロック状
態（Ｅ＝一定）になると、制御信号生成部３０は、Ｈｉ
レベルのパルスを制御信号Ｆとして出力する。この周波
数ロック状態における位相誤差をＥ（ｋ）とすると、第
１の乗数可変乗算器３１ａの出力Ｇが周波数補正成分を
表すα１×Ｅ（ｋ）となっている。イネーブル付きラッ
チ３３は、制御信号Ｆに応答して周波数補正成分α１×
Ｅ（ｋ）を保持し、これを出力する。一方、第１及び第
２の乗数可変乗算器３１ａ，３２ａは、制御信号Ｆに応
答して、それぞれフィルタ係数α２，β２を選択する。
ここから、位相引き込み動作に入る。
態（Ｅ＝一定）になると、制御信号生成部３０は、Ｈｉ
レベルのパルスを制御信号Ｆとして出力する。この周波
数ロック状態における位相誤差をＥ（ｋ）とすると、第
１の乗数可変乗算器３１ａの出力Ｇが周波数補正成分を
表すα１×Ｅ（ｋ）となっている。イネーブル付きラッ
チ３３は、制御信号Ｆに応答して周波数補正成分α１×
Ｅ（ｋ）を保持し、これを出力する。一方、第１及び第
２の乗数可変乗算器３１ａ，３２ａは、制御信号Ｆに応
答して、それぞれフィルタ係数α２，β２を選択する。
ここから、位相引き込み動作に入る。
【００３４】位相引き込み動作中の任意時点ｍにおける
位相誤差をＥ（ｍ）とすると、フィルタ出力Ｚは、 Ｚ＝Ｘ＋Ｇ＋Ｙ ＝α１×Ｅ（ｋ）＋α２×Ｅ（ｍ） ＋Σn=0 k｛β１×Ｅ（ｎ）｝＋Σn=k+1 m｛β２×Ｅ
（ｎ）｝ となる。この際、アキュムレータ３４とは別のイネーブ
ル付きラッチ３３に一括して格納された周波数補正成分
α１×Ｅ（ｋ）を用いて位相引き込み動作に入るので、
高速な位相引き込みが達成される。
位相誤差をＥ（ｍ）とすると、フィルタ出力Ｚは、 Ｚ＝Ｘ＋Ｇ＋Ｙ ＝α１×Ｅ（ｋ）＋α２×Ｅ（ｍ） ＋Σn=0 k｛β１×Ｅ（ｎ）｝＋Σn=k+1 m｛β２×Ｅ
（ｎ）｝ となる。この際、アキュムレータ３４とは別のイネーブ
ル付きラッチ３３に一括して格納された周波数補正成分
α１×Ｅ（ｋ）を用いて位相引き込み動作に入るので、
高速な位相引き込みが達成される。
【００３５】（第４の構成例）図１０は、図２中のルー
プフィルタ２１の第４の構成例を示している。図１０に
おいて、３０ａは制御信号生成部、３１ａは乗数可変乗
算器、３４ａはイネーブル付きアキュムレータ、３５は
加算器である。制御信号生成部３０ａは、位相比較器２
０から出力された位相誤差信号Ｅに基づいて周波数引き
込みの完了を検出した時点で、Ｈｉレベルのパルスを１
クロックサイクルだけ制御信号Ｆとして出力する。乗数
可変乗算器３１ａは、制御信号Ｆが出力されていない間
は第１のフィルタ係数α１を、制御信号Ｆが出力された
後は第２のフィルタ係数α２をそれぞれ位相誤差信号Ｅ
に乗じて出力する。イネーブル付きアキュムレータ３４
ａは、制御信号Ｆが出力されていない間は一定値０を、
制御信号Ｆが出力された後は乗数可変乗算器３１ａの出
力Ｇをそれぞれ累算して出力する。加算器３５は、乗数
可変乗算器３１ａの出力Ｇと、イネーブル付きアキュム
レータ３４ａの出力Ｙとを加算する。この加算の結果を
表すディジタル値、すなわちフィルタ出力Ｚは、Ｄ／Ａ
変換器２２を介してＶＦＯ２３へ供給される。
プフィルタ２１の第４の構成例を示している。図１０に
おいて、３０ａは制御信号生成部、３１ａは乗数可変乗
算器、３４ａはイネーブル付きアキュムレータ、３５は
加算器である。制御信号生成部３０ａは、位相比較器２
０から出力された位相誤差信号Ｅに基づいて周波数引き
込みの完了を検出した時点で、Ｈｉレベルのパルスを１
クロックサイクルだけ制御信号Ｆとして出力する。乗数
可変乗算器３１ａは、制御信号Ｆが出力されていない間
は第１のフィルタ係数α１を、制御信号Ｆが出力された
後は第２のフィルタ係数α２をそれぞれ位相誤差信号Ｅ
に乗じて出力する。イネーブル付きアキュムレータ３４
ａは、制御信号Ｆが出力されていない間は一定値０を、
制御信号Ｆが出力された後は乗数可変乗算器３１ａの出
力Ｇをそれぞれ累算して出力する。加算器３５は、乗数
可変乗算器３１ａの出力Ｇと、イネーブル付きアキュム
レータ３４ａの出力Ｙとを加算する。この加算の結果を
表すディジタル値、すなわちフィルタ出力Ｚは、Ｄ／Ａ
変換器２２を介してＶＦＯ２３へ供給される。
【００３６】図１０の構成によれば、周波数引き込み動
作中は、制御信号生成部３０ａから出力される制御信号
ＦがＬｏレベルであるから、イネーブル付きアキュムレ
ータ３４ａの出力Ｙは０である。周波数引き込み動作中
の任意時点ｊにおける位相誤差をＥ（ｊ）とすると、フ
ィルタ出力Ｚは、 Ｚ＝Ｇ＋Ｙ＝α１×Ｅ（ｊ） となる。
作中は、制御信号生成部３０ａから出力される制御信号
ＦがＬｏレベルであるから、イネーブル付きアキュムレ
ータ３４ａの出力Ｙは０である。周波数引き込み動作中
の任意時点ｊにおける位相誤差をＥ（ｊ）とすると、フ
ィルタ出力Ｚは、 Ｚ＝Ｇ＋Ｙ＝α１×Ｅ（ｊ） となる。
【００３７】周波数引き込みが完了して周波数ロック状
態（Ｅ＝一定）になると、制御信号生成部３０ａは、Ｈ
ｉレベルのパルスを制御信号Ｆとして出力する。この周
波数ロック状態における位相誤差をＥ（ｋ）とすると、
乗数可変乗算器３１ａの出力Ｇが周波数補正成分を表す
α１×Ｅ（ｋ）となっている。イネーブル付きアキュム
レータ３４ａは、制御信号Ｆに応答して周波数補正成分
α１×Ｅ（ｋ）を保持した後、累算を開始する。ここか
ら、位相引き込み動作に入る。
態（Ｅ＝一定）になると、制御信号生成部３０ａは、Ｈ
ｉレベルのパルスを制御信号Ｆとして出力する。この周
波数ロック状態における位相誤差をＥ（ｋ）とすると、
乗数可変乗算器３１ａの出力Ｇが周波数補正成分を表す
α１×Ｅ（ｋ）となっている。イネーブル付きアキュム
レータ３４ａは、制御信号Ｆに応答して周波数補正成分
α１×Ｅ（ｋ）を保持した後、累算を開始する。ここか
ら、位相引き込み動作に入る。
【００３８】位相引き込み動作中の任意時点ｍにおける
位相誤差をＥ（ｍ）とすると、フィルタ出力Ｚは、 Ｚ＝Ｇ＋Ｙ ＝α２×Ｅ（ｍ）＋α１×Ｅ（ｋ）＋Σn=k+1 m｛α２
×Ｅ（ｎ）｝ となる。この際、イネーブル付きアキュムレータ３４ａ
に一括して格納された周波数補正成分α１×Ｅ（ｋ）を
用いて位相引き込み動作に入るので、高速な位相引き込
みが達成される。
位相誤差をＥ（ｍ）とすると、フィルタ出力Ｚは、 Ｚ＝Ｇ＋Ｙ ＝α２×Ｅ（ｍ）＋α１×Ｅ（ｋ）＋Σn=k+1 m｛α２
×Ｅ（ｎ）｝ となる。この際、イネーブル付きアキュムレータ３４ａ
に一括して格納された周波数補正成分α１×Ｅ（ｋ）を
用いて位相引き込み動作に入るので、高速な位相引き込
みが達成される。
【００３９】図１１は、図１０中の制御信号生成部３０
ａの詳細構成例を示している。図１１の構成は、図４中
のカウンタ６０をリセット付きカウンタ６０ａに置き換
え、かつコントローラ６１を付加したものである。コン
トローラ６１は、位相引き込み動作中に再度周波数引き
込みが必要になったことが確認された場合に、カウンタ
６０ａの計数を０にリセットするための手段を構成する
ものである。位相引き込み動作中に例えば外乱により周
波数誤差が発生した場合でも一定クロックサイクルが経
過すれば、コントローラ６１がカウンタ６０ａをリセッ
トすることで、位相引き込み動作から周波数引き込み動
作へ直ちに復帰することができる。
ａの詳細構成例を示している。図１１の構成は、図４中
のカウンタ６０をリセット付きカウンタ６０ａに置き換
え、かつコントローラ６１を付加したものである。コン
トローラ６１は、位相引き込み動作中に再度周波数引き
込みが必要になったことが確認された場合に、カウンタ
６０ａの計数を０にリセットするための手段を構成する
ものである。位相引き込み動作中に例えば外乱により周
波数誤差が発生した場合でも一定クロックサイクルが経
過すれば、コントローラ６１がカウンタ６０ａをリセッ
トすることで、位相引き込み動作から周波数引き込み動
作へ直ちに復帰することができる。
【００４０】なお、図３、図６及び図８中の制御信号生
成部３０の構成を図１１の構成に変更してもよい。
成部３０の構成を図１１の構成に変更してもよい。
【００４１】図１２は、図１０中のイネーブル付きアキ
ュムレータ３４ａの詳細構成例を示している。図１２に
おいて、９０は選択器、９１は加算器、９２はラッチで
ある。選択器９０は、制御信号Ｆが出力されていない間
は一定値０を、制御信号Ｆが出力された後は乗数可変乗
算器３１ａの出力Ｇをそれぞれ加算器９１へ供給する。
加算器９１は、選択器９０の出力とラッチ９２の出力と
を加算する。ラッチ９２の保持値は、この加算の結果に
更新される。つまり、図１２のイネーブル付きアキュム
レータ３４ａは、制御信号Ｆが出力された後の乗数可変
乗算器３１ａの出力Ｇのみを累算する構成となってい
る。
ュムレータ３４ａの詳細構成例を示している。図１２に
おいて、９０は選択器、９１は加算器、９２はラッチで
ある。選択器９０は、制御信号Ｆが出力されていない間
は一定値０を、制御信号Ｆが出力された後は乗数可変乗
算器３１ａの出力Ｇをそれぞれ加算器９１へ供給する。
加算器９１は、選択器９０の出力とラッチ９２の出力と
を加算する。ラッチ９２の保持値は、この加算の結果に
更新される。つまり、図１２のイネーブル付きアキュム
レータ３４ａは、制御信号Ｆが出力された後の乗数可変
乗算器３１ａの出力Ｇのみを累算する構成となってい
る。
【００４２】（第５の構成例）図１３は、図２中のルー
プフィルタ２１の第５の構成例を示している。図１３の
構成は、図１０中の制御信号生成部３０ａ及び乗数可変
乗算器３１ａに、更に乗数切換機能を付加したものであ
る。図１３中の制御信号生成部３０ｂは、位相誤差信号
Ｅに基づいて周波数引き込みの完了を検出した時点でＨ
ｉレベルのパルスを制御信号Ｆとして出力する機能に加
えて、周波数引き込み動作中に位相誤差信号Ｅから位相
反転を検出した場合には乗数切換信号Ｊを活性化して出
力する機能を有するものである。また、図１３中の乗数
可変乗算器３１ｂは、乗数切換信号Ｊが活性化されてい
ないことを条件として制御信号Ｆが出力されていない間
は第１のフィルタ係数α１を、制御信号Ｆが出力された
後は第２のフィルタ係数α２を、活性化された乗数切換
信号Ｊを受け取った場合には第３のフィルタ係数α３を
それぞれ位相誤差信号Ｅに乗じるように構成されてい
る。つまり、周波数引き込み動作中に制御信号生成部３
０ｂが位相反転を検出した場合には、周波数ロックが達
成されるように乗数可変乗算器３１ｂのフィルタ係数が
α３に変更される。
プフィルタ２１の第５の構成例を示している。図１３の
構成は、図１０中の制御信号生成部３０ａ及び乗数可変
乗算器３１ａに、更に乗数切換機能を付加したものであ
る。図１３中の制御信号生成部３０ｂは、位相誤差信号
Ｅに基づいて周波数引き込みの完了を検出した時点でＨ
ｉレベルのパルスを制御信号Ｆとして出力する機能に加
えて、周波数引き込み動作中に位相誤差信号Ｅから位相
反転を検出した場合には乗数切換信号Ｊを活性化して出
力する機能を有するものである。また、図１３中の乗数
可変乗算器３１ｂは、乗数切換信号Ｊが活性化されてい
ないことを条件として制御信号Ｆが出力されていない間
は第１のフィルタ係数α１を、制御信号Ｆが出力された
後は第２のフィルタ係数α２を、活性化された乗数切換
信号Ｊを受け取った場合には第３のフィルタ係数α３を
それぞれ位相誤差信号Ｅに乗じるように構成されてい
る。つまり、周波数引き込み動作中に制御信号生成部３
０ｂが位相反転を検出した場合には、周波数ロックが達
成されるように乗数可変乗算器３１ｂのフィルタ係数が
α３に変更される。
【００４３】図１４は、図１３中の制御信号生成部３０
ｂの詳細構成例を示している。図１４の構成は、図４の
構成に位相反転検出器６５を付加したものである。
ｂの詳細構成例を示している。図１４の構成は、図４の
構成に位相反転検出器６５を付加したものである。
【００４４】周波数引き込み動作中のクロック抽出回路
１７のループゲインが小さすぎると、過大な周波数誤差
が発生するので周波数引き込みを達成できない。この場
合、大きい絶対値を有する正又は負の値から大きい絶対
値を有する負又は正の値へ位相誤差が変化してしまうよ
うな、いわゆる「位相反転」が生じる。例えば周波数誤
差が正（ＶＦＯ２３の発振クロック周波数が高すぎる）
ならば負から正への位相反転が、逆に周波数誤差が負な
らば正から負への位相反転が生じる。図１４中の位相反
転検出器６５は、このような位相反転を検出するもので
ある。位相反転が検出されると、図１３中の乗数可変乗
算器３１ｂのフィルタ係数をα３に変化させることでル
ープゲインを変化させて、確実な周波数引き込みを達成
する。
１７のループゲインが小さすぎると、過大な周波数誤差
が発生するので周波数引き込みを達成できない。この場
合、大きい絶対値を有する正又は負の値から大きい絶対
値を有する負又は正の値へ位相誤差が変化してしまうよ
うな、いわゆる「位相反転」が生じる。例えば周波数誤
差が正（ＶＦＯ２３の発振クロック周波数が高すぎる）
ならば負から正への位相反転が、逆に周波数誤差が負な
らば正から負への位相反転が生じる。図１４中の位相反
転検出器６５は、このような位相反転を検出するもので
ある。位相反転が検出されると、図１３中の乗数可変乗
算器３１ｂのフィルタ係数をα３に変化させることでル
ープゲインを変化させて、確実な周波数引き込みを達成
する。
【００４５】なお、図１０から図１３への変更と同様の
構成変更を、図３、図６及び図８のループフィルタ２１
に施してもよい。
構成変更を、図３、図６及び図８のループフィルタ２１
に施してもよい。
【００４６】（第６の構成例）図１５は、図２中のルー
プフィルタ２１の第６の構成例を示している。図１５の
構成は、図１０中の制御信号生成部３０ａ及び加算器３
５に、更にオフセット調整機能を付加したものである。
図１５中の制御信号生成部３０ｃは、位相誤差信号Ｅに
基づいて周波数引き込みの完了を検出した時点でＨｉレ
ベルのパルスを制御信号Ｆとして出力する機能に加え
て、周波数引き込み動作中に位相誤差信号Ｅから位相反
転を検出した場合にはオフセット信号Ｋを出力する機能
を有するものである。図１５中の加算器３５は、乗数可
変乗算器３１ａの出力Ｇと、イネーブル付きアキュムレ
ータ３４ａの出力Ｙと、制御信号生成部３０ｃから出力
されたオフセットＫとを加算する。この加算の結果を表
すディジタル値がフィルタ出力Ｚである。つまり、周波
数引き込み動作中に制御信号生成部３０ｃが位相反転を
検出した場合には、周波数ロックが達成されるように加
算器３５へオフセット信号Ｋが供給される。
プフィルタ２１の第６の構成例を示している。図１５の
構成は、図１０中の制御信号生成部３０ａ及び加算器３
５に、更にオフセット調整機能を付加したものである。
図１５中の制御信号生成部３０ｃは、位相誤差信号Ｅに
基づいて周波数引き込みの完了を検出した時点でＨｉレ
ベルのパルスを制御信号Ｆとして出力する機能に加え
て、周波数引き込み動作中に位相誤差信号Ｅから位相反
転を検出した場合にはオフセット信号Ｋを出力する機能
を有するものである。図１５中の加算器３５は、乗数可
変乗算器３１ａの出力Ｇと、イネーブル付きアキュムレ
ータ３４ａの出力Ｙと、制御信号生成部３０ｃから出力
されたオフセットＫとを加算する。この加算の結果を表
すディジタル値がフィルタ出力Ｚである。つまり、周波
数引き込み動作中に制御信号生成部３０ｃが位相反転を
検出した場合には、周波数ロックが達成されるように加
算器３５へオフセット信号Ｋが供給される。
【００４７】図１６は、図１５中の制御信号生成部３０
ｃの詳細構成例を示している。図１６の構成は、図４の
構成に位相反転検出器６５及びオフセット生成回路６６
を付加したものである。位相反転検出器６５は、位相誤
差信号Ｅから位相反転を検出するものである。位相反転
が検出されると、オフセット生成回路６６がオフセット
信号Ｋを加算器３５へ供給することで、確実な周波数引
き込みを達成する。
ｃの詳細構成例を示している。図１６の構成は、図４の
構成に位相反転検出器６５及びオフセット生成回路６６
を付加したものである。位相反転検出器６５は、位相誤
差信号Ｅから位相反転を検出するものである。位相反転
が検出されると、オフセット生成回路６６がオフセット
信号Ｋを加算器３５へ供給することで、確実な周波数引
き込みを達成する。
【００４８】なお、図１０から図１５への変更と同様の
構成変更を、図３、図６及び図８のループフィルタ２１
に施してもよい。
構成変更を、図３、図６及び図８のループフィルタ２１
に施してもよい。
【００４９】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、イネーブル付きラッチ又はイネーブル付きアキュム
レータを有するループフィルタの採用により、周波数引
き込みの完了時点における乗算器出力の保持値を用いて
位相引き込み動作に入ることとしたので、高速な位相引
き込みを達成できるクロック抽出回路を提供することが
できる。
ば、イネーブル付きラッチ又はイネーブル付きアキュム
レータを有するループフィルタの採用により、周波数引
き込みの完了時点における乗算器出力の保持値を用いて
位相引き込み動作に入ることとしたので、高速な位相引
き込みを達成できるクロック抽出回路を提供することが
できる。
【図１】本発明に係るクロック抽出回路を利用したデー
タ記録再生装置における再生系信号処理回路の構成例を
示すブロック図である。
タ記録再生装置における再生系信号処理回路の構成例を
示すブロック図である。
【図２】図１中のクロック抽出回路の構成例を示すブロ
ック図である。
ック図である。
【図３】図２中のループフィルタの第１の構成例を示す
ブロック図である。
ブロック図である。
【図４】図３中の制御信号生成部の詳細構成例を示す回
路図である。
路図である。
【図５】図４の制御信号生成部の動作例を示すタイミン
グチャート図である。
グチャート図である。
【図６】図２中のループフィルタの第２の構成例を示す
ブロック図である。
ブロック図である。
【図７】図６のループフィルタの動作例を示す波形図で
ある。
ある。
【図８】図２中のループフィルタの第３の構成例を示す
ブロック図である。
ブロック図である。
【図９】図８中の乗数可変乗算器の詳細構成例を示す回
路図である。
路図である。
【図１０】図２中のループフィルタの第４の構成例を示
すブロック図である。
すブロック図である。
【図１１】図１０中の制御信号生成部の詳細構成例を示
す回路図である。
す回路図である。
【図１２】図１０中のイネーブル付きアキュムレータの
詳細構成例を示す回路図である。
詳細構成例を示す回路図である。
【図１３】図２中のループフィルタの第５の構成例を示
すブロック図である。
すブロック図である。
【図１４】図１３中の制御信号生成部の詳細構成例を示
す回路図である。
す回路図である。
【図１５】図２中のループフィルタの第６の構成例を示
すブロック図である。
すブロック図である。
【図１６】図１５中の制御信号生成部の詳細構成例を示
す回路図である。
す回路図である。
【図１７】従来のループフィルタの構成例を示すブロッ
ク図である。
ク図である。
【図１８】図１７のループフィルタの動作例を示す波形
図である。
図である。
１０ 記録媒体
１１ ヘッド
１２ ＡＧＣ回路
１３ 波形等化器
１４ Ａ／Ｄ変換器
１５ 補正回路
１６ ビタビ復号器
１７ クロック抽出回路
２０ 位相比較器
２１ ループフィルタ
２２ Ｄ／Ａ変換器
２３ ＶＦＯ（可変周波数発振器）
３０，３０ａ，３０ｂ，３０ｃ 制御信号生成部
３１，３２ 定数乗算器
３１ａ，３１ｂ，３２ａ 乗数可変乗算器
３３ イネーブル付きラッチ
３４ アキュムレータ
３４ａ イネーブル付きアキュムレータ
３５ 加算器
３６ 選択器
４０ 差分演算器
５０ ウィンドウコンパレータ
６０，６０ａ カウンタ
６１ コントローラ
６５ 位相反転検出器
６６ オフセット生成回路
７０ パルス生成器
Ｃ クロック信号
Ｅ 位相誤差信号
Ｆ 制御信号
Ｇ，Ｈ 乗算器出力
Ｊ 乗数切換信号
Ｋ オフセット信号
Ｓ 位相誤差の差分信号
Ｔ カウント信号
Ｕ カウント出力
Ｘ ラッチ出力
Ｙ アキュムレータ出力
Ｚ フィルタ出力
α，β フィルタ係数
Claims (14)
- 【請求項１】 ディジタル値に量子化された入力信号か
ら該入力信号に同期したクロック信号を再生するための
クロック抽出回路であって、 可変周波数の発振クロック信号を生成するための発振器
と、 前記入力信号に対する前記発振クロック信号の位相誤差
を表すディジタル値を算出して出力するための位相比較
器と、 前記位相比較器のディジタル出力を平滑化して出力する
ためのループフィルタと、 前記位相誤差を０にすべく前記発振クロック信号の生成
を制御するように、前記ループフィルタのディジタル出
力をアナログ電圧に変換して前記発振器へ供給するため
の変換器とを備え、 前記ループフィルタは、 前記位相比較器のディジタル出力に各々フィルタ係数を
乗じて出力するための第１及び第２の乗算器と、 前記位相比較器のディジタル出力に基づいて周波数引き
込みの完了を検出した時点で制御信号を出力するための
制御信号生成部と、 前記制御信号が出力されていない間は一定値０を出力
し、前記制御信号が出力された後は該制御信号が出力さ
れた時点の前記第１の乗算器の出力を保持して出力する
ためのイネーブル付きラッチと、 前記第２の乗算器の出力を累算して出力するためのアキ
ュムレータと、 前記第１の乗算器の出力と、前記イネーブル付きラッチ
の出力と、前記アキュムレータの出力との加算の結果を
表すディジタル値を前記変換器へ供給するための加算器
とを有し、 前記周波数引き込みの完了時点における前記第１の乗算
器の出力の保持値を用いて位相引き込み動作に入ること
を特徴とするクロック抽出回路。 - 【請求項２】 請求項１記載のクロック抽出回路におい
て、 前記発振クロック信号は、前記入力信号の量子化のため
のサンプリングに用いられることを特徴とするクロック
抽出回路。 - 【請求項３】 請求項１記載のクロック抽出回路におい
て、 前記ループフィルタは、前記制御信号が出力されていな
い間は一定値０を、前記制御信号が出力された後は前記
位相比較器のディジタル出力をそれぞれ前記第２の乗算
器へ供給するための選択器を更に有することを特徴とす
るクロック抽出回路。 - 【請求項４】 請求項１記載のクロック抽出回路におい
て、 前記第１及び第２の乗算器の各々は、前記制御信号が出
力されていない間は第１のフィルタ係数を、前記制御信
号が出力された後は第２のフィルタ係数をそれぞれ前記
位相比較器のディジタル出力に乗じるように構成された
ことを特徴とするクロック抽出回路。 - 【請求項５】 請求項１記載のクロック抽出回路におい
て、 前記制御信号生成部は、 前記位相比較器のディジタル出力の差分を算出して出力
するための差分演算器と、 前記差分が一定の範囲内にあるときにカウント信号を出
力するためのウィンドウコンパレータと、 前記カウント信号を計数するためのカウンタと、 前記カウンタの出力が所定値に達した時点で周波数引き
込みが完了したものと判定してパルス信号を生成し、該
生成したパルス信号を前記制御信号として出力するため
のパルス生成器とを有することを特徴とするクロック抽
出回路。 - 【請求項６】 請求項５記載のクロック抽出回路におい
て、 前記制御信号生成部は、位相引き込み動作中に再度周波
数引き込みが必要になったことが確認された場合には前
記カウンタの計数をリセットするための手段を有するこ
とを特徴とするクロック抽出回路。 - 【請求項７】 請求項１〜６のいずれか１項に記載のク
ロック抽出回路において、 前記制御信号生成部は、周波数引き込み動作中に前記位
相比較器のディジタル出力から位相反転を検出した場合
には周波数ロックが達成されるように前記第１の乗算器
のフィルタ係数を変化させるための手段を有することを
特徴とするクロック抽出回路。 - 【請求項８】 請求項１〜６のいずれか１項に記載のク
ロック抽出回路において、 前記制御信号生成部は、周波数引き込み動作中に前記位
相比較器のディジタル出力から位相反転を検出した場合
には周波数ロックが達成されるように前記加算器へオフ
セットを供給するための手段を有することを特徴とする
クロック抽出回路。 - 【請求項９】 ディジタル値に量子化された入力信号か
ら該入力信号に同期したクロック信号を再生するための
クロック抽出回路であって、 可変周波数の発振クロック信号を生成するための発振器
と、 前記入力信号に対する前記発振クロック信号の位相誤差
を表すディジタル値を算出して出力するための位相比較
器と、 前記位相比較器のディジタル出力を平滑化して出力する
ためのループフィルタと、 前記位相誤差を０にすべく前記発振クロック信号の生成
を制御するように、前記ループフィルタのディジタル出
力をアナログ電圧に変換して前記発振器へ供給するため
の変換器とを備え、 前記ループフィルタは、 前記位相比較器のディジタル出力に基づいて周波数引き
込みの完了を検出した時点で制御信号を出力するための
制御信号生成部と、 前記制御信号が出力されていない間は第１のフィルタ係
数を、前記制御信号が出力された後は第２のフィルタ係
数をそれぞれ前記位相比較器のディジタル出力に乗じて
出力するための乗算器と、 前記制御信号が出力されていない間は一定値０を、前記
制御信号が出力された後は前記乗算器の出力をそれぞれ
累算して出力するためのイネーブル付きアキュムレータ
と、 前記乗算器の出力と、前記イネーブル付きアキュムレー
タの出力との加算の結果を表すディジタル値を前記変換
器へ供給するための加算器とを有し、 前記周波数引き込みの完了時点における前記乗算器の出
力を前記イネーブル付きアキュムレータが初期値として
保持した後に位相引き込み動作に入ることを特徴とする
クロック抽出回路。 - 【請求項１０】 請求項９記載のクロック抽出回路にお
いて、 前記発振クロック信号は、前記入力信号の量子化のため
のサンプリングに用いられることを特徴とするクロック
抽出回路。 - 【請求項１１】 請求項９記載のクロック抽出回路にお
いて、 前記制御信号生成部は、 前記位相比較器のディジタル出力の差分を算出して出力
するための差分演算器と、 前記差分が一定の範囲内にあるときにカウント信号を出
力するためのウィンドウコンパレータと、 前記カウント信号を計数するためのカウンタと、 前記カウンタの出力が所定値に達した時点で周波数引き
込みが完了したものと判定してパルス信号を生成し、該
生成したパルス信号を前記制御信号として出力するため
のパルス生成器とを有することを特徴とするクロック抽
出回路。 - 【請求項１２】 請求項１１記載のクロック抽出回路に
おいて、 前記制御信号生成部は、位相引き込み動作中に再度周波
数引き込みが必要になったことが確認された場合には前
記カウンタの計数をリセットするための手段を有するこ
とを特徴とするクロック抽出回路。 - 【請求項１３】 請求項９〜１２のいずれか１項に記載
のクロック抽出回路において、 前記制御信号生成部は、周波数引き込み動作中に前記位
相比較器のディジタル出力から位相反転を検出した場合
には周波数ロックが達成されるように前記乗算器のフィ
ルタ係数を変化させるための手段を有することを特徴と
するクロック抽出回路。 - 【請求項１４】 請求項９〜１２のいずれか１項に記載
のクロック抽出回路において、 前記制御信号生成部は、周波数引き込み動作中に前記位
相比較器のディジタル出力から位相反転を検出した場合
には周波数ロックが達成されるように前記加算器へオフ
セットを供給するための手段を有することを特徴とする
クロック抽出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35300599A JP3403365B2 (ja) | 1999-12-13 | 1999-12-13 | クロック抽出回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35300599A JP3403365B2 (ja) | 1999-12-13 | 1999-12-13 | クロック抽出回路 |
Publications (2)
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|---|---|
| JP2001168712A JP2001168712A (ja) | 2001-06-22 |
| JP3403365B2 true JP3403365B2 (ja) | 2003-05-06 |
Family
ID=18427927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35300599A Expired - Fee Related JP3403365B2 (ja) | 1999-12-13 | 1999-12-13 | クロック抽出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6393084B2 (ja) |
| JP (1) | JP3403365B2 (ja) |
Families Citing this family (12)
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|---|---|---|---|---|
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