JP3379896B2 - 液晶表示装置及びその検査方法 - Google Patents

液晶表示装置及びその検査方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばコンピュー
タ等の表示手段として用いられる液晶表示装置及びその
検査方法に関するものである。
【０００２】
【従来の技術】液晶表示装置は、対向するガラス基板の
電極間に液晶が挟装された構成を有しており、この電極
間に電気信号を加えることにより、外部から入射する光
を変調し情報を表示するものである。
【０００３】かかる液晶表示装置は、ＣＲＴ（Ｃａｔｈ
ｏｄｅ−Ｒａｙ Ｔｕｂｅ）に比べて消費電力が低いこ
と、薄く軽量であることなどから、次世代の表示装置と
して注目されており、その生産量も年々増加している。
この液晶表示装置は２次元に配列された多数の絵素電極
を備えており、近年は液晶表示装置の高品位化に伴い該
各絵素電極に薄膜トランジスタ（ＴＦＴ）などのスイッ
チング素子を付加したアクティブマトリクス型の液晶表
示装置の占有率が増加しつつある。
【０００４】ところが、スイッチング素子の製造工程は
複雑であるため、走査線及び信号線の断線或いはショー
トによる線状欠陥やスイッチング素子不良などの点状欠
陥や表示ムラなどの不良が発生する。このように液晶表
示装置の製造歩留まりは１００％でないため、表示品位
の検査を十分に行う必要がある。また、製造歩留まりの
向上と、最終的な液晶表示装置での表示品位の向上とを
目指す上で、不良発生状況などを早急に製造プロセスへ
フィードバックすることが必要なことから、ＴＦＴなど
のスイッチング素子が完成した段階でアレイ検査するこ
とや、高額部品であるドライバー回路、ＴＡＢ（Ｔａｐ
ｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの実装前
の液晶表示パネルの状態における点灯表示検査及び解析
を行うことが重要である。
【０００５】図８は一般的な液晶表示パネルの形状を示
し、図８（ａ）はその平面図、同（ｂ）は正面図、同
（ｃ）はその右側面図である。
【０００６】この液晶表示パネルは、対向ガラス基板１
１３と、絵素電極、アクティブ素子、ゲートバスライン
およびソースバスライン（図示せず）などを備えたガラ
ス基板１１４とが貼り合わされており、この両ガラス基
板間に液晶が充填されている。ガラス基板１１４の外周
には、点灯信号入力端子として、ソース信号入力端子１
１０とゲート信号入力端子１１１とが配置されている。
また、１１２は情報の表示を行う表示エリアを示してい
る。
【０００７】現在、液晶表示装置が最もよく使われてい
るノートタイプのパーソナルコンピュータ等の製品にお
いては、表示エリア１１２の拡大化に伴い表示エリア１
１２以外の外周占有率の削減が要望されている。従っ
て、図８に示すような２辺信号入力方式が主流となって
おり、さらに表示解像度の高精細化が進むにつれて該信
号入力端子１１０、１１１のピッチの微細化が進んでい
る。
【０００８】このような構成の液晶表示パネルの点灯表
示検査方法としては、以下のように行われる。すなわ
ち、液晶表示パネルの多数の信号入力端子の各々にプロ
ーブピンを接触させて検査用の電気信号を印加する。そ
して、液晶表示パネルを点灯した状態で各種点灯パター
ンを切り替えながら、目視またはカメラなどを使って各
不良を検査或いは解析する方法が一般的である。
【０００９】ところで、従来、このような液晶表示装置
の回路系は図９に示すように構成されている。
【００１０】ソース配線１０１とゲート配線１０２とが
絶縁膜（図示せず）を介して交差しマトリクス状に配列
されている。各配線１０１、１０２の延長線上には信号
入力用端子１１０、１１１が設置されている。アレイ検
査する場合は、この端子１１０、１１１にプローブ（図
示せず）をコンタクトさせて信号電圧を印加する。液晶
表示装置として点灯させる場合は、信号入力用端子１１
０、１１１にＴＡＢなどが圧着される。
【００１１】ソース配線１０１とゲート配線１０２との
交差部にＴＦＴ１０５が設置され、該ＴＦＴ１０５のド
レイン電極が絵素電極１０３に信号を送る。この絵素電
極１０３は液晶層１０６を介して対向電極１０７と対向
し、表示データ電圧を液晶層１０６に保持して画像を表
示させる。ここで示すソース配線１０１とゲート配線１
０２とは絶縁膜により電気的に絶縁されているため、数
々の静電気による表示不良が発生することがある。例え
ば、ＴＦＴの作製工程や液晶表示パネルの製造工程、実
装工程などで発生する静電気により、ソース配線１０１
もしくはゲート配線１０２が帯電し、実際の駆動電圧を
大幅に上回る電圧が印加され、絶縁膜の絶縁破壊、スイ
ッチング素子の特性不良が発生する。そこで、一般的に
これを防ぐため、液晶表示装置の外周には、各配線１０
１、１０２を電気的に短絡させるショートリング１０８
を設けている。なお、ショートリング１０８の内側の二
点鎖線にて示す１０９は、分断ラインである。
【００１２】更に、図１０に示すような構造も提案され
ている。これは、「特開昭６３−２２０２８９」、「特
開昭６３−１０５５８」で開示されているものである。
図１０は前述の公開特許の代表的な液晶表示装置の信号
入力端子部を拡大した模式図である。
【００１３】ＴＦＴなどの表示用スイッチング素子（図
示せず）が形成されたアレイ基板１１５に対向基板１１
６が貼り合わされた状態を示しており、１１７は表示領
域である。アレイ基板１１５にはソース配線１１８、ゲ
ート配線１１９が画像表示に必要な分だけ設けられてお
り、そこにはそれぞれ信号入力用の端子１２０、１２１
が設けられている。前述の静電破壊を防ぐ目的で、液晶
表示装置の外側にショートリング１２２が設けられ、各
配線１１８、１１９とショートリング１２２との間に
は、双方逆向きのダイオードとして２端子動作ａ−Ｓｉ
（アモルファスシリコン）・ＴＦＴ１２３ａ、１２３ｂ
などを介して電気的に接続されている。
【００１４】
【発明が解決しようとする課題】しかしながら、図９に
示すような外周にショートリング１０８を設け、直接各
配線１０１、１０２と電気的に接続している構成の場合
は、パターン形成などの製造プロセス中は静電破壊防止
対策になるが、表示検査工程や実装部品組み立て工程な
どでは各端子に個別に信号電圧を入力する必要があるた
め、該ショートリング１０８を分断ライン１０９で切断
する必要があり、静電破壊の防止にはならない。
【００１５】また、図１０に示すようなショートリング
１２２と各配線１１８、１１９との間に、保護素子とし
てのａ−Ｓｉ・ＴＦＴ１２３ａ、１２３ｂを設ける構成
の場合には、保護素子の抵抗が低いときは、各配線１１
８、１１９間に微少リークが発生し、アレイ検査や点灯
表示検査上、問題が生じる。逆に、保護素子の抵抗が高
いときは、完全な静電破壊防止対策にはならない。よっ
て、保護素子抵抗の最適化が非常に難しいという問題が
あった。
【００１６】本発明は、このような従来技術の課題を解
決すべくなされたものであり、高精度のアレイ検査及び
高品位の点灯表示検査と、静電破壊防止対策とを実現す
ることができる液晶表示装置及びその検査方法を提供す
ることを目的とする。
【００１７】
【課題を解決するための手段】本発明の液晶表示装置
は、複数本のゲート配線と複数本のソース配線とが絶縁
層を介して互いに交差するように配設されるとともに、
その交差部の存在する表示領域の各絵素毎に絵素電極が
配設されて、各絵素電極と、その絵素電極の近傍を通る
ゲート配線とソース配線とに電気的に接続してスイッチ
ング素子が設けられたアレイ基板と、該アレイ基板に対
し、間に液晶層を挟んで対向配設された対向基板とを有
する液晶表示装置において、該アレイ基板の該複数本の
ゲート配線と該複数本のソース配線とが該表示領域より
も外側に延出し、かつ、その延出部の先端を該アレイ基
板の外周部に配線したショートリングに接続して設けら
れ、該ゲート配線の延出部の途中および該ソース配線の
延出部の途中に、第１の検査用信号電圧入力端子と、各
配線と該ショートリングとの間の導通状態を制御するデ
ィプリーション型薄膜トランジスタとが、後者を前者よ
りも該ショートリング側に配して設けられている構成と
なっており、前記表示領域に存在するスイッチング素子
が逆スタガー型薄膜トランジスタであって、前記ディプ
リーション型薄膜トランジスタがスタガー型であり、前
記ディプリーション型薄膜トランジスタが、そのゲート
絶縁膜に、前記表示領域に存在する逆スタガー型薄膜ト
ランジスタの保護絶縁膜と同一の膜を用いて形成されて
おり、そのことにより上記目的が達成される。
【００１８】本発明の液晶表示装置において、前記ディ
プリーション型薄膜トランジスタの総てが、ソース電極
およびドレイン電極を該当するゲート配線またはソース
配線と電気的に接続し、かつ、ゲート電極を該薄膜トラ
ンジスタの数よりも少ない１または２以上のゲート電圧
入力配線に電気的に接続した構成としてあり、第１のゲ
ート電圧入力端子から入力したゲート電圧が該ゲート電
圧入力配線を介して該ディプリーション型薄膜トランジ
スタの総てに与えられるようにしてもよい。
【００１９】
【００２０】
【００２１】本発明の液晶表示装置の検査方法は、前記
ディプリーション型薄膜トランジスタをオフにしまたは
前記ゲート電圧入力端子にオフ電圧を印加し、かつ、前
記第１の検査用信号電圧入力端子に検査信号を入力して
行うことを特徴とする。
【００２２】本発明の液晶表示装置において、前記ソー
ス配線に対応して設けている前記ディプリーション型薄
膜トランジスタの各々が、そのゲート電極を、複数のゲ
ート電圧入力配線の一つずつに電気的に接続して構成さ
れ、該複数のゲート電圧入力配線の各々に設けたゲート
電圧入力端子から入力したゲート電圧が対応するゲート
電圧入力配線を介して各ディプリーション型薄膜トラン
ジスタのゲート電極に与えられる構成となっていてもよ
い。
【００２３】本発明の液晶表示装置において、前記複数
のゲート電圧入力配線の各々に対応する前記ディプリー
ション型薄膜トランジスタの夫々が、複数のショートリ
ングの一つずつ別々に電気的に接続されている構成とす
ることができる。
【００２４】本発明の液晶表示装置において、前記複数
のショートリングと、前記ゲート配線に対応して設けて
いるショートリングとが、第２のディプリーション型薄
膜トランジスタを介して一体的に接続したショートリン
グとして機能する構成となっていてもよい。
【００２５】本発明の液晶表示装置において、前記複数
のショートリングの各々に設けた入力端子と、前記第２
のディプリーション型薄膜トランジスタのゲート電圧を
制御する第２のゲート電圧入力端子と、前記複数本のゲ
ート配線に同一のゲート電圧を与えるための第３のゲー
ト電圧入力端子と、前記第１のゲート電圧入力端子とが
第２の検査用の信号電圧入力端子として機能し、この第
２の検査用の信号電圧入力端子と前記第１の検査用信号
電圧入力端子とが異なる位置に配置されている構成とし
てもよい。
【００２６】かかる液晶表示装置を検査する方法は、ア
レイ検査には前記第１の検査用信号電圧入力端子を使用
し、パネル点灯表示検査には前記第２の検査用信号電圧
入力端子を使用して行うことを特徴とする。
【００２７】本発明の液晶表示装置において、前記複数
のゲート電圧入力配線がカラー表示の際の赤、緑、青の
各色毎の３の倍数本設けられている構成としてもよい。
【００２８】以下に、本発明の作用について説明する。
【００２９】本発明にあっては、ショートリングと、ソ
ース配線、ゲート配線とがディプリーション型ＴＦＴを
介して接続されているため、このディプリーション型Ｔ
ＦＴのゲート電極に電圧を印加しない通常状態にするこ
とにより、静電破壊が防止されることになる。また、個
々のディプリーション型ＴＦＴのゲート電極を任意にま
とめて制御する場合は、これらのゲート電極にゲート電
圧を入力するゲート電圧入力端子を設けることで、その
ゲート電圧入力端子に接触させて信号を入力するための
プローブやＴＡＢの配線が少なくて済む。
【００３０】また、液晶表示装置のアレイ検査や点灯表
示検査を行う場合には、該ゲート電圧入力端子にオフ電
圧を印加し、各ソース配線の間および各ゲート配線の間
並びに各ソース配線と各ゲート配線との間を電気的にオ
ープン状態にすることが可能となる。そして、液晶表示
装置の入力端子に検査信号もしくは点灯信号を入力する
ことで、高精度のアレイ検査及び高品位の点灯表示検査
を行うことができる。
【００３１】また、本発明にあっては、ソース配線を任
意の本数の複数のショートリング（配線）で束ねる構
成、つまり請求項６の構成とした場合には、ディプリー
ション型ＴＦＴがオフ状態のときは全入力端子及び配線
がオープン状態になる。それ故、アレイ検査時には、例
えば画素電荷測定法などの電気検査を行うことが可能で
ある。この場合において、請求項７と８とを加えた構
成、つまり複数のショートリングと、ゲート配線に対応
して設けているショートリングとが、第２のディプリー
ション型薄膜トランジスタを介して一体的に接続したシ
ョートリングとして機能し、かつ、複数のショートリン
グの各々に設けた入力端子と、第２のディプリーション
型薄膜トランジスタのゲート電圧を制御する第２のゲー
ト電圧入力端子と、前記複数本のゲート配線に同一のゲ
ート電圧を与えるための第３のゲート電圧入力端子と、
第１のゲート電圧入力端子とが第２の検査用の信号電圧
入力端子として機能し、この第２の検査用の信号電圧入
力端子と前記第１の検査用信号電圧入力端子とが異なる
位置に配置されている構成とした場合には、パネル点灯
表示検査を行うとき、例えば黒画面表示にて表示検査を
行うとき、ディプリーション型薄膜トランジスタをオン
状態（通常状態）にすることで、入力端子から一括して
検査用点灯信号電圧を入力することができる。
【００３２】また、複数のショートリング（配線）でソ
ース配線を各単色（赤、緑、青）毎に束ねる構成とした
場合には、選択的にソース信号電圧を液晶表示装置に印
加することができ、各単色を表示させることができる。
【００３３】
【発明の実施の形態】（実施形態１）図１に、本発明の
実施形態１の一例である液晶表示装置の信号入力端子部
を拡大した模式図を示す。
【００３４】ＴＦＴなどの表示用スイッチング素子（図
示せず）が形成されたアレイ基板１に対向基板２が貼り
合わされた状態を示しており、３は表示領域である。ア
レイ基板１には、ソース配線４およびゲート配線５が画
像表示に必要な分だけ設けられており、配線４、５には
それぞれ検査用信号電圧入力端子６、７が設けられてい
る。該アレイ基板１の外周には、金属などの低抵抗体に
よるショートリング８が設置されている。該ショートリ
ング８と各配線４、５との間は、ディプリーション型Ｔ
ＦＴ９を介して電気的に接続されている。このＴＦＴ９
はｎチャンネル型またはｐチャンネル型であっても差し
支えない。これらのＴＦＴ９のゲート電極１０は配線１
１によって任意の単位でまとめられ、ゲート電圧入力端
子１２によって一括制御される。
【００３５】図２は、ｎチャンネルを例にしたＴＦＴ９
のスイッチング特性を示す。横軸はゲート電圧であり、
縦軸はドレイン電極に流れる電流を示している。図中の
曲線Ｂは、絵素電極（図９の１０３に相当する）に付属
するＴＦＴの特性であり、通常「エンハンスメント型」
と呼ばれるものである。曲線Ａは、本発明に使用するシ
ョートリング８と各配線４、５間の設置する「ディプリ
ーション型」ＴＦＴ９の特性を表している。
【００３６】この図より理解されるように、ディプリー
ション型ＴＦＴ９の特性は、ゲート電極に電圧が印加さ
れてない時に電流が流れるため、これにマイナスの電圧
を印加することで、曲線Ｂにて示される絵素電極に付属
するＴＦＴのドレイン電極に流れる電流をカットオフす
ることができる。
【００３７】次に、図１を用いて、本発明の保護素子と
してのディプリーション型ＴＦＴ９を配置した液晶表示
装置のアレイ検査及び点灯表示検査方法について説明す
る。
【００３８】液晶表示装置の製造工程中では、全ソース
配線４と全ゲート配線５と基準電位配線としてのショー
トリング８とは、ディプリーション型ＴＦＴ９を介して
つながっており、ＴＦＴ９のゲート電極１０に電圧が印
加されてない状態では、完全な静電破壊防止対策が可能
となる。
【００３９】本発明の液晶表示装置を検査する場合、ア
レイ基板の状態でアレイ欠陥を検査するアレイ検査や、
実装部品が付く前の液晶表示パネル状態で検査するパネ
ル点灯表示検査の場合においても、個々の配線４、５の
検査用信号電圧入力端子６、７にプローブなどコンタク
トさせ、個別の検査信号や点灯信号電圧を印加する必要
がある。このときは全配線４、５が電気的にオープン状
態である必要があるため、該ＴＦＴ９のゲート電圧にゲ
ート電圧入力端子１２からオフ電圧を印加する。これで
各配線間が完全にオープン状態となり、隣の配線の信号
などの影響を受けない高精度の検査及び点灯表示状態を
実現することができる。検査が終了したときは、該デー
ト電圧入力端子１２に電圧を印加しないことで、再び静
電破壊に対して防御している状態となる。
【００４０】また、検査後、本発明の保護素子としての
ＴＦＴ９が不要な場合は、分断ライン１３で切断すれば
良い。実装工程における静電破壊防止対策として、実装
中または製品となったときでも、保護素子としてのＴＦ
Ｔ９を残しておく時は、ＴＡＢなどにより該ＴＦＴ９の
ゲート電圧入力端子１２に常にオフ電圧を印加しておく
とよい。
【００４１】したがって、本実施形態１による場合に
は、各配線とショートリングの間にディプリーション型
ＴＦＴ９を設けていることで、製造プロセス中において
は完全な静電破壊防止対策となる。また、液晶表示装置
のアレイ検査時や点灯表示検査時には該ＴＦＴ９にオフ
電圧を印加することで、各配線が電気的に完全にオープ
ン状態となり、高精度のアレイ検査及び高品位の点灯表
示検査の提供と、完全な静電破壊防止対策を同時に実現
することができる。
【００４２】なお、ＴＦＴ９のゲート電極１０を任意の
数まとめて制御できるよう共通のゲート電圧入力端子１
２を設置することで検査時などに必要なプローブの数を
減らすことができる。この場合の実施形態については、
後述の実施形態５に示す。
【００４３】（実施形態２）本実施形態２は、端子部の
ディプリーション型ＴＦＴの既存チャネルとして、レー
ザーアニールによって、ａ−Ｓｉ半導体膜中に拡散した
Ｐ（リン）層を使用する場合である。
【００４４】図３は表示領域に設けるＴＦＴの断面図で
あり、図４は端子部に設けるＴＦＴの断面図を示す。
【００４５】表示領域のＴＦＴは、ゲート電圧Ｖｇ＝０
の時に電流が流れない、すなわち閾値電圧Ｖｔ＞０であ
るエンハンスメント型ＴＦＴを使用し、端子部のＴＦＴ
はＶｇ＝０の時に電流が流れる、すなわちＶｔ＜０であ
るディプリーション型ＴＦＴを使用する。
【００４６】ここで、表示領域のＴＦＴの製造と、端子
部のＴＦＴの製造とは、両製造過程において密接な関係
があるので、両ＴＦＴの製造を対比させて以下に説明す
る。
【００４７】まず、図３に示すゲート電極３０１を形成
する。ゲート電極３０１は、Ｔａ、Ａｌ等の金属で膜厚
３０００オングストロームで形成する。このとき、この
ゲート電極材料で、ショートリング８を形成し、また同
時に図４の端子部ＴＦＴのソース・ドレイン電極４０１
を形成する。このとき、端子部ＴＦＴのソース・ドレイ
ン電極４０１は、表示領域ＴＦＴのゲート電極材料と同
じであっても異なっていても良い。
【００４８】次に、ゲート絶縁膜３０２を全面に形成
し、その後、端子部のゲート絶縁膜３０２の一部をエッ
チングにより除去する。ゲート絶縁膜３０２としては、
ＳｉＮｘ（窒化シリコン）膜をプラズマＣＶＤ法によっ
て厚み３０００オングストロームに形成した。
【００４９】次に、表示領域ＴＦＴのａ−Ｓｉ半導体膜
３０３及びｎ+ａ−Ｓｉ膜３０４をプラズマＣＶＤ法
で、全面に連続的に堆積する。ａ−Ｓｉ半導体膜３０３
は厚み２００オングストローム、ｎ+ａ−Ｓｉ膜３０４
は厚み５００オングストローム堆積した。故に、端子部
にも、ａ−Ｓｉ半導体膜４０２、及びｎ+ａ−Ｓｉ半導
体膜（図示せず：但し３０４に相当）が同時に堆積され
ている。
【００５０】次に、端子部のＴＦＴのａ−Ｓｉ半導体膜
４０２とｎ+ａ−Ｓｉ半導体膜（図示せず：但し３０４
に相当）、及び表示領域のＴＦＴの半導体膜３０３、３
０４を所定のパターンにエッチングにて形成する。
【００５１】その後、端子部のＴＦＴ部にのみレーザー
アニールを行う。このレーザーアニールにより、ａ−Ｓ
ｉ半導体膜４０２中に、上側に積層したｎ+ａ−Ｓｉ半
導体膜（図示せず：但し３０４に相当）に含まれるＰ
（リン）が下方のａ−Ｓｉ半導体膜４０２の表層部に拡
散され、その表層部にＰ（リン）を含む表面層４０３が
形成される。レーザーアニールは、例えば波長３０８ｎ
ｍのエキシマレーザー（ＸｅＣｌ）を用い、レーザービ
ームを走査しながら端子部ＴＦＴ、具体的にはｎ +ａ−
Ｓｉ半導体膜表面に照射した。
【００５２】次に、図３の表示領域のＴＦＴのチャネル
（ソース・ドレイン間）となる部分の上のｎ+ａ−Ｓｉ
半導体膜３０４をドライエッチングによって除去する。
このとき、図４の端子部のＴＦＴのｎ+ａ−Ｓｉ半導体
膜（図示せず：但し３０４に相当）も同時に完全に除去
される。しかし、端子部のａ−Ｓｉ半導体膜４０２の表
面に、レーザーアニールによって拡散したＰ（リン）を
含む表面層４０３は除去せずに残しておく。この除去さ
れずに残ったＰ（リン）を含む表面層４０３が、端子部
のデイプリーション型ＴＦＴの既存チャネル層として作
用する。
【００５３】次に、表示領域のＴＦＴ上にソース・ドレ
イン電極３０５を形成する。
【００５４】次に、表示領域のＴＦＴ及び端子部のＴＦ
Ｔの全面に、保護膜３０６、４０４をプラズマＣＶＤ法
で堆積する。この保護膜は、ＳｉＮｘ膜を厚み３０００
オングストローム堆積した。このプラズマＣＶＤ膜は表
示領域のＴＦＴの保護膜３０６となる。また、端子部の
ＴＦＴに関しては、スタガー構造のため、この保護膜４
０４はゲート絶縁膜として作用する。
【００５５】次に、前記保護膜４０４上に、配線１１を
Ａｌ等の金属によって形成する。この配線１１は、端子
部のＴＦＴのゲート電極として作用する。
【００５６】（実施形態３）図３は、表示領域のＴＦＴ
の断面図であり、図５は端子部のＴＦＴの断面図を示
す。
【００５７】表示領域のＴＦＴは、Ｖｇ＝０の時に電流
が流れない、すなわちＶｔ＞０であるエンハンスメント
型ＴＦＴ、端子部のＴＦＴはＶｇ＝０の時電流が流れ
る、すなわちＶｔ＜０であるディプリーション型ＴＦＴ
を使用する。
【００５８】表示領域ＴＦＴの製造と、端子部ＴＦＴの
製造は、両製造過程において密接な関係があるので、両
ＴＦＴの製造を対比させて以下に説明する。
【００５９】本実施形態３は、端子部のデイプリーショ
ン型ＴＦＴの既存チャネルとして、ａ−Ｓｉ半導体膜の
表面に直接Ｐ（リン）をイオンドープしたドープ層を使
用する場合である。
【００６０】まず、図３に示すゲート電極３０１を形成
する。ゲート電極３０１としては、例えばＴａ、Ａｌ等
の金属で膜厚３０００オングストロームに形成する。こ
のとき、このゲート電極材料で、ショートリング８を形
成し、また同時に、図５に示す端子部のＴＦＴのソース
・ドレイン電極４０１を形成する。このとき、端子部の
ＴＦＴのソース・ドレイン電極４０１は、表示領域のＴ
ＦＴのゲート電極材料と同じであっても異なっていても
良い。
【００６１】次に、ゲート絶縁膜３０２を全面に形成
し、その後、端子部の一部のゲート絶縁膜３０２をエッ
チングにより除去する。ゲート絶縁膜３０２として、Ｓ
ｉＮｘ（窒化シリコン）膜をプラズマＣＶＤ法によって
厚み３０００オングストロームに形成した。
【００６２】次に、表示領域のＴＦＴのａ−Ｓｉ半導体
膜３０３及びｎ+ａ−Ｓｉ膜３０４をプラズマＣＶＤ法
で、全面に連続的に堆積する。ａ−Ｓｉ半導体膜３０３
は厚み２００オングストローム、ｎ+ａ−Ｓｉ膜３０４
は厚み５００オングストローム堆積した。ゆえに、端子
部にも、ａ−Ｓｉ半導体膜４０２、及びｎ+ａ−Ｓｉ半
導体膜（図示せず：但し３０４に相当）が同時に堆積さ
れる。
【００６３】次に、端子部のＴＦＴのａ−Ｓｉ半導体膜
４０２とｎ+ａ−Ｓｉ半導体膜（図示せず：但し３０４
に相当）、及び表示領域のＴＦＴの半導体膜３０３、３
０４を所定のパターンにエッチングにて形成する。
【００６４】次に、図３の表示領域のＴＦＴのチャネル
（ソース・ドレイン間）となる部分の上のｎ+ａ−Ｓｉ
半導体膜３０４をドライエッチによって除去する。この
とき、図５の端子部のＴＦＴのｎ+ａ−Ｓｉ半導体膜
（図示せず：但し３０４に相当）も同時に完全に除去さ
れる。
【００６５】次に、端子部のＴＦＴのａ−Ｓｉ半導体膜
４０２の表面にのみ、Ｐ（リン）のイオンドープを行
う。Ｐ（リン）がイオンドーピング法により端子部のＴ
ＦＴ、具体的にはａ−Ｓｉ半導体膜４０２の表面に打ち
込まれ、イオンドープ層４０５が形成される。ドーピン
グガスとしてフォスフィン（ＰＨ3）を用いた。このイ
オンドープ層４０５が、端子部のＴＦＴのディプリーシ
ョン型としての既存のチャネル層として作用する。
【００６６】次に、表示領域のＴＦＴ上にソース・ドレ
イン電極３０５を形成する。
【００６７】次に、表示領域のＴＦＴ及び端子部のＴＦ
Ｔの全面に、保護膜３０６、４０４をプラズマＣＶＤ法
で堆積する。保護膜はＳｉＮｘ膜を厚み３０００オング
ストローム堆積した。このプラズマＣＶＤ膜は表示領域
のＴＦＴの保護膜３０６となる。また、端子部のＴＦＴ
に関しては、スタガー構造のため、この保護膜４０４は
ゲート絶縁膜として作用する。
【００６８】次に、前記保護膜４０４上に、配線１１を
Ａｌ等の金属によって形成する。この配線１１は、端子
部のＴＦＴのゲート電極として作用する。
【００６９】（実施形態４）図３は、表示領域のＴＦＴ
の断面図であり、図６は端子部のＴＦＴの断面図を示
す。
【００７０】表示領域のＴＦＴは、Ｖｇ＝０の時に電流
が流れない、すなわちＶｔ＞０であるエンハンスメント
型ＴＦＴ、端子部のＴＦＴはＶｇ＝０の時に電流が流れ
る、すなわちＶｔ＜０であるディプリーション型ＴＦＴ
を使用する。
【００７１】表示領域のＴＦＴの製造と、端子部のＴＦ
Ｔの製造とは、両製造過程において密接な関係があるの
で、両ＴＦＴの製造を対比させて以下に説明する。
【００７２】本実施形態４は、端子部のデイプリーショ
ン型ＴＦＴの既存チャネルとして、ゲート電極形成後、
ゲート絶縁膜を介して、Ｐ（リン）のイオンドープで形
成したドーブ層を使用する場合である。
【００７３】まず、図３に示すゲート電極３０１を形成
する。このゲート電極３０１としては、例えばＴａ、Ａ
ｌ等の金属で膜厚３０００オングストロームに形成す
る。このとき、このゲート電極材料で、ショートリング
８を形成し、また同時に図６に示す端子部のＴＦＴのソ
ース・ドレイン電極４０１を形成する。このとき、端子
部のＴＦＴのソース・ドレイン電極４０１は、表示領域
のＴＦＴのゲート電極材料と同じであっても異なってい
ても良い。
【００７４】次に、ゲート絶縁膜３０２を全面に形成
し、その後、端子部の一部のゲート絶縁膜３０２をエッ
チングにより除去する。ゲート絶縁膜３０２として、Ｓ
ｉＮｘ（窒化シリコン）膜をプラズマＣＶＤ法によって
厚み３０００オングストロームに形成した。
【００７５】次に、表示領域のＴＦＴのａ−Ｓｉ半導体
膜３０３及びｎ+ａ−Ｓｉ膜３０４をプラズマＣＶＤ法
で、全面に連続的に堆積する。ａ−Ｓｉ半導体膜３０３
は厚み２００オングストローム、ｎ+ａ−Ｓｉ膜３０４
は厚み５００オングストロームに堆積した。ゆえに、端
子部にも、ａ−Ｓｉ半導体膜４０２、及びｎ+ａ−Ｓｉ
半導体膜（図示せず：但し３０４に相当）が同時に堆積
されている。
【００７６】次に、端子部のＴＦＴのａ−Ｓｉ半導体膜
４０２とｎ+ａ−Ｓｉ半導体膜（図示せず：但し３０４
に相当）、及び表示領域のＴＦＴの半導体膜３０３、３
０４を所定のパターンにエッチングにて形成する。
【００７７】次に、図３の表示領域のＴＦＴのチャネル
（ソース・ドレイン間）となる部分の上のｎ+ａ−Ｓｉ
半導体膜３０４をドライエッチによって除去する。この
とき、図６の端子部のＴＦＴのｎ+ａ−Ｓｉ半導体膜
（図示せず：但し３０４に相当）も同時に完全に除去さ
れる。
【００７８】次に、表示領域のＴＦＴ上にソース・ドレ
イン電極３０５を形成する。
【００７９】次に、表示領域のＴＦＴ及び端子部のＴＦ
Ｔの全面に、保護膜３０６、４０４をプラズマＣＶＤ法
で堆積する。保護膜はＳｉＮｘ膜を厚み３０００オング
ストロームに堆積した。このプラズマＣＶＤ膜は表示領
域のＴＦＴの保護膜３０６となる。
【００８０】また、端子部のＴＦＴに関しては、スタガ
ー構造のため、この保護膜４０４はゲート絶縁膜として
作用する。
【００８１】次に、前記保護膜４０４上に、配線１１を
Ａｌ等の金属によって形成する。この配線１１は、端子
部のＴＦＴのゲート電極として作用する。
【００８２】次に、端子部のＴＦＴに、配線１１（端子
部のＴＦＴのゲート電極）上からＰ（リン）のイオンド
ープを行う。Ｐ（リン）が配線１１（端子部のＴＦＴの
ゲート電極）をマスクとしてイオンドーピング法により
端子部のＴＦＴに打ち込む。ドーピングガスとしてフォ
スフィン（ＰＨ3）を用いる。加速電圧は１０〜９０Ｋ
Ｖ、基板は室温で行った。その結果、図６のように、配
線１１（端子部のＴＦＴのゲート電極）の下方のａ−Ｓ
ｉ半導体膜４０２は、Ｎ型のチャネル形成領域４０６と
なり、ａ−Ｓｉ半導体膜４０２の配線１１（端子部のＴ
ＦＴのゲート電極）からはずれた領域は、Ｎ型の不純物
領域としてのソース・ドレイン領域４０７を形成する。
前記Ｎ型のチャネル形成領域４０６は端子部のＴＦＴの
デイプリーション型としての既存のチャネル層を形成し
ている。
【００８３】（実施形態５）図７に本実施形態５の一例
である液晶表示装置の概略図を示す。本実施形態では、
ＴＦＴをスイッチング素子としたアクティブ型液晶表示
装置を例に挙げる。
【００８４】この液晶表示装置は、各ソース配線４と各
ゲート配線５とが交差し、その交差部に画像情報を表示
する絵素のスイッチング素子であるＴＦＴ３３がマトリ
クス状に配置されている。３４は絵素電極、３５は絵素
電極３４と液晶層を挟んで対向する対向電極を示してい
る。
【００８５】各ソース配線４とゲート配線５の延長線上
には全配線に対応したアレイ検査用信号電圧入力端子
６、７が配置されている。さらにその延長線上にはスイ
ッチング素子としてデイプリーション型ＴＦＴ３８、３
９、４０、９が各配線に設置されている。ＴＦＴ３８は
赤色（Ｒ）の絵素に対応したすべてのソース配線４の延
長線上に設置されているスイッチング素子を示してお
り、同様にＴＦＴ３９は緑色（Ｇ）の絵素、ＴＦＴ４０
は青色（Ｂ）の絵素に対応した全ソース配線４の延長線
上に設置されているスイッチング素子を示している。Ｔ
ＦＴ９は全ゲート配線５の延長線上に設置されているス
イッチング素子である。
【００８６】各ゲート配線５に付随しているＴＦＴ９の
全ゲート電極を一つにまとめたゲート電圧入力端子１２
に信号電圧を印加することで、実施形態１と同様に該Ｔ
ＦＴ９のオン／オフ制御がなされる。該ＴＦＴ９のソー
ス電極においてもそれぞれが一つにまとめられ、ＴＦＴ
９がオン状態の時、ゲート電圧入力端子２０より画面全
体の各絵素に付属して設けたＴＦＴ３３へゲート信号電
圧が入力される。
【００８７】赤色の絵素に対応した全ソース配線４の延
長線上に設置されているＴＦＴ３８のゲート電極を一つ
にまとめたゲート電圧入力端子１４に信号電圧を印加す
ることで、実施形態１と同様にＴＦＴ３８のオン／オフ
制御がなされる。同じく、緑色の絵素に対応した全ソー
ス配線４の延長線上に設置されているＴＦＴ３９の各ゲ
ート電極はゲート電圧入力端子１５に、また、青色の絵
素に対応した全ソース配線４の延長線上に設置されてい
るＴＦＴ４０の各ゲート電極はゲート電圧入力端子１６
に、信号電圧を印加することで、実施形態１と同様にオ
ン／オフ制御がなされる。該ＴＦＴ３８〜４０のソース
電極においてもそれぞれが一つにまとめられ、ＴＦＴ３
８〜４０がオン状態の時、入力端子１７、１８、１９か
ら、ショートリングとしても機能する配線１１ａ、１１
ｂ、１１ｃを介して画面全体の各絵素に付属して設けた
ＴＦＴ３３へソース信号電圧が入力される。
【００８８】ところで、液晶表示装置を構成する物質の
大半は絶縁物であるため、液晶表示装置の製造工程中や
搬送滞留中に静電気が蓄積され、蓄積された静電気が液
晶表示装置内で放電し、絶縁膜などが破壊される可能性
がある。絶縁膜などが破壊されると、各配線間のショー
トが発生したり、スイッチング素子の特性が変化し、点
欠陥や線欠陥をもたらし画質を劣化させる。これらの静
電破壊を防止するために各ソース配線４と各ゲート配線
５を短絡させておく必要がある。
【００８９】そこで、図７では絵素の色毎に各ソース配
線４がＴＦＴ３８、３９、４０を介して束ねており、Ｒ
色のソース配線４を束ねたショートリングとしても機能
する配線１１ａと、同じくＧ色、Ｂ色のソース配線４を
束ねたショートリングとしても機能する配線１１ｂ、１
１ｃと、さらに各ゲート配線５をＴＦＴ９を介して束ね
たショートリングとしても機能する配線１１ｄをディプ
リーション型ＴＦＴ２２で短絡させる。
【００９０】該ＴＦＴ２２を制御するゲート電圧入力端
子２３に電圧信号が入力されてない状態では、ショート
リングとしても機能する配線１１ａ、１１ｂ、１１ｃ、
１１ｄは一体的に導通状態にあり、ショートリングの役
目を果たし、ソース配線４とゲート配線５が同電位にな
ることで、静電破壊を防止できる。
【００９１】次に、図７を用いて、アレイ検査とパネル
点灯表示検査の信号電圧の供給方法を説明する。
【００９２】アレイ検査では一般的に使われている、例
えば画素電荷測定法などの電気検査を行う場合は、各ソ
ース配線４及び各ゲート配線５の延長線上に設置された
全部の検査用信号電圧入力端子６、７にプローブをコン
タクトさせる。このとき、ＴＦＴ３８、３９、４０、９
のゲート電極にはオフ電圧を印加して、オフ状態にして
おく。これにより、個々の検査用信号電圧入力端子６、
７は、ＴＦＴ３８、３９、４０により電気的にオープン
状態になり、正確なアレイ検査が可能となる。
【００９３】パネル点灯表示検査では、例えば赤緑青の
各単色画面と黒色画面の表示状態を検査する場合を例に
あげて説明する。液晶表示装置の絵素電極３４に信号電
圧を印加するために、表示領域３内のＴＦＴ３３をオン
状態にする必要がある。このため、ゲート信号入力選択
用のスイッチング素子であるＴＦＴ９のゲート電圧入力
端子１２へのオフ電圧の印加を止めて通常状態とする。
続いて、ゲート電圧入力端子２０に全ＴＦＴ３３のゲー
ト信号電圧を入力する。ここで、ノーマリーホワイトの
液晶表示装置を例に挙げれば、絵素電極３４に電圧が印
加されているところは黒表示になり、電圧印加されてい
ない絵素はその絵素に対応したカラーフィルターの色
（Ｒ、Ｇ、Ｂ）が表示される。
【００９４】そして、赤色単色画面を表示させるために
は、ＴＦＴ３９、４０のゲート電圧入力端子１５、１６
へのオフ電圧の印加を止めて通常状態として該ＴＦＴ３
９、４０をオン状態にし、入力端子１８、１９に、オン
に選択されたＴＦＴ３３へ検査用のソース信号電圧を印
加する。このような手順で赤色単色画面が点灯表示で
き、その状態における表示品位、例えば点欠陥、線欠
陥、表示ムラなどの検査を行うことができる。また、そ
の他の単色画面を点灯表示するときも同様の手順で行う
ことができ、表示品位を検査することができる。
【００９５】ここで、ＴＦＴ３８、３９、４０のゲート
電圧入力端子１４、１５、１６へのオフ電圧の印加を止
めて通常状態にして該ＴＦＴ３８、３９、４０をオン状
態にし、入力端子１７には低電圧を印加し、入力端子１
８、１９には液晶表示装置が十分暗くなる電圧を印加し
ても赤色単色画面を点灯表示させることができる。ま
た、黒色画面を表示させるためには、ＴＦＴ３８、３
９、４０のゲート電圧入力端子１４、１５、１６へのオ
フ電圧の印加を止めて通常状態にして該ＴＦＴ３８、３
９、４０をオン状態にし、入力端子１７、１８、１９に
は液晶表示装置が十分暗くなる電圧を印加する。これら
の点灯状態で液晶表示装置の表示品位を検査することが
できる。
【００９６】上述のアレイ検査を行う際は、該ゲート電
圧入力端子２３、１４、１５、１６にオフ電圧を印加す
ることで、ショートリングとしても機能する配線１１
ａ、１１ｂ、１１ｃ、１１ｄは電気的にオープンな状態
になり、高精度の検査が可能となる。検査終了後は、ゲ
ート電圧入力端子２３に信号を印加しないことで静電破
壊防止対策となる。
【００９７】したがって、実施形態５による場合には、
パネル点灯検査時には、ゲート信号およびソース信号を
入力するために、５つの入力端子１７、１８、１９、２
０、２３に、５本のプローブをコンタクトさせるだけで
よい。したがって、従来ではＳＶＧＡの解像度であれば
約３０００本のプローブが必要であったのを、極めて少
なくすることが可能となる。そして、パネル点灯表示検
査が終了した時点で、分断ライン１３から検査用信号入
力端子部分を分断し、実装部品を装着していく。
【００９８】また、本実施形態５による場合には、アレ
イ検査時には検査原理上、全信号入力端子に対応した高
額なプローブを必要とするが、パネル点灯検査時には高
額なプローブを必要としない簡易コンタクト方式の検査
が可能となり、アレイ検査とパネル点灯表示検査の実施
と検査コストの削減を同時に実現することができる。
【００９９】なお、本実施形態例ではノーマリーホワイ
トの液晶表示装置を例に説明したが、ノーマリーブラッ
クの液晶表示装置であっても検査可能である。そのとき
は、単色画面を表示させる場合に、ノーマリーホワイト
時と逆の信号電圧を印加することで対応可能である。
【０１００】また、ＴＦＴ３８、３９、４０、９は、Ｔ
ＦＴ以外のダイオードなどを使用しても差し支えない。
また、これらＴＦＴ３８、３９、４０、９は、ディプリ
ーション型のものを使用ことに限る必要はない。この場
合は、静電破壊防止対策上、用いるスイッチング素子が
ソース・ゲート配線とショートリングとの間を短絡でき
るようにゲートオンの状態となるように、例えばオン電
圧を印加する構成とする必要がある。
【０１０１】さらに、本実施形態例では単色点灯を行う
ためにソース配線を赤、緑、青の３つに分類し、個別に
信号電圧を入力できるようにしているが、パネル点灯表
示検査時に黒色画面のみでよい場合は、信号入力選択用
のスイッチング素子は一つでよい。
【０１０２】また、本実施形態例ではショートリングと
しても機能する配線１１ａ、１１ｂ、１１ｃを３本とし
ているが、本発明はこれに限らず、赤、緑、青用に３の
倍数の本数を設けるようにしてもよい。
【０１０３】
【発明の効果】以上詳述したように、本発明による場合
には、ソース配線やゲート配線とショートリングとの間
にディプリーション型ＴＦＴを設けていることで、製造
プロセス中においては完全な静電破壊防止対策となる。
また、液晶表示装置のアレイ検査時や点灯表示検査時に
は端子部のＴＦＴを適宜制御することで、高精度のアレ
イ検査及び高品位の点灯表示検査を行うことができ、完
全な静電破壊防止対策との両立を実現することができ
る。
【図面の簡単な説明】
【図１】本発明の実施形態１の一例である液晶表示装置
の信号入力端子部を模式的に示す平面図である。
【図２】図１の液晶表示装置に備わった、ｎチャンネル
を例にしたディプリーション型ＴＦＴのスイッチング特
性を示す図である。
【図３】本発明の実施形態２、３、４の製造方法での表
示領域ＴＦＴの断面図である。
【図４】実施形態２の製造方法での端子部のＴＦＴの断
面図である。
【図５】実施形態３の製造方法での端子部のＴＦＴの断
面図である。
【図６】実施形態４の製造方法での端子部のＴＦＴの断
面図である。
【図７】本発明の実施形態５に係る液晶表示装置の回路
系の概略図である。
【図８】（ａ）は従来の液晶表示装置の外観を示す平面
図、（ｂ）はその正面図、（ｃ）はその右側面図であ
る。
【図９】従来の液晶表示装置の回路系の概略図である。
【図１０】従来の他の液晶表示装置における端子部の回
路系の概略図である。
【符号の説明】
１ アレイ基板 ２ 対向基板 ３ 表示領域 ４ ソース配線 ５ ゲート配線 ６、７ 検査用信号電圧入力端子 ８ ショートリング ９ ディプリーション型ＴＦＴ １０ ゲート電極 １１ 配線 １１ａ、１１ｂ、１１ｃ、１１ｄ 配線 １２ ゲート電圧入力端子 １３ 分断ライン １４、１５、１６、２３ ゲート電圧入力端子 １７、１８、１９ 入力端子 ２０ ゲート電圧入力端子 ２２、３８、３９、４０ デイプリーション型ＴＦＴ ３３ ＴＦＴ ３４ 絵素電極 ３５ 対向電極 ３０１ ゲート電極 ３０２ ゲート絶縁膜 ３０３ ａ−Ｓｉ半導体膜 ３０４ ｎ+ａ−Ｓｉ膜 ３０５ ソース・ドレイン電極 ３０６、４０４ 保護膜 ４０１ ソース・ドレイン電極 ４０２ ａ−Ｓｉ半導体膜 ４０３ 表面層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−181157（ＪＰ，Ａ) 特開 平６−317810（ＪＰ，Ａ) 特開 平９−185072（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/13 - 1/141

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数本のゲート配線と複数本のソース配
    線とが絶縁層を介して互いに交差するように配設される
    とともに、その交差部の存在する表示領域の各絵素毎に
    絵素電極が配設されて、各絵素電極と、その絵素電極の
    近傍を通るゲート配線とソース配線とに電気的に接続し
    てスイッチング素子が設けられたアレイ基板と、 該アレイ基板に対し、間に液晶層を挟んで対向配設され
    た対向基板とを有する液晶表示装置において、 該アレイ基板の該複数本のゲート配線と該複数本のソー
    ス配線とが該表示領域よりも外側に延出し、かつ、その
    延出部の先端を該アレイ基板の外周部に配線したショー
    トリングに接続して設けられ、該ゲート配線の延出部の
    途中および該ソース配線の延出部の途中に、第１の検査
    用信号電圧入力端子と、各配線と該ショートリングとの
    間の導通状態を制御するディプリーション型薄膜トラン
    ジスタとが、後者を前者よりも該ショートリング側に配
    して設けられている構成となっており、 前記表示領域に存在するスイッチング素子が逆スタガー
    型薄膜トランジスタであって、前記ディプリーション型
    薄膜トランジスタがスタガー型であり、 前記ディプリーション型薄膜トランジスタが、そのゲー
    ト絶縁膜に、前記表示領域に存在する逆スタガー型薄膜
    トランジスタの保護絶縁膜と同一の膜を用いて形成され
    ている、 液晶表示装置。
  2. 【請求項２】 前記ディプリーション型薄膜トランジス
    タの総てが、ソース電極およびドレイン電極を該当する
    ゲート配線またはソース配線と電気的に接続し、かつ、
    ゲート電極を該薄膜トランジスタの数よりも少ない１ま
    たは２以上のゲート電圧入力配線に電気的に接続した構
    成としてあり、第１のゲート電圧入力端子から入力した
    ゲート電圧が該ゲート電圧入力配線を介して該ディプリ
    ーション型薄膜トランジスタの総てに与えられる請求項
    １に記載の液晶表示装置。
  3. 【請求項３】 請求項１または２に記載の液晶表示装置
    を検査する方法であって、 前記ディプリーション型薄膜トランジスタをオフにしま
    たは前記ゲート電圧入力端子にオフ電圧を印加し、か
    つ、前記第１の検査用信号電圧入力端子に検査信号を入
    力して行う液晶表示装置の検査方法。
  4. 【請求項４】 前記ソース配線に対応して設けている前
    記ディプリーション型薄膜トランジスタの各々が、その
    ゲート電極を、複数のゲート電圧入力配線の一つずつに
    電気的に接続して構成され、該複数のゲート電圧入力配
    線の各々に設けたゲート電圧入力端子から入力したゲー
    ト電圧が対応するゲート電圧入力配線を介して各ディプ
    リーション型薄膜トランジスタのゲート電極に与えられ
    る構成となっている請求項１に記載の液晶表示装置。
  5. 【請求項５】 前記複数のゲート電圧入力配線の各々に
    対応する前記ディプリーション型薄膜トランジスタの夫
    々が、複数のショートリングの一つずつ別々に電気的に
    接続されている請求項４に記載の液晶表示装置。
  6. 【請求項６】 前記複数のショートリングと、前記ゲー
    ト配線に対応して設けているショートリングとが、第２
    のディプリーション型薄膜トランジスタを介して一体的
    に接続したショートリングとして機能する構成となって
    いる請求項５に記載の液晶表示装置。
  7. 【請求項７】 前記複数のショートリングの各々に設け
    た入力端子と、前記第２のディプリーション型薄膜トラ
    ンジスタのゲート電圧を制御する第２のゲート電圧入力
    端子と、前記複数本のゲート配線に同一のゲート電圧を
    与えるための第３のゲート電圧入力端子と、前記第１の
    ゲート電圧入力端子とが第２の検査用の信号電圧入力端
    子として機能し、この第２の検査用の信号電圧入力端子
    と前記第１の検査用信号電圧入力端子とが異なる位置に
    配置されている請求項６に記載の液晶表示装置。
  8. 【請求項８】 前記複数のゲート電圧入力配線がカラー
    表示の際の赤、緑、青の各色毎の３の倍数本設けられて
    いる請求項４に記載の液晶表示装置。
  9. 【請求項９】 請求項７に記載の液晶表示装置の検査方
    法であって、アレイ検査には前記第１の検査用信号電圧
    入力端子を使用し、パネル点灯表示検査には前記第２の
    検査用信号電圧入力端子を使用して行う液晶表示装置の
    検査方法。
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