JP3340738B2 - 並行パケットバスに関する方法及び装置 - Google Patents
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Description
【発明の詳細な説明】 発明の背景 本発明は、一般にデータパケット通信方式に関し、特
に、広域、高速データバス上でデータを伝送する方法及
び装置に関する。
に、広域、高速データバス上でデータを伝送する方法及
び装置に関する。
回路網の使用可能なデータ伝送スピードが増加するよ
うに、これらの回路網に接続されているハードウェア
は、スピードが同様に増加しなければならない。それゆ
えに、16メガビット毎秒バスに接続されたハードウェア
は、100メガビット毎秒バスに接続されたハードウェア
よりも実質的に遅く走行する。遅いハードウェアは、高
速のハードウェアよりも安いので、バススループットを
向上するための潜在的且つ現実的な費用は、それが接続
された処理するハードウェアの価格である。
うに、これらの回路網に接続されているハードウェア
は、スピードが同様に増加しなければならない。それゆ
えに、16メガビット毎秒バスに接続されたハードウェア
は、100メガビット毎秒バスに接続されたハードウェア
よりも実質的に遅く走行する。遅いハードウェアは、高
速のハードウェアよりも安いので、バススループットを
向上するための潜在的且つ現実的な費用は、それが接続
された処理するハードウェアの価格である。
バス送信機／受信機回路構成のハードウェア費用は、
バスに接続された特定のドライバだけでなく、高速バス
を適宜に使用するためにより素早く動作することを必要
とするメモリ、ロジックゲート等をも含む。特に、メモ
リアクセス要求は、バススピードに正比例して増加す
る。高速のメモリが追加された場合の費用は、特に負担
である。
バスに接続された特定のドライバだけでなく、高速バス
を適宜に使用するためにより素早く動作することを必要
とするメモリ、ロジックゲート等をも含む。特に、メモ
リアクセス要求は、バススピードに正比例して増加す
る。高速のメモリが追加された場合の費用は、特に負担
である。
増加したバススループットへの典型的な応答は、しか
しながら、より高速なハードウェアを有しかつ高速なハ
ードウェアであらねばならない。その高速なハードウェ
アは、より高速な制御ロジック及びプロセッサをも含み
かつ全回路網接続回路構成の費用を増加する。現在まで
のところ、その全容量でより高速なバスをいまだに作動
している間も、回路網ボード費用を制御するための代替
が使用可能ではない。
しながら、より高速なハードウェアを有しかつ高速なハ
ードウェアであらねばならない。その高速なハードウェ
アは、より高速な制御ロジック及びプロセッサをも含み
かつ全回路網接続回路構成の費用を増加する。現在まで
のところ、その全容量でより高速なバスをいまだに作動
している間も、回路網ボード費用を制御するための代替
が使用可能ではない。
従って、本発明の目的は、接続費用及びメモリ費用を
制御している間に高速バスを使用する代替の回路構成を
提供することである。本発明の他の目的は、高い信頼
性、簡素な構造、及び回路使用における冗長度を有して
いる方法及び装置を提供することである。
制御している間に高速バスを使用する代替の回路構成を
提供することである。本発明の他の目的は、高い信頼
性、簡素な構造、及び回路使用における冗長度を有して
いる方法及び装置を提供することである。
発明の概要 従って、本発明は、バスの幅がバス上で伝送されるべ
きデータワードのビット数に少なくとも等しいような通
信バスに接続されたノード間でデータを伝送する方法及
び装置に関する。本発明の方法は、全バスを含んでいる
バスラインのサブセットの組合せ、少なくとも一つのバ
スラインのサブセット上で、通信バスに各ノードを接続
する段階を特徴とする。本発明の方法は、更に、それら
にわたって送信ノードが意図した宛先ノードと通信でき
るようなそれらのバスサブセットを、送信ノードで判別
し、そしてそれらの判別されたバスサブセットから選択
されたバスサブセット上に、サブワードのシーケンスと
して宛先ノードに各データワードを送信することを特徴
とする。
きデータワードのビット数に少なくとも等しいような通
信バスに接続されたノード間でデータを伝送する方法及
び装置に関する。本発明の方法は、全バスを含んでいる
バスラインのサブセットの組合せ、少なくとも一つのバ
スラインのサブセット上で、通信バスに各ノードを接続
する段階を特徴とする。本発明の方法は、更に、それら
にわたって送信ノードが意図した宛先ノードと通信でき
るようなそれらのバスサブセットを、送信ノードで判別
し、そしてそれらの判別されたバスサブセットから選択
されたバスサブセット上に、サブワードのシーケンスと
して宛先ノードに各データワードを送信することを特徴
とする。
本発明の方法は、特定の実施例において、更に、デー
タワードへのヘッダーとして宛先ノード識別記号のシー
ケンスを添え、そして受信したデータワードの正確度を
宛先ノードで検査するための誤り検査情報データをデー
タワードのシーケンスの終端に添えることを特徴とす
る。
タワードへのヘッダーとして宛先ノード識別記号のシー
ケンスを添え、そして受信したデータワードの正確度を
宛先ノードで検査するための誤り検査情報データをデー
タワードのシーケンスの終端に添えることを特徴とす
る。
別の観点において、本発明の方法は、宛先ノードか
ら、かつデータ伝送の間に、宛先ノードで発生している
オーバーフロー誤り条件の送信ソースノードを通知また
は警告するためのフロー制御信号を送信することを特徴
とする。本発明の方法は、更に、送信ノードで、データ
ワードを送信するスピードを選択し、そして全てのヘッ
ダー情報が、選択されたバスサブセットに接続された全
てのノードによって読み取られうる遅いバススピードで
送信されることを確実にすることを特徴としうる。付け
加えて、誤り検査情報データも、伝送の正確度を確実に
すべく誤り検査情報データを検査するために要求された
時間を宛先ノードに提供すべく、遅いバススピードで送
信されうる。
ら、かつデータ伝送の間に、宛先ノードで発生している
オーバーフロー誤り条件の送信ソースノードを通知また
は警告するためのフロー制御信号を送信することを特徴
とする。本発明の方法は、更に、送信ノードで、データ
ワードを送信するスピードを選択し、そして全てのヘッ
ダー情報が、選択されたバスサブセットに接続された全
てのノードによって読み取られうる遅いバススピードで
送信されることを確実にすることを特徴としうる。付け
加えて、誤り検査情報データも、伝送の正確度を確実に
すべく誤り検査情報データを検査するために要求された
時間を宛先ノードに提供すべく、遅いバススピードで送
信されうる。
本発明の装置は、バスの幅がバス上で伝送されるべき
データワードのビット数に少なくとも等しいような通信
バスに接続されたノード間でデータを伝送することに関
する。本発明の装置は、以下でサブバスと称されるバス
ラインの少なくとも一つのサブセット上の通信バスに各
ノードを接続するための回路構成を特徴とする。ここ
で、サブバスの組合せは、全通信バスを集合的に網羅す
る。本発明の装置は、更に、それらの上で送信ノードが
意図した宛先ノードと通信できるようなサブバスを、送
信ノードで判別する回路構成、そして更に、それら判別
された許容されうるサブバスから選択されたサブバス上
にサブワードのタイムシーケンスとして各データワード
を送信するための回路構成を特徴とする。
データワードのビット数に少なくとも等しいような通信
バスに接続されたノード間でデータを伝送することに関
する。本発明の装置は、以下でサブバスと称されるバス
ラインの少なくとも一つのサブセット上の通信バスに各
ノードを接続するための回路構成を特徴とする。ここ
で、サブバスの組合せは、全通信バスを集合的に網羅す
る。本発明の装置は、更に、それらの上で送信ノードが
意図した宛先ノードと通信できるようなサブバスを、送
信ノードで判別する回路構成、そして更に、それら判別
された許容されうるサブバスから選択されたサブバス上
にサブワードのタイムシーケンスとして各データワード
を送信するための回路構成を特徴とする。
本発明の好ましい実施例において、本発明の装置は、
更に、データワードのシーケンスの始まりに、宛先ノー
ド識別記号を含んでいるヘッダーを添えるための回路構
成、そして、受信したデータワードの正確度を検査すべ
く宛先ノードを可能にする誤り検査情報データを、パケ
ットについてのデータワードのシーケンスの終端に添え
る回路構成を特徴とする。回路構成は、送信ノードに、
例えば、宛先ノードでのオーバーフロー誤り条件を通知
するためのオーバーフロー警告信号を、データ伝送の
間、宛先ノードから送信するためにも付与されうる。
更に、データワードのシーケンスの始まりに、宛先ノー
ド識別記号を含んでいるヘッダーを添えるための回路構
成、そして、受信したデータワードの正確度を検査すべ
く宛先ノードを可能にする誤り検査情報データを、パケ
ットについてのデータワードのシーケンスの終端に添え
る回路構成を特徴とする。回路構成は、送信ノードに、
例えば、宛先ノードでのオーバーフロー誤り条件を通知
するためのオーバーフロー警告信号を、データ伝送の
間、宛先ノードから送信するためにも付与されうる。
本発明の装置は、更に、しかしデータワードを送信す
るためのスピードを選択し、しかしながら、全てのヘッ
ダー情報、及び好ましくはサブバスに接続された全ての
ノードによって読み取られうる遅いバススピードで誤り
検査情報データを送信する回路構成を特徴とする。誤り
検査情報データに関して、誤り検査方法が実質的に時間
のかかる処理なので、より遅いスピードは、宛先ノード
に実時間で誤り検査を行わせうる。
るためのスピードを選択し、しかしながら、全てのヘッ
ダー情報、及び好ましくはサブバスに接続された全ての
ノードによって読み取られうる遅いバススピードで誤り
検査情報データを送信する回路構成を特徴とする。誤り
検査情報データに関して、誤り検査方法が実質的に時間
のかかる処理なので、より遅いスピードは、宛先ノード
に実時間で誤り検査を行わせうる。
図面の簡単な説明 本発明の他の目的、特徴、及び利点は、次のような図
面と共に、以下の説明からも明らかである： 図１は、本発明の好ましい実施例による送信機回路構
成のブロック図である； 図1Aは、データパケットの図である； 図1Bは、本発明によるサブバスの線を表わす図であ
る； 図1Cは、本発明によるスロットマスクを表わす図であ
る； 図２は、本発明による送信機ノードの状態図である； 図３は、送信機データパス回路構成の詳細図である； 図４は、本発明の好ましい実施例による受信機ノード
の状態図である； 図５は、本発明の好ましい実施例による受信機入力デ
ータパスの回路構成である； 図６は、サブバス上のデータ送信のタイミング図であ
る； 図７は、本発明による特定のバス裁定戦略を説明する
タイミング図である。
面と共に、以下の説明からも明らかである： 図１は、本発明の好ましい実施例による送信機回路構
成のブロック図である； 図1Aは、データパケットの図である； 図1Bは、本発明によるサブバスの線を表わす図であ
る； 図1Cは、本発明によるスロットマスクを表わす図であ
る； 図２は、本発明による送信機ノードの状態図である； 図３は、送信機データパス回路構成の詳細図である； 図４は、本発明の好ましい実施例による受信機ノード
の状態図である； 図５は、本発明の好ましい実施例による受信機入力デ
ータパスの回路構成である； 図６は、サブバス上のデータ送信のタイミング図であ
る； 図７は、本発明による特定のバス裁定戦略を説明する
タイミング図である。
好ましい実施例の説明 図１を参照して、本発明によれば、送信機／受信機装
置10は、メモリバス12と、例えば、コンピュータインタ
ーナルバックボーンのような幅が32データビットの標準
広域バスでありうる、広域バス14との間にデータを渡す
ように構成されている。バスは、複数の制御ラインをも
有することが好ましい。各ノードの送信機部分20及び受
信機部分21は、一つのそのようなメモリバスまたはその
同等物に接続される。中央処理装置（CPU）50及びメモ
リ記憶素子52もメモリバスに接続される。
置10は、メモリバス12と、例えば、コンピュータインタ
ーナルバックボーンのような幅が32データビットの標準
広域バスでありうる、広域バス14との間にデータを渡す
ように構成されている。バスは、複数の制御ラインをも
有することが好ましい。各ノードの送信機部分20及び受
信機部分21は、一つのそのようなメモリバスまたはその
同等物に接続される。中央処理装置（CPU）50及びメモ
リ記憶素子52もメモリバスに接続される。
装置の送信機部分20は、メモリバス12からバス14上で
伝送されるべくデータを受信する送信機デキュー回路構
成22を有する。データは、宛先ノードで使用される宛先
データ及び情報データを含む。送信機デキュー回路構成
は、このデータの送信に関して採り入れられるバス14の
複数のサブバス（26a,26b,...,26n）のいずれかを選択
するバス選択装置24が宛先データを利用可能にする。一
度選択がされたならば、データは、スピード選択回路構
成30によって選択されたスピードで動作して、かつ各選
択されたサブバスについて接続された単一パケットDMA
伝送回路構成（28a,28b,...,28n）に搬送される。単一
パケットDMA回路構成は、対応するサブバスへの伝送の
ために接続されたドライバ（32a,32b,...,32n）に渡さ
れる。
伝送されるべくデータを受信する送信機デキュー回路構
成22を有する。データは、宛先ノードで使用される宛先
データ及び情報データを含む。送信機デキュー回路構成
は、このデータの送信に関して採り入れられるバス14の
複数のサブバス（26a,26b,...,26n）のいずれかを選択
するバス選択装置24が宛先データを利用可能にする。一
度選択がされたならば、データは、スピード選択回路構
成30によって選択されたスピードで動作して、かつ各選
択されたサブバスについて接続された単一パケットDMA
伝送回路構成（28a,28b,...,28n）に搬送される。単一
パケットDMA回路構成は、対応するサブバスへの伝送の
ために接続されたドライバ（32a,32b,...,32n）に渡さ
れる。
情報は、データパケット33のサブバス26上に伝送され
る；そして、各パケットは、宛先ノード識別情報及びも
し必要ならば他のプロトコル情報を含むヘッダー33a、
データ部分33b、及び誤り検査部分33c（図1A）を有す
る。バス14に接続された各回路網ノードは、サブバス26
の一つ以上に接続される。各受信（宛先）ノードは、単
一パケットDMA受信機回路構成（40a,40b,...,40n）を用
いて、各受信ノードが接続されるサブバスのそれぞれの
上で、各受信ノードが使用可能なパケットのそれぞれを
検査する。各受信機回路構成40は、対応する受信機ドラ
イバ（42a,42b,...,42n）を介してサブバスからデータ
パケットを受信する。パケットDMA受信機回路構成の出
力は、受信機デキュー／エンキュー回路構成46に搬送さ
れ、そしてデータパケットは、以下に詳述するように選
択されたバッファに格納されうる。
る；そして、各パケットは、宛先ノード識別情報及びも
し必要ならば他のプロトコル情報を含むヘッダー33a、
データ部分33b、及び誤り検査部分33c（図1A）を有す
る。バス14に接続された各回路網ノードは、サブバス26
の一つ以上に接続される。各受信（宛先）ノードは、単
一パケットDMA受信機回路構成（40a,40b,...,40n）を用
いて、各受信ノードが接続されるサブバスのそれぞれの
上で、各受信ノードが使用可能なパケットのそれぞれを
検査する。各受信機回路構成40は、対応する受信機ドラ
イバ（42a,42b,...,42n）を介してサブバスからデータ
パケットを受信する。パケットDMA受信機回路構成の出
力は、受信機デキュー／エンキュー回路構成46に搬送さ
れ、そしてデータパケットは、以下に詳述するように選
択されたバッファに格納されうる。
サブバス（26a,26b,...,26n）は、共に、バス14のラ
インの全てを含む。典型的な例において、バス14は、４
つの８ビット広域サブバスに分割される32ビット広域バ
スである。各サブバスは、データライン43a及び制御ラ
イン43bの両方を有する（図1B）。バス14は、例えば、1
00メガビット毎秒でその全幅上で動作可能であり、相応
的に、各サブバスは、25メガビット毎秒で動作する。従
って、各ノードが本発明によってただ一つのサブバス上
の特定の宛先ノードにデータを伝送するので、ノード
は、25メガビット毎秒の遅いスピードで動作する。それ
ゆえに、例えば、32ビットワード上にメモリアクセスが
存在する場合には、バス14の８幅ビットサブバス26に沿
った各４つの「サブワード」伝送についてのバス12に沿
った一つのメモリアクセスが必要なだけである。従っ
て、サブワードの各群について一つだけのメモリアクセ
スが要求され、そして各ノードについてのメモリアクセ
ス回路構成は、バス14の全幅にわたって伝送されるノー
ドが各クロック周期で動作することを要求されるスピー
ドの何分の一だけで動作する必要がある。同時に、しか
しながら、バス14の異なるサブバス上の、複数のノード
の動作は、バス14をその全容量で効率的に動作させる。
この方法において、各ノードでのメモリの費用は、実質
的に減小されうる。なぜならば、各メモリの要求された
アクセス時間は、全バス14によって要求されかつ対応付
けられたそれよりも大きいものでありうる。他方、全サ
ブバスが動作している場合は、バス14上のデータ伝送割
合は、バス14の全容量におけるものであるように思われ
る。
インの全てを含む。典型的な例において、バス14は、４
つの８ビット広域サブバスに分割される32ビット広域バ
スである。各サブバスは、データライン43a及び制御ラ
イン43bの両方を有する（図1B）。バス14は、例えば、1
00メガビット毎秒でその全幅上で動作可能であり、相応
的に、各サブバスは、25メガビット毎秒で動作する。従
って、各ノードが本発明によってただ一つのサブバス上
の特定の宛先ノードにデータを伝送するので、ノード
は、25メガビット毎秒の遅いスピードで動作する。それ
ゆえに、例えば、32ビットワード上にメモリアクセスが
存在する場合には、バス14の８幅ビットサブバス26に沿
った各４つの「サブワード」伝送についてのバス12に沿
った一つのメモリアクセスが必要なだけである。従っ
て、サブワードの各群について一つだけのメモリアクセ
スが要求され、そして各ノードについてのメモリアクセ
ス回路構成は、バス14の全幅にわたって伝送されるノー
ドが各クロック周期で動作することを要求されるスピー
ドの何分の一だけで動作する必要がある。同時に、しか
しながら、バス14の異なるサブバス上の、複数のノード
の動作は、バス14をその全容量で効率的に動作させる。
この方法において、各ノードでのメモリの費用は、実質
的に減小されうる。なぜならば、各メモリの要求された
アクセス時間は、全バス14によって要求されかつ対応付
けられたそれよりも大きいものでありうる。他方、全サ
ブバスが動作している場合は、バス14上のデータ伝送割
合は、バス14の全容量におけるものであるように思われ
る。
本発明の好ましい実施例において、サブバスは、同期
した方法で動作する必要がない。しかしながら、本発明
の記載された実施例によれば、以下に記載されているよ
うに、更にバスシステムの動作を向上すべく、各サブバ
スについて三つの制御ラインをも提供するものである。
した方法で動作する必要がない。しかしながら、本発明
の記載された実施例によれば、以下に記載されているよ
うに、更にバスシステムの動作を向上すべく、各サブバ
スについて三つの制御ラインをも提供するものである。
より詳細に図１の回路構成を考察すると、伝送デキュ
ー回路構成22は、CPUから、或いは、CPUの制御の下、メ
モリから与えられたパケットをデキューし、そして、ラ
イン60上で宛先アドレスデータをバス選択回路構成24が
利用可能にする。宛先データは、バス選択回路構成24
で、「スロットマスク」61として利用可能である。スロ
ットマスク（図1C）は、説明された実施例において、
「一つ」のビットが、パケットについての宛先（「スロ
ット」）アドレスを表わすような、２バイトワードであ
る。パケットは、多重宛先を持つことができ、その場合
におけるスロットマスクは、多重ビット組を有し、（説
明された実施例における２バイトマスクの）各ビット
は、異なる宛先を表している。スロットマスクは、スロ
ット存在マップ（データマップ配列）回路構成62の存在
マップと比較される。スロット存在マップは、各宛先ノ
ードについて、ノード間のデータの転送に対してどのサ
ブバスが利用可能であるかを示す。
ー回路構成22は、CPUから、或いは、CPUの制御の下、メ
モリから与えられたパケットをデキューし、そして、ラ
イン60上で宛先アドレスデータをバス選択回路構成24が
利用可能にする。宛先データは、バス選択回路構成24
で、「スロットマスク」61として利用可能である。スロ
ットマスク（図1C）は、説明された実施例において、
「一つ」のビットが、パケットについての宛先（「スロ
ット」）アドレスを表わすような、２バイトワードであ
る。パケットは、多重宛先を持つことができ、その場合
におけるスロットマスクは、多重ビット組を有し、（説
明された実施例における２バイトマスクの）各ビット
は、異なる宛先を表している。スロットマスクは、スロ
ット存在マップ（データマップ配列）回路構成62の存在
マップと比較される。スロット存在マップは、各宛先ノ
ードについて、ノード間のデータの転送に対してどのサ
ブバスが利用可能であるかを示す。
従って、スロットマスクは、バス14に接続されたノー
ドのそれぞれについてビット位置を付与する（図1C）；
そして各サブバスについて、そのサブバスについての存
在マップにおける組ビットの存在は、サブバスへのその
ノードの受信機接続を示し、組ビットの不在は、サブバ
スへの、その宛先ノードについて、インタフェース接続
の不在を示す。比較の結果として、選択された宛先にデ
ータパケットを伝送するために用いられうる一つ以上の
サブバスが典型的にある。存在マップ回路構成62によっ
て与えられた利用可能なサブバスの組から、バス選択回
路構成24は、伝送キャリヤとして、説明された実施例に
おいて任意に、一つのサブバスを選択する。バス選択回
路構成は、スピード選択回路構成30にパケット宛先スロ
ットマスクをも送信する。スピード選択回路構成30は、
パケットデータが選択された宛先に送信されうる最大デ
ータ割合を判別すべく格納されたスピードマップ64を検
査する。その後、一度スピード及びサブバスが判別され
たならば、情報データは、選択された送信機単一パケッ
トDMA回路構成に利用可能にされ、バスの制御が関連す
る送信DMA（下記に示す）で使用可能になった場合、デ
ータは、その関連するドライバ32を介してその送信DMA
回路構成によってサブバス上に送信される。その後、プ
ロセスは、伝送される各連続するパケットについて繰り
返される。
ドのそれぞれについてビット位置を付与する（図1C）；
そして各サブバスについて、そのサブバスについての存
在マップにおける組ビットの存在は、サブバスへのその
ノードの受信機接続を示し、組ビットの不在は、サブバ
スへの、その宛先ノードについて、インタフェース接続
の不在を示す。比較の結果として、選択された宛先にデ
ータパケットを伝送するために用いられうる一つ以上の
サブバスが典型的にある。存在マップ回路構成62によっ
て与えられた利用可能なサブバスの組から、バス選択回
路構成24は、伝送キャリヤとして、説明された実施例に
おいて任意に、一つのサブバスを選択する。バス選択回
路構成は、スピード選択回路構成30にパケット宛先スロ
ットマスクをも送信する。スピード選択回路構成30は、
パケットデータが選択された宛先に送信されうる最大デ
ータ割合を判別すべく格納されたスピードマップ64を検
査する。その後、一度スピード及びサブバスが判別され
たならば、情報データは、選択された送信機単一パケッ
トDMA回路構成に利用可能にされ、バスの制御が関連す
る送信DMA（下記に示す）で使用可能になった場合、デ
ータは、その関連するドライバ32を介してその送信DMA
回路構成によってサブバス上に送信される。その後、プ
ロセスは、伝送される各連続するパケットについて繰り
返される。
本発明の特に好ましい実施例において、CPUは、伝送
プロセスにおいて採り入れられる特定のサブバスを指定
でき、それゆえに、送信器部分のサブバス選択回路構成
24をバイパスする。
プロセスにおいて採り入れられる特定のサブバスを指定
でき、それゆえに、送信器部分のサブバス選択回路構成
24をバイパスする。
受信機では、各受信機単一パケットDMA回路構成40
は、その接続されたサブバス上の全てのパケットを監視
する。パケットが、パケットヘッダーにおける宛先スロ
ットマスクによって特定された、所定の受信機スロット
数を含むことが見い出されたときはいつでも、デキュー
要求は、受信機デキュー／エンキュー回路構成46に受信
機回路構成40によって発行される。受信機デキョー／エ
ンキューロジック回路構成46は、次に、CPUによって付
与された自由バッファのプールから利用可能なバッファ
を取得し、そしてバッファのアドレスは、要求受信機DM
A回路構成40へ送信される。受信機DMA回路構成は、次
に、受信したパケットをメモリの指定されたバッファに
直接DMAする。パケットが誤りなしで受信されたなら
ば、バッファが受信機デキュー／エンキュー回路構成46
で利用可能になり、そしてCPUにて受信機キューに配置
される。誤りが検出されたならば、受信機デキュー／エ
ンキュー回路構成は、割り当てられたバッファを、いわ
ゆる「自由」プールに戻し、そして、結果として得られ
たデータは、効果的に失われて、CPUで利用可能になら
ない。オペレーティングシステムプロトコルは、パケッ
トの再伝送の要求を取り扱う。
は、その接続されたサブバス上の全てのパケットを監視
する。パケットが、パケットヘッダーにおける宛先スロ
ットマスクによって特定された、所定の受信機スロット
数を含むことが見い出されたときはいつでも、デキュー
要求は、受信機デキュー／エンキュー回路構成46に受信
機回路構成40によって発行される。受信機デキョー／エ
ンキューロジック回路構成46は、次に、CPUによって付
与された自由バッファのプールから利用可能なバッファ
を取得し、そしてバッファのアドレスは、要求受信機DM
A回路構成40へ送信される。受信機DMA回路構成は、次
に、受信したパケットをメモリの指定されたバッファに
直接DMAする。パケットが誤りなしで受信されたなら
ば、バッファが受信機デキュー／エンキュー回路構成46
で利用可能になり、そしてCPUにて受信機キューに配置
される。誤りが検出されたならば、受信機デキュー／エ
ンキュー回路構成は、割り当てられたバッファを、いわ
ゆる「自由」プールに戻し、そして、結果として得られ
たデータは、効果的に失われて、CPUで利用可能になら
ない。オペレーティングシステムプロトコルは、パケッ
トの再伝送の要求を取り扱う。
図１の回路構成の動作において、多数のプロトコル規
則は、動作効率、即ち回路構成のスループットを向上す
るためにむしろ観察される。まず、全ての伝送は、サブ
バスに接続された全てのノードが受信した情報を正確に
処理しうる最高のスピードで開始する。それゆえに、全
てのヘッダー情報は、サブバスに接続された各ノードが
パケットの意図した宛先であるか否かをそれが判別でき
るスピードで伝送される。一度ヘッダー情報が送信され
たならば、伝送スピードは、全ての宛先ノードが、スピ
ード選択回路構成30によって示されたように、より高い
割合で送信された情報を読み取ることができる場合にの
み、増大されうる。２以上の宛先ノードが指定された事
象において、即ち、ヘッダー情報が、複数の受信機がパ
ケットを受信していることを示す（上記したように、こ
れは、複数ノードについてのスロットマスクに適当なス
ロットビットを設定することにより容易に実行されう
る）ならば、情報がサブバス上に送信されうる最大スピ
ードは、全ての受信機が情報を受信できかつ適当に処理
できる最高のスピードである。一度パケットの本体を包
含しているデータが送信されたならば、送信機は、説明
された実施例において、データの宛先として選択された
それら送信機のそれぞれによって処理される誤り検査コ
ードを送信する。説明された実施例において、誤り検査
処理は、非常に複雑であり、従って遅い（受信機処理レ
ベルにて）ので、送信機は、受信ノードで過度の記憶要
求なしに、必要な誤り検査処理を実行するための適当な
時間を各受信機に付与する低スピード伝送への伝送割合
を遅くする。
則は、動作効率、即ち回路構成のスループットを向上す
るためにむしろ観察される。まず、全ての伝送は、サブ
バスに接続された全てのノードが受信した情報を正確に
処理しうる最高のスピードで開始する。それゆえに、全
てのヘッダー情報は、サブバスに接続された各ノードが
パケットの意図した宛先であるか否かをそれが判別でき
るスピードで伝送される。一度ヘッダー情報が送信され
たならば、伝送スピードは、全ての宛先ノードが、スピ
ード選択回路構成30によって示されたように、より高い
割合で送信された情報を読み取ることができる場合にの
み、増大されうる。２以上の宛先ノードが指定された事
象において、即ち、ヘッダー情報が、複数の受信機がパ
ケットを受信していることを示す（上記したように、こ
れは、複数ノードについてのスロットマスクに適当なス
ロットビットを設定することにより容易に実行されう
る）ならば、情報がサブバス上に送信されうる最大スピ
ードは、全ての受信機が情報を受信できかつ適当に処理
できる最高のスピードである。一度パケットの本体を包
含しているデータが送信されたならば、送信機は、説明
された実施例において、データの宛先として選択された
それら送信機のそれぞれによって処理される誤り検査コ
ードを送信する。説明された実施例において、誤り検査
処理は、非常に複雑であり、従って遅い（受信機処理レ
ベルにて）ので、送信機は、受信ノードで過度の記憶要
求なしに、必要な誤り検査処理を実行するための適当な
時間を各受信機に付与する低スピード伝送への伝送割合
を遅くする。
バス14が12の制御ラインを有する32ビットワイドであ
り、各サブバスが３つの制御ラインを有する８ビットワ
イドであるような実施例について、図２の送信機状態図
を参照すれば、送信機は、32ビットワイドワードを送信
すべくバスの４つのクロック周期を必要とする。送信機
は、それが動作を始めるとき、即ち状態100に存すると
き、それがIDLEである。パケット伝送の開始により、送
信機は、バス要求を設定する;BUS GRAND信号（サブバ
ス制御ライン）が表明されず（not asserted）、かつFR
AME信号（サブバス制御ライン）も表明されない（本発
明の好ましい実施例によるバス動作及びバス裁定のタイ
ミング図について図６及び図７を参照）ことを調べるた
めに検査する状態102に入る。
り、各サブバスが３つの制御ラインを有する８ビットワ
イドであるような実施例について、図２の送信機状態図
を参照すれば、送信機は、32ビットワイドワードを送信
すべくバスの４つのクロック周期を必要とする。送信機
は、それが動作を始めるとき、即ち状態100に存すると
き、それがIDLEである。パケット伝送の開始により、送
信機は、バス要求を設定する;BUS GRAND信号（サブバ
ス制御ライン）が表明されず（not asserted）、かつFR
AME信号（サブバス制御ライン）も表明されない（本発
明の好ましい実施例によるバス動作及びバス裁定のタイ
ミング図について図６及び図７を参照）ことを調べるた
めに検査する状態102に入る。
送信機は、次に、非動作（NOP）状態104に進む。その
後、BUS REQ信号が表明され、かつその後、BUS GRANT
が表明される。ライン109上のFLOW制御信号（図３）
（全てのノードに接続された警告バス制御信号）が表明
されないならば、FRAME信号は、状態106で設定され、そ
して、送信されるべき第１ワードの第１の上方バイト
は、状態108で送信される。FLOW制御信号が表明されな
いで残っているならば、ワードの第２の上方バイトは、
状態110で送信され、状態112で第３のバイト、そして32
ビットワードの第４及び最後のバイトが状態114で伝送
される。その後、FLOW制御信号がまだ表明されずかつ内
部制御ライン115上の「NOT DONE」信号によって示され
たようにデータパケットが完了しないならば、送信機
は、状態108でパケットの次の32ビットワードの始まり
を送信すべく回帰（cycles back）する。FLOW信号が表
明されずかつパケットデータ伝送が完了した（CONEが表
明された）ならば、送信機は、状態116で示された誤り
訂正コードの第１バイトを送信することを開始する。そ
の後、32ビット誤り訂正コードの継続するバイトが状態
118、120及び122で送信される。最後に、FRAME信号が状
態124でクリア（リセット）されて、送信機は、そのIDL
E状態100に戻る。
後、BUS REQ信号が表明され、かつその後、BUS GRANT
が表明される。ライン109上のFLOW制御信号（図３）
（全てのノードに接続された警告バス制御信号）が表明
されないならば、FRAME信号は、状態106で設定され、そ
して、送信されるべき第１ワードの第１の上方バイト
は、状態108で送信される。FLOW制御信号が表明されな
いで残っているならば、ワードの第２の上方バイトは、
状態110で送信され、状態112で第３のバイト、そして32
ビットワードの第４及び最後のバイトが状態114で伝送
される。その後、FLOW制御信号がまだ表明されずかつ内
部制御ライン115上の「NOT DONE」信号によって示され
たようにデータパケットが完了しないならば、送信機
は、状態108でパケットの次の32ビットワードの始まり
を送信すべく回帰（cycles back）する。FLOW信号が表
明されずかつパケットデータ伝送が完了した（CONEが表
明された）ならば、送信機は、状態116で示された誤り
訂正コードの第１バイトを送信することを開始する。そ
の後、32ビット誤り訂正コードの継続するバイトが状態
118、120及び122で送信される。最後に、FRAME信号が状
態124でクリア（リセット）されて、送信機は、そのIDL
E状態100に戻る。
図３を参照すれば、典型的な送信機構造は、データラ
イン142上でかつサブバス制御ライン140上のクロック信
号に同期でデータを受信する。データは、FLOW信号が利
用可能でない限り、各４番目のクロックタイムでデータ
をラッチする32ビットラッチ144を通り抜ける。ラッチ1
44の出力は、クロック信号に応答して、記憶された32ビ
ットデータワードの高順序及び低順序16ビットの一つま
たは他のものを渡すマルチプレクサ146に入力される。
マルチプレクサ146の16ビット出力は、ラッチ148に保持
され、ラッチ144と同様な方法で制御され、そしてラッ
チ148の二つの８ビット出力（高及び低）は、マルチプ
レクサ150を介して第３のタッチ152で逐次使用可能にな
る。第３のラッチの出力は、ドライバ32を介してライン
154上のサブバスが利用可能である。
イン142上でかつサブバス制御ライン140上のクロック信
号に同期でデータを受信する。データは、FLOW信号が利
用可能でない限り、各４番目のクロックタイムでデータ
をラッチする32ビットラッチ144を通り抜ける。ラッチ1
44の出力は、クロック信号に応答して、記憶された32ビ
ットデータワードの高順序及び低順序16ビットの一つま
たは他のものを渡すマルチプレクサ146に入力される。
マルチプレクサ146の16ビット出力は、ラッチ148に保持
され、ラッチ144と同様な方法で制御され、そしてラッ
チ148の二つの８ビット出力（高及び低）は、マルチプ
レクサ150を介して第３のタッチ152で逐次使用可能にな
る。第３のラッチの出力は、ドライバ32を介してライン
154上のサブバスが利用可能である。
送信機データパスについてのタイミングは、EXCLUSIV
E−ORゲード156、及び双安定フリップフロップ158を介
して発生される。FLOW信号が利用可能でない限り、この
回路構成は、クロック周期毎にライン160上での出力レ
ベル変化を伴って２つに分割され、かつラッチ152の出
力で出力データを設定させるべくクロック周期の1/2に
より移動される。送信機回路構成は、FRAME制御信号を
発生するためにCPUからのライン164上のクロック信号14
0及び初期化信号に応答する、FRAME信号発生ロジック16
2も含む。
E−ORゲード156、及び双安定フリップフロップ158を介
して発生される。FLOW信号が利用可能でない限り、この
回路構成は、クロック周期毎にライン160上での出力レ
ベル変化を伴って２つに分割され、かつラッチ152の出
力で出力データを設定させるべくクロック周期の1/2に
より移動される。送信機回路構成は、FRAME制御信号を
発生するためにCPUからのライン164上のクロック信号14
0及び初期化信号に応答する、FRAME信号発生ロジック16
2も含む。
図４を参照すれば、受信機状態図は、図５で図式的に
説明したような受信機の動作を記述する。受信機では、
動作の開始または始まりは、FLUSH状態170で開始する。
FRAME信号のトレーリングエッジで、受信機は、次のFRA
ME信号のリーディングエッジをそこで待機している状態
172に変わる。FRAME信号のリーディングエッジが発生す
る場合（次のデータパケットの開始を示している）、受
信機は、状態174でサブバス上のチャネルから第１の８
ビットバイトを受信する。タイミング信号の各連続的な
レベル変化について、受信機は、それが各連続的なバイ
トを読み取るように、次の状態176,178,及び180または1
70のいずれかに前進する。状態178の後、タイミング信
号の次のリーディングで、受信機は、パケットスロット
ビットは、その受信機に対して設定されておらずかつパ
ケットが無視 されるべきであることを示すFLUSH状態170に戻るか或い
は受信機は、それが入力されるパケットについての宛先
であることを認識するので状態180に進むかのいずれか
である。状態180では、受信機は、全パケットを受信
し、そしてパケットの終りは、FRAME信号のトレーリン
グエッジによって示され、そのときに、受信機がその通
常のIDLE状態、即ち状態172に戻る。
説明したような受信機の動作を記述する。受信機では、
動作の開始または始まりは、FLUSH状態170で開始する。
FRAME信号のトレーリングエッジで、受信機は、次のFRA
ME信号のリーディングエッジをそこで待機している状態
172に変わる。FRAME信号のリーディングエッジが発生す
る場合（次のデータパケットの開始を示している）、受
信機は、状態174でサブバス上のチャネルから第１の８
ビットバイトを受信する。タイミング信号の各連続的な
レベル変化について、受信機は、それが各連続的なバイ
トを読み取るように、次の状態176,178,及び180または1
70のいずれかに前進する。状態178の後、タイミング信
号の次のリーディングで、受信機は、パケットスロット
ビットは、その受信機に対して設定されておらずかつパ
ケットが無視 されるべきであることを示すFLUSH状態170に戻るか或い
は受信機は、それが入力されるパケットについての宛先
であることを認識するので状態180に進むかのいずれか
である。状態180では、受信機は、全パケットを受信
し、そしてパケットの終りは、FRAME信号のトレーリン
グエッジによって示され、そのときに、受信機がその通
常のIDLE状態、即ち状態172に戻る。
図５を参照すれば、典型的な受信機データパスは、ラ
イン190上に８ビットワイドデータを受信するために提
供される。８ビットデータバイトは、ラッチ192,194及
び196を通り抜けて、各追加の８ビットが受信される
と、完全な32ビットワードが蓄積されてついにラッチ19
8に格納され、そのラッチ198からフィフォ（FIFO:先入
れ先出し）バッファ198に格納される。タイミング情報
は、送信ノードによるサブバスのクロック制御ライン上
に置かれたクロック信号から発生される。それゆえに、
レベル変化は、入力されるデータバイトと同期的にそし
てデータバイト伝送の割合で発生する。タイミング信号
の第１のリーディングエッジで、データワードの第１の
バイトは、ラッチ192に格納される。タイミングパルス
の継続するトレーリングエッジで、そのデータの第１の
バイトは、ラッチ194の下方順位（下方配列）８ビット
に格納され、そしてライン190から利用可能な、データ
の第２のバイトは、ラッチ194の上方順位（上方配列）
８ビットに格納される。フリップフロップ200からのイ
ネーブリング負荷信号がまだ利用可能ではないので、ラ
ッチ196は動作しない。（フリップフロップ200は、実際
に２分割カウンタ（divide−by−two counter）のよう
に機能し、その結果、第４に入力するデータバイド毎に
対応して、その他すべてのトレーリングエッジについて
タイミング信号のみのトレーリングエッジをイネーブル
する。） ライン202上のタイミング信号の次のリーディングエ
ッジの発生により、ラッチ192は、そのレジスタに再び
データを負荷する。これは、４バイトワードにおけるデ
ータの第３のバイトである。次のトレーリングエッジの
発生により、ラッチ196は、動作し、その下方半分にラ
ッチ194からデータの２バイトを負荷し、そして、その
上方半分にデータライン190かつラッチ192の出力からデ
ータの上方２バイトを負荷する。そして、完全なワード
が受信機フィフォバッファ198に利用可能となる。
イン190上に８ビットワイドデータを受信するために提
供される。８ビットデータバイトは、ラッチ192,194及
び196を通り抜けて、各追加の８ビットが受信される
と、完全な32ビットワードが蓄積されてついにラッチ19
8に格納され、そのラッチ198からフィフォ（FIFO:先入
れ先出し）バッファ198に格納される。タイミング情報
は、送信ノードによるサブバスのクロック制御ライン上
に置かれたクロック信号から発生される。それゆえに、
レベル変化は、入力されるデータバイトと同期的にそし
てデータバイト伝送の割合で発生する。タイミング信号
の第１のリーディングエッジで、データワードの第１の
バイトは、ラッチ192に格納される。タイミングパルス
の継続するトレーリングエッジで、そのデータの第１の
バイトは、ラッチ194の下方順位（下方配列）８ビット
に格納され、そしてライン190から利用可能な、データ
の第２のバイトは、ラッチ194の上方順位（上方配列）
８ビットに格納される。フリップフロップ200からのイ
ネーブリング負荷信号がまだ利用可能ではないので、ラ
ッチ196は動作しない。（フリップフロップ200は、実際
に２分割カウンタ（divide−by−two counter）のよう
に機能し、その結果、第４に入力するデータバイド毎に
対応して、その他すべてのトレーリングエッジについて
タイミング信号のみのトレーリングエッジをイネーブル
する。） ライン202上のタイミング信号の次のリーディングエ
ッジの発生により、ラッチ192は、そのレジスタに再び
データを負荷する。これは、４バイトワードにおけるデ
ータの第３のバイトである。次のトレーリングエッジの
発生により、ラッチ196は、動作し、その下方半分にラ
ッチ194からデータの２バイトを負荷し、そして、その
上方半分にデータライン190かつラッチ192の出力からデ
ータの上方２バイトを負荷する。そして、完全なワード
が受信機フィフォバッファ198に利用可能となる。
FRAME信号によってイネーブルされる、フリップフロ
ップ200に対応付けられた回路構成の動作は、２分割レ
ジスタ（divide−by−two register）としてよく知られ
ている。従って、ラッチ196にその他すべてのトレーリ
ングエッジ上でのみ負荷することをもたらすその動作
は、当業者によく知られている。
ップ200に対応付けられた回路構成の動作は、２分割レ
ジスタ（divide−by−two register）としてよく知られ
ている。従って、ラッチ196にその他すべてのトレーリ
ングエッジ上でのみ負荷することをもたらすその動作
は、当業者によく知られている。
更に、受信機FIFOバッファ198のロジックは、受信機F
IFOバッファ198があまりにも充満するような事象におけ
るオーバーフローイングからFIFOバッファを回避すべく
FLOW信号を表明する（asserts）。CRC誤りが発生したな
らば、個別に、誤り（割込み）ライン（図示せず）は、
表明される。スロット認識回路222は、入力するパケッ
トがこのノードに対して意図されるということをライン
224上の信号により認識するためにラッチ194の出力、タ
イミング信号、及びFRAME信号に応答する。
IFOバッファ198があまりにも充満するような事象におけ
るオーバーフローイングからFIFOバッファを回避すべく
FLOW信号を表明する（asserts）。CRC誤りが発生したな
らば、個別に、誤り（割込み）ライン（図示せず）は、
表明される。スロット認識回路222は、入力するパケッ
トがこのノードに対して意図されるということをライン
224上の信号により認識するためにラッチ194の出力、タ
イミング信号、及びFRAME信号に応答する。
図６及び７を参照すれば、サブバス上で使用可能な制
御信号のタイミングは、送信機及び受信機回路構成のハ
ードウェアに関連して一般的に記述される。一度送信機
がバスへのアクセスを取得すると、それは、ライン206
上にFRAME信号を表明し、そして、新たなデータパケッ
トが入ってくることを接続された受信機のそれぞれに警
告する。ヘッダーに関して遅い割合で印加されたタイミ
ング信号は、バスのクロック制御ライン160に印加さ
れ、ライン202上に受信した信号についてのタイミング
を付与する。図６のデータライン300に示されているよ
うに、初期データ（ヘッダー）は、相対的に遅い割合で
付与され、中間データは速い割合で付与され、そして誤
り制御（説明された実施例におけるCRC検査合計）は、
遅い割合で付与される。タイミング信号、ライン302
は、上述したように、クロック割合に対応する。もし、
いつでも、受信機が遅れるならば、受信機は、送信機に
送信を止めさせるFLOWライン304を表明する。FLOWライ
ンが所定の時間よりも短く表示されたならば、（受信機
の「キャッチングアップ（追いつき）」に対応してい
る）、受信機は、FLOW表明を打ち消し、そして送信機
は、データを送信することを続ける。（送信機が、この
最小期間よりも大きいFLOW表明を検出したならば、送信
機は、FLOW信号を無視し、それゆえに、受信機入力FIFO
バッファ198をオーバーランしうる。受信機がこのバッ
ファ状態を検出したならば、オーバーフロー誤りが受信
機で発生する。） 図７をここで参照すると、本発明の説明した実施例に
ついてのバス裁定戦略は、送信すべき情報を有する送信
機がBUS REQ信号310をバス裁定回路構成（図示せず）
に表明することを提供する。各ノードは、二つの信号ラ
イン、BUS REQライン及びBUS GRANTラインによって、
説明された実施例における裁定回路構成に直接的に接続
されている。進行中のパケット伝送の間、バス裁定回路
構成は、この説明された実施例において、全てのノード
からBUS REQラインを検査し、かつ任意に一つの要求し
ているノードを選択し、そして、そのノードBUS GRANT
ライン314を表明する。BUS GRANT信号は、送信機にFRA
ME信号320をもたらすことを可能にし（その制御信号
が、図７に示すように、現在送信しているノードによっ
て下げられた後）かつデータを送信する。送信の間、BU
S REQ信号は、送信ノードによってクリアされ（図２の
108で示されているように）、そしてその結果、ノード
へのBUS GRANT信号もその非表明状態にクリアされる。
そして、次のBUS REQ信号が裁定回路構成によって応答
される。
御信号のタイミングは、送信機及び受信機回路構成のハ
ードウェアに関連して一般的に記述される。一度送信機
がバスへのアクセスを取得すると、それは、ライン206
上にFRAME信号を表明し、そして、新たなデータパケッ
トが入ってくることを接続された受信機のそれぞれに警
告する。ヘッダーに関して遅い割合で印加されたタイミ
ング信号は、バスのクロック制御ライン160に印加さ
れ、ライン202上に受信した信号についてのタイミング
を付与する。図６のデータライン300に示されているよ
うに、初期データ（ヘッダー）は、相対的に遅い割合で
付与され、中間データは速い割合で付与され、そして誤
り制御（説明された実施例におけるCRC検査合計）は、
遅い割合で付与される。タイミング信号、ライン302
は、上述したように、クロック割合に対応する。もし、
いつでも、受信機が遅れるならば、受信機は、送信機に
送信を止めさせるFLOWライン304を表明する。FLOWライ
ンが所定の時間よりも短く表示されたならば、（受信機
の「キャッチングアップ（追いつき）」に対応してい
る）、受信機は、FLOW表明を打ち消し、そして送信機
は、データを送信することを続ける。（送信機が、この
最小期間よりも大きいFLOW表明を検出したならば、送信
機は、FLOW信号を無視し、それゆえに、受信機入力FIFO
バッファ198をオーバーランしうる。受信機がこのバッ
ファ状態を検出したならば、オーバーフロー誤りが受信
機で発生する。） 図７をここで参照すると、本発明の説明した実施例に
ついてのバス裁定戦略は、送信すべき情報を有する送信
機がBUS REQ信号310をバス裁定回路構成（図示せず）
に表明することを提供する。各ノードは、二つの信号ラ
イン、BUS REQライン及びBUS GRANTラインによって、
説明された実施例における裁定回路構成に直接的に接続
されている。進行中のパケット伝送の間、バス裁定回路
構成は、この説明された実施例において、全てのノード
からBUS REQラインを検査し、かつ任意に一つの要求し
ているノードを選択し、そして、そのノードBUS GRANT
ライン314を表明する。BUS GRANT信号は、送信機にFRA
ME信号320をもたらすことを可能にし（その制御信号
が、図７に示すように、現在送信しているノードによっ
て下げられた後）かつデータを送信する。送信の間、BU
S REQ信号は、送信ノードによってクリアされ（図２の
108で示されているように）、そしてその結果、ノード
へのBUS GRANT信号もその非表明状態にクリアされる。
そして、次のBUS REQ信号が裁定回路構成によって応答
される。
本発明のこの特定の実施例によれば、データバスが複
数の独立したサブバスに分割されかつ各サブバスがいつ
でも「それ自身で」動作するようなデータ転送機構が用
いられる。しかしながら、各サブバスは、故障したサブ
バスに対して「カバーする（補う）」ことが可能であ
り、従って、ノードが適当な接続を有しているならば、
バスチャネルの部分が作動不能であっても達成されるべ
き信頼性のある通信を可能にする。通常、しかしなが
ら、全てのバスは動作し、そしてメモリアクセスの時間
要求は最小になり、たとえ完全なバスが実質的により高
い転送割合で動作しても、より安いメモリを採り入れる
ことが可能である。
数の独立したサブバスに分割されかつ各サブバスがいつ
でも「それ自身で」動作するようなデータ転送機構が用
いられる。しかしながら、各サブバスは、故障したサブ
バスに対して「カバーする（補う）」ことが可能であ
り、従って、ノードが適当な接続を有しているならば、
バスチャネルの部分が作動不能であっても達成されるべ
き信頼性のある通信を可能にする。通常、しかしなが
ら、全てのバスは動作し、そしてメモリアクセスの時間
要求は最小になり、たとえ完全なバスが実質的により高
い転送割合で動作しても、より安いメモリを採り入れる
ことが可能である。
本発明の追加、減少、削除、及び他の変更は、当業者
にとっては、自明であろう、そして、これらは、後記の
請求の範囲の範疇である。
にとっては、自明であろう、そして、これらは、後記の
請求の範囲の範疇である。
フロントページの続き (72)発明者 アキリーズ ヒーザー ディー マクド ナルド アメリカ合衆国 ニューハンプシャー州 03051 ハドソン フレネッテ ドラ イヴ 23 (56)参考文献 特開 平３−34661（ＪＰ，Ａ) 特開 平２−218246（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/40 G06F 13/00 357
Claims (20)
- 【請求項１】パケット内のデータワードに少なくとも等
しいバス幅を有する通信バス上に接続されたノード間に
データを送信する方法であって、バスラインのサブセッ
トの組合せが全バスからなり、少なくとも該バスライン
の一つのサブセット上で前記通信バスに各ノードを接続
し、その上で送信ノードが意図した宛先ノードと通信で
きるそれらバスサブセットを該送信ノードにて判別し、
それら許容判別されたバスサブセットから選択されたバ
スサブセット上にサブワードのシーケンスとして各デー
タワードを送り出す段階を具備することを特徴とする方
法。 - 【請求項２】前記データワードへのヘッダーとして宛先
ノード識別記号のシーケンスを添え、受信したデータワ
ードの正確度を該宛先ノードで検査するために誤り検査
情報データを該データワードのシーケンスの終端に添え
る段階を更に具備することを特徴する請求項１に記載の
方法。 - 【請求項３】送信ノードに宛先ノードでのオーバーフロ
ー条件を知らせるための警告信号をデータ伝送の間に宛
先ノードからバスサブセット制御ライン上に送り出す段
階を更に具備することを特徴とする請求項１に記載の方
法。 - 【請求項４】前記データワードを送り出すための最大ス
ピードを送信ノードで選択し、前記バスサブセットに接
続された全てのノードによって読み取られうる遅いバス
スピードで全てのヘッダー情報を送り出す段階を更に具
備することを特徴とする請求項１に記載の方法。 - 【請求項５】前記遅いバススピードで前記誤り検査情報
データを送り出す段階を更に具備することを特徴とする
請求項３に記載の方法。 - 【請求項６】前記警告信号の受信により前記データパケ
ットの送信を停止し、所定の期間内に前記警告信号が前
記オーバーフロー制御ラインから取り除かれるときに前
記停止したデータパケットの送信を再開始する段階を更
に具備することを特徴とする請求項３に記載の方法。 - 【請求項７】前記ヘッダーでの含有のための多重バイト
ワードを形成し、前記バスサブセットに接続された各ノ
ードが前記多重バイトワードの選択されたビットに対応
し、送信されるべきパケットの宛先ノードを指定するた
めに前記多重バイトワードの少なくとも一つのビットを
送信機で設定する段階を具備することを特徴とする請求
項２に記載の方法。 - 【請求項８】前記送り出す段階は、前記データを送信す
るための用いられるべきバスサブセットをそれら許容判
別されたバスサブセットから任意に選択する段階を更に
具備することを特徴する請求項１に記載の方法。 - 【請求項９】前記接続する段階は、前記バスラインの少
なくとも二つのサブセットに各ノードを接続する段階を
具備することを特徴とする請求項１に記載の方法。 - 【請求項１０】通信バス上に接続されたノード間にデー
タを送信する装置であり、該バスがパケット内のデータ
ワードに少なくとも等しいバス幅を有する装置であっ
て、バスラインのサブセットの組合せが全バスからな
り、少なくともバスラインの一つのサブセット上で前記
通信バスに各ノードを接続する手段と、その上で送信ノ
ードが意図した宛先ノードと通信できるそれらバスサブ
セットを該送信ノードにて判別する手段と、それら許容
判別されたバスサブセットから選択されたバスサブセッ
ト上にサブワードのシーケンスとして各データワードを
送り出す手段とを備えることを特徴とする装置。 - 【請求項１１】前記データワードへのヘッダーとして宛
先ノード識別記号のシーケンスを添える手段と、該宛先
ノードで受信したデータワードの正確度を検査するため
に誤り検査情報データを該データワードのシーケンスの
終端に添える手段とを更に備えることを特徴とする請求
項10に記載の装置。 - 【請求項１２】送信ノードに宛先ノードでのオーバーフ
ロー条件を知らせるための警告信号をデータ伝送の間に
宛先ノードからバスサブセット制御ライン上に送り出す
手段を更に備えることを特徴とする請求項10に記載の装
置。 - 【請求項１３】前記データワードを送り出すための最大
スピードを送信ノードで選択する手段と、前記バスサブ
セットに接続された全てのノードによって読み取られう
る遅いバススピードで全てのヘッダー情報を送り出す手
段とを更に備えることを特徴とする請求項10に記載の装
置。 - 【請求項１４】前記遅いバススピードで前記誤り検査情
報データを送り出す手段を更に備えることを特徴とする
請求項13に記載の装置。 - 【請求項１５】前記誤り信号の受信により前記データパ
ケットの送信を停止する手段と、前記警告信号が所定の
期間内に前記制御ラインから取り除かれるときに前記停
止したデータパケットの送信を再開始する手段とを更に
備えることを特徴とする請求項13に記載の装置。 - 【請求項１６】前記ヘッダーでの含有のための多重バイ
トワードを形成する手段と、前記バスサブセットに接続
された各ノードが前記多重バイトワードの選択されたビ
ットに対応し、送信されるべきパケットの宛先ノードを
指定するために、前記多重バイトワードの少なくとも一
つのビットを送信機で設定する手段とを備えることを特
徴とする請求項12に記載の装置。 - 【請求項１７】前記送り出す手段は、前記データを送信
するための用いられるべきバスサブセットをそれら許容
判別されたバスサブセットから任意に選択する手段を更
に備えることを特徴とする請求項11に記載の装置。 - 【請求項１８】前記接続する手段は、前記バスラインの
少なくとも二つのサブセットに各ノードを接続する手段
を備えることを特徴とする請求項11に記載の装置。 - 【請求項１９】通信バス上に接続されたノード間にデー
タを送信する装置であり、該バスがパケット内のデータ
ワードに少なくとも等しいバス幅を有する装置であっ
て、バスラインのサブセットの組合せが全バスからな
り、少なくとも該バスラインの一つのサブセット上で前
記通信バスに各ノードを接続する手段と、その上で送信
ノードが意図した宛先ノードと通信できるそれらバスサ
ブセットを該送信ノードにて判別する手段と、前記デー
タを送信するために用いられるべきバスサブセットをそ
れら許容判別されたバスサブセットから任意に選択する
手段と、前記データワードへのヘッダーとして宛先ノー
ド識別記号のシーケンスを添える手段と、前記受信した
データワードの正確度を前記宛先ノードで検査するため
に誤り検査情報データを該データワードのシーケンスの
終端に添える手段と、それら許容判別されたバスサブセ
ットから選択されたバスサブセット上にサブワードのシ
ーケンスとして各データワードを送り出す手段と、送信
ノードに宛先ノードでのオーバーフロー条件を知らせる
ための警告信号をデータ伝送の間に宛先ノードから送り
出す手段と、前記データワードを送り出すための最大ス
ピードを送信ノードで選択する手段と、前記バスサブセ
ットに接続された全てのノードによって読み取られうる
遅いバススピードで全てのヘッダー情報を送り出す手段
と、前記オーバーフロー信号の受信により前記データパ
ケットの送信を停止する手段とを備えることを特徴とす
る装置。 - 【請求項２０】パケット内のデータワードに少なくとも
等しいバス幅を有する通信バス上に接続されたノード間
にデータを送信する方法であって、バスラインのサブセ
ットの組合せが全バスからなり、少なくとも該バスライ
ンの一つのサブセット上で前記通信バスに各ノードを接
続し、その上で送信ノードが意図した宛先ノードと通信
できるそれらバスサブセットを該送信ノードで判別し、
前記データを送信するために用いられるべきバスサブセ
ットをそれら許容判別されたバスサブセットから任意に
選択し、前記データワードへのヘッダーとして宛先ノー
ド識別記号のシーケンスを添え、該受信したデータワー
ドの正確度を該宛先ノードで検査するための誤り検査情
報データを該データワードのシーケンスの終端に添え、
それら許容判別されたバスサブセットから選択されたバ
スサブセット上にサブワードのシーケンスとして各デー
タワードを送り出し、送信ノードに宛先ノードでのオー
バーフロー条件を知らせるための警告信号をデータ伝送
の間に宛先ノードからバスサブセット制御ライン上に送
り出し、前記バスサブセットに接続された全てのノード
によって読み取られうる遅いバススピードで全てのヘッ
ダー情報を送り出し、前記オーバーフロー誤り信号の受
信により前記データパケットの送信を停止し、前記オー
バーフロー信号が所定の期間内に前記誤り制御ラインか
ら取り除かれるときに前記停止したデータパケットの送
信を再開始し、前記バスラインの少なくとも二つのサブ
セットに各ノードを接続する段階を具備することを特徴
とする方法。
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