JP3328160B2 - Test equipment for logic integrated circuits - Google Patents

Test equipment for logic integrated circuits

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JP3328160B2 JP11815397A JP11815397A JP3328160B2 JP 3328160 B2 JP3328160 B2 JP 3328160B2 JP 11815397 A JP11815397 A JP 11815397A JP 11815397 A JP11815397 A JP 11815397A JP 3328160 B2 JP3328160 B2 JP 3328160B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、大規模論理集積回
路に関し、特に該大規模論理集積回路のスキャンパスを
用いたテスト装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a large scale logic integrated circuit, and more particularly to a test apparatus using a scan path of the large scale logic integrated circuit.

【0002】[0002]

【従来の技術】大規模論理集積回路の内部の順序回路
は、組合せ回路に比べてテストが困難であるため、従来
から種々のテスト容易化設計を盛り込んだ論理設計が行
われている。その中でも、順序回路中のF/F(フリッ
プフロップ)に対して、外部端子から直接にデータを印
加または観測を可能にするスキャンパス回路は、広く用
いられている。
2. Description of the Related Art Since a sequential circuit inside a large-scale logic integrated circuit is more difficult to test than a combinational circuit, a logical design incorporating various test facilitation designs has been conventionally performed. Among them, a scan path circuit that can directly apply or observe data from an external terminal to an F / F (flip-flop) in a sequential circuit is widely used.

【0003】複数の位相の異なるクロック(即ち、多相
クロック)で動作可能な大規模集積回路に関してスキャ
ンパスを設計する際は、通常、スキャンクロックを1つ
にまとめるような付加回路を追加する方法を採ってい
る。
When designing a scan path for a large-scale integrated circuit operable with a plurality of clocks having different phases (ie, a multi-phase clock), a method of adding an additional circuit for integrating the scan clocks into one is usually used. Has been adopted.

【0004】遅延制約や面積制約などで付加回路を追加
できない場合は、複数のクロックのうち一番動作させる
F/F数が多いクロックや、あるいは故障検出しにくい
F/Fを動作させるクロックに対してテスト容易化のた
めのスキャンパスを設計するといった制約が課されてし
まう。
If additional circuits cannot be added due to delay constraints, area constraints, or the like, a clock having the largest number of F / Fs to be operated out of a plurality of clocks or a clock having an F / F that is difficult to detect a failure is operated. Therefore, restrictions such as designing a scan path for facilitating test are imposed.

【0005】特開平6−66897号公報では、多相ク
ロックを扱えるスキャンパスにおいてクロックスキュー
の問題がなく、全てのクロック信号のテストが可能な論
理集積回路に関して記載されている。当該論理回路では
スキャンテストにおいて通常論理動作で使用するクロッ
クとは別に、専用のテストクロックとラッチ回路を組み
合わせて多相クロックを有した論理集積回路をテストす
るというものである。
Japanese Patent Application Laid-Open No. 6-66897 describes a logic integrated circuit capable of testing all clock signals without a problem of clock skew in a scan path capable of handling a multi-phase clock. The logic circuit tests a logic integrated circuit having a multi-phase clock by combining a dedicated test clock and a latch circuit in addition to a clock used in a normal logic operation in a scan test.

【0006】[0006]

【発明が解決しようとする課題】多相クロックで設計し
ている論理集積回路をスキャンパスを利用してテストす
る際、クロックスキューの調整やホールド保証を容易に
するために、上述したように専用の付加回路を追加して
対処する方式が提案されているが、この方式によれば、
専用の付加回路の遅延オーバーへッドや面積オーバーへ
ッドに対する設計負担が大きく、高速動作を要求する論
理回路については採用が困難であるといった問題があ
る。
When a logic integrated circuit designed with a multi-phase clock is tested by using a scan path, in order to easily adjust a clock skew and to guarantee a hold, as described above, a dedicated circuit is used. A method has been proposed in which an additional circuit is added to cope with this. According to this method,
There is a problem that the design burden on the delay overhead and the area overhead of the dedicated additional circuit is large, and it is difficult to adopt a logic circuit that requires high-speed operation.

【0007】それ故、本発明の課題は、テストを遅延オ
ーバーヘッド及び面積オーバーヘッドが減少された状態
で容易に行うことができる論理集積回路のテスト装置を
提供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a test apparatus for a logic integrated circuit which can easily perform a test with reduced delay overhead and area overhead.

【0008】[0008]

【課題を解決するための手段】本発明によれば、第1及
び第2のフリップフロップ(5及び4)を有する論理集
積回路のテストを行うテスト装置において、前記論理集
積回路に設けられ、第1及び第2のクロック入力ピン
(CLK1及びCLK2)と、前記論理集積回路に設け
られ、ノ一マル動作モードでは前記第1及び前記第2の
クロック入力ピンを前記第1及び前記第2のフリップフ
ロップのクロック入力端子にそれぞれ接続し、テスト動
作モードでは前記第1のクロック入力ピンを前記第1及
び前記第2のフリップフロップのクロック入力端子に接
続するクロック入力ピン切替回路(1及びSMC)と、
ノ一マル動作モードでは前記第1及び前記第2のクロッ
ク入力ピンに互に位相の異なる第1及び第2のクロック
パルスをそれぞれ供給し、テスト動作モードでは前記第
1のクロック入力ピンにスキャン用クロックパルス列を
供給するテスト手段と、前記論理集積回路に設けられ、
テスト動作モードにおいて前記第1及び前記第2のフリ
ップフロップの前記クロック入力端子に供給される前記
スキャン用クロックパルス列で前記第1及び前記第2の
フリップフロップにデータのスキャン動作を行わせるス
キャンパス回路(SIN〜SOT)とを有し、前記テス
ト手段は、第1のテストサイクルにおいて前記テスト動
作モードとして前記第1のクロック入力ピンに前記スキ
ャン用クロックパルス列を供給し、これによって前記第
1及び前記第2のフリップフロップの前記クロック入力
端子に前記スキャン用クロックパルス列を供給すると共
に、前記スキャン用クロックパルス列で前記第1及び前
記第2のフリップフロップにデータをスキャンインすべ
く前記スキャンパス回路を制御する第1のテスト手段
と、前記第1のテストサイクルに続く第2のテストサイ
クルにおいては前記ノーマル動作モードとして、前記第
1のクロック入力ピンに前記第2のテストサイクルの期
間よりも短いパルス幅を有する前記第1のクロックパル
スを供給し、これによって前記第1のフリップフロップ
の前記クロック入力端子に前記第1のクロックパルスを
供給すると共に、前記第2のテストサイクル内におい
て、前記第1のクロックパルスに続いて、前記第2のク
ロック入力ピンに前記第2のテストサイクルの期間より
も短いパルス幅を有する前記第2のクロックパルスを供
給し、これによって前記第2のフリップフロップの前記
クロック入力端子に前記第2のクロックパルスを供給す
る第2のテスト手段と、前記第2のテストサイクルに続
く第3のテストサイクルにおいては前記テスト動作モー
ドとして前記第1のクロック入力ピンに前記スキャン用
クロックパルス列を供給し、これによって前記第1及び
前記第2のフリップフロップの前記クロック入力端子に
前記スキャン用クロックパルス列を供給すると共に、前
記スキャン用クロックパルス列で前記第1及び前記第2
のフリップフロップのデータをスキャンアウトすべく前
記スキャンパス回路を制御する第3のテスト手段とを有
し、前記第1、前記第2、及び前記第3のテスト手段の
順次動作を、前記論理集積回路内の故障が見つかるまで
繰り返すことを特徴とする論理集積回路のテスト装置が
得られる。なお、前記テスト手段は、第1のテストサイ
クルにおいて前記テスト動作モードとして前記第1のク
ロック入力ピンに前記スキャン用クロックパルス列を供
給し、これによって前記第1及び前記第2のフリップフ
ロップの前記クロック入力端子に前記スキャン用クロッ
クパルス列を供給すると共に、前記スキャン用クロック
パルス列で前記第1及び前記第2のフリップフロップに
データをスキャンインすべく前記スキャンパス回路を制
御する第1のテスト手段と、前記第1のテストサイクル
に続く第2のテストサイクルにおいては前記ノーマル動
作モードとして、前記第1のクロック入力ピンに前記第
2のテストサイクルの期間よりも短いパルス幅を有する
前記第1のクロックパルスを供給し、これによって前記
第1のフリップフロップの前記クロック入力端子に前記
第1のクロックパルスを供給すると共に、前記第2のテ
ストサイクルに続く第3のテストサイクルにおいても前
記ノーマル動作モードとして、前記第2のクロック入力
ピンに前記第3のテストサイクルの期間よりも短いパル
ス幅を有する前記第2のクロックパルスを供給し、これ
によって前記第2のフリップフロップの前記クロック入
力端子に前記第2のクロックパルスを供給する第2のテ
スト手段と、前記第3のテストサイクルに続く第4のテ
ストサイクルにおいては前記テスト動作モードとして前
記第1のクロック入力ピンに前記スキャン用クロックパ
ルス列を供給し、これによって前記第1及び前記第2の
フリップフロップの前記クロック入力端子に前記スキャ
ン用クロックパルス列を供給すると共に、前記スキャン
用クロックパルス列で前記第1及び前記第2のフリップ
フロップのデータをスキャンアウトすべく前記スキャン
パス回路を制御する第3のテスト手段とを有するもので
あっても良い。また、前記テスト手段は、第1のテスト
サイクルにおいて前記テスト動作モードとして前記第1
のクロック入力ピンに前記スキャン用クロックパルス列
を供給し、これによって前記第1及び前記第2のフリッ
プフロップの前記クロック入力端子に前記スキャン用ク
ロックパルス列を供給すると共に、前記スキャン用クロ
ックパルス列で前記第1及び前記第2のフリップフロッ
プにデータをスキャンインすべく前記スキャンパス回路
を制御する第1のテスト手段と、前記第1のテストサイ
クルに続く第2のテストサイクルにおいては前記ノーマ
ル動作モードとして、前記第1のクロック入力ピンに前
記第2のテストサイクルの期間よりも短いパルス幅を有
する前記第1のクロックパルスを供給し、これによって
前記第1のフリップフロップの前記クロック入力端子に
前記第1のクロックパルスを供給すると共に、前記第2
のテストサイクルに続く第3のテストサイクルにおいて
は前記ノーマル動作モードとして、前記第2のクロック
入力ピンに前記第3のテストサイクルの期間に等しいパ
ルス幅を有する前記第2のクロックパルスを供給し、こ
れによって前記第2のフリップフロップの前記クロック
入力端子に前記第2のクロックパルスを供給する第2の
テスト手段と、前記第3のテストサイクルに続く第4の
テストサイクルにおいては前記テスト動作モードとして
前記第1のクロック入力ピンに前記スキャン用クロック
パルス列を供給し、これによって前記第1及び前記第2
のフリップフロップの前記クロック入力端子に前記スキ
ャン用クロックパルス列を供給すると共に、前記スキャ
ン用クロックパルス列で前記第1及び前記第2のフリッ
プフロップのデータをスキャンアウトすべく前記スキャ
ンパス回路を制御する第3のテスト手段とを有するもの
であっても良い。
According to the present invention, there is provided a test apparatus for testing a logic integrated circuit having first and second flip-flops (5 and 4). First and second clock input pins (CLK1 and CLK2), provided in the logic integrated circuit, and in a normal operation mode, the first and second clock input pins are connected to the first and second flip-flops And a clock input pin switching circuit (1 and SMC) for connecting the first clock input pin to the clock input terminals of the first and second flip-flops in a test operation mode. ,
In a normal operation mode, first and second clock pulses having phases different from each other are supplied to the first and second clock input pins, respectively. In a test operation mode, a scan clock signal is supplied to the first clock input pin. Test means for supplying a clock pulse train, provided in the logic integrated circuit;
A scan path circuit that causes the first and second flip-flops to perform a data scanning operation with the scan clock pulse train supplied to the clock input terminals of the first and second flip-flops in a test operation mode. (SIN to SOT), wherein the test means supplies the scan clock pulse train to the first clock input pin as the test operation mode in a first test cycle, whereby the first and the second The scan clock pulse train is supplied to the clock input terminal of a second flip-flop, and the scan path circuit is controlled to scan data into the first and second flip-flops with the scan clock pulse train. First test means for executing the first test, In a second test cycle following the cycle, the first clock pulse having a pulse width shorter than that of the second test cycle is supplied to the first clock input pin as the normal operation mode. Supplies the first clock pulse to the clock input terminal of the first flip-flop and, within the second test cycle, the second clock input pin following the first clock pulse. Supplying the second clock pulse having a pulse width shorter than the period of the second test cycle, thereby supplying the second clock pulse to the clock input terminal of the second flip-flop. And a third test cycle following the second test cycle. The scan clock pulse train is supplied to the first clock input pin as a strike operation mode, whereby the scan clock pulse train is supplied to the clock input terminals of the first and second flip-flops. The first and second scan clock pulse trains are used.
And third test means for controlling the scan path circuit to scan out the data of the flip-flop of the first logic circuit. The sequential operation of the first, second, and third test means is performed by the logic integrated circuit. A test apparatus for a logic integrated circuit characterized by repeating until a failure in the circuit is found is obtained. Note that the test means supplies the scan clock pulse train to the first clock input pin as the test operation mode in a first test cycle, whereby the clock of the first and second flip-flops is supplied. First test means for supplying the scan clock pulse train to an input terminal and controlling the scan path circuit to scan data into the first and second flip-flops with the scan clock pulse train; In a second test cycle subsequent to the first test cycle, as the normal operation mode, the first clock pulse having a pulse width shorter than the period of the second test cycle at the first clock input pin. , Whereby before the first flip-flop, Supplying the first clock pulse to a clock input terminal, and setting the third test cycle to the second clock input pin in the normal operation mode in a third test cycle following the second test cycle. A second test means for supplying the second clock pulse having a pulse width shorter than the period, and thereby supplying the second clock pulse to the clock input terminal of the second flip-flop; In a fourth test cycle following the third test cycle, the scan clock pulse train is supplied to the first clock input pin as the test operation mode, whereby the first and second flip-flops are turned on. Supplying the scan clock pulse train to a clock input terminal; May have a third test means for controlling said scan path circuit so as to scan out the data of the first and the second flip-flop in the scan clock pulse train. The test means may include the first operation mode as the test operation mode in a first test cycle.
The scan clock pulse train is supplied to the clock input pins of the first and second flip-flops, whereby the scan clock pulse train is supplied to the clock input terminals of the first and second flip-flops. A first test means for controlling the scan path circuit to scan data into the first and second flip-flops, and a normal operation mode in a second test cycle subsequent to the first test cycle. The first clock input pin is supplied with the first clock pulse having a pulse width shorter than the duration of the second test cycle, whereby the first flip-flop receives the first clock pulse at the clock input terminal thereof. Clock pulse, and the second
In the third test cycle following the test cycle of the above, as the normal operation mode, supplying the second clock pulse having a pulse width equal to the period of the third test cycle to the second clock input pin; Thereby, the second test means for supplying the second clock pulse to the clock input terminal of the second flip-flop and the test operation mode in the fourth test cycle following the third test cycle The scan clock pulse train is supplied to the first clock input pin, whereby the first and second clock pulses are supplied.
Supplying the scan clock pulse train to the clock input terminal of the flip-flop, and controlling the scan path circuit to scan out the data of the first and second flip-flops with the scan clock pulse train. And three test means.

【0009】[0009]

【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the drawings.

【0010】図1は本発明の一実施例による論理集積回
路のテスト装置を説明するための図である。このテスト
装置は、第1及び第2のF/F(フリップフロップ)5
及び4を有すると共に他のF/F3、7、及び6を有す
る論理集積回路8のテストを行う。論理集積回路8は、
典型的には、大規模集積回路(LSI)である。
FIG. 1 is a diagram for explaining a test apparatus for a logic integrated circuit according to one embodiment of the present invention. This test apparatus includes first and second F / Fs (flip-flops) 5
And the logic integrated circuit 8 having the other F / Fs 3, 7, and 6 is tested. The logic integrated circuit 8
Typically, it is a large scale integrated circuit (LSI).

【0011】このテスト装置は、論理集積回路8に設け
られた、第1、第2、及び第3のクロック入力ピンCL
K1、CLK2、及びCLK3と、動作モード入力ピン
SMCと、データ入力ピンSINと、データ出力ピンS
OTと、セレクタ回路1及び2と、この論理集積回路8
に組合されて使用されるテスト機(図示せず)を有す
る。このテスト機は、典型的には、LSIテスタであ
る。
This test apparatus includes first, second, and third clock input pins CL provided on a logic integrated circuit 8.
K1, CLK2 and CLK3, an operation mode input pin SMC, a data input pin SIN, and a data output pin SMC.
OT, selector circuits 1 and 2, and the logic integrated circuit 8
And a test machine (not shown) used in combination with This tester is typically an LSI tester.

【0012】テスト機は、論理集積回路8をノ一マル動
作モードとする場合、論理“0”レベル信号を動作モー
ド入力ピンSMCに供給し、論理集積回路8をテスト動
作モードとする場合、論理“1”レベル信号を動作モー
ド入力ピンSMCに供給する。
The tester supplies a logic "0" level signal to an operation mode input pin SMC when the logic integrated circuit 8 is in the normal operation mode, and outputs a logic "0" signal when the logic integrated circuit 8 is in the test operation mode. A "1" level signal is supplied to the operation mode input pin SMC.

【0013】第1のクロック入力ピンCLK1は信号線
で第1のF/F5のクロック入力端子に接続されてい
る。
The first clock input pin CLK1 is connected to a clock input terminal of the first F / F 5 by a signal line.

【0014】セレクタ回路1は、動作モード入力ピンS
MCが論理“0”レベル信号を供給されているノ一マル
動作モードでは、第2のクロック入力ピンCLK2を第
2のF/F4のクロック入力端子と、F/F3のクロッ
ク入力端子とに接続し、動作モード入力ピンSMCが論
理“1”レベル信号を供給されているテスト動作モード
では、第1のクロック入力ピンCLK1を第2のF/F
4のクロック入力端子と、F/F3のクロック入力端子
とに接続する。
The selector circuit 1 has an operation mode input pin S
In the normal operation mode in which the MC is supplied with the logic "0" level signal, the second clock input pin CLK2 is connected to the clock input terminal of the second F / F4 and the clock input terminal of the F / F3. In the test operation mode in which the operation mode input pin SMC is supplied with a logic "1" level signal, the first clock input pin CLK1 is connected to the second F / F
4 and a clock input terminal of F / F3.

【0015】セレクタ回路2は、動作モード入力ピンS
MCが論理“0”レベル信号を供給されているノ一マル
動作モードでは、第3のクロック入力ピンCLK3をF
/F7及び6のクロック入力端子に接続し、動作モード
入力ピンSMCが論理“1”レベル信号を供給されてい
るテスト動作モードでは、第1のクロック入力ピンCL
K1をF/F7及び6のクロック入力端子に接続する。
The selector circuit 2 has an operation mode input pin S
In the normal operation mode in which the MC is supplied with the logic "0" level signal, the third clock input pin CLK3 is set to the F level.
/ F7 and 6 in the test operation mode in which the operation mode input pin SMC is supplied with a logic "1" level signal, the first clock input pin CL
K1 is connected to the clock input terminals of the F / Fs 7 and 6.

【0016】テスト機は、論理集積回路8をノ一マル動
作モードとする場合、動作モード入力ピンSMCに上述
したように論理“0”レベル信号を供給すると共に、第
1、第2、及び第3のクロック入力ピンCLK1、CL
K2、及びCLK3に互に位相の異なる第1、第2、及
び第3のクロックパルス(後述する)をそれぞれ供給す
る。
When the tester puts the logic integrated circuit 8 into the normal operation mode, the tester supplies the logic "0" level signal to the operation mode input pin SMC as described above, and outputs the first, second, and second signals. 3 clock input pins CLK1, CL
First, second, and third clock pulses (described later) having different phases from each other are supplied to K2 and CLK3, respectively.

【0017】またテスト機は、論理集積回路8をテスト
動作モードとする場合、動作モード入力ピンSMCに上
述したように論理“1”レベル信号を供給すると共に、
第1のクロック入力ピンCLK1にスキャン用クロック
パルス列(後述する)を供給する。
When the tester puts the logic integrated circuit 8 into the test operation mode, the tester supplies the logic "1" level signal to the operation mode input pin SMC as described above.
A scan clock pulse train (described later) is supplied to the first clock input pin CLK1.

【0018】データ入力ピンSINと、データ入力ピン
SINとF/F7との間の接続と、F/F7及び6の間
の接続と、F/F6及び5の間の接続と、F/F5及び
4の間の接続と、F/F4及び3の間の接続と、F/F
3とデータ出力ピンSOTとの間の接続と、データ出力
ピンSOTとは、テスト動作モードにおいてF/F7〜
3のクロック入力端子に供給される前記スキャン用クロ
ックパルス列でF/F7〜3にデータのスキャン動作を
行わせるスキャンパス回路を構成している。
Data input pin SIN, connection between data input pin SIN and F / F7, connection between F / F7 and 6, connection between F / F6 and 5, F / F5 and 4, the connection between F / Fs 4 and 3, and the F / F
3 and the data output pin SOT, and the data output pin SOT are connected to the F / F7 to F / F7 in the test operation mode.
A scan path circuit that causes the F / Fs 7 to 3 to perform a data scan operation with the scan clock pulse train supplied to the clock input terminal 3 is provided.

【0019】この構造では、論理集積回路8は、テスト
動作モードになると、第1のクロック入力ピンCLK1
に供給されるスキャン用クロックパルス列で全てのF/
F7〜3が動作することになり、データ入力ピンSIN
からF/F7、F/F6、F/F5、F/F4、F/F
3とデータをシフトさせてデータ出力ピンSOTでシス
トされたデータを観測できるスキャンパス回路が構成さ
れている。
In this structure, when the logic integrated circuit 8 enters the test operation mode, the first clock input pin CLK1
All the F /
F7-3 operate, and the data input pin SIN
To F / F7, F / F6, F / F5, F / F4, F / F
3, a scan path circuit is provided which can shift the data and observe the data cystted at the data output pin SOT.

【0020】次に図1に加えて図2をも参照して、上述
のテスト機の動作について説明する。
Next, the operation of the above-described test machine will be described with reference to FIG. 2 in addition to FIG.

【0021】テスト機は、第1のテストサイクル(図2
に最初にスキャン動作時と表示されているサイクル)に
おいて動作モード入力ピンSMCに論理“1”レベル信
号を供給してテスト動作モードとして、第1のクロック
入力ピンCLK1に図示のとおりのスキャン用クロック
パルス列を供給し、これによってF/F7〜3のクロッ
ク入力端子にスキャン用クロックパルス列を供給すると
共に、スキャン用クロックパルス列でF/F7〜3にデ
ータをセット(即ちスキャンイン)すべく前記スキャン
パス回路を制御する第1のテスト機能を有する。
The tester performs a first test cycle (FIG. 2).
In the first cycle, a logic "1" level signal is supplied to the operation mode input pin SMC in the test operation mode, and the scan clock as shown in the drawing is applied to the first clock input pin CLK1. A pulse train is supplied, whereby a scan clock pulse train is supplied to clock input terminals of the F / Fs 7 to 3, and the scan path is set to set data (ie, scan-in) to the F / Fs 7 to 3 with the scan clock pulse train. It has a first test function for controlling the circuit.

【0022】テスト機は、更に、前記第1のテストサイ
クルに続く第2のテストサイクル(図2にノーマル動作
時と表示されているサイクル)においては動作モード入
力ピンSMCに論理“0”レベル信号を供給してノーマ
ル動作モードとして、第1のクロック入力ピンCLK1
に第2のテストサイクルの期間よりも短いパルス幅を有
する第1のクロックパルスを供給し、これによってF/
F5のクロック入力端子にこの第1のクロックパルスを
供給し、次に前記第2のテストサイクル内において、前
記第1のクロックパルスに続いて、第2のクロック入力
ピンCLK2に第2のテストサイクルの期間よりも短い
パルス幅を有する第2のクロックパルスを供給し、これ
によってF/F4及び3のクロック入力端子にこの第2
のクロックパルスを供給し、最後に前記第2のテストサ
イクル内において、前記第2のクロックパルスに続い
て、第3のクロック入力ピンCLK3に第2のテストサ
イクルの期間よりも短いパルス幅を有する第3のクロッ
クパルスを供給し、これによってF/F7及び6のクロ
ック入力端子にこの第3のクロックパルスを供給する第
2のテスト機能を有する。
In a second test cycle (a cycle indicated as normal operation in FIG. 2) following the first test cycle, the tester further outputs a logic "0" level signal to the operation mode input pin SMC. To set the first clock input pin CLK1 in the normal operation mode.
Supplies a first clock pulse having a shorter pulse width than the duration of the second test cycle, thereby providing F /
This first clock pulse is supplied to the clock input terminal of F5, and then, during the second test cycle, a second test cycle is applied to the second clock input pin CLK2 following the first clock pulse. And a second clock pulse having a pulse width shorter than the period of the second clock signal is supplied to the clock input terminals of the F / Fs 4 and 3.
Finally, within the second test cycle, following the second clock pulse, the third clock input pin CLK3 has a shorter pulse width than the duration of the second test cycle. It has a second test function of supplying a third clock pulse, and thereby supplying this third clock pulse to the clock input terminals of the F / Fs 7 and 6.

【0023】この際の第2のテストサイクルにおける、
第1、第2、及び第3のクロックパルスの第1、第2、
及び第3のクロック入力ピンCLK1、CLK2、及び
CLK3への印加のタイミングは、図2の下方に図示し
たように、テスト機を制御するテストプログラム(PR
OG)に詳細に規定する必要がある。例えば、第2のテ
ストサイクルにおける第1のクロック入力ピンCLK1
への第1のクロックパルスの印加タイミングは、10n
sで“1”に変化させて20nsで“0”に戻すような
タイミングとして、テスタプログラムに規定する。さら
に、第2のテストサイクルにおける第2のクロック入力
ピンCLK2への第2のクロックパルスの印加タイミン
グは、30nsで“1”に変化させて40nsで“0”
に戻すようなタイミングとして、テスタプログラムに規
定する。また第2のテストサイクルにおける第3のクロ
ック入力ピンCLK3への第3のクロックパルスの印加
タイミングは、50nsで“1”に変化させて60ns
で“0”に戻すようなタイミングとして、テスタプログ
ラムに規定する。このタイミングを規定する際にテスタ
ピン間のスキューを考慮することで多相クロックのテス
トが実現できる。
In this case, in the second test cycle,
First, second, and third clock pulses of the first, second, and third clock pulses
The timing of application to the third clock input pins CLK1, CLK2, and CLK3 is determined by a test program (PR) that controls the test machine as shown in the lower part of FIG.
OG) must be specified in detail. For example, the first clock input pin CLK1 in the second test cycle
The application timing of the first clock pulse to the
The timing at which the signal is changed to “1” at s and returned to “0” at 20 ns is defined in the tester program. Further, the application timing of the second clock pulse to the second clock input pin CLK2 in the second test cycle is changed to “1” in 30 ns and “0” in 40 ns.
The timing to return to the test is defined in the tester program. The application timing of the third clock pulse to the third clock input pin CLK3 in the second test cycle is changed to “1” in 50 ns to 60 ns
The timing for returning to “0” is defined in the tester program. A multi-phase clock test can be realized by considering the skew between tester pins when defining this timing.

【0024】テスト機は、更に、前述の第2のテストサ
イクルに続く第3のテストサイクル(図2に最後にスキ
ャン動作時と表示されているサイクル)において動作モ
ード入力ピンSMCに論理“1”レベル信号を供給して
テスト動作モードとして、第1のクロック入力ピンCL
K1に図示のとおりのスキャン用クロックパルス列を供
給し、これによってF/F7〜3のクロック入力端子に
スキャン用クロックパルス列を供給すると共に、スキャ
ン用クロックパルス列でF/F7〜3のデータをスキャ
ンアウトすべく前記スキャンパス回路を制御する第3の
テスト機能を有する。このようにSCMを論理“1”レ
ベル信号としてテスト動作モードにしてF/F7〜3の
各々のデータ値を順番に引き出すことによってスキャン
パスを用いたテストを実現する。
The tester further outputs a logic "1" to the operation mode input pin SMC in a third test cycle (the cycle indicated as the last scan operation in FIG. 2) following the above-mentioned second test cycle. A first clock input pin CL is supplied by supplying a level signal to the test operation mode.
A scan clock pulse train as shown is supplied to K1, thereby supplying a scan clock pulse train to the clock input terminals of the F / Fs 7 to 3, and scanning out the data of the F / Fs 7 to 3 with the scan clock pulse train. A third test function is provided for controlling the scan path circuit as much as possible. As described above, the test using the scan path is realized by sequentially setting the data values of the F / Fs 7 to 3 by setting the SCM to the test operation mode with the logic "1" level signal.

【0025】テスト機は、前述の第1、第2、及び第3
のテスト機能の順次動作を、論理集積回路8内の故障が
見つかるまで繰り返す。
[0025] The tester is capable of performing the above-described first, second, and third tests.
Are sequentially repeated until a failure in the logic integrated circuit 8 is found.

【0026】以上のように、ノーマル動作モードにした
際に、異なる3つのクロックパルスに関してテスト機の
ピン間スキユーを考慮して印加するタイミングを規定す
ることで多相クロックを有するLSIテストが可能にな
る。
As described above, when the normal operation mode is set, an LSI test having a multi-phase clock can be performed by defining the timing of applying three different clock pulses in consideration of the skew between pins of the tester. Become.

【0027】次に図1に加えて図3をも参照して、上述
のテスト機の別の動作について説明する。この別の動作
は、以下の点を除けば図2の動作と同じである。
Next, another operation of the above-described test machine will be described with reference to FIG. 3 in addition to FIG. This other operation is the same as the operation of FIG. 2 except for the following points.

【0028】即ち、テスト機は、更に、前記第1のテス
トサイクルに続く第2のテストサイクル(図3に最初に
ノーマル動作時と表示されているサイクル)においては
動作モード入力ピンSMCに論理“0”レベル信号を供
給してノーマル動作モードとして、第1のクロック入力
ピンCLK1に第2のテストサイクルの期間よりも短い
パルス幅を有する第1のクロックパルスを供給し、これ
によってF/F5のクロック入力端子にこの第1のクロ
ックパルスを供給し、次に前記第2のテストサイクルに
続く第3のテストサイクル(図3に2番目にノーマル動
作時と表示されているサイクル)においても、動作モー
ド入力ピンSMCに論理“0”レベル信号を供給してノ
ーマル動作モードとして、第2のクロック入力ピンCL
K2に第3のテストサイクルの期間よりも短いパルス幅
を有する第2のクロックパルスを供給し、これによって
F/F4及び3のクロック入力端子にこの第2のクロッ
クパルスを供給し、最後に前記第3のテストサイクルに
続く第4のテストサイクル(図3に最後にノーマル動作
時と表示されているサイクル)においても、第3のクロ
ック入力ピンCLK3に第4のテストサイクルの期間よ
りも短いパルス幅を有する第3のクロックパルスを供給
し、これによってF/F7及び6のクロック入力端子に
この第3のクロックパルスを供給する第2のテスト機能
を有する。
That is, in the second test cycle subsequent to the first test cycle (the cycle initially indicated as normal operation in FIG. 3), the tester applies a logic "L" to the operation mode input pin SMC. A first clock pulse having a pulse width shorter than the period of the second test cycle is supplied to the first clock input pin CLK1 in the normal operation mode by supplying a 0 "level signal, whereby the F / F 5 The first clock pulse is supplied to the clock input terminal, and the operation is also performed in a third test cycle subsequent to the second test cycle (the cycle indicated as the second normal operation in FIG. 3). A logic "0" level signal is supplied to the mode input pin SMC to set the second clock input pin CL to the normal operation mode.
K2 is supplied with a second clock pulse having a shorter pulse width than the duration of the third test cycle, whereby this second clock pulse is supplied to the clock input terminals of the F / Fs 4 and 3, and finally Also in the fourth test cycle following the third test cycle (the cycle indicated as the last normal operation in FIG. 3), a pulse shorter than the period of the fourth test cycle is applied to the third clock input pin CLK3. It has a second test function of supplying a third clock pulse having a width, and thereby supplying this third clock pulse to the clock input terminals of the F / Fs 7 and 6.

【0029】上述の第2、第3、及び第4のテストサイ
クルにおける、第1、第2、及び第3のクロックパルス
の第1、第2、及び第3のクロック入力ピンCLK1、
CLK2、及びCLK3への印加のタイミングは、図3
の下方に図示したように、全て、10nsで“1”に変
化させて20nsで“0”に戻すようなタイミングとし
て、テスタプログラム(PROG)に規定しておけば良
い。というのは、それぞれのクロックパルス印加が別の
テストサイクルで行われることにより、クロックパルス
の印加タイミングをテストサイクルで区別することでき
るからである。このため、テスタでのスキュー調整が不
要になるというメリットがある。また、図2の場合では
クロックパルス印加順は初めに規定した順番に固定され
るに対して、図3の場合はクロックパルス印加順が任意
になるため、故障検出に有利なクロックパルスを印加す
ることが可能になる。
The first, second, and third clock input pins CLK1, CLK1, of the first, second, and third clock pulses in the second, third, and fourth test cycles described above.
The timing of application to CLK2 and CLK3 is shown in FIG.
As shown in the lower part of the figure, the timing for changing the value to "1" in 10 ns and returning to "0" in 20 ns may be defined in the tester program (PROG). This is because the application of each clock pulse is performed in another test cycle, so that the application timing of the clock pulse can be distinguished in the test cycle. For this reason, there is an advantage that the skew adjustment in the tester becomes unnecessary. In addition, in the case of FIG. 2, the clock pulse application order is fixed to the order specified first, whereas in the case of FIG. 3, the clock pulse application order is arbitrary, so that a clock pulse advantageous for failure detection is applied. It becomes possible.

【0030】テスト機は、更に、前述の第4のテストサ
イクルに続く第5のテストサイクル(図3に最後にスキ
ャン動作時と表示されているサイクル)において動作モ
ード入力ピンSMCに論理“1”レベル信号を供給して
テスト動作モードとして、第1のクロック入力ピンCL
K1に図示のとおりのスキャン用クロックパルス列を供
給し、これによってF/F7〜3のクロック入力端子に
スキャン用クロックパルス列を供給すると共に、スキャ
ン用クロックパルス列でF/F7〜3のデータをスキャ
ンアウトすべく前記スキャンパス回路を制御する第3の
テスト機能を有する。
The tester further outputs a logic "1" to the operation mode input pin SMC in the fifth test cycle (the cycle indicated as the last scan operation in FIG. 3) following the fourth test cycle described above. A first clock input pin CL is supplied by supplying a level signal to the test operation mode.
A scan clock pulse train as shown is supplied to K1, thereby supplying a scan clock pulse train to the clock input terminals of the F / Fs 7 to 3, and scanning out the data of the F / Fs 7 to 3 with the scan clock pulse train. A third test function is provided for controlling the scan path circuit as much as possible.

【0031】次に図1に加えて図4をも参照して、上述
のテスト機の更に別の動作について説明する。この更に
別の動作は、以下の点を除けば図3の動作と同じであ
る。
Next, still another operation of the above-described test machine will be described with reference to FIG. 4 in addition to FIG. This further operation is the same as the operation of FIG. 3 except for the following points.

【0032】即ち、テスト機は、更に、前記第1のテス
トサイクルに続く第2のテストサイクル(図4に最初に
ノーマル動作時と表示されているサイクル)においては
動作モード入力ピンSMCに論理“0”レベル信号を供
給してノーマル動作モードとして、第1のクロック入力
ピンCLK1に第2のテストサイクルの期間よりも短い
パルス幅を有する第1のクロックパルスを供給し、これ
によってF/F5のクロック入力端子にこの第1のクロ
ックパルスを供給し、次に前記第2のテストサイクルに
続く第3のテストサイクル(図4に2番目にノーマル動
作時と表示されているサイクル)においては、動作モー
ド入力ピンSMCに論理“0”レベル信号を供給してノ
ーマル動作モードとして、第2のクロック入力ピンCL
K2に第3のテストサイクルの期間に等しいパルス幅を
有する第2のクロックパルスを供給し、これによってF
/F4及び3のクロック入力端子にこの第2のクロック
パルスを供給し、最後に前記第3のテストサイクルに続
く第4のテストサイクル(図4に最後にノーマル動作時
と表示されているサイクル)においても、第3のクロッ
ク入力ピンCLK3に第4のテストサイクルの期間に等
しいパルス幅を有する第3のクロックパルスを供給し、
これによってF/F7及び6のクロック入力端子にこの
第3のクロックパルスを供給する第2のテスト機能を有
する。
That is, in the second test cycle following the first test cycle (the cycle initially indicated as a normal operation in FIG. 4), the tester also applies the logic "L" to the operation mode input pin SMC. A first clock pulse having a pulse width shorter than the period of the second test cycle is supplied to the first clock input pin CLK1 in the normal operation mode by supplying a 0 "level signal, whereby the F / F 5 The first clock pulse is supplied to the clock input terminal. Then, in the third test cycle (the cycle indicated as the second normal operation in FIG. 4) subsequent to the second test cycle, the operation is performed. A logic "0" level signal is supplied to the mode input pin SMC to set the second clock input pin CL to the normal operation mode.
K2 is supplied with a second clock pulse having a pulse width equal to the duration of the third test cycle, whereby F2
This second clock pulse is supplied to the clock input terminals of / F4 and / F4, and finally a fourth test cycle following the third test cycle (a cycle finally indicated in FIG. 4 as a normal operation). Also supplies a third clock pulse having a pulse width equal to the period of the fourth test cycle to the third clock input pin CLK3,
This has a second test function of supplying the third clock pulse to the clock input terminals of the F / Fs 7 and 6.

【0033】このように前記第3及び前記第4のテスト
サイクルにおける第2及び第3のクロック入力ピンCL
K2及びCLK3への第2及び第3のクロックパルスの
印加を、第1及び第5のテストサイクルにおける動作モ
ード入力ピンSMCへの論理“1”レベル信号の印加と
同様に、前記第3及び前記第4のテストサイクル期間に
渡って行うことにより、テスト機のテストプログラム
(PROG)に規定するクロックパルスとしては、図4
の下方に示すように、第2のテストサイクルにおける第
1のクロック入力ピンCLK1への第1のクロックパル
スのみとして、CLK2及びCLK3へのクロックパル
スは通常の信号と同様に扱うことによりこれらのクロッ
クパルスの印加タイミングを規定することが不要にな
り、テストプログラムを単一クロックパルスのスキャン
テスト時のプログラムと共有できるといったメリットが
ある。
As described above, the second and third clock input pins CL in the third and fourth test cycles are used.
The application of the second and third clock pulses to K2 and CLK3 is similar to the application of the logic "1" level signal to the operation mode input pin SMC in the first and fifth test cycles. By performing the test over the fourth test cycle period, the clock pulse specified in the test program (PROG) of the tester can be used as a clock pulse shown in FIG.
As shown below, as only the first clock pulse to the first clock input pin CLK1 in the second test cycle, the clock pulses to CLK2 and CLK3 are treated in the same manner as ordinary signals, so that these clocks can be used. There is an advantage that it is not necessary to define the pulse application timing, and the test program can be shared with the program at the time of the scan test of the single clock pulse.

【0034】このように本発明では多相クロックをもつ
論理集積回路においてクロック印加方法とタイミングを
考慮することにより容易にテストできる。
As described above, according to the present invention, a logic integrated circuit having a multi-phase clock can be easily tested by considering the clock application method and timing.

【0035】[0035]

【発明の効果】以上説明したように本発明によれば、テ
ストを遅延オーバーヘッド及び面積オーバーヘッドが減
少された状態で容易に行うことができる論理集積回路の
テスト装置が得られる。また、それぞれのクロックパル
ス印加が別のテストサイクルで行われることにより、各
クロックパルスの印加のためのピン間スキューを考慮し
たスキュー調整が不要となる。すなわち、各クロックパ
ルスのテストサイクルにおける印加タイミングを全て同
じタイミングに設定しても、各クロックパルスそれぞれ
は異なるテストサイクルで印加されるため、各クロック
パルスが重なることなく確実に印加される。さらには、
クロックパルスの印加順を変化させる場合にも、ピン間
スキューを考慮したスキュー調整を行うことなく印加順
を任意に選択できるという効果もある。また、第3以降
のテストサイクルにおいて、第1のクロックパルス以外
のクロックパルスをテストサイクルの期間に等しいパル
ス幅を有するクロックパルスとして供給することで、第
1のクロックパルス以外のクロックパルスを通常の信号
と同様に扱うことができる。このため、第1のクロック
パルス以外のクロックパルスについては、その印加タイ
ミングを規定すること自体が不要になり、テストプログ
ラムを単一クロックパルスのスキャンテスト時のプログ
ラムと共有することができる
As described above, according to the present invention, a test apparatus for a logic integrated circuit which can easily perform a test with reduced delay overhead and area overhead is obtained. Also, each clock pal
Each test is performed in a separate test cycle.
Consider the skew between pins for applying clock pulses.
This eliminates the need for skew adjustment. That is, each clock path
All the application timings in the same test cycle.
Even if the same timing is set, each clock pulse
Is applied in different test cycles, so each clock
Pulses are reliably applied without overlapping. Moreover,
When changing the application order of the clock pulse,
Order of application without skew adjustment considering skew
There is also an effect that can be arbitrarily selected. Also, after the third
Other than the first clock pulse in the test cycle
Pulse equal to the duration of the test cycle
Supply as a clock pulse with
Clock pulse other than 1 clock pulse is a normal signal
Can be treated in the same way as Therefore, the first clock
For clock pulses other than pulses,
It is no longer necessary to define the
The program can be programmed during scan test with a single clock pulse.
Can be shared with ram .

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例による論理集積回路のテスト
装置を説明するための図である。
FIG. 1 is a diagram for explaining a test apparatus for a logic integrated circuit according to an embodiment of the present invention.

【図2】本発明の一実施例による論理集積回路のテスト
装置におけるテスト機の動作を説明するためのタイミン
グチャートである。
FIG. 2 is a timing chart for explaining the operation of a tester in a test apparatus for a logic integrated circuit according to an embodiment of the present invention.

【図3】本発明の一実施例による論理集積回路のテスト
装置におけるテスト機の別の動作を説明するためのタイ
ミングチャートである。
FIG. 3 is a timing chart for explaining another operation of the tester in the test apparatus for a logic integrated circuit according to one embodiment of the present invention.

【図4】本発明の一実施例による論理集積回路のテスト
装置におけるテスト機の更に別の動作を説明するための
タイミングチャートである。
FIG. 4 is a timing chart for explaining still another operation of the tester in the test apparatus for a logic integrated circuit according to one embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1 セレクタ回路 2 セレクタ回路 3〜7 F/F(フリップフロップ) 8 論理集積回路 CLK1 クロック入力ピン CLK2 クロック入力ピン CLK3 クロック入力ピン SMC 動作モード入力ピン SIN データ入力ピン SOT データ出力ピン Reference Signs List 1 selector circuit 2 selector circuit 3 to 7 F / F (flip-flop) 8 logic integrated circuit CLK1 clock input pin CLK2 clock input pin CLK3 clock input pin SMC operation mode input pin SIN data input pin SOT data output pin

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G01R 31/3185 G06F 11/267 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) G01R 31/3185 G06F 11/267

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 第1及び第2のフリップフロップを有す
る論理集積回路のテストを行うテスト装置において、 前記論理集積回路に設けられ、第1及び第2のクロック
入力ピンと、 前記論理集積回路に設けられ、ノ一マル動作モードでは
前記第1及び前記第2のクロック入力ピンを前記第1及
び前記第2のフリップフロップのクロック入力端子にそ
れぞれ接続し、テスト動作モードでは前記第1のクロッ
ク入力ピンを前記第1及び前記第2のフリップフロップ
のクロック入力端子に接続するクロック入力ピン切替回
路と、 ノ一マル動作モードでは前記第1及び前記第2のクロッ
ク入力ピンに互に位相の異なる第1及び第2のクロック
パルスをそれぞれ供給し、テスト動作モードでは前記第
1のクロック入力ピンにスキャン用クロックパルス列を
供給するテスト手段と、 前記論理集積回路に設けられ、テスト動作モードにおい
て前記第1及び前記第2のフリップフロップの前記クロ
ック入力端子に供給される前記スキャン用クロックパル
ス列で前記第1及び前記第2のフリップフロップにデー
タのスキャン動作を行わせるスキャンパス回路とを有
し、 前記テスト手段は、 第1のテストサイクルにおいて前記テスト動作モードと
して前記第1のクロック入力ピンに前記スキャン用クロ
ックパルス列を供給し、これによって前記第1及び前記
第2のフリップフロップの前記クロック入力端子に前記
スキャン用クロックパルス列を供給すると共に、前記ス
キャン用クロックパルス列で前記第1及び前記第2のフ
リップフロップにデータをスキャンインすべく前記スキ
ャンパス回路を制御する第1のテスト手段と、 前記第1のテストサイクルに続く第2のテストサイクル
においては前記ノーマル動作モードとして、前記第1の
クロック入力ピンに前記第2のテストサイクルの期間よ
りも短いパルス幅を有する前記第1のクロックパルスを
供給し、これによって前記第1のフリップフロップの前
記クロック入力端子に前記第1のクロックパルスを供給
すると共に、前記第2のテストサイクルに続く第3のテ
ストサイクルにおいても前記ノーマル動作モードとし
て、前記第2のクロック入力ピンに前記第3のテストサ
イクルの期間よりも短いパルス幅を有する前記第2のク
ロックパルスを供給し、これによって前記第2のフリッ
プフロップの前記クロック入力端子に前記第2のクロッ
クパルスを供給する第2のテスト手段と、 前記第3のテストサイクルに続く第4のテストサイクル
においては前記テスト動作モードとして前記第1のクロ
ック入力ピンに前記スキャン用クロックパルス列を供給
し、これによって前記第1及び前記第2のフリップフロ
ップの前記クロック入力端子に前記スキャン用クロック
パルス列を供給すると共に、前記スキャン用クロックパ
ルス列で前記第1及び前記第2のフリップフロップのデ
ータをスキャンアウトすべく前記スキャンパス回路を制
御する第3のテスト手段とを有し、前記第1、前記第2、及び前記第3のテスト手段の順次
動作を繰り返すことを特徴とする論理集積回路のテスト
装置。
1. A test device for testing a logic integrated circuit having first and second flip-flops, wherein said test device is provided in said logic integrated circuit, and said first and second clock input pins are provided in said logic integrated circuit. The first and second clock input pins are connected to clock input terminals of the first and second flip-flops respectively in a normal operation mode, and the first clock input pin is connected in a test operation mode. A clock input pin switching circuit for connecting the clock input terminals of the first and second flip-flops to each other; and in a normal operation mode, the first and second clock input pins have first phases different from each other. And a second clock pulse, respectively. In the test operation mode, a scan clock pulse train is applied to the first clock input pin. A test means for supplying the scan clock pulse trains provided in the logic integrated circuit and supplied to the clock input terminals of the first and second flip-flops in a test operation mode. And a scan path circuit for causing the flip-flop to perform a data scan operation, wherein the test means supplies the scan clock pulse train to the first clock input pin as the test operation mode in a first test cycle. Thereby, the scan clock pulse train is supplied to the clock input terminals of the first and second flip-flops, and the scan clock pulse train scans data to the first and second flip-flops. Control the scan path circuit to 1 test means, and in the second test cycle following the first test cycle, as the normal operation mode, the first clock input pin has a pulse width shorter than the period of the second test cycle. Supplying the first clock pulse, thereby supplying the first clock pulse to the clock input terminal of the first flip-flop, and also in a third test cycle following the second test cycle. In the normal operation mode, the second clock input pin is supplied with the second clock pulse having a pulse width shorter than that of the third test cycle, whereby the clock of the second flip-flop is supplied. Second test means for supplying the second clock pulse to an input terminal; In a fourth test cycle following the test cycle, the scan clock pulse train is supplied to the first clock input pin as the test operation mode, whereby the clock input terminals of the first and second flip-flops are supplied. And third test means for supplying the scan clock pulse train to the scan clock circuit and controlling the scan path circuit to scan out the data of the first and second flip-flops with the scan clock pulse train. , The first, the second, and the third test means sequentially
Test of logic integrated circuit characterized by repeating operation
apparatus.
【請求項2】 第1及び第2のフリップフロップを有す
る論理集積回路のテストを行うテスト装置において、 前記論理集積回路に設けられ、第1及び第2のクロック
入力ピンと、 前記論理集積回路に設けられ、ノ一マル動作モードでは
前記第1及び前記第2のクロック入力ピンを前記第1及
び前記第2のフリップフロップのクロック入力端子にそ
れぞれ接続し、テスト動作モードでは前記第1のクロッ
ク入力ピンを前記第1及び前記第2のフリップフロップ
のクロック入力端子に接続するクロック入力ピン切替回
路と、 ノ一マル動作モードでは前記第1及び前記第2のクロッ
ク入力ピンに互に位相の異なる第1及び第2のクロック
パルスをそれぞれ供給し、テスト動作モードでは前記第
1のクロック入力ピンにスキャン用クロックパルス列を
供給するテスト手段と、 前記論理集積回路に設けられ、テスト動作モードにおい
て前記第1及び前記第2のフリップフロップの前記クロ
ック入力端子に供給される前記スキャン用クロックパル
ス列で前記第1及び前記第2のフリップフロップにデー
タのスキャン動作を行わせるスキャンパス回路とを有
し、 前記テスト手段は、 第1のテストサイクルにおいて前記テスト動作モードと
して前記第1のクロック入力ピンに前記スキャン用クロ
ックパルス列を供給し、これによって前記第1及び前記
第2のフリップフロップの前記クロック入力端子に前記
スキャン用クロックパルス列を供給すると共に、前記ス
キャン用クロックパルス列で前記第1及び前記第2のフ
リップフロップにデータをスキャンインすべく前記スキ
ャンパス回路を制御する第1のテスト手段と、 前記第1のテストサイクルに続く第2のテストサイクル
においては前記ノーマル動作モードとして、前記第1の
クロック入力ピンに前記第2のテストサイクルの期間よ
りも短いパルス幅を有する前記第1のクロックパルスを
供給し、これによって前記第1のフリップフロップの前
記クロック入力端子に前記第1のクロックパルスを供給
すると共に、前記第2のテストサイクルに続く第3のテ
ストサイクルにおいては前記ノーマル動作モードとし
て、前記第2のクロック入力ピンに前記第3のテストサ
イクルの期間に等しいパルス幅を有する前記第2のクロ
ックパルスを供給し、これによって前記第2のフリップ
フロップの前記クロック入力端子に前記第2のクロック
パルスを供給する第2のテスト手段と、 前記第3のテストサイクルに続く第4のテストサイクル
においては前記テスト動作モードとして前記第1のクロ
ック入力ピンに前記スキャン用クロックパルス列を供給
し、これによって前記第1及び前記第2のフリップフロ
ップの前記クロック入力端子に前記スキャン用クロック
パルス列を供給すると共に、前記スキャン用クロックパ
ルス列で前記第1及び前記第2のフリップフロップのデ
ータをスキャンアウトすべく前記スキャンパス回路を制
御する第3のテスト手段とを有し、前記第1、前記第2、及び前記第3のテスト手段の順次
動作を繰り返すことを特徴とする論理集積回路のテスト
装置。
2. A test device for testing a logic integrated circuit having first and second flip-flops, wherein the test device is provided in the logic integrated circuit, and has first and second clock input pins, and is provided in the logic integrated circuit. The first and second clock input pins are connected to clock input terminals of the first and second flip-flops respectively in a normal operation mode, and the first clock input pin is connected in a test operation mode. A clock input pin switching circuit for connecting the clock input terminals of the first and second flip-flops to each other; and in a normal operation mode, the first and second clock input pins have first phases different from each other. And a second clock pulse, respectively. In the test operation mode, a scan clock pulse train is applied to the first clock input pin. A test means for supplying the scan clock pulse trains provided in the logic integrated circuit and supplied to the clock input terminals of the first and second flip-flops in a test operation mode. And a scan path circuit for causing the flip-flop to perform a data scan operation, wherein the test means supplies the scan clock pulse train to the first clock input pin as the test operation mode in a first test cycle. Thereby, the scan clock pulse train is supplied to the clock input terminals of the first and second flip-flops, and the scan clock pulse train scans data to the first and second flip-flops. Control the scan path circuit to 1 test means, and in the second test cycle following the first test cycle, as the normal operation mode, the first clock input pin has a pulse width shorter than the period of the second test cycle. Supplying the first clock pulse, thereby supplying the first clock pulse to the clock input terminal of the first flip-flop, and in a third test cycle subsequent to the second test cycle, In the normal operation mode, the second clock input pin is supplied with the second clock pulse having a pulse width equal to the duration of the third test cycle, whereby the clock input of the second flip-flop is supplied. Second test means for supplying the second clock pulse to a terminal; In a fourth test cycle following the strike cycle, the scan clock pulse train is supplied to the first clock input pin as the test operation mode, whereby the clock input terminal of the first and second flip-flops is supplied. And third test means for supplying the scan clock pulse train to the scan clock circuit and controlling the scan path circuit to scan out the data of the first and second flip-flops with the scan clock pulse train. , The first, the second, and the third test means sequentially
Test of logic integrated circuit characterized by repeating operation
apparatus.
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