JP3314411B2 - MOSFET constant current source generation circuit - Google Patents

MOSFET constant current source generation circuit

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JP3314411B2 JP16086392A JP16086392A JP3314411B2 JP 3314411 B2 JP3314411 B2 JP 3314411B2 JP 16086392 A JP16086392 A JP 16086392A JP 16086392 A JP16086392 A JP 16086392A JP 3314411 B2 JP3314411 B2 JP 3314411B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、MOSFET(Met
al Oxide Semiconductor Fi
eld Effect Transistor)を用い
たアナログ回路に係わり、特に、温度特性の制御を容易
にするのに好適なMOSFET定電流源発生回路に関す
るものである。
BACKGROUND OF THE INVENTION The present invention relates to a MOSFET (Met
al Oxide Semiconductor Fi
More particularly, the present invention relates to a MOSFET constant current source generating circuit suitable for facilitating control of temperature characteristics.

【0002】[0002]

【従来の技術】MOSFETは、ドレインとソース間の
電圧が変わっても、ドレインとソース間に一定の電流が
流れる特性があり、例えば、CQ出版社編「トランジス
タ技術」(1992年 2月号、CQ出版社発行)の第
390頁に記載の回路に、第394頁に記載のように、
定電流を供給するための定電流素子と用いられる。さら
に、MOSFETを用いて定電流源発生回路を構成する
場合は、定電圧発生回路を用いて得られた定電圧をゲー
ト電圧として、MOSFETの飽和特性を用いて定電流
を得るのが一般的である。
2. Description of the Related Art A MOSFET has a characteristic that a constant current flows between a drain and a source even when a voltage between the drain and the source changes. For example, "Transistor Technology" (CQ Publishing Co., Ltd., February 1992, As described on page 394, the circuit described on page 390 of CQ Publishing Company)
Used as a constant current element for supplying a constant current. Furthermore, when a constant current source generation circuit is configured using MOSFETs, it is common to obtain a constant current using the saturation characteristics of MOSFETs, using the constant voltage obtained using the constant voltage generation circuit as the gate voltage. is there.

【0003】図2は、従来のMOSFETを用いた定電
流源発生回路の構成を示す回路図である。デプレッショ
ン型MOSFET21のゲートとソース間をショートし
て、飽和領域で動作させた電流源(Iref)を得、そ
して、二つの同特性のエンハンスメント型MOSFET
22、23のゲートとゲート間、および、ソースとソー
ス間をショートさせた、いわゆる、カレントミラー回路
24により、この電流源(Iref)を定数倍(n)し
て、定電流源(Icc)を発生させる。
FIG. 2 is a circuit diagram showing a configuration of a conventional constant current source generating circuit using MOSFETs. A current source (Iref) operated in a saturation region is obtained by short-circuiting between the gate and the source of the depletion type MOSFET 21, and two enhancement type MOSFETs having the same characteristics.
The current source (Iref) is multiplied by a constant (n) by a so-called current mirror circuit 24 in which the gates 22 and 23 are short-circuited between the gates and between the sources, and the constant current source (Icc) is reduced. generate.

【0004】しかし、この回路の場合、定電流値(Ic
c)が、次の式で示すように、デプレッション型MOS
FET21の二乗特性になっている。 Icc=n×Iref =n×Kd×(Wd/Ld)×|Vtnd|2 但し、VtndとKd、および、Wd、Ldは、それぞ
れ、デプレッション型MOSFET21のスレッショル
ド電圧と導電係数、および、チャネル幅実効値とチャネ
ル長実効値である。
However, in the case of this circuit, the constant current value (Ic
c) is a depletion type MOS as shown in the following equation.
The square characteristic of the FET 21 is obtained. Icc = n × Iref = n × Kd × (Wd / Ld) × | Vtnd | 2 where Vtnd and Kd, and Wd and Ld are the threshold voltage and conduction coefficient of the depletion-mode MOSFET 21 and the effective channel width, respectively. Value and effective channel length.

【0005】そして、Vtndのウェハ製造プロセスの
バラツキが大きいため、定電流値(Icc)のロットバ
ラツキ、および、次の式(a)で示す温度特性(∂Ic
c/∂T)のロット間バラツキも大きくなる。 (∂Icc/∂T) =∂{Ke×(We/Le)×|Vtnd|2}/∂T =(We/Le)×〔{|Vtnd|2×(∂Ke/∂T)} +{2×|Vtnd|×Ke×(∂|Vtnd|/∂T)}〕(a) 但し、KeとWd、Ldは、それぞれ、エンハンスメン
ト型MOSFET22、23の導電係数と、チャネル幅
実効値、チャネル長実効値である。
Since the wafer manufacturing process of Vtnd has a large variation, the variation in the lot of the constant current value (Icc) and the temperature characteristic (ΔIc)
c / ΔT) also becomes large among lots. (∂Icc / ∂T) = {Ke × (We / Le) × | Vtnd | 2 } / ∂T = (We / Le) × [{| Vtnd | 2 × (∂Ke / ∂T)} + { 2 × | Vtnd | × Ke × ({| Vtnd | / {T)}] (a) where Ke, Wd and Ld are the conduction coefficient of the enhancement type MOSFETs 22 and 23, the effective channel width, and the channel length, respectively. Effective value.

【0006】[0006]

【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、MOSFETの製造プロセスで
のバラツキに起因する、MOSFET定電流源発生回路
の電流値(Icc)と温度特性(∂Icc/∂T)のロ
ット間バラツキを小さくすることができない点である。
本発明の目的は、これら従来技術の課題を解決し、MO
SFETの製造プロセスでのバラツキに影響されない、
高信頼な定電流の供給を可能とするMOSFET定電流
源発生回路を提供することである。
The problem to be solved in the prior art is that the current value (Icc) and temperature characteristic (∂cc) of the MOSFET constant current source generating circuit are caused by variations in the MOSFET manufacturing process. The point is that the variation between lots (Icc / ΔT) cannot be reduced.
An object of the present invention is to solve these problems of the prior art, and
Unaffected by variations in the SFET manufacturing process,
An object of the present invention is to provide a MOSFET constant current source generating circuit that can supply a constant current with high reliability.

【0007】[0007]

【課題を解決するための手段】上記目的を達成するた
め、本発明のMOSFET定電流源発生回路は、(1)
エンハンスメント型の三つのMOSFETと、この三つ
のMOSFETから、1回のドナーイオンのインプラン
テーションのみで作られるデプレッション型の一つのM
OSFETとを、それぞれソースと基板を接続してなる
定電流源発生回路であり、ソースにゲートを接続し、ド
レインにプラス電源を入力するデプレッション型の第1
のMOSFETと、この第1のMOSFETのソースに
ゲートとドレインを接続したエンハンスメント型の第2
のMOSFETと、この第2のMOSFETのソースに
ゲートとドレインを接続し、ソースをマイナス電源に接
続したエンハンスメント型の第3のMOSFETと、ソ
ースをマイナス電源に、ゲートを第1のMOSFETの
ソースにそれぞれ接続し、ドレインに定電流を出力する
エンハンスメント型の第4のMOSFETとを、チャネ
ルの幅と長さの比と導電係数との積からなる上記第1の
MOSFETのチャネル係数に対する、第2のMOSF
ETのチャネル係数、および、第3のMOSFETのチ
ャネル係数のそれぞれの比の平方根の和が1となる物理
的寸法のパターンで接続することにより、第4のMOS
FETのドレインに流れる定電流を、打ち込みイオンの
総数として正確にコントロール可能な第2〜第4のMO
SFETのスレッシュホールド電圧Vtneと第1のM
OSFETのスレッシュホールド電圧Vtndの絶対値
との和で決定する構成としたことを特徴とする。
In order to achieve the above object, a MOSFET constant current source generating circuit according to the present invention comprises:
Three enhancement-type MOSFETs and a depletion-type one M formed by only one donor ion implantation from these three MOSFETs
An OSFET is a constant current source generating circuit that connects a source and a substrate.
MOSFET, and an enhancement type second MOSFET having a gate and a drain connected to the source of the first MOSFET.
And an enhancement-type third MOSFET in which the gate and the drain are connected to the source of the second MOSFET and the source is connected to the negative power source, the source is the negative power source, and the gate is the source of the first MOSFET. A fourth MOSFET of an enhancement type that is connected to each other and outputs a constant current to the drain, and a second MOSFET corresponding to a channel coefficient of the first MOSFET, which is a product of a ratio of a width to a length of a channel and a conductivity coefficient. MOSF
By connecting the ET channel coefficient and the channel coefficient of the third MOSFET in a pattern of physical dimensions in which the sum of the square roots of the respective ratios is 1 , the fourth MOS
The constant current flowing through the drain of the FET is
2nd to 4th MO that can be accurately controlled as a total
The threshold voltage Vtne of the SFET and the first M
Absolute value of OSFET threshold voltage Vtnd
Is determined by the sum of

【0008】[0008]

【作用】本発明においては、第1〜第4のMOSFET
を接続するチャネルのサイズを、次の式に示すように、
チャネルの幅と長さの比と導電係数との積からなる第1
のMOSFETのチャネル係数に対する、第2のMOS
FETのチャネル係数、および、第3のMOSFETの
チャネル係数のそれぞれの比の平方根の和が1となる物
理的寸法とする。 √{(Kd×W1/L1)÷(Ke×W2/L2)} +√{(Kd×W1/L1)÷(Ke×W3/L3)} =1 但し、KdとW1、L1は、それぞれ、第1のMOSF
ETの導電係数と、チャネル幅実効値、チャネル長実効
値であり、KeとW2、L2、および、W3、L3は、
それぞれ、第2、第3のMOSFETの導電係数と、チ
ャネル幅実効値、チャネル長実効値である。
According to the present invention, first to fourth MOSFETs are provided.
, As shown in the following equation:
The first consisting of the product of the ratio of the width to the length of the channel and the conductivity coefficient;
The second MOS for the channel coefficient of the MOSFET
The physical dimension is such that the sum of the square roots of the respective ratios of the channel coefficient of the FET and the channel coefficient of the third MOSFET is 1. {(Kd × W1 / L1)} (Ke × W2 / L2)} + {(Kd × W1 / L1) ÷ (Ke × W3 / L3)} = 1 where Kd, W1, and L1 are respectively First MOSF
The conductivity coefficient of ET, the effective value of channel width and the effective value of channel length, and Ke and W2, L2, and W3, L3 are:
These are the conductivity coefficient of the second and third MOSFETs, the effective value of the channel width, and the effective value of the channel length, respectively.

【0009】このことにより、MOSFET定電流源発
生回路の定電流値(Icc)は、第1のMOSFETの
スレッショルド電圧(Vtnd)と、第4のMOSFE
Tのスレッショルド電圧(Vtne)および導電係数
(Ke)と、チャネル幅実効値(W4)、チャネル長実
効値(L4)とからなる次式となる。 Icc=Ke×(W4/L4)×(|Vtnd|+Vt
ne)2 そして、第1のMOSFETを、第2〜第4のMOSF
ETから、1回のドナーイオンのインプランテーション
のみで作ることにより、打ち込みイオンの総数を、正確
に制御することができ、「|Vtnd|+Vtne」の
製造プロセスでのバラツキを小さくすることができる。
また、この定電流値(Icc)の製造プロセスでのバラ
ツキが小さくなることにより、その温度特性(∂Icc
/∂T)が、(∂Ke/∂T)に比例して変化するもの
となり、特性のコントロールが容易となる。
As a result, the constant current value (Icc) of the MOSFET constant current source generation circuit is determined by the threshold voltage (Vtnd) of the first MOSFET and the fourth MOSFET.
The following equation is made up of the threshold voltage (Vtne) and the conductivity coefficient (Ke) of T, the effective channel width (W4), and the effective channel length (L4). Icc = Ke × (W4 / L4) × (| Vtnd | + Vt
ne) 2 Then, the first MOSFET is connected to the second to fourth MOSFs.
By making only one implantation of donor ions from ET, the total number of implanted ions can be accurately controlled, and variations in the manufacturing process of “| Vtnd | + Vtne” can be reduced.
In addition, since the variation in the manufacturing process of the constant current value (Icc) is reduced, the temperature characteristics (∂Icc
/ ∂T) changes in proportion to (∂Ke / ∂T), making it easier to control the characteristics.

【0010】[0010]

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図1は、本発明のMOSFET定電流源発生
回路の本発明に係わる構成の一実施例を示す回路図であ
る。本図において、1は、Nチャネル型でデプレッショ
ン型の本発明の第1のMOSFETとしてのMOSFE
Tであり、2〜4は、Nチャネル型でエンハンスメント
型の本発明の第2〜4のMOSFETとしてのMOSF
ETである。MOSFET1、および、MOSFET2
〜3は、飽和領域で動作させた場合、そのゲート電圧V
1、V2は、MOSFET1のドレインとソース間の電
圧Vddによらず一定電圧となる。
Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of a configuration according to the present invention of a MOSFET constant current source generating circuit of the present invention. In the figure, reference numeral 1 denotes an N-channel type MOSFE as a depletion type first MOSFET of the present invention.
T is the MOSF as the second to fourth MOSFETs of the present invention of the N-channel type and the enhancement type.
ET. MOSFET1 and MOSFET2
To 3 are the gate voltages V when operated in the saturation region.
1 and V2 are constant voltages irrespective of the voltage Vdd between the drain and the source of the MOSFET1.

【0011】このことにより、MOSFET1〜3を流
れる電流(I1)は、 I1=Kd×(W1/L1)×|Vtnd|21=Ke×(W2/L2)×(V1−V2−Vtn
e)21=Ke×(W3/L3)×(V2−Vtne)2 となる。但し、KdとW1、L1は、それぞれ、MOS
FET1の導電係数と、チャネル幅実効値、チャネル長
実効値であり、KeとW2、L2、および、W3、L3
は、それぞれ、MOSFET2、3の導電係数と、チャ
ネル幅実効値、チャネル長実効値である。また、Vtn
dとVtneは、それぞれ、MOSFET1とMOSF
ET2〜4のスレッショルド電圧である。
As a result, the current (I 1 ) flowing through the MOSFETs 1 to 3 is calculated as follows: I 1 = Kd × (W1 / L1) × | Vtnd | 2 I 1 = Ke × (W2 / L2) × (V1-V2- Vtn
e) 2 I 1 = Ke × (W3 / L3) × (V2-Vtne) 2 However, Kd and W1 and L1 are MOS
The conductivity coefficient of FET1, the effective value of channel width and the effective value of channel length, and Ke and W2, L2 and W3, L3
Are the conductivity coefficients of the MOSFETs 2 and 3, the effective channel width, and the effective channel length, respectively. Vtn
d and Vtne are MOSFET1 and MOSF, respectively.
These are the threshold voltages of ET2 to ET4.

【0012】これを解くと、 V1=〔√{(Kd×W1/L1)÷(Ke×W2/L2)} +√{(Kd×W1/L1)÷(Ke×W3/L3)}〕 ×|Vtnd|+2×Vtne V2=〔√{(Kd×W1/L1)÷(Ke×W3/L3)}〕 ×|Vtnd|+Vtne となる。Solving this, V1 = [{(Kd × W1 / L1) ÷ (Ke × W2 / L2)} + {(Kd × W1 / L1) ÷ (Ke × W3 / L3)}] × | Vtnd | + 2 × Vtne V2 = [{(Kd × W1 / L1)} (Ke × W3 / L3)}] × | Vtnd | + Vtne

【0013】ここで、パターンのサイズ設定を、 √{(Kd×W1/L1)÷(Ke×W2/L2)} +√{(Kd×W1/L1)÷(Ke×W3/L3)} =1 とすると、 V1=|Vtnd|+2×Vtne となる。Here, the pattern size is set as follows: {(Kd × W1 / L1)} (Ke × W2 / L2)} + {(Kd × W1 / L1)} (Ke × W3 / L3)} = Assuming that 1, V1 = | Vtnd | + 2 × Vtne.

【0014】このことにより、MOSFET4を、飽和
領域で使用した場合の電流値(Icc)は、 Icc=Ke×(W4/L4)×(V1−Vtne)2 =Ke×(W4/L4)×(|Vtnd|+Vtne)
2 となる。但し、W4とL4は、それぞれ、MOSFET
4のチャネル幅実効値とチャネル長実効値である。
Thus, when the MOSFET 4 is used in the saturation region, the current value (Icc) is: Icc = Ke × (W4 / L4) × (V1-Vtne) 2 = Ke × (W4 / L4) × ( | Vtnd | + Vtne)
It becomes 2 . However, W4 and L4 are MOSFETs, respectively.
4 are the channel width effective value and the channel length effective value.

【0015】ここで、MOSFET1のスレッショルド
電圧Vtndと、MOSFET2〜4のスレッショルド
電圧Vtneのプロセス上の作り方を、下記のようにす
る。pウェル自体の表面濃度を用いてMOSFET2〜
4のスレッショルド電圧Vtneを作り、それから、ド
ナーイオンの打ち込みの一工程で、MOSFET1のス
レッショルド電圧Vtndを作る。このようにすれば、
打ち込みイオンの総数のコントロールは非常に正確にで
きるため、「|Vtnd|+Vtne」は、バラツキを
小さく制御することができる。従って、電流値(Ic
c)の製造プロセスでのバラツキを小さくすることがで
きる。
Here, the process of forming the threshold voltage Vtnd of the MOSFET 1 and the threshold voltage Vtne of the MOSFETs 2 to 4 is as follows. MOSFET2 using surface concentration of p-well itself
Then, a threshold voltage Vtne of 4 is formed, and then a threshold voltage Vtnd of the MOSFET 1 is formed in one step of implanting donor ions. If you do this,
Since the control of the total number of implanted ions can be performed very accurately, the variation of “| Vtnd | + Vtne” can be controlled to be small. Therefore, the current value (Ic
Variations in the manufacturing process c) can be reduced.

【0016】また、次の式(b)で示されるその温度特
性(∂Icc/∂T)の製造プロセスでのバラツキも小
さくすることができる。 (∂Icc/∂T) =(W4/L4)×〔(|Vtnd|+Vtne)2 ×(∂Ke/∂T)+2×(|Vtnd|+Vtne) ×Ke×{(∂|Vtnd|/∂T) +(∂Vtne/∂T)}〕 (b)
Further, the variation in the temperature characteristic (∂Icc / ∂T) expressed by the following equation (b) in the manufacturing process can be reduced. (∂Icc / ∂T) = (W4 / L4) × [(| Vtnd | + Vtne) 2 × (∂Ke / ∂T) + 2 × (| Vtnd | + Vtne) × Ke {(∂ | Vtnd | / ∂T ) + ({Vtne / {T)}] (b)

【0017】この(b)式により、実験データを用いて
温度特性(∂Icc/∂T)を求めると、例えば、(V
tnd=−0.4v、Vtne=0.2v)の時には、 (W4/L4)×(∂Icc/∂T) =(0.6)2×(−1.0÷106)+2×0.6×204÷106 ×(+1.5÷104−1.3÷104) =−3.6÷107+7.3÷109 ≒−3.6÷107(A/℃) となる。尚、この値は、例えば、Vtndが、標準の
(−0.4v)でも、最大の(−0.25v)でも、最
小の(−0.55v)の場合でも同じである。
When the temperature characteristic (∂Icc / ∂T) is obtained from the experimental data according to the equation (b), for example, (V
When tnd = −0.4 v and Vtne = 0.2 v), (W4 / L4) × (∂Icc / ∂T) = (0.6) 2 × (−1.0 ÷ 10 6 ) + 2 × 0. 6 × 204 ÷ 10 6 × (+ 1.5 ÷ 10 4 -1.3 ÷ 10 4 ) = − 3.6 ÷ 10 7 + 7.3 ÷ 10 9 ≒ −3.6 ÷ 10 7 (A / ° C.) Become. This value is the same regardless of whether Vtnd is the standard (−0.4 V), the maximum (−0.25 V), or the minimum (−0.55 V).

【0018】ここで、従来技術の(a)式を用い、同一
条件での従来のMOSFETを用いた定電流源発生回路
の温度特性を計算する。まず、Vtnd=−0.4v
(Typ/標準)の場合は、 (Le/We)×(∂Icc/∂T) =(0.4)2×(−1.0÷106) +2×0.4×204÷106×(+1.6÷104) =−1.6÷107+2.6÷108 ≒−1.3÷107(A/℃) となる。
Here, the temperature characteristic of a constant current source generating circuit using a conventional MOSFET under the same conditions is calculated using the conventional equation (a). First, Vtnd = −0.4v
In the case of (Type / standard), (Le / We) × (∂Icc / ∂T) = (0.4) 2 × (−1.0 ÷ 10 6 ) + 2 × 0.4 × 204 ÷ 10 6 × (+ 1.6 ÷ 10 4 ) = − 1.6 ÷ 10 7 + 2.6 ÷ 10 8 ≒ 1.3 ÷ 10 7 (A / ° C.).

【0019】次に、Vtnd=−0.55v(Min/
最小)の場合は、 (Le/We)×(∂Icc/∂T) =(0.55)2×(−1.05÷106) +2×0.55×213÷106×(+1.7÷104) =−3.2÷107+4.0÷108 ≒−2.8÷107(A/℃) となる。
Next, Vtnd = -0.55v (Min /
In the case of (minimum), (Le / We) × (∂Icc / ∂T) = (0.55) 2 × (−1.05 ÷ 10 6 ) + 2 × 0.55 × 213 ÷ 10 6 × (+1. 7 ÷ 10 4 ) = − 3.2 ÷ 10 7 + 4.0 ÷ 10 8 ≒ −2.8 ÷ 10 7 (A / ° C.).

【0020】さらに、Vtnd=−0.25v(Max
/最大)の場合は、 (Le/We)×(∂Icc/∂T) =(0.25)2×(−0.95÷106) +2×0.25×195÷106×(+1.5÷104) =−5.9÷108+1.5÷108 ≒−0.44÷107(A/℃) となる。この結果からわかるように、本実施例のMOS
FET定電流源発生回路で発生する電流値(Icc)の
温度特性は、大きくなるが、ほぼ、「∂Ke/∂T」に
比例して変化することになり、特性のコントロールが容
易となる。
Further, Vtnd = -0.25v (Max
/ Max), (Le / We) × (∂Icc / ∂T) = (0.25) 2 × (−0.95 ÷ 10 6 ) + 2 × 0.25 × 195 ÷ 10 6 × (+1 5.5 ÷ 10 4 ) = − 5.9 ÷ 10 8 + 1.5 ÷ 10 8 ≒ −0.44 ÷ 10 7 (A / ° C.). As can be seen from this result, the MOS of the present embodiment
Although the temperature characteristic of the current value (Icc) generated by the FET constant current source generation circuit becomes large, it changes substantially in proportion to “∂Ke / ∂T”, which makes it easy to control the characteristics.

【0021】以上、図1を用いて説明したように、本実
施例のMOSFET定電流源発生回路では、MOSFE
T1〜4のパターンを特定のサイズとし、MOSFET
1を、MOSFET2〜4から、1回のドナーイオンの
インプランテーションのみで作る。このことにより、打
ち込みイオンの総数を、正確に制御することができ、定
電流値(Icc)の製造プロセスでのバラツキを小さく
することができる。また、その温度特性(∂Icc/∂
T)が、(∂Ke/∂T)に比例して変化するものとな
り、特性のコントロールが容易となる。
As described above with reference to FIG. 1, the MOSFET constant current source generating circuit of this embodiment
The pattern of T1-4 is set to a specific size, MOSFET
1 is made from MOSFETs 2 to 4 by only one implantation of donor ions. As a result, the total number of implanted ions can be accurately controlled, and variations in the manufacturing process of the constant current value (Icc) can be reduced. In addition, its temperature characteristics ({Icc / ∂
T) changes in proportion to (∂Ke / ∂T), which facilitates control of characteristics.

【0022】尚、本発明は、図1を用いて説明した実施
例に限定されるものではない。例えば、本実施例では、
nチャネル型のMOSFETを用いて説明しているが、
pチャネル型のMOSFETを用いても良い。
Note that the present invention is not limited to the embodiment described with reference to FIG. For example, in this embodiment,
Although the description is made using an n-channel MOSFET,
A p-channel MOSFET may be used.

【0023】[0023]

【発明の効果】本発明によれば、MOSFETの製造プ
ロセスでのバラツキに起因する、MOSFET定電流源
発生回路の電流値(Icc)と温度特性(∂Icc/∂
T)のロット間バラツキを小さくすることができ、MO
SFETの製造プロセスでのバラツキに影響されない、
高信頼な定電流を供給することが可能である。
According to the present invention, the current value (Icc) and the temperature characteristic ({Icc /}) of the MOSFET constant current source generating circuit due to the variation in the manufacturing process of the MOSFET.
T) the variation between lots can be reduced, and MO
Unaffected by variations in the SFET manufacturing process,
It is possible to supply a highly reliable constant current.

【0024】[0024]

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明のMOSFET定電流源発生回路の本発
明に係わる構成の一実施例を示す回路図である。
FIG. 1 is a circuit diagram showing an embodiment of a configuration according to the present invention of a MOSFET constant current source generating circuit of the present invention.

【図2】従来のMOSFETを用いた定電流源発生回路
の構成を示す回路図である。
FIG. 2 is a circuit diagram showing a configuration of a conventional constant current source generation circuit using MOSFETs.

【符号の説明】[Explanation of symbols]

1 Nチャネルデプレッション型MOSFET 2〜4 Nチャネルエンハンスメント型MOSFET 21 デプレッション型MOSFET 22、23 エンハンスメント型MOSFET 24 カレントミラー回路 DESCRIPTION OF SYMBOLS 1 N-channel depletion type MOSFET 2-4 N-channel enhancement type MOSFET 21 Depletion type MOSFET 22, 23 Enhancement type MOSFET 24 Current mirror circuit

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 エンハンスメント型の三つのMOSFE
Tと、該三つのMOSFETから、1回のドナーイオン
のインプランテーションのみで作られるデプレッション
型の一つのMOSFETとを、それぞれソースと基板を
接続してなる定電流源発生回路であり、 上記ソースにゲートを接続し、ドレインにプラス電源を
入力する上記デプレッション型の第1のMOSFET
と、 該第1のMOSFETのソースにゲートとドレインを接
続した上記エンハンスメント型の第2のMOSFET
と、 該第2のMOSFETのソースにゲートとドレインを接
続し、ソースをマイナス電源に接続した上記エンハンス
メント型の第3のMOSFETと、 ソースを上記マイナス電源に、ゲートを上記第1のMO
SFETのソースにそれぞれ接続し、ドレインに定電流
を出力する上記エンハンスメント型の第4のMOSFE
Tとを、 チャネルの幅と長さの比と導電係数との積からなる上記
第1のMOSFETのチャネル係数に対する、上記第2
のMOSFETのチャネル係数、および、上記第3のM
OSFETのチャネル係数のそれぞれの比の平方根の和
が1となる物理的寸法のパターンで接続することによ
り、 上記第4のMOSFETのドレインに流れる定電流を、
打ち込みイオンの総数として正確にコントロール可能な
上記第2〜第4のMOSFETのスレッシュホールド電
圧Vtneと上記第1のMOSFETのスレッシュホー
ルド電圧Vtndの絶対値との和で決定する構成とした
ことを特徴とするMOSFET定電流源発生回路。
1. An enhancement-type three MOSFE
T and a depletion-type MOSFET formed by only one implantation of donor ions from the three MOSFETs, each of which is a constant current source generating circuit connecting a source and a substrate. A depletion-type first MOSFET for connecting a gate and inputting a positive power supply to a drain
The enhancement-type second MOSFET having a gate and a drain connected to the source of the first MOSFET.
The enhancement-type third MOSFET in which a gate and a drain are connected to the source of the second MOSFET, and the source is connected to a negative power source; the source is the negative power source, and the gate is the first MO.
The enhancement-type fourth MOSFET connected to the source of the SFET and outputting a constant current to the drain.
T is calculated by multiplying the channel coefficient of the first MOSFET by the product of the ratio of the width to the length of the channel and the conductivity coefficient.
Channel coefficient of the MOSFET and the third M
By connecting them in a pattern of physical dimensions in which the sum of the square roots of the respective ratios of the channel coefficients of the OSFET is one .
And the constant current flowing through the drain of the fourth MOSFET is
Accurate control of the total number of implanted ions
Threshold voltage of the second to fourth MOSFETs
And the threshold voltage of the first MOSFET.
A MOSFET constant current source generating circuit, wherein the MOSFET constant current source generating circuit is configured to be determined by the sum of the absolute value of the threshold voltage Vtnd and the absolute value of the threshold voltage Vtnd .
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