JP3293742B2 - 判定帰還型信号推定器 - Google Patents
判定帰還型信号推定器Info
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03178—Arrangements involving sequence estimation techniques
- H04L25/03312—Arrangements specific to the provision of output signals
- H04L25/03324—Provision of tentative decisions
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- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明はデータ伝送に関し、
特に伝送路歪みを受けた信号から送信信号を推定する信
号推定方式に関する。
特に伝送路歪みを受けた信号から送信信号を推定する信
号推定方式に関する。
【０００２】
【従来の技術】図２は、本発明者によりＮＥＣ Ｒｅｓ
ｅａｒｃｈ ＆ Ｄｅｖｅｌｏｐｍｅｎｔ Ｖｏｌ．３
５（１９９５年４月）に開示されている技術を用いた判
定帰還型信号推定器（ＤＤＦＳＥ：Ｄｅｌａｙｅｄ Ｄ
ｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｓｅｑｕｅｎｃｅ
Ｅｓｔｉｍａｔｏｒ）の一例である。
ｅａｒｃｈ ＆ Ｄｅｖｅｌｏｐｍｅｎｔ Ｖｏｌ．３
５（１９９５年４月）に開示されている技術を用いた判
定帰還型信号推定器（ＤＤＦＳＥ：Ｄｅｌａｙｅｄ Ｄ
ｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｓｅｑｕｅｎｃｅ
Ｅｓｔｉｍａｔｏｒ）の一例である。
【０００３】図２の構成は、インパルス応答が図３に示
すような波形を持つ伝送路を対象にした構成になってい
る。プリカーサ成分ａ0 とセンター成分ａ1 はビタビア
ルゴリズムにより推定を行い、ポストカーサ成分のａ2
とａ3 はａ0 とａ1 から推定された信号を用いて取り除
く構成となっている。送信データとしては＋１と−１の
値を持つ２値信号を用いている。
すような波形を持つ伝送路を対象にした構成になってい
る。プリカーサ成分ａ0 とセンター成分ａ1 はビタビア
ルゴリズムにより推定を行い、ポストカーサ成分のａ2
とａ3 はａ0 とａ1 から推定された信号を用いて取り除
く構成となっている。送信データとしては＋１と−１の
値を持つ２値信号を用いている。
【０００４】まず、全体構成について説明する。入力端
子２０１から入力された信号は４つの減算器２０３へ入
力される。プリカーサ推定信号生成器２０２では送信デ
ータＸn とＸn+1 の値が（−１，−１）、（＋１，−
１）、（−１，＋１）、（＋１，＋１）の場合、それぞ
れを仮定したときの推定信号を求めて出力する。４つの
減算器２０３では入力信号とプリカーサ推定信号生成器
２０２の４つの出力についてそれぞれ減算を行い、入力
信号と推定信号との差をそれぞれ求める。第１のＤＦＥ
（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｓｔｉｍａ
ｔｏｒ）２１３では第１の仮判定器２１１で仮判定され
た送信データＸn-1 とＸn-2 からポストカーサ信号成分
を生成し出力する。
子２０１から入力された信号は４つの減算器２０３へ入
力される。プリカーサ推定信号生成器２０２では送信デ
ータＸn とＸn+1 の値が（−１，−１）、（＋１，−
１）、（−１，＋１）、（＋１，＋１）の場合、それぞ
れを仮定したときの推定信号を求めて出力する。４つの
減算器２０３では入力信号とプリカーサ推定信号生成器
２０２の４つの出力についてそれぞれ減算を行い、入力
信号と推定信号との差をそれぞれ求める。第１のＤＦＥ
（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｓｔｉｍａ
ｔｏｒ）２１３では第１の仮判定器２１１で仮判定され
た送信データＸn-1 とＸn-2 からポストカーサ信号成分
を生成し出力する。
【０００５】第２のＤＦＥ２１４では第２の仮判定器２
１２で仮判定された送信データＸn-1 とＸn-2 からポス
トカーサ信号成分を生成し出力する。４つの減算器２０
４では４つの減算器２０３の各出力から第１のＤＦＥ２
１３及び第２のＤＦＥ２１４の信号を引いて差信号をそ
れぞれ求める。４つの減算器２０４の出力信号はそれぞ
れ２乗演算器２０５で２乗演算され、４つのブランチメ
トリックとして出力される。
１２で仮判定された送信データＸn-1 とＸn-2 からポス
トカーサ信号成分を生成し出力する。４つの減算器２０
４では４つの減算器２０３の各出力から第１のＤＦＥ２
１３及び第２のＤＦＥ２１４の信号を引いて差信号をそ
れぞれ求める。４つの減算器２０４の出力信号はそれぞ
れ２乗演算器２０５で２乗演算され、４つのブランチメ
トリックとして出力される。
【０００６】４つの加算器２０６では、ブランチメトリ
ックと第１のレジスタ２０７及び第２のレジスタ２０８
から出力されるパスメトリックを加算する。第１の比較
選択器２０９及び第２の比較選択器２１０ではそれぞ
れ、２つのパスメトリックの内のどちらが小さい値を持
っているかを求め、小さい方を選択し次のパスメトリッ
クとして第１のレジスタ２０７及び第２のレジスタ２０
８へ出力すると共に、どちらを選択したかを示す選択信
号を第１の仮判定器２１１と第２の仮判定器２１２へ出
力する。
ックと第１のレジスタ２０７及び第２のレジスタ２０８
から出力されるパスメトリックを加算する。第１の比較
選択器２０９及び第２の比較選択器２１０ではそれぞ
れ、２つのパスメトリックの内のどちらが小さい値を持
っているかを求め、小さい方を選択し次のパスメトリッ
クとして第１のレジスタ２０７及び第２のレジスタ２０
８へ出力すると共に、どちらを選択したかを示す選択信
号を第１の仮判定器２１１と第２の仮判定器２１２へ出
力する。
【０００７】第１の仮判定器２１１では、図４における
パス１へ到達する生き残りパス系列に対応する仮判定デ
ータ系列を記憶すると共に、そのデータ系列を第１のＤ
ＦＥ２１３へ出力し、かつビタビアルゴリズムにおける
トレースバックにより求められた入力信号の推定値を出
力端子２２０へ出力する。第２の仮判定器２１２では、
図４におけるパス２へ到達する生き残りパス系列に対応
する仮判定データ系列を記憶すると共に、そのデータ系
列を第２のＤＦＥ２１４へ出力する。
パス１へ到達する生き残りパス系列に対応する仮判定デ
ータ系列を記憶すると共に、そのデータ系列を第１のＤ
ＦＥ２１３へ出力し、かつビタビアルゴリズムにおける
トレースバックにより求められた入力信号の推定値を出
力端子２２０へ出力する。第２の仮判定器２１２では、
図４におけるパス２へ到達する生き残りパス系列に対応
する仮判定データ系列を記憶すると共に、そのデータ系
列を第２のＤＦＥ２１４へ出力する。
【０００８】
【発明が解決しようとする課題】上記の判定帰還型信号
推定器における問題点は、１シンボル内に全ての演算を
終了できるようにしなければならないことである。その
理由は、減算器２０４、２乗演算器２０５、加算器２０
６、第１の比較選択器２０９、第１の仮判定器２１１、
第１のＤＦＥ２１３でループが構成されており、このル
ープの演算を１シンボル内に処理できなければならない
ためである。
推定器における問題点は、１シンボル内に全ての演算を
終了できるようにしなければならないことである。その
理由は、減算器２０４、２乗演算器２０５、加算器２０
６、第１の比較選択器２０９、第１の仮判定器２１１、
第１のＤＦＥ２１３でループが構成されており、このル
ープの演算を１シンボル内に処理できなければならない
ためである。
【０００９】すなわち、ビタビ等化器であればループが
構成されていないため途中にレジスタを挿入し、パイプ
ライン処理を構成することにより高速処理が実現できる
が、判定帰還型ではループ構成になっており、１シンボ
ル前の仮判定結果を次のシンボルの演算に用いるためパ
イプライン処理を用いることができない。
構成されていないため途中にレジスタを挿入し、パイプ
ライン処理を構成することにより高速処理が実現できる
が、判定帰還型ではループ構成になっており、１シンボ
ル前の仮判定結果を次のシンボルの演算に用いるためパ
イプライン処理を用いることができない。
【００１０】１シンボル内に全ての演算を終了させるた
めには、高速演算用の演算回路を用いる必要がある。し
かし、高速演算を行うと一般に消費電力が上がる欠点が
ある。一方、消費電力を抑えようとすると、演算速度が
低下するため、高速データ伝送用に対応出来なくなる。
めには、高速演算用の演算回路を用いる必要がある。し
かし、高速演算を行うと一般に消費電力が上がる欠点が
ある。一方、消費電力を抑えようとすると、演算速度が
低下するため、高速データ伝送用に対応出来なくなる。
【００１１】
【課題を解決するための手段】本発明による判定帰還型
信号推定器は、伝送路歪みによってｋ値（ｋは２以上の
整数）信号に歪みを生じた信号を推定する信号推定方式
であって、インパルス応答のプリカーサ成分がｎシンボ
ル、センター成分が１シンボル、ポストカーサ成分がｍ
シンボルとなる伝送路で歪みを受けた入力信号をビタビ
アルゴリズムを用いて推定する信号推定方式に適用さ
れ、ｊ（＝ｋの（ｎ＋１）乗）個の推定信号を生成する
プリカーサ推定信号生成器と、入力信号から前記プリカ
ーサ推定信号生成器のｊ個の出力信号を減算するｊ個の
減算器と、前記ｊ個の減算器の出力信号を１シンボル分
遅延させるためのｊ個のレジスタと、前記ｊ個のレジス
タからポストカーサ成分を差し引くためにポストカーサ
成分を出力するｉ（＝２のｎ乗）個のセレクタと、前記
ｊ個のレジスタの各出力信号から前記ｉ個のセレクタの
出力信号を減算するｊ個の減算器と、前記ｊ個の減算器
の出力信号の２乗演算をすることによりｊ個のブランチ
メトリックを求めるｊ個の２乗演算器と、前記ｊ個のブ
ランチメトリックとパスメトリックを格納したｉ個のレ
ジスタの出力信号を加算するｊ個の加算器と、前記ｊ個
の加算器の出力信号からビタビアルゴリズムに基づいて
生き残りパスを選択し、生き残りパスの値を前記ｉ個の
レジスタヘ出力すると共に、どの生き残りパスを選択し
たかの情報をｉ個の仮判定器及び前記ｉ個のセレクタヘ
出力するｉ個の比較選択器と、前記ｉ個の仮判定器から
ビタビアルゴリズムにおける各パスのポストカーサ成分
を生成するｊ個のＤＦＥとを含み、前記ｉ個のレジスタ
は、前記ｉ個の比較選択器のそれぞれの出力信号をパス
メトリックとして格納し、前記ｉ個の仮判定器は、前記
ｉ個の比較選択器のそれぞれの出力信号を受けてビタビ
アルゴリズムにおけるｉ個のｍシンボルからなる生き残
りパス系列を生成し、前記ｉ個のセレクタは、前記ｊ個
のＤＦＥからのｊ個の出力のうちｉ個を前記ｉ個の比較
選択器の出力信号により選択するものであり、前記ｉ個
の仮判定器の中の一つはビタビアルゴルズムに基づいて
生き残りパスをトレースバックし推定信号を出力する端
子を有することを特徴とする。
信号推定器は、伝送路歪みによってｋ値（ｋは２以上の
整数）信号に歪みを生じた信号を推定する信号推定方式
であって、インパルス応答のプリカーサ成分がｎシンボ
ル、センター成分が１シンボル、ポストカーサ成分がｍ
シンボルとなる伝送路で歪みを受けた入力信号をビタビ
アルゴリズムを用いて推定する信号推定方式に適用さ
れ、ｊ（＝ｋの（ｎ＋１）乗）個の推定信号を生成する
プリカーサ推定信号生成器と、入力信号から前記プリカ
ーサ推定信号生成器のｊ個の出力信号を減算するｊ個の
減算器と、前記ｊ個の減算器の出力信号を１シンボル分
遅延させるためのｊ個のレジスタと、前記ｊ個のレジス
タからポストカーサ成分を差し引くためにポストカーサ
成分を出力するｉ（＝２のｎ乗）個のセレクタと、前記
ｊ個のレジスタの各出力信号から前記ｉ個のセレクタの
出力信号を減算するｊ個の減算器と、前記ｊ個の減算器
の出力信号の２乗演算をすることによりｊ個のブランチ
メトリックを求めるｊ個の２乗演算器と、前記ｊ個のブ
ランチメトリックとパスメトリックを格納したｉ個のレ
ジスタの出力信号を加算するｊ個の加算器と、前記ｊ個
の加算器の出力信号からビタビアルゴリズムに基づいて
生き残りパスを選択し、生き残りパスの値を前記ｉ個の
レジスタヘ出力すると共に、どの生き残りパスを選択し
たかの情報をｉ個の仮判定器及び前記ｉ個のセレクタヘ
出力するｉ個の比較選択器と、前記ｉ個の仮判定器から
ビタビアルゴリズムにおける各パスのポストカーサ成分
を生成するｊ個のＤＦＥとを含み、前記ｉ個のレジスタ
は、前記ｉ個の比較選択器のそれぞれの出力信号をパス
メトリックとして格納し、前記ｉ個の仮判定器は、前記
ｉ個の比較選択器のそれぞれの出力信号を受けてビタビ
アルゴリズムにおけるｉ個のｍシンボルからなる生き残
りパス系列を生成し、前記ｉ個のセレクタは、前記ｊ個
のＤＦＥからのｊ個の出力のうちｉ個を前記ｉ個の比較
選択器の出力信号により選択するものであり、前記ｉ個
の仮判定器の中の一つはビタビアルゴルズムに基づいて
生き残りパスをトレースバックし推定信号を出力する端
子を有することを特徴とする。
【００１２】
【作用】本発明は、信号推定演算速度を高めるために、
演算速度に最も影響を与える帰還ループから推定信号を
生成する部分をはずし、推定信号生成の代わりに推定信
号を選択するセレクタを付加する点に特徴を有する。
演算速度に最も影響を与える帰還ループから推定信号を
生成する部分をはずし、推定信号生成の代わりに推定信
号を選択するセレクタを付加する点に特徴を有する。
【００１３】より具体的には、図１において第１の比較
選択器１１０または第２の比較選択器１１１における選
択信号を第１のＤＦＥ１１４から第４のＤＦＥ１１７ま
でへ直接与えるのではなく、第１のセレクタ１１８また
は第２のセレクタ１１９へ与える。よって、信号推定の
演算速度に最も影響を与える帰還ループが第１〜第４の
ＤＦＥ１１４〜１１７を通らずに演算遅延の小さい第
１、第２のセレクタ１１８、１１９を通るようになり、
信号推定の演算速度を高められる特徴がある。
選択器１１０または第２の比較選択器１１１における選
択信号を第１のＤＦＥ１１４から第４のＤＦＥ１１７ま
でへ直接与えるのではなく、第１のセレクタ１１８また
は第２のセレクタ１１９へ与える。よって、信号推定の
演算速度に最も影響を与える帰還ループが第１〜第４の
ＤＦＥ１１４〜１１７を通らずに演算遅延の小さい第
１、第２のセレクタ１１８、１１９を通るようになり、
信号推定の演算速度を高められる特徴がある。
【００１４】図１において、第１のＤＦＥ１１４から第
４のＤＦＥ１１７は、図８に示すように乗算器と加算器
で構成されている。図８ではポストカーサ成分が２シン
ボルの時の構成図であるが、ポストカーサ成分のシンボ
ル数が増えると加算器が多段接続になるため、演算処理
遅延時間もそれに比例して増大する。
４のＤＦＥ１１７は、図８に示すように乗算器と加算器
で構成されている。図８ではポストカーサ成分が２シン
ボルの時の構成図であるが、ポストカーサ成分のシンボ
ル数が増えると加算器が多段接続になるため、演算処理
遅延時間もそれに比例して増大する。
【００１５】一方、第１のセレクタ１１８や第２のセレ
クタ１１９はポストカーサ成分のシンボル数に関係なく
単なる論理ゲート１段で構成できるので、演算処理遅延
時間は他の処理時間に比べて無視できる量となる。
クタ１１９はポストカーサ成分のシンボル数に関係なく
単なる論理ゲート１段で構成できるので、演算処理遅延
時間は他の処理時間に比べて無視できる量となる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。図１の構成は、図２と同様に、インパルス
応答が図３に示すような波形を持つ伝送路を対象にした
構成とする。入力端子１０１から入力された信号は４つ
の減算器１０３へ入力される。プリカーサ推定信号生成
器１０２では送信データＸn とＸn+1 の値が（−１，−
１）、（＋１，−１）、（−１，＋１）、（＋１，＋
１）の場合それぞれを仮定したときの推定信号を求めて
出力する。４つの減算器１０３では入力信号とプリカー
サ推定信号生成器２０２からの４つの出力についてそれ
ぞれ減算を行い、入力信号と推定信号との差をそれぞれ
求める。４つの減算器１０３の出力信号はパイプライン
処理のために４つのレジスタ１０４へそれぞれ記憶され
る。
て説明する。図１の構成は、図２と同様に、インパルス
応答が図３に示すような波形を持つ伝送路を対象にした
構成とする。入力端子１０１から入力された信号は４つ
の減算器１０３へ入力される。プリカーサ推定信号生成
器１０２では送信データＸn とＸn+1 の値が（−１，−
１）、（＋１，−１）、（−１，＋１）、（＋１，＋
１）の場合それぞれを仮定したときの推定信号を求めて
出力する。４つの減算器１０３では入力信号とプリカー
サ推定信号生成器２０２からの４つの出力についてそれ
ぞれ減算を行い、入力信号と推定信号との差をそれぞれ
求める。４つの減算器１０３の出力信号はパイプライン
処理のために４つのレジスタ１０４へそれぞれ記憶され
る。
【００１７】第１のＤＦＥ１１４では、送信データＸn-
1 が−１、送信データＸn-2 が第１の仮判定器１１２で
仮判定された値と仮定したポストカーサ信号成分を生成
し出力する。第２のＤＦＥ１１５では、送信データＸn-
1 が＋１、送信データＸn-2が第１の仮判定器１１２で
仮判定された値と仮定したポストカーサ信号成分を生成
し出力する。第３のＤＦＥ１１６では、送信データＸn-
1 が−１、送信データＸn-2 が第２の仮判定器１１３で
仮判定された値と仮定したポストカーサ信号成分を生成
し出力する。第４のＤＦＥ１１７では、送信データＸn-
1 が＋１、送信データＸn-2 が第２の仮判定器１１３で
仮判定された値と仮定したポストカーサ信号成分を生成
し出力する。
1 が−１、送信データＸn-2 が第１の仮判定器１１２で
仮判定された値と仮定したポストカーサ信号成分を生成
し出力する。第２のＤＦＥ１１５では、送信データＸn-
1 が＋１、送信データＸn-2が第１の仮判定器１１２で
仮判定された値と仮定したポストカーサ信号成分を生成
し出力する。第３のＤＦＥ１１６では、送信データＸn-
1 が−１、送信データＸn-2 が第２の仮判定器１１３で
仮判定された値と仮定したポストカーサ信号成分を生成
し出力する。第４のＤＦＥ１１７では、送信データＸn-
1 が＋１、送信データＸn-2 が第２の仮判定器１１３で
仮判定された値と仮定したポストカーサ信号成分を生成
し出力する。
【００１８】第１のセレクタ１１８では、第１の比較選
択器１１０の出力信号に基づいて第１のＤＦＥ１１４の
出力か第２のＤＦＥ１１５の出力のどちらかを選択し出
力する。第２のセレクタ１１９では、第２の比較選択器
１１１の出力信号に基づいて第３のＤＦＥ１１６の出力
か第４のＤＦＥ１１６の出力のどちらかを選択し出力す
る。４つの減算器１０５ではそれぞれ、４つのレジスタ
１０４の各出力から第１のセレクタ１１８あるいは第２
のセレクタ１１９の信号を引いて差信号をそれぞれ求め
る。４つの減算器１０５の出力信号はそれぞれ、４つの
２乗演算器１０６で２乗演算され、４つのブランチメト
リックとして出力される。４つの加算器１０７ａ，ｌ０
７ｂ，ｌ０７ｃ，１０７ｄでは、ブランチメトリックと
第１のレジスタ１０８あるいは第２のレジスタ１０９か
ら出力されるパスメトリックとを加算する。
択器１１０の出力信号に基づいて第１のＤＦＥ１１４の
出力か第２のＤＦＥ１１５の出力のどちらかを選択し出
力する。第２のセレクタ１１９では、第２の比較選択器
１１１の出力信号に基づいて第３のＤＦＥ１１６の出力
か第４のＤＦＥ１１６の出力のどちらかを選択し出力す
る。４つの減算器１０５ではそれぞれ、４つのレジスタ
１０４の各出力から第１のセレクタ１１８あるいは第２
のセレクタ１１９の信号を引いて差信号をそれぞれ求め
る。４つの減算器１０５の出力信号はそれぞれ、４つの
２乗演算器１０６で２乗演算され、４つのブランチメト
リックとして出力される。４つの加算器１０７ａ，ｌ０
７ｂ，ｌ０７ｃ，１０７ｄでは、ブランチメトリックと
第１のレジスタ１０８あるいは第２のレジスタ１０９か
ら出力されるパスメトリックとを加算する。
【００１９】第１の比較選択器１１０、第２の比較選択
器１１１ではそれぞれ、２つのパスメトリックの内のど
ちらが小さい値を持っているかを求めて小さい方を選択
し、次のパスメトリックとして第１のレジスタ１０８、
第２のレジスタ１０９へ出力すると共に、どちらを選択
したのかを示す選択信号を第１の仮判定器１１２、第２
の仮判定器１１３及び第１のセレクタ１１８、第２のセ
レクタ１１９へ出力する。
器１１１ではそれぞれ、２つのパスメトリックの内のど
ちらが小さい値を持っているかを求めて小さい方を選択
し、次のパスメトリックとして第１のレジスタ１０８、
第２のレジスタ１０９へ出力すると共に、どちらを選択
したのかを示す選択信号を第１の仮判定器１１２、第２
の仮判定器１１３及び第１のセレクタ１１８、第２のセ
レクタ１１９へ出力する。
【００２０】第１の仮判定器１１２では、図４における
パス１へ到達する生き残りパス系列に対応する仮判定デ
ータ系列を記憶すると共に、そのデータ系列を第１のＤ
ＦＥ１１４及び第２のＤＦＥ１１５へ出力し、かつビタ
ビアルゴリズムにおけるトレースバックにより求められ
た入力信号の推定値を出力端子１２０へ出力する。第２
の仮判定器１１３では、図４におけるパス２へ到達する
生き残りパス系列に対応する仮判定データ系列を記憶す
ると共に、そのデータ系列を第３のＤＦＥ１１６及び第
４のＤＦＥ１１７へ出力する。
パス１へ到達する生き残りパス系列に対応する仮判定デ
ータ系列を記憶すると共に、そのデータ系列を第１のＤ
ＦＥ１１４及び第２のＤＦＥ１１５へ出力し、かつビタ
ビアルゴリズムにおけるトレースバックにより求められ
た入力信号の推定値を出力端子１２０へ出力する。第２
の仮判定器１１３では、図４におけるパス２へ到達する
生き残りパス系列に対応する仮判定データ系列を記憶す
ると共に、そのデータ系列を第３のＤＦＥ１１６及び第
４のＤＦＥ１１７へ出力する。
【００２１】次に、本発明の実施の形態の動作について
詳細に説明する。現在の時刻をＴnとし、送信信号系列
をＸn-2 、Ｘn-1 、Ｘn 、Ｘn+1 とすると、図３に示す
インパルス応答を持つ伝送路で歪みを受けた入力信号
は、Ｘn+1 ・ａ0 ＋Ｘn ・ａ1＋Ｘn-1 ・ａ2 ＋Ｘn-2
・ａ3 となる。
詳細に説明する。現在の時刻をＴnとし、送信信号系列
をＸn-2 、Ｘn-1 、Ｘn 、Ｘn+1 とすると、図３に示す
インパルス応答を持つ伝送路で歪みを受けた入力信号
は、Ｘn+1 ・ａ0 ＋Ｘn ・ａ1＋Ｘn-1 ・ａ2 ＋Ｘn-2
・ａ3 となる。
【００２２】プリカーサ推定信号生成器１０２では、
（Ｘn ，Ｘn+1 ）が（−１，−１）、（−１，＋１）、
（＋１，−１）、（＋１，＋１）の４通りの場合につい
て（Ｘn+1 ・ａ0 ＋Ｘn ・ａ1 ）を求める。プリカーサ
推定信号生成器１０２のそれぞれの出力信号を４つの減
算器１０３で入力信号から引くことにより、４つの減算
器１０３の出力の中の１つはプリカーサ成分がキャンセ
ルされた信号となっている。このプリカーサ成分の推定
は、判定帰還におけるループ構成から取り除くことがで
きるので、レジスタ１０４により１シンボル分遅延させ
る。すなわち、プリカーサ成分の推定は４つのレジスタ
１０４を挿入することにより、１シンボル前に演算を済
ませておくことができる。
（Ｘn ，Ｘn+1 ）が（−１，−１）、（−１，＋１）、
（＋１，−１）、（＋１，＋１）の４通りの場合につい
て（Ｘn+1 ・ａ0 ＋Ｘn ・ａ1 ）を求める。プリカーサ
推定信号生成器１０２のそれぞれの出力信号を４つの減
算器１０３で入力信号から引くことにより、４つの減算
器１０３の出力の中の１つはプリカーサ成分がキャンセ
ルされた信号となっている。このプリカーサ成分の推定
は、判定帰還におけるループ構成から取り除くことがで
きるので、レジスタ１０４により１シンボル分遅延させ
る。すなわち、プリカーサ成分の推定は４つのレジスタ
１０４を挿入することにより、１シンボル前に演算を済
ませておくことができる。
【００２３】入力信号の中のポストカーサ成分を含んだ
項（Ｘn-1 ・ａ2 ＋Ｘn-2 ・ａ3 ）は、従来の技術では
第１の仮判定器１１２及び第２の仮判定器１１３の出力
信号系列のみで演算できる。すなわち、図４で、時刻Ｔ
n のブランチメトリックを計算するに当たり、パス１及
びパス２へつながる時刻Ｔn-1 及びＴn-2 の生き残りパ
スから仮判定値がそれぞれ求められる。しかし、シンボ
ルレートが高くなってくると，時刻Ｔn-1 の生き残りパ
スが判定するまで時刻Ｔn のブランチメトリックの演算
を待っていると処理が間に合わなくなってくる。
項（Ｘn-1 ・ａ2 ＋Ｘn-2 ・ａ3 ）は、従来の技術では
第１の仮判定器１１２及び第２の仮判定器１１３の出力
信号系列のみで演算できる。すなわち、図４で、時刻Ｔ
n のブランチメトリックを計算するに当たり、パス１及
びパス２へつながる時刻Ｔn-1 及びＴn-2 の生き残りパ
スから仮判定値がそれぞれ求められる。しかし、シンボ
ルレートが高くなってくると，時刻Ｔn-1 の生き残りパ
スが判定するまで時刻Ｔn のブランチメトリックの演算
を待っていると処理が間に合わなくなってくる。
【００２４】そこで、本発明では、時刻Ｔn-1 の仮判定
値は予め＋１の場合と−１の場合それぞれについてポス
トカーサ成分の推定信号を求めておき、第１のセレクタ
１１８及び第２のセレクタ１１９で選択するだけにす
る。時刻Ｔn-2 の生き残りパスについては２シンボル分
の時間的余裕があるので、従来例と同じ様に第１の仮判
定器１１２及び第２の仮判定器１１３の出力信号を用い
る。
値は予め＋１の場合と−１の場合それぞれについてポス
トカーサ成分の推定信号を求めておき、第１のセレクタ
１１８及び第２のセレクタ１１９で選択するだけにす
る。時刻Ｔn-2 の生き残りパスについては２シンボル分
の時間的余裕があるので、従来例と同じ様に第１の仮判
定器１１２及び第２の仮判定器１１３の出力信号を用い
る。
【００２５】このようにすることにより、判定帰還ルー
プが図１において、減算器１０５、２乗演算器１０６、
加算器１０７ａ、第１の比較選択器１１０、第１のセレ
クタ１１８のループが１シンボル内に演算できれば正常
に処理できるようになる。
プが図１において、減算器１０５、２乗演算器１０６、
加算器１０７ａ、第１の比較選択器１１０、第１のセレ
クタ１１８のループが１シンボル内に演算できれば正常
に処理できるようになる。
【００２６】すなわち、従来の技術では、図５に示すよ
うに、１シンボル時間Ｔs において、推定信号演算（第
１のＤＦＥ２１３の演算）とメトリック演算（減算器２
０４、２乗演算器２０５、加算器２０６の演算）と比較
（第２の比較選択器２０９の演算）を行わなければなら
ない。これに対し、本発明では、図６に示すように、推
定信号演算に代わり第１のセレクタ１１８の選択のみで
処理できるようになるので、全体の処理時間の短縮が計
れる。
うに、１シンボル時間Ｔs において、推定信号演算（第
１のＤＦＥ２１３の演算）とメトリック演算（減算器２
０４、２乗演算器２０５、加算器２０６の演算）と比較
（第２の比較選択器２０９の演算）を行わなければなら
ない。これに対し、本発明では、図６に示すように、推
定信号演算に代わり第１のセレクタ１１８の選択のみで
処理できるようになるので、全体の処理時間の短縮が計
れる。
【００２７】一般に、セレクタの処理時間は論理回路の
１ゲートの遅延時間程度で済むが、ＤＦＥ演算では加算
器が多段接続されるので遅延時間が長くなる。特に、ポ
ストカーサ成分が時間的に長いときは演算遅延時間は長
くなる。
１ゲートの遅延時間程度で済むが、ＤＦＥ演算では加算
器が多段接続されるので遅延時間が長くなる。特に、ポ
ストカーサ成分が時間的に長いときは演算遅延時間は長
くなる。
【００２８】図７はプリカーサ推定信号生成器１０２の
一例である。このプリカーサ推定信号生成器１０２は４
つのトランスバーサル型フィルタで構成され、プリカー
サ推定信号１は−ａ0 −ａ1 が、プリカーサ推定信号２
は＋ａ0 −ａ1 が、プリカーサ推定信号３は−ａ0 ＋ａ
1 が、プリカーサ推定信号４は＋ａ0 ＋ａ1 がそれぞれ
出力される。
一例である。このプリカーサ推定信号生成器１０２は４
つのトランスバーサル型フィルタで構成され、プリカー
サ推定信号１は−ａ0 −ａ1 が、プリカーサ推定信号２
は＋ａ0 −ａ1 が、プリカーサ推定信号３は−ａ0 ＋ａ
1 が、プリカーサ推定信号４は＋ａ0 ＋ａ1 がそれぞれ
出力される。
【００２９】図８は第１〜第４のＤＦＥ１１４〜１１７
の一例である。これもプリカーサ推定信号生成器１０２
と同様に、それぞれのＤＦＥはトランスバーサル型フィ
ルタで構成される。フィルタの入力信号として、第１の
ＤＦＥ出力及び第２のＤＦＥ出力は、第１の仮判定器１
１２からの仮判定信号が、第３のＤＦＥ出力及び第４の
ＤＦＥ出力は、第２の仮判定器１１３からの仮判定信号
が用いられる。
の一例である。これもプリカーサ推定信号生成器１０２
と同様に、それぞれのＤＦＥはトランスバーサル型フィ
ルタで構成される。フィルタの入力信号として、第１の
ＤＦＥ出力及び第２のＤＦＥ出力は、第１の仮判定器１
１２からの仮判定信号が、第３のＤＦＥ出力及び第４の
ＤＦＥ出力は、第２の仮判定器１１３からの仮判定信号
が用いられる。
【００３０】なお、上記の実施の形態では、伝送路歪み
によってｋ値（ｋは２以上の整数）信号に歪みを生じた
信号を推定する信号推定方式であって、インパルス応答
のプリカーサ成分がｎシンボル、センター成分が１シン
ボル、ポストカーサ成分がｍシンボルとなる伝送路で歪
みを受けた入力信号をビタビアルゴリズムを用いて推定
する信号推定方式に適用する場合についての一例であ
る。このような条件のもとで、一般的に言えば、プリカ
ーサ推定信号生成器１０２は、ｊ（＝ｋの（ｎ＋１）
乗）個の推定信号を生成する。その結果、減算器１０
３、レジスタ１０４はｊ個必要となる。一方、セレクタ
はｉ（＝２のｎ乗）個となり、減算器１０５、２乗演算
器１０６、加算器１０７はｊ個となる。更に、比較選択
器、レジスタ、仮判定器はｉ個となり、ＤＦＥはｊ個必
要となる。
によってｋ値（ｋは２以上の整数）信号に歪みを生じた
信号を推定する信号推定方式であって、インパルス応答
のプリカーサ成分がｎシンボル、センター成分が１シン
ボル、ポストカーサ成分がｍシンボルとなる伝送路で歪
みを受けた入力信号をビタビアルゴリズムを用いて推定
する信号推定方式に適用する場合についての一例であ
る。このような条件のもとで、一般的に言えば、プリカ
ーサ推定信号生成器１０２は、ｊ（＝ｋの（ｎ＋１）
乗）個の推定信号を生成する。その結果、減算器１０
３、レジスタ１０４はｊ個必要となる。一方、セレクタ
はｉ（＝２のｎ乗）個となり、減算器１０５、２乗演算
器１０６、加算器１０７はｊ個となる。更に、比較選択
器、レジスタ、仮判定器はｉ個となり、ＤＦＥはｊ個必
要となる。
【００３１】
【発明の効果】本発明により、判定帰還型信号推定器に
おける演算速度の上限を決定する帰還ループにおける演
算処理遅延時間において、推定信号を求めるための演算
時間をセレクタの選択時間に置き換えられるので、帰還
ループの演算処理遅延時間を短縮でき、より高速データ
伝送における信号推定に適用できるようになる。特に、
伝送路歪みにおいてマルチパスの多い環境ではポストカ
ーサ成分が時間的に長くなるので、推定信号を求めるた
めに加算器を多段接続する必要が生じるため、推定信号
を求める時間がセレクトの選択時間に置き換えられるこ
とで大幅な時間短縮となる。
おける演算速度の上限を決定する帰還ループにおける演
算処理遅延時間において、推定信号を求めるための演算
時間をセレクタの選択時間に置き換えられるので、帰還
ループの演算処理遅延時間を短縮でき、より高速データ
伝送における信号推定に適用できるようになる。特に、
伝送路歪みにおいてマルチパスの多い環境ではポストカ
ーサ成分が時間的に長くなるので、推定信号を求めるた
めに加算器を多段接続する必要が生じるため、推定信号
を求める時間がセレクトの選択時間に置き換えられるこ
とで大幅な時間短縮となる。
【図１】本発明の実施の形態の構成を示すブロック図で
ある。
ある。
【図２】従来例の構成を示すブロック図である。
【図３】伝送路歪みのインパルス応答を説明するための
図である。
図である。
【図４】ビタビアルゴリズムにおける状態遷移を説明す
るための図である。
るための図である。
【図５】図２に示す従来例の１シンボル時間内における
演算時間の配分を説明するための図である。
演算時間の配分を説明するための図である。
【図６】本発明の実施の形態の１シンボル時間内におけ
る演算時間の配分を説明するための図である。
る演算時間の配分を説明するための図である。
【図７】図１に示すプリカーサ推定信号生成器の一例を
示した図である。
示した図である。
【図８】図１に示すＤＦＥの一例を示した図である。
１０１ 入力端子 １０２ プリカーサ推定信号生成器 １０３ 減算器 １０４ レジスタ １０５ 減算器 １０６ ２乗演算器 １０７ａ〜１０７ｄ 加算器 １０８ 第１のレジスタ １０９ 第２のレジスタ １１０ 第１の比較選択器 １１１ 第２の比較選択器 １１２ 第１の仮判定器 １１３ 第２の仮判定器 １１４ 第１のＤＦＥ １１５ 第２のＤＦＥ １１６ 第３のＤＦＥ １１７ 第４のＤＦＥ １１８ 第１のセレクタ １１９ 第２のセレクタ
フロントページの続き (56)参考文献 特開 平８−8788（ＪＰ，Ａ) 松井仁志，“非線形歪等化用適応型ビ タビ等化器”，電子情報通信学会技術研 究報告，ＭＲ91−54〜64，Ｖｏｌ．91, Ｎｏ．385（1991．12．17）Ｐ．23〜28 松井仁志，“遅延判定帰還型最尤復号 法による非線形歪の等化特性”，1991年 電子情報通信学会秋季大会講演論文集 〔分冊５〕（1991．８．15）Ｐ．５−17 (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 3/00 - 3/18 H04L 25/00 - 25/08 H04M 1/58 - 1/60 H04L 27/00 - 27/22
Claims (3)
- 【請求項１】 伝送路歪みによってｋ値（ｋは２以上の
整数）信号に歪みを生じた信号を推定する信号推定方式
であって、インパルス応答のプリカーサ成分がｎシンボ
ル、センター成分が１シンボル、ポストカーサ成分がｍ
シンボルとなる伝送路で歪みを受けた入力信号をビタビ
アルゴリズムを用いて推定する信号推定方式において、 ｊ（＝ｋの（ｎ＋１）乗）個の推定信号を生成するプリ
カーサ推定信号生成器と、 入力信号から前記プリカーサ推定信号生成器のｊ個の出
力信号を減算するｊ個の減算器と、 前記ｊ個の減算器の出力信号を１シンボル分遅延させる
ためのｊ個のレジスタと、 前記ｊ個のレジスタからポストカーサ成分を差し引くた
めにポストカーサ成分を出力するｉ（＝２のｎ乗）個の
セレクタと、 前記ｊ個のレジスタの各出力信号から前記ｉ個のセレク
タの出力信号を減算するｊ個の減算器と、 前記ｊ個の減算器の出力信号の２乗演算をすることによ
りｊ個のブランチメトリックを求めるｊ個の２乗演算器
と、 前記ｊ個のブランチメトリックとパスメトリックを格納
したｉ個のレジスタの出力信号を加算するｊ個の加算器
と、 前記ｊ個の加算器の出力信号からビタビアルゴリズムに
基づいて生き残りパスを選択し、生き残りパスの値を前
記ｉ個のレジスタヘ出力すると共に、どの生き残りパス
を選択したかの情報をｉ個の仮判定器及び前記ｉ個のセ
レクタヘ出力するｉ個の比較選択器と、 前記ｉ個の仮判定器からビタビアルゴリズムにおける各
パスのポストカーサ成分を生成するｊ個のＤＦＥとを含
み、 前記ｉ個のレジスタは、前記ｉ個の比較選択器のそれぞ
れの出力信号をパスメトリックとして格納し、前記ｉ個
の仮判定器は、前記ｉ個の比較選択器のそれぞれの出力
信号を受けてビタビアルゴリズムにおけるｉ個のｍシン
ボルからなる生き残りパス系列を生成し、前記ｉ個のセ
レクタは、前記ｊ個のＤＦＥからのｊ個の出力のうちｉ
個を前記ｉ個の比較選択器の出力信号により選択するも
のであり、前記ｉ個の仮判定器の中の一つはビタビアル
ゴルズムに基づいて生き残りパスをトレースバックし推
定信号を出力する端子を有することを特徴とする判定帰
還型信号推定器。 - 【請求項２】 前記プリカーサ推定信号生成器は、Ｊ個
のトランスバーサル型フィルタで構成されることを特徴
とする請求項１記載の判定帰還型信号推定器。 - 【請求項３】 前記ｊ個のＤＦＥはそれぞれ、トランス
バーサル型フィルタで構成されることを特徴とする請求
項１あるいは２記載の判定帰還型信号推定器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16992396A JP3293742B2 (ja) | 1996-06-28 | 1996-06-28 | 判定帰還型信号推定器 |
| US08/886,016 US6035006A (en) | 1996-06-28 | 1997-06-30 | Estimator having a feedback loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16992396A JP3293742B2 (ja) | 1996-06-28 | 1996-06-28 | 判定帰還型信号推定器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022879A JPH1022879A (ja) | 1998-01-23 |
| JP3293742B2 true JP3293742B2 (ja) | 2002-06-17 |
Family
ID=15895460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16992396A Expired - Fee Related JP3293742B2 (ja) | 1996-06-28 | 1996-06-28 | 判定帰還型信号推定器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6035006A (ja) |
| JP (1) | JP3293742B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7016539B1 (en) | 1998-07-13 | 2006-03-21 | Cognex Corporation | Method for fast, robust, multi-dimensional pattern recognition |
| US6535554B1 (en) * | 1998-11-17 | 2003-03-18 | Harris Corporation | PCS signal separation in a one dimensional channel |
| US6690754B1 (en) | 1999-06-04 | 2004-02-10 | Agere Systems Inc. | Method and apparatus for reducing the computational complexity and relaxing the critical path of reduced state sequence estimation (RSSE) techniques |
| US6999521B1 (en) * | 1999-12-23 | 2006-02-14 | Lucent Technologies Inc. | Method and apparatus for shortening the critical path of reduced complexity sequence estimation techniques |
| US7000175B2 (en) * | 2000-11-03 | 2006-02-14 | Agere Systems Inc. | Method and apparatus for pipelined joint equalization and decoding for gigabit communications |
| US20050264906A1 (en) * | 2004-05-25 | 2005-12-01 | Haratsch Erich F | Method and apparatus for reduced-state Viterbi detection in a read channel of a magnetic recording system |
| US7656959B2 (en) | 2001-04-13 | 2010-02-02 | Agere Systems Inc. | Pipelined decision-feedback unit in a reduced-state viterbi detector with local feedback |
| EP1386417B1 (en) * | 2001-04-24 | 2005-06-08 | Nokia Corporation | Method and device for estimating sir of a signal |
| US7190834B2 (en) * | 2003-07-22 | 2007-03-13 | Cognex Technology And Investment Corporation | Methods for finding and characterizing a deformed pattern in an image |
| US7380199B2 (en) * | 2004-05-25 | 2008-05-27 | Agere Systems Inc. | Method and apparatus for precomputation and pipelined selection of branch metrics in a reduced-state Viterbi detector |
| US7487432B2 (en) * | 2004-05-25 | 2009-02-03 | Agere Systems Inc. | Method and apparatus for multiple step Viterbi detection with local feedback |
| US7653154B2 (en) * | 2004-05-25 | 2010-01-26 | Agere Systems Inc. | Method and apparatus for precomputation and pipelined selection of intersymbol interference estimates in a reduced-state Viterbi detector |
| US8437502B1 (en) | 2004-09-25 | 2013-05-07 | Cognex Technology And Investment Corporation | General pose refinement and tracking tool |
| US8116366B2 (en) * | 2008-04-28 | 2012-02-14 | Renesas Electronics Corporation | Delayed decision feedback sequence estimator |
| JP5423793B2 (ja) | 2009-06-23 | 2014-02-19 | 日本電気株式会社 | 等化装置、等化方法及びプログラム |
| US9679224B2 (en) | 2013-06-28 | 2017-06-13 | Cognex Corporation | Semi-supervised method for training multiple pattern recognition and registration tool models |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2182826B (en) * | 1985-11-20 | 1990-08-01 | Stc Plc | Data transmission system |
| JPH0767062B2 (ja) * | 1992-02-27 | 1995-07-19 | 日本電気株式会社 | ディジタル信号記録再生装置用自動等化器 |
| JP2586789B2 (ja) * | 1993-04-09 | 1997-03-05 | 日本電気株式会社 | ディジタル信号記録再生装置用自動等化器 |
| JP3400545B2 (ja) * | 1994-06-23 | 2003-04-28 | 株式会社日立製作所 | 判定帰還型等化器 |
| US5748677A (en) * | 1996-01-16 | 1998-05-05 | Kumar; Derek D. | Reference signal communication method and system |
-
1996
- 1996-06-28 JP JP16992396A patent/JP3293742B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-30 US US08/886,016 patent/US6035006A/en not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| 松井仁志，"遅延判定帰還型最尤復号法による非線形歪の等化特性"，１９９１年電子情報通信学会秋季大会講演論文集〔分冊５〕（１９９１．８．１５）Ｐ．５−１７ |
| 松井仁志，"非線形歪等化用適応型ビタビ等化器"，電子情報通信学会技術研究報告，ＭＲ９１−５４〜６４，Ｖｏｌ．９１，Ｎｏ．３８５（１９９１．１２．１７）Ｐ．２３〜２８ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6035006A (en) | 2000-03-07 |
| JPH1022879A (ja) | 1998-01-23 |
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