JP3263334B2 - 電流源回路 - Google Patents
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＩＣ）に形成される電流源回路に係り、特に高精度の
出力電流が要求されるバイポーラ型の微小電流源回路に
係り、自動車用、家電用、産業用などの電子回路の電流
源に使用される。
（ＩＣ）に形成される電流源回路に係り、特に高精度の
出力電流が要求されるバイポーラ型の微小電流源回路に
係り、自動車用、家電用、産業用などの電子回路の電流
源に使用される。
【０００２】
【従来の技術】図８および図９は、それぞれバイポーラ
型の微小電流源回路の従来例を示している。図８に示す
電流源回路において、２１は電源電圧Ｖccが与えられる
電源ノード、２２は負荷回路が接続される電流出力ノー
ド（本例では電流吸い込みノード）、ＧＮＤは接地電位
である。
型の微小電流源回路の従来例を示している。図８に示す
電流源回路において、２１は電源電圧Ｖccが与えられる
電源ノード、２２は負荷回路が接続される電流出力ノー
ド（本例では電流吸い込みノード）、ＧＮＤは接地電位
である。
【０００３】上記電源ノード２１とＧＮＤとの間には入
力電流Ｉinを供給する入力電流源回路２３およびコレク
タ・ベース相互が接続されたマルチエミッタ構造の第１
のＮＰＮトランジスタＱ１のコレクタ・エミッタ間が直
列に接続されている。
力電流Ｉinを供給する入力電流源回路２３およびコレク
タ・ベース相互が接続されたマルチエミッタ構造の第１
のＮＰＮトランジスタＱ１のコレクタ・エミッタ間が直
列に接続されている。
【０００４】また、前記電流出力ノード２２とＧＮＤと
の間には、第２のＮＰＮトランジスタＱ２のコレクタ・
エミッタ間が接続されており、このトランジスタＱ２の
ベースは前記トランジスタＱ１のベースと接続されてい
る。
の間には、第２のＮＰＮトランジスタＱ２のコレクタ・
エミッタ間が接続されており、このトランジスタＱ２の
ベースは前記トランジスタＱ１のベースと接続されてい
る。
【０００５】上記電流源回路において、トランジスタＱ
１に流れるコレクタ電流はほぼＩinであり、トランジス
タＱ１のエミッタ面積Ａ1 とトランジスタＱ２のエミッ
タ面積Ａ2 とがＫ（整数）：１であるとすれば、トラン
ジスタＱ２および電流出力ノード２２に流れる出力電流
Ｉout は、 Ｉout ＝Ｉin／Ｋ である。
１に流れるコレクタ電流はほぼＩinであり、トランジス
タＱ１のエミッタ面積Ａ1 とトランジスタＱ２のエミッ
タ面積Ａ2 とがＫ（整数）：１であるとすれば、トラン
ジスタＱ２および電流出力ノード２２に流れる出力電流
Ｉout は、 Ｉout ＝Ｉin／Ｋ である。
【０００６】従って、例えば電流減衰回路などにおい
て、前記電流源回路を使用して微小な出力電流Ｉout を
得るためには、エミッタ面積比Ｋを大きく設定する必要
があり、例えばＫ＝２５に設定したい場合には、トラン
ジスタＱ１のパターンサイズがかなり大きく（トランジ
スタ２５個分）なり、これに伴ってＩＣチップのサイズ
もかなり増大する。
て、前記電流源回路を使用して微小な出力電流Ｉout を
得るためには、エミッタ面積比Ｋを大きく設定する必要
があり、例えばＫ＝２５に設定したい場合には、トラン
ジスタＱ１のパターンサイズがかなり大きく（トランジ
スタ２５個分）なり、これに伴ってＩＣチップのサイズ
もかなり増大する。
【０００７】一方、図９に示す電流源回路において、１
１は電源電圧Ｖccが与えられる電源ノード、１２は負荷
回路が接続される電流出力ノード（本例では電流吸い込
みノード）、ＧＮＤは接地電位である。
１は電源電圧Ｖccが与えられる電源ノード、１２は負荷
回路が接続される電流出力ノード（本例では電流吸い込
みノード）、ＧＮＤは接地電位である。
【０００８】上記電源ノード１１とＧＮＤとの間には、
基準電流Ｉref を供給する基準電流源回路１３、コレク
タ・ベース相互が接続された第１のＮＰＮトランジスタ
Ｑ１のコレクタ・エミッタ間および第２のＮＰＮトラン
ジスタＱ２のコレクタ・エミッタ間が直列に接続されて
いる。
基準電流Ｉref を供給する基準電流源回路１３、コレク
タ・ベース相互が接続された第１のＮＰＮトランジスタ
Ｑ１のコレクタ・エミッタ間および第２のＮＰＮトラン
ジスタＱ２のコレクタ・エミッタ間が直列に接続されて
いる。
【０００９】また、前記電源ノード１１とＧＮＤとの間
には、第３のＮＰＮトランジスタＱ３のコレクタ・エミ
ッタ間および抵抗素子Ｒが直列に接続されている。前記
トランジスタＱ１とトランジスタＱ３とはベース相互が
接続されており、トランジスタＱ２のベースはトランジ
スタＱ３のエミッタに接続されている。
には、第３のＮＰＮトランジスタＱ３のコレクタ・エミ
ッタ間および抵抗素子Ｒが直列に接続されている。前記
トランジスタＱ１とトランジスタＱ３とはベース相互が
接続されており、トランジスタＱ２のベースはトランジ
スタＱ３のエミッタに接続されている。
【００１０】また、前記電流出力ノード１２とＧＮＤと
の間には、第４のＮＰＮトランジスタＱ４のコレクタ・
エミッタ間が接続されており、このトランジスタＱ４の
ベースは前記トランジスタＱ２のコレクタに接続されて
いる。
の間には、第４のＮＰＮトランジスタＱ４のコレクタ・
エミッタ間が接続されており、このトランジスタＱ４の
ベースは前記トランジスタＱ２のコレクタに接続されて
いる。
【００１１】上記電流源回路において、トランジスタＱ
１のベース・エミッタ間順方向電圧をＶBEQ1、トランジ
スタＱ２のベース・エミッタ間順方向電圧をＶBEQ2、ト
ランジスタＱ３のベース・エミッタ間順方向電圧をＶBE
Q3、トランジスタＱ４のベース・エミッタ間順方向電圧
をＶBEQ4、トランジスタＱ４のコレクタ電流（出力電
流）をＩout で表わすと、トランジスタＱ４のベースの
電位Ｖｘは、 Ｖｘ＝ＶBEQ2＋ＶBEQ3−ＶBEQ1 ＝ＶT ・ｌｎ｛Ｉref ／（β・Ｉｓ）｝ ＋ＶT ・ｌｎ｛ＶBEQ2／（Ｒ・β・Ｉｓ）｝ −ＶT ・ｌｎ｛Ｉref ／（β・Ｉｓ）｝ ＝ＶT ・ｌｎ［｛Ｉref ／（β・Ｉｓ）｝ ＊｛ＶBEQ2／（Ｒ・β・Ｉｓ）｝ ＊｛・Ｉｓ／Ｉref ｝］ ＝ＶT ・ｌｎ｛ＶBEQ2／（Ｒ・β・Ｉｓ）｝ ＝ＶT ・ｌｎ｛Ｉout ／（β・Ｉｓ）｝ …（１） ここで、ＶT は熱電圧、 β は電流増幅率、 Ｉｓは飽和電流 である。
１のベース・エミッタ間順方向電圧をＶBEQ1、トランジ
スタＱ２のベース・エミッタ間順方向電圧をＶBEQ2、ト
ランジスタＱ３のベース・エミッタ間順方向電圧をＶBE
Q3、トランジスタＱ４のベース・エミッタ間順方向電圧
をＶBEQ4、トランジスタＱ４のコレクタ電流（出力電
流）をＩout で表わすと、トランジスタＱ４のベースの
電位Ｖｘは、 Ｖｘ＝ＶBEQ2＋ＶBEQ3−ＶBEQ1 ＝ＶT ・ｌｎ｛Ｉref ／（β・Ｉｓ）｝ ＋ＶT ・ｌｎ｛ＶBEQ2／（Ｒ・β・Ｉｓ）｝ −ＶT ・ｌｎ｛Ｉref ／（β・Ｉｓ）｝ ＝ＶT ・ｌｎ［｛Ｉref ／（β・Ｉｓ）｝ ＊｛ＶBEQ2／（Ｒ・β・Ｉｓ）｝ ＊｛・Ｉｓ／Ｉref ｝］ ＝ＶT ・ｌｎ｛ＶBEQ2／（Ｒ・β・Ｉｓ）｝ ＝ＶT ・ｌｎ｛Ｉout ／（β・Ｉｓ）｝ …（１） ここで、ＶT は熱電圧、 β は電流増幅率、 Ｉｓは飽和電流 である。
【００１２】前式（１）から次式（２）が求まる。 Ｉout ＝ＶBEQ2／Ｒ …（２） つまり、出力電流Ｉout は、抵抗素子Ｒの抵抗値の逆数
（１／Ｒ）に比例する。
（１／Ｒ）に比例する。
【００１３】従って、微小な出力電流Ｉout を得るため
には抵抗素子Ｒの抵抗値を大きく設定すればよいが、抵
抗素子Ｒのパターンサイズがかなり大きくなり、ＩＣチ
ップのサイズもかなり増大する。
には抵抗素子Ｒの抵抗値を大きく設定すればよいが、抵
抗素子Ｒのパターンサイズがかなり大きくなり、ＩＣチ
ップのサイズもかなり増大する。
【００１４】
【発明が解決しようとする課題】上記したように従来の
電流源回路は、微小な出力電流を得るためには使用素子
のパターンサイズがかなり大きくなり、ＩＣチップのサ
イズもかなり増大するという問題があった。
電流源回路は、微小な出力電流を得るためには使用素子
のパターンサイズがかなり大きくなり、ＩＣチップのサ
イズもかなり増大するという問題があった。
【００１５】本発明は上記の問題点を解決すべくなされ
たもので、構成が至って簡単でありながら、使用素子の
パターンサイズ、ＩＣチップのサイズを抑制しつつ微小
な出力電流を精度良く得ることができる電流源回路を提
供することを目的とする。
たもので、構成が至って簡単でありながら、使用素子の
パターンサイズ、ＩＣチップのサイズを抑制しつつ微小
な出力電流を精度良く得ることができる電流源回路を提
供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の電流源回路は、
電源ノードと接地ノードとの間に直列に接続された基準
電流源回路、コレクタ・ベース相互が接続された第１の
ＮＰＮトランジスタおよびマルチエミッタ構造の第２の
ＮＰＮトランジスタと、前記電源ノードにコレクタが接
続され、ベースが前記第１のＮＰＮトランジスタのベー
スに接続され、エミッタが前記第２のＮＰＮトランジス
タのベースに接続されたマルチエミッタ構造の第３のＮ
ＰＮトランジスタと、前記第３のＮＰＮトランジスタの
エミッタと接地ノードとの間に接続された入力電流源回
路と、電流出力ノードと接地ノードとの間にコレクタ・
エミッタ間が接続され、ベースが前記第１のＮＰＮトラ
ンジスタのエミッタに接続された第４のＮＰＮトランジ
スタとを具備することを特徴とする。
電源ノードと接地ノードとの間に直列に接続された基準
電流源回路、コレクタ・ベース相互が接続された第１の
ＮＰＮトランジスタおよびマルチエミッタ構造の第２の
ＮＰＮトランジスタと、前記電源ノードにコレクタが接
続され、ベースが前記第１のＮＰＮトランジスタのベー
スに接続され、エミッタが前記第２のＮＰＮトランジス
タのベースに接続されたマルチエミッタ構造の第３のＮ
ＰＮトランジスタと、前記第３のＮＰＮトランジスタの
エミッタと接地ノードとの間に接続された入力電流源回
路と、電流出力ノードと接地ノードとの間にコレクタ・
エミッタ間が接続され、ベースが前記第１のＮＰＮトラ
ンジスタのエミッタに接続された第４のＮＰＮトランジ
スタとを具備することを特徴とする。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る電流源回路を示している。図１に示すＩ
Ｃ内に形成された電流源回路において、１１は電源電圧
Ｖccが与えられる電源ノード、１２は負荷回路が接続さ
れる電流出力ノード（本例では電流吸い込みノード）、
ＧＮＤは接地電位である。
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る電流源回路を示している。図１に示すＩ
Ｃ内に形成された電流源回路において、１１は電源電圧
Ｖccが与えられる電源ノード、１２は負荷回路が接続さ
れる電流出力ノード（本例では電流吸い込みノード）、
ＧＮＤは接地電位である。
【００１８】上記電源ノード１１とＧＮＤとの間には、
基準電流Ｉref を供給する基準電流源回路１３、コレク
タ・ベース相互が接続された第１のＮＰＮトランジスタ
Ｑ１のコレクタ・エミッタ間およびマルチエミッタ構造
の第２のＮＰＮトランジスタＱ２のコレクタ・エミッタ
間が直列に接続されている。
基準電流Ｉref を供給する基準電流源回路１３、コレク
タ・ベース相互が接続された第１のＮＰＮトランジスタ
Ｑ１のコレクタ・エミッタ間およびマルチエミッタ構造
の第２のＮＰＮトランジスタＱ２のコレクタ・エミッタ
間が直列に接続されている。
【００１９】また、前記電源ノード１１とＧＮＤとの間
には、マルチエミッタ構造の第３のＮＰＮトランジスタ
Ｑ３のコレクタ・エミッタ間および入力電流Ｉinを流す
入力電流源回路１４が直列に接続されている。
には、マルチエミッタ構造の第３のＮＰＮトランジスタ
Ｑ３のコレクタ・エミッタ間および入力電流Ｉinを流す
入力電流源回路１４が直列に接続されている。
【００２０】前記トランジスタＱ１とトランジスタＱ３
とはベース相互が接続されており、トランジスタＱ２の
ベースはトランジスタＱ３のエミッタに接続されてい
る。また、前記電流出力ノード１２とＧＮＤとの間に
は、第４のＮＰＮトランジスタＱ４のコレクタ・エミッ
タ間が接続されており、このトランジスタＱ４のベース
は前記トランジスタＱ２のコレクタに接続されている。
とはベース相互が接続されており、トランジスタＱ２の
ベースはトランジスタＱ３のエミッタに接続されてい
る。また、前記電流出力ノード１２とＧＮＤとの間に
は、第４のＮＰＮトランジスタＱ４のコレクタ・エミッ
タ間が接続されており、このトランジスタＱ４のベース
は前記トランジスタＱ２のコレクタに接続されている。
【００２１】上記電流源回路において、トランジスタＱ
４のエミッタ面積を基本（＝１）とした場合、トランジ
スタＱ１のエミッタ面積はｎ倍、トランジスタＱ２のエ
ミッタ面積はＮ倍、トランジスタＱ３のエミッタ面積は
Ｍ倍に設定されている。
４のエミッタ面積を基本（＝１）とした場合、トランジ
スタＱ１のエミッタ面積はｎ倍、トランジスタＱ２のエ
ミッタ面積はＮ倍、トランジスタＱ３のエミッタ面積は
Ｍ倍に設定されている。
【００２２】トランジスタＱ１のベース・エミッタ間順
方向電圧をＶBEQ1、トランジスタＱ２のベース・エミッ
タ間順方向電圧をＶBEQ2、トランジスタＱ３のベース・
エミッタ間順方向電圧をＶBEQ3、トランジスタＱ４のベ
ース・エミッタ間順方向電圧をＶBEQ4、トランジスタＱ
４のコレクタ電流（出力電流）をＩout で表わすと、ト
ランジスタＱ４のベース電位ＶBEQ4は、 ＶBEQ4＝ＶBEQ2＋ＶBEQ3−ＶBEQ1 ＝ＶT ・ｌｎ｛Ｉref ／（Ｎ・β・Ｉｓ）｝ ＋ＶT ・ｌｎ｛Ｉin／（Ｍ・β・Ｉｓ）｝ −ＶT ・ｌｎ｛Ｉref ／（ｎ・β・Ｉｓ）｝ ＝ＶT ・ｌｎ［｛Ｉref ／（Ｎ・β・Ｉｓ）｝ ＊｛Ｉin／（Ｍ・β・Ｉｓ）｝ ＊｛ｎ・β・Ｉｓ／Ｉref ｝］ ＝ＶT ・ｌｎ｛ｎ・Ｉin／（Ｍ・Ｎ・β・Ｉｓ）｝ ＝ＶT ・ｌｎ｛Ｉout ／β・Ｉｓ）｝ …（３） ここで、ＶT は熱電圧、 β は電流増幅率、 Ｉｓは飽和電流 である。
方向電圧をＶBEQ1、トランジスタＱ２のベース・エミッ
タ間順方向電圧をＶBEQ2、トランジスタＱ３のベース・
エミッタ間順方向電圧をＶBEQ3、トランジスタＱ４のベ
ース・エミッタ間順方向電圧をＶBEQ4、トランジスタＱ
４のコレクタ電流（出力電流）をＩout で表わすと、ト
ランジスタＱ４のベース電位ＶBEQ4は、 ＶBEQ4＝ＶBEQ2＋ＶBEQ3−ＶBEQ1 ＝ＶT ・ｌｎ｛Ｉref ／（Ｎ・β・Ｉｓ）｝ ＋ＶT ・ｌｎ｛Ｉin／（Ｍ・β・Ｉｓ）｝ −ＶT ・ｌｎ｛Ｉref ／（ｎ・β・Ｉｓ）｝ ＝ＶT ・ｌｎ［｛Ｉref ／（Ｎ・β・Ｉｓ）｝ ＊｛Ｉin／（Ｍ・β・Ｉｓ）｝ ＊｛ｎ・β・Ｉｓ／Ｉref ｝］ ＝ＶT ・ｌｎ｛ｎ・Ｉin／（Ｍ・Ｎ・β・Ｉｓ）｝ ＝ＶT ・ｌｎ｛Ｉout ／β・Ｉｓ）｝ …（３） ここで、ＶT は熱電圧、 β は電流増幅率、 Ｉｓは飽和電流 である。
【００２３】前式（３）から次式（４）が求まる。 Ｉout ＝｛ｎ／（Ｍ・Ｎ）｝・Ｉin …（４） ｎ＝１のとき、 Ｉout ＝｛１／（Ｍ・Ｎ）｝・Ｉin …（５） となる。
【００２４】つまり、出力電流Ｉout は、入力電流Ｉin
に対して、マルチエミッタ構造の２個のトランジスタの
エミッタ面積の積（Ｍ・Ｎ）の逆数に比例する。従っ
て、微小な出力電流Ｉout を得るためにはエミッタ面積
の積（Ｍ・Ｎ）を大きく設定すればよく、例えばＭ＝
５、Ｎ＝５に設定した場合（トランジスタ１０個分のパ
ターンサイズ）に１／（Ｍ・Ｎ）＝１／２５に設定する
ことが可能になる。なお、ＭおよびＮはそれぞれ１以上
であれば整数でなくてもよい。例えばＭ＝６．５、Ｎ＝
２にすれば、Ｍ・Ｎ＝１３のような素数を設定すること
ができる。また、Ｍ＝６．５、Ｎ＝３にすれば、Ｍ・Ｎ
＝１６．５のように任意数を設定することができる。
に対して、マルチエミッタ構造の２個のトランジスタの
エミッタ面積の積（Ｍ・Ｎ）の逆数に比例する。従っ
て、微小な出力電流Ｉout を得るためにはエミッタ面積
の積（Ｍ・Ｎ）を大きく設定すればよく、例えばＭ＝
５、Ｎ＝５に設定した場合（トランジスタ１０個分のパ
ターンサイズ）に１／（Ｍ・Ｎ）＝１／２５に設定する
ことが可能になる。なお、ＭおよびＮはそれぞれ１以上
であれば整数でなくてもよい。例えばＭ＝６．５、Ｎ＝
２にすれば、Ｍ・Ｎ＝１３のような素数を設定すること
ができる。また、Ｍ＝６．５、Ｎ＝３にすれば、Ｍ・Ｎ
＝１６．５のように任意数を設定することができる。
【００２５】即ち、図１の電流源回路によれば、マルチ
エミッタ構造のトランジスタＱ２の小さなベース・エミ
ッタ間順方向電圧ＶBEQ2とマルチエミッタ構造のトラン
ジスタＱ３の小さなベース・エミッタ間順方向電圧ＶBE
Q3との加算値からトランジスタＱ１のベース・エミッタ
間順方向電圧ＶBEQ1（一定値）を差し引くように構成す
ることにより、電流出力用のトランジスタＱ４のベース
・エミッタ間順方向電圧ＶBEQ4を低く抑え、微小な出力
電流Ｉout を得ている。
エミッタ構造のトランジスタＱ２の小さなベース・エミ
ッタ間順方向電圧ＶBEQ2とマルチエミッタ構造のトラン
ジスタＱ３の小さなベース・エミッタ間順方向電圧ＶBE
Q3との加算値からトランジスタＱ１のベース・エミッタ
間順方向電圧ＶBEQ1（一定値）を差し引くように構成す
ることにより、電流出力用のトランジスタＱ４のベース
・エミッタ間順方向電圧ＶBEQ4を低く抑え、微小な出力
電流Ｉout を得ている。
【００２６】これにより、構成が至って簡単でありなが
ら、使用するトランジスタのパターンサイズ、ＩＣチッ
プのサイズを抑制しつつ微小な出力電流を精度良く得る
ことが可能になる。
ら、使用するトランジスタのパターンサイズ、ＩＣチッ
プのサイズを抑制しつつ微小な出力電流を精度良く得る
ことが可能になる。
【００２７】図２は、本発明の第２の実施の形態に係る
電流源回路を示している。図２に示す電流源回路は、図
１に示した電流源回路と比べて、入力電流源回路１４に
代えて抵抗素子Ｒが使用されている点が異なり、その他
は同じであるので図１中と同一符号を付している。
電流源回路を示している。図２に示す電流源回路は、図
１に示した電流源回路と比べて、入力電流源回路１４に
代えて抵抗素子Ｒが使用されている点が異なり、その他
は同じであるので図１中と同一符号を付している。
【００２８】図２の電流源回路においては、次式が成立
する。 ＶBEQ4＝ＶBEQ2＋ＶBEQ3−ＶBEQ1 ＝ＶT ・ｌｎ｛Ｉref ／（Ｎ・β・Ｉｓ）｝ ＋ＶT ・ｌｎ｛ＶBEQ2／（Ｒ・Ｍ・β・Ｉｓ）｝ −ＶT ・ｌｎ｛Ｉref ／（ｎ・β・Ｉｓ）｝ ＝ＶT ・ｌｎ［｛Ｉref ／（Ｎ・β・Ｉｓ）｝ ＊｛ＶBEQ2／（Ｒ・Ｍ・β・Ｉｓ）｝ ＊｛ｎ・β・Ｉｓ／Ｉref ｝］ ＝ＶT ・ｌｎ｛ｎ・ＶBEQ2／（Ｒ・Ｍ・Ｎ・β・Ｉｓ）｝ ＝ＶT ・ｌｎ｛Ｉout ／（β・Ｉｓ）｝ …（６） ∴Ｉout ＝ｎ・ＶBEQ2／（Ｒ・Ｍ・Ｎ） ｎ＝１のとき、 Ｉout ＝ＶBEQ2／（Ｒ・Ｍ・Ｎ） …（７） となる。
する。 ＶBEQ4＝ＶBEQ2＋ＶBEQ3−ＶBEQ1 ＝ＶT ・ｌｎ｛Ｉref ／（Ｎ・β・Ｉｓ）｝ ＋ＶT ・ｌｎ｛ＶBEQ2／（Ｒ・Ｍ・β・Ｉｓ）｝ −ＶT ・ｌｎ｛Ｉref ／（ｎ・β・Ｉｓ）｝ ＝ＶT ・ｌｎ［｛Ｉref ／（Ｎ・β・Ｉｓ）｝ ＊｛ＶBEQ2／（Ｒ・Ｍ・β・Ｉｓ）｝ ＊｛ｎ・β・Ｉｓ／Ｉref ｝］ ＝ＶT ・ｌｎ｛ｎ・ＶBEQ2／（Ｒ・Ｍ・Ｎ・β・Ｉｓ）｝ ＝ＶT ・ｌｎ｛Ｉout ／（β・Ｉｓ）｝ …（６） ∴Ｉout ＝ｎ・ＶBEQ2／（Ｒ・Ｍ・Ｎ） ｎ＝１のとき、 Ｉout ＝ＶBEQ2／（Ｒ・Ｍ・Ｎ） …（７） となる。
【００２９】つまり、出力電流Ｉout は、抵抗素子Ｒの
抵抗値をＭ・Ｎ倍した値の逆数に比例する。従って、微
小な出力電流Ｉout を得るためには例えばＮ＝５、Ｍ＝
５に設定した場合に抵抗素子Ｒのパターンサイズを１／
（Ｍ・Ｎ）＝１／２５に縮小することが可能になる。
抵抗値をＭ・Ｎ倍した値の逆数に比例する。従って、微
小な出力電流Ｉout を得るためには例えばＮ＝５、Ｍ＝
５に設定した場合に抵抗素子Ｒのパターンサイズを１／
（Ｍ・Ｎ）＝１／２５に縮小することが可能になる。
【００３０】なお、図２に示した電流源回路において、
第１のトランジスタＱ１のエミッタと第２のトランジス
タＱ２のコレクタとの間に別の抵抗素子を挿入接続する
ことも可能である。
第１のトランジスタＱ１のエミッタと第２のトランジス
タＱ２のコレクタとの間に別の抵抗素子を挿入接続する
ことも可能である。
【００３１】なお、図１、図２に示した電流源回路は、
電源ノードとＧＮＤとの間にＮＰＮトランジスタのベー
ス・エミッタ間電圧ＶBEを二段積みしているので、動作
電源として２ＶBE以上（少なくとも１．８Ｖ以上）の電
圧を必要とする。従って、例えば電池１個の１．５Ｖ以
下の低電源電圧で動作可能な電子装置に搭載されるＩＣ
に採用することができない。
電源ノードとＧＮＤとの間にＮＰＮトランジスタのベー
ス・エミッタ間電圧ＶBEを二段積みしているので、動作
電源として２ＶBE以上（少なくとも１．８Ｖ以上）の電
圧を必要とする。従って、例えば電池１個の１．５Ｖ以
下の低電源電圧で動作可能な電子装置に搭載されるＩＣ
に採用することができない。
【００３２】上記事情に鑑みて、１．５Ｖ以下の低電源
電圧、例えば０．９Ｖ程度でも動作可能な電流源回路を
実現した例について以下に説明する。図３は、本発明の
第３の実施の形態に係る電流源回路を示している。
電圧、例えば０．９Ｖ程度でも動作可能な電流源回路を
実現した例について以下に説明する。図３は、本発明の
第３の実施の形態に係る電流源回路を示している。
【００３３】図３に示す電流源回路において、電源ノー
ド１１とＧＮＤとの間には、コレクタ・ベース相互が接
続されたＰＮＰ型の第１のトランジスタＱ１のエミッタ
・コレクタ間およびマルチエミッタ構造のＮＰＮ型の第
２のトランジスタＱ２のコレクタ・エミッタ間が直列に
接続されている。
ド１１とＧＮＤとの間には、コレクタ・ベース相互が接
続されたＰＮＰ型の第１のトランジスタＱ１のエミッタ
・コレクタ間およびマルチエミッタ構造のＮＰＮ型の第
２のトランジスタＱ２のコレクタ・エミッタ間が直列に
接続されている。
【００３４】また、前記電源ノード１１とＧＮＤとの間
には、ベースが前記トランジスタＱ１のベースに接続さ
れたＰＮＰ型の第３のトランジスタＱ３のエミッタ・コ
レクタ間およびコレクタ・ベース相互が接続されたＮＰ
Ｎ型の第４のトランジスタＱ４のコレクタ・エミッタ間
が直列に接続されている。
には、ベースが前記トランジスタＱ１のベースに接続さ
れたＰＮＰ型の第３のトランジスタＱ３のエミッタ・コ
レクタ間およびコレクタ・ベース相互が接続されたＮＰ
Ｎ型の第４のトランジスタＱ４のコレクタ・エミッタ間
が直列に接続されている。
【００３５】また、前記電源ノード１１とＧＮＤとの間
には、入力電流Ｉinを流す入力電流源回路１４およびベ
ースが前記トランジスタＱ４のベースに接続されたマル
チエミッタ構造のＮＰＮ型の第５のトランジスタＱ５の
コレクタ・エミッタ間が直列に接続されている。
には、入力電流Ｉinを流す入力電流源回路１４およびベ
ースが前記トランジスタＱ４のベースに接続されたマル
チエミッタ構造のＮＰＮ型の第５のトランジスタＱ５の
コレクタ・エミッタ間が直列に接続されている。
【００３６】また、電流出力ノード１２とＧＮＤとの間
には、電流出力用のＮＰＮ型の第６のトランジスタＱ６
のコレクタ・エミッタ間が接続されており、このトラン
ジスタＱ６のベースは前記第２のトランジスタＱ２のベ
ースおよび前記トランジスタＱ５のコレクタに接続され
ている。
には、電流出力用のＮＰＮ型の第６のトランジスタＱ６
のコレクタ・エミッタ間が接続されており、このトラン
ジスタＱ６のベースは前記第２のトランジスタＱ２のベ
ースおよび前記トランジスタＱ５のコレクタに接続され
ている。
【００３７】図３の電流源回路において、トランジスタ
Ｑ６のエミッタ面積を基本（＝１）とした場合、トラン
ジスタＱ２のエミッタ面積はＮ倍、トランジスタＱ５の
エミッタ面積はＭ倍に設定されている。
Ｑ６のエミッタ面積を基本（＝１）とした場合、トラン
ジスタＱ２のエミッタ面積はＮ倍、トランジスタＱ５の
エミッタ面積はＭ倍に設定されている。
【００３８】電源電圧Ｖccが印加されている時、入力電
流ＩinはトランジスタＱ２のベース電流を供給し、トラ
ンジスタＱ２→Ｑ１→Ｑ３→Ｑ４→Ｑ５の順に動作す
る。前記トランジスタＱ１〜Ｑ５の各ベース・エミッタ
間順方向電圧をＶBEQ1〜ＶBEQ5、トランジスタＱ１〜Ｑ
５の各コレクタ電流をＩCQ1 〜ＩCQ5 、トランジスタＱ
６のコレクタ電流（出力電流）をＩout で表わすと、で
表わすと、Ｉin＞ＩCQ5 の場合には、Ｉin−ＩCQ5 の電
流がトランジスタＱ２のベースに供給されるので、トラ
ンジスタＱ１、Ｑ３、Ｑ４の各コレクタ電流が増加す
る。その結果、トランジスタＱ５のコレクタ電流ＩCQ5
も増加するので、トランジスタＱ２のベース電流を減少
させる方向に動作する。
流ＩinはトランジスタＱ２のベース電流を供給し、トラ
ンジスタＱ２→Ｑ１→Ｑ３→Ｑ４→Ｑ５の順に動作す
る。前記トランジスタＱ１〜Ｑ５の各ベース・エミッタ
間順方向電圧をＶBEQ1〜ＶBEQ5、トランジスタＱ１〜Ｑ
５の各コレクタ電流をＩCQ1 〜ＩCQ5 、トランジスタＱ
６のコレクタ電流（出力電流）をＩout で表わすと、で
表わすと、Ｉin＞ＩCQ5 の場合には、Ｉin−ＩCQ5 の電
流がトランジスタＱ２のベースに供給されるので、トラ
ンジスタＱ１、Ｑ３、Ｑ４の各コレクタ電流が増加す
る。その結果、トランジスタＱ５のコレクタ電流ＩCQ5
も増加するので、トランジスタＱ２のベース電流を減少
させる方向に動作する。
【００３９】上記とは逆に、Ｉin＜ＩCQ5 の場合には、
ＩCQ5 −Ｉinの電流分だけトランジスタＱ２のベース電
流を減少させるので、トランジスタＱ１、Ｑ３、Ｑ４の
各コレクタ電流が減少する。その結果、トランジスタＱ
５のコレクタ電流ＩCQ5 も減少するので、トランジスタ
Ｑ２のベース電流を増加させる方向に動作する。
ＩCQ5 −Ｉinの電流分だけトランジスタＱ２のベース電
流を減少させるので、トランジスタＱ１、Ｑ３、Ｑ４の
各コレクタ電流が減少する。その結果、トランジスタＱ
５のコレクタ電流ＩCQ5 も減少するので、トランジスタ
Ｑ２のベース電流を増加させる方向に動作する。
【００４０】即ち、トランジスタＱ２のベースには、ト
ランジスタＱ２→Ｑ１→Ｑ３→Ｑ４→Ｑ５の経路により
負帰還がかかるので、ほぼＩin＝ＩCQ5 となった状態で
回路の動作が安定する。
ランジスタＱ２→Ｑ１→Ｑ３→Ｑ４→Ｑ５の経路により
負帰還がかかるので、ほぼＩin＝ＩCQ5 となった状態で
回路の動作が安定する。
【００４１】いま、ここで、トランジスタＱ２のコレク
タ電流ＩCQ2 は、説明の簡単化のためにそのベース電流
を無視すると、 ＩCQ2 ＝ＩCQ1 ＝ＩCQ3 ＝ＩCQ4 であり、 ＩCQ5 ＝Ｉin＝Ｍ×ＩCQ4 であるので、 ＩCQ2 ＝Ｉin／Ｍ となる。
タ電流ＩCQ2 は、説明の簡単化のためにそのベース電流
を無視すると、 ＩCQ2 ＝ＩCQ1 ＝ＩCQ3 ＝ＩCQ4 であり、 ＩCQ5 ＝Ｉin＝Ｍ×ＩCQ4 であるので、 ＩCQ2 ＝Ｉin／Ｍ となる。
【００４２】一方、Ｉout ＝ＩCQ2 ／Ｎ であるので、 Ｉout ＝｛１／（Ｍ・Ｎ）｝・Ｉin …（８） となる。つまり、出力電流Ｉout はマルチエミッタ構造
の２個のトランジスタのエミッタ面積比の積（Ｍ×Ｎ）
の逆数を入力電流Ｉinにかけたものとなる。
の２個のトランジスタのエミッタ面積比の積（Ｍ×Ｎ）
の逆数を入力電流Ｉinにかけたものとなる。
【００４３】また、図３の電流源回路において、電源ノ
ード１１とＧＮＤとの間には、トランジスタのベース・
エミッタ間順方向電圧ＶBE＋コレクタ・エミッタ間電圧
ＶCEQ の電圧（即ち、ＶBEQ1＋ＶCEQ2、またはＶBEQ4＋
ＶCEQ3）しか含まれていないので、低電圧動作が可能で
ある。例えば、ＶBE＝０．７Ｖ、コレクタ・エミッタ間
飽和電圧ＶCESAT ＝０．２Ｖとすると、最低動作電圧は
０．９Ｖとなり、ＶCCが０．９Ｖまで低下しても動作が
可能である。
ード１１とＧＮＤとの間には、トランジスタのベース・
エミッタ間順方向電圧ＶBE＋コレクタ・エミッタ間電圧
ＶCEQ の電圧（即ち、ＶBEQ1＋ＶCEQ2、またはＶBEQ4＋
ＶCEQ3）しか含まれていないので、低電圧動作が可能で
ある。例えば、ＶBE＝０．７Ｖ、コレクタ・エミッタ間
飽和電圧ＶCESAT ＝０．２Ｖとすると、最低動作電圧は
０．９Ｖとなり、ＶCCが０．９Ｖまで低下しても動作が
可能である。
【００４４】図４は、本発明の第４の実施の形態に係る
電流源回路を示している。図４に示す電流源回路は、図
１に示した電流源回路と比べて、トランジスタＱ３のエ
ミッタとＧＮＤとの間にベース・エミッタ間順方向電圧
ＶBEが二段積みされ、それに応じてトランジスタＱ３の
ベースとトランジスタＱ４のベースとの間にそれぞれダ
イオード接続された２個のトランジスタの各ベース・エ
ミッタ間が縦積みされている点が異なり、その他は同じ
であるので図１中と同一符号を付している。
電流源回路を示している。図４に示す電流源回路は、図
１に示した電流源回路と比べて、トランジスタＱ３のエ
ミッタとＧＮＤとの間にベース・エミッタ間順方向電圧
ＶBEが二段積みされ、それに応じてトランジスタＱ３の
ベースとトランジスタＱ４のベースとの間にそれぞれダ
イオード接続された２個のトランジスタの各ベース・エ
ミッタ間が縦積みされている点が異なり、その他は同じ
であるので図１中と同一符号を付している。
【００４５】即ち、（１）コレクタが電源ノードに接続
されたマルチエミッタ構造のＮＰＮ型の第５のトランジ
スタＱ５のベース・エミッタ間がトランジスタＱ３のエ
ミッタとトランジスタＱ２のベースとの間に挿入されて
おり、（２）ダイオード接続されたトランジスタＱ１の
エミッタと出力用トランジスタＱ４のベースとの間にダ
イオード接続されたトランジスタＱ６のベース・エミッ
タ間が挿入されており、（３）前記トランジスタＱ５の
エミッタとＧＮＤとの間にバイアス電流Ｉｒｅｆを流す
電流源回路１５が挿入されている。
されたマルチエミッタ構造のＮＰＮ型の第５のトランジ
スタＱ５のベース・エミッタ間がトランジスタＱ３のエ
ミッタとトランジスタＱ２のベースとの間に挿入されて
おり、（２）ダイオード接続されたトランジスタＱ１の
エミッタと出力用トランジスタＱ４のベースとの間にダ
イオード接続されたトランジスタＱ６のベース・エミッ
タ間が挿入されており、（３）前記トランジスタＱ５の
エミッタとＧＮＤとの間にバイアス電流Ｉｒｅｆを流す
電流源回路１５が挿入されている。
【００４６】図４の電流源回路において、出力用トラン
ジスタＱ４のエミッタ面積を基本としたトランジスタＱ
５のエミッタ面積比をＬで表わし、説明の簡単化のため
に各トランジスタのベース電流を無視し、各トランジス
タのβ、Ｉｓは等しいとした場合、次式が成立する。
ジスタＱ４のエミッタ面積を基本としたトランジスタＱ
５のエミッタ面積比をＬで表わし、説明の簡単化のため
に各トランジスタのベース電流を無視し、各トランジス
タのβ、Ｉｓは等しいとした場合、次式が成立する。
【００４７】出力用トランジスタＱ４のベース電位ＶＢ
ＥＱ４は、 ＶBEQ4＝ＶBEQ2＋ＶBEQ5＋ＶBEQ3−ＶBEQ1−ＶBEQ6 ＝ＶT ・ｌｎ［｛Ｉref ／（Ｎ・β・Ｉｓ）｝ ＊｛Ｉref ／（Ｌ・β・Ｉｓ）｝ ＊｛Ｉin／（Ｍ・β・Ｉｓ）｝ ＊｛β・Ｉｓ／Ｉref ｝ ＊｛β・Ｉｓ／Ｉref ｝］ ＝ＶT ・ｌｎ［Ｉin／（Ｌ・Ｍ・Ｎ・β・Ｉｓ）］ ＝ＶT ・ｌｎ［Ｉout ／（β・Ｉｓ）］ …（９） ∴Ｉout ＝｛１／（Ｌ・Ｍ・Ｎ）｝・Ｉin …（１０） となる。つまり、出力電流Ｉout は、入力電流Ｉinに対
して、マルチエミッタ構造の３個のトランジスタのエミ
ッタ面積の積（Ｌ・Ｍ・Ｎ）の逆数に比例する。
ＥＱ４は、 ＶBEQ4＝ＶBEQ2＋ＶBEQ5＋ＶBEQ3−ＶBEQ1−ＶBEQ6 ＝ＶT ・ｌｎ［｛Ｉref ／（Ｎ・β・Ｉｓ）｝ ＊｛Ｉref ／（Ｌ・β・Ｉｓ）｝ ＊｛Ｉin／（Ｍ・β・Ｉｓ）｝ ＊｛β・Ｉｓ／Ｉref ｝ ＊｛β・Ｉｓ／Ｉref ｝］ ＝ＶT ・ｌｎ［Ｉin／（Ｌ・Ｍ・Ｎ・β・Ｉｓ）］ ＝ＶT ・ｌｎ［Ｉout ／（β・Ｉｓ）］ …（９） ∴Ｉout ＝｛１／（Ｌ・Ｍ・Ｎ）｝・Ｉin …（１０） となる。つまり、出力電流Ｉout は、入力電流Ｉinに対
して、マルチエミッタ構造の３個のトランジスタのエミ
ッタ面積の積（Ｌ・Ｍ・Ｎ）の逆数に比例する。
【００４８】図５は、本発明の第５の実施の形態に係る
電流源回路を示している。図５に示す電流源回路は、図
４に示した電流源回路と比べて、図４におけるトランジ
スタＱ３のエミッタとＧＮＤとの間にベース・エミッタ
間順方向電圧ＶBEがｎ（整数）段積みされ、それに応じ
てトランジスタＱ３のベースと出力トランジスタQ4のベ
ースとの間にｎ個のトランジスタの各ベース・エミッタ
間が縦積みされている点が異なる。
電流源回路を示している。図５に示す電流源回路は、図
４に示した電流源回路と比べて、図４におけるトランジ
スタＱ３のエミッタとＧＮＤとの間にベース・エミッタ
間順方向電圧ＶBEがｎ（整数）段積みされ、それに応じ
てトランジスタＱ３のベースと出力トランジスタQ4のベ
ースとの間にｎ個のトランジスタの各ベース・エミッタ
間が縦積みされている点が異なる。
【００４９】即ち、ＧＮＤにエミッタが接続されたマル
チエミッタ構造のＮＰＮ型のトランジスタＱA1のベース
と、コレクタが電源ノードに接続されたマルチエミッタ
構造のＮＰＮ型のトランジスタＱAnのエミッタとの間
に、それぞれのコレクタが電源ノードに接続されたｎ-2
個のマルチエミッタ構造のＮＰＮ型のトランジスタＱA2
〜ＱAn-1のベース・エミッタ間が縦積み接続されてい
る。前記ｎ-2個のトランジスタＱA2〜ＱAn-1の各エミッ
タとＧＮＤとの間にそれぞれバイアス電流Ｉref を流す
電流源回路５１２〜５１ｎ-1が接続され、前記トランジ
スタＱAnのエミッタとＧＮＤとの間に入力電流Ｉinを流
す入力電流源回路１４が接続されている。前記トランジ
スタＱAnのベースとＧＮＤとの間に、それぞれダイオー
ド接続されたｎ-1個のトランジスタＱ１〜Ｑｎ-1の各ベ
ース・エミッタ間およびコレクタが電流出力ノード１２
に接続された出力用トランジスタＱｎのベース・エミッ
タ間が縦積み接続されている。電源ノード１１と前記ト
ランジスタＱ１のコレクタとの間に基準電流Ｉref を流
す基準電流源回路１３が接続されている。
チエミッタ構造のＮＰＮ型のトランジスタＱA1のベース
と、コレクタが電源ノードに接続されたマルチエミッタ
構造のＮＰＮ型のトランジスタＱAnのエミッタとの間
に、それぞれのコレクタが電源ノードに接続されたｎ-2
個のマルチエミッタ構造のＮＰＮ型のトランジスタＱA2
〜ＱAn-1のベース・エミッタ間が縦積み接続されてい
る。前記ｎ-2個のトランジスタＱA2〜ＱAn-1の各エミッ
タとＧＮＤとの間にそれぞれバイアス電流Ｉref を流す
電流源回路５１２〜５１ｎ-1が接続され、前記トランジ
スタＱAnのエミッタとＧＮＤとの間に入力電流Ｉinを流
す入力電流源回路１４が接続されている。前記トランジ
スタＱAnのベースとＧＮＤとの間に、それぞれダイオー
ド接続されたｎ-1個のトランジスタＱ１〜Ｑｎ-1の各ベ
ース・エミッタ間およびコレクタが電流出力ノード１２
に接続された出力用トランジスタＱｎのベース・エミッ
タ間が縦積み接続されている。電源ノード１１と前記ト
ランジスタＱ１のコレクタとの間に基準電流Ｉref を流
す基準電流源回路１３が接続されている。
【００５０】図５の電流源回路において、ダーリントン
接続されているｎ個のトランジスタＱA1〜ＱAnの各エミ
ッタ面積比をＮ１〜Ｎｎ、それぞれダイオード接続され
たｎ-1個のトランジスタＱ１〜Ｑｎ-1の各エミッタ面積
比をＬ１〜Ｌｎ-1、出力用トランジスタＱｎのエミッタ
面積比をＬｎで表わし、説明の簡単化のために各トラン
ジスタのベース電流を無視し、各トランジスタのβ、Ｉ
ｓは等しいとした場合、次式が成立する。
接続されているｎ個のトランジスタＱA1〜ＱAnの各エミ
ッタ面積比をＮ１〜Ｎｎ、それぞれダイオード接続され
たｎ-1個のトランジスタＱ１〜Ｑｎ-1の各エミッタ面積
比をＬ１〜Ｌｎ-1、出力用トランジスタＱｎのエミッタ
面積比をＬｎで表わし、説明の簡単化のために各トラン
ジスタのベース電流を無視し、各トランジスタのβ、Ｉ
ｓは等しいとした場合、次式が成立する。
【００５１】出力用トランジスタＱｎのベース電位ＶBE
Qnは、 ＶBEQn＝ＶBEQA1 ＋ＶBEQA2 ＋ … ＋ＶBEQAn-1 ＋ＶBEQAn −ＶBEQ1−ＶBEQ2− … −ＶBEQn-1 ＝ＶT ・ｌｎ［｛Ｉref ／（Ｎ１・β・Ｉｓ）｝＊｛Ｉref ／（Ｎ２・β・Ｉ ｓ）｝＊… ＊｛Ｉref ／（Ｎn-1 ・β・Ｉｓ）｝＊｛Ｉin／（Ｎｎ・β・ Ｉｓ）｝＊｛Ｌ１・β・Ｉｓ／Ｉref ｝＊｛Ｌ２・β・Ｉｓ／Ｉref ｝＊ … ＊｛Ｌn-1 ・β・Ｉｓ／Ｉref ｝］ ＝ＶT ・ｌｎ［｛（Ｌ１・Ｌ２・…・Ｌn-1 ）／（Ｎ１・Ｎ２・…・Ｎn-1 ・ Ｎｎ）｝＊｛Ｉin／β・Ｉｓ｝］ ＝ＶT ・ｌｎ｛Ｉout ／（Ｉin・β・Ｉｓ）｝ …（１１） ∴Ｉout ＝｛（Ｌ１・Ｌ２・…・Ｌn-1 ・Ｉin）／（Ｎ１・Ｎ２・…・Ｎn-1 ・ Ｎｎ）｝・Ｉin …（１２） となる。つまり、出力電流Ｉout は、入力電流Ｉinに対
して、それぞれダイオード接続されたｎ-1個のトランジ
スタＱ１〜Ｑｎ-1および出力トランジスタＱｎのエミッ
タ面積比の積（Ｌ１・Ｌ２・…・Ｌn-1 ・Ｌｎ）に比例
し、マルチエミッタ構造のｎ個のトランジスタＱA1〜Ｑ
Anのエミッタ面積比の積（Ｎ１・Ｎ２・…・Ｎn-1 ・Ｎ
ｎ）の逆数に比例する。
Qnは、 ＶBEQn＝ＶBEQA1 ＋ＶBEQA2 ＋ … ＋ＶBEQAn-1 ＋ＶBEQAn −ＶBEQ1−ＶBEQ2− … −ＶBEQn-1 ＝ＶT ・ｌｎ［｛Ｉref ／（Ｎ１・β・Ｉｓ）｝＊｛Ｉref ／（Ｎ２・β・Ｉ ｓ）｝＊… ＊｛Ｉref ／（Ｎn-1 ・β・Ｉｓ）｝＊｛Ｉin／（Ｎｎ・β・ Ｉｓ）｝＊｛Ｌ１・β・Ｉｓ／Ｉref ｝＊｛Ｌ２・β・Ｉｓ／Ｉref ｝＊ … ＊｛Ｌn-1 ・β・Ｉｓ／Ｉref ｝］ ＝ＶT ・ｌｎ［｛（Ｌ１・Ｌ２・…・Ｌn-1 ）／（Ｎ１・Ｎ２・…・Ｎn-1 ・ Ｎｎ）｝＊｛Ｉin／β・Ｉｓ｝］ ＝ＶT ・ｌｎ｛Ｉout ／（Ｉin・β・Ｉｓ）｝ …（１１） ∴Ｉout ＝｛（Ｌ１・Ｌ２・…・Ｌn-1 ・Ｉin）／（Ｎ１・Ｎ２・…・Ｎn-1 ・ Ｎｎ）｝・Ｉin …（１２） となる。つまり、出力電流Ｉout は、入力電流Ｉinに対
して、それぞれダイオード接続されたｎ-1個のトランジ
スタＱ１〜Ｑｎ-1および出力トランジスタＱｎのエミッ
タ面積比の積（Ｌ１・Ｌ２・…・Ｌn-1 ・Ｌｎ）に比例
し、マルチエミッタ構造のｎ個のトランジスタＱA1〜Ｑ
Anのエミッタ面積比の積（Ｎ１・Ｎ２・…・Ｎn-1 ・Ｎ
ｎ）の逆数に比例する。
【００５２】ここで、Ｌ１＝Ｌ２＝ … ＝Ｌn-1 ＝Ｌ
ｎ＝１とすると、 Ｉout ＝｛１／（Ｎ１・Ｎ２・…・Ｎn-1 ・Ｎｎ）｝・Ｉin …（１３） となる。つまり、出力電流Ｉout は、入力電流Ｉinに対
して、マルチエミッタ構造のｎ個のトランジスタＱA1〜
ＱAnのエミッタ面積比の積（Ｎ１・Ｎ２・…・Ｎn-1 ・
Ｎｎ）の逆数に比例する。
ｎ＝１とすると、 Ｉout ＝｛１／（Ｎ１・Ｎ２・…・Ｎn-1 ・Ｎｎ）｝・Ｉin …（１３） となる。つまり、出力電流Ｉout は、入力電流Ｉinに対
して、マルチエミッタ構造のｎ個のトランジスタＱA1〜
ＱAnのエミッタ面積比の積（Ｎ１・Ｎ２・…・Ｎn-1 ・
Ｎｎ）の逆数に比例する。
【００５３】図６は、本発明の第６の実施の形態に係る
電流源回路を示している。図６に示す電流源回路は、図
５に示した電流源回路と比べて、各トランジスタのエミ
ッタ面積比を１とし、ダーリントン接続されているｎ個
のトランジスタＱA1〜ＱAnのうちのＱA2〜ＱAn-1の各エ
ミッタに接続されている電流源回路６１２〜６１ｎ-1に
それぞれ対応して重み付けがなされた電流Ｉref ／A2〜
Ｉref ／An-1を流すように形成されている点が異なり、
その他は同じであるので図５中と同一符号を付してい
る。
電流源回路を示している。図６に示す電流源回路は、図
５に示した電流源回路と比べて、各トランジスタのエミ
ッタ面積比を１とし、ダーリントン接続されているｎ個
のトランジスタＱA1〜ＱAnのうちのＱA2〜ＱAn-1の各エ
ミッタに接続されている電流源回路６１２〜６１ｎ-1に
それぞれ対応して重み付けがなされた電流Ｉref ／A2〜
Ｉref ／An-1を流すように形成されている点が異なり、
その他は同じであるので図５中と同一符号を付してい
る。
【００５４】図６の電流源回路において、説明の簡単化
のために各トランジスタのベース電流を無視し、各トラ
ンジスタのβ、Ｉｓは等しいとした場合、次式が成立す
る。出力用トランジスタＱｎのベース電位ＶBEQnは、 ＶBEQn＝ＶBEQA1 ＋ＶBEQA2 ＋ … ＋ＶBEQAn-1 ＋ＶBEQAn −ＶBEQ1−ＶBEQ2− … −ＶBEQn-1 ＝ＶT ・ｌｎ［｛Ｉref ／（β・Ｉｓ）｝＊｛Ｉref ／（A2・β・Ｉｓ）｝＊ … ＊｛Ｉref ／（An-1・β・Ｉｓ）｝＊｛Ｉin／（β・Ｉｓ）｝＊ ｛β・（Ｉｓ／Ｉref ）｝＊｛β・Ｉｓ／Ｉref ｝＊ … ＊｛β・Ｉｓ／Ｉre f ｝］ ＝ＶT ・ｌｎ［｛１／（A2・ … ・An-1）｝＊｛Ｉin／（β・Ｉｓ）｝］ ＝ＶT ・ｌｎ［Ｉout ／β・Ｉｓ） …（１４） ∴Ｉout ＝｛１／（A2・ … ・An-1）｝・Ｉin …（１５） となる。つまり、出力電流Ｉout は、入力電流Ｉinに対
して、電流源回路６１２〜６１ｎ-1の重み付け係数の積
（A2・ … ・An-1）の逆数に比例する。
のために各トランジスタのベース電流を無視し、各トラ
ンジスタのβ、Ｉｓは等しいとした場合、次式が成立す
る。出力用トランジスタＱｎのベース電位ＶBEQnは、 ＶBEQn＝ＶBEQA1 ＋ＶBEQA2 ＋ … ＋ＶBEQAn-1 ＋ＶBEQAn −ＶBEQ1−ＶBEQ2− … −ＶBEQn-1 ＝ＶT ・ｌｎ［｛Ｉref ／（β・Ｉｓ）｝＊｛Ｉref ／（A2・β・Ｉｓ）｝＊ … ＊｛Ｉref ／（An-1・β・Ｉｓ）｝＊｛Ｉin／（β・Ｉｓ）｝＊ ｛β・（Ｉｓ／Ｉref ）｝＊｛β・Ｉｓ／Ｉref ｝＊ … ＊｛β・Ｉｓ／Ｉre f ｝］ ＝ＶT ・ｌｎ［｛１／（A2・ … ・An-1）｝＊｛Ｉin／（β・Ｉｓ）｝］ ＝ＶT ・ｌｎ［Ｉout ／β・Ｉｓ） …（１４） ∴Ｉout ＝｛１／（A2・ … ・An-1）｝・Ｉin …（１５） となる。つまり、出力電流Ｉout は、入力電流Ｉinに対
して、電流源回路６１２〜６１ｎ-1の重み付け係数の積
（A2・ … ・An-1）の逆数に比例する。
【００５５】ここで、（A2・ … ・An-1）＞１ と設
定しておくことにより、Ｉinより小さな出力電流Ｉout
が得られるが、（A2・ … ・An-1）＜１ と設定して
おくことにより、Ｉinより大きな出力電流Ｉout が得ら
れる。
定しておくことにより、Ｉinより小さな出力電流Ｉout
が得られるが、（A2・ … ・An-1）＜１ と設定して
おくことにより、Ｉinより大きな出力電流Ｉout が得ら
れる。
【００５６】図７は、本発明の第７の実施の形態に係る
電流源回路を示している。図７に示す電流源回路は、図
６に示した電流源回路における基準電流源回路１３の基
準電流Ｉref およびダーリントン接続されているｎ個の
トランジスタＱA1〜ＱAnのうちのＱA2〜ＱAn-1の各エミ
ッタに接続されている電流源回路６１２〜６１ｎ-1の重
み付けがなされた電流Ｉref ／A2〜Ｉref ／An-1を生成
するために抵抗素子を用いた具体例を示しており、図６
中と同一部分には同一符号を付している。
電流源回路を示している。図７に示す電流源回路は、図
６に示した電流源回路における基準電流源回路１３の基
準電流Ｉref およびダーリントン接続されているｎ個の
トランジスタＱA1〜ＱAnのうちのＱA2〜ＱAn-1の各エミ
ッタに接続されている電流源回路６１２〜６１ｎ-1の重
み付けがなされた電流Ｉref ／A2〜Ｉref ／An-1を生成
するために抵抗素子を用いた具体例を示しており、図６
中と同一部分には同一符号を付している。
【００５７】即ち、電源ノードとＧＮＤとの間に、第１
の抵抗素子Ｒ0 、ベース・コレクタが接続されたＰＮＰ
トランジスタＱ７０１のエミッタ・コレクタ間および基
準電流Ｉref を流す基準電流源１３が直列に接続されて
いる。そして、電源ノードと前記ダイオード接続された
トランジスタＱ１のコレクタとの間に第２の抵抗素子Ｒ
0 およびＰＮＰトランジスタＱ７０２のエミッタ・コレ
クタ間が直列に接続されている。
の抵抗素子Ｒ0 、ベース・コレクタが接続されたＰＮＰ
トランジスタＱ７０１のエミッタ・コレクタ間および基
準電流Ｉref を流す基準電流源１３が直列に接続されて
いる。そして、電源ノードと前記ダイオード接続された
トランジスタＱ１のコレクタとの間に第２の抵抗素子Ｒ
0 およびＰＮＰトランジスタＱ７０２のエミッタ・コレ
クタ間が直列に接続されている。
【００５８】また、前記電源ノードとＧＮＤとの間に、
第３の抵抗素子Ｒ0 、ＰＮＰトランジスタＱ７０３のエ
ミッタ・コレクタ間、コレクタ・ベースが接続されたＮ
ＰＮトランジスタＱ７０４のコレクタ・エミッタ間およ
び第４の抵抗素子Ｒ0 が直列に接続されている。前記Ｐ
ＮＰトランジスタＱ７０１、Ｑ７０２およびＱ７０３
は、ベース相互が接続されており、第１のカレントミラ
ー回路を形成している。
第３の抵抗素子Ｒ0 、ＰＮＰトランジスタＱ７０３のエ
ミッタ・コレクタ間、コレクタ・ベースが接続されたＮ
ＰＮトランジスタＱ７０４のコレクタ・エミッタ間およ
び第４の抵抗素子Ｒ0 が直列に接続されている。前記Ｐ
ＮＰトランジスタＱ７０１、Ｑ７０２およびＱ７０３
は、ベース相互が接続されており、第１のカレントミラ
ー回路を形成している。
【００５９】そして、ダーリントン接続されているｎ個
のトランジスタＱA1〜ＱAnのうちのＱA2〜ＱAn-1の各エ
ミッタに接続されている電流源回路として、それぞれ対
応してＮＰＮトランジスタＱ７１２〜Ｑ７１ｎ-1の１個
のコレクタ・エミッタ間および抵抗素子Ｒ2 〜Ｒn-1 の
１個とが直列に接続されている。上記ＮＰＮトランジス
タＱ７１２〜Ｑ７１ｎ-1および前記Ｑ７０４は、ベース
相互が接続されており、第２のカレントミラー回路を形
成している。
のトランジスタＱA1〜ＱAnのうちのＱA2〜ＱAn-1の各エ
ミッタに接続されている電流源回路として、それぞれ対
応してＮＰＮトランジスタＱ７１２〜Ｑ７１ｎ-1の１個
のコレクタ・エミッタ間および抵抗素子Ｒ2 〜Ｒn-1 の
１個とが直列に接続されている。上記ＮＰＮトランジス
タＱ７１２〜Ｑ７１ｎ-1および前記Ｑ７０４は、ベース
相互が接続されており、第２のカレントミラー回路を形
成している。
【００６０】図７の電流源回路においては、抵抗比（Ｒ
2 ／Ｒ0 ）、 … 、（Ｒn-1 ／Ｒ0 ）がそれぞれ対応
して図６中の電流源回路６１２〜６１ｎ-1の重み付け係
数A2、… 、An-1に相当し、 Ｉout ＝（Ｒ0 n-2 ／R2・ … ・Rn-1）・Ｉin …（１６） となる。つまり、出力電流Ｉout は、入力電流Ｉinに対
して抵抗素子Ｒ0 の抵抗値のｎ−２乗に比例し、抵抗素
子R2・ … ・Rn-1の抵抗値の重み付け係数の積の逆数
に比例する。
2 ／Ｒ0 ）、 … 、（Ｒn-1 ／Ｒ0 ）がそれぞれ対応
して図６中の電流源回路６１２〜６１ｎ-1の重み付け係
数A2、… 、An-1に相当し、 Ｉout ＝（Ｒ0 n-2 ／R2・ … ・Rn-1）・Ｉin …（１６） となる。つまり、出力電流Ｉout は、入力電流Ｉinに対
して抵抗素子Ｒ0 の抵抗値のｎ−２乗に比例し、抵抗素
子R2・ … ・Rn-1の抵抗値の重み付け係数の積の逆数
に比例する。
【００６１】なお、（R2・ … ・Rn-1）＞Ｒ0 n-2 と
設定しておくことにより、Ｉinより小さな出力電流Ｉou
t が得られるが、（R2・ … ・Rn-1）＜Ｒ0 n-2 と設
定しておくことにより、Ｉinより大きな出力電流Ｉout
が得られる。
設定しておくことにより、Ｉinより小さな出力電流Ｉou
t が得られるが、（R2・ … ・Rn-1）＜Ｒ0 n-2 と設
定しておくことにより、Ｉinより大きな出力電流Ｉout
が得られる。
【００６２】
【発明の効果】上述したように本発明によれば、構成が
至って簡単でありながら、使用素子のパターンサイズ、
ＩＣチップのサイズを抑制しつつ微小な出力電流を精度
良く得ることが可能になる電流源回路を提供することが
できる。
至って簡単でありながら、使用素子のパターンサイズ、
ＩＣチップのサイズを抑制しつつ微小な出力電流を精度
良く得ることが可能になる電流源回路を提供することが
できる。
【図１】本発明の第１の実施の形態に係る電流源回路を
示す回路図。
示す回路図。
【図２】本発明の第２の実施の形態に係る電流源回路を
示す回路図。
示す回路図。
【図３】本発明の第３の実施の形態に係る電流源回路を
示す回路図。
示す回路図。
【図４】本発明の第４の実施の形態に係る電流源回路を
示す回路図。
示す回路図。
【図５】本発明の第５の実施の形態に係る電流源回路を
示す回路図。
示す回路図。
【図６】本発明の第６の実施の形態に係る電流源回路を
示す回路図。
示す回路図。
【図７】本発明の第７の実施の形態に係る電流源回路を
示す回路図。
示す回路図。
【図８】従来の電流源回路の一例を示す回路図。
【図９】従来の電流源回路の他の例を示す回路図。
１１、２１…電源ノード、１２、２２…電流出力ノー
ド、１３、１５、５１２〜５１n-1 、６１２〜６１n-1
…基準電流供給回路、１４２３…入力電流回路。
ド、１３、１５、５１２〜５１n-1 、６１２〜６１n-1
…基準電流供給回路、１４２３…入力電流回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−11406（ＪＰ，Ａ) 特開 平３−117912（ＪＰ，Ａ) 特開 昭57−37923（ＪＰ，Ａ) 特開 昭60−229512（ＪＰ，Ａ) 特開 昭58−211229（ＪＰ，Ａ) 特開 昭53−74874（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/00 - 7/00
Claims (10)
- 【請求項１】 電源ノードと接地ノードとの間に直列に
接続された基準電流源回路、コレクタ・ベース相互が接
続されたＮＰＮ型の第１のトランジスタおよびマルチエ
ミッタ構造の第２のトランジスタと、 前記電源ノードにコレクタが接続され、ベースが前記第
１のトランジスタのベースに接続され、エミッタが前記
第２のトランジスタのベースに接続されたマルチエミッ
タ構造のＮＰＮ型の第３のトランジスタと、 前記第３のトランジスタのエミッタと接地ノードとの間
に接続された入力電流源回路と、 電流出力ノードと接地ノードとの間にコレクタ・エミッ
タ間が接続され、ベースが前記第２のトランジスタのコ
レクタに接続されたＮＰＮ型の第４のトランジスタとを
具備することを特徴とする電流源回路。 - 【請求項２】 請求項１記載の電流源回路において、 前記第４のトランジスタのエミッタ面積を基本とした場
合、第１のトランジスタのエミッタ面積はｎ倍、第２の
トランジスタのエミッタ面積はＮ倍、第３のトランジス
タのエミッタ面積はＭ倍に設定されていることを特徴と
する電流源回路。 - 【請求項３】 請求項２記載の電流源回路において、 前記ｎ＝１であることを特徴とする電流源回路。
- 【請求項４】 請求項１乃至３のいずれか１項に記載の
電流源回路において、前記入力電流源回路に代えて抵抗
素子が接続されていることを特徴とする電流源回路。 - 【請求項５】 電源ノードにエミッタが接続され、コレ
クタ・ベース相互が接続されたＰＮＰ型の第１のトラン
ジスタと、 前記第１のトランジスタのコレクタと接地ノードとの間
にコレクタ・エミッタ間が接続されたマルチエミッタ構
造のＮＰＮ型の第２のトランジスタと、 前記電源ノードにエミッタが接続され、ベースが前記第
１のトランジスタのベースに接続されたＰＮＰ型の第３
のトランジスタと、 前記第３のトランジスタのコレクタと接地ノードとの間
にコレクタ・エミッタ間が接続され、コレクタ・ベース
相互が接続されたＮＰＮ型の第４のトランジスタと、 前記第４のトランジスタのベースにベースが接続され、
接地ノードにエミッタが接続され、コレクタが前記第２
のトランジスタのベースに接続されたマルチエミッタ構
造のＮＰＮ型の第５のトランジスタと、 前記電源ノードと前記第５のトランジスタのコレクタと
の間に接続された入力電流源回路と、 電流出力ノードと接地ノードとの間にコレクタ・エミッ
タ間が接続され、ベースが前記第５のトランジスタのコ
レクタに接続された電流出力用のＮＰＮ型の第６のトラ
ンジスタとを具備することを特徴とする電流源回路。 - 【請求項６】 電源ノードに一端が接続された基準電流
源回路と、 前記基準電流源回路の他端に一端が接続され、それぞれ
コレクタ・ベースが接続され、互いに直列に接続された
ｎ個のＮＰＮ形の第１のトランジスタと、 前記直列に接続されたｎ個の第１のトランジスタの他端
と接地ノードとの間にコレクタ・エミッタ間が接続され
たマルチエミッタ構造のＮＰＮ形の第２のトランジスタ
と、 前記直列に接続されたｎ個の第１のトランジスタの一端
にベースが接続され、前記電源ノードにコレクタが接続
されたマルチエミッタ構造のＮＰＮ形の第３のトランジ
スタと、 前記第３のトランジスタのエミッタと接地ノードとの間
に接続された入力電流源回路と、 電流出力ノードと接地ノードとの間にコレクタ・エミッ
タ間が接続され、ベースが前記第２のトランジスタのコ
レクタに接続されたＮＰＮ形の第４のトランジスタと、 前記第２のトランジスタのベースと前記第３のトランジ
スタのエミッタとの間にそれぞれのベース・エミッタ間
が縦積み接続されたｎ-1個のマルチエミッタ構造のＮＰ
Ｎ形の第５のトランジスタと、 前記ｎ-1個の第５のトランジスタの各エミッタと接地ノ
ードとの間にそれぞれ接続されたｎ-1個のバイアス電流
源回路とを具備することを特徴とする電流源回路。 - 【請求項７】 請求項６記載の電流源回路において、 前記ｎ＝２であることを特徴とする電流源回路。
- 【請求項８】 請求項６または７記載の電流源回路にお
いて、 前記第１および第４のトランジスタはマルチエミッタ構
造を有することを特徴とする電流源回路。 - 【請求項９】 電源ノードに一端が接続された基準電流
源回路と、 前記基準電流源回路の他端に一端が接続され、それぞれ
コレクタ・ベースが接続され、互いに直列に接続された
ｎ個のＮＰＮ形の第１のトランジスタと、 前記直列に接続されたｎ個の第１のトランジスタの他端
と接地ノードとの間にコレクタ・エミッタ間が接続され
たＮＰＮ形の第２のトランジスタと、 前記直列に接続されたｎ個の第１のトランジスタの一端
にベースが接続され、前記電源ノードにコレクタが接続
されたＮＰＮ形の第３のトランジスタと、 前記第３のトランジスタのエミッタと接地ノードとの間
に接続された入力電流源回路と、 電流出力ノードと接地ノードとの間にコレクタ・エミッ
タ間が接続され、ベースが前記第２のトランジスタのコ
レクタに接続されたＮＰＮ形の第４のトランジスタと、 前記第２のトランジスタのベースと前記第３のトランジ
スタのエミッタとの間にそれぞれのベース・エミッタ間
が縦積み接続されたｎ-1個のＮＰＮ形の第５のトランジ
スタと、 前記ｎ-1個の第５のトランジスタの各エミッタと接地ノ
ードとの間にそれぞれ接続され、重み付けされた大きさ
の電流を流すｎ-1個のバイアス電流源回路とを具備する
ことを特徴とする電流源回路。 - 【請求項１０】 請求項９記載の電流源回路において、 前記ｎ-1個のバイアス電流源回路は、それぞれ重み付け
された大きさの抵抗素子を用いて重み付けされた大きさ
の電流を流すことを特徴とする電流源回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07118197A JP3263334B2 (ja) | 1997-03-25 | 1997-03-25 | 電流源回路 |
| US09/046,787 US6100749A (en) | 1997-03-25 | 1998-03-24 | Current source circuit |
| KR1019980010236A KR100292924B1 (ko) | 1997-03-25 | 1998-03-25 | 전류원 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07118197A JP3263334B2 (ja) | 1997-03-25 | 1997-03-25 | 電流源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10268953A JPH10268953A (ja) | 1998-10-09 |
| JP3263334B2 true JP3263334B2 (ja) | 2002-03-04 |
Family
ID=13453240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07118197A Expired - Fee Related JP3263334B2 (ja) | 1997-03-25 | 1997-03-25 | 電流源回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6100749A (ja) |
| JP (1) | JP3263334B2 (ja) |
| KR (1) | KR100292924B1 (ja) |
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-
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- 1997-03-25 JP JP07118197A patent/JP3263334B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-24 US US09/046,787 patent/US6100749A/en not_active Expired - Fee Related
- 1998-03-25 KR KR1019980010236A patent/KR100292924B1/ko not_active IP Right Cessation
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