JP3256517B2 - 符号化回路、回路、パリティ生成方法及び記憶媒体 - Google Patents

符号化回路、回路、パリティ生成方法及び記憶媒体

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JP3256517B2 JP09864799A JP9864799A JP3256517B2 JP 3256517 B2 JP3256517 B2 JP 3256517B2 JP 09864799 A JP09864799 A JP 09864799A JP 9864799 A JP9864799 A JP 9864799A JP 3256517 B2 JP3256517 B2 JP 3256517B2
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    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1515—Reed-Solomon codes

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、誤り訂正符号の符
号化回路（エンコーダ回路）、及び符号化回路と復号化
回路（デコーダ回路）を有する回路に関するものであ
る。
【０００２】
【従来の技術】(1) 線形符号と組織符号 現在実用的に用いられる誤り訂正符号（ＥＣＣ（error
correction code））の多くは、線形符号(linear code)
でかつ組織符号(systematic code)である。ここで、線
形符号とは符号の分類の一つで、実用上用いられている
ＥＣＣのほとんどはこれに該当する。また、組織符号も
符号の別の分類の一つであって、送るデータが「もとの
データ+パリティ」という形をしたものであり、普通に
用いられているＥＣＣの多くはこれである。また、以下
で用いるガロア体およびガロア拡大体(Galois Field)と
は、符号で用いる数体系の一種であり、事実上これしか
用いられていない。
【０００３】符号語(code word)長nシンボル(シンボル
とは、１または複数ビットのデータをひとかたまりにま
とめたもの。バイトやワードと同義として用いる。）、
情報語(message wordまたはdata word)長kシンボル，シ
ンボル長mビットのガロア拡大体ＧＦ(２m)またはガロア
体ＧＦ(２)上の(n,k)線形符号の生成行列(符号化回路で
パリティを行列演算により計算するための行列)をＧ、
検査行列(復号化回路でシンドロームを計算するための
行列)をＨとする。ここでＧはk×n行列、Ｈは(n−k)×n
行列である。ここで、シンドロームとは、どのような誤
りがデータのどこに入ったかを示す情報で、通常の復号
化回路ではまず最初に必ず計算するものである。
【０００４】符号化はシンボル長ｋの情報語v(kmビッ
ト)に対してvＧを求める演算であり、復号化におけるシ
ンドローム計算はシンボル長ｎの受信語w(nmビット)に
対してwＨTを求める演算である(ＨTはＨの転置行列を意
味する)。上記の２つの演算は、いずれもＧＦ(２m)上ま
たはＧＦ(２)上で行う線形演算であって、通常はXOR演
算の形でXORゲートを組み合わせることによって回路化
される。Ｇの各行ベクトルおよびＨの各行ベクトルは、
それぞれＧＦ(２m)上またはＧＦ(２)上で一次独立であ
る。
【０００５】組織符号は、nシンボルの符号語のうち、k
シンボル分にもとの情報語がそのまま含まれており、残
りのn−kシンボル分に検査語(パリティ)が含まれる形を
した符号のことである。
【０００６】線形符号でかつ組織符号である場合、k×n
行列の生成行列のうち、情報語をそのまま符号語に埋め
込むためにk×kの領域が単位行列をなすので、実質的に
符号化回路で行う処理は、前記のk×n行列の生成行列の
うちパリティ生成を行うk×(n−k)行列を情報語に適用
することだけである。以下の明細書の記載においては、
このk×(n−k)行列のほうをＧとする。
【０００７】(2) 回路の実現方式 符号化やシンドローム計算を具体的にどのような回路で
行うかは、情報語ないし受信語がシリアルに到来するか
パラレルに到来するかの並列度によって異なる。シリア
ルに到来する場合は、LFSR(Linear Feedback Shift Reg
isterの略でありシフトレジスタの一種)等を用い順序回
路として実現される。情報語の全体が一度にまとめてパ
ラレルに到来する場合、すなわち情報語を並列に符号化
又は復号化（以下「並列符号化／復号化」とも言う）を
行う場合は組み合わせ回路として実現される。
【０００８】(3) 回路の簡単化について 並列符号化／復号化でなく、順序回路として実現された
復号化回路においては、例えばシンドローム計算とChｉ
en検索などは回路構造が類似しているため、レジスタを
共有する方法が用いられることもある。これらについて
は、例えば、「誤り訂正演算用多項式生成回路」（特開
平3-190326）、「リード・ソロモン誤り訂正符号復号化
回路」（特開平8-139612），および次の文献 S.Kwon an
d H.Shin:"An Area-Efficient VLSI architecture of a
Reed-Solomon Decoder/Encoderfor Digital VCRs", IE
EE trans. on Consumer Electronics, Vol.43, No.4, p
p.1019-1027, Nov.1997. などに記載されている。
【０００９】組み合わせ回路に対しては、多出力論理関
数間における共通部のとりまとめ、すなわち同じ計算を
同じ構造を持った別々の回路で行っている場合に、一つ
の回路だけで計算するようにまとめるという回路設計の
手法も、標準的に用いられている。
【００１０】また、以下の文献で、リード・ソロモン符
号に対して、復号化回路を符号化回路として用いる方法
が示されている。C.C.Hsu, I.S.Reed, and T.K.Truong:
"Use of the RS decoder as an RS encoder for two w
ay digital communicationsand storage systems", IE
EE Transactions on Circuits and Systems for Video
Technology, Vol.4, No.1, pp.91-92, Feb 1994.
【００１１】しかし、かかる文献に記載の方法では、消
失(erasure)訂正機能を持つ復号化回路を使うことが前
提である。パラレル符号で消失訂正を行うのは、リード
ソロモン符号(Reed-Solomon codes)などでは非常に困難
である。また、この方法では符号化に復号化と同じよう
に長い時間がかかるといった問題がある。
【００１２】並列符号化／復号化は、高速性が要求さ
れ、かつデータがパラレルに到来する場合に行われる。
例えば、以下のようなメモリ回路への応用がある
【００１３】（i）ＤＲＡＭのリフレッシュ時間を延ば
すための高速、低消費電力の誤り訂正回路(QNVRAM) この場合、システムの柔軟性、信頼性の向上のために、
誤り訂正能力の異なる符号を併用したいので、符号化回
路群のとりまとめが有効となる。（必要であれば特願平
１０−１３５８６号明細書参照）。
【００１４】（ii）信頼性の要求される、コンピュータ
主記憶用の誤り訂正回路(メモリＥＣＣ) ディスクなどでなく、メモリにＥＣＣをかける場合は、
並列符号化／復号化が原則として用いられる。それゆえ
従来は、メモリにはあまり強力なＥＣＣをかけられなか
った。この場合、符号化は高速に行いたいが、誤り訂正
は多少遅くても良いと考えられる。
【００１５】（iii）誤り訂正能力を向上させるために
多重に誤り訂正符号を用いた場合、もともとのデータの
転送速度は遅くても、高速の復号化処理が必要となる場
合 たとえば、将来的には高速通信などにおいて、強力なＥ
ＣＣを用いて再送を減らしたい、状況に応じて動的に誤
り訂正能力を変更したいなどの必要性が生ずることもあ
ると考えられ、この場合にも符号化回路群のとりまとめ
が有効である。
【００１６】このような並列符号／復号化の実現は、順
序回路を組み合わせ回路に展開して実現することに相当
し、その度合いは入力語長や誤り訂正能力に依存するも
のの、一般には回路サイズがかなり大きくなる。このた
め、従来は誤り訂正能力の低い符号に対してしかこのよ
うな並列符号化／復号化は行なえなかった。しかし、近
年実装可能な回路サイズが増大するにつれて、並列符号
化／復号化が可能な符号も増えてきたが、依然、回路サ
イズを抑えることが重要な課題となっている。
【００１７】また、誤り訂正能力によってパリティのビ
ット長も異なるので回路の作り方が変わり、異なる誤り
訂正能力を有する回路とする場合、符号化回路をそれぞ
れ別々に作らなければならず、回路が大きくなってしま
うという問題を生ずる。
【００１８】さらに、情報語長(データの長さ)が増加し
た場合も、それに対応して回路規模が増加してしまうと
いう問題を生ずることとなる。
【００１９】
【発明が解決しようとする課題】本発明は、最大誤り訂
正能力の異なる複数の符号化回路を有する回路におい
て、それら符号化回路どうしについて、回路の大半を共
有できるようにして、全体の回路規模を縮小することを
目的とする。
【００２０】また、本発明は並列符号化／複号化のため
の回路を一体化し、符号化回路の大半と復号化回路中の
シンドローム生成部の大半を共有できるようにして、そ
れにより、符号化回路と復号化回路を合わせた全体の回
路規模を縮小することを目的とする。
【００２１】さらに、情報語長つまり入力されるデータ
の長さが増加したような場合にも回路規模が増加する度
合いを抑えて、全体の回路規模を縮小することを目的と
する。
【００２２】
【課題を解決するための手段】これらの課題を解決する
ために、本発明は以下のような回路を提供する。
【００２３】誤り訂正能力の異なるａ（ここでａは２以
上の整数）種類のビット数のパリティを計算可能な単一
の符号化回路であって、入力された情報語に所定の固定
値を付加した修整語を生成する付加回路と、前記付加回
路に接続され、前記修整語と行列Ｐを用いて線形演算を
行い中間信号ｕを生成する第１の回路と、前記第１の回
路に接続され、前記中間信号の全部又は一部と行列
Ｑ1,...,Ｑaをそれぞれ用いて線形演算を行い、それぞ
れが異なるビット数のパリティ値ｐ1,...,ｐaを生成す
るa個の線形演算回路を有する第２の回路と、を有する
符号化回路。
【００２４】誤り訂正能力の異なるa（ここでaは1以上
の整数）種類のビット数のパリティを計算可能な単一の
符号化回路と復号化回路を有する回路であって、入力さ
れたメッセージがパリティを有さない情報語である場合
には所定の固定値を付加した修整語を生成する付加回路
と、前記付加回路に接続され、前記修整語と行列Ｐを用
いて線形演算を行い中間信号を生成する第１の回路と、
前記第１の回路に接続され、前記中間信号の全部または
一部と行列Ｒ1,...,Ｒaをそれぞれ用いて線形演算を行
い、それぞれがシンドローム値ｓ1,...,ｓaを生成するa
個の線形演算回路を有する第２の回路と、前記第１の線
形演算回路に接続され、前記中間信号の全部または一部
と行列Ｑ1,...,Ｑaをそれぞれ用いて線形演算を行い、
それぞれが異なるビット数のパリティ値ｐ1,...,ｐaを
生成するa個の線形演算回路を有する第３の回路と、を
有する回路。
【００２５】誤り訂正能力の異なるa（ここでaは1以上
の整数）種類のビット数のパリティを計算可能な単一の
符号化回路と復号化回路を有する回路であって、入力さ
れたメッセージがパリティを有さない情報語である場合
には所定の固定値を付加した修整語を生成する付加回路
と、前記付加回路に接続され、前記修整語と行列Ｐを用
いて線形演算を行い中間信号を生成する第１の回路と、
前記第１の回路に接続され、前記中間信号の全部または
一部と行列Ｒを用いて線形演算を行い、シンドローム値
ｓ1,...,ｓaを生成する線形演算回路を有する第２の回
路と、前記第１の線形演算回路に接続され、前記中間信
号の全部または一部と行列Ｑ1,...,Ｑaをそれぞれ用い
て線形演算を行い、それぞれが異なるビット数のパリテ
ィ値ｐ1,...,ｐaを生成するa個の線形演算回路を有する
第３の回路と、を有する回路。
【００２６】誤り訂正能力の異なるa（ここでaは１以上
の整数）種類のビット数のパリティを計算可能な単一の
符号化回路と復号化回路を有する回路であって、入力さ
れたメッセージがパリティを有さない情報語である場合
には所定の固定値を付加して修整語を生成する付加回路
と、前記付加回路に接続され、前記修整語と行列Ｐを用
いて線形演算を行い中間信号を生成する第１の回路であ
って、入力されたメッセージが受信語である場合には前
記中間信号がシンドローム値ｓ1,...,ｓaであるもの
と、前記第１の線形演算回路に接続され、前記中間信号
の全部または一部と行列Ｑ1,...,Ｑaをそれぞれ用いて
線形演算を行い、それぞれが異なるビット数のパリティ
値ｐ1,...,ｐaを生成するa個の線形演算回路を有する第
２の回路と、を有する回路。
【００２７】
【発明の実施の形態】本発明で取り扱う誤り訂正符号
（ＥＣＣ）としては、リードソロモン符号が代表的であ
るが、本発明はそれだけを対象とするものではない。い
ま、たとえば普通にもちいられている一般的なＥＣＣと
して、ガロア体ＧＦ(２m)またはガロア体ＧＦ(２)上の
(n,k)線形符号（m≧１，n＞k≧１）でかつ組織符号であ
る誤り訂正符号Ｃについて考える。
【００２８】本発明は、このような誤り訂正符号Ｃに対
し、パリティ数の異なる符号化回路(データの送り手
で、パリティを計算してデータに付加する)と復号化回
路(データの受け手で、データの誤りを修正する)の両方
を、一つのシステム中に実装する場合や、複数の符号化
回路だけを実装する場合にも使用することができる。
【００２９】なお、従来の誤り訂正符号は、一個ずつデ
ータがシリアルに入ってくるのが普通だったが、本発明
では、複数個のデータが一度にまとめて入力される、パ
ラレル処理である並列符号化／復号化を主たる対象とす
る。本発明は、そうでない場合にも利用できるが、並列
度(何個のデータがまとめて入ってくるか)が大きいほど
高い効果が得られる。
【００３０】本発明で提案する並列符号化／復号化のた
めの回路構成の概要は図１に示す通りである。まず、入
力されたメッセージには、長さがkmビットであり符号化
時に入れるデータである情報語と、長さがnmビットで復
号化時に入れるデータであり「もとのデータ(情報語)+
パリティ」が伝送路を通って送られてきたものである受
信語の２種類がある。受信語には，伝送路を通ってくる
過程で幾つかの誤りが入っている可能性がある。入力さ
れたメッセージが情報語である場合は、付加回路１０を
介して固定値を付加する。ここで、付加する固定値のビ
ット長は、求めるパリティ値のうちもっとも長いビット
長のものと同じ長さか、あるいはそれより長いものであ
る。そして、この情報語に固定値を付加したデータ、あ
るいは入力されたメッセージが受信語である場合はその
ままのデータ、または線形演算回路に入力されるデータ
のビット数を一定にするために必要なら所定の固定値を
受信語に付加したデータ（本発明ではこのような付加回
路から出力されるデータを「修整語」と呼ぶ）を線形演
算回路１１に入力し、それに対して所定の行列を用いて
線形演算を行って、中間信号ｕを計算する。
【００３１】ここで、中間信号ｕは、線形演算回路１１
に入力される修整語よりビット長が小さいことを特徴と
するものであり、さらに言えばパリティ値のうち最大ビ
ット長のものと同じかそれ以上のビット長である。この
ような中間信号ｕを用いることにより、いったんビット
幅を絞り込むこととなる。すなわち、パリティ計算やシ
ンドローム計算に直接入力された情報語や受信語を用い
ず、それらよりビット長の小さい中間信号を用いてさら
にパリティ値等を求めることにより、回路数の大幅な削
減が可能となるものである。
【００３２】次に、中間信号ｕに対して線形演算回路１
３ないし１６においてＧＦ（２）上またはＧＦ(２m）上
の線形演算を行って、符号語やシンドロームを、出力と
して生成する。これは、一般には線形演算の内容を、バ
イトレベルやワードレベルのみならず、ビットレベルで
も検討する、ということである。一般には、ビットレベ
ルで考えた方が、最適化の度合いは高い。
【００３３】最大誤り訂正数が異なる各符号化やシンド
ローム生成も、上記の中間信号uの全部またはその一部
に対し、線形演算回路１３，１４，１５を使用して、そ
れぞれ線形演算を適用して行う。ここで、aは異なる誤
り訂正能力に対応するパリティの数である。このとき、
さらに必要により調整回路１２により各線形演算回路１
３，１４等への入力値のビット数を、それぞれの線形演
算回路に応じて所定の固定値を用いて調整することもあ
る。
【００３４】ここで通常、パリティを計算するために線
形演算回路１４，１５等で用いられる行列は正方行列を
用いることにより、回路数を特に大きく削減することが
可能となる。
【００３５】なお、中間情報や回路出力の計算は、ＧＦ
(２m）上で行う線形演算とは限らず、ＧＦ(２）上の線
形演算でもよい。通常、その方がゲート数削減の効果が
高い。
【００３６】また、誤り訂正数のみならず情報語長(入
って来るデータの長さ)が異なる複数の符号も本回路構
成のもとでサポートできる。この場合、それについては
回路入力のうち使わないビットを任意の固定値にする、
すなわち回路入力はデータの最大長の分だけ用意し、短
いデータを扱う場合は余ったビットにはたとえば0を入
れる、ということで対応する。より具体的に言えば、付
加回路１０によって、入力されたメッセージがパリティ
を有さない情報語であるか、または最大長の受信語より
もビット数が少ない情報語または受信語である場合に
は，それらの語中の適切な位置に最大2a種類の所定の固
定値のビット系列c1,...,c2a(長さは0ビット以上)を付
加して、どのような場合にも同一ビット数の語となるよ
うにする。
【００３７】そして、このような場合には、線形演算回
路１１によって、入力されたメッセージがパリティを有
さない情報語である場合には前記固定値を情報語に付加
して得られる一定のビット数の語に、または入力された
メッセージがパリティを有する受信語である場合には必
要に応じて前記固定値を受信語に付加して得られる一定
のビット数の語に、行列Ｐを用いてガロア体上の線形演
算を行い，ある中間信号ｕを生成する。
【００３８】そして、線形演算回路１３によりこの中間
信号ｕの全部ないし一部のビット系列に対してガロア体
上の線形演算を行いシンドローム値ｓを生成し、また線
形演算回路１４等により線形演算を行い、それぞれが異
なるビット数のパリティ値を生成する。なお、必要に応
じて調整回路１２によってビット数の調整を行う。
【００３９】以上から明らかな通り、本発明は単純に回
路の共通部をまとめるものとは原理的に異なるものであ
る。単に回路の共通部をまとめるだけでは、本発明ほど
の回路規模削減効果を得ることは不可能である。
【００４０】なお、この点に関してさらに詳述すれば、
論理最適化手法の観点からも、本手法ではXOR演算の基
本性質のうち，共通部のとりまとめでは使用しない性質
を用いているので、共通部のとりまとめのみで本手法と
同様の効果を出すのは原理的に困難(不可能)である。す
なわち、共通部のとりまとめをした場合では、本手法で
得られる回路構造を、原理的に導出し得ない。いずれの
回路でも回路の出力は幾つかの回路入力のXORである
が、共通部のとりまとめによって得られる回路は、どの
出力についても、必要な入力についてだけ順次XORをと
ったものとなる(関係ない入力とXORを取ることはな
い)。一方、本発明による場合は、その出力とは関係な
い入力とXORを取る(ただし同じ入力ともう一度XORを取
ることで出力への影響をなくす)箇所が出てくる。この
ような構造は、単純な回路の共通化からは決して出てこ
ない。さらなる詳細については以下の実施例の記載を参
照されたい。
【００４１】
【実施例】原始多項式がx8＋x4＋x3＋x2＋１＝０のＧＦ
(２8）上の(40,32)リード・ソロモン符号(以下RS1とす
る。情報語が32シンボルで、最大4個の誤り訂正可能な
符号ということである。)、（38,32）リード・ソロモン
符号(RS2。最大3個の誤り訂正可能。)、（36,32）リー
ド・ソロモン符号(RS3。最大2個の誤り訂正可能)、(34,
32)リード・ソロモン符号(RS4。最大1個の誤り訂正可
能)の四種類の符号を、それぞれ並列符号化／復号化す
る回路を例に説明する。すなわちRS符号のパラメータは
m＝8，n＝max(40,38,36,34)＝40，k＝32 である。な
お、本明細書では、誤り訂正数の異なる複数の符号を扱
う場合は、nは各符号中の最大の値をとるものとする。
また、誤り訂正が可能な符号がｘ個の場合、パリティは
２ｘシンボル（すなわち、上述のようにm=8なので１シ
ンボルは８ビット＝１バイトとなり、２ｘバイトという
こと）必要となる。
【００４２】どれか単一の符号だけを並列符号化／復号
化する回路の場合、ないしは他のm,n,kおよび原始多項
式である場合も、まったく同様に実施できる。以下、並
列度を固定すれば、行列から回路の論理が定まり、本明
細書の記載を参照することにより当業者であれば容易に
回路上に実施できるものと考えられるので、具体的な回
路の記述（ゲートレベルの回路図）は省略する。なお、
これらをプログラムによってソフトウェア的に実行する
ことも可能である。
【００４３】この符号において、RS1,RS2,RS3,RS4のパ
リティ生成行列Ｇ1、Ｇ2、Ｇ3、Ｇ4は以下のような32×
8、32×6、32×4、32×2行列になる。
【数１】
【数２】
【数３】
【数４】
【００４４】なお、それぞれ転置した行列を記す（αは
原始多項式の根。以下同様）。上の行列から順に誤り訂
正数T=4,3,2,1である。なお、誤り訂正数T=4の場合のパ
リティ長は８シンボル（本実施例では８バイト）、誤り
訂正数T=3の場合のパリティ長は６シンボル（６バイ
ト）、誤り訂正数T=2の場合のパリティ長は４シンボル
（４バイト）、誤り訂正数T=1の場合のパリティ長は２
シンボル（２バイト）である。
【００４５】また、RS1,RS2,RS3,RS4のシンドロームを
計算するための検査行列Ｈ1、Ｈ2、Ｈ3、Ｈ4は以下のよ
うな8×40、6×38、4×36、2×34行列になる。
【数５】
【数６】
【数７】
【数８】
【００４６】本発明では、図２に示すように、(n−k)m
ビット長の中間信号uを得るための行列Ｐを用いる線形
演算回路２１と、回路入力に受信語が来た場合に中間信
号uからRS1,RS2,RS3,RS4のシンドロームを得るために線
形演算回路２３，２４，２５，２６において行列Ｒ1、
Ｒ2、Ｒ3、Ｒ4を用い、また回路入力に情報語が来た場
合に中間信号uからRS1,RS2,RS3,RS4の符号化結果（パリ
ティ）を得るために線形演算回路２７，２８，２９，３
０において行列Ｑ1、Ｑ2、Ｑ3、Ｑ4を用いる。各回路
は、順序回路あるいは組み合わせ回路で実現される。
【００４７】さらに、かかる実施例においては、Ｈ2、
Ｈ3、Ｈ4はＨ1に完全に含まれることとなるので、図３
に示すように、行列Ｒ1、Ｒ2、Ｒ3、Ｒ4を同じ行列Ｒ1
としてまとめて１つの線形演算回路３３とすることも可
能である。
【００４８】Ｐ、Ｒ1、Ｒ2、Ｒ3、Ｒ4、Ｑ1、Ｑ2、
Ｑ3、Ｑ4、を以下のように定める(Ｒ1とＱ1は8×8行
列、Ｒ2とＱ2は6×6行列、Ｒ3とＱ3は4×4行列、Ｒ4と
Ｑ4は2×2行列）。
【数９】
【数１０】
【数１１】
【数１２】
【数１３】
【数１４】
【数１５】
【数１６】
【数１７】
【００４９】ここで行列Ｒ1、Ｒ2、Ｒ3、Ｒ4はそれぞれ
ＧＦ(２m）上の単位行列である。また、行列Ｑ1、Ｑ2、
Ｑ3、Ｑ4は正方行列である。
【００５０】これらの行列の関係は，g1iを語の先頭(多
項式とみなした時，次数の高い側)に２i個の零シンボル
を付加する関数、g2iを語の末尾(多項式とみなした時，
次数の低い側)に２i個の零シンボルを付加する関数、fi
を語の末尾２iシンボルを切り出す関数（ここでｉは誤
り訂正能力）として、次に示す通りである。 なお，関
数g1iと関数g2iを適用するのが付加回路４０，関数fiを
適用するのが調整回路４２である。 Ｑ1 Ｐ g24＝ＧT 1 Ｑ2 f3 Ｐ g11 g23＝ＧT 2 Ｑ3 f2 Ｐ g12 g22＝ＧT 3 Ｑ4 f1 Ｐ g13 g21＝ＧT 4 Ｒ1 Ｐ ＝Ｈ1 Ｒ2 f3 Ｐ g11 ＝Ｈ2 Ｒ3 f2 Ｐ g12 ＝Ｈ3 Ｒ4 f1 Ｐ g13 ＝Ｈ4
【００５１】さらに、かかる実施例において、図３にお
ける線形演算回路３１の行列ＰをＨ 1とすれば、行列Ｒ1
を用いる線形演算回路３３は不要となり、入力が受信語
の場合は中間信号uがシンドローム値となる（図４参
照）。この場合、Ｒ1、Ｒ2、Ｒ3、Ｒ4は単位行列なので
演算をする必要がなく、論理ゲートは不必要である。
【００５２】また、たとえば行列Ｑ1は恒等式
【数１８】 をＳについて解き、得られたＳをＱ1とすることで得ら
れる。Ｑ2、Ｑ3、Ｑ4についても、連接する零ベクトル
が長くなるだけで同様である。一般にも、上記の恒等式
を解けばよい。
【００５３】ただし、この実施例のように行列Ｐとして
シンドロームを計算することにした場合は、上の恒等式
の解を次のようにして簡便に求めることができる。
【００５４】まず、情報語に固定値として0を連接した
語を、線形演算回路４１（ここではシンドローム計算回
路）に与える。すると、符号語多項式に幾つかの定数値
(シンドローム計算の定義から決まる)を代入した値と同
じ値が出力される。その値と代入した定数値から、符号
語多項式の係数、すなわちパリティに関する連立一次方
程式が得られるので、それを解けばパリティが得られ
る。具体的には，各行列Ｑ1、Ｑ2、Ｑ3、Ｑ4は、それぞ
れ
【数１９】 の逆行列として与えられる(t=1〜4)。
【００５５】なお、ここに示した行列Ｐ、Ｑ1、Ｑ2、Ｑ
3、Ｑ4、Ｒ1、Ｒ2、Ｒ3、Ｒ4はＧＦ(２m）上で行う演算
だが、これらはＧＦ(２）上で行う演算でもある。逆に
ＧＦ(２）上で行う演算でありさえすれば、回路規模削
減効果を上げるために上記と異なる行列を用いてもよ
く、必ずしもそれぞれがＧＦ(２m）上で行う演算である
必要はない。このことは、本実施例ではシンボル上の線
形演算を考えているが、一般にはビットレベルの線形演
算とみなしてよい、ということである。
【００５６】通常、符号化よりも復号化の方が処理が複
雑であり、クリティカルパスとなりやすいが、このよう
に各行列を定めることで、クリティカルパスはそのまま
で回路サイズを縮小できる。つまり、復号化回路そのも
のには手を加えていないので速度は落ちていない、とい
うことである。また、符号化回路のディレイ段数は数段
増えるが、回路規模縮小に伴う速度向上によって打ち消
されることを考えると、実用上の問題は少ない。
【００５７】図４に示す実施例における回路構成につい
て、あらためてここでまとめると以下のようになる。ま
ず、付加回路４０によって、符号化時には、情報語v＝
(v31,v30,...,v0)にパリティとして語の末尾に零ベクト
ルを連接し(一般には0とは限らないが、少なくともなん
らかの定数値)、さらに語の長さが40シンボルになるよ
う先頭に零ベクトルを連接して得られる修整語 (1)RS1の符号化時 v'1＝(v31,v30,...,v0,0,0,0,0,0,0,0,0) (2)RS2の符号化時 v'2＝(0,0,v31,v30,...,v0,0,0,0,0,0,0) (3)RS3の符号化時 v'3＝(0,0,0,0,v31,v30,...,v0,0,0,0,0) (4)RS4の符号化時 v'4＝(0,0,0,0,0,0,v31,v30,...,v0,0,0) を与える。
【００５８】復号化時には，語の長さが40シンボルにな
るよう受信語の先頭に零ベクトルを連接して得られる修
整語 (5)RS1の復号化時 w1＝(w39,w38,...,w0) (6)RS2の復号化時 w2＝(0,0,w37,w36,...,w0) (7)RS3の復号化時 w3＝(0,0,0,0,w35,w34,...,w0) (8)RS4の復号化時 w4＝(0,0,0,0,0,0,w33,w32,...,w0) を与える。
【００５９】これらのもとで、まず、v'1ないしv'4、ま
たはw1ないしw4を線形演算回路４１へ与え、中間信号u
の具体値を得る。次に、uを各行列Ｑ1、Ｑ2、Ｑ3、Ｑ4
の調整回路４２及び線形演算回路４３，４４，４５，４
６へ与えてパリティ値を得る。ここで、必要により各線
形演算回路４３，４４，４５，４６に対応して求めるパ
リティ値のビット数に応じて中間信号のビット数を調整
回路４２で調整する。ここでは，中間信号uは最大のシ
ンドローム長と同じ８シンボルの語となるが，それを(s
7,s6,s5,s4,s3,s2,s1,s0)として（多項式として見たと
き次数の高い側が左），その全部または一部である (9)RS1の符号化時 (s7,s6,s5,s4,s3,s2,s1,s0) (10)RS2の符号化時 (s5,s4,s3,s2,s1,s0) (11)RS3の符号化時 (s3,s2,s1,s0) (12)RS4の符号化時 (s1,s0) が，それぞれ回路４３，４４，４５，４６に与える語で
ある．これらの語を中間信号uから作るのが調整回路42
である。
【００６０】また上述したようにかかる実施例の場合は
中間信号uから直接シンドローム値を得る。このような
回路によって、回路入力に情報語が与えられた場合、正
しいパリティ値が得られる。回路入力に符号語が与えら
れた場合、正しいシンドローム値が得られることとな
る。
【００６１】以上の実施例における構成のもとで得られ
る具体的な回路サイズは、完全に並列に符号化・復号化
を行う場合、次に述べる通りである。
【００６２】(1) 符号化回路と復号化回路の共有 符号化回路単体の回路サイズ(2入力XORの総数のことと
する)はc1をある定数としてc1・k(n−k)m2ゲート、シン
ドローム計算単体の回路サイズもc2をある定数としてc2
・n(n−k)m2ゲートである。これより、本手法を用いな
ければ、符号化回路とシンドローム計算部を合わせた回
路サイズは(c1・k＋c2・n)(n−k)m2(n−k)m2ゲートとな
る。
【００６３】一方、本発明の手法を用いた場合、c3、
c4、c5をある定数として、回路Ｐのサイズはc3・n(n−
k)nm2ゲート、回路Ｑのサイズはc4・(n−k)2m2ゲート、
回路Ｒのサイズはc5・(n−k)2m2ゲートで,合計は(c3・n
＋(c4＋c5)(n−k))(n−k)m2ゲートとなる。
【００６４】一般には、各定数c1ないしc5の値が（符号
に依存するものの）1/2程度であることから、本手法を
用いることで(3k/2−n)(n−k)m2ゲート回路規模が縮小
する。通常の用途では、n＞kでありかつnとkはほぼ等し
いことから、この式が負の値をとることはなく、回路規
模は1/2程度になる。
【００６５】(2) 符号化回路どうしの共有 次に相異なる最大誤り訂正数のp個の符号化回路Ｅ1ない
しＥpを共有する場合を考える。Ｅ1ないしＥpの情報語
長は同じで、Ｅi(１≦i≦p)のパリティ長（シンボル
数）をliとする。また、nをk＋max(l1,...,lp)とする。
このとき、d1,...,dpをある定数としてＥiのサイズはdi
・klim2であり、本発明の手法の適用前の合計回路サイ
ズは
【数２０】 である。
【００６６】これに本発明の手法を適用すると、e0,
e1,...,ep,をある定数として中間信号uの値を求める線
形演算部のサイズはe0・n(n−k)m2、中間信号uから各パ
リティを求める線形演算部のサイズはＥiに対してei・l
i 2m2であるから、合計回路サイズは
【数２１】 である。
【００６７】一般には、定数d1,...,dp、e0,...,epは約
1/2であることから、回路規模は((kl1−kl1 2)＋・・・
＋(klp−klp 2)−n(n−k))・m2/2ほど減少する。最大誤
り訂正数が増える、すなわちパリティ長が増えるほど回
路規模減少の効果は（自乗に比例して）小さくなるが、
それでもk>>lであるから回路はかなり縮小される。実際
的には1/2以下である。
【００６８】(3) 実施例における具体的効果と考察 上記(1)、(2)にしたがった結果となる。例えば、実施例
で用いた符号では、本発明を使わなければ 8,814 RS1〜RS4でのシンドロームは、本発明
に関係なく一般的な共通部とりまとめにより共有 +8,040 RS1符号化回路 +6,140 RS2符号化回路 +4,084 RS3符号化回路 +2,188 RS4符号化回路 =合計 29,266 XORゲート となる。なお、2入力XORひとつを1ゲートとした。
【００６９】一方、本発明を用いると、 8,814 回路 +1,980 回路 +1,110 回路 +482 回路 +166 回路 +0 回路 =合計 12,552 XOR ゲート となる(行列Ｒ＝Ｉなので、回路Ｒのサイズは0)。すな
わち、本発明を用いれば、ゲート数は約６０パーセント
削減できることが明らかである。
【００７０】情報語長がより大きくなると、本発明の方
法を用いなかった場合は各符号化回路およびシンドロー
ム生成部のすべてのサイズが(語長に比例して)増加する
が、本発明の方法を用いた場合は回路Ｐしかサイズが増
加しないから、さらに有利となる。
【００７１】従来手法の説明で共通部のとりまとめを用
いた回路簡単化手法に触れたが、それを使って各回路の
規模をさらに6割ほど縮小でき、合計約5,800ゲートで済
む。ここで、本発明を使用せず単純に共通部をまとめる
だけでは、もとの（29,266ゲートの）約6割減にしかで
きない。ゆえに、回路共通部のとりまとめの使用有無に
関わらず、本手法は回路規模縮小に有効である。
【００７２】
【発明の効果】本発明により、最大誤り訂正数の異なる
複数の符号化回路を有する回路において、それら符号化
回路どうしについて、回路の大半を共有できるようにし
て、全体の回路規模を縮小することができる。
【００７３】また、符号化回路の大半と復号化回路中の
シンドローム生成部の大半を共有できるようにし、それ
により、符号化回路と復号化回路を合わせた全体の回路
規模を縮小することができる。
【００７４】さらに、情報語長増加時における回路規模
増加の度合いも抑えることができ、全体の回路規模を縮
小することができる。
【図面の簡単な説明】
【図１】本発明により構成される回路を示す図である。
【図２】実施例の回路を示す図である。
【図３】実施例の回路を示す図である。
【図４】実施例の回路を示す図である。
【符号の説明】
１０ 付加回路 １１ 線形演算回路 １２ 調整回路 １３，１４，１５，１６ 線形演算回路 ２０ 付加回路 ２１ 線形演算回路 ２２ 調整回路 ２３−３０ 線形演算回路 ３３０ 付加回路 ３１ 線形演算回路 ３２ 調整回路 ３３−３７ 線形演算回路 ４０ 付加回路 ４１ 線形演算回路 ４２ 調整回路 ４３−４６ 線形演算回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 片山 泰尚 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 東京基礎研 究所内 (56)参考文献 特開 平７−319776（ＪＰ，Ａ) 特開 平７−336400（ＪＰ，Ａ) 特開 平２−30240（ＪＰ，Ａ) 特開 平５−48581（ＪＰ，Ａ) 特開 平７−58724（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 G06F 11/10 330 H04L 1/00

Claims (22)

    (57)【特許請求の範囲】
  1. 【請求項１】誤り訂正能力の異なるａ（ここでａは２以
    上の整数）種類のビット数のパリティを計算可能な単一
    の符号化回路であって、 入力された情報語に所定の固定値を付加した修整語を生
    成する付加回路と、 前記付加回路に接続され、前記修整語と行列Ｐを用いて
    線形演算を行い中間信号ｕを生成する１の第１の回路
    と、 前記第１の回路に接続され、前記中間信号の全部又は一
    部と行列Ｑ1,...,Ｑaをそれぞれ用いて線形演算を行
    い、それぞれが異なるビット数のパリティ値ｐ1,...,ｐ
    aを生成するa個の線形演算回路を有する複数の第２の回
    路と、 を有する符号化回路。
  2. 【請求項２】前記付加回路は、入力された情報語中の適
    切な位置にいずれのパリティを求める場合にも同一ビッ
    ト数の語となるように所定の固定値を付加した修整語を
    生成する請求項１記載の符号化回路。
  3. 【請求項３】前記中間信号のビット数を第２の各線形演
    算回路に対応して調整する最大a個の調整回路を有する
    請求項１または２に記載の符号化回路。
  4. 【請求項４】前記行列Ｑ1,...,Ｑaはいずれも正方行列
    である請求項１ないし３のいずれかに記載の符号化回
    路。
  5. 【請求項５】前記固定値のビット長は、前記パリティ値
    ｐ1,...,ｐaのうちもっとも大きいビット長と同じか、
    それ以上の長さである請求項１ないし４のいずれかに記
    載の符号化回路。
  6. 【請求項６】前記固定値は零ベクトルである請求項請求
    項１ないし５のいずれかに記載の符号化回路。
  7. 【請求項７】前記中間信号は前記修整語よりビット長が
    小さい請求項１ないし６のいずれかに記載の符号化回
    路。
  8. 【請求項８】前記線形演算はガロア体またはガロア拡大
    体上の線形演算である請求項１ないし７のいずれかに記
    載の符号化回路。
  9. 【請求項９】誤り訂正能力の異なるa（ここでaは1以上
    の整数）種類のビット数のパリティを計算可能な単一の
    符号化回路と復号化回路を有する回路であって、 入力されたメッセージがパリティを有さない情報語であ
    る場合には所定の固定値を付加した修整語を生成する付
    加回路と、 前記付加回路に接続され、前記修整語と行列Ｐを用いて
    線形演算を行い中間信号を生成する１の第１の回路と、 前記第１の回路に接続され、前記中間信号の全部または
    一部と行列Ｒ1,...,Ｒaをそれぞれ用いて線形演算を行
    い、それぞれがシンドローム値ｓ1,...,ｓaを生成するa
    個の線形演算回路を有する第２の回路と、 前記第１の線形演算回路に接続され、前記中間信号の全
    部または一部と行列Ｑ1,...,Ｑaをそれぞれ用いて線形
    演算を行い、それぞれが異なるビット数のパリティ値ｐ
    1,...,ｐaを生成するa個の線形演算回路を有する第３の
    回路と、 を有する回路。
  10. 【請求項１０】前記行列Ｒ1,...,Ｒaはいずれも正方行
    列である請求項９に記載の回路。
  11. 【請求項１１】誤り訂正能力の異なるa（ここでaは1以
    上の整数）種類のビット数のパリティを計算可能な単一
    の符号化回路と復号化回路を有する回路であって、 入力されたメッセージがパリティを有さない情報語であ
    る場合には所定の固定値を付加した修整語を生成する付
    加回路と、 前記付加回路に接続され、前記修整語と行列Ｐを用いて
    線形演算を行い中間信号を生成する１の第１の回路と、 前記第１の回路に接続され、前記中間信号の全部または
    一部と行列Ｒを用いて線形演算を行い、シンドローム値
    ｓ1,...,ｓaを生成する線形演算回路を有する第２の回
    路と、 前記第１の線形演算回路に接続され、前記中間信号の全
    部または一部と行列Ｑ1,...,Ｑaをそれぞれ用いて線形
    演算を行い、それぞれが異なるビット数のパリティ値ｐ
    1,...,ｐaを生成するa個の線形演算回路を有する第３の
    回路と、 を有する回路。
  12. 【請求項１２】前記中間信号のビット数を第２又は第３
    の回路に対応して調整する調整回路を有する請求項９な
    いし１１のいずれかに記載の回路。
  13. 【請求項１３】誤り訂正能力の異なるa（ここでaは１以
    上の整数）種類のビット数のパリティを計算可能な単一
    の符号化回路と復号化回路を有する回路であって、 入力されたメッセージがパリティを有さない情報語であ
    る場合には所定の固定値を付加して修整語を生成する付
    加回路と、 前記付加回路に接続され、前記修整語と行列Ｐを用いて
    線形演算を行い中間信号を生成する１の第１の回路であ
    って、入力されたメッセージが受信語である場合には前
    記中間信号がシンドローム値ｓ1,...,ｓaであるもの
    と、 前記第１の線形演算回路に接続され、前記中間信号の全
    部または一部と行列Ｑ1,...,Ｑaをそれぞれ用いて線形
    演算を行い、それぞれが異なるビット数のパリティ値ｐ
    1,...,ｐaを生成するa個の線形演算回路を有する第２の
    回路と、 を有する回路。
  14. 【請求項１４】前記中間信号のビット数を第２の回路に
    対応して調整する調整回路を有する請求項１３に記載の
    回路。
  15. 【請求項１５】前記付加回路は、受信語のうち最大長の
    ものよりもビット数が少ない情報語または受信語が入力
    された場合には，どのような場合にも同一ビット数の語
    となるよう，それらの語中の適切な位置に所定の固定値
    を付加した修整語を生成する請求項９ないし１４のいず
    れかに記載の回路。
  16. 【請求項１６】前記行列Ｑ1,...,Ｑaはいずれも正方行
    列である請求項９ないし１５のいずれかに記載の回路。
  17. 【請求項１７】前記固定値のビット長は、前記パリティ
    値ｐ1,...,ｐaのうちもっとも大きいビット長と等しい
    かそれ以上の長さである請求項９ないし１６のいずれか
    に記載の回路。
  18. 【請求項１８】前記固定値は零ベクトルである請求項請
    求項９ないし１７のいずれかに記載の回路。
  19. 【請求項１９】前記中間信号は前記修整語よりビット長
    が小さい請求項９ないし１８のいずれかに記載の回路。
  20. 【請求項２０】前記線形演算はガロア体またはガロア拡
    大体上の線形演算である請求項９ないし１９のいずれか
    に記載の回路。
  21. 【請求項２１】誤り訂正能力の異なるａ（ここでａは２
    以上の整数）種類のビット数のパリティの生成方法であ
    って、 入力された情報語に所定の固定値を付加した修整語を生
    成するステップと、 １の第１の回路により前記修整語と行列Ｐを用いて線形
    演算を行い中間信号ｕを生成するステップと、 複数の第２の回路のそれぞれにより、前記中間信号の全
    部又は一部と行列Ｑ1,...,Ｑaをそれぞれ用いて線形演
    算を行い、異なるビット数のパリティ値ｐ1,...,ｐaを
    生成するステップと、 を有する方法。
  22. 【請求項２２】誤り訂正能力の異なるａ（ここでａは２
    以上の整数）種類のビット数のパリティを生成するため
    のプログラムを記憶する記憶媒体であって、前記プログ
    ラムは、 入力された情報語に所定の固定値を付加した修整語を生
    成するステップと、 １の第１の回路により前記修整語と行列Ｐを用いて線形
    演算を行い中間信号ｕを生成するステップと、 複数の第２の回路のそれぞれにより、前記中間信号の全
    部又は一部と行列Ｑ1,...,Ｑaをそれぞれ用いて線形演
    算を行い、異なるビット数のパリティ値ｐ1,...,ｐaを
    生成するステップと、 を有する記憶媒体。
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