JP3254781B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関わり、特
にプログラマブル・リード・オンリ・メモリを内蔵する
マイクロプロセッサに関する。

【０００２】

【従来の技術】プログラム・コードを記憶するプログラ
マブル・リード・オンリ・メモリ（以下ＰＲＯＭと略
す）を内蔵したマイクロプロセッサは実機種でのデバッ
グが可能なためプログラムの開発時間の短縮につながる
のみではなく、近年の少量多品種生産の傾向を反映して
プリプロダクションのみならず量産品にも使用される場
合もあり大変重宝されている。この様なマイクロプロセ
ッサに内蔵されているＰＲＯＭは、プログラム・コード
を記憶する用途のため内部のバスと同様に８ビットある
いは複数ビットの並列書き込みによってデータが書き込
まれる。また、マイクロプロセッサとして動作中はプロ
グラム・コードを読みとりコア・ＣＰＵにデータを送る
という単一機能であるため、１つのメガセルとして半導
体装置内に配置することができる。これに対し、プログ
ラム・コードを記憶するのではなく内部動作モードある
いは発振周波数の切り換えなどの制御用のデータを記憶
しておく必要がある場合や、ＩＤコードなどの直列デー
タを記憶する場合には、その制御部位が半導体チップ上
の不特定の場所に点在することが多くＰＲＯＭを分割し
て配置すると書き込み動作を行うためのバスラインがチ
ップ全体を走り回ることになりスペース・ファクタの点
で非常に不利になるため、信号線の数をできる限り抑え
ることを目的として、しばしば直列データ書き込み方式
のＰＲＯＭが用いられる。

【０００３】

【発明が解決しようとする課題】しかし、この直列デー
タ書き込み方式のＰＲＯＭは制御方式が並列データの書
き込み方式とは基本的に異なるため、半導体装置の外部
に単純なアダプタを付加することで汎用のＰＲＯＭライ
タを使用してデータを書き込む事ができない。また、書
き込まれたデータを検証するというベリファイ機能も付
随していなければ信頼性の点でも問題となる。

【０００４】そこで本発明はこの様な問題を解決するも
ので、その目的とするところは汎用のＰＲＯＭライタな
どの外部装置からインターフェイス条件を変更せずに、
直列データが書き込みおよび読み出し可能なＰＲＯＭを
内蔵した半導体装置を提供することにある。

【０００５】

【課題を解決するための手段】本発明の半導体装置は、
複数のフリップ・フロップを有するシフトレジスタであ
って、データが入力されるデータ入力端子と、前記複数
のフリップ・フロップに共通に入力されるクロック信号
入力端子と、前記複数のフリップ・フリップに共通に入
力されるクリア信号入力端子と、を有するシフトレジス
タと、複数のメモリ素子を有し、前記シフトレジスタを
介して前記データが書き込まれるＰＲＯＭと、複数のス
テートバッファを有し、前記ＰＲＯＭに書き込まれた前
記データの読み出しを行う読み出し回路と、を有する半
導体装置において、前記メモリ素子は、該メモリ素子へ
の前記データの書き込みを制御する書き込み信号入力端
子と、前記フリップ・フロップから出力された前記デー
タが入力される入力端子とを有し、前記ステートバッフ
ァは、前記シフトレジスタの前記データ入力端子に入力
された前記読み出し回路の読み出し制御信号が前記フリ
ップ・フロップを介して入力される第１の入力端子と、
前記メモリ素子に書き込まれた前記データが入力される
第２の入力端子と、前記読み出し制御信号に応じて、前
記第２の入力端子を介して入力された前記データを出力
する出力端子とを有することを特徴とする。また、本発
明の半導体装置は、複数のフリップ・フロップを有する
シフトレジスタと、複数のメモリ素子を有するＰＲＯＭ
と、複数のステートバッファと、前記複数のステートバ
ッファの出力端子を並列に接続したシリアル出力端子と
を有し、前記ＰＲＯＭに書き込まれたデータの読み出し
を行う、読み出し回路と、を有する半導体装置におい
て、前記シフトレジスタは、「前記ＰＲＯＭに書き込む
シリアルデータ」と「読み出し回路制御データ」とを入
力する端子と、前記複数のフリップ・フロップに共通の
クロック信号を入力する端子と、前記複数のフリップ・
フロップに共通のクリア信号を入力する端子とを有し、
前記メモリ素子は、「前記複数のメモリ素子に並列に入
力される書き込み信号」を入力する端子と、各前記フリ
ップ・フロップの出力信号を入力する端子とを有し、前
記ステートバッファは、１の前記フリップ・フロップの
出力信号を１のステートバッファに入力する端子を有
し、各前記メモリ素子の出力信号を各前記ステートバッ
ファに入力する端子を有し、「前記ＰＲＯＭに書き込む
シリアルデータ」を入力すると、前記シリアルデータ
は、前記シフトレジスタ内の前記複数のフリップ・フロ
ップに１信号毎に分けて格納され、次に、前記書き込み
信号を入力すると、各前記フリップ・フロップに格納さ
れたデータは各前記メモリ素子に格納され、次に、前記
クリア信号を入力すると、前記複数のフリップ・フロッ
プは初期状態になり、次に、前記読み出し回路制御デー
タを入力すると、前記各フリップ・フロップは「読み出
し信号」を１回ずつ順次出力し、前記各ステートバッフ
ァは前記読み出し信号を１回ずつ順次入力され、前記各
メモリ素子に格納されたデータが１回ずつ順次出力され
ることで、前記ＰＲＯＭに書き込まれたデータは前記シ
リアル出力端子からシリアル信号で出力されることを特
徴とする。本発明の半導体装置は、さらに、前記シフト
レジスタの前記データを入力する端子は、切り替え端子
を介して複数のフリップ・フロップの入力端子に接続さ
れる構成とすることを特徴とする。本発明の半導体装置
は、さらに、前記「ＰＲＯＭに書き込むシリアルデー
タ」と「読み出し回路制御データ」とを入力する端子
は、切り替え端子を介して複数のフリップ・フロップの
入力端子に接続され、「前記ＰＲＯＭに書き込むシリア
ルデータ」を入力すると、前記シリアルデータは、前記
シフトレジスタ内の前記複数のフリップ・フロップに１
信号毎に分けて、かつ前記切り替え端子により決まる１
の順で、格納され、次に、「前記複数のメモリ素子に並
列に入力される書き込み信号」を入力すると、各前記フ
リップ・フロップに格納されたデータは各前記メモリ素
子に格納され、次に、前記クリア信号を入力すると、前
記複数のフリップ・フロップは初期状態になり、次に、
前記読み出し回路制御データを入力すると、前記各フリ
ップ・フロップは前記読み出し信号を１回ずつ、かつ前
記切り替え端子により決まる１または２の順で順次出力
し、前記各ステートバッファは前記読み出し信号を１回
ずつ順次入力され、前記各メモリ素子に格納されたデー
タが１回ずつ順次出力されることで、前記ＰＲＯＭに書
き込まれたデータは、前記シリアル出力端子から前記
「ＰＲＯＭに書き込むシリアルデータ」と逆の順序また
は同一順序のシリアル信号で出力される構成とすること
を特徴とする。

【０００６】

【実施例】図１は本発明の実施例であるところの直列デ
ータ書き込み方式を示すブロック図である。図１におい
て１はデータ入力端子Ｄｉｎから一連のシフトパスを形
成する複数個のフリップ・フロップ（以下ＦＦと略す）
からなる。クロック入力端子ＣＬＫを共通のクロック入
力とするシフトレジスタであり、２はシフトレジスタに
蓄えられた情報を入力とし、書き込み信号ＷＲで書き込
み制御されるＰＲＯＭであり、３はＰＲＯＭから出力さ
れるスタティックな制御データを入力として動作する制
御回路である。

【０００７】図２は図１の内部を簡単に示した回路図で
ある。図２において本発明の半導体装置は内部回路の動
作を制御するｎ個の制御回路と、その回路を制御する信
号出力を持つｎ個の書き込み可能なメモリ素子と、シフ
トレジスタを形成するｎ個のＦＦを持つ。ここでｎ個の
ＦＦ（Ｆ₁〜Ｆ_n）は各々入出力を順次接続され直列デー
タの入力端子Ｄｉｎからのシフトパスを受け、クロック
入力端子ＣＬＫからの単一クロックにより動作するする
シフトレジスタとして働く。またＰＲＯＭ２を構成する
メモリ素子（Ｐ₁〜Ｐ_n）は単一のデータ書き込み端子Ｗ
を持ち、Ｆ₁〜Ｆ_nからなるシフトレジスタからの信号を
入力としてデータが書き込まれる。ｎ個の制御回路（Ｓ
₁〜Ｓ_n）の制御に必要なデータはクロック入力端子ＣＬ
Ｋからのクロックに同期して、順次直列データ入力端子
よりｎ回のシフト動作によりｎ個のＦＦに蓄えられる。
すべてのＦＦにデータが蓄えられた状態で書き込み信号
入力ＷＲを動作させることにより、前記データがＰＲＯ
Ｍ２に書き込まれる。実際の半導体装置内では例えば、
Ｆ₁・Ｐ₁およびＳ₁が１つの機能セルとなり半導体チッ
プ上の不特定の場所に配置される。このため機能セル間
の配線数は少ない方がスペース・ファクタの点で良好
で、図２の実施例では３本に抑えられていることにな
る。これは並列データ書き込み方式のＰＲＯＭを使用し
た場合の配線数の半分以下となり、さらに書き込み動作
が１回のみであるため煩雑な制御を必要としないという
利点をも持つ。

【０００８】図３および図４に本発明の実施例の一つで
ある、半導体装置の外部から書き込み制御を行う場合の
ブロック図およびタイミングチャートを示す。図３にお
いて４は一般的なＰＲＯＭにデータを書き込むための汎
用あるいは専用のＰＲＯＭライタを示し、５は本発明に
おける半導体装置、６は同様に図１および図２に示す直
列データ書き込み方式のＰＲＯＭ、７はＰＲＯＭライタ
４から出力されるアドレス信号をデコードして制御信号
を出力するアドレス・デコード回路、８はＰＲＯＭライ
タ４からの出力バー（ＰＧＭ）およびアドレス・デコー
ド回路７からの制御信号ＣＮＴを入力信号としてＰＲＯ
Ｍ６への入力であるクロック信号ＣＬＫおよび書き込み
信号ＷＲを出力する制御回路である。ここでバー（ＰＧ
Ｍ）のバーは信号が負論理の信号であることを示し、ま
た対応する図面では信号名の上部にバーを記しておく。
他の信号についても同様である。以下、図４のタイミン
グ・チャートを使用して図３のＰＲＯＭライタ４および
本発明による半導体装置５の動作を説明する。

【０００９】汎用のＰＲＯＭライタは本体上にテンキー
・パッドや表示部等を持ち、書き込みのターゲットであ
るＰＲＯＭを実装するためのＩＣソケットが装備されて
おり、書き込みはバス・インターフェイスの並列データ
書き込み方式を採っている。この書き込み方式に必要な
信号は書き込み動作に限って注目してみるとアドレス信
号ＡＤＤ、データ信号ＤＡＴＡ、書き込み信号バー（Ｐ
ＧＭ）の３種類である。ＰＲＯＭライタは書き込み動作
にはいると、まず複数の信号によって表されるアドレス
信号の最初のアドレスであるＡ₁を出力し、続いてこの
アドレスに対応する複数ビットよりなる書き込みデータ
Ｄ₁を出力し、データが書き込まれるＰＲＯＭのアドレ
スおよびデータがセットアップされる時間をおいてから
書き込み信号のバー（ＰＧＭ）パルスを送出する。１つ
のアドレスに対するデータの書き込みが終了するとアド
レスをインクリメントして次のアドレスへ移行し、最大
ｍ個のアドレス（ｍは任意の整数）までの書き込みが行
われる。

【００１０】このような汎用のＰＲＯＭライタによる書
き込み動作に対して、本発明による半導体装置のＰＲＯ
Ｍは直列データ書き込み方式であるので基本的にはアド
レスの概念はなく必要となるデータも単一ライン、例え
ばデータ・バスのＬＳＢの最下位ビットのみを用いるこ
とになり、このデータが半導体装置内のＰＲＯＭのデー
タ入力Ｄ_inに入力される。一方ＰＲＯＭライタからのア
ドレス入力はアドレス・デコード回路７に入力されアド
レスがｎ＋１番目に移行したときに活性状態になるＣＮ
Ｔ信号を出力する。このＣＮＴ信号を受けてパルス制御
回路８はアドレスがｎ番目まではＰＲＯＭライタからの
出力である書き込み信号バー（ＰＧＭ）に同期したクロ
ック信号ＣＬＫをＰＲＯＭ６に出力する。次にアドレス
がｎ＋１番目のＡ_n+1に移行したとき、前記のＣＮＴ信
号が活性化され、クロック信号が非活性状態となるとと
もにバー（ＰＧＭ）信号に同期した書き込み信号ＷＲが
ＰＲＯＭ６へ送られる。アドレスがｎ＋２番目から最後
のｍ番目まではＣＮＴ信号が非活性状態であるのでクロ
ック信号がＰＲＯＭに出力されるが、書き込み信号ＷＲ
が動作しないので支障はない。以上のように半導体装置
の付加回路の動作により、ＰＲＯＭ内のシフトレジスタ
がｎ回のシフト動作により直列データをすべて取り込ん
だ後に、１回の書き込みパルスによりメモリ部にデータ
を書き込む動作を行う。また、アドレス・デコード回路
７およびパルス制御回路８は簡単なロジックの論理回路
で構成することができ、ＰＲＯＭライタとのインターフ
ェイスも変更する必要がない。

【００１１】以上、本発明における直列データ書き込み
方式のＰＲＯＭへの書き込み方法を説明したが書き込ま
れたデータの検証機能すなわちベリファイ機能を組み込
んでいないため、保持データの信頼性という点では若干
問題がある。そこでこの問題を鑑みて、書き込まれたデ
ータを読み出す機能を付加したものが図５に示す本発明
における他の実施例である。図５において１は入力端子
Ｄｉｎからの一連のシフトパスを形成し共通のクリア端
子を持つＦＦからなり入力端子ＣＬＫからの入力を共通
のクロック信号とするシフトレジスタであり、２はシフ
トレジスタに蓄えられた情報を入力とし書き込み信号Ｗ
Ｒで書き込み制御されるＰＲＯＭ、３はＰＲＯＭから出
力されるスタティックな制御データを入力として動作す
る制御回路、９はＰＲＯＭに書き込まれたデータの読み
出しを行う読み出し回路である。また、読み出し回路９
の構成要素である９１は制御入力が”Ｌ”レベルの時は
出力がハイ・インピーダンスとなり、制御入力が”Ｈ”
レベルとなると入力と同論理の信号を出力する３ステー
ト・バッファ（以下ＴＳＢと略す）である。以下図６に
示すタイミングチャートを用いて図５の回路動作を説明
する。

【００１２】電源が投入された時点ではＦＦの出力は”
Ｈ”レベルか”Ｌ”レベルかわからない不定の状態であ
るので、まずＣＬＲ入力端子から”Ｈ”レベルの信号を
一定期間入力することにより、ＦＦ内部を初期状態すな
わちＱ出力を”Ｌ”レベルの状態にする。この状態では
各ＦＦのＱ出力はすべて”Ｌ”レベルとなっており、こ
のＱ出力が各ＴＳＢの制御入力となっているため、ＴＳ
Ｂの出力がカスケード接続されているＤｏｕｔ出力端子
はハイ・インピーダンス状態となっている。次にデータ
入力端子Ｄｉｎから”Ｈ”レベルの制御データが入力さ
れ、この期間中にクロック入力端子ＣＬＫからクロック
・パルスが入力されると、この制御データがＦＦ１１に
ラッチされてＦＦ１１のＱ出力は”Ｈ”レベルに反転す
る。すると、このＱ出力が制御入力として接続されてい
るＴＳＢ９１はＯＮ状態となりメモリ素子２１に書き込
まれているデータと同論理レベルの信号をＤｏｕｔへ出
力する。直列データ書き込みの場合、最初の入力データ
をＤ₁とし順次ｎ回シフト動作させて入力した最後のデ
ータをＤ_nとすると、初段のＦＦにはＤ_nがラッチされ最
終段のＦＦにはＤ₁がラッチされていることになり、こ
のようにＦＦにラッチされたデータが一括してメモリ素
子に書き込まれることになる。従って正常なデータ書き
込みが行われた場合、この時点でＤｏｕｔに出力される
データは最終データＤ_nと同一であることがわかる。こ
の状態からＤｉｎ入力を”Ｌ”レベルに保ったままクロ
ック・パルスをクロック入力端子から入力していくとＤ
ｏｕｔにはＤ_n-1・Ｄ_n-2・Ｄ_n-3・・・・と順次データ
が出力されｎ個目のクロック・パルスで最初の書き込み
データと同一であるＤ₁が出力される。入力されるクロ
ック・パルスがｎ＋１個目以降はすべてのＦＦのＱ出力
が”Ｌ”レベルとなるため、これに接続されるＴＳＢは
すべてＯＦＦ状態となりＤｏｕｔ出力はハイ・インピー
ダンスとなる。

【００１３】以上、直列データ書き込み方式のＰＲＯＭ
の保持データを読み出す方法を述べたが、実施例の読み
だし回路に用いられているＴＳＢはトランスミッション
・ゲートあるいは他の半導体素子で構成できることは言
うまでもない。またこの方式ではＰＲＯＭに保持された
データを読み出す際にＴＳＢの出力制御を行う制御デー
タのシフト方向が書き込みデータと同一方向となり、読
み出されるデータが書き込みデータの入力とは逆の順序
となるため、半導体装置の外部から書き込んだデータの
ベリファイを行う場合にはデータの取扱いが不便にな
る。そこでこの問題を鑑みて、読み出されるデータが書
き込みデータと同一順序で出力される読み出し回路を具
備したものが図７に示す本発明における他の実施例であ
る。

【００１４】図７においてＰＲＯＭ２、制御回路３、読
み出し回路９の構成は図５と同一であるが、シフトレジ
スタ１の構成要素であるＦＦの前後段にＴＳＢを複数個
設けている点が異なっている。すなわちＴＳＢの制御入
力ＤＩＲが”Ｈ”レベル、バー（ＤＩＲ）が”Ｌ”レベ
ルの時は前段のＦＦブロックから出力されたデータはＴ
ＳＢ１３を経由してＦＦのＤ入力に入力され、ＦＦのＱ
出力はＴＳＢ１４を経由して次段方向のＦＦブロックに
入力される。逆にＤＩＲが”Ｌ”レベル、バー（ＤＩ
Ｒ）が”Ｈ”レベルの時は次段方向のＦＦブロックから
入力されたデータがＴＳＢ１５を経由してＦＦのＤ入力
に入力され、Ｑ出力がＴＳＢ１６を経由して前段へ出力
されることになる。ちなみに、このシフトレジスタのデ
ータ・シフト方向を制御するＴＳＢの代わりにトランス
ミッション・ゲートあるいは他の半導体素子を用いても
かまわない。以下、図８のタイミングチャートを用いて
図７の回路動作を説明する。ＤＩＲ入力を”Ｌ”レベ
ル、すなわちバー（ＤＩＲ）入力を”Ｈ”レベルにした
後、まずＣＬＲ入力端子から”Ｈ”レベルの信号を一定
期間入力することにより、ＦＦ内部を初期状態すなわち
Ｑ出力を”Ｌ”レベルの状態にする。この状態では各Ｆ
ＦのＱ出力はすべて”Ｌ”レベルとなっており、このＱ
出力が読み出し回路の各ＴＳＢの制御入力となっている
ため、Ｄｏｕｔ出力端子はハイ・インピーダンス状態と
なっている。次にデータ入力端子Ｄｉｎから”Ｈ”レベ
ルの制御データが入力され、この期間中にクロック入力
端子ＣＬＫからクロック・パルスが入力されると、この
制御データがＴＳＢ１２・１５を経由してＦＦ１１にラ
ッチされてＦＦ１１のＱ出力は”Ｈ”レベルに反転す
る。するとこのＱ出力が制御入力として接続されている
ＴＳＢ９１はＯＮ状態となり、メモリ素子２１に書き込
まれているデータと同論理レベルの信号をＤｏｕｔへ出
力する。直列データ書き込み方式で正常な書き込みが行
われた場合、この制御データにより制御されている機能
ブロックは最終段であるため、この時点で出力されるデ
ータは最初の書き込みデータＤ₁と同一であることがわ
かる。この状態からＤｉｎ入力を”Ｌ”レベルに保った
ままクロック・パルスをクロック入力端子から入力して
いくとＤｏｕｔにはＤ₂・Ｄ₃・Ｄ₄・・・・と順次デー
タが出力されｎ個目のクロック・パルスで最終書き込み
データと同一であるＤ_nが出力される。入力されるクロ
ック・パルスがｎ＋１個目以降はすべてのＦＦのＱ出力
が”Ｌ”レベルとなるため、Ｑ出力に接続される読み出
し回路のＴＳＢはすべてＯＦＦ状態となり、Ｄｏｕｔ出
力はハイ・インピーダンスとなる。

【００１５】図９および図１０に本発明の実施例の一つ
であるところの、読み出し回路を具備したＰＲＯＭに保
持されたデータを半導体装置の外部から読み出し、ベリ
ファイを行う場合のブロック図およびタイミングチャー
トを示す。図９において６は図７に示すＰＲＯＭ、１０
はＰＲＯＭライタ４から出力されるアドレス信号をデコ
ードして制御信号を出力するアドレス・デコード回路、
１１はＰＲＯＭライタから出力される書き込み用高電圧
Ｖｐｐの電位レベルを検出するＶＰＰ検出回路、１２は
ＰＲＯＭから出力されたデータにダミー・ビットを付加
して並列データとしてＰＲＯＭライタに出力するダミー
データ生成回路、１３は電源電圧が投入された直後にリ
セット・パルスを出力するリセット回路、１４はインバ
ータ回路である。

【００１６】図１０のタイミングチャートを用いて図９
のＰＲＯＭライタおよび本発明による半導体装置５の動
作を説明する。汎用または専用のＰＲＯＭライタのＰＲ
ＯＭに書き込まれたデータを読み出す方式は主にバス・
インターフェイスが主流であり、この読みだしに必要な
動作に限っての信号線に注目してみるとアドレス信号Ａ
ＤＤ、データ信号ＤＡＴＡ、読み出し信号ＯＥの３種類
であるが、ＰＲＯＭライタが書き込みシーケンスに入っ
ているか、読み出しシーケンスに入っているかの判定を
行うためにもう１種類書き込み用高電圧Ｖｐｐを用いる
ことにする。ＰＲＯＭライタ４が立ち上がり半導体装置
５に電源電圧であるＶ_DDレベルの電圧が印加されると、
まずリセット回路１３が動作しＰＲＯＭ６内のＦＦのデ
ータをすべてクリアする。続いてＰＲＯＭライタの動作
が他に移行して行くわけであるが、この移行する状態が
書き込み動作であるときにはＶｐｐ端子にはＰＲＯＭの
書き込み制御に用いる２０Ｖ前後の高電圧が出力され、
読み出し等他のシーケンス時には半導体装置の電源電圧
のＶ_DDが出力される。Ｖ_PP端子の電圧を半導体装置５内
の検出回路１１で受け、２０Ｖ前後の電圧が印加されて
いる場合には同回路の出力であるＤＩＲは”Ｈ”レベ
ル、バー（ＤＩＲ）は”Ｌ”レベルとなりＰＲＯＭ６は
書き込みシーケンスに入る。逆にＶ_PP端子の電圧がＶ_DD
レベルの場合はＤＩＲは”Ｌ”レベル、バー（ＤＩＲ）
は”Ｈ”レベルとなりＰＲＯＭは読み出しシーケンスに
入る。読み出しシーケンスに入った状態からＰＲＯＭラ
イタはまず複数の信号によって表されるアドレス信号の
最初のアドレスであるＡ₁を出力し、続いてアドレスＡ₁
がＰＲＯＭ内でセットアップされる時間をおいてから出
力制御信号であるバー（ＯＥ）を”Ｌ”レベルにするこ
とにより、このアドレスに対応する複数ビットよりなる
読み出しデータの読み込みを行う。アドレス信号が入力
されているアドレス・デコーダ回路１０はこの最初のア
ドレスＡ₁が入力された時のみＰＲＯＭに対して”Ｈ”
レベルのＤｉｎ信号を出力し、インバータ回路１４によ
り論理反転された信号がクロック入力信号として入力さ
れる。従ってこの時点ではＰＲＯＭより出力される読み
出しデータであるＤｏｕｔ信号はＤ₁となり、この１ビ
ット・データがダミー・ビット付加回路１２により並列
データに変換されＰＲＯＭライタに出力される。ＰＲＯ
Ｍライタはこのデータを読み出し、内部に蓄積されたデ
ータと比較することにより読み出しデータのベリファイ
を行う。この動作以降ＰＲＯＭライタはアドレスをイン
クリメントしバー（ＯＥ）制御により読み出しを行い、
ＰＲＯＭではこのバー（ＯＥ）信号と同期してシフトレ
ジスタの制御データをシフトしていき、ｎ番目のアドレ
スＡ_nがＰＲＯＭライタから入力された時点でＰＲＯＭ
に書き込まれた最終データと同一のＤ_nがＤｏｕｔ端子
から出力され、全データの読み出しが完了する。以上の
ように半導体装置の付加回路によりＰＲＯＭ内に保持さ
れたデータが読み出され、ＰＲＯＭライタによりデータ
のベリファイが行われる。また、１０〜１４の付加回路
は簡単なロジックの論理回路あるいはコンパレータなど
により構成することができ、ＰＲＯＭライタとのインタ
ーフェイスも変更する必要はない。

【００１７】

【発明の効果】以上述べたようにシフトレジスタ回路お
よび付加回路を用いることにより、並列データを扱うＰ
ＲＯＭライタのような外部装置から半導体装置内の直列
データを扱うＰＲＯＭへのデータの書き込みあるいは、
ＰＲＯＭからのデータの読み出しが外部装置とのインタ
ーフェイスを変更せずに簡単に行える。また本発明のＰ
ＲＯＭはその機能ブロックの最小構成がＦＦ，メモリ素
子、制御回路が各々１つずつという小さい規模であるた
め、半導体装置のあらゆる場所に配置することが可能で
あり、各機能ブロック間の信号配線数に関しても並列デ
ータを扱うＰＲＯＭと比較しても格段に少ないためチッ
プ・レイアウト的にも非常に有利である。さらに最近の
ＰＲＯＭライタはＰＲＯＭにデータが書き込まれている
かを判定するブランク・チェック、書き込み動作、ベリ
ファイ動作の一連の動作がシーケンシャルに移行してい
くものが多いが、本発明による回路構成の組み合わせに
よりこのＰＲＯＭの動作にも対応が可能であり、煩雑な
操作を行わずに半導体装置を扱えるという効果も有す
る。

【図面の簡単な説明】

【図１】 本発明の実施例における直列データ書き込み
方式のＰＲＯＭを示すブロック図。

【図２】 同上回路図。

【図３】 本発明の実施例における半導体装置外部から
書き込み制御を行う場合のブロック図。

【図４】 同上タイミングチャート。

【図５】 本発明の実施例における読み出し制御を行う
場合の回路図。

【図６】 同上タイミングチャート。

【図７】 同上回路図。

【図８】 同上タイミングチャート。

【図９】 本発明の実施例における半導体装置外部から
読み出し制御を行う場合のブロック図。

【図１０】 同上タイミングチャート。

【符号の説明】

１ シフトレジスタ郡 １１ フリップ・フロップ １２〜１７ ３ステート・バッファ ２ プログラマブル・リード・オンリ・メモリ ２１ メモリ素子 ３ 制御回路群 ３１ 制御回路 ４ ＰＲＯＭライタ ５ 半導体装置 ６ プログラマブル・リード・オンリ・メモリ ７ アドレス・デコード回路 ８ パルス制御回路 ９ 読み出し回路 ９１ ３ステート・バッファ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数のフリップ・フロップを有するシフ
   トレジスタであって、 データが入力されるデータ入力端子と、 前記複数のフリップ・フロップに共通に入力されるクロ
   ック信号入力端子と、 前記複数のフリップ・フリップに共通に入力されるクリ
   ア信号入力端子と、を有するシフトレジスタと、 複数のメモリ素子を有し、前記シフトレジスタを介して
   前記データが書き込まれるＰＲＯＭと、 複数のステートバッファを有し、前記ＰＲＯＭに書き込
   まれた前記データの読み出しを行う読み出し回路と、 を有する半導体装置において、 前記メモリ素子は、 該メモリ素子への前記データの書き込みを制御する書き
   込み信号入力端子と、前記フリップ・フロップから出力
   された前記データが入力される入力端子とを有し、 前記ステートバッファは、 前記シフトレジスタの前記データ入力端子に入力された
   前記読み出し回路の読み出し制御信号が前記フリップ・
   フロップを介して入力される第１の入力端子と、 前記メモリ素子に書き込まれた前記データが入力される
   第２の入力端子と、 前記読み出し制御信号に応じて、前記第２の入力端子を
   介して入力された前記データを出力する出力端子とを有
   することを特徴とする半導体装置。
2. 【請求項２】 複数のフリップ・フロップを有するシフ
   トレジスタと、 複数のメモリ素子を有するＰＲＯＭと、 複数のステートバッファと、前記複数のステートバッフ
   ァの出力端子を並列に接続したシリアル出力端子とを有
   し、前記ＰＲＯＭに書き込まれたデータの読み出しを行
   う、読み出し回路と、 を有する半導体装置において、 前記シフトレジスタは、 「前記ＰＲＯＭに書き込むシリアルデータ」と「読み出
   し回路制御データ」とを入力する端子と、 前記複数のフリップ・フロップに共通のクロック信号を
   入力する端子と、 前記複数のフリップ・フロップに共通のクリア信号を入
   力する端子とを有し、 前記メモリ素子は、 「前記複数のメモリ素子に並列に入力される書き込み信
   号」を入力する端子と、各前記フリップ・フロップの出
   力信号を入力する端子とを有し、 前記ステートバッファは、 １の前記フリップ・フロップの出力信号を１のステート
   バッファに入力する端子を有し、 各前記メモリ素子の出力信号を各前記ステートバッファ
   に入力する端子を有し、「前記ＰＲＯＭに書き込むシリ
   アルデータ」を入力すると、前記シリアルデータは、前
   記シフトレジスタ内の前記複数のフリップ・フロップに
   １信号毎に分けて格納され、 次に、前記書き込み信号を入力すると、各前記フリップ
   ・フロップに格納されたデータは各前記メモリ素子に格
   納され、 次に、前記クリア信号を入力すると、前記複数のフリッ
   プ・フロップは初期状態になり、 次に、前記読み出し回路制御データを入力すると、前記
   各フリップ・フロップは「読み出し信号」を１回ずつ順
   次出力し、前記各ステートバッファは前記読み出し信号
   を１回ずつ順次入力され、前記各メモリ素子に格納され
   たデータが１回ずつ順次出力されることで、 前記ＰＲＯＭに書き込まれたデータは前記シリアル出力
   端子からシリアル信号で出力されることを特徴とする半
   導体装置。
3. 【請求項３】 前記シフトレジスタの前記データを入力
   する端子は、 切り替え端子を介して複数のフリップ・フロップの入力
   端子に接続されることを特徴とする請求項１記載の半導
   体装置。
4. 【請求項４】 前記「ＰＲＯＭに書き込むシリアルデー
   タ」と「読み出し回路制御データ」とを入力する端子
   は、 切り替え端子を介して複数のフリップ・フロップの入力
   端子に接続され、 「前記ＰＲＯＭに書き込むシリアルデータ」を入力する
   と、前記シリアルデータは、前記シフトレジスタ内の前
   記複数のフリップ・フロップに１信号毎に分けて、かつ
   前記切り替え端子により決まる１の順で、格納され、 次に、「前記複数のメモリ素子に並列に入力される書き
   込み信号」を入力すると、各前記フリップ・フロップに
   格納されたデータは各前記メモリ素子に格納され、 次に、前記クリア信号を入力すると、前記複数のフリッ
   プ・フロップは初期状態になり、 次に、前記読み出し回路制御データを入力すると、前記
   各フリップ・フロップは前記読み出し信号を１回ずつ、
   かつ前記切り替え端子により決まる１または２の順で順
   次出力し、 前記各ステートバッファは前記読み出し信号を１回ずつ
   順次入力され、前記各メモリ素子に格納されたデータが
   １回ずつ順次出力されることで、 前記ＰＲＯＭに書き込まれたデータは、前記シリアル出
   力端子から前記「ＰＲＯＭに書き込むシリアルデータ」
   と逆の順序または同一順序のシリアル信号で出力される
   ことを特徴とする請求項２記載の半導体装置。