JP3242231B2

JP3242231B2 - 暗号化装置

Info

Publication number: JP3242231B2
Application number: JP22600193A
Authority: JP
Inventors: 亨反町; 充松井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-09-10
Filing date: 1993-09-10
Publication date: 2001-12-25
Anticipated expiration: 2016-12-25
Also published as: JPH0777935A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、情報通信の分野で、
ディジタルデータの暗号化装置に関するものである。

【０００２】

【従来の技術】

従来例１．従来のデータ暗号化方式としては、たとえば
ＦＥＡＬ−８暗号アルゴリズム（宮口、白石、清水「Ｆ
ＥＡＬ−８暗号アルゴリズム」ＮＴＴ研究実用化報告第
３７巻第４／５号、１９８８）があった。図７は、ＦＥ
ＡＬ−８暗号アルゴリズムのデータランダム化部であ
る。図７において、１７は６４ビットの平文、１８は６
４ビットの暗号文、１９、２０、２１、２２は拡大鍵の
一部をパラメータとして入力信号を変換して出力する処
理ブロック、７は排他的論理和、２３は２５６ビットの
拡大鍵を保存する拡大鍵ラッチである。１９、２０、２
１、２２は同一の処理を行う。図８は、１９、２０、２
１、２２の内部処理を表している。２４は３２ビットの
入力信号、２５は３２ビットの出力信号である。２６は
８ビットの入力信号を加算したのち、２ビットローテー
トシフトを行う処理関数であり、２７は８ビットの入力
信号を加算し、この結果に１を加えたのちに、２ビット
ローテートシフトを行う処理関数である。

【０００３】次に動作について説明する。まず入力され
た平文は拡大鍵ラッチ２３から出力された拡大鍵の第０
ビットから第６３ビットまでの６４ビットと排他的論理
和され、さらにその結果の下位３２ビットが上位３２ビ
ットと排他的論理和され次の段に出力される。次に前段
出力の下位３２ビットは、処理ブロック１９に入力され
る。この入力信号の第８ビットから第１５ビットまでの
８ビットは、拡大鍵ラッチ２３から出力された拡大鍵の
第６４ビットから第７１ビットまでの８ビットと排他的
論理和され、その後に入力信号の第０ビットから第７ビ
ットまでの８ビットと排他的論理和される。同様に、第
１６ビットから第２３ビットまでの８ビットは、拡大鍵
ラッチ２３から出力された拡大鍵の第７２ビットから第
７９ビットまでの８ビットと排他的論理和され、その後
に入力信号の第２４ビットから第３１ビットまでの８ビ
ットと排他的論理和される。

【０００４】次に第８ビットから第１５ビットまでの８
ビットは第１６ビットから第２３ビットまでの８ビット
を用いて２７によって演算処理を行う。第１６ビットか
ら第２３ビットまでの８ビットは出力された第８ビット
から第１５ビットまでの８ビットを用いて２６によって
処理を行う。第０ビットから第７ビットまでの８ビット
は出力された第８ビットから第１５ビットまでの８ビッ
トを用いて２６によって処理を行う。第２４ビットから
第３１ビットまでの８ビットは出力された第１６ビット
から第２３ビットまでの８ビットを用いて２７によって
処理を行う。以上の処理によって出力される第０ビット
から第３１ビットまでの３２ビットを出力信号２５とす
る。次に処理ブロック１９の出力信号２５は前段出力の
上位３２ビットと排他的論理和され、さらに上位３２ビ
ットと下位３２ビットを入れ換えて次の段に出力され
る。

【０００５】次に前段出力の下位３２ビットは処理ブロ
ック２０に入力され、拡大鍵ラッチ２３から出力された
拡大鍵の第８０ビットから第９５ビットまでの１６ビッ
トを用いて処理ブロック１９と同様に処理を行う。次に
処理ブロック２０の出力信号２５は前段出力の上位３２
ビットと排他的論理和され、さらに上位３２ビットと下
位３２ビットを入れ換えて次の段に出力される。以下同
様の操作を合計８回実行し、そののち上位３２ビットと
下位３２ビットを入れ換え、下位３２ビットを上位３２
ビットと排他的論理和し、さらに拡大鍵ラッチ２３から
出力された拡大鍵の第１９２ビットから第２５５ビット
と排他的論理和したものが暗号文１８として出力され
る。

【０００６】従来例２．また、従来のデータ暗号化方式
としては、たとえばＭＵＬＴＩ−２暗号アルゴリズム
（宝木、佐々木、中川「マルチメディア向け高速暗号方
式」マルチメディア通信と分散処理４０−５、１９８
９）があった。図９は、ＭＵＬＴＩ−２暗号アルゴリズ
ムのデータランダム化部である。図９において、２８は
６４ビットの平文、２９は６４ビットの暗号文、３０、
３１、３２、３３、３４、３５は拡大鍵の一部をパラメ
ータとして入力信号を変換して出力する処理ブロック、
７は排他的論理和、３６は２５６ビットの拡大鍵を保存
する拡大鍵ラッチである。また、図１０は処理ブロック
３０、３３の内部処理を表し、図１１は処理ブロック３
１、３４の内部処理を表し、図１２は処理ブロック３
２、３５の内部処理を表している。

【０００７】次に動作について説明する。まず入力され
た平文２８は上位３２ビットと下位３２ビットに分割さ
れ、上位３２ビットは下位３２ビットに排他的論理和さ
れる。次に下位３２ビットは処理ブロック３０に入力さ
れ、拡大鍵の第０ビットから第３１ビットまでの３２ビ
ットを用いて処理される。処理ブロック３０では図１０
のように、入力された３２ビットデータｘは指定された
拡大鍵と加算され、この結果をｙとする。そしてｙとｙ
を左１ビットローテートされたものが加算されてから１
を引かれ、この結果ｚとする。このｚとｚを左４ビット
ローテートされたものが排他的論理和され出力となる。
この処理ブロック３０の出力は上位３２ビットに排他的
論理和される。

【０００８】次に上位３２ビットは処理ブロック３１に
入力され、拡大鍵の第３２ビットから第９５ビットまで
の６４ビットを用いて処理される。処理ブロック３１で
は図１１のように、入力された３２ビットデータｘは指
定された拡大鍵の上位３２ビットと加算され、この結果
をｙとする。そしてｙとｙを左２ビットローテートされ
たものが加算されてから１を加えられ、この結果をｚと
する。ｚとｚを左８ビットローテートされたものが排他
的論理和され、この結果をａとする。次にａは指定され
た拡大鍵の下位３２ビットと加算され、この結果をｂと
する。そしてｂを左１ビットローテートされたものがｂ
で減算され、この結果をｃとする。このｃと処理ブロッ
ク３１に入力されたｘを論理和した値とｃを左１６ビッ
トローテートされたものが排他的論理和され出力とな
る。この処理ブロック３１の出力は下位３２ビットに排
他的論理和される。

【０００９】次に下位３２ビットは処理ブロック３２に
入力され、拡大鍵の第９６ビットから第１２７ビットま
での３２ビットを用いて処理される。処理ブロック３２
では図１２のように、入力された３２ビットデータｘは
指定された拡大鍵と加算され、この結果をｙとする。そ
してｙとｙを左２ビットローテートされたものが加算さ
れてから１を加えられ出力となる。この処理ブロック３
２の出力は上位３２ビットに排他的論理和される。以上
のように処理ブロック３３、３４、３５についても同様
の処理を行い、その結果を暗号文２９として出力され
る。

【００１０】

【発明が解決しようとする課題】従来の暗号方式は以上
のように構成されるので、図１３のように暗号化装置の
処理過程において加算演算が発生した場合に加算結果の
キャリーは無視している。このため、ＦＥＡＬ−８の場
合は、処理ブロックで入出力間に線形性が保たれてしま
い、選択平文攻撃が可能な通信路においては盗聴者が拡
大鍵をすべて求めることができるという問題点が指摘さ
れている。また、Ｍｕｌｔｉ−２の場合では、線形性を
失わせるために、通常の加算演算を行った後に、処理デ
ータを数ビットローテートさせて元のデータと加算また
は減算を行っている。この結果、加算または減算演算２
回分の伝送遅延が発生するという問題点も指摘される。

【００１１】第１の発明は上記のような問題点を解消す
るためになされたもので、加算結果をある除数で除算を
行い、その商または剰余を加算結果に加えることにより
ランダム性を高めることを目的とする。

【００１２】また、第１の発明は上記のような問題点が
加算演算の場合だけではなく減算演算の場合にも起こり
得ることから、減算結果をある除数で除算を行い、その
商または剰余を減算結果から引くことによりランダム性
を高めることを目的とする。

【００１３】第２の発明は、第１の発明の演算回路にお
いて、除数を暗号化に用いる秘密鍵または秘密鍵より生
成した拡大鍵の情報によって決定することによりランダ
ム性を高めることを目的とする。第３の発明は、第１の
発明の演算回路において、除数を平文または暗号化途中
のデータの情報によって決定することによりランダム性
を高めることを目的とする。第４の発明は、第１の発明
の演算回路において、除数を暗号化に用いる秘密鍵また
は秘密鍵より生成した拡大鍵の情報と平文または暗号化
途中のデータの情報の両方によって決定することにより
ランダム性を高めることを目的とする。

【００１４】

【課題を解決するための手段】第１の発明は、暗号化装
置の加算回路において、加算結果をある除数で除算を行
い、その商または剰余を加算結果に加えることによりラ
ンダム性を高める手段を備えたことを特徴とする。ま
た、暗号化装置の減算回路において、減算結果をある除
数で除算を行い、その商または剰余を減算結果から引く
ことによりランダム性を高める手段を備えたことを特徴
とする。

【００１５】第２の発明は、第１の発明の演算回路にお
いて、除数を暗号化に用いる秘密鍵または秘密鍵より生
成した拡大鍵の情報によって決定することによりランダ
ム性を高める手段を備えたことを特徴とする。

【００１６】第３の発明は、第１の発明の演算回路にお
いて、除数を平文または暗号化途中のデータの情報によ
って決定することによりランダム性を高める手段を備え
たことを特徴とする。

【００１７】第４の発明は、第１の発明の演算回路にお
いて、除数を暗号化に用いる秘密鍵または秘密鍵より生
成した拡大鍵の情報と平文または暗号化途中のデータの
情報の両方によって決定することによりランダム性を高
める手段を備えたことを特徴とする。

【００１８】

【作用】第１、第２、第３、第４の発明により、暗号化
装置の加算回路において、加算結果を秘密鍵または秘密
鍵より生成した拡大鍵の情報と平文、暗号化途中データ
の少なくとも１つの情報によって決定した除数で除算を
行い、その商または剰余を加算結果に加えることでラン
ダム性を高めることができる。ｎビット演算回路の場合
は、２ⁿ を除数として除算を行ったのち商を加算結果に
加えることにより、加算演算でキャリーが生じたなら
ば、加算結果に１を加えることと同等の処理が行える。
これにより、１を加えることでキャリーが起こらない場
合との区別をつけることによりランダム性を高めること
ができる。

【００１９】同様に、暗号化装置の減算回路において、
減算結果を秘密鍵または秘密鍵より生成した拡大鍵の情
報と平文、暗号化途中データの少なくとも１つの情報に
よって決定した除数で除算を行い、その商または剰余を
減算結果から引くことでランダム性を高めることができ
る。ｎビット演算回路の場合は、２ⁿ を除数として除算
を行ったのち商を減算結果から引くことにより、減算演
算でボローが生じたならば、減算結果から１を引くこと
と同等の処理が行える。これにより、１を引くことでボ
ローが起こらない場合との区別をつけることによりラン
ダム性を高めることができる。

【００２０】

【実施例】

実施例１．以下、発明の実施例を図１について説明す
る。図１は、加算演算回路が８ビット演算回路の場合で
あり、各段に入力される暗号化途中データの下位３ビッ
トをアドレスとして除数を選択し、加算結果をこの除数
を用いて除算を行い、その剰余を加算結果に加えるよう
な加算演算回路を持つ暗号化回路の具体例である。ここ
では簡単に説明するため、１６ビットの平文から１６ビ
ットの暗号文を作成する４段式の場合を例にして説明す
る。図において、１は１６ビットの平文、２は１６ビッ
トの暗号文、３、４、５、６は拡大鍵の一部をパラメー
タとして入力信号を変換する処理ブロックＦであり、今
回の具体例ではＦを「入力信号８ビットと各段に指定さ
れた拡大鍵を加算演算する関数」としている。７は排他
的論理和、８は４段分の拡大鍵を保持する拡大鍵ラッチ
である。拡大鍵は、１段目から４段目に対応して“ｆ
０”“９６”“ｃ３”“５ｅ”を指定しているものとす
る。９は除数データラッチであり、平文または暗号化途
中データの下位３ビットをアドレスとして除数をセレク
トして出力する。

【００２１】以上のような条件のもとで、平文１６ビッ
トのデータを“００、００”とした場合を以下に説明す
る。平文“００、００”は、上位８ビットと下位８ビッ
トに分割され、“００”、“００”となる。下位８ビッ
トの“００”は処理ブロック３すなわちＦに入力され、
１段目の拡大鍵“ｆ０”と加算される。ここで、入力平
文の下位３ビット“０”をアドレスとして除数データラ
ッチから“２ｆ”を除数としてセレクトする。そして、
加算結果“ｆ０”を除数“２ｆ”で除算を行い、その剰
余“０５”を加算結果“ｆ０”に再度加算し、その結果
“ｆ５”を処理ブロック３の出力とする。出力された
“ｆ５”は、上位８ビット“００”に排他的論理和され
る。次に上位８ビットと下位８ビットを入れ換えて“０
０、ｆ５”が１段目の出力とされる。

【００２２】２段目では、下位８ビットの“ｆ５”は処
理ブロック４すなわちＦに入力され、２段目の拡大鍵
“９６”と加算される。ここで、１段目出力の下位３ビ
ット“５”をアドレスとして除数データラッチから“６
ａ”を除数としてセレクトする。そして、加算結果“８
ｂ”を除数“６ａ”で除算を行い、その剰余“２１”を
加算結果“８ｂ”に再度加算し、その結果“ａｃ”を処
理ブロック４の出力とする。出力された“ａｃ”は、上
位８ビット“００”に排他的論理和される。次に上位８
ビットと下位８ビットを入れ換えて“ｆ５、ａｃ”が２
段目の出力とされる。

【００２３】３段目では、下位８ビットの“ａｃ”は処
理ブロック５すなわちＦに入力され、３段目の拡大鍵
“ｃ３”と加算される。ここで、２段目出力の下位３ビ
ット“４”をアドレスとして除数データラッチから“５
３”を除数としてセレクトする。そして、加算結果“６
ｆ”を除数“５３”で除算を行い、その剰余“１ｃ”を
加算結果“６ｆ”に再度加算し、その結果“８ｂ”を処
理ブロック５の出力とする。出力された“８ｂ”は、上
位８ビット“ｆ５”に排他的論理和される。次に上位８
ビットと下位８ビットを入れ換えて“ａｃ、７ｅ”が３
段目の出力とされる。

【００２４】４段目では、下位８ビットの“７ｅ”は処
理ブロック６すなわちＦに入力され、４段目の拡大鍵
“５ｅ”と加算される。ここで、３段目出力の下位３ビ
ット“６”をアドレスとして除数データラッチから“９
ｅ”を除数としてセレクトする。そして、加算結果“ｄ
ｃ”を除数“９ｅ”で除算を行い、その剰余“３ｅ”を
加算結果“ｄｃ”に再度加算し、その結果“１ａ”を処
理ブロック６の出力とする。出力された“１ａ”は、上
位８ビット“ａｃ”に排他的論理和され、“ｂ６、７
ｅ”が暗号文として出力される。

【００２５】以上のように、実施例１においては、秘密
鍵から鍵スケジュール部を経て出力された拡大鍵をパラ
メータとして入力し、暗号化する情報を暗号化して出力
する処理ブロックを一つ以上含む暗号化方式であって、
処理過程において加算結果を平文または暗号化途中デー
タの情報によって決定した除数で除算を行い、その剰余
を加算結果に加える加算回路を一つ以上持つことを特徴
とした暗号化方式を説明した。

【００２６】実施例２．以下、発明の実施例を図２につ
いて説明する。図２は、加算演算回路が８ビット演算回
路の場合であり、加算演算でキャリーが生じた場合に、
キャリーを加算結果に加える処理を有する加算回路を持
った暗号化回路の具体例である。これは、２⁸（＝２５
６）を除数として除算を行った後に商を加算結果に再度
加える処理が加算演算で、キャリーが生じたならば加算
結果に１を加えるという簡単な処理と同等であることを
利用するものである。ここでは簡単に説明するため、１
６ビットの平文から１６ビットの暗号文を作成する４段
式の場合を例にして説明する。

【００２７】図において、１０は１６ビットの平文、１
１は１６ビットの暗号文、１２、１３、１４、１５は拡
大鍵の一部をパラメータとして入力信号を変換する処理
ブロックＦであり、今回の具体例ではＦを「入力信号８
ビットと各段に指定された拡大鍵を加算する関数」とし
ている。ここで言う加算とは、実施例１の特別な例であ
り、加算演算でキャリーが生じたならば加算結果に１を
加えるような場合であり、図３または図４のような回路
構成で実現する。７は排他的論理和、１６は４段分の拡
大鍵を保持する拡大鍵ラッチである。拡大鍵は、１段目
から４段目に対応して“ｆ０”“９６”“ｃ３”“５
ｅ”を指定しているものとする。

【００２８】以下、図３について説明する。図３は加算
演算の除数が２ⁿ であり、商を加算する場合の回路構成
の具体例である。図において、３７、３８は入力データ
を保持するＮビットレジスタ、３９、４０はＮビット加
算器、４１、４２は加算結果を保持するＮビットレジス
タ、４３は加算時に起こるキャリー、４４はキャリーを
セレクト信号とした２−１セレクタ、４５は加算回路の
演算結果を保持するＮビットレジスタである。

【００２９】次に動作について説明する。まず入力され
た２つのＮビットデータがそれぞれＮビットレジスタ３
７、３８に保持され、そのデータを加算器３９で加算し
てＮビットレジスタ４１に結果を保持する。同時にＮビ
ットレジスタ３７、３８のデータと“１”を加算器４０
で加算してＮビットレジスタ４２に保持する。この時、
加算器３９で起こるキャリー４３をセレクト信号として
用い、２−１セレクタ４４によってＮビットレジスタ４
１、４２のいずれか一方が選択され、Ｎビットレジスタ
４５に保持され、加算回路から出力される。キャリーが
起こらない場合はＮビットレジスタ４１が選択され、キ
ャリーが起こった場合はＮビットレジスタ４２が選択さ
れるものとする。

【００３０】以下、図４について説明する。図４は加算
演算の除数が２ⁿ であり、商を加算する場合の回路構成
の具体例である。図において、４６、４７は入力データ
を保持するＮビットレジスタ、４８はＮビット加算器、
４９は加算結果を保持するＮビットレジスタ、４３は加
算時に起こるキャリー、５０は入力データにキャリーを
加える加算器、５１は加算回路の演算結果を保持するＮ
ビットレジスタである。

【００３１】次に動作について説明する。まず入力され
た２つのＮビットデータがそれぞれＮビットレジスタ４
６、４７に保持され、そのデータを加算器４８で加算し
てＮビットレジスタ４９に結果が保持される。加算器４
８のキャリー４３とＮビットレジスタ４９のデータが加
算器５０によって加えられ、Ｎビットレジスタ５１に保
持され、結果として加算回路から出力される。

【００３２】以上のような条件のもとで、平文１６ビッ
トのデータを“００、００”とした場合を以下に説明す
る。平文“００、００”は、上位８ビットと下位８ビッ
トに分割され、“００”、“００”となる。下位８ビッ
トの“００”は処理ブロック１２すなわちＦに入力さ
れ、１段目の拡大鍵“ｆ０”と加算される。この場合、
加算演算の際にキャリーは起こらないから加算結果“ｆ
０”を処理ブロック１２の出力とする。出力された“ｆ
０”は上位８ビット“００”に排他的論理和される。次
に上位８ビットと下位８ビットを入れ換えて“００、ｆ
０”が１段目の出力とされる。

【００３３】２段目では、下位８ビットの“ｆ０”は処
理ブロック１３すなわちＦに入力され、２段目の拡大鍵
“９６”と加算される。この場合、加算演算の際にキャ
リーが起こるから加算結果“８６”に１が加えられ“８
７”を処理ブロック１３の出力とする。出力された“８
７”は上位８ビット“００”に排他的論理和される。次
に上位８ビットと下位８ビットを入れ換えて“ｆ０、８
７”が２段目の出力とされる。

【００３４】３段目では、下位８ビットの“８７”は処
理ブロック１４すなわちＦに入力され、３段目の拡大鍵
“ｃ３”と加算される。この場合、加算演算の際にキャ
リーが起こるから加算結果“４ａ”に１が加えられ“４
ｂ”を処理ブロック１４の出力とする。出力された“４
ｂ”は上位８ビット“ｆ０”に排他的論理和される。次
に上位８ビットと下位８ビットを入れ換えて“８７、ｂ
ｂ”が３段目の出力とされる。

【００３５】４段目では、下位８ビットの“ｂｂ”は処
理ブロック１５すなわちＦに入力され、４段目の拡大鍵
“５ｅ”と加算される。この場合、加算演算の際にキャ
リーが起こるから加算結果“１９”に１が加えられ“１
ａ”を処理ブロック１５の出力とする。出力された“１
ａ”は上位８ビット“８７”に排他的論理和され、“ｂ
ｂ、９ｄ”が暗号文として出力される。

【００３６】以上のように、実施例２においては、秘密
鍵から鍵スケジュール部を経て出力された拡大鍵をパラ
メータとして入力し、暗号化する情報を暗号化して出力
する処理ブロックを一つ以上含む暗号化方式であって、
処理過程においてキャリーが生じたならば加算結果に１
加える加算回路（図３、図４）を一つ以上持つことを特
徴とした暗号化方式を説明した。

【００３７】また、実施例１による加算回路の加算結果
をｎビット演算回路で２ⁿ を除数として除算を行ったの
ちに商を加算結果に加える処理、すなわち、加算演算で
キャリーが生じたならば、加算結果に１を加えることと
同等の処理を持つ具体的な回路構成について説明した。
図３は、伝送遅延を少なくすることを特徴とした回路構
成であり、図４は、２回目が１を加えるかどうかの加算
であるので、演算の処理回数を少なくすることを特徴と
した回路構成である。

【００３８】実施例３．実施例１において平文または暗
号化途中のデータの下位３ビットをアドレスとして除数
データラッチから除数をセレクトしているが、このアド
レスを秘密鍵または秘密鍵によって生成される拡大鍵の
情報から決定してもよい。次にその一例として各段の拡
大鍵の上位３ビットを除数データラッチのアドレスとす
る場合を図５を用いて説明する。

【００３９】図５は、処理ブロックＦが８ビット演算回
路の場合であり、各段の拡大鍵の上位３ビットをアドレ
スとして除数を選択し、加算結果をこの除数を用いて除
算を行い、その剰余を加算結果に加えるような加算演算
回路を持つ暗号化回路の具体例である。ここでは簡単に
説明するため、１６ビットの平文から１６ビットの暗号
文を作成する４段式の場合を例にして説明する。図にお
いて、１００は１６ビットの平文、２００は１６ビット
の暗号文、９は除数データラッチであり、拡大鍵の上位
３ビットをアドレスとして除数をセレクトして出力す
る。その他の構成は実施例１の図１と同様である。

【００４０】以上のような条件のもとで、平文１６ビッ
トのデータを“００、００”とした場合を以下に説明す
る。平文“００、００”は、上位８ビットと下位８ビッ
トに分割され、“００”、“００”となる。下位８ビッ
トの“００”は処理ブロック３すなわちＦに入力され、
１段目の拡大鍵“ｆ０”と加算される。ここで、拡大鍵
の上位３ビット“７”をアドレスとして除数データラッ
チから“０ｄ”を除数としてセレクトする。そして、加
算結果“ｆ０”を除数“０ｄ”で除算を行い、その剰余
“０６”を加算結果“ｆ０”に再度加算し、その結果
“ｆ６”を処理ブロック３の出力とする。出力された
“ｆ６”は、上位８ビット“００”に排他的論理和され
る。次に上位８ビットと下位８ビットを入れ換えて“０
０、ｆ６”が１段目の出力とされる。

【００４１】２段目では、下位８ビットの“ｆ６”は処
理ブロック４すなわちＦに入力され、２段目の拡大鍵
“９６”と加算される。ここで、拡大鍵の上位３ビット
“４”をアドレスとして除数データラッチから“５３”
を除数としてセレクトする。そして、加算結果“８ｃ”
を除数“５３”で除算を行い、その剰余“３９”を加算
結果“８ｃ”に再度加算し、その結果“ｃ５”を処理ブ
ロック４の出力とする。出力された“ｃ５”は、上位８
ビット“００”に排他的論理和される。次に上位８ビッ
トと下位８ビットを入れ換えて“ｆ６、ｃ５”が２段目
の出力とされる。

【００４２】３段目では、下位８ビットの“ｃ５”は処
理ブロック５すなわちＦに入力され、３段目の拡大鍵
“ｃ３”と加算される。ここで、拡大鍵上位３ビット
“６”をアドレスとして除数データラッチから“９ｅ”
を除数としてセレクトする。そして、加算結果“８８”
を除数“９ｅ”で除算を行い、その剰余“８８”を加算
結果“８８”に再度加算し、その結果“１０”を処理ブ
ロック５の出力とする。出力された“１０”は、上位８
ビット“ｆ６”に排他的論理和される。次に上位８ビッ
トと下位８ビットを入れ換えて“ｃ５、ｅ６”が３段目
の出力とされる。

【００４３】４段目では、下位８ビットの“ｅ６”は処
理ブロック６すなわちＦに入力され、４段目の拡大鍵
“５ｅ”と加算される。ここで、拡大鍵の上位３ビット
“２”をアドレスとして除数データラッチから“４ｃ”
を除数としてセレクトする。そして、加算結果“４４”
を除数“４ｃ”で除算を行い、その剰余“４４”を加算
結果“４４”に再度加算し、その結果“８８”を処理ブ
ロック６の出力とする。出力された“８８”は、上位８
ビット“ｃ５”に排他的論理和され、“４ｄ、ｅ６”が
暗号文として出力される。

【００４４】以上のように、この実施例においては、秘
密鍵から鍵スケジュール部を経て出力された拡大鍵をパ
ラメータとして入力し、暗号化する情報を暗号化して出
力する処理ブロックを一つ以上含む暗号化方式であっ
て、処理過程において加算結果を秘密鍵または秘密鍵に
よって生成される拡大鍵の情報によって決定した除数で
除算を行い、その剰余を加算結果に加える加算回路を一
つ以上持つことを特徴とした暗号化方式を説明した。な
お、この実施例では拡大鍵の上位３ビットを使ってアド
レスを決定しているが、何等かの特別な計算によりアド
レスを決定してもよい。

【００４５】実施例４．除数を決定する方法は、暗号化
に用いる秘密鍵または秘密鍵より生成した拡大鍵の情報
と、平文または暗号化途中のデータの情報の両方を用い
てもよい。例えば、図１において平文または暗号化途中
のデータの下位３ビットと拡大鍵の下位３ビットを排他
的論理和し、これをアドレスとして除数データラッチ９
から除数をセレクトすればよい。この場合、平文または
暗号化途中のデータは上段から“００”、“ｆ５”、
“１６”、“２ｂ”であり、その下位３ビットは、それ
ぞれ“０”、“５”、“６”、“３”である。また、拡
大鍵は上段から“ｆ０”、“９６”、“ｃ３”、“５
ｅ”であり、これの下位３ビットは、それぞれ“０”、
“６”、“３”、“６”となる。それぞれの下位３ビッ
トを排他的論理和することにより、アドレス“０”、
“３”、“５”、“５”が決定でき、除数データラッチ
９から除数“２ｆ”、“ｂ１”、“６ａ”、“６ａ”を
セレクトできる。他の処理は、実施例１の場合と同じで
あるので説明は省略する。

【００４６】実施例５．上記実施例では、加算演算を行
う場合について示したが、加算演算の代わりに減算演算
にしてもよい。減算演算した場合、減算結果を秘密鍵ま
たは秘密鍵より生成した拡大鍵の情報と平文、暗号化途
中データの少なくとも１つの情報によって決定した除数
で除算を行い、その商または剰余を減算結果から引くこ
とでランダム性を高めることができる。ｎビット演算回
路の場合は、２ⁿ を除数として除算を行ったのち商を減
算結果から引くことにより、減算演算でボローが生じた
ならば、減算結果から１を引くことと同等の処理が行え
る。これにより、１を引くことでボローが起こらない場
合との区別をつけることによりランダム性を高めること
ができる。

【００４７】実施例６．上記実施例において演算回路へ
の入力は２入力となっていたが、３入力、４入力・・・
であってもよい。３入力の場合の一例を図６に示す。図
６において３００は２４ビットの平文、４００は２４ビ
ットの暗号文、３０１、３０２、３０３、３０４は拡大
鍵の一部をパラメータとして入力信号を変換する処理ブ
ロックＦであり、今回の具体例ではＦを、「入力信号
（８ビット）の２入力と各段に指定された拡大鍵を加算
し、平文または暗号化途中データの下位３ビットをアド
レスとして除数を選択し、加算結果をこの除数を用いて
除算を行い、その剰余を加算結果に加える関数」とす
る。７、８、９は、図１と同様である。実施例１との違
いは平文３００が２４ビットであり、これを８ビットず
つに３分割し、うち２組のデータを処理ブロックＦ３０
１〜３０４の入力データとし、その出力を残る１組の８
ビットデータと排他的論理和する点である。３組の８ビ
ットデータは各段毎にローテートされる。このローテー
トの方法は任意に決めてよい。その他の処理は実施例１
と同様である。

【００４８】実施例７．上記実施例では、ディジタルデ
ータの暗号化の場合を示したが、本装置の前後にＡ／Ｄ
変換器及びＤ／Ａ変換器を用いればアナログデータの暗
号化も可能である。

【００４９】

【発明の効果】以上のように、第１、第２、第３、第４
の発明の暗号化装置において、演算結果を秘密鍵または
秘密鍵より生成した拡大鍵の情報と平文、暗号化途中デ
ータの少なくとも１つの情報によって決定した除数で除
算を行い、その商または剰余を演算結果に対して演算す
ることで高いランダム性を得ることができ、これによっ
て解読の危険性を減少させることができる。その特別な
場合としてｎビット加算演算回路の場合は、２ⁿ を除数
として除算を行ったのちに商を加算結果に再度加えるこ
とが、加算演算でキャリーが生じたならば、加算結果に
１を加えることと同等の処理である。この処理により、
１を加えることでキャリーが起こらない場合との区別を
つけることによりランダム性を高めることができる。

【００５０】また、ｎビット減算演算回路の場合は、２
ⁿ を除数として除算を行ったのちに商を減算結果から再
度引くことが、減算演算でボローが生じたならば、減算
結果から１を引くことと同等の処理である。この処理に
より、１を引くことでボローが起こらない場合との区別
をつけることにより、ランダム性を高めることができ
る。

【図面の簡単な説明】

【図１】この発明の実施例１による暗号化方式の具体例
を示す図である。

【図２】この発明の実施例２による暗号化方式の具体例
を示す図である。

【図３】この発明の実施例２による加算演算の回路構成
を示す図である。

【図４】この発明の実施例２による加算演算の回路構成
を示す図である。

【図５】この発明の実施例３による暗号化方式の具体例
を示す図である。

【図６】この発明の実施例６による暗号化方式の具体例
を示す図である。

【図７】従来の暗号化方式を示す回路図である。

【図８】従来の暗号化方式の内部処理を示す回路図であ
る。

【図９】従来の暗号化方式を示す回路図である。

【図１０】従来の暗号化方式の内部処理を示す回路図で
ある。

【図１１】従来の暗号化方式の内部処理を示す回路図で
ある。

【図１２】従来の暗号化方式の内部処理を示す回路図で
ある。

【図１３】従来の加算演算の回路構成を示す図である。

【符号の説明】

１１６ビット平文２１６ビット暗号文３処理ブロックＦ４処理ブロックＦ５処理ブロックＦ６処理ブロックＦ７排他的論理和８拡大鍵ラッチ９除数データラッチ１０１６ビット平文１１１６ビット暗号文１２処理ブロックＦ１３処理ブロックＦ１４処理ブロックＦ１５処理ブロックＦ１６拡大鍵ラッチ１７６４ビット平文１８６４ビット暗号文１９処理ブロック２０処理ブロック２１処理ブロック２２処理ブロック２３拡大鍵ラッチ２４３２ビット信号２５３２ビット信号２６８ビット処理関数２７８ビット処理関数２８６４ビット平文２９６４ビット暗号文３０処理ブロック３１処理ブロック３２処理ブロック３３処理ブロック３４処理ブロック３５処理ブロック３６拡大鍵ラッチ３７Ｎビットレジスタ３８Ｎビットレジスタ３９Ｎビット加算器４０Ｎビット加算器４１Ｎビットレジスタ４２Ｎビットレジスタ４３キャリー４４２−１セレクタ４５Ｎビットレジスタ４６Ｎビットレジスタ４７Ｎビットレジスタ４８Ｎビット加算器４９Ｎビットレジスタ５０Ｎビット加算器５１Ｎビットレジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09C 1/00 610 H04L 9/06

Claims

(57)【特許請求の範囲】

【請求項１】データの暗号化装置において、１つまた
はそれ以上の演算回路を有し、上記演算回路は、当該回路への入力に対し所定の演算を行う第１の演算部
と、上記第１の演算部により演算された演算結果を記憶する
レジスタと、上記レジスタに記憶された演算結果に対して、暗号化に
用いる秘密鍵の情報によって決定された除数で除算を行
い、上記除算された結果得られた商を上記演算結果に対
して演算する第２の演算部とを備えたことを特徴とする
暗号化装置。
【請求項２】データの暗号化装置において、１つまた
はそれ以上の演算回路を有し、上記演算回路は、当該回路への入力に対し所定の演算を行う第１の演算部
と、上記第１の演算部により演算された演算結果を記憶する
レジスタと、上記レジスタに記憶された演算結果に対して、暗号化に
用いる秘密鍵の情報によって決定された除数で除算を行
い、上記除算された結果得られた剰余を上記演算結果に
対して演算する第２の演算部とを備えたことを特徴とす
る暗号化装置。
【請求項３】データの暗号化装置において、１つまた
はそれ以上の演算回路を有し、上記演算回路は、当該回路への入力に対し所定の演算を行う第１の演算部
と、上記第１の演算部により演算された演算結果を記憶する
レジスタと、上記レジスタに記憶された演算結果に対して、暗号化に
用いる秘密鍵より生成した拡大鍵の情報によって決定さ
れた除数で除算を行い、上記除算された結果得られた商
を上記演算結果に対して演算する第２の演算部とを備え
たことを特徴とする暗号化装置。
【請求項４】データの暗号化装置において、１つまた
はそれ以上の演算回路を有し、上記演算回路は、当該回路への入力に対し所定の演算を行う第１の演算部
と、上記第１の演算部により演算された演算結果を記憶する
レジスタと、上記レジスタに記憶された演算結果に対して、暗号化に
用いる秘密鍵より生成した拡大鍵の情報によって決定さ
れた除数で除算を行い、上記除算された結果得られた剰
余を上記演算結果に対して演算する第２の演算部とを備
えたことを特徴とする暗号化装置。
【請求項５】データの暗号化装置において、１つまた
はそれ以上の演算回路を有し、上記演算回路は、当該回路への入力に対し所定の演算を行う第１の演算部
と、上記第１の演算部により演算された演算結果を記憶する
レジスタと、上記レジスタに記憶された演算結果に対して、平文また
は暗号化途中のデータの情報によって決定された除数で
除算を行い、上記除算された結果得られた商を上記演算
結果に対して演算する第２の演算部とを備えたことを特
徴とする暗号化装置。
【請求項６】データの暗号化装置において、１つまた
はそれ以上の演算回路を有し、上記演算回路は、当該回路への入力に対し所定の演算を行う第１の演算部
と、上記第１の演算部により演算された演算結果を記憶する
レジスタと、上記レジスタに記憶された演算結果に対して、平文また
は暗号化途中のデータの情報によって決定された除数で
除算を行い、上記除算された結果得られた剰余を上記演
算結果に対して演算する第２の演算部とを備えたことを
特徴とする暗号化装置。
【請求項７】データの暗号化装置において、１つまた
はそれ以上の演算回路を有し、上記演算回路は、当該回路への入力に対し所定の演算を行う第１の演算部
と、上記第１の演算部により演算された演算結果を記憶する
レジスタと、上記レジスタに記憶された演算結果に対して、暗号化に
用いる秘密鍵の情報と、平文または暗号化途中のデータ
の情報との両方によって決定された除数で除算を行い、
上記除算された結果得られた商を上記演算結果に対して
演算する第２の演算部とを備えたことを特徴とする暗号
化装置。
【請求項８】データの暗号化装置において、１つまた
はそれ以上の演算回路を有し、上記演算回路は、当該回路への入力に対し所定の演算を行う第１の演算部
と、上記第１の演算部により演算された演算結果を記憶する
レジスタと、上記レジスタに記憶された演算結果に対して、暗号化に
用いる秘密鍵の情報と、平文または暗号化途中のデータ
の情報との両方によって決定された除数で除算を行い、
上記除算された結果得られた剰余を上記演算結果に対し
て演算する第２の演算部とを備えたことを特徴とする暗
号化装置。
【請求項９】データの暗号化装置において、１つまた
はそれ以上の演算回路を有し、上記演算回路は、当該回路への入力に対し所定の演算を行う第１の演算部
と、上記第１の演算部により演算された演算結果を記憶する
レジスタと、上記レジスタに記憶された演算結果に対して、暗号化に
用いる秘密鍵より生成した拡大鍵の情報と、平文または
暗号化途中のデータの情報との両方によって決定された
除数で除算を行い、上記除算された結果得られた商を上
記演算結果に対して演算する第２の演算部とを備えたこ
とを特徴とする暗号化装置。
【請求項１０】データの暗号化装置において、１つま
たはそれ以上の演算回路を有し、上記演算回路は、当該回路への入力に対し所定の演算を行う第１の演算部
と、上記第１の演算部により演算された演算結果を記憶する
レジスタと、上記レジスタに記憶された演算結果に対して、暗号化に
用いる秘密鍵より生成した拡大鍵の情報と、平文または
暗号化途中のデータの情報との両方によって決定された
除数で除算を行い、上記除算された結果得られた剰余を
上記演算結果に対して演算する第２の演算部とを備えた
ことを特徴とする暗号化装置。