JP3241072B2 - Computer system - Google Patents

Computer system

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JP3241072B2
JP3241072B2 JP34494091A JP34494091A JP3241072B2 JP 3241072 B2 JP3241072 B2 JP 3241072B2 JP 34494091 A JP34494091 A JP 34494091A JP 34494091 A JP34494091 A JP 34494091A JP 3241072 B2 JP3241072 B2 JP 3241072B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】この発明は、複数のデータ転送経
路間でDMA(Direct Memory Access)転送によりデー
タ転送を行なうコンピュータシステムに関する。
BACKGROUND OF THE INVENTION This invention relates to a computer system that performs data transfer by DMA (Direct Memory Access) transfer between a plurality of data transfer paths.

【0002】[0002]

【従来の技術】複数のデータ転送経路間でDMA転送に
よりデータ転送を行なうシステムに於ける従来のデータ
転送技術を図2を用いて説明する。図2に於いて、3
1,32はそれぞれが一つのポートを持つ、例えば磁気
ディスク装置等の入出力装置(I/O−1,I/O−
2)である。
2. Description of the Related Art A conventional data transfer technique in a system for transferring data by DMA transfer between a plurality of data transfer paths will be described with reference to FIG. In FIG.
Reference numerals 1 and 32 each denote an input / output device (I / O-1, I / O-I,
2).

【0003】33,34はそれぞれDMA装置(DMA
1,DMA2)であり、それぞれに、モードレジスタ
(MODE)41、アドレスポインタ(Add)42、
レングスカウンタ(COUNT)43等を含むコントロ
ールレジスタ40(40a ,40b )をもち、対応する
入出力装置(I/O−1,I/O−2)31,32との
間ではDReq信号(データリクエスト信号)、DAc
k信号(転送制御信号)等によりデータのハンドシェイ
クを行ない、メモリ37側とはBRQ信号(バスリクエ
スト信号)、BAK信号(バス使用許可信号)等により
データのハンドシェイクを行なう。上記DReq信号
は、入出力装置(I/O−1,I/O−2)31,32
へのデータライト時はデータ要求、入出力装置(I/O
−1,I/O−2)31,32からのデータリード時は
データ受取り要求の信号となる。DAck信号は、入出
力装置(I/O−1,I/O−2)31,32へのデー
タライト時はこの信号タイミングでデータを書き込み、
入出力装置(I/O−1,I/O−2)31,32から
のデータリード時はデータ送出を示す。
[0003] 33 and 34 are DMA devices (DMA devices), respectively.
1, DMA2), and a mode register (MODE) 41, an address pointer (Add) 42,
It has a control register 40 (40a, 40b) including a length counter (COUNT) 43 and the like, and a DReq signal (data request) between corresponding input / output devices (I / O-1, I / O-2) 31, 32. Signal), DAc
A data handshake is performed by a k signal (transfer control signal) and the like, and a data handshake is performed with the memory 37 by a BRQ signal (bus request signal), a BAK signal (bus use permission signal), and the like. The DReq signals are input / output devices (I / O-1, I / O-2) 31, 32.
When writing data to the I / O device, I / O device (I / O
At the time of data reading from (-1, I / O-2) 31, 32, it becomes a signal of a data reception request. The DAck signal writes data at this signal timing when data is written to the input / output devices (I / O-1, I / O-2) 31, 32.
When data is read from the input / output devices (I / O-1 and I / O-2) 31 and 32, data transmission is indicated.

【0004】上記コントロールレジスタ40(40a ,
40b )に含まれる、モードレジスタ(MODE)41
は、ビット0がDMAの転送方向を示し、“0”である
ときはメモリ37からのデータリード、“1”であると
きはメモリ37へのデータライトを示す。アドレスポイ
ンタ(Add)42は、転送先のメモリの先頭アドレス
をセットし、転送が行なわれると、その転送毎にアドレ
スがインクリメント(加算)される。レングスカウンタ
(COUNT)43は、DMA転送を行なうデータ転送
数をセットし、転送が行なわれると、その転送毎に値が
デクリメント(減算)される。
The control register 40 (40a, 40a,
40b) included in the mode register (MODE) 41
Indicates that the bit 0 indicates the DMA transfer direction. When "0", data read from the memory 37 is indicated, and when "1", data write to the memory 37 is indicated. The address pointer (Add) 42 sets the start address of the transfer destination memory, and when the transfer is performed, the address is incremented (added) for each transfer. The length counter (COUNT) 43 sets the number of data transfers to be performed for DMA transfer, and when the transfer is performed, the value is decremented (subtracted) for each transfer.

【0005】35はバスコントローラ(BUS−CON
T)であり、メモリバス38へのバス使用権の決定を行
なう。このバスコントローラ(BUS−CONT)35
に入力されるBRQ信号(バス要求信号)は、メモリリ
ードのとき、DMA装置(DMA1,DMA2)33,
34の内部バッファが空で、次のデータを要求するとき
に出力され、メモリライトとき、上記内部バッファにデ
ータが用意できたときに出力される。この信号はBAK
信号(バス使用許可信号)によりクリアされる。又、バ
スコントローラ(BUS−CONT)35より出力され
るBAK信号(バス使用許可信号)は、メモリコントロ
ーラ(M−CONT)36からのバス使用許可信号であ
り、この信号が出力されている間(アクティブの間)
は、DMA装置(DMA1,DMA2)33,34がメ
モリバス38のアドレスバス(A−BUS)、コントロ
ールライン(Cont)等をドライブして、メモリアク
セスを行なう。
[0005] 35 is a bus controller (BUS-CON)
T), the right to use the memory bus 38 is determined. This bus controller (BUS-CONT) 35
The BRQ signal (bus request signal) input to the DMA device (DMA1, DMA2) 33,
This signal is output when the internal buffer 34 is empty and requests the next data, and is output when data is ready in the internal buffer during a memory write. This signal is BAK
Cleared by a signal (bus use permission signal). A BAK signal (bus use permission signal) output from the bus controller (BUS-CONT) 35 is a bus use permission signal from the memory controller (M-CONT) 36, and is output while this signal is output ( While active)
The DMA devices (DMA1, DMA2) 33, 34 drive the address bus (A-BUS) of the memory bus 38, the control line (Cont), and the like to perform memory access.

【0006】36はメモリコントローラ(M−CON
T)であり、バスコントローラ(BUS−CONT)3
5からのメモリスタート信号(MS)をトリガとして、
メモリバス38をコントロールしているデバイスからの
コントロールライン(Cont)上のコントロール信号
に従い、バスコントローラ(BUS−CONT)35を
介し、メモリ37のリード/ライト制御を行なう。
Reference numeral 36 denotes a memory controller (M-CON)
T) and the bus controller (BUS-CONT) 3
Triggered by the memory start signal (MS) from 5
In accordance with a control signal on a control line (Cont) from a device controlling the memory bus 38, read / write control of the memory 37 is performed via a bus controller (BUS-CONT) 35.

【0007】37はDMA装置(DMA1,DMA2)
33,34のアクセス対象となるメモリであり、上記メ
モリコントローラ(M−CONT)36からのメモリコ
ントロール信号(MC)に従いリード/ライトアクセス
される。
Reference numeral 37 denotes a DMA device (DMA1, DMA2)
These are memories to be accessed by 33 and 34, and are read / write accessed according to a memory control signal (MC) from the memory controller (M-CONT) 36.

【0008】38はバスコントローラ(BUS−CON
T)35の制御の下に使用権が決定されるメモリバスで
あり、データバス(D−BUS)、アドレスバス(Aー
BUS)、コントロールライン(Cont)等で構成さ
れる。
38 is a bus controller (BUS-CON)
T) is a memory bus whose use right is determined under the control of 35, and includes a data bus (D-BUS), an address bus (A-BUS), a control line (Cont), and the like.

【0009】この図2に示すシステムのデータ転送動作
を説明する。ここでは、DMAデータ転送による一般的
なシステム構成例を示すもので、ここでは、入出力装置
(I/O−1)31からメモリ37へDMAデータ転送
を行なう場合について説明する。
The data transfer operation of the system shown in FIG. 2 will be described. Here, a general system configuration example using DMA data transfer is shown. Here, a case where DMA data transfer is performed from the input / output device (I / O-1) 31 to the memory 37 will be described.

【0010】入出力装置(I/O−1)31からメモリ
37へのDMAデータ転送に際して、先ず、DMA装置
(DMA1)33をプログラミングする。この際、上記
DMA装置(DMA1)33のコントロールレジスタ4
0a に含まれる、モードレジスタ(MODE)41には
DMAの転送方向(データリード/データライト)とし
てI/Oリードを示す“0”が設定され、アドレスポイ
ンタ(Add)42には転送先となるメモリ37の先頭
アドレスが設定され、レングスカウンタ(COUNT)
43にはデータ転送数が設定される。
In transferring DMA data from the input / output device (I / O-1) 31 to the memory 37, first, the DMA device (DMA1) 33 is programmed. At this time, the control register 4 of the DMA device (DMA1) 33
In the mode register (MODE) 41 included in 0a, “0” indicating I / O read is set as the DMA transfer direction (data read / data write), and the address pointer (Add) 42 is the transfer destination. The start address of the memory 37 is set, and the length counter (COUNT)
In 43, the number of data transfers is set.

【0011】その後、入出力装置(I/O−1)31に
リードコマンドが発行され、入出力装置(I/O−1)
31が上記コマンドを実行すると、入出力装置(I/O
−1)31から、対応するDMA装置(DMA1)33
へ、データバス(DT1)を介して転送データが出力さ
れ、そのデータ出力タイミングでDReq信号(データ
リクエスト信号)が出力される。DMA装置(DMA
1)33はDAck信号(転送制御信号)を送出して、
この信号の後縁でデータバス(DT1)上のデータを内
部のバッファに取り込む。
Thereafter, a read command is issued to the input / output device (I / O-1) 31, and the input / output device (I / O-1)
31 executes the above command, the input / output device (I / O
-1) From 31, the corresponding DMA device (DMA1) 33
The transfer data is output via the data bus (DT1), and a DReq signal (data request signal) is output at the data output timing. DMA device (DMA
1) 33 sends out a DAck signal (transfer control signal),
At the trailing edge of this signal, the data on the data bus (DT1) is taken into an internal buffer.

【0012】DMA装置(DMA1)33の内部にデー
タが取り込まれると、DMA装置(DMA1)33はデ
ータをメモリ37に書き込むために、バスコントローラ
(BUS−CONT)35に対しBRQ信号(バス要求
信号)を出力する。
When data is taken into the DMA device (DMA1) 33, the DMA device (DMA1) 33 sends a BRQ signal (bus request signal) to the bus controller (BUS-CONT) 35 to write the data into the memory 37. ) Is output.

【0013】バスコントローラ(BUS−CONT)3
5はバス38が確保できると、BAK信号(バス使用許
可信号)をDMA装置(DMA1)33へ返し、同時
に、メモリスタート信号(MS)をメモリコントローラ
(M−CONT)36に出力する。
Bus controller (BUS-CONT) 3
When the bus 38 can secure the bus 38, it returns a BAK signal (bus use permission signal) to the DMA device (DMA1) 33, and at the same time, outputs a memory start signal (MS) to the memory controller (M-CONT) 36.

【0014】DMA装置(DMA1)33はバスコント
ローラ(BUS−CONT)35からBAK信号(バス
使用許可信号)を受けて、予めプログラムされたアドレ
スをアドレスバス(A−BUS)上に出力し、コントロ
ールライン(Cont)を介してメモリコントロール信
号をメモリコントローラ(M−CONT)36に出力す
るとともに、内部バッファに貯えられたデータをデータ
バス(D−BUS)上に出力する。メモリコントローラ
(M−CONT)36は上記メモリコントロール信号の
制御のもとに、メモリ37に対して、データライト動作
を行なう。このようにして、データバス(DT1)上の
データがDMA装置(DMA1)33を介してメモリバ
ス38上にDMA転送されメモリ37に書き込まれる。
The DMA device (DMA1) 33 receives the BAK signal (bus use permission signal) from the bus controller (BUS-CONT) 35, outputs a pre-programmed address on the address bus (A-BUS), and controls the DMA. The memory control signal is output to the memory controller (M-CONT) 36 via the line (Cont), and the data stored in the internal buffer is output to the data bus (D-BUS). The memory controller (M-CONT) 36 performs a data write operation on the memory 37 under the control of the memory control signal. In this manner, the data on the data bus (DT1) is DMA-transferred to the memory bus 38 via the DMA device (DMA1) 33 and written into the memory 37.

【0015】上述した従来のDMA機構は、ポートとメ
モリインターフェイスが固定されており、DMA装置
(DMA1)33は入出力装置(I/O−1)31とメ
モリ37との間のDMAデータ転送に固定され、DMA
装置(DMA2)34は(2)は入出力装置(I/O−
2)32とメモリ37との間のDMAデータ転送に固定
されている。
In the above-described conventional DMA mechanism, the port and the memory interface are fixed, and the DMA device (DMA1) 33 performs DMA data transfer between the input / output device (I / O-1) 31 and the memory 37. Fixed, DMA
The device (DMA2) 34 is (2) an input / output device (I / O-
2) DMA data transfer between the memory 32 and the memory 37 is fixed.

【0016】このため、例えば入出力装置(I/O−
1)31から入出力装置(I/O−2)32へデータを
転送する場合等に於いては、データを一旦、メモリ37
に転送してから転送し直す必要がある。
For this reason, for example, an input / output device (I / O-
1) When data is transferred from the 31 to the input / output device (I / O-2) 32, the data is temporarily stored in the memory 37.
You need to transfer to and then transfer again.

【0017】上記図2に於いては、ポートとメモリ間の
DMAを例に示したが、このポートが例えばメモリであ
る場合、即ちメモリーメモリ間のDMA転送に於いて
も、上記図2の場合と同様に、転送相手が固定される。
In FIG. 2, the DMA between the port and the memory is shown as an example. However, when the port is a memory, for example, the DMA transfer between the memory and the memory is performed in the case of FIG. Similarly, the transfer destination is fixed.

【0018】[0018]

【発明が解決しようとする課題】上述したように従来の
DMA転送方式に於いては、複数の転送経路をもつシス
テムに於いて、それぞれのDMA装置が転送する転送経
路が予め決められており、その転送経路以外のデバイス
相互間に於けるデータ転送では間接的な経由を伴うこと
から、データ転送効率が大幅に低下するという問題があ
った。
As described above, in the conventional DMA transfer system, in a system having a plurality of transfer paths, transfer paths to be transferred by each DMA device are predetermined. Since data transfer between devices other than the transfer path involves indirect transit, there is a problem that data transfer efficiency is greatly reduced.

【0019】本発明は上記実情に鑑みなされたもので、
複数のデータ転送経路それぞれのポートにDMA装置を
有してなるコンピュータシステムに於いて、データの流
れをダイナミックに変更できる機能を持つDMA機構を
もつことにより、複数のデータ転送経路をもつシステム
に於いてフレキシブルな転送を可能にしたコンピュータ
システムを提供することを目的とする。
The present invention has been made in view of the above circumstances,
In a computer system having a DMA device at each port of a plurality of data transfer paths, a system having a plurality of data transfer paths is provided by having a DMA mechanism having a function of dynamically changing a data flow. And flexible computer
The purpose is to provide a system .

【0020】[0020]

【課題を解決するための手段】本発明は、複数のデータ
転送経路それぞれのポートにDMA装置を有してなるシ
ステムに於いて、各DMA装置には、互いにデータをや
りとりするためのデータバス、及び転送先のDMA装置
とデータ転送を行なうためのハンドシェイク機能をもつ
とともに、どのDMA装置とデータを転送するかが規定
されるプログラミング可能なモードレジスタを持ち、こ
のモードレジスタの設定により所望のDMA装置とハン
ドシェイクを行なうことを特徴とする。
According to the present invention, in a system having a DMA device at each port of a plurality of data transfer paths, each DMA device has a data bus for exchanging data with each other, And has a handshake function for performing data transfer with the transfer destination DMA device, and has a programmable mode register that defines which DMA device and data are to be transferred. It is characterized by performing handshake with the device.

【0021】[0021]

【作用】上記構成に於いて、各DMA装置のモードレジ
スタに、どのDMA装置とデータを転送するかを設定し
規定することにより、任意のDMA装置間でのハンドシ
ェイクが可能となり、システム構成を繁雑にすることな
く、データ転送機能及びデータ転送効率を向上できる。
In the above configuration, by setting and defining which DMA device and data are to be transferred in the mode register of each DMA device, handshaking between arbitrary DMA devices becomes possible, and the system configuration can be reduced. The data transfer function and data transfer efficiency can be improved without complication.

【0022】[0022]

【実施例】以下図面を参照して本発明の一実施例を説明
する。図1は本発明の一実施例を示すブロック図であ
る。図1に於いて、11は一つのポートを持つ、例えば
磁気ディスク装置等の入出力装置(I/O)である。
An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the present invention. In FIG. 1, reference numeral 11 denotes an input / output device (I / O) such as a magnetic disk device having one port.

【0023】12は第1のDMA装置(DMA1)であ
り、第2のDMA装置(DMA2)13と同様に、モー
ドレジスタ(MODE)21、アドレスポインタ(Ad
d)22、レングスカウンタ(COUNT)23等を含
むコントロールレジスタ(CーReg)20aをもつ。こ
こでは上記モードレジスタ(MODE)21に、データ
をやりとりする(即ちハンドシェイクを行なう)相手の
DMA装置を規定するDMA設定部(ここでは2ビット
構成とする)をもつ。
Reference numeral 12 denotes a first DMA device (DMA1). Like the second DMA device (DMA2) 13, a mode register (MODE) 21 and an address pointer (Ad) are provided.
d) a control register (C-Reg) 20a including a 22 and a length counter (COUNT) 23; Here, the mode register (MODE) 21 has a DMA setting unit (in this case, a 2-bit configuration) that specifies a partner DMA device that exchanges data (that is, performs handshake).

【0024】この第1のDMA装置(DMA1)12
は、入出力装置(I/O)11との間に於いて、DRe
q信号(データリクエスト信号)、及びDAck信号
(転送制御信号)によりデータのハンドシェイクを行な
う。
This first DMA device (DMA1) 12
Is DRe between the input / output device (I / O) 11 and
Data handshaking is performed by the q signal (data request signal) and the DAck signal (transfer control signal).

【0025】又、第2のDMA装置(DMA2)13と
の間に於いて、入出力装置(I/O)11のリード時に
は、Req1-2 信号(データ受取り要求信号)、及びA
ck2-1 信号(応答信号)によりハンドシェイクを行な
い、入出力装置(I/O)11のライト時にはReq2-
1 信号(データ受取り要求信号)、及びAck1-2 信号
(応答信号)によりハンドシェイクを行なう。
When the input / output device (I / O) 11 is read between the second DMA device (DMA 2) 13 and the second DMA device (DMA 2) 13, a Req1-2 signal (data reception request signal) and A
Handshake is performed by the ck2-1 signal (response signal), and when the input / output device (I / O) 11 writes, Req2-
The handshake is performed by the 1 signal (data reception request signal) and the Ack1-2 signal (response signal).

【0026】又、第3のDMA装置(DMA3)14と
の間に於いて、入出力装置(I/O)11のリード時に
は、Req1-3 信号(データ受取り要求信号)、及びA
ck3-1 信号(応答信号)によりハンドシェイクを行な
い、入出力装置(I/O)11のライト時にはReq3-
1 信号(データ受取り要求信号)、及びAck1-3 信号
(応答信号)によりハンドシェイクを行なう。
When the input / output device (I / O) 11 is read from the third DMA device (DMA3) 14, the Req1-3 signal (data reception request signal) and A
Handshake is performed by the ck3-1 signal (response signal), and when writing to the input / output device (I / O) 11, Req3-
The handshake is performed by the 1 signal (data reception request signal) and the Ack1-3 signal (response signal).

【0027】13は第2のDMA装置(DMA2)であ
り、上記第1のDMA装置(DMA1)12と同様に、
ハンドシェイクを行なうDMA装置を規定する2ビット
のDMA設定部を有するモードレジスタ(MODE)2
1、及びアドレスポインタ(Add)22、レングスカ
ウンタ(COUNT)23等を含むコントロールレジス
タ(C−Reg)20bをもつ。
Reference numeral 13 denotes a second DMA device (DMA2), similar to the first DMA device (DMA1) 12,
A mode register (MODE) 2 having a 2-bit DMA setting unit for defining a DMA device performing a handshake
1 and a control register (C-Reg) 20b including an address pointer (Add) 22, a length counter (COUNT) 23, and the like.

【0028】ここでは上記モードレジスタ(MODE)
21の最下位ビット(ビット0)がデータ転送方向
(“0”:リード、“1”:ライト)を示し、下位2ビ
ット目(ビット1)が第1のDMA装置(DMA1)1
2とハンドシェイクするか否か(“1”:ハンドシェイ
クする)を示し、下位3ビット目(ビット2)が第3の
DMA装置(DMA3)14とハンドシェイクするか否
か(“1”:ハンドシェイクする)を示すものとして例
示している。
Here, the mode register (MODE)
The least significant bit (bit 0) of 21 indicates the data transfer direction (“0”: read, “1”: write), and the second lower bit (bit 1) is the first DMA device (DMA1) 1.
2 indicates whether or not to perform handshake (“1”: handshake). The third lower bit (bit 2) indicates whether to perform handshake with the third DMA device (DMA3) 14 (“1”: (Handshake).

【0029】この第2のDMA装置(DMA2)13
は、メモリA側との間に於いて、メモリバスコントロー
ラに対して、BRQ2 信号(バス要求信号)、及びBA
K2 信号(バス使用許可信号)によりハンドシェイクを
行なう。このハンドシェイクは前記した図2の例と同様
である。又、第1のDMA装置(DMA1)12、及び
第3のDMA装置(DMA3)14との間に於いては、
第1のDMA装置(DMA1)12と同様のハンドシェ
イクを行なう。
This second DMA device (DMA2) 13
Between the memory A side and the BRQ2 signal (bus request signal) and BA
Handshake is performed by the K2 signal (bus use permission signal). This handshake is the same as in the example of FIG. 2 described above. Further, between the first DMA device (DMA1) 12 and the third DMA device (DMA3) 14,
The same handshake as the first DMA device (DMA1) 12 is performed.

【0030】14は第3のDMA装置(DMA3)であ
り、上記した第2のDMA装置(DMA2)13と同様
に、ハンドシェイクを行なうDMA装置を規定する2ビ
ットのDMA設定部を有するモードレジスタ(MOD
E)21、及びアドレスポインタ(Add)22、レン
グスカウンタ(COUNT)23等を含むコントロール
レジスタ(C−Reg)20cをもつ。
Reference numeral 14 denotes a third DMA device (DMA3), similar to the second DMA device (DMA2) 13, which has a mode register having a 2-bit DMA setting unit that specifies a DMA device that performs handshake. (MOD
E) 21, a control register (C-Reg) 20c including an address pointer (Add) 22, a length counter (COUNT) 23, and the like.

【0031】この第3のDMA装置(DMA3)14
は、メモリB側との間に於いて、メモリバスコントロー
ラに対して、BRQ3 信号(バス要求信号)、及びBA
K3 信号(バス使用許可信号)によりハンドシェイクを
行なう。このハンドシェイクは前記した図2の例と同様
である。又、第1のDMA装置(DMA1)12、及び
第2のDMA装置(DMA2)13との間に於いては、
第1のDMA装置(DMA1)12、第2のDMA装置
(DMA1)12と同様のハンドシェイクを行なう。D
Tは入出力装置(I/O)11と第1のDMA装置(D
MA1)12との間を接続するデータバスである。又、
DーBUSは上記各DMA装置(DMA1,2,3)1
2,13,14相互の間のデータ転送に供される内部デ
ータバスである。
The third DMA device (DMA3) 14
Is a BRQ3 signal (bus request signal) and BA
Handshake is performed by the K3 signal (bus use permission signal). This handshake is the same as in the example of FIG. 2 described above. Further, between the first DMA device (DMA1) 12 and the second DMA device (DMA2) 13,
The same handshake as the first DMA device (DMA1) 12 and the second DMA device (DMA1) 12 is performed. D
T is an input / output device (I / O) 11 and a first DMA device (D
MA1) is a data bus connecting between the MA1 and MA2. or,
D-BUS is the DMA device (DMA1, 2, 3, 3) 1
This is an internal data bus provided for data transfer between 2, 13, and 14.

【0032】上記した各バス上の信号に於いて、上記入
出力装置(I/O)11から送出されるDReq信号
(データリクエスト信号)は、入出力装置(I/O)1
1へのライト時はデータ要求、又、入出力装置(I/
O)11からのリード時はデータ受取り要求の信号とな
る。
Of the signals on each bus described above, the DReq signal (data request signal) sent from the input / output device (I / O) 11 is
When writing to 1, a data request and an input / output device (I /
O) At the time of reading from 11, it becomes a signal of a data reception request.

【0033】又、第1のDMA装置(DMA1)12か
ら送出されるDAck信号(転送制御信号)は、入出力
装置(I/O)11へのデータライト時にこのタイミン
グでデータを書き込むタイミング信号となり、入出力装
置(I/O)11からのリード時にデータ送出を示す信
号となる。
The DAck signal (transfer control signal) sent from the first DMA device (DMA1) 12 becomes a timing signal for writing data at this timing when data is written to the input / output device (I / O) 11. , When the data is read from the input / output device (I / O) 11.

【0034】又、第1のDMA装置(DMA1)12か
ら出力されるReq1-2 信号(データ受取り要求信号)
は、入出力装置(I/O)11からのデータをリード時
に第1のDMA装置(DMA1)12の内部バッファに
有効なデータがあるので、第2のDMA装置(DMA
2)13に対してこのデータの取り込みを要求する信号
である。このReq1-2 信号は第2のDMA装置(DM
A2)13より送出されるAck2-1 信号(応答信号)
によりクリアされる。
A Req1-2 signal (data reception request signal) output from the first DMA device (DMA1) 12
Since valid data is stored in the internal buffer of the first DMA device (DMA1) at the time of reading data from the input / output device (I / O) 11, the second DMA device (DMA)
2) This is a signal for requesting the acquisition of this data to 13. This Req1-2 signal is transmitted to the second DMA device (DM
A2) Ack2-1 signal (response signal) sent from 13
Is cleared by

【0035】又、第1のDMA装置(DMA1)12か
ら出力されるAck1-2 信号(応答信号)は、第2のD
MA装置(DMA2)13から送出されるReq2-1 信
号(データ受取り要求信号)に対しての第1のDMA装
置(DMA1)12からの応答である。第1のDMA装
置(DMA1)12はこのAck1-2 信号の出ている
間、データバス(D−BUS)上のデータを入出力装置
側のデータバス(DT)に出力する。又、このAck1-
2 信号の後縁で第1のDMA装置(DMA2)13は内
部バッファのデータをアンロードし、新しいデータが取
り込めるようになる。
The Ack1-2 signal (response signal) output from the first DMA device (DMA1) 12 is
This is a response from the first DMA device (DMA1) 12 to the Req2-1 signal (data reception request signal) sent from the MA device (DMA2) 13. The first DMA device (DMA1) 12 outputs data on the data bus (D-BUS) to the data bus (DT) on the input / output device side while the Ack1-2 signal is being output. Also, this Ack1-
At the trailing edge of the 2 signal, the first DMA device (DMA2) 13 unloads the data in the internal buffer and becomes ready to take in new data.

【0036】又、第2のDMA装置(DMA2)13か
ら出力されるAck2-1 信号(応答信号)は、第1のD
MA装置(DMA1)12から送出されるReq1-2 信
号(データ受取り要求信号)に対しての第2のDMA装
置(DMA2)13からの応答である。第2のDMA装
置(DMA2)13は、このAck2-1 信号の出ている
間、データバス(D−BUS)上のデータをメモリAの
メモリバス内のデータバス(DTa )に出力する。ま
た、このAck2-1 信号(応答信号)の後縁で第1のD
MA装置(DMA1)12は内部バッファのデータをア
ンロードし、新しいデータが取り込めるようになる。
The Ack2-1 signal (response signal) output from the second DMA device (DMA2) 13 is
This is a response from the second DMA device (DMA2) 13 to the Req1-2 signal (data reception request signal) sent from the MA device (DMA1) 12. The second DMA device (DMA2) 13 outputs data on the data bus (D-BUS) to the data bus (DTa) in the memory bus of the memory A while the Ack2-1 signal is output. In addition, the first Dck signal is generated at the trailing edge of the Ack2-1 signal (response signal).
The MA device (DMA1) 12 unloads the data in the internal buffer and can take in new data.

【0037】又、第2のDMA装置(DMA2)13か
ら出力されるReq2-1 信号(データ受取り要求信号)
は、第2のDMA装置(DMA2)13に接続されてい
るメモリAからデータをリード時に第2のDMA装置
(DMA2)13の内部バッファに有効なデータがある
ので、第1のDMA装置(DMA1)12に対してこの
データの取り込みを要求する信号である。このReq2-
1 信号は第1のDMA装置(DMA1)12から送出さ
れるAck1-2 信号(応答信号)によりクリアされる。
A Req2-1 signal (data reception request signal) output from the second DMA device (DMA2) 13
When valid data is read from the memory A connected to the second DMA device (DMA2) 13 in the internal buffer of the second DMA device (DMA2) 13, the first DMA device (DMA1) ) 12 is a signal requesting the capture of this data. This Req2-
The 1 signal is cleared by the Ack1-2 signal (response signal) sent from the first DMA device (DMA1) 12.

【0038】又、第2のDMA装置(DMA2)13か
ら送出されるBRQ2 信号(バス要求信号)は、メモリ
Aのリード時には、第2のDMA装置(DMA2)13
の内部バッファが空で次のデータを要求するときに、メ
モリライト時には、内部バッファにデータが用意できた
ときに出力される。このBRQ2 信号は、メモリバスコ
ントローラから送出されるBAK2 信号(バス使用許可
信号)によりクリアされる。このBAK2 信号(バス使
用許可信号)が出ている間、第2のDMA装置(DMA
2)13は、メモリバス内のアドレスバス(AD−a
)、及びコントロールライン(Cont-a )をドライブ
して、メモリAのアクセスを行なう。アドレスバス(A
D−a )は、前記図2と同様にバスコントローラにより
許可されれたデバイスがドライブできる。
The BRQ2 signal (bus request signal) sent from the second DMA device (DMA2) 13 is used when the memory A is read.
Is output when the internal buffer is empty and requests the next data, and at the time of memory write, when the data is ready in the internal buffer. This BRQ2 signal is cleared by the BAK2 signal (bus use permission signal) sent from the memory bus controller. While the BAK2 signal (bus use permission signal) is output, the second DMA device (DMA
2) 13 is an address bus (AD-a) in the memory bus.
) And the control line (Cont-a) to access the memory A. Address bus (A
In the case of D-a), devices permitted by the bus controller can be driven as in FIG.

【0039】尚、第3のDMA装置(DMA3)14に
接続されている各信号は、第2のDMA装置(DMA
2)13の各信号と同様であるので、ここではその説明
を省略する。
Each signal connected to the third DMA device (DMA3) 14 is transmitted to the second DMA device (DMA3).
2) Since these are the same as the respective signals of 13, the description is omitted here.

【0040】又、上記図1に示す実施例では、第1のD
MA装置(DMA1)12の場合、相手がポート(入出
力装置11)であるために、アドレスポインタ(Ad
d)22を必要としない。又、モードレジスタ21のビ
ット1,2はハンドシェイクする相手のDMA装置を示
すため、各DMA装置で意味が異なることは勿論であ
る。ここで上記図1を参照して本発明の一実施例に於け
る動作を説明する。ここでは第2のDMA装置(DMA
2)13を対象にモードレジスタ(MODE)21の内
容を示している。
In the embodiment shown in FIG. 1, the first D
In the case of the MA device (DMA1) 12, since the partner is the port (input / output device 11), the address pointer (Ad) is used.
d) Does not require 22. In addition, since bits 1 and 2 of the mode register 21 indicate a partner DMA device to perform handshake, it is needless to say that each DMA device has a different meaning. Here, the operation of the embodiment of the present invention will be described with reference to FIG. Here, the second DMA device (DMA
2) The contents of the mode register (MODE) 21 are shown for 13.

【0041】DMA装置(DMA2)13のコントロー
ルレジスタ20bに含まれるモードレジスタ(MOD
E)21の最下位ビット(ビット0)は、データ転送方
向を示し、“0”ならば相手DMAからのリード、
“1”ならば相手DMAへのライトを示す。
The mode register (MOD) included in the control register 20b of the DMA device (DMA2) 13
E) The least significant bit (bit 0) of 21 indicates the data transfer direction, and if "0", read from the partner DMA;
“1” indicates a write to the partner DMA.

【0042】上記モードレジスタ(MODE)21の下
位2ビット目(ビット1)、及び下位3ビット目(ビッ
ト2)はそれぞれDMAの転送相手を示す。ここでは、
第2のDMA装置(DMA2)13を対象に示している
ので、下位2ビット目(ビット1)が第1のDMA装置
(DMA1)12とハンドシェイクするか否かを示し、
下位3ビット目(ビット2)が第3のDMA装置(DM
A3)14とハンドシェイクするか否かを示している。
ここで下位2ビット目(ビット1)を“1”に設定する
と、第2のDMA装置(DMA2)13と第1のDMA
装置(DMA1)12がハンドシェイクする(データ転
送する)ことを示し、下位3ビット目(ビット2)を
“1”に設定すると、第2のDMA装置(DMA2)1
3と第3のDMA装置(DMA3)14がハンドシェイ
クする(データ転送する)ことを示す。
The lower second bit (bit 1) and the lower third bit (bit 2) of the mode register (MODE) 21 indicate a DMA transfer partner. here,
Since the second DMA device (DMA2) 13 is shown as a target, the second lower bit (bit 1) indicates whether or not to handshake with the first DMA device (DMA1) 12.
The third lower bit (bit 2) is the third DMA device (DM
A3) Indicates whether or not to handshake with 14.
Here, when the second lower bit (bit 1) is set to “1”, the second DMA device (DMA2) 13 and the first DMA
When the device (DMA1) 12 performs handshake (data transfer) and sets the third lower bit (bit 2) to “1”, the second DMA device (DMA2) 1
3 and the third DMA device (DMA3) 14 perform handshake (data transfer).

【0043】尚、コントロールレジスタ20bに含まれ
る、アドレスポインタ(Add)22には、転送先のメ
モリの先頭アドレスがセットされ、転送に伴いアドレス
加算される(尚、相手がポートの場合、つまり、図1の
例では、相手が第1のDMA装置(DMA1)12のよ
うな場合には、このレジスタは持たない)。又、レング
スカウンタ(COUNT)23にはDMA転送を行なう
データ転送数がセットされ、転送に伴いその値が減算さ
れる。
The start address of the transfer destination memory is set in the address pointer (Add) 22 included in the control register 20b, and the address is added with the transfer (in the case where the partner is a port, that is, In the example of FIG. 1, when the partner is the first DMA device (DMA1) 12, this register is not provided). The length counter (COUNT) 23 is set with the number of data transfers to be performed for DMA transfer, and the value is decremented with the transfer.

【0044】ここで、入出力装置(I/O)11から、
第1のDMA装置(DMA1)12、及び第2のDMA
装置(DMA2)13を使用して、メモリAへデータを
ライトする場合を例に動作を説明する。
Here, from the input / output device (I / O) 11,
A first DMA device (DMA1) 12 and a second DMA
The operation will be described with an example in which data is written to the memory A using the device (DMA2) 13.

【0045】先ず、第1のDMA装置(DMA1)1
2、及び第2のDMA装置(DMA2)13をプログラ
ミングする。この第1のDMA装置(DMA1)12、
及び第2のDMA装置(DMA2)13の各コントロー
ルレジスタ20a,20bには、上述したように、モー
ドレジスタ(MODE)21に、自DMA装置との間で
転送を行なう相手がいずれのDMA装置であるかを指定
するビットと転送方向を決定するビットがある。
First, the first DMA device (DMA1) 1
2 and the second DMA device (DMA2) 13 is programmed. This first DMA device (DMA1) 12,
As described above, in each of the control registers 20a and 20b of the second DMA device (DMA2) 13, the mode register (MODE) 21 is provided with the destination of transfer with the own DMA device. There is a bit for designating the presence of a bit and a bit for determining the transfer direction.

【0046】ここでは、第1のDMA装置(DMA1)
12のモードレジスタ(MODE)21に、転送相手が
第2のDMA装置(DMA2)13で、第1のDMA装
置(DMA1)12から第2のDMA装置(DMA2)
13へのデータ転送方向であることを指定し、第2のD
MA装置(DMA2)13のモードレジスタ(MOD
E)21に、転送相手が第1のDMA装置(DMA1)
12で、第1のDMA装置(DMA1)12から第2の
DMA装置(DMA2)13へのデータ転送方向である
ことを指定する。
Here, the first DMA device (DMA1)
In the mode register (MODE) 21, the transfer destination is the second DMA device (DMA2) 13, and the first DMA device (DMA1) 12 to the second DMA device (DMA2).
13, the data transfer direction to the second D
The mode register (MOD) of the MA device (DMA2) 13
E) In 21, the transfer partner is the first DMA device (DMA1)
At 12, the direction of data transfer from the first DMA device (DMA1) 12 to the second DMA device (DMA2) 13 is designated.

【0047】次にI/Oリードのコマンドを入出力装置
(I/O)11に出すと、入出力装置(I/O)11は
DReq信号(データリクエスト信号)を出力して、デ
ータの受取りを要求する。
Next, when an I / O read command is issued to the input / output device (I / O) 11, the input / output device (I / O) 11 outputs a DReq signal (data request signal) to receive data. Request.

【0048】第1のDMA装置(DMA1)12は、D
Ack信号(転送制御信号)を出力して、このDAck
信号の後縁でデータバス(DT)上のデータを内部のバ
ッファに取り込む。
The first DMA device (DMA1) 12
An Ack signal (transfer control signal) is output and this DAck
The data on the data bus (DT) is taken into an internal buffer at the trailing edge of the signal.

【0049】第1のDMA装置(DMA1)12は、デ
ータバス(DT)上のデータを内部に取り込むと、自装
置内のモードレジスタ(MODE)21の指定に従っ
て、第1のDMA装置(DMA2)13に対して、Re
q1-2 信号(データ受取り要求信号)を出力する。
When the first DMA device (DMA1) 12 takes in the data on the data bus (DT), the first DMA device (DMA2) according to the designation of the mode register (MODE) 21 in itself. 13 against Re
q1-2 signal (data reception request signal) is output.

【0050】第2のDMA装置(DMA2)13は、第
1のDMA装置(DMA1)12からのデータをメモリ
Aに書くため、メモリAのメモリバスコントローラに対
して、BRQ2 信号(バス要求信号)を出力する。この
後の動作は前記した図2の場合と同様である。
The second DMA device (DMA2) 13 sends a BRQ2 signal (bus request signal) to the memory bus controller of the memory A in order to write the data from the first DMA device (DMA1) 12 to the memory A. Is output. The subsequent operation is the same as in the case of FIG.

【0051】第1のDMA装置(DMA2)13は、メ
モリAのメモリバスコントローラよりBAK2 信号(バ
ス使用許可信号)を受け取ると、バスを使用できる状態
になったので、Ack2-1 信号(応答信号)を第1のD
MA装置(DMA1)12に対して出力する。
When the first DMA device (DMA2) 13 receives the BAK2 signal (bus use permission signal) from the memory bus controller of the memory A, the first DMA device (DMA2) becomes ready to use the bus, and thus the Ack2-1 signal (response signal). ) To the first D
Output to MA device (DMA1) 12.

【0052】これにより、第1のDMA装置(DMA
1)12は内部バッファのデータを内部データバス(D
−BUS)に出力する。このデータが第2のDMA装置
(DMA2)13を経由して、メモリAのメモリバスに
含まれるデータバス(DTa )、及びアドレスバス(A
Da )に出力される。その後は前記した図2の場合と同
様にして、第2のDMA装置(DMA2)13に接続さ
れたメモリAにデータが書き込まれる。
Thus, the first DMA device (DMA
1) 12 transfers the data of the internal buffer to the internal data bus (D
-BUS). This data passes through the second DMA device (DMA2) 13 and passes through the data bus (DTa) and the address bus (A) included in the memory bus of the memory A.
Da). Thereafter, data is written to the memory A connected to the second DMA device (DMA2) 13 in the same manner as in the case of FIG.

【0053】ここでは、第1のDMA装置(DMA1)
12に接続された入出力装置(I/O)11から、第2
のDMA装置(DMA2)13に接続されたメモリバス
上のメモリAへのデータ転送を例に示したが、モードレ
ジスタ(MODE)21の設定によって、例えば第2の
DMA装置(DMA2)13に接続されたメモリAか
ら、第3のDMA装置(DMA3)14に接続されたメ
モリBへのデータ転送も同様にして実現できる。
Here, the first DMA device (DMA1)
From the input / output device (I / O) 11 connected to the
Although the data transfer to the memory A on the memory bus connected to the DMA device (DMA2) 13 has been described as an example, the data transfer to the second DMA device (DMA2) 13 is performed by setting the mode register (MODE) 21. The data transfer from the memory A to the memory B connected to the third DMA device (DMA3) 14 can be realized in the same manner.

【0054】上記したような本発明の一実施例によるD
MA機構を設けることにより、任意のバス又はポートか
ら、任意のバス又はポートへのデータ転送を容易に実現
できる。又、複数のDMA装置を協調して動作させるこ
とにより、同じDMA装置を使って、複数のバスのデー
タ転送を容易に実現できる。
According to one embodiment of the present invention as described above, D
By providing the MA mechanism, data transfer from any bus or port to any bus or port can be easily realized. In addition, by operating a plurality of DMA devices in cooperation, data transfer on a plurality of buses can be easily realized using the same DMA device.

【0055】[0055]

【発明の効果】以上詳記したように本発明によれば、複
数のデータ転送経路それぞれのポートにDMA装置を有
してなるコンピュータシステムに於いて、上記各DMA
装置に、互いにデータをやりとりするためのデータバス
と、データをやりとりする相手のDMA装置を規定する
プログラミング可能なモードレジスタとを有し、上記モ
ードレジスタの設定に従い規定されたDMA装置との間
でハンドシェイクを行なう構成としたことにより、任意
のDMA装置間でのハンドシェイクが可能となり、シス
テム構成を繁雑にすることなく、データ転送機能及びデ
ータ転送効率を向上できる。
As described in detail above, according to the present invention, in a computer system having a DMA device at each port of a plurality of data transfer paths,
The device has a data bus for exchanging data with each other, and a programmable mode register for defining a DMA device with which data is exchanged. With the configuration in which handshaking is performed, handshaking between arbitrary DMA devices becomes possible, and the data transfer function and data transfer efficiency can be improved without complicating the system configuration.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例によるシステムの構成を示す
ブロック図。
FIG. 1 is a block diagram showing the configuration of a system according to an embodiment of the present invention.

【図2】従来のシステム構成を例示するブロック図。FIG. 2 is a block diagram illustrating a conventional system configuration.

【符号の説明】[Explanation of symbols]

11…入出力装置(I/O)、12…第1のDMA装置
(DMA1)、13…第2のDMA装置(DMA2)、
14…第3のDMA装置(DMA3)、20a,20
b,20c…コントロールレジスタ(CーReg)、21
…モードレジスタ(MODE)、22…アドレスポイン
タ(Add)、23…レングスカウンタ(COUN
T)。
11: input / output device (I / O), 12: first DMA device (DMA1), 13: second DMA device (DMA2),
14... Third DMA device (DMA3), 20a, 20
b, 20c: control register (C-Reg), 21
... Mode register (MODE), 22 ... Address pointer (Add), 23 ... Length counter (COUN)
T).

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 複数の外部データバスがそれぞれ個別に
接続される複数のポートと、上記複数の外部データバス
上に接続される複数のI/O装置と、上記各ポートに配
置される複数のDMA装置と、上記各DMA装置相互の
間に直接つながれて上記各DMA装置間で互いにデータ
をやり取りする内部データバスとでなり、上記DMA装
置は、上記内部データバス上でデータをやり取りするデ
ータ転送相手のDMA装置及びそのデータ転送方向を設
定するモードレジスタと、上記外部データバス上、又
は、上記内部データバス上のデータを一時的に保持する
バッファと、上記モードレジスタの設定に従い、各DM
A装置間に接続された上記内部データバス上のデータ転
送を制御する制御手段とを有し、上記制御手段は、上記
各DMA装置間に接続された少なくともデータ受取り要
求信号と応答信号を駆動し、データ送信側のDMA装置
は、自己のDMA装置がもつモードレジスタの設定に従
い、データ受信側のDMA装置に対して、データ受取り
要求を出力し、上記データ受信側のDMA装置からの応
答信号に応答して、上記バッファに格納された有効なデ
ータを上記内部データバスに出力するとともに、新たな
データを上記外部バスから取り込み、上記データ受信側
のDMA装置は、自己のDMA装置がもつモードレジス
タの設定に従い、上記応答信号の期間中、上記内部デー
タ上のデータを上記バッファ経由で上記外部データバス
に出力することを特徴とするコンピュータシステム。
1. A plurality of ports to which a plurality of external data buses are individually connected, a plurality of I / O devices connected to the plurality of external data buses, and a plurality of I / O devices arranged in each of the ports A DMA device, and an internal data bus directly connected between the DMA devices and exchanging data with each other between the DMA devices, wherein the DMA device performs data transfer for exchanging data on the internal data bus. A mode register for setting a partner DMA device and its data transfer direction; a buffer for temporarily holding data on the external data bus or the internal data bus;
A control means for controlling data transfer on the internal data bus connected between the A devices, wherein the control means drives at least a data reception request signal and a response signal connected between the DMA devices. The DMA device on the data transmitting side outputs a data reception request to the DMA device on the data receiving side in accordance with the setting of the mode register of its own DMA device, and responds to the response signal from the DMA device on the data receiving side. In response, the valid data stored in the buffer is output to the internal data bus, new data is fetched from the external bus, and the DMA device on the data receiving side has a mode register of its own DMA device. According to the setting of the above, during the period of the response signal, the data on the internal data is output to the external data bus via the buffer. Computer system to butterflies.
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