JP3201551B2 - Shaping circuit - Google Patents

Shaping circuit

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JP3201551B2
JP3201551B2 JP12930793A JP12930793A JP3201551B2 JP 3201551 B2 JP3201551 B2 JP 3201551B2 JP 12930793 A JP12930793 A JP 12930793A JP 12930793 A JP12930793 A JP 12930793A JP 3201551 B2 JP3201551 B2 JP 3201551B2
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shaping
cell
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connection
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鑑 豊島
健一 佐藤
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、ATM通信におけるセ
ル間隔にゆらぎのあるセル流を、ゆらぎの小さなセル流
に矯正するシェイピング回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shaping circuit for correcting a cell flow having a fluctuation in cell intervals in ATM communication to a cell flow having a small fluctuation.

【0002】[0002]

【従来の技術】ATM通信で伝送されるセル流におい
て、各セル間の間隔には、種々の要因によりばらつきが
生ずる。すなわち、セル流には、セル遅延変動(CV
D:CellDelay Variation )が存在する。そのようなセ
ル間隔にゆらぎのあるセル流をATM網内に転送したの
では、ATM網におけるセル収容率が低下する。そこ
で、セル間隔を一定に保つシェイピング回路が用いられ
ている。
2. Description of the Related Art In a cell flow transmitted by ATM communication, the intervals between cells vary due to various factors. That is, the cell flow has a cell delay variation (CV
D: CellDelay Variation). When such a cell flow having a fluctuation in cell interval is transferred into the ATM network, the cell coverage in the ATM network is reduced. Therefore, a shaping circuit for keeping the cell interval constant is used.

【0003】図7は従来のシェイピング回路の一構成例
を示すブロック図である。このシェイピング回路は、信
号線103からの入力セル流のセルをコネクション対応
に分離するセル分離回路31と、各コネクションの該当
セルを一旦蓄積して、信号線102で通知される各コネ
クションの条件(ピークセル速度等)に従って原則とし
て周期的に出力する各周期出力回路33a〜33nと、
各周期出力回路33a〜33nの出力を多重化して信号
線108に出力するセル多重化回路32とを含む。
FIG. 7 is a block diagram showing a configuration example of a conventional shaping circuit. This shaping circuit includes a cell separation circuit 31 for separating cells of an input cell flow from the signal line 103 in connection with a connection, and temporarily stores cells corresponding to each connection, and conditions for each connection (notified on the signal line 102). Cycle output circuits 33a to 33n that periodically output in principle according to a peak cell speed, etc.)
And a cell multiplexing circuit 32 that multiplexes the outputs of the periodic output circuits 33a to 33n and outputs the multiplexed output to the signal line 108.

【0004】すなわち、シェイピング回路は、セル流内
の各セルの位相を操作して、CVDが零に近づくように
動作する。例えば、図8(a)に示すように、シェイピ
ング回路に対してセル間隔にゆらぎのある1本のセル流
を入力すると、その出力は、図8(b)に示すように、
ゆらぎのないセル流となる。よって、シェイピング回路
を通過させたセル流をATM網に転送させるようにすれ
ば、ATM網におけるセル収容率は向上する。
That is, the shaping circuit operates by manipulating the phase of each cell in the cell stream so that CVD approaches zero. For example, as shown in FIG. 8A, when one cell flow having a fluctuation in the cell interval is input to the shaping circuit, the output becomes as shown in FIG. 8B.
The cell flow has no fluctuation. Therefore, if the cell flow that has passed through the shaping circuit is transferred to the ATM network, the cell capacity in the ATM network is improved.

【0005】従来のシェイピング回路は、全てのコネク
ションについて、流入するセル流に対してシェイピング
処理を行っている。コネクション数は、バーチャルパス
コネクションで最大256本、バーチャルチャネルコネ
クションで最大4096本である。
[0005] The conventional shaping circuit performs a shaping process on an incoming cell stream for all connections. The maximum number of connections is 256 for virtual path connections and 4096 for virtual channel connections.

【0006】[0006]

【発明が解決しようとする課題】従って、従来のシェイ
ピング回路は、設定しうるコネクションの最大数までシ
ェイピング処理を行うので、メモリ等のハードウェア規
模が極めて大きくなるという問題があった。
Therefore, the conventional shaping circuit performs the shaping process up to the maximum number of connections that can be set, so that there is a problem that the scale of hardware such as a memory becomes extremely large.

【0007】本発明は、そのような問題を解決するため
になされたもので、シェイピング処理を行う必要がある
ものとないものとを区別して、処理を行う必要があるも
ののみについてシェイピング処理を行うシェイピング回
路を提供することを目的とする。
The present invention has been made to solve such a problem, and distinguishes between those that need to perform shaping processing and those that do not, and performs shaping processing only on those that need to be processed. It is an object to provide a shaping circuit.

【0008】[0008]

【課題を解決するための手段】請求項1記載の発明に係
るシェイピング回路は、ユーザの申告パラメータと網側
で規定されている判定条件とを比較して、その申告パラ
メータに関するコネクションについてシェイピング処理
を行うかどうか判定する判定回路と、この判定回路の判
定結果に従って、入力セル流の各セルからシェイピング
処理対象のものを分離する処理対象セル分離回路と、こ
の処理対象セル分離回路が分離したシェイピング処理対
象のセルを対象にシェイピング処理を実行するシェイピ
ング部とを備えたものである。
According to a first aspect of the present invention, a shaping circuit compares a report parameter of a user with a determination condition defined on a network side, and performs a shaping process on a connection related to the report parameter. A determination circuit for determining whether or not to perform the processing; a processing target cell separation circuit for separating a shaping processing target from each cell of the input cell stream according to a determination result of the determination circuit; and a shaping process separated by the processing target cell separation circuit And a shaping unit that performs a shaping process on a target cell.

【0009】また、請求項1のシェイピング回路に備え
た判定回路は、判定条件として、各ピークセル速度に応
じた最大セル遅延変動値を使用するものである。
[0009] Further , the present invention provides the shaping circuit of the first aspect.
The judgment circuit responds to each peak cell speed as a judgment condition.
The maximum cell delay variation value is used.

【0010】請求項2記載の発明に係るシェイピング回
路は、ユーザの申告パラメータと網側で規定されている
判定条件とを比較して、その申告パラメータに関するコ
ネクションについてシェイピング処理を行うかどうか判
定する判定回路と、この判定回路の判定結果に従って、
入力セル流の各セルからシェイピング処理対象のものを
分離する処理対象セル分離回路と、この処理対象セル分
離回路が分離したシェイピング処理対象のセルを対象に
シェイピング処理を実行するシェイピング部とを備えた
ものである。また、請求項2のシェイピング回路に備え
た判定回路は、判定条件として、ピークセル速度につい
てのしきい値および最大セル遅延変動値についてのしき
い値を使用するものである。
[0010] The shaping circuit according to the second aspect of the present invention.
The route is defined by the user's declaration parameters and the network side
Compare with the judgment condition, and
Whether to perform shaping processing on the connection
According to the determination circuit to determine, and the determination result of this determination circuit,
From each cell in the input cell flow,
The target cell separation circuit to be separated and the target cell
For the shaping processing target cells separated by the separation circuit
And a shaping unit for executing a shaping process.
Things. Also provided for the shaping circuit of claim 2.
The judgment circuit determines the peak cell speed as a judgment condition.
Threshold for all thresholds and maximum cell delay variation
Use a different value.

【0011】請求項3記載の発明に係るシェイピング回
路は、請求項1又は請求項2記載の発明に係るシェイピ
ング回路において、判定回路が、該判定回路の外部から
の指示に従って、判定条件を設定する構成となっている
ものである。
[0011] The shaping circuit according to the third aspect of the present invention.
The road is a shape pipe according to the first or second aspect of the invention.
In a switching circuit, a determination circuit is provided from outside the determination circuit.
Is configured to set the judgment condition according to the instruction of
Things.

【0012】請求項4記載の発明に係るシェイピング回
路は、請求項1又は請求項2記載の発明に係るシェイピ
ング回路において、判定回路が、網の運用状況が変化し
た後で判定条件を変更する構成となっているものであ
る。
[0012] A shaping circuit according to a fourth aspect of the present invention.
The road is a shape pipe according to the first or second aspect of the invention.
In the networking circuit, the judgment circuit is
After that, the judgment condition is changed.
You.

【0013】[0013]

【作用】コネクションの設定条件と網側の条件とを比較
すると、そのセル流についてはシェイピング処理を施さ
なくてよいコネクションがある。例えば、シェイピング
処理によるコネクション容量削減効果の期待できないコ
ネクションについては、シェイピング処理を施してもそ
れほど効果的ではない。本発明におけるシェイピング回
路は、そのことを利用して、ユーザの申告パラメータに
もとづいてそのコネクションがシェイピング処理を必要
とするものかどうか判定し、必要とするもののみについ
て、シェイピング処理を行う。
When a connection setting condition is compared with a network condition, there is a connection for which the cell flow does not need to be subjected to a shaping process. For example, for a connection for which the effect of reducing the connection capacity due to the shaping process cannot be expected, the shaping process is not so effective. The shaping circuit according to the present invention utilizes this fact to determine whether or not the connection requires shaping processing based on the user's report parameter, and performs shaping processing only on the necessity.

【0014】[0014]

【実施例】図1は本発明の第1の実施例によるシェイピ
ング回路の構成を示すブロック図である。このシェイピ
ング回路は、各コネクションについてシェイピング処理
を行うかどうかを、信号線101で入力される判定条件
にもとづいて判定する判定回路1と、入力セル流の各セ
ルをシェイピング処理対象セルとそうでないセルとに分
離する処理対象セル分離回路2と、シェイピング処理を
行うシェイピング部3と、シェイピング部3の各出力セ
ルおよび処理対象セル分離回路2からのシェイピング処
理対象とならなかったセルを多重化して信号線108に
出力する多重化回路4とを備えている。なお、シェイピ
ング部3の構成は、従来のシェイピング回路の構成と同
じである。
FIG. 1 is a block diagram showing a configuration of a shaping circuit according to a first embodiment of the present invention. This shaping circuit includes a judgment circuit 1 for judging whether or not to perform a shaping process for each connection based on a judgment condition inputted through a signal line 101; , A shaping unit 3 that performs shaping processing, and each output cell of the shaping unit 3 and a cell that has not been subjected to shaping processing from the processing target cell separation circuit 2 are multiplexed into a signal. And a multiplexing circuit 4 for outputting to the line 108. The configuration of the shaping unit 3 is the same as the configuration of the conventional shaping circuit.

【0015】図2に示すように、CDVを有するセル流
を収容するために必要なコネクション容量は、CDVが
大きくなるにつれて増加する傾向がある。また、CDV
値が同じ場合には、ピークセル速度が大きい程、必要な
コネクション容量は大きい。従って、CDVの大きなセ
ル流やピークセル速度が大きいセル流を対象にシェイピ
ング処理を施すと、コネクション容量削減効果が顕著に
現れることがわかる。
As shown in FIG. 2, the connection capacity required to accommodate a cell stream having a CDV tends to increase as the CDV increases. Also, CDV
If the values are the same, the higher the peak cell rate, the greater the required connection capacity. Therefore, it can be seen that when a shaping process is performed on a cell flow having a large CDV or a cell flow having a high peak cell speed, the effect of reducing the connection capacity appears remarkably.

【0016】なお、図2において、V1,V2,V3はピーク
セル速度を示し、縦軸の目盛りはCDV=0のときのコ
ネクション容量を基準としたものであり、下に行くほど
大きな値になっている。また、直線Aは、許容できるコ
ネクション容量増加分に応じた値を示している。
In FIG. 2, V1, V2, and V3 indicate peak cell speeds, and the scale on the vertical axis is based on the connection capacity when CDV = 0, and becomes larger as it goes down. I have. A straight line A indicates a value corresponding to an allowable increase in the connection capacity.

【0017】この関係を、横軸にピークセル速度をと
り、縦軸にCDV値をとって表すと、図3に示すように
なる。図3において、曲線Aは、図2における直線Aに
対応したものである。そして、曲線Aの上部の範囲をシ
ェイピング処理を行う範囲とする。すなわち、許容でき
るコネクション容量増加分が存在する場合には、シェイ
ピング処理を行わないとする。
FIG. 3 shows this relationship, where the horizontal axis represents the peak cell velocity and the vertical axis represents the CDV value. In FIG. 3, the curve A corresponds to the straight line A in FIG. Then, the upper range of the curve A is set as the range in which the shaping process is performed. That is, if there is an allowable increase in the connection capacity, the shaping process is not performed.

【0018】次に、図1に示すシェイピング回路の動作
について説明する。シェイピング回路は、ATM網にお
ける適当な箇所に設置される。判定回路1には、網から
図3に曲線Aで示す判定条件が与えられる。判定回路1
は、その判定条件を保持する。具体的には、判定回路1
は、例えば、各ピークセル速度に対応した各CDV値を
判定条件(しきい値)としてテーブル形式で持てばよ
い。なお、判定回路1への判定条件設定は、運用開始時
に一度だけなされる方式であってもよいが、網の運用状
況が変わって判定条件が変わった都度設定される方式で
あってもよい。また、判定条件設定のタイミングとし
て、ユーザのコネクション設定要求があったときとした
り、随時としたりすることができる。
Next, the operation of the shaping circuit shown in FIG. 1 will be described. The shaping circuit is installed at an appropriate place in the ATM network. The determination circuit 1 is given a determination condition shown by a curve A in FIG. Judgment circuit 1
Holds the determination condition. Specifically, the determination circuit 1
For example, each CDV value corresponding to each peak cell speed may be stored in a table format as a determination condition (threshold). The determination condition setting for the determination circuit 1 may be performed only once at the start of the operation, or may be performed each time the determination condition changes due to a change in the network operation status. In addition, the timing of the determination condition setting can be set when a user's connection setting request is made or at any time.

【0019】ユーザは、ATM通信を行うために、規定
されたコネクション設定条件(申告パラメータ)を網に
対して通知してコネクションの設定を要求する。網がコ
ネクションの設定を受諾すると、信号線102によって
コネクション設定条件を判定回路1に通知する。コネク
ション設定条件としては、最大CDV値やピークセル速
度がある。
In order to perform ATM communication, the user notifies the network of specified connection setting conditions (report parameters) and requests connection setting. When the network accepts the connection setting, the connection setting condition is notified to the determination circuit 1 via the signal line 102. The connection setting conditions include a maximum CDV value and a peak cell speed.

【0020】判定回路1は、通知されたコネクション設
定条件と保持している判定条件とを比較して、そのコネ
クションについてシェイピング処理を行うかどうか判定
する。そして、判定結果を、処理対象セル分離回路2に
信号線103で通知する。処理対象セル分離回路2は、
判定回路1の判定結果を保持する。そして、保持してい
る判定結果に従って、入力セル流のセルを分離し、シェ
イピング処理を行わないコネクションのセルを信号線1
05に出力する。また、シェイピング処理を行うコネク
ションのセルを信号線106に出力する。
The judgment circuit 1 compares the notified connection setting condition with the held judgment condition, and judges whether or not to perform a shaping process on the connection. Then, the determination result is notified to the processing target cell separation circuit 2 via the signal line 103. The processing target cell separation circuit 2
The judgment result of the judgment circuit 1 is held. Then, the cells of the input cell flow are separated according to the held determination result, and the cells of the connection that are not subjected to the shaping process are connected to the signal line 1.
Output to 05. Further, the cell of the connection for which the shaping process is performed is output to the signal line 106.

【0021】シェイピング処理で必要となる各コネクシ
ョン設定条件(少なくとも、ピークセル速度)は、信号
線109によってシェイピング部3に与えられる。シェ
イピング部3は、例えば図1に示す構成を有し、シェイ
ピング部3において、まず、信号線106から入力した
各セルがセル分離回路31によってコネクション対応に
分離される。分離されたセルは、対応する周期出力回路
33a〜33nに入力する。各周期出力回路33a〜3
3nは、入力したセルを一旦蓄積するとともに、信号線
109で与えられたピークセル速度等を用いて、周期的
に蓄積されたセルを読み出し、セル多重化回路32に出
力する。そして、各周期出力回路33a〜33nが出力
したセルは、セル多重化回路32で多重化され信号線1
07に出力される。
Each connection setting condition (at least the peak cell speed) required in the shaping process is given to the shaping unit 3 via the signal line 109. The shaping unit 3 has, for example, the configuration shown in FIG. 1. In the shaping unit 3, first, each cell input from the signal line 106 is separated by the cell separation circuit 31 corresponding to the connection. The separated cells are input to the corresponding periodic output circuits 33a to 33n. Each cycle output circuit 33a-3
3n temporarily stores the input cells, and periodically reads out the stored cells using the peak cell speed or the like given on the signal line 109 and outputs the read cells to the cell multiplexing circuit 32. The cells output from each of the periodic output circuits 33a to 33n are multiplexed by the cell multiplexing circuit 32, and
07.

【0022】セル多重化回路4は、信号線107で転送
されたセルと、信号線105で転送されたシェイピング
処理されなかったセルとを多重化して、多重化されたセ
ルを出力セル流として信号線108に出力する。なお、
セル多重化回路4における多重化の方法として、入力時
間順にFIFO的に出力する方法や2つの信号線10
5,107を交互にポーリングする方法がある。
The cell multiplexing circuit 4 multiplexes the cell transferred on the signal line 107 and the cell which has not been subjected to the shaping process transferred on the signal line 105, and uses the multiplexed cell as an output cell stream. Output to line 108. In addition,
As a multiplexing method in the cell multiplexing circuit 4, a method of outputting in FIFO order in the order of input time or a method of
There is a method of polling 5,107 alternately.

【0023】図4は判定回路1に保持される判定条件の
他の例を示す説明図である。図4における直線A,Bが
判定条件である。すなわち、ピークセル速度に関して1
つのしきい値が設定され、CDV値に関して1つのしき
い値が設定される。この判定条件は、図3に示す判定条
件が簡略化されたものであり、判定の厳密性には欠ける
ものの、判定回路1においてテーブル用のメモリが必要
とされないという利点がある。
FIG. 4 is an explanatory diagram showing another example of the judgment condition held in the judgment circuit 1. Straight lines A and B in FIG. 4 are determination conditions. That is, 1 for peak cell rate
One threshold is set and one threshold is set for the CDV value. This determination condition is a simplification of the determination condition shown in FIG. 3, and has an advantage that the determination circuit 1 does not require a memory for a table, although the strictness of the determination is lacking.

【0024】図5は本発明の第2の実施例によるシェイ
ピング回路の構成を示すブロック図である。この場合に
は、図1に示すセル多重化回路4に代えて優先多重化回
路5が設けられる。優先多重化回路5は、シェイピング
部3から出力されたセルを、処理対象セル分離回路2か
らのシェイピング処理されなかったセルに優先して入力
する。従って、シェイピング部3から出力されたセル
は、優先多重化回路5においてセル遅延変動を受けな
い。ただし、処理対象セル分離回路2からのセルは、待
たされることが多くなることから、CDVがある程度大
きくなる。従って、本実施例は、ピークセル速度の大き
なコネクションのセルのCDVを増加させたくない場合
に有効である。
FIG. 5 is a block diagram showing a configuration of a shaping circuit according to a second embodiment of the present invention. In this case, a priority multiplexing circuit 5 is provided instead of the cell multiplexing circuit 4 shown in FIG. The priority multiplexing circuit 5 inputs the cells output from the shaping unit 3 in preference to the cells that have not been subjected to the shaping processing from the processing target cell separation circuit 2. Therefore, the cells output from the shaping unit 3 are not subjected to the cell delay fluctuation in the priority multiplexing circuit 5. However, since the cells from the processing target cell separation circuit 2 are frequently kept waiting, the CDV becomes somewhat large. Therefore, this embodiment is effective when it is not desired to increase the CDV of a cell of a connection having a high peak cell rate.

【0025】図6は本発明の第3の実施例によるシェイ
ピング回路の構成を示すブロック図である。このシェイ
ピング回路において、判定回路1は、第1の実施例の場
合と同様に動作し、各コネクションについてシェイピン
グ処理を行うかどうかの判定を行う。
FIG. 6 is a block diagram showing a configuration of a shaping circuit according to a third embodiment of the present invention. In this shaping circuit, the determination circuit 1 operates in the same manner as in the first embodiment, and determines whether or not to perform a shaping process for each connection.

【0026】セル分離回路6は、判定回路1の判定結果
にもとづいて、入力セル流の各セルをシェイピング処理
対象セルとそうでないセルとに分離するとともに、シェ
イピング処理対象セルを各コネクション対応に分離する
処理を行う。各周期出力回路33a〜33nは、第1の
実施例の場合と同様に動作し、各コネクションの該当セ
ルを一旦蓄積した後、信号線109で通知される各コネ
クションの条件に従って周期的に出力する。セル多重化
回路7は、各周期出力回路33a〜33nの出力および
セル分離回路6からのシェイピング処理対象とならなか
ったセルを多重化して信号線108に出力する。
The cell separation circuit 6 separates each cell of the input cell stream into cells to be subjected to shaping processing and cells not to be subjected to shaping processing, and separates cells to be subjected to shaping processing into each connection based on the judgment result of the judgment circuit 1. Perform the following processing. Each of the periodic output circuits 33a to 33n operates in the same manner as in the first embodiment, temporarily stores cells corresponding to each connection, and then periodically outputs the cells according to the conditions of each connection notified by the signal line 109. . The cell multiplexing circuit 7 multiplexes the outputs of the periodic output circuits 33a to 33n and the cells not subjected to the shaping processing from the cell separation circuit 6, and outputs the result to the signal line 108.

【0027】このシェイピング回路の構成を第1の実施
例によるシェイピング回路の構成と比較すると、第1の
実施例における処理対象セル分離回路2とセル分離回路
31とが1つに集約されている点、および、セル多重化
回路32とセル多重化回路4とが1つに集約されている
点が異なる。また、シェイピング処理されないセルのC
DVは、シェイピング処理されるコネクションの数程度
増加し、第1の実施例の場合と第3の実施例の場合との
ほぼ中間の値となる。
Comparing the configuration of this shaping circuit with the configuration of the shaping circuit according to the first embodiment, the point that the cell separation circuit 2 to be processed and the cell separation circuit 31 in the first embodiment are integrated into one. And that the cell multiplexing circuit 32 and the cell multiplexing circuit 4 are integrated into one. In addition, C of a cell that is not subjected to shaping processing
The DV increases by about the number of connections subjected to the shaping process, and becomes a value substantially intermediate between the case of the first embodiment and the case of the third embodiment.

【0028】[0028]

【発明の効果】以上説明したように、請求項1及び請求
項2記載の発明によれば、シェイピング回路が、ユーザ
の申告パラメータと網側で規定されている判定条件とを
比較して、その申告パラメータに関するコネクションに
ついてシェイピング処理を行うかどうか判定し、シェイ
ピング処理対象のものに対してシェイピング処理を実行
する構成となっているので、シェイピング処理によるコ
ネクション容量削減の効果が大きいもののみを対象とし
てシェイピング処理を実行する等の扱いができ、より少
ないハードウェア量で効果的なシェイピングを達成でき
るものを提供できる効果がある。
As described above, claims 1 and 2
According to the invention described in Item 2 , the shaping circuit compares the report parameter of the user with the determination condition defined on the network side, determines whether or not to perform the shaping process on the connection related to the report parameter, and performs the shaping process. Since the configuration is such that the shaping process is executed for the target object, the shaping process can be executed only for the objects that have a large effect of reducing the connection capacity by the shaping process, etc. There is an effect that a product that can achieve effective shaping can be provided.

【0029】また、請求項1記載の発明によれば、シェ
イピング回路が、判定条件として各ピークセル速度に応
じた最大セル遅延変動値を使用する構成となっているの
で、シェイピング処理によるコネクション容量削減の効
果が大きいもののみを対象としてシェイピング処理を実
行するものを提供できる効果がある。
According to the first aspect of the present invention, the shell
The ipping circuit responds to each peak cell speed as a judgment condition.
Is configured to use the maximum cell delay variation
The effect of the connection capacity reduction by the shaping process
Performs shaping processing only on objects with large results.
It has the effect of providing what you do.

【0030】また、請求項2記載の発明によれば、シェ
イピング回路が、判定条件としてピークセル速度につい
てのしきい値および最大セル遅延変動値についてのしき
い値とを使用する構成となっているので、判定回路の構
成を簡略化して、さらにハードウェア量を削減したもの
を提供できる効果がある。
According to the second aspect of the present invention, the shell
The ipping circuit determines the peak cell speed as a judgment condition.
Threshold for all thresholds and maximum cell delay variation
And the value of the judgment circuit.
Simplifies the configuration and further reduces the amount of hardware
There is an effect that can be provided.

【0031】請求項3記載の発明によれば、シェイピン
グ回路が、判定回路の外部からの指示に従って判定条件
を設定する構成となっているので、網の状況に応じた柔
軟なものを提供できる効果がある。
According to the third aspect of the invention, the shape pin
The judgment circuit according to an instruction from outside the judgment circuit.
Configuration, so it is flexible according to network conditions.
There is an effect that a soft thing can be provided.

【0032】請求項4記載の発明によれば、シェイピン
グ回路が、網の運用状況が変化した後で判定条件を変更
する構成となっているので、さらに木目細かなシェイピ
ング処理を行えるものを提供できる効果がある。
According to the fourth aspect of the present invention, the shape pin
Circuit changes judgment conditions after network operation status changes
It has a more detailed shape
There is an effect that it is possible to provide a device that can perform the switching process.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施例によるシェイピング回路
の構成を示すブロック図である。
FIG. 1 is a block diagram showing a configuration of a shaping circuit according to a first embodiment of the present invention.

【図2】コネクション容量とピークセル速度および最大
CDV値の関係を示す説明図である。
FIG. 2 is an explanatory diagram showing a relationship between a connection capacity, a peak cell rate, and a maximum CDV value.

【図3】判定条件の一例を示す説明図である。FIG. 3 is an explanatory diagram illustrating an example of a determination condition.

【図4】判定条件の他の例を示す説明図である。FIG. 4 is an explanatory diagram showing another example of a determination condition.

【図5】本発明の第2の実施例によるシェイピング回路
の構成を示すブロック図である。
FIG. 5 is a block diagram showing a configuration of a shaping circuit according to a second embodiment of the present invention.

【図6】本発明の第3の実施例によるシェイピング回路
の構成を示すブロック図である。
FIG. 6 is a block diagram showing a configuration of a shaping circuit according to a third embodiment of the present invention.

【図7】従来のシェイピング回路の構成を示すブロック
図である。
FIG. 7 is a block diagram showing a configuration of a conventional shaping circuit.

【図8】従来のシェイピング回路の動作を示すタイミン
グ図である。
FIG. 8 is a timing chart showing an operation of a conventional shaping circuit.

【符号の説明】[Explanation of symbols]

1 判定回路 2 処理対象セル分離回路 3 シェイピング部 4 セル多重化回路 DESCRIPTION OF SYMBOLS 1 Judgment circuit 2 Processing cell separation circuit 3 Shaping part 4 Cell multiplexing circuit

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04L 12/28 H04L 12/56 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H04L 12/28 H04L 12/56

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 入力セル流のセル遅延変動を矯正して出
力するシェイピング回路において、 ユーザの申告パラメータと各ピークセル速度に応じた最
大セル遅延変動値として規定されている判定条件とを比
較して、その申告パラメータに関するコネクションにつ
いてシェイピング処理を行うかどうか判定する判定回路
と、 前記判定回路の判定結果に従って、入力セル流の各セル
からシェイピング処理対象のものを分離する処理対象セ
ル分離回路と、 前記処理対象セル分離回路が分離したシェイピング処理
対象のセルを対象にシェイピング処理を実行するシェイ
ピング部とを備えたことを特徴とするシェイピング回
路。
1. A shaping circuit that corrects and outputs a cell delay variation of an input cell flow, and compares a user's declared parameter with a determination condition defined as a maximum cell delay variation value corresponding to each peak cell speed. A determination circuit for determining whether or not to perform a shaping process on the connection relating to the report parameter; and a processing target cell separation circuit for separating a shaping target from each cell of the input cell flow according to a determination result of the determination circuit. A shaping circuit comprising: a shaping unit that performs a shaping process on a shaping process target cell separated by the process target cell separation circuit.
【請求項2】 入力セル流のセル遅延変動を矯正して出
力するシェイピング回路において、 ユーザの申告パラメータとピークセル速度についてのし
きい値および最大セル遅延変動値についてのしきい値で
規定されている判定条件とを比較して、その申告パラメ
ータに関するコネクションについてシェイピング処理を
行うかどうか判定する判定回路と、 前記判定回路の判定結果に従って、入力セル流の各セル
からシェイピング処理対象のものを分離する処理対象セ
ル分離回路と、 前記処理対象セル分離回路が分離したシェイピング処理
対象のセルを対象にシェイピング処理を実行するシェイ
ピング部とを備えたことを特徴とするシェイピング回
路。
2. A shaping circuit for correcting and outputting a cell delay variation of an input cell flow, wherein the shaping circuit is defined by a threshold value for a user declared parameter, a threshold value for a peak cell speed, and a threshold value for a maximum cell delay variation value. A determination circuit that determines whether or not to perform a shaping process on the connection relating to the report parameter by comparing the determination condition with the determination condition; and a process of separating a shaping process target from each cell of the input cell flow according to the determination result of the determination circuit. A shaping circuit, comprising: a target cell separation circuit; and a shaping unit that performs a shaping process on a cell to be subjected to shaping processing separated by the processing target cell separation circuit.
【請求項3】 判定回路は、該判定回路の外部からの指
示に従って判定条件を設定する請求項1又は請求項2
載のシェイピング回路。
Wherein determining circuit according to claim 1 or claim 2 shaping circuit according setting a determination condition in accordance with an instruction from the outside of the judging circuit.
【請求項4】 判定回路は、網の運用状況が変化した後
判定条件を変更する請求項1又は請求項2記載のシェ
イピング回路。
4. The method according to claim 1, further comprising the step of: determining whether or not the operation status of the network changes.
In claim 1 or claim 2 shaping circuit according to change the determination condition.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717864B2 (en) 1991-11-05 2004-04-06 Monlithic System Technology, Inc. Latched sense amplifiers as high speed memory in a memory system

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