JP3165022B2 - コンピュータ・システム及びメッセージ転送方法 - Google Patents

コンピュータ・システム及びメッセージ転送方法

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JP3165022B2 JP00949696A JP949696A JP3165022B2 JP 3165022 B2 JP3165022 B2 JP 3165022B2 JP 00949696 A JP00949696 A JP 00949696A JP 949696 A JP949696 A JP 949696A JP 3165022 B2 JP3165022 B2 JP 3165022B2
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    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/40—Network security protocols

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマルチノード・ネッ
トワークにおけるデータ伝送プロシジャに関し、特に、
データ受信ノードがデータ・ソース・ノードから特定の
データを要求することを可能にし、データ・ソース・ノ
ードがソフトウェア介入無しに要求データを即時転送す
ることを可能にする方法及び装置に関する。
【０００２】
【従来の技術】マルチノード・データ処理システムの構
築に相当な開発努力が注がれており、こうしたシステム
では各ノードが独立のマイクロプロセッサを含み、複数
のノードが並列に動作してデータ処理アクションを実行
する。マルチノード・システムは、並列プロセッサ・シ
ステムを構成するだけでなく、大容量直接アクセス記憶
装置（ＤＡＳＤ）アレイを構成するためにもマルチノー
ド・アーキテクチャが使用される。
【０００３】こうしたマルチノード・アレイの動作可能
性を保証するために、システム・アーキテクチャが、あ
るノードの単一故障がシステムを"クラッシュ"させるこ
とのないように、全体制御をノード間で分散するように
保証する。必然的に、こうしたアーキテクチャはノード
間で大量のデータ通信を要求する。こうしたデータ伝送
が最も迅速なデータ転送を保証するように処理されない
と、通信オーバヘッドがマルチノード・アーキテクチャ
の有効性を実質的に低下させる。
【０００４】Bradyらによる米国特許出願第２４１９０
４号では、マルチノード・システムにおけるノード間で
のデータの高速パイプラインを可能にする技術が述べら
れている。Bradyらによるシステムは、データがデータ
・ソース・ノード内のバッファからバッファが完全に充
填される以前に出力されることを保証する。ソフトウェ
ア制御機構が、バッファ内に記憶されるデータ量が低レ
ベルに達するときにのみ許可され、その時ソフトウェア
制御機構の更新が許可される。不要な更新アクションを
回避することにより、データ転送レートが向上される。
【０００５】ノード間でのデータ転送の制御における共
通の技術は、ソース・ノードが宛先ノードに、やがてメ
ッセージが到来することを示すメッセージを転送するこ
とである。それに応答して宛先ノードがプロセッサ割込
みを実行し、期待データを処理するために必要な論理制
御構造の生成を可能にする。それとは反対に、宛先ノー
ドがデータ処理アクションを実行するためにデータを要
求する場合が存在する。こうした状況において従来技術
では、宛先ノードがデータの要求をソース・ノードに送
信する。要求を受信するとソース・ノードは割込みを実
行し、要求データを識別してそれをアクセスし、宛先ノ
ードに送信する。ソース・ノードにおける割込みは割込
みキュー内に配置され、ノード・プロセッサが割込みを
実行のために除去するまで遅延が発生する。更に、プロ
セッサがデータ伝送アクションを実行する以前にソフト
ウェア制御の下で、転送の実行を可能にするために必要
な制御情報及びデータを受信するための論理構造が確立
される。こうしたソフトウェア介入は時間を消費し、更
にデータ転送アクションを遅延する。
【０００６】ソース・ノードの扇動によるソース・ノー
ドから宛先ノードへのデータ転送は、以降では"プッシ
ュ（push）"として参照される。また、宛先ノードから
の要求に応答するソース・ノードからのデータ転送は、
以降では"プル（pull）"として参照される。
【０００７】
【発明が解決しようとする課題】本発明の目的は、改良
されたデータ転送機構を有するマルチノード・データ処
理構造を提供することである。
【０００８】本発明の別の目的は、プルがソフトウェア
介入無しにデータ包含ノードにより実行される、マルチ
ノード・ネットワークを提供することである。
【０００９】本発明の更に別の目的は、各ノード内に既
存のデータ構造を用いてプル・データ転送を実行可能に
する制御機構を有する、マルチノード・ネットワークを
提供することである。
【００１０】
【課題を解決するための手段】マルチノード・コンピュ
ータ・システムが、通信ネットワークにより接続され
る。マルチノード・システムの第１のノードが、第２の
ノードが選択情報をアクセスするために使用する識別デ
ータを含む情報転送要求を、第２のノードに伝送する装
置を含む。第２のノードは、要求される情報を記憶する
メモリと、メッセージ出力制御構造とを含む。プロセッ
サが第１のノードから受信される識別データに応答し
て、そのデータにより定義される選択情報をアクセスす
る。プロセッサは更に情報転送要求に応答して、第１の
ノードから受信された識別データを、メッセージ出力制
御構造に直接挿入する。プロセッサは次に、メッセージ
出力制御データ構造内の識別データを用いて出力オペレ
ーションを開始し、識別情報をアクセスして、その情報
を第１のノードに伝達する。このように、プロセッサ割
込み（及びソフトウェア介入）が要求されることなく、
要求される情報の転送が可能になる。なぜなら、その情
報を指すポインタが、既にメッセージ出力制御構造に含
まれており、第２のノード内の出力機構が、その出力制
御構造を用いて要求情報をアクセスし、それを送信する
からである。
【００１１】
【発明の実施の形態】 プル・メッセージ転送プロシジャ：以降では、本発明
は、各ノードがデータ記憶能力及び（または）データ通
信インタフェース能力を含むマルチノード・システムの
状況において述べられる。マルチノード・システムは外
部ホスト・プロセッサと通信し、中央分布データ記憶機
構を提供する。マルチノード・システム内の各ノード
は、複数の論理入力ポート及び複数の論理出力ポートを
含む。ノード間でのメッセージ制御は、ノードのハード
ウェア・ベースの入力及び出力ポート構造により実現さ
れる。
【００１２】プル・メッセージ転送はノード間でのデー
タ転送モードであり、そこでは転送が、データを受信し
たいまたはデータを別のノード（すなわち宛先ノード）
に転送したいノードにより開始される。このアクション
は、伝送が既にデータを所有しているノード（すなわち
ソース・ノード）により開始されるプッシュ・メッセー
ジ転送とは対照的である。プルは、要求ノードが自身が
受信したい（または別の所に転送したい）データが記憶
される場所を知る場合に限り使用されうる。例えば、第
１のノードがデータが記憶される第２のノードを知って
いれば、第１のノードは読出しコマンドに応答して、レ
コードを第２のノード内のバッファからプルできる。以
降では、データ転送を要求するノードは"プリング（pul
ling）"・ノードとして参照され、また現在データを記
憶し、プル要求に応答してデータを送信するノード
は、"プルド（pulled）"・ノードとして参照される。更
に以降では（たとえ任意の他のノードがプリング・ノー
ドにより宛先ノードとして指定され得ても）、プリング
・ノードが宛先ノードと仮定する。
【００１３】プリング及びプルド・ノードの両者は、要
求データを含むメッセージの実際の伝送の論理データ構
造を予め確立しなければならない。これらのメッセージ
構造は以降で詳述されるように、各ノードが入来メッセ
ージ・データを分離し、要求アクションの実行に備える
ことを可能にする。プリング・ノードが、プルド・ノー
ドに記憶される特定のデータに対するプル要求をプルド
・ノードに送信するとき、プルド・ノードは入来メッセ
ージからデータを受信するために、データ構造をセット
アップする。プルド・ノードはまた、要求データがその
バッファ記憶からアクセスされるときに、それを受信す
るように出力データ構造を確立する。しかしながら、デ
ータ転送の実現のために割込みを実行する代わりに、プ
ルド・ノードは受信プル・メッセージの一部を、そのま
ま出力制御データ構造に挿入する。なぜなら、プル・メ
ッセージ全体の受信に際し、要求データの伝送を可能に
するために必要な全ての情報が、既に出力データ構造に
存在するからである。ソフトウェア制御によるマイクロ
プロセッサ介入は要求されない。
【００１４】プルド・ノードは次に、出力制御データ構
造をアクセスすることにより、その出力機能を実行す
る。出力データ制御構造は既に要求データをアクセスす
るために必要な情報を含むので、そのデータはその識別
子を出力キューに挿入することにより自動的にアドレス
指定され、伝送に備えられる。簡単に述べると、プル・
プロトコルは、プリング・ノードがプルド・ノードに対
して、データの識別子（プルド・ノードはこれが封筒に
挿入されているものと期待する）を有する自己アドレス
指定の切手付き封筒を送ることに類比する。プルド・ノ
ードは切手付き自己アドレス指定の封筒を用いて、要求
データをアクセスし、それをプリング・ノードに送信す
る。
【００１５】以降では、ノード・アレイ及びノード構造
が図１及び図２に関連して述べられ、また本発明を実現
するために要求されるハードウェア及びソフトウェア制
御データ構造が、図３乃至図６に関連して、更にプル・
メッセージ転送プロトコルを実現するためのハードウェ
ア及びソフトウェアの全体オペレーションが、図７に関
連して述べられる。
【００１６】ノード・アレイ及びノード構造：図１は、
例えばマルチノード・ネットワークとして構成されるデ
ィスク駆動装置アレイ１０を示す。ノードＡ及びＤはデ
ータ記憶ノードであり、それぞれディスク駆動装置１
２、１４及び１６、１８に接続される。４つのディスク
駆動装置だけが示されるが、当業者には、ディスク駆動
装置アレイ１０がより多くのディスク駆動装置を含みう
ることが理解されよう。１対の通信インタフェース・ノ
ードＢ及びＣは、ディスク駆動装置アレイ１０のための
入出力通信機能を提供する。ホスト・プロセッサが通信
リンクを介して、ノードＢ及びＣに接続される。ディス
ク駆動装置アレイ１０は更に、入力及び出力メッセージ
転送のための一時記憶機構を提供するキャッシュ・ノー
ドＥを含む。ディスク駆動装置アレイ１０はノードの追
加により更に拡張可能であり、それらの全てが通信ネッ
トワーク２０により相互接続される。
【００１７】図１のノードＡ乃至Ｅの各々は、図２に示
される標準のノード構成により構成される。Ａノード
は、ノードの全体機能を制御するマイクロプロセッサ２
２を含む。メモリ・インタフェース・モジュール２４
は、マイクロプロセッサ２２とノード内の複数のメモリ
・モジュール間の通信を制御する。メモリ・インタフェ
ース・モジュール２４はまた、制御メッセージを処理す
るハードウェア入出力ポート２５を含む。制御メッセー
ジは接続される制御記憶２６に記憶され、制御記憶２６
はマイクロプロセッサ２２のオペレーションを制御する
コードも含む。制御記憶２６内に含まれる他の制御コー
ドには、入力ポート・テーブル２８及び出力ポート・テ
ーブル３０がある。後述の説明から明らかなように、ノ
ードは多数の論理入出力ポートを含む。入力ポート・テ
ーブル２８及び出力ポート・テーブル３０は、各物理入
出力ポートに対して提供される。これらのテーブルの入
力は、論理入出力ポートに対応する。
【００１８】図２のノードは複数のディスク駆動装置３
２を含み（１つだけが示される）、これらはデバイス・
インタフェース３４を介して、メモリ・インタフェース
・モジュール２４及びバッファ・インタフェース３５に
接続される。バッファ・インタフェース３５は、データ
・バッファ３６をネットワーク・インタフェース３７に
接続する。データ・バッファ３６は、入来データ・メッ
セージ及び出力データ・メッセージ（制御メッセージと
対比される）の両方をバッファリングする機能を提供す
る。バッファ・インタフェース３５は更に、受信データ
を処理するハードウェア入出力ポート３８を含む。バッ
ファ・インタフェース３５内のハードウェア入出力ポー
ト３８、及びメモリ・インタフェース・モジュール２４
内のハードウェア入出力ポート２５は、制御記憶２６内
の入力ポート・テーブル２８及び出力ポート・テーブル
３０内の入力により制御される。ネットワーク・インタ
フェース３７は、入来メッセージ転送及び出力メッセー
ジ転送の両方のためのインタフェース機能を提供する。
【００１９】図２のノード内のオペレーションはソフト
ウェア生成による制御ブロックにより制御される。任意
の読出しまたは書込みアクションにおいて、複数の制御
ブロックがマイクロプロセッサ２２と関連して作用する
ソフトウェアにより割当てられ、要求アクションに従い
ノード内のハードウェアのセットアップを可能にする。
任意の単一の読出しまたは書込みにおいて、ソフトウェ
アは複数の制御ブロックを割当てる。各制御ブロック
は、読出しまたは書込みの間に要求されるハードウェア
によるセットアップ・アクションを可能にする、少なく
とも１つのパラメータを含む。
【００２０】制御ブロック・データ構造は、図２のノー
ドが別のノード若しくはディスク駆動装置またはホスト
・コンピュータに送信されるメッセージをアセンブルす
ることを可能にする。メッセージは"連鎖（chained）"
される複数の制御ブロックを用いてアセンブルされ、あ
る制御ブロックが次の制御ブロックを指すポインタを含
む。制御ブロックは更にデータ・メッセージ（ここでデ
ータが見い出される）、その構造の指定、メッセージを
含むデータを保持するバッファ記憶（保留のディスパッ
チ）の識別、及びデータがディスパッチされる場所を識
別する別のデータのアセンブリを可能にする、データ処
理アクションの発生を示す。本発明は入力制御ブロック
（ＩＣＢ）及び出力制御ブロック（ＯＣＢ）を利用す
る。各ＩＣＢ及びＯＣＢはそれぞれメッセージを含む。
ＯＣＢは"連鎖"され、それ自体一連のメッセージを定義
する。これらのメッセージは連鎖ブロックのシーケンス
を追跡するシーケンス依存性を有する。
【００２１】ソフトウェア制御ブロック・データ構造：
本発明をより理解するために、図２のノードにおいて使
用される制御データ構造について説明する。図３乃至図
６を参照すると、データ・メッセージ及び制御メッセー
ジの両方をディスパッチ及び受信する制御ブロック・デ
ータ構造の、ハードウェア／ソフトウェア結合ブロック
図が示される。
【００２２】図３及び図４を参照すると、各ノードが入
力ステム（stem）５０及び出力ステム５２を含み、それ
ぞれは入来データ・メッセージ及び出力データ・メッセ
ージを処理する。図５及び図６は、それぞれが制御メッ
セージのための出力ステム及び入力ステムを示す。
【００２３】入力ステム５０（図３）は、出力ステム５
２内の等価ハードウェア出力ポート５６（図４）にマッ
チングするハードウェア入力ポート５４を含む。ハード
ウェア入力ポート５４はバッファ・インタフェース３５
（図２参照）内の物理エンティティであり、インバウン
ド・データ・メッセージの処理及びノードへの記憶を管
理するために使用される。ハードウェア入力ポート５４
及びハードウェア出力ポート５６の両方は、後述の制御
ブロック・データ構造からの制御データを受信する関連
ハードウェア・レジスタ（図示せず）のセットを有す
る。全ての必要な制御データがハードウェア入出力ポー
ト・レジスタに挿入されると、レジスタ内に存在する制
御データを用いて特定のデータ処理アクション（例えば
メッセージのアセンブリ及び伝送）が次に達成される。
【００２４】ハードウェア入力ポート５４は、ハードウ
ェア入力ポート５４に割当てられる多くの論理入力ポー
トをリストする入力ポート・テーブル５８に関連付けら
れる。各論理ポートはＩＰＴＥ（入力ポート・テーブル
・エントリ）６０により定義され、そのデータ構造の一
部が下記の表１に示される。
【００２５】
【表１】入力ポート・テーブル・エントリ（ＩＰＴＥ） − 最初のＩＣＢ − 最後のＩＣＢ − フラグ − ハードウェア出力ポートを指すポインタ − 出力論理ポートを指すポインタ
【００２６】ＩＰＴＥ６０は、データ処理アクション
（例えばメッセージ記憶アクション）を開始するために
要求される最初の入力制御ブロック（ＩＣＢ）の指定、
及びデータ処理アクションを終了する最後の入力制御ブ
ロック（ＩＣＢ）の指定を含む。中間ＩＣＢは、個々の
制御ブロック内に含まれる値を連鎖することにより決定
される。ＩＣＢはまたデータ処理機能を記述し、データ
の位置をデータ処理アクションに関連付ける。
【００２７】ＩＰＴＥ６０は更に、割込み条件、ステー
タス状態、応答状態などを定義するフラグ、及びハード
ウェア出力ポート５６及び論理出力ポートの両方を指す
ポインタを含む。当業者には、データ・メッセージに先
行して宛先ノードにおいて受信される制御メッセージ
が、そのノードにおいて、ＩＰＴＥ６０内の様々な入
力、及びそこから連鎖される全てのＩＣＢのセットアッ
プを可能にすることが理解されよう。
【００２８】入力データ・メッセージがハードウェア入
力ポート５４により受信されるとき、要求データ処理ア
クションに依存して一連のＩＣＢ６２（図３）がソフト
ウェアにより割当てられ、要求アクションの実行を可能
にする。ＩＣＢの関連部分のデータ構造を下記の表２に
示す。
【００２９】
【表２】入力制御ブロック（ＩＣＢ） − ネクストＩＣＢポインタ − フラグ − セクタ長 − セクタ・カウント − 開始ＴＤＶＥ − 最終ＴＤＶＥ − ＴＤＶ／ＢＣＢポインタ
【００３０】各ＩＣＢ６２は、次のＩＣＢデータ構造の
アドレス値に相当するネクストＩＣＢポインタを含む。
これはＩＣＢ間で連鎖アクションを達成する次のＩＣＢ
ポインタ値である。上記の最初のＩＣＢを指すポインタ
が、ＩＰＴＥ６０に含まれる。最初のＩＣＢがそのポイ
ンタの使用によりアクセスされると、データ処理アクシ
ョンに関連付けられる全てのＩＣＢが、連鎖されるＩＣ
Ｂ内に含まれる続くＩＣＢポインタにより決定される。
ＩＣＢはそれ内に含まれる様々なフラグにより、実行す
べき特定の入力関連データ処理アクションを定義する。
【００３１】ＩＣＢは更に、ディスク駆動装置トラック
内のデータの位置を決定する情報、すなわちセクタ長、
セクタ・カウント、及びトラック記述子ベクトル（ＴＤ
Ｖ）ポインタを含む。ＴＤＶ６４は、論理ディスク・ト
ラックを定義するエントリを含むテーブルであり、論理
ディスク・トラックは複数の物理ディスク・トラックを
含みうる。ＴＤＶ６４は、１つ以上のＴＤＶＥ（トラッ
ク記述子ベクトル要素）６６を含む。各ＴＤＶＥ６６
は、ディスク駆動装置上の物理ディスク・レコード形式
を記述する制御ブロックである。
【００３２】開始ＴＤＶＥポインタに加えて、ＩＣＢは
最終ＴＤＶＥポインタを含む。従って、ＩＣＢアクショ
ンに対応して要求される全てのレコードが、ＩＣＢ内の
データまたはＩＣＢからアクセスされるデータにより識
別される。ＩＣＢ内には更に制御データが存在するが、
これは本発明には関連しない。
【００３３】上述のように、各ＩＣＢは開始ＴＤＶＥ６
６を指すポインタを含む。ＴＤＶＥデータ構造が下記の
表３に示され、トラック上のレコードの記述を含む。
【００３４】
【表３】トラック記述子ベクトル要素（ＴＤＶＥ） − フィールド１ データＩＤ（例えばカウント） − フィールド２ 長さ（例えばキー） − フィールド３ 長さ（例えばデータ） − フラグ − 最初のＢＣＢ − レコード番号
【００３５】ディスク・トラック上のレコードが、既知
の"カウント、キー、データ"構造により構成されると仮
定すると、ＴＤＶＥはカウント・フィールド、キー・フ
ィールド及びデータ・フィールドの各々に対応するフィ
ールド記述子を含む。カウント・キー・フィールドはレ
コードのフィールド１内で発生するレコード・カウント
番号を含み、フィールド２の値はレコード名（例えばキ
ー）の長さを含み、フィールド３の値はディスク・レコ
ードのデータ部分のデータ長を示す。
【００３６】他の制御ブロックに関しては、割込み状
態、制御状態などを定義するフラグがＴＤＶＥ６６に含
まれる（各ＴＤＶＥ６６が制御ブロックであることを思
い起こされたい）。ＴＤＶＥ６６は更に、最初のＢＣＢ
（バッファ制御ブロック）６８を指すポインタを含む。
ＢＣＢ６８は、例えばデータ書込みアクションの間に使
用される物理バッファ空間のセットアップ及び割当てを
可能にする制御データを含み、ディスクへの書込みを指
示する受信メッセージをアセンブルするために必要な個
々のアクションの達成を可能にする。後述から明らかな
ように、ＢＣＢもまた連鎖されうる。
【００３７】上述のように、各ＴＤＶＥ６６は最初のＢ
ＣＢ（バッファ制御ブロック）６８を指すポインタを含
み、ＢＣＢ６８は、例えば書込みアクションに対応して
バッファとして割当てられるべきメモリ部分を定義す
る。ＢＣＢ６８データ構造を下記の表４に示す。
【００３８】
【表４】バッファ制御ブロック − ネクストＢＣＢポインタ − バッファ内のデータ・バイト − バッファ・サイズ − フラグ − バッファ・アドレス
【００３９】ＢＣＢ６８データ構造は、次のＢＣＢを指
すポインタにより開始し、ここで複数のバッファ位置
が、データ書込み／データ読出しオペレーションに割当
てられうることが理解されよう。再度図３を参照して、
ＩＣＢ６２がＴＤＶ６４を指すポインタを含み、ＴＤＶ
Ｅ０がデータ書込みアクションを達成するために要求さ
れる最初のレコードを定義するものと仮定する。ここで
ＩＣＢ６２が、開始ＴＤＶＥポインタと最終ＴＤＶＥポ
インタの両方を含むことを思い起こされたい。後者は、
図３に示されるケースではＴＤＶＥ Ｎである。各ＴＤ
ＶＥ６６は更に、データ・レコードを記憶するために要
求されるバッファ空間（例えばバッファ７０）の量を定
義するＢＣＢを指すポインタを含む。他のＴＤＶＥは連
鎖される複数のＢＣＢ７２、７４、７６を指すポインタ
を含みうる。これらのＢＣＢはメモリ内で割当てられる
追加のバッファ領域を定義する。
【００４０】表４を再度参照すると、各ＢＣＢデータ構
造はネクストＢＣＢポインタ（ＢＣＢの連鎖を可能にす
る）を含む。ＢＣＢデータ構造内の次の値が物理バッフ
ァ空間内に記憶されるデータ・バイト数を定義する。各
ＢＣＢデータ構造は更に要求バッファ・サイズの指定、
様々な制御機能に対応するフラグ、及びバッファ・メモ
リ内の最初のバッファ・アドレスを含む。
【００４１】２つの追加の制御ブロック構造が、メッセ
ージのディスパッチを可能にするために、出力ステム内
で使用される。図４に示されるように、これらの制御ブ
ロック構造は、ＯＣＢ（出力制御ブロック）８０とＯＰ
ＴＥ（出力ポート・テーブル・エントリ）９２である。
ＯＣＢ及びＯＰＴＥ制御ブロック・データ構造が下記の
表５及び表６にそれぞれ示され、ディスクからアクセス
される各データ単位が出力ステム５２内のハードウェア
出力ポート５６（図４）に提供されることを可能にす
る。
【００４２】
【表５】出力制御ブロック（ＯＣＢ） − ネクストＯＣＢポインタ − 開始ＴＤＶＥ − 最終ＴＤＶＥ − フラグ − 宛先アドレス − 宛先における論理入力ポート・アドレス − メッセージ・データ − ＴＶＤ／ＢＣＢ
【００４３】ＯＣＢ８０データ構造（表５及び図４）は
ネクストＯＣＢを指すポインタを含む。これはまたＴＤ
Ｖテーブル８４を指すポインタ、開始ＴＤＶＥポイン
タ、及び最終ＴＤＶＥポインタを含む。これらのポイン
タは関連し合って、様々なバッファ８８に記憶されるデ
ータを定義する全てのＴＤＶＥ８６の識別を可能にする
（これらのデータは、指し示される各ＴＤＶＥ及び中間
ＴＤＶＥ内に含まれるＢＣＢ９０を指すポインタを介し
てアクセスされる）。以降で理解されるように本発明
は、プル・ノードからプリング・ノードに転送されるデ
ータに対応して、入来プル・メッセージが開始ＴＤＶＥ
値及び最終ＴＤＶＥ値の両方を含むことを可能にする。
これらの値はＯＣＢ内に直接挿入され、出力ディスパッ
チ・アクションの間に、ＯＣＢが要求出力データをソフ
トウェア介入無しに直接アクセスすることを可能にす
る。
【００４４】ＯＣＢ８０は更にデータの宛先アドレス、
及び宛先においてデータが転送される論理入力ポート・
アドレスを含む。ＯＣＢ８０はまた、宛先アドレスへの
制御情報の転送を可能にする制御メッセージ・データを
含む。
【００４５】
【表６】 出力ポート・テーブル・エントリ（ＯＰＴＥ） − ＯＣＢ連鎖の開始 − ＯＣＢ連鎖の終り − フラグ − ネクストＯＰＴＥ − 入力物理ポート − 入力論理ポート
【００４６】表６はＯＰＴＥ９２データ構造を示し、こ
れは実質的にＩＰＴＥ６０と類似であるが、出力データ
を提供するＯＣＢ８０と関連する。ＯＰＴＥ９２はＯＣ
Ｂ連鎖の開始を指すポインタ、及びＯＣＢ連鎖の終りを
指すポインタを含む。また、割込み状態及び他の制御機
能を定義するフラグが含まれる。ＯＰＴＥ９２は更に、
次のＯＰＴＥ９２を指すポインタを含み、これにより一
連の連鎖ＯＰＴＥがレディ・キュー（ready queue）を
介して出力に供給される。またポインタが入力物理ポー
ト及び入力論理ポートに含まれ、本発明に関係しない機
能のために使用される。
【００４７】上記説明は、データ・メッセージ転送の達
成に必要な制御ブロック・データ構造について考察し
た。図５及び図６に示されるように、類似の制御ブロッ
クが制御メッセージのディスパッチ及び受信を可能にす
るために使用される。しかしながら制御メッセージの相
対的な単純性により、ＴＤＶテーブル（及びそのＴＤＶ
Ｅ）の使用は不要である。結果的に制御メッセージ・ソ
ース・ノード（図５）において、ＯＣＢ８０がＢＣＢ１
００を指すポインタを含む。ここでＢＣＢ１００は、バ
ッファ１０２に記憶される制御メッセージの最初の部分
を定義する。追加のＢＣＢ１０４、１０６などはＢＣＢ
１００から連鎖される。同様に、制御メッセージ宛先ノ
ード（図６）において、ＩＣＢ６２はＢＣＢ１０８を直
接指し示し、連鎖されるＢＣＢ１１０及び１１２を間接
的に指し示すポインタを含む。これらの制御ブロック構
造は、ソース・ノードにおける制御メッセージのアセン
ブル、並びに宛先ノードにおける制御メッセージの受信
及びバッファへの記憶を可能にする。
【００４８】プル・メッセージ・アセンブリ：上述の制
御ブロック構造（図７参照）を使用することにより、プ
ル要求メッセージのアセンブリ及び伝送がプリング・ノ
ード１２０とプルド・ノード１２２との間で述べられ
る。このような時、プリング・ノード１２０内のマイク
ロプロセッサ１２４が通信ネットワーク１２６を介し
て、プルド・ノード１２２へのプル要求メッセージのデ
ィスパッチを可能にする制御ブロックのアセンブリを開
始する。マイクロプロセッサ１２４は制御ソフトウェア
と協動して、制御記憶１２８内に、プル要求メッセージ
のディスパッチを可能にする制御ブロック・データ構造
を確立する。ＯＰＴＥ制御ブロック１３０が確立され、
これがＯＣＢ１３２を指すポインタを含み、ＯＣＢ１３
２は更にＢＣＢ１３４を指すポインタを含む。ＢＣＢ１
３４は実際のプル・メッセージを含むデータ・バッファ
１３８内の領域１３６を定義する。
【００４９】プル・メッセージは特殊な類であり、プル
ド・ノード１２２からプルされるデータを特定的に定義
する。メッセージは開始ＴＤＶＥフィールド、最終ＴＤ
ＶＥフィールド、及びメッセージ・ヘッダ・フィールド
を含み、メッセージ・ヘッダ・フィールドはプルド・ノ
ード１２２に、開始及び最終ＴＤＶＥフィールドの値に
より識別されるデータの経路指定を伝える。この"プル"
・メッセージが、上述の類比における自己アドレス指定
の切手付き封筒に等価である。開始及び最終ＴＤＶＥ値
は、"封筒"内に入れられるデータのスパン（span）を識
別する。ここでプリング・ノードが、そのスパンのデー
タを自身または別のノードに送信するように要求できる
ことを思い起こされたい（後者の場合、"封筒"は"自己
アドレス指定"ではなく、"別のノード"にアドレス指定
される）。
【００５０】マイクロプロセッサ１２４が上述の出力制
御ブロック構造をセットアップするのと同時に入力制御
ブロック構造も確立され、これがプルド・ノード１２２
からのプルド・データの受信時にプルド・データの処理
を可能にする。これらの入力制御ブロック構造は、ＩＰ
ＴＥ制御ブロック１４０、ＩＣＢ１４２、ＴＤＶＥ１４
４、及び１つ以上の連鎖されるＢＣＢ１４６を含む。各
制御ブロックに含まれるポインタは、プルド・メッセー
ジを受信するデータ・バッファ１３８内の領域１４８の
識別を可能にする。
【００５１】プリング・ノード１２０内に各制御ブロッ
ク構造が生成された後、ハードウェア入出力ポート１５
０内のレジスタが、ＯＰＴＥ値及びＩＰＴＥ値を配置す
るために要求される情報を含む。これらのＯＰＴＥ値及
びＩＰＴＥ値は、制御ブロック構造に従い、それぞれ出
力データ及び入来データの処理を可能にする。
【００５２】メッセージが送信されるとき、マイクロプ
ロセッサ１２４はハードウェア入出力ポート１５０への
適切な信号の送信を可能にし、この信号がＯＰＴＥ値の
順次読出し、及び（ＢＣＢを指すポインタを介する）識
別メッセージ・データの伝送を可能にする。このよう
に、プリング・ノード１２０は、通信ネットワーク１２
６を介して、プル要求をプルド・ノード１２２内のメモ
リ・インタフェース１５２に送信する。
【００５３】プル要求の到来に先立ち、入来プル要求メ
ッセージの処理のための制御ブロック構造の確立を可能
にする他の制御メッセージが、プリング・ノード１２０
からプルド・ノード１２２に伝送される。メモリ・イン
タフェース１５２は、入力制御ブロックからのデータを
含む一連の入力制御ブロック・レジスタを含み、これら
のデータが、プル要求に応答するために必要な回路接続
の確立を可能にする。従って、プル・メッセージの到来
以前に、プルド・ノード１２２は既に制御記憶１５４内
に、入来メッセージ・データを適切な記憶位置に転送す
るための入力制御ブロックの連鎖（ＩＰＴＥ１５６、Ｉ
ＣＢ１５８及びＢＣＢ１６０）を確立している。しかし
ながら、入来メッセージを記憶するローカル・バッファ
記憶内の任意の使用可能な領域を指し示す代わりに、Ｂ
ＣＢ１６０は、ＯＣＢ１６２が記憶されるローカル・バ
ッファ記憶内のアドレスを指すポインタを含む。ＯＣＢ
１６２は、プル要求により要求されるデータの伝送の間
に使用されるように、既に確立されている。同様にマイ
クロプロセッサ１６４もＯＰＴＥ１６６、ＴＤＶＥ１６
８及びＢＣＢ１７０を確立しており、要求メッセージ・
データを含むデータ・バッファ１７４内の領域１７２の
識別及びアクセスを可能にする。
【００５４】プル・メッセージがプルド・ノード１２２
に到来すると、これは入力制御ブロック・レジスタ１７
６に記憶される制御ブロック・データ（すなわち、ＩＰ
ＴＥ１５６、ＩＣＢ１５８及びＢＣＢ１６０）に従い処
理される。ＩＣＢ１５８内には、プル・メッセージによ
り要求されるデータを送信するようにＯＰＴＥ１６６の
ディスパッチを識別するパラメータが含まれる。ＩＣＢ
１５８もＢＣＢ１６０を指すポインタを含み、ＢＣＢ１
６０はプル要求メッセージが記憶されるメモリ位置を指
定するポインタを含む。上述のように、プル要求のメッ
セージ部分は、開始ＴＤＶＥフィールド、最終ＴＤＶＥ
フィールド、及びプリング・ノードへの経路指定データ
を提供するメッセージ・ヘッダ・フィールドを含む。Ｂ
ＣＢ１６０のポインタは、ＯＣＢ１６２が記憶されるバ
ッファ・メモリ内の領域を指し示し、より詳細には、Ｏ
ＣＢ内の開始ＴＤＶＥフィールドが開始する位置を指し
示す。これによりプル要求のメッセージ部分が、ＯＣＢ
１６２内の開始ＴＤＶＥフィールドが配置されるポイン
トに挿入される。プル要求の残りの部分（プリング・ノ
ードを識別する宛先データを含む）も、ＯＣＢ１６２内
の開始ＴＤＶＥフィールドに続き、直接記憶される。
【００５５】プルの類でない情報要求に対しては、要求
ノードがソース・ノードに、ソース・ノードからのデー
タの転送を要求するメッセージを送信する。ソース・ノ
ードは割込みを発生し、要求データを見い出し、必要な
ＴＤＶＥ値をメッセージ・ディスパッチ・アクションを
制御するＯＣＢに挿入するソフトウェア制御オペレーシ
ョンを開始する。上述のように、この割込み／ソフトウ
ェア制御オペレーションは、プル要求内ではプル要求か
らメッセージ識別及び経路指定データをＯＣＢ１６２に
直接挿入することにより回避される。
【００５６】プル・メッセージがＯＣＢ１６２に割当て
られたバッファ領域内に記憶されると、プルド・ノード
１２２が伝送を開始する準備が整う。マイクロプロセッ
サ１６４が、ＯＰＴＥ１６６のアドレスが見い出される
出力レジスタ１８０をアクセスする。ＯＰＴＥ１６６
は、ＯＣＢ１６２のフェッチを可能にする。ＯＣＢ１６
２内で見い出される開始及び最終ＴＤＶＥ値が、データ
・バッファ１７４内から伝送されるデータの範囲を定義
する。ここでこれらのフィールドが、元来、プリング・
ノード１２０によりそのプル要求の一部として送信さ
れ、プル要求の受信時にＢＣＢ１６０の制御の下で、こ
の特定の位置に書込まれたことを思い起こされたい。ま
た、ＯＣＢ１６２内に含まれるメッセージ・ヘッダ部分
は、プリング・ノード１２０から受信され、開始及び最
終ＴＤＶＥ値と同時に書込まれたものである。
【００５７】ＯＣＢ１６２内の値が次に逐次アクセスさ
れ、送信メッセージのアセンブリを可能にする。ここで
１つのＴＤＶＥ制御ブロック１６８だけが示されるが、
ＯＣＢ１６２内に記憶される最終ＴＤＶＥ値に依存し
て、他のＴＤＶＥ制御ブロックもそこから連鎖され、よ
り大きなメッセージのアセンブリを可能にする。その後
必要なＢＣＢがアクセスされ、要求データを含むデータ
・バッファ１７４内の領域の識別を可能にする。
【００５８】実際の伝送アクションは、メモリ・インタ
フェース１５２及びレディ・キュー１８２の制御の下で
処理される。特定のＯＰＴＥがレディ・キュー１８２の
先頭に移動するとメッセージ・データが上述のようにア
センブルされ、通信ネットワーク１２６を介してプリン
グ・ノード１２０に伝送される。受信に際し、プリング
・ノード１２０はその入力制御ブロック連鎖に従い、受
信データを記憶する。
【００５９】上述の説明は本発明の１実施例に過ぎない
ことが理解されよう。本発明の範囲から逸脱すること無
しに、様々な代替実施例及び変更が、当業者により考案
されることであろう。従って本発明はこうした代替実施
例及び変更を全て含むものである。
【００６０】まとめとして、本発明の構成に関し以下の
事項を開示する。
【００６１】（１）複数ノードを含むコンピュータ・シ
ステムであって、通信ネットワークと、前記通信ネット
ワークに接続され、情報転送要求を伝送する手段を含む
第１のノードであって、前記情報転送要求が、あるノー
ドが要求情報をアクセスするために使用する識別データ
と、前記要求情報の宛先を識別するデータとを含む、前
記第１のノードと、前記通信ネットワークに接続され、
前記情報転送要求を受信する第２のノードであって、前
記第２のノードが前記要求情報を記憶するメモリとメッ
セージ出力データ制御構造とを含み、更に前記第２のノ
ードが、前記メッセージ出力制御データ構造に含まれる
識別データに応答して前記メモリから情報をアクセスす
るプロセッサを含み、前記プロセッサが更に前記第１の
ノードからの前記情報転送要求の受信に応答して、前記
情報転送要求に含まれる前記識別データを前記メッセー
ジ出力制御構造に挿入し、前記第２のノードが、前記メ
ッセージ出力制御データ構造及びそこに含まれる前記識
別データを用いて出力オペレーションを開始し、前記要
求情報を前記メモリからアクセスし、前記要求情報を前
記宛先に伝達する、前記第２のノードと、を含む、コン
ピュータ・システム。 （２）前記メモリ内に記憶されるデータをアクセスする
ために、前記識別データが前記第２のノードにより前記
出力制御データ構造から直接使用される、前記（１）記
載のコンピュータ・システム。 （３）前記情報転送要求内の別のデータが、前記第２の
ノードから前記宛先へのメッセージの転送を可能にする
経路指定データであり、前記経路指定情報も前記第２の
ノードにより前記メッセージ出力制御データ構造内に挿
入され、それにより前記第２のノードが前記経路指定デ
ータを前記識別データと一緒に即時アクセスすることが
できる、前記（１）記載のコンピュータ・システム。 （４）前記第２のノードが前記情報転送要求の受信時に
前記出力オペレーションを開始し、前記プロセッサによ
る割込みアクションを要求すること無く前記出力オペレ
ーションを実行する、前記（１）記載のコンピュータ・
システム。 （５）前記別のデータが前記第１のノードを前記宛先と
して識別する、前記（１）記載のコンピュータ・システ
ム。 （６）前記別のデータが第３のノードを前記宛先として
識別する、前記（１）記載のコンピュータ・システム。 （７）第１及び第２のノード、並びに通信ネットワーク
を含むコンピュータ・システムにおけるメッセージ転送
方法であって、 ａ）前記第１のノードから前記第２のノードへ情報転送
要求を伝送するステップであって、前記情報転送要求
が、前記第２のノードが前記第２のノードに記憶される
要求情報をアクセスするために使用する識別データと、
前記要求情報の宛先を識別するデータとを含む、伝送ス
テップと、 ｂ）前記第２のノードにおいて前記情報転送要求を受信
し、前記要求情報のアセンブリを可能にするメッセージ
出力制御データ構造を生成及び記憶する、受信ステップ
と、 ｃ）前記第２のノードにおいて、前記第１のノードから
の前記情報転送要求の受信に応答して、前記情報転送要
求に含まれる少なくとも前記識別データを前記メッセー
ジ出力制御データ構造に挿入する、応答ステップと、 ｄ）前記第２のノードにおいて、前記メッセージ出力制
御データ構造及びそこに含まれる前記識別データを用い
て出力オペレーションを開始し、前記記憶要求情報をア
クセスし、前記要求情報を前記宛先に伝達する、開始ス
テップと、を含む、方法。 （８）前記識別データが前記第２のノードにより前記出
力制御データ構造から直接使用されて、前記第２のノー
ド内のメモリに記憶されるデータのアクセスを可能にす
る、前記（７）記載の方法。 （９）前記情報転送要求内の別のデータが前記第２のノ
ードから前記宛先へのメッセージの転送を可能にする経
路指定データを含み、前記応答ステップｃ）が前記経路
指定情報を前記メッセージ出力制御データ構造内に挿入
し、それにより前記第２のノードが前記経路指定データ
を前記識別データと一緒に即時アクセスすることができ
る、前記（７）記載の方法。 （１０）前記開始ステップｄ）が前記情報転送要求の受
信時に開始し、前記第２のノード内でプロセッサ割込み
アクションを要求すること無く前記出力オペレーション
を実行する、前記（７）記載の方法。
【００６２】
【発明の効果】以上説明したように本発明によれば、改
良されたデータ転送機構を有するマルチノード・データ
処理構造を提供することができる。
【００６３】更に本発明によれば、プルがソフトウェア
介入無しにデータ包含ノードにより実行される、マルチ
ノード・ネットワークを提供することができる。
【００６４】更に本発明によれば、各ノード内に既存の
データ構造を用いてプル・データ転送を実行可能にする
制御機構を有する、マルチノード・ネットワークを提供
することができる。
【図面の簡単な説明】
【図１】ホスト・プロセッサのノード・ディスク・アレ
イを示すブロック図である。
【図２】図１のシステムで使用される一般的なノードの
ブロック図である。
【図３】データ・メッセージの受信及び記憶を可能にす
るハードウェア及びソフトウェア制御ブロックを示す図
である。
【図４】データ・メッセージのコンパイル及び送信を可
能にするハードウェア及びソフトウェア制御ブロックを
示す図である。
【図５】制御メッセージのコンパイル及び送信を可能に
するハードウェア及びソフトウェア制御ブロックを示す
図である。
【図６】制御メッセージの受信及び記憶を可能にするハ
ードウェア及びソフトウェア制御ブロックを示す図であ
る。
【図７】本発明を実行する１対のノードのオペレーショ
ンを示すハードウェア／ソフトウェア結合ブロック図で
ある。
【符号の説明】
１０ ディスク駆動装置アレイ １２、１４、１６、１８、３２ ディスク駆動装置 ２０、１２６ 通信ネットワーク ２２、１２４、１６４ マイクロプロセッサ ２４ メモリ・インタフェース・モジュール ２５、３８、１５０ ハードウェア入出力ポート ２６、１２８ 制御記憶 ２８ 入力ポート・テーブル ３０ 出力ポート・テーブル ３４ デバイス・インタフェース ３５ バッファ・インタフェース ３６、１３８、１７４ データ・バッファ ３７ ネットワーク・インタフェース ５０ 入力ステム ５２ 出力ステム ５４ ハードウェア入力ポート ６０ ＩＰＴＥ（入力ポート・テーブル・エントリ） ６２、１４２、１５８ ＩＣＢ（入力制御ブロック） ５６ ハードウェア出力ポート ６４ ＴＤＶ（トラック記述子ベクトル） ６６ ＴＤＶＥ（トラック記述子ベクトル要素） ６８、７２、７４、７６、９０、１００、１０４、１０
６、１０８、１３４、１４６、１６０、１７０、 ＢＣ
Ｂ（バッファ制御ブロック） ７０、１０２ バッファ ８０、１３２ ＯＣＢ（出力制御ブロック） ９２、１６６ ＯＰＴＥ（出力ポート・テーブル・エン
トリ） １２０ プリング・ノード １２２ プルド・ノード １３０ ＯＰＴＥ制御ブロック １３６、１４８、１７２ 領域 １４０、１５６ ＩＰＴＥ制御ブロック １５２ メモリ・インタフェース １７６ 入力制御ブロック・レジスタ １８２ レディ・キュー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイモン・ダブリュ・フィンニィ アメリカ合衆国95133、カリフォルニア 州サン・ホセ、ストーンクレスト・ウェ イ 2830 (72)発明者 デビッド・アール・ナウレン アメリカ合衆国95037、カリフォルニア 州モーガン・ヒル、マーフィー・スプリ ングス・ドライブ 18395 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/00 G06F 13/00 353 G06F 13/00 355 G06F 15/177 676

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】複数ノードを含むコンピュータ・システム
    であって、 通信ネットワークと、 前記通信ネットワークに接続され、情報転送要求を伝送
    する手段を含む第１のノードであって、前記情報転送要
    求が、あるノードが要求情報をアクセスするために使用
    する識別データと、前記要求情報の宛先を識別するデー
    タとを含む、前記第１のノードと、 前記通信ネットワークに接続され、前記情報転送要求を
    受信する第２のノードであって、前記第２のノードが前
    記要求情報を記憶するメモリとメッセージ出力データ制
    御構造とを含み、更に前記第２のノードが、前記メッセ
    ージ出力制御データ構造に含まれる識別データに応答し
    て前記メモリから情報をアクセスするプロセッサを含
    み、前記プロセッサが更に前記第１のノードからの前記
    情報転送要求の受信に応答して、前記情報転送要求に含
    まれる前記識別データを前記メッセージ出力制御構造に
    挿入し、前記第２のノードが、前記メッセージ出力制御
    データ構造及びそこに含まれる前記識別データを用いて
    出力オペレーションを開始し、前記要求情報を前記メモ
    リからアクセスし、前記要求情報を前記宛先に伝達す
    る、前記第２のノードと、 を含む、コンピュータ・システム。
  2. 【請求項２】前記メモリ内に記憶されるデータをアクセ
    スするために、前記識別データが前記第２のノードによ
    り前記出力制御データ構造から直接使用される、請求項
    １記載のコンピュータ・システム。
  3. 【請求項３】前記情報転送要求内の別のデータが、前記
    第２のノードから前記宛先へのメッセージの転送を可能
    にする経路指定データであり、前記経路指定情報も前記
    第２のノードにより前記メッセージ出力制御データ構造
    内に挿入され、それにより前記第２のノードが前記経路
    指定データを前記識別データと一緒に即時アクセスする
    ことができる、請求項１記載のコンピュータ・システ
    ム。
  4. 【請求項４】前記第２のノードが前記情報転送要求の受
    信時に前記出力オペレーションを開始し、前記プロセッ
    サによる割込みアクションを要求すること無く前記出力
    オペレーションを実行する、請求項１記載のコンピュー
    タ・システム。
  5. 【請求項５】前記別のデータが前記第１のノードを前記
    宛先として識別する、請求項１記載のコンピュータ・シ
    ステム。
  6. 【請求項６】前記別のデータが第３のノードを前記宛先
    として識別する、請求項１記載のコンピュータ・システ
    ム。
  7. 【請求項７】第１及び第２のノード、並びに通信ネット
    ワークを含むコンピュータ・システムにおけるメッセー
    ジ転送方法であって、 ａ）前記第１のノードから前記第２のノードへ情報転送
    要求を伝送するステップであって、前記情報転送要求
    が、前記第２のノードが前記第２のノードに記憶される
    要求情報をアクセスするために使用する識別データと、
    前記要求情報の宛先を識別するデータとを含む、伝送ス
    テップと、 ｂ）前記第２のノードにおいて前記情報転送要求を受信
    し、前記要求情報のアセンブリを可能にするメッセージ
    出力制御データ構造を生成及び記憶する、受信ステップ
    と、 ｃ）前記第２のノードにおいて、前記第１のノードから
    の前記情報転送要求の受信に応答して、前記情報転送要
    求に含まれる少なくとも前記識別データを前記メッセー
    ジ出力制御データ構造に挿入する、応答ステップと、 ｄ）前記第２のノードにおいて、前記メッセージ出力制
    御データ構造及びそこに含まれる前記識別データを用い
    て出力オペレーションを開始し、前記記憶要求情報をア
    クセスし、前記要求情報を前記宛先に伝達する、開始ス
    テップと、 を含む、方法。
  8. 【請求項８】前記識別データが前記第２のノードにより
    前記出力制御データ構造から直接使用されて、前記第２
    のノード内のメモリに記憶されるデータのアクセスを可
    能にする、請求項７記載の方法。
  9. 【請求項９】前記情報転送要求内の別のデータが前記第
    ２のノードから前記宛先へのメッセージの転送を可能に
    する経路指定データを含み、前記応答ステップｃ）が前
    記経路指定情報を前記メッセージ出力制御データ構造内
    に挿入し、それにより前記第２のノードが前記経路指定
    データを前記識別データと一緒に即時アクセスすること
    ができる、請求項７記載の方法。
  10. 【請求項１０】前記開始ステップｄ）が前記情報転送要
    求の受信時に開始し、前記第２のノード内でプロセッサ
    割込みアクションを要求すること無く前記出力オペレー
    ションを実行する、請求項７記載の方法。
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