JP3164944B2 - Sync detection circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、符号間干渉のあるデ
ィジタル変調による時分割多重方式の移動通信システム
等に適用され、フレーム同期パターンを検出する同期検
出回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronization detecting circuit for detecting a frame synchronization pattern, which is applied to a time division multiplexing mobile communication system using digital modulation with intersymbol interference.
【０００２】[0002]
【従来の技術】図６は従来の同期検出回路の構成を示す
ブロック図である。図において、１はアンテナ、２はア
ンテナ１で受信された無線信号（ＲＦ信号）を中間周波
数信号（ＩＦ信号）に変換する受信機である。５ａはＩ
Ｆ信号と局部発振器３からの局部発振信号とを混合して
同相成分信号（Ｉ信号）を生成する混合器、５ｂはＩＦ
信号と移相器４でπ／２移相された局部発振信号とを混
合して直交信号（Ｑ信号）を生成する混合器である。2. Description of the Related Art FIG. 6 is a block diagram showing a configuration of a conventional synchronization detecting circuit. In the figure, 1 is an antenna, and 2 is a receiver for converting a radio signal (RF signal) received by the antenna 1 into an intermediate frequency signal (IF signal). 5a is I
A mixer for mixing the F signal and the local oscillation signal from the local oscillator 3 to generate an in-phase component signal (I signal);
This is a mixer that generates a quadrature signal (Q signal) by mixing the signal and the local oscillation signal that has been phase-shifted by π / 2 by the phase shifter 4.
【０００３】７ａは発振器６からの周波数ｆs の標本化
信号によってＩ信号をＡ−Ｄ変換するＡ−Ｄ変換器、７
ｂは発振器６からの標本化信号によってＱ信号をＡ−Ｄ
変換するＡ−Ｄ変換器、８はディジタル化されたＩ，Ｑ
信号に対して復調処理を行う復調部、９はフレーム同期
パターン格納部１０内のフレーム同期パターンとＡ−Ｄ
変換器７ａ，７ｂの出力との複素相関係数を計算する複
素相関器、２１は復調部８、複素相関器９およびフレー
ム同期パターン格納部１０を制御する制御部である。[0003] 7a is A-D converter for A-D converting the I signal by sampling the signal of the frequency f s from the oscillator 6, 7
b: A-D conversion of the Q signal by the sampling signal from the oscillator 6
A / D converter for converting, 8 is digitized I, Q
A demodulation unit 9 performs demodulation processing on the signal.
A complex correlator 21 calculates a complex correlation coefficient with the outputs of the converters 7a and 7b. A control unit 21 controls the demodulation unit 8, the complex correlator 9 and the frame synchronization pattern storage unit 10.
【０００４】次に動作について説明する。ディジタル無
線送信装置からのＲＦ信号はアンテナ１で受信され、Ｒ
Ｆ信号は、受信機２でＩＦ信号に変換される。混合器５
ａは、ＩＦ信号と局部発振器３からの局部発振信号とを
乗算してＩ信号を生成する。また、混合器５ｂは、ＩＦ
信号と移相器４でπ／２移相された局部発振信号とを乗
算してＱ信号を生成する。Next, the operation will be described. The RF signal from the digital wireless transmission device is received by the antenna 1 and
The F signal is converted by the receiver 2 into an IF signal. Mixer 5
a multiplies the IF signal by the local oscillation signal from the local oscillator 3 to generate an I signal. Further, the mixer 5b is provided with an IF
The Q signal is generated by multiplying the signal by the local oscillation signal phase-shifted by π / 2 by the phase shifter 4.
【０００５】Ａ−Ｄ変換器７ａは、発振器６からの標本
化周波数ｆs の標本化信号によってＩ信号を標本化し、
ディジタル化されたＩ信号を生成する。そのＩ信号は、
復調部８と複素相関器９とに出力される。また、Ａ−Ｄ
変換器７ｂは、発振器６からの標本化周波数ｆs の標本
化信号によってＱ信号を標本化し、ディジタル化された
Ｑ信号を生成する。そのＱ信号は、復調部８と複素相関
器９とに出力される。The A / D converter 7a samples the I signal by the sampling signal of the sampling frequency f s from the oscillator 6,
Generate a digitized I signal. The I signal is
The signal is output to the demodulation unit 8 and the complex correlator 9. Also, A-D
Converter 7b is to sample the Q signal by the sampling signal of the sampling frequency f s from the oscillator 6, to produce a digitized Q signal. The Q signal is output to demodulation section 8 and complex correlator 9.
【０００６】 フレーム同期パターン格納部１０には、
フレーム同期パターンに対応したＩパターンおよびＱパ
ターンが格納されている。複素相関器９は、制御部２１
の指示に応じて、Ａ−Ｄ変換器７ａ，７ｂからのＩ信号
およびＱ信号の系列とフレーム同期パターン格納部１０
からのＩ，Ｑパターンとの間の複素相関値を算出する。
その複素相関値が規定値以上であれば、そのときのＩ信
号およびＱ信号による受信信号系列がフレーム同期パタ
ーンであったとして、同期信号を復調部８に出力する。The frame synchronization pattern storage 10 includes
An I pattern and a Q pattern corresponding to the frame synchronization pattern are stored. The complex correlator 9 includes a control unit 21
Of the I and Q signals from the A / D converters 7a and 7b and the frame synchronization pattern storage 10
The complex correlation value between the I and Q patterns from is calculated.
If the complex correlation value is equal to or larger than a specified value, the received signal sequence based on the I signal and the Q signal is determined to be a frame synchronization pattern, and a synchronization signal is output to the demodulation unit 8.
【０００７】また、そのときの複素相関値の位相回転量
は、Ａ−Ｄ変換器７ａ，７ｂにおける標本化信号による
標本化タイミングと正しい標本化のタイミングとの間の
位相変位量に対応しているので、位相回転量に対応した
位相補正値を位相補正信号として復調部８に出力する。
復調部８は、位相補正値によって補正したタイミング信
号を用いて、Ａ−Ｄ変換器７ａ，７ｂからのＩ，Ｑ信号
について復調処理を行う。The phase rotation amount of the complex correlation value at that time corresponds to the phase displacement amount between the sampling timing by the sampling signals in the AD converters 7a and 7b and the correct sampling timing. Therefore, a phase correction value corresponding to the amount of phase rotation is output to the demodulation unit 8 as a phase correction signal.
The demodulation unit 8 performs a demodulation process on the I and Q signals from the A / D converters 7a and 7b using the timing signal corrected by the phase correction value.
【０００８】算出された複素相関値が規定値に達してい
なければ、複素相関器９は、次の標本化タイミングにお
いてＡ−Ｄ変換器７ａ，７ｂから出力されるＩ，Ｑ信号
を使用して、複素相関値の算出を行う。If the calculated complex correlation value does not reach the specified value, the complex correlator 9 uses the I and Q signals output from the A / D converters 7a and 7b at the next sampling timing. , A complex correlation value is calculated.
【０００９】[0009]
【発明が解決しようとする課題】従来の同期検出回路は
以上のように構成されているので、フレーム同期パター
ン検出の時間精度は、標本化周波数ｆs の逆数（１／ｆ
s ）に等しい。同期検出の精度が悪いと伝送誤り率が増
加する。従って、誤り率を低下させるために同期検出の
精度を向上させるには、標本化周波数ｆs を高くしなけ
ればならない。しかし、Ａ−Ｄ変換器７ａ，７ｂの速度
限界等に起因して標本化周波数ｆs を高くすることには
限界があるという問題点があった。Since the conventional synchronism detection circuit [0008] is constructed as described above, the frame time accuracy of the synchronization pattern detection, sampling frequency f inverse of s (1 / f
s ). If the accuracy of the synchronization detection is poor, the transmission error rate increases. Therefore, in order to improve the accuracy of the synchronization detection in order to reduce the error rate, it must be high sampling frequency f s. However, there is a problem that A-D converter 7a, is to increase the resulting to the sampling frequency f s to the speed limit or the like of 7b is limited.
【００１０】なお、従来の同期検出回路として、特開平
３−７０２２６号公報に記載されたものがある。As a conventional synchronous detection circuit, there is a circuit described in Japanese Patent Application Laid-Open No. 3-70226.
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、標本化周波数を高くすることな
く高精度の同期検出を行える同期検出回路を得ることを
目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to provide a synchronization detection circuit capable of performing high-accuracy synchronization detection without increasing the sampling frequency.
【００１２】[0012]
【課題を解決するための手段】請求項１記載の発明に係
る同期検出回路は、フレーム同期データを含む複素ベ ー
スバンド帯の信号からそのフレーム同期データを検出す
る同期検出回路において、前記複素ベースバンド帯の信
号をＡ−Ｄ変換するＡ−Ｄ変換器と、フレーム同期パタ
ーンを格納したフレーム同期パターン格納部と、上記フ
レーム同期パターンに対して前記Ａ−Ｄ変換器における
標本化信号の周期よりも小さい時間分順次ずれた複数の
時間ずれフレーム同期パターンとを格納した時間ずれフ
レーム同期パターン格納部と、前記Ａ−Ｄ変換器の出力
する信号系列と前記フレーム同期パターン格納部内のフ
レーム同期パターンとの間の複素相関値が規定値以上で
あった場合に、その信号系列をフレーム同期データと判
定するとともに、その判断がなされた場合には上記フレ
ーム同期パターンおよび複数の時間ずれフレーム同期パ
ターンのなかから前記信号系列との間の複素相関値が最
大となるものを選定し、この選定されたものの前記フレ
ーム同期パターンからのずれ時間を情報として含む位相
補正量を出力する複素相関器とを備えるものである。Means for Solving the Problems] synchronization detecting circuit according to the first aspect of the present invention, the complex base over including a frame synchronization data
Detect the frame synchronization data from the band signal.
An A / D converter for A / D converting the signal in the complex baseband band, a frame synchronization pattern storage unit storing a frame synchronization pattern, and a frame synchronization pattern. time storing a plurality of time offset frame synchronization pattern small time period sequentially shifted from the period of the sampling signal in the a-D converter Te Zurefu
Frame and the synchronization pattern storage unit, when the complex correlation value between the A-D converter output signal sequence and the frame synchronization pattern storage portion of the frame synchronization pattern is not less than a specified value, the signal sequence The frame synchronization data is determined, and when the determination is made, the frame
Frame synchronization pattern and multiple time-shifted frame synchronization patterns.
The complex correlation value between the signal sequence and the turn
A complex correlator that selects a larger one and outputs a phase correction amount including, as information, a time lag of the selected one from the frame synchronization pattern.
【００１３】[0013]
【作用】請求項１記載の同期検出回路は、フレーム同期
パターンを格納したフレーム同期パターン格納部と、上
記フレーム同期パターンに対して前記Ａ−Ｄ変換器にお
ける標本化信号の周期よりも小さい時間分順次ずれた複
数の時間ずれフレーム同期パターンを格納した時間ずれ
フレーム同期パターン格納部とを備える。そして、複素
相関器は、Ａ−Ｄ変換器の出力する信号系列と前記フレ
ーム同期パターン格納部内のフレーム同期パターンとの
間の複素相関値が規定値以上であった場合に、その信号
系列をフレーム同期データと判定するとともに、その判
断がなされた場合には上記フレーム同期パターンおよび
複数の時間ずれフレーム同期パターンのなかから前記信
号系列との間の複素相関値が最大となるものを選定し、
この選定されたものの前記フレーム同期パターンからの
ずれ時間を情報として含む位相補正量を標本化タイミン
グの補正量として出力する。According to the first aspect of the present invention, there is provided a synchronization detecting circuit, comprising:
The frame synchronization pattern storage unit that stores the pattern
For the frame synchronization pattern, the A / D converter
Multiplexed sequentially shifted by a time smaller than the period of the sampling signal
Number of time lags Time lags storing frame synchronization patterns
A frame synchronization pattern storage unit. And complex
The correlator includes a signal sequence output from the A / D converter and the frame.
With the frame synchronization pattern in the
If the complex correlation value between
The sequence is determined to be frame synchronization data,
In the event of a disconnection, the above frame synchronization pattern and
The signal is output from a plurality of time-shifted frame synchronization patterns.
The one with the largest complex correlation value with the signal sequence,
This selected one from the frame synchronization pattern
The phase correction amount including the shift time as information is output as the correction amount of the sampling timing.
【００１４】[0014]
【実施例】実施例１． 図１はこの発明の第１の実施例による同期検出回路の構
成を示すブロック図である。図において、１２はフレー
ム同期パターン格納部１０に格納されたＩ，Ｑパターン
の位相をずらした複数（ｎ個）のＩ，Ｑパターンを格納
した時間ずれフレーム同期パターン格納部、１１は復調
部８、複素相関器９、フレーム同期パターン格納部１０
および時間ずれフレーム同期パターン格納部１２を制御
する制御部である。その他のものは、同一符号を付して
図６に示したものと同一のものである。なお、同期パタ
ーン格納部は、フレーム同期パターン格納部１０および
時間ずれフレーム同期パターン格納部１２で構成され
る。[Embodiment 1] FIG. 1 is a block diagram showing a configuration of a synchronization detection circuit according to a first embodiment of the present invention. In the figure, reference numeral 12 denotes a time-shifted frame synchronization pattern storage unit which stores a plurality (n) of I and Q patterns in which the phases of the I and Q patterns stored in the frame synchronization pattern storage unit 10 are shifted, and 11 denotes a demodulation unit 8 , Complex correlator 9, frame synchronization pattern storage 10
And a control unit for controlling the time lag frame synchronization pattern storage unit 12. The other components are the same as those shown in FIG. 6 with the same reference numerals. Note that the synchronization pattern storage unit includes a frame synchronization pattern storage unit 10 and a time lag frame synchronization pattern storage unit 12.
【００１５】次に動作について説明する。ＲＦ信号はア
ンテナ１で受信され、受信機２でＩＦ信号に変換され
る。混合器５ａは、ＩＦ信号と局部発振器３からの局部
発振信号とを乗算してＩ信号を生成する。また、混合器
５ｂは、ＩＦ信号と移相器４でπ／２移相された局部発
振信号とを乗算してＱ信号を生成する。Next, the operation will be described. The RF signal is received by the antenna 1 and converted into an IF signal by the receiver 2. The mixer 5a generates an I signal by multiplying the IF signal by the local oscillation signal from the local oscillator 3. The mixer 5b generates a Q signal by multiplying the IF signal by the local oscillation signal that has been phase-shifted by π / 2 by the phase shifter 4.
【００１６】Ａ−Ｄ変換器７ａは、発振器６からの標本
化周波数ｆs の標本化信号によってＩ信号を標本化し、
ディジタル化されたＩ信号を生成する。そのＩ信号は、
復調部８と複素相関器９とに出力される。また、Ａ−Ｄ
変換器７ｂは、発振器６からの標本化周波数ｆs の標本
化信号によってＱ信号を標本化し、ディジタル化された
Ｑ信号を生成する。そのＱ信号は、復調部８と複素相関
器９とに出力される。The A / D converter 7a samples the I signal by the sampling signal of the sampling frequency f s from the oscillator 6,
Generate a digitized I signal. The I signal is
The signal is output to the demodulation unit 8 and the complex correlator 9. Also, A-D
Converter 7b is to sample the Q signal by the sampling signal of the sampling frequency f s from the oscillator 6, to produce a digitized Q signal. The Q signal is output to demodulation section 8 and complex correlator 9.
【００１７】 複素相関器９は、従来のものと同様、制
御部１１の指示に応じてＡ−Ｄ変換器７ａ，７ｂから出
力されたＩ信号およびＱ信号の系列とフレーム同期パタ
ーン格納部１０からのＩ，Ｑパターンとの間の複素相関
値を算出する。その複素相関値が規定値以上であった場
合には、その旨を知らされた制御部１１は、複素相関器
９に、時間ずれフレーム同期パターン格納部１２内の各
Ｉ，Ｑパターンの系列とＩ信号およびＱ信号との間の相
関値を算出するように指示を与える。The complex correlator 9 is provided with a sequence of I and Q signals output from the A / D converters 7 a and 7 b in response to an instruction from the control unit 11 and a frame synchronization pattern storage unit 10. The complex correlation value between the I and Q patterns is calculated. If the complex correlation value is equal to or greater than the specified value, the control unit 11 informed to that effect sends the complex correlator 9 the sequence of each of the I and Q patterns in the time-shifted frame synchronization pattern storage unit 12 and An instruction is given to calculate a correlation value between the I signal and the Q signal.
【００１８】時間ずれフレーム同期パターン格納部１２
には、フレーム同期パターン格納部１０内に格納されて
いるフレーム同期パターンに対応したＩ，Ｑパターンの
位相を標本化周波数ｆs の逆数よりも小さい時間単位で
ずらしたＩ，Ｑパターンが格納されている。例えば、フ
レーム同期パターン格納部１０内のＩ，Ｑパターンに対
して、時間軸上で±（１／ｆs ）・ｋ／ｎ（１≦ｋ≦
（ｎ／２））だけずれたｎ個のＩ，Ｑパターンが格納さ
れている。Time-shift frame synchronization pattern storage section 12
The, I corresponding to the frame sync pattern stored in frame synchronization pattern storage unit 10, I shifted the phase of the Q pattern with a smaller time units than the inverse of the sampling frequency f s, Q pattern is stored ing. For example, the frame I of the synchronization pattern storage unit 10, with respect to Q pattern, ± on the time axis (1 / f s) · k / n (1 ≦ k ≦
N pieces of I and Q patterns shifted by (n / 2)) are stored.
【００１９】複素相関器９は、Ａ−Ｄ変換器７ａ，７ｂ
から出力されたＩ信号およびＱ信号の系列とｎ個の各
Ｉ，Ｑパターンとの間の相関値を計算し、相関値のもっ
とも大きいＩ，Ｑパターンを選定する。そして、選定さ
れたＩ，Ｑパターンの時間オフセット値とその相関値の
位相回転量とに対応した位相補正量を、同期信号ととも
に復調部８に出力する。The complex correlator 9 includes AD converters 7a and 7b.
Calculates the correlation value between the sequence of I and Q signals output from and the n respective I and Q patterns, and selects the I and Q pattern having the largest correlation value. Then, a phase correction amount corresponding to the time offset value of the selected I and Q patterns and the phase rotation amount of the correlation value is output to the demodulation unit 8 together with the synchronization signal.
【００２０】例えば、選定されたＩ，Ｑパターンがフレ
ーム同期パターン格納部１０内に格納されているフレー
ム同期パターンから（１／ｆs ）・１／ｎずれているも
のであった場合には、標本化タイミングとしては、発振
器６が出力する標本化信号によるタイミングに対して
（１／ｆs ）・１／ｎずれたタイミングのほうが適切で
ある。そこで、時間オフセット（１／ｆs ）・１／ｎと
それについての相関値の位相回転量とを情報として有す
る位相補正量を復調部８に与える。[0020] For example, selected the I, when Q patterns were those frame synchronization pattern from (1 / f s) · 1 / n shift stored in the frame synchronization pattern storage unit 10, the sampling timing better relative timing of sampling signal oscillator 6 outputs the (1 / f s) · 1 / n shift timing is appropriate. Therefore, providing a phase correction amount with the information and the phase rotation amount of time offset (1 / f s) · 1 / n and correlation value about it to the demodulator 8.
【００２１】位相回転量は、発振器６が出力する標本化
信号による標本化タイミングから（１／ｆs ）・１／ｎ
だけずれたより適切な標本化タイミングと正しい標本化
のタイミングとの間の位相変位量に対応しているので、
この場合の位相補正量は、従来の値（発振器６が出力す
る標本化信号による標本化タイミングからの位相変位量
を情報として有する従来の位相補正量）に比べてより厳
密な値となっている。The amount of phase rotation is (1 / f s ) · 1 / n from the sampling timing based on the sampling signal output from the oscillator 6.
Because it corresponds to the phase shift amount between the more appropriate sampling timing and the correct sampling timing shifted by
The phase correction amount in this case is a stricter value than a conventional value (a conventional phase correction amount having, as information, a phase displacement amount from sampling timing by a sampling signal output from the oscillator 6). .
【００２２】実施例２． 図２はこの発明の第２の実施例による同期検出回路の構
成を示すブロック図である。送信信号として畳み込み符
号が用いられる場合には、復調部８は、ビタビ復号を用
いるものである場合が多い。そして、ビタビ復号を実現
する構成として、図２に示すように、距離計算テーブル
１３が設けられた構成がある。Embodiment 2 FIG. FIG. 2 is a block diagram showing a configuration of a synchronization detection circuit according to a second embodiment of the present invention. When a convolutional code is used as a transmission signal, the demodulation unit 8 often uses Viterbi decoding. As a configuration for realizing Viterbi decoding, there is a configuration in which a distance calculation table 13 is provided as shown in FIG.
【００２３】そのような場合には、復調部８は、複素相
関器９からの位相補正量に応じて距離計算テーブル１３
の内容を補正するようにしてもよい。距離計算テーブル
１３を補正することによって、符号誤りをより低減させ
ることができる。なお、位相補正量算出の動作は、第１
の実施例による動作と同じである。In such a case, the demodulation unit 8 sets the distance calculation table 13 in accordance with the phase correction amount from the complex correlator 9.
May be corrected. By correcting the distance calculation table 13, code errors can be further reduced. The operation of calculating the phase correction amount is the first operation.
The operation is the same as that of the embodiment.
【００２４】実施例３． 図３はこの発明の第３の実施例による同期検出回路の構
成を示すブロック図である。図において、１４はＤＳＰ
（Digital Signal Processor）である。この場合には、
復調器８、複素相関器９および制御部１１は、ＤＳＰ１
４におけるソフトウェアで実現される。また、フレーム
同期パターン格納部１０および時間ずれフレーム同期パ
ターン格納部１２は、ＤＳＰ１４のメモリで実現され
る。このように構成された同期検出回路の動作は、第１
の実施例または第２の実施例による同期検出回路の動作
と同じである。Embodiment 3 FIG. FIG. 3 is a block diagram showing a configuration of a synchronization detection circuit according to a third embodiment of the present invention. In the figure, 14 is a DSP
(Digital Signal Processor). In this case,
The demodulator 8, the complex correlator 9, and the control unit 11
4 is realized by software. Further, the frame synchronization pattern storage unit 10 and the time lag frame synchronization pattern storage unit 12 are realized by the memory of the DSP 14. The operation of the synchronization detection circuit configured as described above depends on the first
This is the same as the operation of the synchronization detection circuit according to the embodiment or the second embodiment.
【００２５】実施例４． 図４はこの発明の第４の実施例による同期検出回路の構
成を示すブロック図である。図に示すように、この場合
には、図１に示す時間ずれフレーム同期パターン格納部
１２に代えて、Ａ−Ｄ変換器７ａ，７ｂと復調部８との
間にオーバサンプリング回路１５ａ，１５ｂが設けられ
る。なお、フレーム同期パターン格納部１０内のフレー
ム同期パターンは、第１の実施例の場合のフレーム同期
パターンよりも細かく（ｎ倍に）標本化されているもの
である。Embodiment 4 FIG. FIG. 4 is a block diagram showing a configuration of a synchronization detection circuit according to a fourth embodiment of the present invention. As shown in the figure, in this case, the oversampling circuits 15a and 15b are provided between the AD converters 7a and 7b and the demodulation unit 8 instead of the time-shifted frame synchronization pattern storage unit 12 shown in FIG. Provided. Note that the frame synchronization pattern in the frame synchronization pattern storage unit 10 is sampled more finely (n times) than the frame synchronization pattern in the first embodiment.
【００２６】次に動作について説明する。ＲＦ信号はア
ンテナ１で受信され、受信機２でＩＦ信号に変換され
る。混合器５ａは、ＩＦ信号と局部発振器３からの局部
発振信号とを乗算してＩ信号を生成する。また、混合器
５ｂは、ＩＦ信号と移相器４でπ／２移相された局部発
振信号とを乗算してＱ信号を生成する。Next, the operation will be described. The RF signal is received by the antenna 1 and converted into an IF signal by the receiver 2. The mixer 5a generates an I signal by multiplying the IF signal by the local oscillation signal from the local oscillator 3. The mixer 5b generates a Q signal by multiplying the IF signal by the local oscillation signal that has been phase-shifted by π / 2 by the phase shifter 4.
【００２７】Ａ−Ｄ変換器７ａは、発振器６からの標本
化周波数ｆs の標本化信号によってＩ信号を標本化し、
ディジタル化されたＩ信号を生成する。そのＩ信号は、
オーバサンプリング回路１５ａに出力される。オーバサ
ンプリング回路１５ａは、Ａ−Ｄ変換器７ａが出力した
各標本化データから、補間処理によって標本化データの
ｎ倍のデータを生成する。[0027] A-D converter 7a is to sample the I signal by sampling the signal of the sampling frequency f s from the oscillator 6,
Generate a digitized I signal. The I signal is
Output to the oversampling circuit 15a. The oversampling circuit 15a generates n times the sampled data from each sampled data output from the AD converter 7a by interpolation.
【００２８】また、Ａ−Ｄ変換器７ｂは、発振器６から
の標本化周波数ｆs の標本化信号によってＱ信号を標本
化し、ディジタル化されたＱ信号を生成する。そのＱ信
号は、オーバサンプリング回路１５ｂに出力される。オ
ーバサンプリング回路１５ｂは、Ａ−Ｄ変換器７ｂが出
力した各標本化データから、補間処理によって標本化デ
ータのｎ倍のデータを生成する。Further, A-D converter 7b is to sample the Q signal by the sampling signal of the sampling frequency f s from the oscillator 6, to produce a digitized Q signal. The Q signal is output to the oversampling circuit 15b. The oversampling circuit 15b generates n times the sampled data from each sampled data output from the AD converter 7b by interpolation.
【００２９】よって、Ｉ，Ｑ信号を標本化周波数ｎ・ｆ
s の標本化信号で標本化したときに得られる標本化デー
タと同数のデータが、オーバサンプリング回路１５ａ，
１５ｂから出力される。複素相関器９は、制御部１１の
指示に応じてオーバサンプリング回路１５ａ，１５ｂか
ら出力されたオーバサンプリングされているＩ信号およ
びＱ信号の系列とフレーム同期パターン格納部１０から
のＩ，Ｑパターンとの間の複素相関値を算出する。Therefore, the I and Q signals are converted to the sampling frequency n · f
The same number of data as the sampled data obtained when sampling with the s sampled signal is performed by the oversampling circuit 15a,
15b. The complex correlator 9 includes a sequence of oversampled I and Q signals output from the oversampling circuits 15a and 15b in response to an instruction from the control unit 11, and the I and Q patterns from the frame synchronization pattern storage unit 10. Is calculated.
【００３０】その複素相関値が規定値以上であった場合
には、そのときのＩ信号およびＱ信号による受信信号系
列がフレーム同期パターンであったとして、同期信号を
復調部８に出力する。また、そのときの複素相関値の位
相回転量に対応した位相補正値を位相補正信号として復
調部８に出力する。If the complex correlation value is equal to or greater than the specified value, it is determined that the received signal sequence based on the I signal and the Q signal at that time is a frame synchronization pattern, and a synchronization signal is output to the demodulation unit 8. Further, a phase correction value corresponding to the phase rotation amount of the complex correlation value at that time is output to the demodulation unit 8 as a phase correction signal.
【００３１】実施例５． 図５はこの発明の第５の実施例による同期検出回路の構
成を示すブロック図である。図において、１４はＤＳＰ
である。この場合には、オーバサンプリング回路１５
ａ，１５ｂ、復調器８、複素相関器９および制御部１１
は、ＤＳＰ１４におけるソフトウェアで実現される。ま
た、フレーム同期パターン格納部１０は、ＤＳＰ１４の
メモリで実現される。このように構成された同期検出回
路の動作は、第４の実施例による同期検出回路の動作と
同じである。Embodiment 5 FIG. FIG. 5 is a block diagram showing a configuration of a synchronization detection circuit according to a fifth embodiment of the present invention. In the figure, 14 is a DSP
It is. In this case, the oversampling circuit 15
a, 15b, demodulator 8, complex correlator 9, and control unit 11
Is realized by software in the DSP 14. Further, the frame synchronization pattern storage unit 10 is realized by a memory of the DSP 14. The operation of the synchronization detection circuit thus configured is the same as the operation of the synchronization detection circuit according to the fourth embodiment.
【００３２】[0032]
【発明の効果】以上のように、請求項１記載の発明によ
れば、複素相関器が、Ａ−Ｄ変換器の出力する信号系列
とフレーム同期パターン格納部内のフレーム同期パター
ンとの間の複素相関値が規定値以上であった場合に、そ
の信号系列をフレーム同期データと判定するとともに、
その判断がなされた場合には上記フレーム同期パターン
および複数の時間ずれフレーム同期パターンのなかから
前記信号系列との間の複素相関値が最大となるものを選
定し、この選定されたものの前記フレーム同期パターン
からのずれ時間を情報として含む位相補正量を標本化タ
イミングの補正量として出力するので、Ａ−Ｄ変換器に
おける標本化周波数を上げることなく同期確立タイミン
グをより細かく検出でき、同期検出の精度を向上させる
ことができるものが得られる効果がある。As described above, according to the first aspect of the present invention, the complex correlator performs the signal sequence output from the A / D converter.
And when the complex correlation value between the frame synchronization pattern in the frame synchronization pattern storage unit is equal to or greater than a specified value, the signal sequence is determined to be frame synchronization data,
If the judgment is made, the frame synchronization pattern
And multiple time-shifted frame synchronization patterns
The one with the maximum complex correlation value with the signal sequence is selected.
The frame synchronization pattern of the selected one
Sample phase correction amount including a deviation time from the information Kata
Since the output is output as the amount of correction of the imaging, there is an effect that the synchronization establishment timing can be detected more finely without increasing the sampling frequency in the A / D converter, and the synchronization detection accuracy can be improved.
【図１】この発明の第１の実施例による同期検出回路の
構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a synchronization detection circuit according to a first embodiment of the present invention.
【図２】この発明の第２の実施例による同期検出回路の
構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a synchronization detection circuit according to a second embodiment of the present invention.
【図３】この発明の第３の実施例による同期検出回路の
構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a synchronization detection circuit according to a third embodiment of the present invention.
【図４】この発明の第４の実施例による同期検出回路の
構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a synchronization detection circuit according to a fourth embodiment of the present invention.
【図５】この発明の第５の実施例による同期検出回路の
構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of a synchronization detection circuit according to a fifth embodiment of the present invention.
【図６】従来の同期検出回路の構成を示すブロック図で
ある。FIG. 6 is a block diagram illustrating a configuration of a conventional synchronization detection circuit.
７ａ，７ｂ Ａ−Ｄ変換器 ９ 複素相関器 １０ フレーム同期パターン格納部（同期パターン格納
部） １２ 時間ずれフレーム同期パターン格納部（同期パタ
ーン格納部） １５ａ，１５ｂ オーバサンプリング回路7a, 7b A / D converter 9 Complex correlator 10 Frame synchronization pattern storage unit (synchronization pattern storage unit) 12 Time lag frame synchronization pattern storage unit (synchronization pattern storage unit) 15a, 15b Oversampling circuit
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H03M 13/00 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H04L 7/00 H03M 13/00
Claims (1)
ンド帯の信号からそのフレーム同期データを検出する同
期検出回路において、前 記複素ベースバンド帯の信号をＡ−Ｄ変換するＡ−Ｄ
変換器と、フ レーム同期パターンを格納したフレーム同期パターン
格納部と、 上記 フレーム同期パターンに対して前記Ａ−Ｄ変換器に
おける標本化信号の周期よりも小さい時間分順次ずれた
複数の時間ずれフレーム同期パターンを格納した時間ず
れフレーム同期パターン格納部と、前 記Ａ−Ｄ変換器の出力する信号系列と前記フレーム同
期パターン格納部内のフレーム同期パターンとの間の複
素相関値が規定値以上であった場合に、その信号系列を
フレーム同期データと判定するとともに、その判断がな
された場合には上記フレーム同期パターンおよび複数の
時間ずれフレーム同期パターンのなかから前記信号系列
との間の複素相関値が最大となるものを選定し、この選
定されたものの前記フレーム同期パターンからのずれ時
間を情報として含む位相補正量を出力する複素相関器と
を備えたことを特徴とする同期検出回路。1. A complex base station including frame synchronization data.
Detecting the frame synchronization data from the
In the period detection circuit,Previous A / D for A / D converting a signal in the complex baseband band
A converter,H Frame synchronization patternFrame synchronization pattern that stores
A storage unit, the above A / D converter for the frame synchronization pattern
Sequentially shifted by a time smaller than the period of the sampling signal in
Stored multiple time-shifted frame synchronization patternsWithout time
Frame synchronization pattern storageWhen,Previous And a signal sequence output from the A / D converter.Same as the frame
Period pattern storageBetween the frame sync pattern
If the elementary correlation value is greater than or equal to the specified value, the signal sequence is
Judge as frame synchronization data,The judgment
If the above frame synchronization pattern and multiple
The signal sequence from the time-shifted frame synchronization pattern
And the one with the largest complex correlation value between
Although specifiedAt the time of deviation from the frame synchronization pattern
A complex correlator that outputs a phase correction amount including the interval as information
A synchronization detection circuit comprising:
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| JP16222793A JP3164944B2 (en) | 1993-06-30 | 1993-06-30 | Sync detection circuit |
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