JP3160516B2 - データ受信装置 - Google Patents
データ受信装置Info
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- control channel
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B17/00—Monitoring; Testing
- H04B17/20—Monitoring; Testing of receivers
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- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Mobile Radio Communication Systems (AREA)
- Error Detection And Correction (AREA)
- Circuits Of Receivers In General (AREA)
- Radar Systems Or Details Thereof (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル移動通
信等に使用するデータ受信装置に関し、特に、演算量を
少なくして、精度良く高速付随制御チャネル(FACCH)を
検出することができるデータ受信装置に関するものであ
る。
信等に使用するデータ受信装置に関し、特に、演算量を
少なくして、精度良く高速付随制御チャネル(FACCH)を
検出することができるデータ受信装置に関するものであ
る。
【０００２】
【従来の技術】移動通信システムにおいて、さまざまな
無線チャネル（この中には制御チャネルCCHのみなら
ず、音声/データチャネルTCHをも含む）のやりとりで”
呼の確立”や”音声通信””データ通信”等が実現され
ている。移動通信システムで用いられている無線チャネ
ルのフォーマット例として、図８にＧＳＭシステムのデ
ータフォーマットを、また図９にＰＨＳシステムのデー
タフォーマットをそれぞれ示す。この中で、例えば”音
声通信”中に、移動局が現在のセルから隣のセルに移っ
たような場合、基地局は、音声チャネル上に、ある制御
チャネル（以下、「高速付随制御チャネル(FACCH)」と
呼ぶ）を載せ（以下、この処理を「スチール」と呼
ぶ）、移動局に対してハンドオーバーメッセージを送信
するといった処理を行なう。
無線チャネル（この中には制御チャネルCCHのみなら
ず、音声/データチャネルTCHをも含む）のやりとりで”
呼の確立”や”音声通信””データ通信”等が実現され
ている。移動通信システムで用いられている無線チャネ
ルのフォーマット例として、図８にＧＳＭシステムのデ
ータフォーマットを、また図９にＰＨＳシステムのデー
タフォーマットをそれぞれ示す。この中で、例えば”音
声通信”中に、移動局が現在のセルから隣のセルに移っ
たような場合、基地局は、音声チャネル上に、ある制御
チャネル（以下、「高速付随制御チャネル(FACCH)」と
呼ぶ）を載せ（以下、この処理を「スチール」と呼
ぶ）、移動局に対してハンドオーバーメッセージを送信
するといった処理を行なう。
【０００３】このように、高速付随制御チャネル(FACC
H)は、移動局の受信品質低下（或いは呼の切断）を防ぐ
などの処理を始動するに当たって重要なチャネルである
ため、高速付随制御チャネル(FACCH)の不検出は、通信
を続けていく上で致命的になりかねない。そこで、高速
付随制御チャネル(FACCH)の検出精度を向上させるため
に、以下に示す検出方法が提案（特開平５−２５９９６
０号公報参照）されている。従来のチャネル検出方法を
図１０のフローチャートに示し、それを用いて従来例の
動作を説明する。
H)は、移動局の受信品質低下（或いは呼の切断）を防ぐ
などの処理を始動するに当たって重要なチャネルである
ため、高速付随制御チャネル(FACCH)の不検出は、通信
を続けていく上で致命的になりかねない。そこで、高速
付随制御チャネル(FACCH)の検出精度を向上させるため
に、以下に示す検出方法が提案（特開平５−２５９９６
０号公報参照）されている。従来のチャネル検出方法を
図１０のフローチャートに示し、それを用いて従来例の
動作を説明する。
【０００４】まず、識別を必要とする高速付随制御チャ
ネル(FACCH)と音声チャネル(UCH)は、送信機において異
なる符号化率（Ｒ１及びＲ２）で符号化が行なわれてい
るものとする。このようにして符号化されたデータブロ
ックを受信すると、 １、受信データブロック、あるいはその一部があたかも
高速付随制御チャネル(FACCH)であるかのようにｊ個の
ノードの復号がビタビアルゴリズムに基づいて実行され
る。
ネル(FACCH)と音声チャネル(UCH)は、送信機において異
なる符号化率（Ｒ１及びＲ２）で符号化が行なわれてい
るものとする。このようにして符号化されたデータブロ
ックを受信すると、 １、受信データブロック、あるいはその一部があたかも
高速付随制御チャネル(FACCH)であるかのようにｊ個の
ノードの復号がビタビアルゴリズムに基づいて実行され
る。
【０００５】２、ｊノードの復号後に最小累積距離ｍ１
＝(ｍｊ)minが決定される。閾値Ｔ1、Ｔ2は、予め最小
誤差確率を得るためにシミュレーションによって決定さ
れている。 ３、値ｍ１が閾値Ｔ1と比較される。 ４、もし、ｍ１＜Ｔ1（判定が"No"である場合）なら
ば、受信データは、間違いなく高速付随制御チャネル(F
ACCH)であると考えられ、高速付随制御チャネル(FACCH)
が復号される。
＝(ｍｊ)minが決定される。閾値Ｔ1、Ｔ2は、予め最小
誤差確率を得るためにシミュレーションによって決定さ
れている。 ３、値ｍ１が閾値Ｔ1と比較される。 ４、もし、ｍ１＜Ｔ1（判定が"No"である場合）なら
ば、受信データは、間違いなく高速付随制御チャネル(F
ACCH)であると考えられ、高速付随制御チャネル(FACCH)
が復号される。
【０００６】５、もし、ｍ１＞Ｔ1（判定が"Yes"である
場合）ならば、ｍ１の値は記憶され、受信データブロッ
クは音声チャネル(UCH)であるかのようにｋ個のノード
の復号がビタビアルゴリズムに基づいて実行される。
場合）ならば、ｍ１の値は記憶され、受信データブロッ
クは音声チャネル(UCH)であるかのようにｋ個のノード
の復号がビタビアルゴリズムに基づいて実行される。
【０００７】６、ｋノードの復号後に最小累積距離ｍ２
＝(ｍｋ)minが決定される。 ７、差（ｍ１−ｍ２）が第２の予め決められた閾値Ｔ2
と比較される。 ８、もし、（ｍ１−ｍ２）＜Ｔ2（判定が"No"である場
合）ならば、受信データは高速付随制御チャネル(FACC
H)であると考えられ、高速付随制御チャネル(FACCH)が
復号される。 ９、もし、（ｍ１−ｍ２）＞Ｔ2（判定が"Yes"である場
合)ならば、受信データブロックは音声チャネル(UCH)で
あると考えられ、音声チャネル(UCH)が復号される。
＝(ｍｋ)minが決定される。 ７、差（ｍ１−ｍ２）が第２の予め決められた閾値Ｔ2
と比較される。 ８、もし、（ｍ１−ｍ２）＜Ｔ2（判定が"No"である場
合）ならば、受信データは高速付随制御チャネル(FACC
H)であると考えられ、高速付随制御チャネル(FACCH)が
復号される。 ９、もし、（ｍ１−ｍ２）＞Ｔ2（判定が"Yes"である場
合)ならば、受信データブロックは音声チャネル(UCH)で
あると考えられ、音声チャネル(UCH)が復号される。
【０００８】このように、前記従来のデータ受信装置で
は、とりあえず受信データに対して高速付随制御チャネ
ル(FACCH)としてビタビ・アルゴリズムに従い復号処理
を行ない、その最小累積距離を用いることで、高速付随
制御チャネル(FACCH)を精度良く検出、復号するように
している。
は、とりあえず受信データに対して高速付随制御チャネ
ル(FACCH)としてビタビ・アルゴリズムに従い復号処理
を行ない、その最小累積距離を用いることで、高速付随
制御チャネル(FACCH)を精度良く検出、復号するように
している。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
データ受信装置では、受信データを高速付随制御チャネ
ル(FACCH)の復号タイミング毎にまず高速付随制御チャ
ネル(FACCH)としてビタビ・アルゴリズムに基づき復号
処理を行なうため、演算量が大幅に多くなるという問題
点があった。本発明は、従来より存在する機能から得ら
れる情報を活用して殆ど演算量を増加させずに、かつ精
度良く高速付随制御チャネル(FACCH)を検出できるデー
タ受信装置を提供することを目的とする。
データ受信装置では、受信データを高速付随制御チャネ
ル(FACCH)の復号タイミング毎にまず高速付随制御チャ
ネル(FACCH)としてビタビ・アルゴリズムに基づき復号
処理を行なうため、演算量が大幅に多くなるという問題
点があった。本発明は、従来より存在する機能から得ら
れる情報を活用して殆ど演算量を増加させずに、かつ精
度良く高速付随制御チャネル(FACCH)を検出できるデー
タ受信装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、データブロッ
クが高速付随制御チャネル(FACCH)にスチールされてい
るかどうかを示すフラグ（情報ビット）を検出するフラ
グ検出部とその検出結果（またはその検出結果とその他
の情報）から高速付随制御チャネル(FACCH)であるかど
うかを判定するFACCH判定部とを備え、殆ど演算量を増
加させずに、かつ精度良く高速付随制御チャネル(FACC
H)を検出できるようにしたものである。
クが高速付随制御チャネル(FACCH)にスチールされてい
るかどうかを示すフラグ（情報ビット）を検出するフラ
グ検出部とその検出結果（またはその検出結果とその他
の情報）から高速付随制御チャネル(FACCH)であるかど
うかを判定するFACCH判定部とを備え、殆ど演算量を増
加させずに、かつ精度良く高速付随制御チャネル(FACC
H)を検出できるようにしたものである。
【００１１】
【発明の実施の形態】図１は、本発明の第１の実施の形
態を示すものである。図１において、11は受信信号が入
力する入力端子であり、復調部12に接続されている。フ
ラグ検出部13は、復調部12に接続され、復調部12で復調
された信号からチャネルの種別を示すフラグ（情報ビッ
ト）を検出する。チャネル種別判定部14は、フラグ検出
部13に接続され、フラグ検出部13で検出された内容がど
のチャネルであるかを判定する。チャネルデコード部15
は、復調部12とチャネル種別判定部14に接続され、復調
部12で復調された信号をチャネルデコードし、チャネル
種別判定部14で判定された結果からどのチャネルをデコ
ードするかを切り換える。16は、チャネルデコード部15
に接続されている出力端子である。
態を示すものである。図１において、11は受信信号が入
力する入力端子であり、復調部12に接続されている。フ
ラグ検出部13は、復調部12に接続され、復調部12で復調
された信号からチャネルの種別を示すフラグ（情報ビッ
ト）を検出する。チャネル種別判定部14は、フラグ検出
部13に接続され、フラグ検出部13で検出された内容がど
のチャネルであるかを判定する。チャネルデコード部15
は、復調部12とチャネル種別判定部14に接続され、復調
部12で復調された信号をチャネルデコードし、チャネル
種別判定部14で判定された結果からどのチャネルをデコ
ードするかを切り換える。16は、チャネルデコード部15
に接続されている出力端子である。
【００１２】次に、前記第１の実施の形態の動作につい
て説明する。前記第１の実施の形態において、入力端子
11に受信信号が入力すると、復調部12で受信信号が復調
される。フラグ検出部13では、復調部12で復調された受
信信号から、復号タイミングまでのフレーム数分につい
て（例えば、インタリーブ等で数フレームにわたりデー
タが分配されている場合には、そのフレーム単位。以降
この単位を「復号フレーム単位」と呼ぶ。）、チャネル
の種別を示すフラグ（情報ビット）を検出する。チャネ
ル種別判定部14では、フラグ検出部13で検出されたフラ
グ（情報ビット）の内容がどのチャネルの種別（チャネ
ル種別の中に高速付随制御チャネル(FACCH)が包含され
ている。）であるかを判定していき、多数決によりチャ
ネルの種別を判定する。チャネルデコード部15では、チ
ャネル種別判定部14の判定結果に基づきチャネルデコー
ドを行ない、その結果を出力端子16に出力する。
て説明する。前記第１の実施の形態において、入力端子
11に受信信号が入力すると、復調部12で受信信号が復調
される。フラグ検出部13では、復調部12で復調された受
信信号から、復号タイミングまでのフレーム数分につい
て（例えば、インタリーブ等で数フレームにわたりデー
タが分配されている場合には、そのフレーム単位。以降
この単位を「復号フレーム単位」と呼ぶ。）、チャネル
の種別を示すフラグ（情報ビット）を検出する。チャネ
ル種別判定部14では、フラグ検出部13で検出されたフラ
グ（情報ビット）の内容がどのチャネルの種別（チャネ
ル種別の中に高速付随制御チャネル(FACCH)が包含され
ている。）であるかを判定していき、多数決によりチャ
ネルの種別を判定する。チャネルデコード部15では、チ
ャネル種別判定部14の判定結果に基づきチャネルデコー
ドを行ない、その結果を出力端子16に出力する。
【００１３】このように、従来例では復号タイミング毎
にビタビ・アルゴリズムを用いて高速付随制御チャネル
(FACCH)であるかどうかを判定していたのに比べ、大幅
に演算量を少なくして判定することができる。
にビタビ・アルゴリズムを用いて高速付随制御チャネル
(FACCH)であるかどうかを判定していたのに比べ、大幅
に演算量を少なくして判定することができる。
【００１４】図２は、本発明の第２の実施の形態を示す
ものである。図２において、21は受信信号が入力する入
力端子であり、復調部22に接続されている。フラグ検出
部23は復調部22に接続され、復調部22で復調された信号
からチャネルの種別を示すフラグ（情報ビット）を検出
する。尤度計算部24は、復調部22に接続され、復調信号
の尤度を計算する。チャネル種別判定部25は、フラグ検
出部23と尤度計算部24に接続され、フラグ検出部23で検
出された内容とその時の尤度計算部24で計算された尤度
を使って、どのチャネルであるかの確からしさを判定す
る。チャネルデコード部26は、復調部22とチャネル種別
判定部25に接続され、復調部22で復調された信号をチャ
ネルデコードし、チャネル種別判定部25で判定された結
果からどのチャネルをデコードするかを切り換える。27
はチャネルデコード部26に接続されている出力端子であ
る。
ものである。図２において、21は受信信号が入力する入
力端子であり、復調部22に接続されている。フラグ検出
部23は復調部22に接続され、復調部22で復調された信号
からチャネルの種別を示すフラグ（情報ビット）を検出
する。尤度計算部24は、復調部22に接続され、復調信号
の尤度を計算する。チャネル種別判定部25は、フラグ検
出部23と尤度計算部24に接続され、フラグ検出部23で検
出された内容とその時の尤度計算部24で計算された尤度
を使って、どのチャネルであるかの確からしさを判定す
る。チャネルデコード部26は、復調部22とチャネル種別
判定部25に接続され、復調部22で復調された信号をチャ
ネルデコードし、チャネル種別判定部25で判定された結
果からどのチャネルをデコードするかを切り換える。27
はチャネルデコード部26に接続されている出力端子であ
る。
【００１５】次に、前記第２の実施の形態の動作につい
て説明する。前記第２の実施の形態において、入力端子
21に受信信号が入力すると、復調部22で受信信号が復調
される。フラグ検出部23では、復調部22で復調された受
信信号から、復号フレーム単位における、無線チャネル
の種別を示すフラグ（情報ビット）を検出する。尤度計
算部24では、復調部22で復調されたそれぞれの信号の尤
度を計算する。チャネル種別判定部25では、フラグ検出
部23で検出されたフラグ（情報ビット）の内容と尤度計
算部24で計算されたその時の尤度を使って、それぞれ検
出した無線チャネルに対して尤度を加算していき、最終
的に得られる検出したチャネル種別（チャネル種別の中
に高速付随制御チャネル(FACCH)が包含されている。）
の確からしさから、どの種別のチャネルであるかを判定
する。チャネルデコード部26では、チャネル種別判定部
25の判定結果に基づきチャネルデコードを行ない、その
結果を出力端子27に出力する。
て説明する。前記第２の実施の形態において、入力端子
21に受信信号が入力すると、復調部22で受信信号が復調
される。フラグ検出部23では、復調部22で復調された受
信信号から、復号フレーム単位における、無線チャネル
の種別を示すフラグ（情報ビット）を検出する。尤度計
算部24では、復調部22で復調されたそれぞれの信号の尤
度を計算する。チャネル種別判定部25では、フラグ検出
部23で検出されたフラグ（情報ビット）の内容と尤度計
算部24で計算されたその時の尤度を使って、それぞれ検
出した無線チャネルに対して尤度を加算していき、最終
的に得られる検出したチャネル種別（チャネル種別の中
に高速付随制御チャネル(FACCH)が包含されている。）
の確からしさから、どの種別のチャネルであるかを判定
する。チャネルデコード部26では、チャネル種別判定部
25の判定結果に基づきチャネルデコードを行ない、その
結果を出力端子27に出力する。
【００１６】このように、従来例では復号タイミング毎
にビタビ・アルゴリズムを用いて高速付随制御チャネル
(FACCH)であるかどうかを判定していたのに比べ、大幅
に演算量を少なくして判定することができる。また、前
記第１の実施の形態に比べ、検出したフラグに対し尤度
を計算してそのフラグの確からしさから受信した無線チ
ャネルが何であるかを判定するため精度良く実現でき
る。
にビタビ・アルゴリズムを用いて高速付随制御チャネル
(FACCH)であるかどうかを判定していたのに比べ、大幅
に演算量を少なくして判定することができる。また、前
記第１の実施の形態に比べ、検出したフラグに対し尤度
を計算してそのフラグの確からしさから受信した無線チ
ャネルが何であるかを判定するため精度良く実現でき
る。
【００１７】図３は、本発明の第３の実施の形態を示す
ものである。図３において、31は受信信号が入力する入
力端子であり、復調部32に接続されている。フラグ検出
部33は、復調部32に接続され、高速付随制御チャネル(F
ACCH)であることを示すフラグ（情報ビット）を検出す
る。メモリ34は、高速付随制御チャネル(FACCH)である
かどうかを判定するために使用される閾値を格納する。
FACCH判定部35は、フラグ検出部33とメモリ34に接続さ
れ、フラグ検出部33で検出された内容が高速付随制御チ
ャネル(FACCH)であるかどうかを判定する。チャネルデ
コード部36は、復調部32に接続され、復調部32で復調さ
れた信号をチャネルデコードするものであるが、FACCH
判定部35で判定された結果からFACCHデコードするか、
その他のチャネルをデコードするかを切り換える。37は
チャネルデコード部36に接続されている出力端子であ
る。
ものである。図３において、31は受信信号が入力する入
力端子であり、復調部32に接続されている。フラグ検出
部33は、復調部32に接続され、高速付随制御チャネル(F
ACCH)であることを示すフラグ（情報ビット）を検出す
る。メモリ34は、高速付随制御チャネル(FACCH)である
かどうかを判定するために使用される閾値を格納する。
FACCH判定部35は、フラグ検出部33とメモリ34に接続さ
れ、フラグ検出部33で検出された内容が高速付随制御チ
ャネル(FACCH)であるかどうかを判定する。チャネルデ
コード部36は、復調部32に接続され、復調部32で復調さ
れた信号をチャネルデコードするものであるが、FACCH
判定部35で判定された結果からFACCHデコードするか、
その他のチャネルをデコードするかを切り換える。37は
チャネルデコード部36に接続されている出力端子であ
る。
【００１８】次に、前記第３の実施の形態の動作につい
て説明する。前記第３の実施の形態において、入力端子
31に受信信号が入力すると、復調部32で受信信号が復調
される。フラグ検出部33では、復調部32で復調された受
信信号から、復号フレーム単位における、高速付随制御
チャネル(FACCH)であることを示すフラグ（情報ビッ
ト）を検出する。FACCH判定部34では、フラグ検出部33
で検出されたフラグ（情報ビット）の内容が高速付随制
御チャネル(FACCH)であることを示す場合に、あるパラ
メータをカウントアップしていき、その結果が、メモリ
35に格納されている閾値よりも大きい場合には、高速付
随制御チャネル(FACCH)であると判定し、小さい場合に
は、その他のチャネルであると判定する。チャネルデコ
ード部36では、FACCH判定部35の判定結果に基づきチャ
ネルデコードを行ない、その結果を出力端子37に出力す
る。
て説明する。前記第３の実施の形態において、入力端子
31に受信信号が入力すると、復調部32で受信信号が復調
される。フラグ検出部33では、復調部32で復調された受
信信号から、復号フレーム単位における、高速付随制御
チャネル(FACCH)であることを示すフラグ（情報ビッ
ト）を検出する。FACCH判定部34では、フラグ検出部33
で検出されたフラグ（情報ビット）の内容が高速付随制
御チャネル(FACCH)であることを示す場合に、あるパラ
メータをカウントアップしていき、その結果が、メモリ
35に格納されている閾値よりも大きい場合には、高速付
随制御チャネル(FACCH)であると判定し、小さい場合に
は、その他のチャネルであると判定する。チャネルデコ
ード部36では、FACCH判定部35の判定結果に基づきチャ
ネルデコードを行ない、その結果を出力端子37に出力す
る。
【００１９】このように、従来例では復号タイミング毎
にビタビ・アルゴリズムを用いて高速付随制御チャネル
(FACCH)であるかどうかを判定していたのに比べ、大幅
に演算量を少なくして判定することができる。また、前
記第１及び第２の実施の形態に比べ、高速付随制御チャ
ネル(FACCH)専用に判定しているので、判定処理の負荷
を軽くすることができる。
にビタビ・アルゴリズムを用いて高速付随制御チャネル
(FACCH)であるかどうかを判定していたのに比べ、大幅
に演算量を少なくして判定することができる。また、前
記第１及び第２の実施の形態に比べ、高速付随制御チャ
ネル(FACCH)専用に判定しているので、判定処理の負荷
を軽くすることができる。
【００２０】図４は、本発明の第４の実施の形態を示す
ものである。図４において、41は受信信号が入力する入
力端子であり、等化部42に接続されている。尤度付加部
43は、等化部42に接続され、等化部42で受信信号の歪等
が補正された等化出力信号毎に尤度を付加する。フラグ
検出部44は、尤度付加部43に接続され、尤度の付加され
た信号から高速付随制御チャネル(FACCH)であることを
示すフラグ（情報ビット）を検出する。メモリ45は、高
速付随制御チャネル(FACCH)であるかを判定するための
閾値を格納する。FACCH判定部46は、フラグ検出部44と
メモリ45に接続され、フラグ検出部44で検出された内容
が高速付随制御チャネル(FACCH)であるかどうかをメモ
リ45に格納されている閾値を使って判定する。チャネル
デコード部47は、尤度付加部43に接続され、尤度付加部
43で尤度が付加され歪等が補正された等化出力信号をチ
ャネルデコードするものであるが、FACCH判定部46で判
定された結果からFACCHデコードするか、その他のチャ
ネルをデコードするかを切り換える。48はチャネルデコ
ード部47に接続されている出力端子である。
ものである。図４において、41は受信信号が入力する入
力端子であり、等化部42に接続されている。尤度付加部
43は、等化部42に接続され、等化部42で受信信号の歪等
が補正された等化出力信号毎に尤度を付加する。フラグ
検出部44は、尤度付加部43に接続され、尤度の付加され
た信号から高速付随制御チャネル(FACCH)であることを
示すフラグ（情報ビット）を検出する。メモリ45は、高
速付随制御チャネル(FACCH)であるかを判定するための
閾値を格納する。FACCH判定部46は、フラグ検出部44と
メモリ45に接続され、フラグ検出部44で検出された内容
が高速付随制御チャネル(FACCH)であるかどうかをメモ
リ45に格納されている閾値を使って判定する。チャネル
デコード部47は、尤度付加部43に接続され、尤度付加部
43で尤度が付加され歪等が補正された等化出力信号をチ
ャネルデコードするものであるが、FACCH判定部46で判
定された結果からFACCHデコードするか、その他のチャ
ネルをデコードするかを切り換える。48はチャネルデコ
ード部47に接続されている出力端子である。
【００２１】次に、前記第４の実施の形態の動作につい
て説明する。前記第４の実施の形態において、入力端子
41に受信信号が入力すると、等化部42で受信信号の歪等
が補正され、等化出力信号が出力される。尤度付加部43
では、等化部42で補正された受信信号に対し尤度を付加
し、フラグ検出部44では、尤度付加部43で尤度の付加さ
れた信号から、復号フレーム単位における、高速付随制
御チャネル(FACCH)であることを示すフラグ（情報ビッ
ト）を検出する。FACCH判定部46では、フラグ検出部44
で検出されたフラグ（情報ビット）の内容が高速付随制
御チャネル(FACCH)であることを示す場合に、あるパラ
メータをカウントアップしていき、その結果が、メモリ
45に格納されている閾値よりも大きい場合には、高速付
随制御チャネル(FACCH)であると判定し、小さい場合に
は、その他のチャネルであると判定する。チャネルデコ
ード部47では、FACCH判定部46の判定結果に基づきチャ
ネルデコードを行ない、その結果を出力端子48に出力す
る。
て説明する。前記第４の実施の形態において、入力端子
41に受信信号が入力すると、等化部42で受信信号の歪等
が補正され、等化出力信号が出力される。尤度付加部43
では、等化部42で補正された受信信号に対し尤度を付加
し、フラグ検出部44では、尤度付加部43で尤度の付加さ
れた信号から、復号フレーム単位における、高速付随制
御チャネル(FACCH)であることを示すフラグ（情報ビッ
ト）を検出する。FACCH判定部46では、フラグ検出部44
で検出されたフラグ（情報ビット）の内容が高速付随制
御チャネル(FACCH)であることを示す場合に、あるパラ
メータをカウントアップしていき、その結果が、メモリ
45に格納されている閾値よりも大きい場合には、高速付
随制御チャネル(FACCH)であると判定し、小さい場合に
は、その他のチャネルであると判定する。チャネルデコ
ード部47では、FACCH判定部46の判定結果に基づきチャ
ネルデコードを行ない、その結果を出力端子48に出力す
る。
【００２２】このように、従来例では復号タイミング毎
にビタビ・アルゴリズムを用いて高速付随制御チャネル
(FACCH)であるかどうかを判定していたのに比べ、大幅
に演算量を少なくして判定することができる。また、前
記第３の実施の形態に比べ、等化処理を施し受信信号の
歪等を補正してからフラグを検出するので精度良く判定
することができる。
にビタビ・アルゴリズムを用いて高速付随制御チャネル
(FACCH)であるかどうかを判定していたのに比べ、大幅
に演算量を少なくして判定することができる。また、前
記第３の実施の形態に比べ、等化処理を施し受信信号の
歪等を補正してからフラグを検出するので精度良く判定
することができる。
【００２３】図５は、本発明の第５の実施の形態を示す
ものである。図５において、51は受信信号が入力する入
力端子であり、等化部52に接続されている。尤度付加部
53は、等化部52に接続され、等化部52で受信信号の歪等
が補正された等化出力信号に尤度を付加する。フラグ検
出部54は、尤度付加部53に接続され、尤度の付加された
信号から高速付随制御チャネル(FACCH)であることを示
すフラグ（情報ビット）を検出する。メモリ55は、高速
付随制御チャネル(FACCH)であることを判定するために
使用する閾値を格納する。FACCH判定部56は、尤度付加
部53とフラグ検出部54とメモリ55に接続され、フラグ検
出部54で検出された内容が高速付随制御チャネル(FACC
H)であるかどうかを判定する。チャネルデコード部57
は、尤度付加部53に接続され、尤度付加部53で尤度が付
加され歪等が補正された等化出力信号をチャネルデコー
ドするものであるが、FACCH判定部56で判定された結果
からFACCHデコードするか、その他のチャネルをデコー
ドするかを切り換える。58はチャネルデコード部57に接
続されている出力端子である。
ものである。図５において、51は受信信号が入力する入
力端子であり、等化部52に接続されている。尤度付加部
53は、等化部52に接続され、等化部52で受信信号の歪等
が補正された等化出力信号に尤度を付加する。フラグ検
出部54は、尤度付加部53に接続され、尤度の付加された
信号から高速付随制御チャネル(FACCH)であることを示
すフラグ（情報ビット）を検出する。メモリ55は、高速
付随制御チャネル(FACCH)であることを判定するために
使用する閾値を格納する。FACCH判定部56は、尤度付加
部53とフラグ検出部54とメモリ55に接続され、フラグ検
出部54で検出された内容が高速付随制御チャネル(FACC
H)であるかどうかを判定する。チャネルデコード部57
は、尤度付加部53に接続され、尤度付加部53で尤度が付
加され歪等が補正された等化出力信号をチャネルデコー
ドするものであるが、FACCH判定部56で判定された結果
からFACCHデコードするか、その他のチャネルをデコー
ドするかを切り換える。58はチャネルデコード部57に接
続されている出力端子である。
【００２４】次に、前記第５の実施の形態の動作につい
て説明する。前記第５の実施の形態において、入力端子
51に受信信号が入力すると、等化部52で受信信号の歪等
が補正される。尤度付加部53では、等化部52で補正され
た受信信号に対し尤度を付加し、フラグ検出部54では、
尤度付加部53で尤度の付加された信号から、復号フレー
ム単位における、高速付随制御チャネル(FACCH)である
ことを示すフラグ（情報ビット）を検出する。FACCH判
定部56では、フラグ検出部54で検出されたフラグ（情報
ビット）の内容が高速付随制御チャネル（FACCH)である
ことを示す場合に、そのフラグ（情報ビット）に対する
尤度を足していき、検出されたフラグ（情報ビット）の
内容が高速付随制御チャネル（FACCH)でないことを示す
場合に、そのフラグ（情報ビット）に対する尤度を引い
ていき、その結果が、メモリ55に格納されている閾値よ
りも大きい場合には、高速付随制御チャネル(FACCH)で
あると判定し、小さい場合には、その他のチャネルであ
ると判定する。チャネルデコード部57では、FACCH判定
部56の判定結果に基づきチャネルデコードを行ない、そ
の結果を出力端子58に出力する。
て説明する。前記第５の実施の形態において、入力端子
51に受信信号が入力すると、等化部52で受信信号の歪等
が補正される。尤度付加部53では、等化部52で補正され
た受信信号に対し尤度を付加し、フラグ検出部54では、
尤度付加部53で尤度の付加された信号から、復号フレー
ム単位における、高速付随制御チャネル(FACCH)である
ことを示すフラグ（情報ビット）を検出する。FACCH判
定部56では、フラグ検出部54で検出されたフラグ（情報
ビット）の内容が高速付随制御チャネル（FACCH)である
ことを示す場合に、そのフラグ（情報ビット）に対する
尤度を足していき、検出されたフラグ（情報ビット）の
内容が高速付随制御チャネル（FACCH)でないことを示す
場合に、そのフラグ（情報ビット）に対する尤度を引い
ていき、その結果が、メモリ55に格納されている閾値よ
りも大きい場合には、高速付随制御チャネル(FACCH)で
あると判定し、小さい場合には、その他のチャネルであ
ると判定する。チャネルデコード部57では、FACCH判定
部56の判定結果に基づきチャネルデコードを行ない、そ
の結果を出力端子58に出力する。
【００２５】このように、従来例では復号タイミング毎
にビタビ・アルゴリズムを用いて高速付随制御チャネル
(FACCH)であるかどうかを判定していたのに比べ、従来
より使用されている情報を使うことで、演算量を殆ど増
加させずに判定することができる。また、前記第４の実
施の形態に比べ、検出したフラグに対し尤度を加減算し
てそのフラグの確からしさから判定するため精度良く実
現できる。
にビタビ・アルゴリズムを用いて高速付随制御チャネル
(FACCH)であるかどうかを判定していたのに比べ、従来
より使用されている情報を使うことで、演算量を殆ど増
加させずに判定することができる。また、前記第４の実
施の形態に比べ、検出したフラグに対し尤度を加減算し
てそのフラグの確からしさから判定するため精度良く実
現できる。
【００２６】図６は、本発明の第６の実施の形態を示す
ものである。図６において、61は受信信号が入力する入
力端子であり、等化部62に接続されている。尤度付加部
63は、等化部62に接続され、等化部62で受信信号の歪等
が補正された等化出力信号毎に尤度を付加する。フラグ
検出部64は、尤度付加部63に接続され、尤度の付加され
た信号から高速付随制御チャネル(FACCH)であることを
示すフラグ（情報ビット）を検出する。メモリ65は、高
速付随制御チャネル(FACCH)であるかを判定するために
使用するある閾値が格納されているメモリ１〜３を有す
る。FACCH判定部66は、尤度付加部63とフラグ検出部64
とメモリ１〜３を備えるメモリ65に接続され、フラグ検
出部64で検出された内容が高速付随制御チャネル(FACC
H)であるかどうかを判定する。チャネルデコード部67
は、尤度付加部63に接続され、尤度付加部63で尤度が付
加され歪等が補正された等化出力信号をチャネルデコー
ドするものであるが、FACCH判定部66で判定された結果
からFACCHデコードするか、その他のチャネルをデコー
ドするかを切り換える。68はチャネルデコード部67に接
続されている出力端子である。
ものである。図６において、61は受信信号が入力する入
力端子であり、等化部62に接続されている。尤度付加部
63は、等化部62に接続され、等化部62で受信信号の歪等
が補正された等化出力信号毎に尤度を付加する。フラグ
検出部64は、尤度付加部63に接続され、尤度の付加され
た信号から高速付随制御チャネル(FACCH)であることを
示すフラグ（情報ビット）を検出する。メモリ65は、高
速付随制御チャネル(FACCH)であるかを判定するために
使用するある閾値が格納されているメモリ１〜３を有す
る。FACCH判定部66は、尤度付加部63とフラグ検出部64
とメモリ１〜３を備えるメモリ65に接続され、フラグ検
出部64で検出された内容が高速付随制御チャネル(FACC
H)であるかどうかを判定する。チャネルデコード部67
は、尤度付加部63に接続され、尤度付加部63で尤度が付
加され歪等が補正された等化出力信号をチャネルデコー
ドするものであるが、FACCH判定部66で判定された結果
からFACCHデコードするか、その他のチャネルをデコー
ドするかを切り換える。68はチャネルデコード部67に接
続されている出力端子である。
【００２７】次に、前記第６の実施の形態の動作につい
て説明する。前記第６の実施の形態において、入力端子
61に受信信号が入力すると、等化部62で受信信号の歪等
が補正される。尤度付加部63では、等化部62で補正され
た受信信号に対し尤度を付加し、フラグ検出部64では、
尤度付加部63で尤度の付加された信号から、復号フレー
ム単位における、高速付随制御チャネル(FACCH)である
ことを示すフラグ（情報ビット）を検出する。FACCH判
定部66では、フラグ検出部64で検出されたフラグ（情報
ビット）の内容が高速付随制御チャネル(FACCH)である
ことを示す場合に、あるパラメータをカウントアップし
ていき、その結果が、メモリ65のメモリ１に格納されて
いる閾値１よりも大きい場合には、高速付随制御チャネ
ル(FACCH)であると判定し、メモリ65のメモリ２に格納
されている閾値２より小さい場合には、その他のチャネ
ルであると判定し、閾値１と閾値２の間である場合に
は、尤度付加部63の結果とフラグ検出部64の結果を使っ
て、検出されたフラグ（情報ビット）の内容が高速付随
制御チャネル(FACCH)であることを示す場合には、その
フラグ（情報ビット）の尤度を足していき、高速付随制
御チャネル(FACCH)でないことを示す場合には、そのフ
ラグ（情報ビット）の尤度を引いていき、その結果が、
メモリ65のメモリ３に格納されている閾値３よりも大き
い場合には、高速付随制御チャネル(FACCH)であると判
定し、小さい場合には、その他のチャネルであると判定
する。チャネルデコード部67では、FACCH判定部66の判
定結果に基づきチャネルデコードを行ない、その結果を
出力端子68に出力する。
て説明する。前記第６の実施の形態において、入力端子
61に受信信号が入力すると、等化部62で受信信号の歪等
が補正される。尤度付加部63では、等化部62で補正され
た受信信号に対し尤度を付加し、フラグ検出部64では、
尤度付加部63で尤度の付加された信号から、復号フレー
ム単位における、高速付随制御チャネル(FACCH)である
ことを示すフラグ（情報ビット）を検出する。FACCH判
定部66では、フラグ検出部64で検出されたフラグ（情報
ビット）の内容が高速付随制御チャネル(FACCH)である
ことを示す場合に、あるパラメータをカウントアップし
ていき、その結果が、メモリ65のメモリ１に格納されて
いる閾値１よりも大きい場合には、高速付随制御チャネ
ル(FACCH)であると判定し、メモリ65のメモリ２に格納
されている閾値２より小さい場合には、その他のチャネ
ルであると判定し、閾値１と閾値２の間である場合に
は、尤度付加部63の結果とフラグ検出部64の結果を使っ
て、検出されたフラグ（情報ビット）の内容が高速付随
制御チャネル(FACCH)であることを示す場合には、その
フラグ（情報ビット）の尤度を足していき、高速付随制
御チャネル(FACCH)でないことを示す場合には、そのフ
ラグ（情報ビット）の尤度を引いていき、その結果が、
メモリ65のメモリ３に格納されている閾値３よりも大き
い場合には、高速付随制御チャネル(FACCH)であると判
定し、小さい場合には、その他のチャネルであると判定
する。チャネルデコード部67では、FACCH判定部66の判
定結果に基づきチャネルデコードを行ない、その結果を
出力端子68に出力する。
【００２８】このように、従来例では復号タイミング毎
にビタビ・アルゴリズムを用いて高速付随制御チャネル
(FACCH)であるかどうかを判定していたのに比べ、従来
より使用されている情報を使うことで、演算量を殆ど増
加させずに判定することができる。また、前記第５の実
施の形態に比べ、判定するための閾値を複数用いること
で、更に精度良く判定することができる。
にビタビ・アルゴリズムを用いて高速付随制御チャネル
(FACCH)であるかどうかを判定していたのに比べ、従来
より使用されている情報を使うことで、演算量を殆ど増
加させずに判定することができる。また、前記第５の実
施の形態に比べ、判定するための閾値を複数用いること
で、更に精度良く判定することができる。
【００２９】図７は、本発明の第７の実施の形態を示す
ものである。図７において、71は受信信号が入力する入
力端子であり、等化部73に接続されている。72はＣＰＵ
等に接続され制御情報等が入力する入力端子である。尤
度付加部74は、等化部73に接続され、等化部73で受信信
号の歪等が補正された信号ビット毎に尤度を付加する。
フラグ検出部75は、尤度付加部74に接続され、尤度の付
加された信号から高速付随制御チャネル(FACCH)である
ことを示すフラグ（情報ビット）を検出する。メモリ76
は、高速付随制御チャネル(FACCH)であるかを判定する
ために使用する閾値を格納する。FACCH判定部77は、尤
度付加部74とフラグ検出部75とメモリ76に接続され、フ
ラグ検出部75で検出された内容が高速付随制御チャネル
(FACCH)であるかどうかを判定する。モード判定部78
は、入力端子72に接続され、高速付随制御チャネル(FAC
CH)のみの受信モードであるか否かの判定を行なう。チ
ャネルデコード部79は、尤度付加部74に接続され、尤度
付加部74で尤度が付加された信号をチャネルデコードす
るものであるが、FACCH判定部77で判定された結果また
はモード判定部78で判定された結果からFACCHデコード
するか、その他のチャネルをデコードするかを切り換え
る。710はチャネルデコード部79に接続されている出力
端子である。
ものである。図７において、71は受信信号が入力する入
力端子であり、等化部73に接続されている。72はＣＰＵ
等に接続され制御情報等が入力する入力端子である。尤
度付加部74は、等化部73に接続され、等化部73で受信信
号の歪等が補正された信号ビット毎に尤度を付加する。
フラグ検出部75は、尤度付加部74に接続され、尤度の付
加された信号から高速付随制御チャネル(FACCH)である
ことを示すフラグ（情報ビット）を検出する。メモリ76
は、高速付随制御チャネル(FACCH)であるかを判定する
ために使用する閾値を格納する。FACCH判定部77は、尤
度付加部74とフラグ検出部75とメモリ76に接続され、フ
ラグ検出部75で検出された内容が高速付随制御チャネル
(FACCH)であるかどうかを判定する。モード判定部78
は、入力端子72に接続され、高速付随制御チャネル(FAC
CH)のみの受信モードであるか否かの判定を行なう。チ
ャネルデコード部79は、尤度付加部74に接続され、尤度
付加部74で尤度が付加された信号をチャネルデコードす
るものであるが、FACCH判定部77で判定された結果また
はモード判定部78で判定された結果からFACCHデコード
するか、その他のチャネルをデコードするかを切り換え
る。710はチャネルデコード部79に接続されている出力
端子である。
【００３０】次に、前記第７の実施の形態の動作につい
て説明する。前記第７の実施の形態において、入力端子
71に受信信号が入力すると、等化部73で受信信号の歪等
が補正される。尤度付加部74では、等化部73で補正され
た受信信号に対しビット毎に尤度を付加し、フラグ検出
部75では、尤度付加部74で尤度の付加された信号から、
復号フレーム単位における、高速付随制御チャネル(FAC
CH)であることを示すフラグ（情報ビット）を検出す
る。FACCH判定部77では、フラグ検出部75で検出された
フラグ（情報ビット）の内容が高速付随制御チャネル(F
ACCH)であることを示す場合に、そのフラグ（情報ビッ
ト）に対する尤度を足していき、検出されたフラグ（情
報ビット）の内容が高速付随制御チャネル(FACCH)でな
いことを示す場合に、そのフラグ（情報ビット）に対す
る尤度を引いていき、その結果が、メモリ76に格納され
ている閾値よりも大きい場合には、高速付随制御チャネ
ル(FACCH)であると判定し、小さい場合には、その他の
チャネルであると判定する。一方、入力端子72から入力
する制御信号から、モード判定部78では、高速付随制御
チャネル(FACCH)のみの受信モードであるか否かの判定
を行ない、高速付随制御チャネル(FACCH)のみの受信モ
ードであると判定した場合には、フラグ検出部75、FACC
H判定部77を介さずに尤度付加部74の出力信号をそのま
まチャネルデコード部79に接続し、FACCHデコードさ
せ、高速付随制御チャネル(FACCH)のみの受信モードで
ないと判定した場合には、フラグ検出部75、FACCH判定
部77を介してチャネルデコード種別の切り換えを行な
う。チャネルデコード部79では、FACCH判定部77または
モード判定部78の判定結果に基づきチャネルデコードを
行ない、その結果を出力端子710に出力する。
て説明する。前記第７の実施の形態において、入力端子
71に受信信号が入力すると、等化部73で受信信号の歪等
が補正される。尤度付加部74では、等化部73で補正され
た受信信号に対しビット毎に尤度を付加し、フラグ検出
部75では、尤度付加部74で尤度の付加された信号から、
復号フレーム単位における、高速付随制御チャネル(FAC
CH)であることを示すフラグ（情報ビット）を検出す
る。FACCH判定部77では、フラグ検出部75で検出された
フラグ（情報ビット）の内容が高速付随制御チャネル(F
ACCH)であることを示す場合に、そのフラグ（情報ビッ
ト）に対する尤度を足していき、検出されたフラグ（情
報ビット）の内容が高速付随制御チャネル(FACCH)でな
いことを示す場合に、そのフラグ（情報ビット）に対す
る尤度を引いていき、その結果が、メモリ76に格納され
ている閾値よりも大きい場合には、高速付随制御チャネ
ル(FACCH)であると判定し、小さい場合には、その他の
チャネルであると判定する。一方、入力端子72から入力
する制御信号から、モード判定部78では、高速付随制御
チャネル(FACCH)のみの受信モードであるか否かの判定
を行ない、高速付随制御チャネル(FACCH)のみの受信モ
ードであると判定した場合には、フラグ検出部75、FACC
H判定部77を介さずに尤度付加部74の出力信号をそのま
まチャネルデコード部79に接続し、FACCHデコードさ
せ、高速付随制御チャネル(FACCH)のみの受信モードで
ないと判定した場合には、フラグ検出部75、FACCH判定
部77を介してチャネルデコード種別の切り換えを行な
う。チャネルデコード部79では、FACCH判定部77または
モード判定部78の判定結果に基づきチャネルデコードを
行ない、その結果を出力端子710に出力する。
【００３１】このように、従来例では復号タイミング毎
にビタビ・アルゴリズムを用いて高速付随制御チャネル
(FACCH)であるかどうか判定していたのに比べ、無駄な
処理は前もって省き、従来より使用されている情報を使
うことで、演算量を殆ど増加させずにチャネルのデコー
ドを行なうことができ、かつ精度良く実現できる。ま
た、前記第６の実施の形態に比べ、予め高速付随制御チ
ャネル(FACCH)のみの受信モードであると分かっている
場合には、無駄な処理、フラグの検出及び判定処理を省
くことができる。
にビタビ・アルゴリズムを用いて高速付随制御チャネル
(FACCH)であるかどうか判定していたのに比べ、無駄な
処理は前もって省き、従来より使用されている情報を使
うことで、演算量を殆ど増加させずにチャネルのデコー
ドを行なうことができ、かつ精度良く実現できる。ま
た、前記第６の実施の形態に比べ、予め高速付随制御チ
ャネル(FACCH)のみの受信モードであると分かっている
場合には、無駄な処理、フラグの検出及び判定処理を省
くことができる。
【００３２】
【発明の効果】上述した実施の形態より明らかなよう
に、本発明は、従来より存在する機能から得られる情報
を活用して殆ど演算量を増加させずに、かつ精度良く高
速付随制御チャネル(FACCH)を検出できるという効果を
奏することができる。
に、本発明は、従来より存在する機能から得られる情報
を活用して殆ど演算量を増加させずに、かつ精度良く高
速付随制御チャネル(FACCH)を検出できるという効果を
奏することができる。
【図１】本発明の第１の実施の形態のデータ受信装置示
すブロック図、
すブロック図、
【図２】本発明の第２の実施の形態のデータ受信装置示
すブロック図、
すブロック図、
【図３】本発明の第３の実施の形態のデータ受信装置示
すブロック図、
すブロック図、
【図４】本発明の第４の実施の形態のデータ受信装置示
すブロック図、
すブロック図、
【図５】本発明の第５の実施の形態のデータ受信装置示
すブロック図、
すブロック図、
【図６】本発明の第６の実施の形態のデータ受信装置示
すブロック図、
すブロック図、
【図７】本発明の第７の実施の形態のデータ受信装置示
すブロック図、
すブロック図、
【図８】ＧＳＭシステムのデータフォーマット例、
【図９】ＰＨＳシステムのデータフォーマット例、
【図１０】従来例の動作フローチャートである。
11、21、31、41、51、61、71、72 入力端子 12、22、32 復調部 13、23、33、44、54、64、75 フラグ検出部 14、25 チャネル種別判定部 15、26、36、47、57、67、79 チャネルデコード部 16、27、37、48、58、68、710 出力端子 24 尤度計算部 43、53、63、74 尤度付加部 34、45、55、76 メモリ 35、46、56、66、77 ＦＡＣＣＨ判定部 42、52、62、73 等化部 65 メモリ１〜３ 78 モード判定部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 7/24 - 7/26 H04Q 7/00 - 7/38
Claims (2)
- 【請求項１】 受信した高速付随制御チャネル(FACCH)
が復号できる最小の単位中に、等化処理によって受信信
号の歪等が補正された等化出力信号から高速付随制御チ
ャネル(FACCH)であることを示すフラグを検出し、その
検出個数と３つの判定用識別値を使って、フラグの個数
が判定用識別値１より大きい場合には高速付随制御チャ
ネル(FACCH)であるとし、フラグの個数が判定用識別値
２より小さい場合には高速付随制御チャネル(FACCH)で
ないとし、フラグの個数が判定用識別値１と判定用識別
値２の間である場合には等化後データの尤度情報を使っ
てそれぞれのフラグの確からしさを算出してその結果が
判定用識別値３との大小で高速付随制御チャネル(FACC
H)であるかどうかを判定する、高速付随制御チャネル(F
ACCH)を検出する手段を備えたデータ受信装置。 - 【請求項２】 受信した高速付随制御チャネル(FACCH)
が復号できる最小の単位中に、等化処理によって受信信
号の歪等を補正された等化出力信号から高速付随制御チ
ャネル(FACCH)であることを示すフラグを検出し、等化
後データの尤度情報を使ってそれぞれのフラグの確から
しさを算出して、その結果がある判定用識別値より大き
い場合には高速付随制御チャネル(FACCH)であるとし、
判定用識別値より小さい場合には高速付随制御チャネル
（FACCH)でないと判定する、高速付随制御チャネル(FAC
CH)を検出する手段と、あらかじめ、高速付随制御チャ
ネル(FACCH)のみの受信モードであると分かっている場
合には前記高速付随制御チャネル(FACCH)の検出手順を
省く手段とを備えたデータ受信装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34632395A JP3160516B2 (ja) | 1995-12-13 | 1995-12-13 | データ受信装置 |
| US08/729,747 US5898736A (en) | 1995-12-13 | 1996-10-07 | Data receiving system |
| NO964355A NO318216B1 (no) | 1995-12-13 | 1996-10-14 | Datamottakssystem |
| EP96307648A EP0782287A3 (en) | 1995-12-13 | 1996-10-22 | Data receiving system with channel identification |
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