JP3156611B2 - データ多重分離装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ多重分離装
置に関し、特に同期通信のデータ多重分離装置に関す
る。

【０００２】

【従来の技術】ＩＳＤＮなどのディジタル同期通信にお
いては、同期ビットや実際のデータは多重化されて伝送
される。例えばＴＶ会議システムなどで使用される、
Ｈ．２２１やＨ．２２３（ＩＴＵ勧告）のデータ多重分
離方式では、送信側では、同期、音声、画像、その他の
データが多重化され、１または複数のディジタルチャネ
ル上にて伝送される。受信側では、これらの多重化され
たデータを受け取った後、多重化された方式に従ってデ
ータを分離し、それぞれのデータを復号化するユニット
へと分配する。

【０００３】データ分離に注目した場合、従来、ハード
ウェア回路を用いてデータ分離を行う場合のハードウェ
アとしては、図１４に示すように、主に、階層化された
プロトコル処理部と、プロトコル処理部から出力される
シフト量制御情報によって動作するシフタから構成され
ている（例えば特開平４−２０７７２８号公報等の記載
参照）。

【０００４】図１４を参照すると、シリアルデータ通信
の場合、シリアルデータはシリアルパラレル変換器１５
によってパラレルデータに変換された後、フレーミング
規則に従ったプロトコル情報によってシフト量を変換さ
せるシフタ１６へと入力される。

【０００５】シフタから出力されたデータは、同期検出
器及びプロトコル処理を行うプロトコル解析／データ分
離部１７へと入力される。同期検出器およびプロトコル
処理部は所定のフレーミング規定によって割り当てられ
た同期ビットを検出し、そのビットシフト量１８をシフ
タ１６へと転送する。

【０００６】またプロトコル処理部は階層化され、同期
パターンに適合するビット列を高速に検出する構造とな
っている。例えば図１４において、プロトコル１とプロ
トコル１−１〜１−ｎのように階層化されている。

【０００７】Ｈ．２２１勧告に基づいたデータ多重分離
を行う場合には、仮に２ＢチャネルのＩＳＤＮ回線を使
用すると、１６ビットのデータをテストしなくてはなら
ないため、少なくとも同期ビット検出のために１６個の
シフタ、および階層化されたコンパレータが必要であ
る。さらに、同期ビットを検出した後のプロトコルの判
断を行うために、プロトコルによって判断されたフレー
ミング規則によって、シフトレジスタの入力ビット数を
制御するようにしたステート（状態）マシンを構成しな
ければならない。

【０００８】これに対して、ソフトウェアのみを用いて
データ多重分離を行う場合の処理は、主に同期フェー
ズ、分離フェーズに分解される。

【０００９】ＩＳＤＮ上で、Ｈ．２２１勧告に基づいた
データ多重分離を行う場合のフローチャートは、図１５
に示すようなものとなる。

【００１０】図１５を参照すると、Ｈ．２２１では、８
０オクテットのデータ（マルチフレーム）を１つのフレ
ーミング単位として使用するため、まず８０オクテット
のデータを取り込めたかどうかを判断し（ステップＳ１
０２）、第１サブチャネル内に同期パターンに適合する
値があるかどうかを判断する（ステップＳ１０４）。

【００１１】ここで検出できなかった場合、他チャネル
に検索範囲を移すこととなる（ステップＳ１０５）。

【００１２】ＩＳＤＮのＢチャネルは８つのサブチャネ
ルを含むため、最悪これを８回行うこととなる。８回行
って同期検出ができなかった場合には、エラー処理を行
う（ステップＳ１０７）。

【００１３】８ビットの同期パターンの場合、１サブチ
ャネル内の８ビットデータの抽出のためには、最低デー
タ入力動作８回、論理演算動作８回、比較演算動作１
回、計１７回のインストラクションサイクルが必要であ
る。このため、８０オクテット内の全てについて同期検
出動作を行うものとすると、 １７×８（ｂｉｔ）×８０＝１３６００インストラクシ
ョンサイクルが必要となる（同期フェーズ）。

【００１４】同期ビットを検出することができれば（ス
テップＳ１０４のＹｅｓ）、プロトコルのパターンを解
析し（ステップＳ１０８）、これによって得られたフレ
ーミング規則に則ったビット分割パターンを導き出し
（ステップＳ１０９）、シフト動作によって実際にデー
タの分割を行う（ステップＳ１１０）。

【００１５】この場合、１つのバイトデータに対して、
最大４回のビットマスク及びシフト動作と、１回のデー
タ入力動作が必要とされるため、 ２（マスク・シフト）×４×８０＋８０（リード）＝７
２０インストラクションサイクル が必要となる（分離フェーズ）。

【００１６】

【発明が解決しようとする課題】上記したように、ハー
ドウェアのみでデータ多重分離を行おうとした場合、図
１４にその構成を示したように、ビット同期部分とプロ
トコル解析部分は不可分のものとなり、またフレーミン
グパターンに適応した解析ユニットを階層的に持つた
め、ハードウェア規模が大きくなりやすい、という問題
点を有している。

【００１７】さらにフレーミング部分に新たなフレーミ
ングパターンが割り当てられた場合に、これに対応する
ためには、図１４において符号１７で示すプロトコル解
析部分に追加を行うに当たって、プロトコルを判断し、
シフトレジスタの入力動作を決定するステートマシンに
対して、新たな状態遷移を追加することが必要とされる
ため、新規プロトコルへの対応時間の変更は、大掛かり
なものとなり、この変更に要する期間（工数）は、ソフ
トウェアによるものよりも、長くなるという、問題点を
有している。

【００１８】一方、ソフトウェアを用いてデータの多重
分離を行う場合には、汎用性／柔軟性は非常に高くな
り、メンテナンス性も向上するとともに、開発期間の短
縮などの利点があるものの、上記従来方式においては、
初期の同期検出部分において、経験則的な検索手順から
所要インストラクションサイクルの削減はできるという
可能性があるものの、上記したように、最悪１３６００
インストラクションサイクル、同期検出後のデータ分離
多重において、１オクテット毎に７２０インストラクシ
ョンサイクルもの処理量となり、極めて高性能なプロセ
ッサが必要とされる、という問題点を有している。

【００１９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、データ多重分離
システムをハードウェアのみで構成した場合と比較し
て、回路・装置構成を簡略化することができるととも
に、さらに複雑な処理の多いプロトコル部分をマイクロ
プロセッサを用いて行うことにより、システムの保守性
向上が望めるだけでなく、新たなプロトコルに対してソ
フトウェア部分のみの変更で対応可能とし、その結果生
産性の向上を図るデータ多重分離装置を提供することに
ある。

【００２０】また、本発明は、ソフトウェアのみで構成
した場合と比較した場合に、マイクロプロセッサに要求
される性能を下げることができ、結果としてシステムの
簡略化に寄与するデータ多重分離装置を提供することも
その目的としている。

【００２１】

【課題を解決するための手段】前記目的を達成するた
め、本発明のデータ多重分離システムは、ディジタルの
シリアルデータをパラレルデータに変換してマイクロプ
ロセッサに入力し、前記マイクロプロセッサを通じて前
記入力データを一時的に蓄積するメモリと、前記マイク
ロプロセッサにより設定される伝送線路上でのシフト補
正量を示す伝送線路シフト補正レジスタと、前記メモリ
より読み出したデータを入力し前記伝送線路シフト補正
レジスタが示すシフト補正量に応じたシフト動作を行う
データシフトレジスタと、前記マイクロプロセッサにお
いて判断したフレーミング規則を格納するレジスタと、
前記フレーミング規則を示すレジスタの情報によりカウ
ント動作をするカウンタと、前記カウンタのアドレス情
報に従ってフレーミング規則をセレクタの選択情報とし
て出力するルックアップテーブルＲＯＭ（ＬＵＴ ＲＯ
Ｍ）と、前記ルックアップテーブルＲＯＭの出力した情
報に従って、前記データシフトレジスタの出力を分配す
るデータセレクタと、前記データセレクタで分配された
データを格納する複数のシフトレジスタ群と、前記マイ
クロプロセッサが、データを出力する度に前記シフトレ
ジスタ群の中のシフトレジスタの内容をチェックし同期
検出およびプロトコル判定情報をソフトウエアにて行う
手段と、前記手段によって判断された前記プロトコル判
定情報によって前記フレーミング規則の決定をソフトウ
ェアにて行う手段と、を備えたことを特徴とする。

【００２２】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、データ多重分離のフレーミング規則に注目し、その
出現パターンをいくつかの組に分け、その組み合わせに
より、参照テーブルＲＯＭ（ＬＵＴ：Ｌｏｏｋ Ｕｐ
Ｔａｂｌｅ；ルックアップテーブル）内に保持されたシ
フト量を導出し、この値によってシフタを動作させるハ
ードウェア部分と、このハードウェアを使用して、実際
のデータ多重分離を行うソフトウェア部を備えている。

【００２３】より詳細には、本発明は、その好ましい実
施の形態において、ディジタルのシリアルデータをパラ
レルデータに変換してマイクロプロセッサ（図１の２）
に入力し、マイクロプロセッサを通じて前記入力データ
を一時的に蓄積するメモリ（図１の３）と、このメモリ
（図１の３）より読み出した値を入力するシフトレジス
タ（図１の４）と、マイクロプロセッサからの情報によ
りシフトレジスタ（図１の４）に、伝送線路上でのシフ
ト補正量を設定するためのレジスタ（図１の５）と、マ
イクロプロセッサにおいて判断したフレーミング規則を
格納するレジスタ（図１の６）と、フレーミング規則を
示すレジスタ（図１の６）の情報によりカウント動作を
するカウンタ（図１の７）と、このカウンタ（図１の
７）から出力されるアドレス情報に従ってフレーミング
規則をセレクタの選択情報として出力するルックアップ
テーブルＲＯＭ（図１の８）と、ルックアップテーブル
ＲＯＭの出力した情報に従ってシフトレジスタ（図１の
４）の出力データを複数のシフトレジスタ群（図１の１
０）に分配するデータセレクタ（図１の９）と、をハー
ドウェア部分として備え、マイクロプロセッサ（図１の
２）においては、シフトレジスタ（図１の１０）によっ
て分離されたデータを解析して同期検出およびプロトコ
ル判定をソフトウェアで行うプログラム（図１の１２、
１３）と、このプログラムによって判断されたプロトコ
ル判定情報によってフレーミング規則を決定するプログ
ラム（図１の１４）と、を有する。

【００２４】本発明の実施の形態においては、このよう
な、ソフトウェア及びハードウェア処理の切り分けを行
うことで、システムコスト、柔軟性ともに優れたデータ
多重分離システムを構築することができる。

【００２５】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図２は、本発明の一実施例の概略構
成を示すブロック図である。また図１は、本発明の一実
施例の構成を説明するための図である。

【００２６】図２を参照すると、本発明の一実施例は、
通信回線上を伝送されてきたシリアルデータをパラレル
データに変換するシリアルパラレル変換器２６と、パラ
レルデータを入力とするマイクロプロセッサ２８と、メ
モリ２９と、ビット多重分離回路２７と、を備えて構成
される。

【００２７】より詳細には、図１を参照すると、通信回
線上を伝送されてきたシリアルデータは、シリアルパラ
レル変換器１にてパラレルデータに変換され、マイクロ
プロセッサ２へと入力される。

【００２８】マイクロプロセッサ２はこのデータを一旦
メモリ３に蓄積し、順次データシフトレジスタ４へ送出
する。

【００２９】処理が始まると、まずマイクロプロセッサ
２で実行されるプログラムは、処理開始のための初期値
を伝送線路上のシフト量を補正するためのレジスタ（伝
送線路シフト補正レジスタ）５、及びフレーミング種別
（規則）指定レジスタ６に設定する（図１の初期設定１
１）。

【００３０】次にマイクロプロセッサ２上のプログラム
は、データシフトレジスタ４とデータレジスタセレクタ
９によって分割され、シフトレジスタ群１０に振り分け
られたデータ（分離されたデータ）を解析して同期検出
を行う。この時、伝送線路上の補正量を検出するため、
伝送線路シフト補正レジスタ５の補正量を変更しながら
検索（補正量検索）を行う（図１の同期検出１２参
照）。

【００３１】同期検出がなされた後は、プロトコルを解
析し（図１のプロトコル検出１３）、得られたフレーミ
ング規則に則り、データのフレーミング規則（種別）を
フレーミング種別レジスタ６に設定し、ルックアップテ
ーブルＲＯＭ８に格納されたフレーミング情報に従って
データ分離を行う（図１のデータ分離１４参照）。

【００３２】以下、ＩＴＵ勧告Ｈ．２２１を例にとって
説明する。

【００３３】まず、Ｈ．２２１のビットフレーミング規
則に注目し、いくつかのビット分割のパターン分けを行
う。Ｈ．２２１におけるＩＳＤＮ回線を想定したＢチャ
ネルのフレーム構造は、図３に示すようなものになる。
同期ビットは、サブチャネル８のＦＡＳ（Ｆrame Ａli
gnment Ｓignal）に設定されており、この情報をもと
にデータ同期を行うこととになる。第８サブチャネルに
配置されたＦＡＳによりフレーム及びマルチフレームの
同期をとり、ＢＡＳ（Ｂitrate ＡllocationＳignal）
の制御により、多重方法をサブマルチフレームごとに切
り替える。

【００３４】次にＩＳＤＮのＢチャネルデータ２回線
（２Ｂ）を使用した場合の典型的なビット配置を図４に
示す。図４は、Ｈ．２２１勧告に基づいて音声データ
を、Ｇ．７２２（ＩＴＵ勧告）ＬＳＤ（Ｌow Ｓpeed
Ｄata）を１２００ｂｐｓ、ＭＬＰ（Ｍulti Ｌayered
Ｐrotocol）を４ｋｂｐｓとした時のフレーミングであ
る。

【００３５】図５は、音声データを、図４のＧ．７２２
より、Ｇ．７２８（ＩＴＵ勧告）に変更した場合のフレ
ーミング例となる。なお、図中の「Ａ」は音声データ、
「Ｖ」は画像データを、また添え字の数字はビット列の
順番を示している。

【００３６】ここで、２Ｂの初期チャネルに注目した場
合、Ｈ．２２１で使用されるＧ．７１１、Ｇ．７２２、
Ｇ．７２８の各音声データ形式によって、ビットスライ
スのパターン分けを行うと、図６から図８に示す２６パ
ターンに分解することができる。

【００３７】これより、さらにパターン化を進め、出現
するビットパターンの分類を行うと、図９に示すよう
に、Ａ〜Ｆの６パターンに分類できる。

【００３８】第２チャネルのビットパターンはＶｉｄｅ
ｏおよびＦＡＳまたはＢＡＳであるため、図１０に示す
Ｇ、Ｈの２パターンに分類できる。

【００３９】これにより、２Ｂ回線のビット分割は、初
期チャネルで６パターン、第２チャネルで２パターンの
組み合わせ、すなわち１２パターンの組み合わせとな
る。

【００４０】このうち、Ｈ．２２１の規格上、出現しな
いパターンを削除すると、結局、ビット分割は、最終的
に、 Ａ＋Ｇ、Ａ＋Ｈ、Ｂ＋Ｈ、Ｃ＋Ｇ、Ｃ＋Ｈ、Ｄ＋Ｈ、Ｅ
＋Ｇ、Ｅ＋Ｈ、Ｆ＋Ｇ、Ｆ＋Ｈ の１０パターンに集約することができる。

【００４１】この考えを基に、本発明の一実施例とし
て、マイクロプロセッサの補助回路を構築すると、図１
１に示すようなものとなる。

【００４２】図１１を参照すると、入力は１６ビットシ
フトレジスタ３０に対し、基本チャネルの１オクテット
（８ビット）、第２チャネルの１オクテット（８ビッ
ト）を結合した計１６ビットで行われる。さらに、伝送
線路上でのビットシフトを補正するため、全体的なビッ
トシフト構成のヘッドルームとしてシフトレジスタ４０
を設ける。ＩＳＤＮは１オクテット＝８ビットであるか
ら、７ビットのヘッドルームが設定される。伝送線路上
でのビットシフトが何ビットであるかは、マイクロプロ
セッサよりホストバスを介してシフトポジションレジス
タ４２に書き込まれ、この情報を用いて、ヘッドルーム
の何ビット目から読み出すかをコントローラ４１とセレ
クタ３９によって指定する構成となっている。

【００４３】前述のビットシフトの形式は、ルックアッ
プテーブル（ＬＵＴ）ＲＯＭ３５に左端ビットよりの切
り分け量のデータをセレクタ３８の切り替えデータとし
て格納されている。

【００４４】どの切り分け形式を選択するかは、マイク
ロプロセッサよりホストバスを介してビット分割パター
ン指定レジスタ３３に設定される。

【００４５】この設定を初期値として動作するカウンタ
３４は、シフトレジスタ３０のシフト動作と同期してカ
ウント動作を行い、ＬＵＴ ＲＯＭ３５の読み出しアド
レスを更新する。

【００４６】ＬＵＴ ＲＯＭ３５から出力された情報に
基づきセレクタ３８は、入力データを設定されたデータ
長に切り分け、シフトレジスタ群３６に振り分ける。

【００４７】分離されるデータの内、マイクロプロセッ
サの操作によってバイト境界での制御が比較的容易なも
のは、図９、図１０のうち、Ｓ１、Ｓ２、Ｓ３、Ｓ４に
当たるものである。

【００４８】よって、これらに対して、８ビットのシフ
トレジスタ群３６を設け、それ以外のデータ（Ｖｉｄｅ
ｏ、Ａｕｄｉｏ）については、２４ビット長のシフトレ
ジスタ３７を設けることとする。

【００４９】さらに、シフトレジスタ３７に対して、２
４ビット中８ビットのデータが形成された時点を、マイ
クロプロセッサにデータ引き取り要求として通知するた
めの３ビットカウンタ３２を設ける。

【００５０】図１１に示す補助回路を用いてデータ多重
分離を行う場合の手順は、ソフトウェアによるデータ多
重分離と同じく、同期フェーズ、分離フェーズの二つに
分けられる。

【００５１】同期フェーズでは、入力データ中から同期
パターンを検出するが、まず初期チャネルのヒット分離
パターンをＣまたはＥとして処理を行う。マイクロプロ
セッサより、このデータ多重分離回路に入力されたデー
タはサブチャネルの１ビット×８にスライスされたデー
タをバイトデータとして出力する。

【００５２】マイクロプロセッサはデータをデータ多重
分離回路に出力する度にシフトレジスタの内容をチェッ
クし、ここに同期パターンが出現していないかをチェッ
クする。

【００５３】本実施例に挙げた、図９に示す分割パター
ン構造では、１ビットにスライスされたサブチャネルの
データをチェックできるのは、サブチャネルデータを格
納するＳ２、Ｓ３となるため、一度に検査できるのは２
サブチャネル分となる。

【００５４】これを４回繰り返せば、１から８までのす
べてのサブチャネルに関して検査を終了することがで
き、全体的なシフト量が得られる。このとき得られた値
は、全体的なシフト量制御用のレジスタ４２に設定して
おく。

【００５５】次に、分離フェーズにおいては、プロトコ
ルより得られた情報によって、１０種類の分割パターン
の内の一つを選び出し、これをデータ多重分離回路に通
知した後、所定のデータをデータ多重分離回路に出力し
て、分離されたデータを得ることとなる。

【００５６】この場合、同期フェーズにおいて、マイク
ロプロセッサ（ＣＰＵ）のインストラクションサイクル
は、１回のデータ入力動作、１回のデータ出力動作、４
回のシフト動作となるため、１サブマルチフレーム内の
同期ビット検出は、 （１＋１＋４）×８０＝４８０インストラクションサイ
クル、 となる。これはソフトウェアのみで行った場合の４％で
ある。

【００５７】さらに分離フェーズでは、最悪時で１回の
データ入力動作、１回のデータ出力動作、１回のデータ
分離パターン指定動作が必要で、１サブマルチフレーム
内のビット分離は、 （１＋１＋１）×８０＝２４０インストラクションサイ
クル、 となり、この処理をソフトウェアのみで行った場合の３
３％となる。

【００５８】次に本発明の第２の実施例として、ＬＵＴ
ＲＯＭを用いて、データ多重化を行うシステムの構成
をブロック図にて図１２に示す。図１２を参照すると、
本発明の第２の実施例において、ハードウェアの構成
は、図２に示したマイクロプロセッサ及びシリアルパラ
レル変換器のデータ入力部分がデータ出力部分へと変更
される。

【００５９】ビット多重化補助回路４４の詳細を図１３
に示す。

【００６０】図１３を参照すると、マイクロプロセッサ
は、ホストバスを介して、まずこれから合成しようとす
るデータのパターンをＬＵＴ ＲＯＭ４７のポインタ指
定レジスタ４８に指定する。

【００６１】この時のパターンは、前記した実施例にお
ける、図９および図１０で示したＡ〜Ｆ、Ｇ〜Ｈの組み
合わせを示すものである。

【００６２】多重化するデータはそれぞれ、８ビットレ
ジスタ群５４、および２４ビットレジスタ５３にホスト
プロセッサより書き込まれる。

【００６３】合成処理が開始されると、ポインタ指定レ
ジスタ４８より指定されたアドレスよりカウンタ４９に
よって順次、ＬＵＴ ＲＯＭ４７内にビットパターンを
シフト量として記憶させたデータが読み出される。

【００６４】ＬＵＴ ＲＯＭ４７より読み出されたデー
タは、動作させるシフトレジスタを選択するデコーダ５
０に入力され、選択されたシフトレジスタのシフト動作
を行う。またセレクタ５２によって、合成するシフトレ
ジスタの出力データを選択し、１６ビットシフトレジス
タ５１へと送出する。

【００６５】２４ビットのシフトレジスタから送出され
るデータの個数は、３ビットカウンタ５３によって計測
され、８ビットシフトするごとにホストプロセッサに通
知し、新たな８ビットデータを要求する。

【００６６】ソフトウェアのみを用いてデータ多重化を
実現した場合、例えば図９および図１０中のＡおよびＧ
のパターンを選択すると、データの読み込みに、４イン
ストラクションサイクル、データのマスク（論理積）
に、５インストラクションサイクル、シフト動作に、５
インストラクションサイクル、ビットの合成（論理和）
に、５インストラクションサイクル、の計１５インスト
ラクションサイクルの操作が必要となる。

【００６７】一方、この実施例のシステムを使用するこ
とで、データの読み込みに、４インストラクションサイ
クル、データの書き込みに、５インストラクションサイ
クル、の計９インストラクションサイクルとなり、これ
はソフトウェアのみを用いてデータ多重化処理を行った
場合の６０％となる。

【００６８】

【発明の効果】以上説明したように、本発明によれば、
プロトコルに最適化されたシフトレジスタと、プロトコ
ルのパターンより導出されたデータフレーミング規則に
格納したＬＵＴ ＲＯＭと、このＬＵＴ ＲＯＭから出
力されたデータによって切り替えられるセレクタからな
る補助回路と、マイクロプロセッサより構成され、ソフ
トウェアによるシステムの柔軟性を損なわずに、ソフト
ウェアの負担を軽減するという効果を奏する。

【００６９】本発明の効果の一例を定量的に示せば、同
期検出部分は、ソフトウェアのみを用いた場合に比べて
最大４％に、ビット分離部分は３３％に低減している。

【図面の簡単な説明】

【図１】本発明の一実施例のデータ分離装置を説明する
ための図である。

【図２】本発明の一実施例の構成を示すブロック図であ
る。

【図３】ＩＳＤＮのサブチャネル構造を説明するための
図である。

【図４】Ｈ．２２１フレーミング例１を説明するための
図である。

【図５】Ｈ．２２１フレーミング例２を説明するための
図である。

【図６】音声データにＧ．７２８を使用した場合のビッ
トスライスパターンを示す図である。

【図７】音声データにＧ．７２２を使用した場合のビッ
トスライスパターンを示す図である。

【図８】音声データにＧ．７１１を使用した場合のビッ
トスライスパターンを示す図である。

【図９】初期チャネルのビット分割パターンを示す図で
ある。

【図１０】第２チャネルのビット分割パターンを示す図
である。

【図１１】データ分割用ハードウェアを説明するための
図である。

【図１２】本発明の第２の実施例の構成を示すブロック
図である。

【図１３】本発明の第２の実施例におけるデータ合成用
ハードウェアを説明するための図である。

【図１４】ハードウェア構成によるデータ多重分離を説
明するための図である。

【図１５】ソフトウェア構成によるデータ多重分離を説
明するための図である。

【符号の説明】

２ マイクロプロセッサ ３ メモリ ４ データシフトレジスタ ５ レジスタ（伝送線路シフト補正レジスタ） ６ フレーミング種別（規則）指定レジスタ ７ カウンタ ８ ルックアップテーブルＲＯＭ ９ データレジスタセレクタ １０ シフトレジスタ群 １２ 同期検出プログラム １３ プロトコル検出プログラム １４ データ分離プログラム ２６ シリアルパラレル変換器 ２７ ビット多重分離回路 ２８ マイクロプロセッサ ２９ メモリ

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ディジタルのシリアルデータをパラレルデ
   ータに変換してマイクロプロセッサに入力し、前記マイ
   クロプロセッサを通じて前記入力データを一時的に蓄積
   するメモリと、 前記マイクロプロセッサにより設定される伝送線路上で
   のシフト補正量を示す伝送線路シフト補正レジスタと、前記メモリより読み出したデータを入力し前記伝送線路
   シフト補正レジスタが示すシフト補正量に応じたシフト
   動作を行うデータシフトレジスタと 、 前記マイクロプロセッサにおいて判断したフレーミング
   規則を格納するレジスタと、 前記フレーミング規則を示すレジスタの情報によりカウ
   ント動作をするカウンタと、 前記カウンタのアドレス情報に従ってフレーミング規則
   をセレクタの選択情報として出力するルックアップテー
   ブルＲＯＭ（ＬＵＴ ＲＯＭ）と、 前記ルックアップテーブルＲＯＭの出力した情報に従っ
   て、前記データシフトレジスタの出力を分配するデータ
   セレクタと、前記データセレクタで分配されたデータを格納する複数
   のシフトレジスタ群と、 前記マイクロプロセッサが、データを出力する度に前記
   シフトレジスタ群の中のシフトレジスタの内容をチェッ
   クし同期検出およびプロトコル判定情報をソフトウエア
   にて行う手段と、 前記手段によって判断された前記プロトコル判定情報に
   よって前記フレーミング規則の決定をソフトウェアにて
   行う手段と、 を備えたことを特徴とするデータ分離装置。