JP3143915B2 - Semiconductor substrate to be electrolytically etched - Google Patents
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、エッチング液内で選択的にエッチングされ
る半導体基板に関する。The present invention relates to a semiconductor substrate which is selectively etched in an etching solution.
B.従来の技術 第13図は電解エッチング装置の従来例を示したもので
ある（Journal of the Electrochemical Soc.,May,198
8,p.1180〜参照）。電解槽１に満たされたエッチング液
２には、シリコン基板のような半導体基板３と対向電極
４が浸漬され、それぞれ外部に設けられた電源５に接続
されている。電源５は、半導体基板３の電位が所定の値
となるように、対向電極４と半導体基板３との間に印加
する直流電圧を制御する。これにより、エッチング液２
と半導体基板３との電気化学反応により半導体基板３に
電解エッチングが施される。このとき、エッチング液２
には、酸としてはフッ化水素酸、アルカリとしてはヒド
ラジンや水酸化カリウム溶液等が用いられる。B. Prior Art FIG. 13 shows a conventional example of an electrolytic etching apparatus (Journal of the Electrochemical Soc., May, 198).
8, p. 1180-). A semiconductor substrate 3 such as a silicon substrate and a counter electrode 4 are immersed in an etching solution 2 filled in an electrolytic bath 1 and connected to a power source 5 provided outside. The power supply 5 controls a DC voltage applied between the counter electrode 4 and the semiconductor substrate 3 so that the potential of the semiconductor substrate 3 has a predetermined value. Thereby, the etching solution 2
The semiconductor substrate 3 is electrolytically etched by an electrochemical reaction between the semiconductor substrate 3 and the semiconductor substrate 3. At this time, the etching solution 2
For example, hydrofluoric acid is used as an acid, and hydrazine or potassium hydroxide solution is used as an alkali.
次に、電解エッチングされる半導体基板３について説
明する。Next, the semiconductor substrate 3 to be electrolytically etched will be described.
第14図（ａ）に示すように、Ｐ型基板６上にＮ型エピ
タキシャル成長層７が形成され、このＮ型エピタキシャ
ル成長層７上の全面に金属電極８が形成されている。金
属電極８は外部リード線10を介して電源５に接続され、
半導体基板３には金属電極８を介して直流電圧が印加さ
れる。一方、第14図（ｂ）に示す例では、Ｎ型エピタキ
シャル成長層７上に局部的に絶縁物層９が形成されると
ともに、この上に金属電極８が形成され、この金属電極
８がＮ型エピタキシャル成長層７に局部的に接触されて
いる。As shown in FIG. 14A, an N-type epitaxial growth layer 7 is formed on a P-type substrate 6, and a metal electrode 8 is formed on the entire surface of the N-type epitaxial growth layer 7. The metal electrode 8 is connected to the power supply 5 via the external lead wire 10,
A DC voltage is applied to the semiconductor substrate 3 via the metal electrode 8. On the other hand, in the example shown in FIG. 14 (b), an insulator layer 9 is locally formed on the N-type epitaxial growth layer 7, and a metal electrode 8 is formed thereon. It is locally in contact with the epitaxial growth layer 7.
C.発明が解決しようとする課題 しかしながら、従来の電解エッチングされる半導体基
板３においては、基板３の周辺部における電気力線の分
布の不均一さやエッチング液の流動分布、温度分布の不
均一さに起因して、基板３内の電流分布や電位分布が異
なることがあり、特に、半導体基板３の外径が大きくな
るにつれてこの傾向は顕著である。この電流分布や電位
分布の非均一性はエッチングの非均一性を招き、エッチ
ング自体の精度や安定性を低下させて歩留まりの低下を
招く。C. Problems to be Solved by the Invention However, in the conventional semiconductor substrate 3 to be electrolytically etched, the unevenness of the distribution of electric flux lines, the flow distribution of the etching solution, and the unevenness of the temperature distribution in the peripheral portion of the substrate 3. , The current distribution and the potential distribution in the substrate 3 may be different, and this tendency is particularly remarkable as the outer diameter of the semiconductor substrate 3 increases. The non-uniformity of the current distribution and the potential distribution causes the non-uniformity of the etching, and lowers the accuracy and stability of the etching itself to lower the yield.
そこで、このような問題点を解決するために次のよう
な装置が提案されている。In order to solve such a problem, the following device has been proposed.
第15図（ａ）に示す例では、半導体基板３の周辺部に
おける電気力線の集中を緩和する目的で、この半導体基
板３の周辺部を取り囲むようにして筒状の遮蔽物11が設
けられている。一方、第15図（ｂ）に示す例では、半導
体基板３の面内における電気力線の均一化を図る目的
で、この半導体基板３の周辺部にリング状の補助平板電
極12が設けられている。In the example shown in FIG. 15A, a cylindrical shield 11 is provided so as to surround the periphery of the semiconductor substrate 3 in order to reduce the concentration of lines of electric force in the periphery of the semiconductor substrate 3. ing. On the other hand, in the example shown in FIG. 15 (b), a ring-shaped auxiliary flat plate electrode 12 is provided on the periphery of the semiconductor substrate 3 for the purpose of equalizing the lines of electric force in the plane of the semiconductor substrate 3. I have.
しかしながら、このような手段によっても、エッチン
グ液２の流動分布や温度分布によって生ずる電位分布の
不均一性、エッチング速度の分布を解決することはでき
ず、結果としてエッチングの不均一性を解決するには至
っていない。However, even with such means, it is not possible to solve the non-uniformity of the potential distribution and the distribution of the etching rate caused by the flow distribution and the temperature distribution of the etching solution 2, and as a result, it is necessary to solve the non-uniformity of the etching. Has not been reached.
本発明の目的は、半導体基板の口径に関わらず均一か
つ高精度にエッチングされる半導体基板を提供すること
にある。An object of the present invention is to provide a semiconductor substrate that is etched uniformly and with high accuracy regardless of the diameter of the semiconductor substrate.
D.課題を解決するための手段 本発明は、エッチング液に浸漬した状態で電圧が印加
されると所定領域が電解エッチングされ、電解エッチン
グ後に複数のチップに分割される半導体基板に適用され
る。D. Means for Solving the Problems The present invention is applied to a semiconductor substrate which is electrolytically etched in a predetermined region when a voltage is applied in a state of being immersed in an etching solution, and is divided into a plurality of chips after the electrolytic etching.
そして上述の問題は、電解エッチング時にチップに流
れる電流を一定値に保持する定電流回路を半導体基板内
に設けることにより解決される。The above-mentioned problem can be solved by providing a constant current circuit in a semiconductor substrate for maintaining a constant current flowing through a chip during electrolytic etching.
E.作用 基板内に形成された定電流回路により基板に印加される
電流が制御される。基板の各領域ごとのエッチング条件
に合わせて電流値を最適に制御すれば、基板の全領域で
安定したエッチングが可能となり、歩留りが向上する。
すなわち、各チップのエッチングが均一にできる。E. Function A constant current circuit formed in the substrate controls the current applied to the substrate. If the current value is optimally controlled according to the etching conditions for each region of the substrate, stable etching can be performed in all regions of the substrate, and the yield is improved.
That is, the etching of each chip can be made uniform.
F.実施例 −第１の実施例− 以下、第１図〜第７図を参照して本発明の第１の実施
例について説明する。F. Embodiment -First Embodiment- Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.
第１図は半導体基板の構成を示す断面図であり、前述
の従来例と同様の構成要素については同一の符号を付
し、その説明を簡略化する。FIG. 1 is a cross-sectional view showing the configuration of a semiconductor substrate. The same reference numerals are given to the same components as those in the above-described conventional example, and the description will be simplified.
第１図において、半導体基板３はＰ型半導体基板６を
有し、このＰ型半導体基板６上にはＮ型エピタキシャル
成長層７が全面に形成され、このＮ型エピタキシャル成
長層７の一部には、エピタキシャル成長層７を貫くよう
にＰ型拡散層13が形成されている。このＰ型拡散層13
と、これと接するＰ型半導体基板６の部分が電解エッチ
ングされる領域である。また、Ｎ型エピタクシャル成長
層７内の他の部分には、同様にＰ型拡散層14が形成され
ている。In FIG. 1, a semiconductor substrate 3 has a P-type semiconductor substrate 6, and an N-type epitaxial growth layer 7 is formed on the entire surface of the P-type semiconductor substrate 6. P-type diffusion layer 13 is formed to penetrate epitaxial growth layer 7. This P-type diffusion layer 13
And the portion of the P-type semiconductor substrate 6 in contact with this is a region to be electrolytically etched. A P-type diffusion layer 14 is similarly formed in another portion of the N-type epitaxial growth layer 7.
Ｎ型エピタキシャル成長層７上には酸化シリコン（Si
O2）層15が全面に形成された後、フォトエッチングによ
りパターンニングされ、Ｐ型拡散層13、14およびＮ型エ
ピタキシャル成長層７の一部が露出される。ついで、こ
れらの上にポリシリコン層16が形成される。このポリシ
リコン層16は、Ｐ型拡散層14、エピタキシャル成長層７
およびＰ型拡散層13間をそれぞれ連結するように形成さ
れてそれ以外の部分はパターニングにより取り除かれ
る。特に、このポリシリコン層16には、Ｐ型拡散層13、
14間の抵抗値が所定値となるように、イオン注入法等に
より不純物がドープされる。Silicon oxide (Si) is formed on the N-type epitaxial growth layer 7.
After the O 2 ) layer 15 is formed on the entire surface, it is patterned by photoetching to expose the P-type diffusion layers 13 and 14 and part of the N-type epitaxial growth layer 7. Next, a polysilicon layer 16 is formed on these. The polysilicon layer 16 has a P-type diffusion layer 14 and an epitaxial growth layer 7.
And the P-type diffusion layer 13 are connected to each other, and the other portions are removed by patterning. In particular, the polysilicon layer 16 includes a P-type diffusion layer 13,
Impurities are doped by an ion implantation method or the like so that the resistance value between 14 becomes a predetermined value.
さらに、これらの上にPSG層17が形成され、パターニ
ングにより形成されたコンタクトホール15′を介してＮ
型エピタキシャル成長７の一部が露出された後、全面に
金属電極８が形成される。この金属電極８は、TaやPt等
エッチング液２に対して耐腐食性を有する金属であれば
よく、何等限定されない。また、必要に応じて、金属電
極８の表面にシリコン樹脂等の保護膜18を設けてもよ
い。Further, a PSG layer 17 is formed on these, and the NSG is formed through a contact hole 15 'formed by patterning.
After a part of the type epitaxial growth 7 is exposed, a metal electrode 8 is formed on the entire surface. The metal electrode 8 is not particularly limited as long as it is a metal such as Ta or Pt which has corrosion resistance to the etching solution 2. Further, if necessary, a protective film 18 such as a silicon resin may be provided on the surface of the metal electrode 8.
第１図に示した構成の半導体基板３の等価回路を第２
図に示す。Ｐ型拡散層14およびＮ型エピタキシャル成長
層７により接合型FET（Ｊ−FET）19が構成され、Ｐ型拡
散層14はFET19のゲート、Ｎ型エピタキシャル成長層７
はFET19のチャネルに相当する。このFET19にはポリシリ
コン層16からなる抵抗20が接続され、この抵抗20により
FET19に流れる電流が制限される。つまり、被エッチン
グ部分に流れる電流を一定値に制御する定電流回路ENC
（第１図：電気エネルギ制御回路）が形成されている。
また、FET19のチャネルに接続する端子21、22は、それ
ぞれ金属電極８およびＰ型半導体基板６に接続されてい
る。The equivalent circuit of the semiconductor substrate 3 having the configuration shown in FIG.
Shown in the figure. A junction type FET (J-FET) 19 is constituted by the P-type diffusion layer 14 and the N-type epitaxial growth layer 7, and the P-type diffusion layer 14 is the gate of the FET 19 and the N-type epitaxial growth layer 7.
Corresponds to the channel of FET19. This FET 19 is connected to a resistor 20 made of a polysilicon layer 16, and this resistor 20
The current flowing through the FET 19 is limited. In other words, the constant current circuit ENC that controls the current flowing through the etched part to a constant value
(FIG. 1: electrical energy control circuit) is formed.
The terminals 21 and 22 connected to the channel of the FET 19 are connected to the metal electrode 8 and the P-type semiconductor substrate 6, respectively.
次に、本実施例の動作について説明する。 Next, the operation of the present embodiment will be described.
第１図に示した構成の半導体基板３は、その金属電極
８が外部電源５（第13図）に接続された状態でエッチン
グ液２内に浸漬され、この外部電源５により直流電圧を
印加して電解エッチングが行われる。The semiconductor substrate 3 having the structure shown in FIG. 1 is immersed in the etching solution 2 with the metal electrode 8 connected to the external power supply 5 (FIG. 13), and a DC voltage is applied by the external power supply 5. Electrolytic etching is performed.
第３図は、第２図に示す等価回路のＩ−Ｖ特性の一例
を示す図である。端子21と端子22、すなわち金属電極８
とＰ型半導体基板６との間に印加される電圧がFET19の
ピンチオフ電圧Vp以上で、かつブレークダウン電圧Vb未
満となるように外部から電圧を印加すると、電流はピン
チオフ電流Ipに維持される。またこのとき、金属電流８
とＰ型半導体基板６との間の電位差も一定値となる。従
って、半導体基板３の各チップ毎、または複数のチップ
毎に第１図に示すような構成の回路を形成することによ
り、チップ単位にあるいは複数のチップ毎に定電流、定
電位を実現することができ、均一かつ高精度な電解エッ
チングが行え、結果として歩留まりの良い半導体装置の
製造が可能になる。FIG. 3 is a diagram showing an example of the IV characteristic of the equivalent circuit shown in FIG. Terminals 21 and 22, ie, metal electrode 8
When a voltage is externally applied such that the voltage applied between the P-type semiconductor substrate 6 and the pinch-off voltage Vp of the FET 19 is equal to or higher than the breakdown voltage Vb, the current is maintained at the pinch-off current Ip. At this time, the metal current 8
The potential difference between the P-type semiconductor substrate 6 and the P-type semiconductor substrate 6 also has a constant value. Therefore, by forming a circuit having a configuration as shown in FIG. 1 for each chip or a plurality of chips of the semiconductor substrate 3, realizing a constant current and a constant potential for each chip or for each of a plurality of chips. Thus, uniform and highly accurate electrolytic etching can be performed, and as a result, a semiconductor device with a high yield can be manufactured.
次に、以上説明した半導体基板を各チップに分割して
複数の加速度センサを作成する場合について説明する。Next, a case in which the semiconductor substrate described above is divided into chips to form a plurality of acceleration sensors will be described.
第４図は加速度センサの表面パターンを示す図であ
る。この加速度センサは、両持梁41により中央部に支持
された錘42が加速度が加わることによって変位し、梁41
がたわむ時に生ずる歪をピエゾ抵抗43の電気的な抵抗変
化として検出するものである。なお、第４図において、
44は半導体基板３の全面に形成した金属電極（Al膜）８
を半導体基板６に接続するためのコンタクトホールであ
り、第１図のコンタクトホール15′に相当する。FIG. 4 is a diagram showing a surface pattern of the acceleration sensor. In this acceleration sensor, the weight 42 supported at the center by the doubly supported beam 41 is displaced by application of acceleration,
The distortion generated when the deflection occurs is detected as a change in the electric resistance of the piezoresistor 43. In FIG. 4,
44 is a metal electrode (Al film) 8 formed on the entire surface of the semiconductor substrate 3
Are connected to the semiconductor substrate 6 and correspond to the contact holes 15 'in FIG.
第５図（ａ）は電解エッチングを行う前の各チップ領
域部分、すなわち加速度センサ素材の第４図のＡ−Ａ′
断面図である。この図において、13は基板６から両持梁
41を分離するためのP+拡散層、45は他のセンサチップと
の間を電気的に分離するためのP+拡散層であり、共にＮ
型エピタキシャル成長層７を貫いて形成され、Ｐ型基板
６に接続されている。また、このセンサ素材上には、第
１図に示す本実施例の定電流回路ENCが、一対のP+拡散
層13からＰ型基板６に流れる電流を制限するために設け
られている。すなわち、接合型FET19のゲートを形成す
るP+拡散層14は、ポリシリコン層16を介してＮ型エピタ
キシャル層７およびP+拡散層13に接続されている。他の
構成についても、第１図に示すものと同様であり、よっ
て、同様の構成要素には同一の符号を付し、その説明を
簡略化する。なお、46はエッチングマスクとして機能す
る酸化シリコン膜である。FIG. 5 (a) shows each chip area before electrolytic etching, that is, AA 'of FIG. 4 of the acceleration sensor material.
It is sectional drawing. In this figure, 13 is a doubly supported beam from the substrate 6.
P + diffusion layer for separating the 41, 45 is a P + diffusion layer for electrical isolation between the other of the sensor chip, both N
It is formed through the epitaxial growth layer 7 and is connected to the P-type substrate 6. On this sensor material, a constant current circuit ENC of this embodiment shown in FIG. 1 is provided to limit the current flowing from the pair of P + diffusion layers 13 to the P-type substrate 6. That is, the P + diffusion layer 14 forming the gate of the junction FET 19 is connected to the N-type epitaxial layer 7 and the P + diffusion layer 13 via the polysilicon layer 16. Other configurations are the same as those shown in FIG. 1, and therefore, the same components are denoted by the same reference numerals, and description thereof will be simplified. Reference numeral 46 denotes a silicon oxide film functioning as an etching mask.
第５図（ａ）の構成の基板に対して、たとえばエッチ
ング液として飽水ヒドラジンを用い、金属電極８に正の
電圧を印加しながら所定の電圧で電解エッチングを行う
と、酸化シリコン膜46によりマスクされない部分のＰ型
領域６、13が選択的にエッチングされ、第５図（ｂ）に
示すような形状の加速度センサが得られる。なお、必要
であれば、金属電極（Al膜）８をカソード電極として用
いて電解メッキを行い、ニッケル膜47と金錘48を形成し
てもよい。When the substrate having the structure shown in FIG. 5A is subjected to electrolytic etching at a predetermined voltage while applying a positive voltage to the metal electrode 8 using, for example, saturated hydrazine as an etchant, the silicon oxide film 46 The unmasked portions of the P-type regions 6, 13 are selectively etched to obtain an acceleration sensor having a shape as shown in FIG. 5 (b). If necessary, the nickel film 47 and the gold weight 48 may be formed by performing electrolytic plating using the metal electrode (Al film) 8 as a cathode electrode.
この例では、錘42は単なる錘としてのみ機能し、その
形状、材質等に大きな制限はないので、第４図および第
５図（ａ）に示すように、この錘42上に定電流回路を設
けることにより、加速度センサとしての特性に何等影響
を与えることなく、均一かつ高精度な電解エッチングを
行うことができる。なお、この例では１個のセンサチッ
プ上に２個の定電流回路を設けたが、個数に何等制限は
ない。In this example, the weight 42 functions only as a simple weight, and there is no great limitation on its shape, material, and the like. Therefore, as shown in FIGS. 4 and 5A, a constant current circuit is provided on the weight 42. By providing the same, uniform and highly accurate electrolytic etching can be performed without affecting the characteristics of the acceleration sensor at all. In this example, two constant current circuits are provided on one sensor chip, but the number is not limited.
定電流回路は、チップとして用いる場所以外であれば
いずれの場合に設けてもよく、例えば、チップ分割用の
スクライブライン内に設けることも可能である。また、
加速度センサ以外のデバイスを作成する半導体基板にも
適用できる。The constant current circuit may be provided in any case other than the place where the chip is used. For example, the constant current circuit may be provided in a scribe line for chip division. Also,
The present invention can also be applied to a semiconductor substrate for producing a device other than the acceleration sensor.
以上述べた構成は半導体基板３をアノードとして用い
る場合であったが、半導体基板３をカソードとして用い
ることも可能である。Although the configuration described above is for the case where the semiconductor substrate 3 is used as an anode, the semiconductor substrate 3 can be used as a cathode.
第６図は、半導体基板３をカソードとして用いる場合
の構成を示す断面図、第７図は第６図に示す半導体基板
３の等価回路を示す図である。第７図において、電流の
向きが第３図に示す回路と逆になっており、これに対応
して、抵抗20（第６図ではポリシリコン層16）の結線も
異なっている。これ以外の構成は、第１図に示す構成と
同一である。FIG. 6 is a cross-sectional view showing a configuration when the semiconductor substrate 3 is used as a cathode, and FIG. 7 is a view showing an equivalent circuit of the semiconductor substrate 3 shown in FIG. In FIG. 7, the direction of the current is opposite to that of the circuit shown in FIG. 3, and the connection of the resistor 20 (the polysilicon layer 16 in FIG. 6) is correspondingly different. The other configuration is the same as the configuration shown in FIG.
−第２の実施例− 前述した第１の実施例では、金属電極８を半導体基板
３の一方の面の全面に形成したが、本実施例では、金属
電極８をチップ毎に分割して形成したことを特徴として
いる。-Second Embodiment-In the first embodiment described above, the metal electrode 8 is formed on the entire surface of one surface of the semiconductor substrate 3, but in the present embodiment, the metal electrode 8 is formed by being divided for each chip. It is characterized by doing.
第８図は、本実施例による半導体基板の構成を示す断
面図である。本実施例では、金属電極８を全面に形成し
た後、フォトエッチングによりパターニングして各チッ
プ毎に電極を分割形成している。従って、半導体基板３
全体に電圧を一括して供給することはできないが、半導
体基板３の面を幾つかの領域に分割して、これら領域毎
に印加電圧を制御すればよい。FIG. 8 is a sectional view showing the configuration of the semiconductor substrate according to the present embodiment. In this embodiment, after the metal electrode 8 is formed on the entire surface, the electrode is divided and formed for each chip by patterning by photoetching. Therefore, the semiconductor substrate 3
Although the voltage cannot be supplied to the whole at once, the surface of the semiconductor substrate 3 may be divided into several regions and the applied voltage may be controlled for each of these regions.
あるいは、第９図（ａ）に示す電解エッチング装置を
用いて電圧を供給してもよい。この装置では、電圧の与
えられた２つの電極23、24間に本実施例の半導体基板３
が設けられている。電極23、24は、いずれもエッチング
液２に対して耐腐食性を有し、化学的に安定な導電体
（例えばPt、Ta等）で形成される。そして、これら電極
23、24間に直流電圧を印加すれば、エッチング液２を介
して金属電極８および半導体基板３に電荷が供給され、
電解エッチングが行なわれる。但し、エッチング液２の
電気抵抗や界面電位差により電圧降下が発生するため、
この電圧降下分を見込んだ電圧を外部電源５により電極
23、24に供給する必要がある。Alternatively, a voltage may be supplied using an electrolytic etching apparatus shown in FIG. 9 (a). In this device, the semiconductor substrate 3 of this embodiment is placed between two electrodes 23 and 24 to which a voltage is applied.
Is provided. Each of the electrodes 23 and 24 has corrosion resistance to the etchant 2 and is formed of a chemically stable conductor (for example, Pt, Ta, or the like). And these electrodes
When a DC voltage is applied between 23 and 24, charges are supplied to the metal electrode 8 and the semiconductor substrate 3 via the etching solution 2,
Electrolytic etching is performed. However, since a voltage drop occurs due to the electric resistance of the etching solution 2 and the interface potential difference,
The voltage with this voltage drop is applied by the external power supply 5 to the electrodes.
Need to supply to 23,24.
一方、第９図（ｂ）に示す電解エッチング装置では、
半導体基板３に隣接して仕切板25を設け、電解槽１をこ
れら半導体基板３および仕切板25により２つに分割して
いる。そして、金属電極８側の分割された槽26内に、エ
ッチング作用がなくかつ電気伝導度の高い溶液（例えば
KCl溶液）を満たすことにより、電極８を保護すると共
に低電圧で所望の安定した電位が得られる。さらに、必
要に応じて炭素粒子等の電導性荷電粒子27を槽26内に分
散させてもよい。On the other hand, in the electrolytic etching apparatus shown in FIG.
A partition plate 25 is provided adjacent to the semiconductor substrate 3, and the electrolytic cell 1 is divided into two parts by the semiconductor substrate 3 and the partition plate 25. Then, a solution having no etching action and high electric conductivity (for example,
(KCl solution), the electrode 8 is protected, and a desired stable potential can be obtained at a low voltage. Further, conductive charged particles 27 such as carbon particles may be dispersed in the tank 26 as needed.
以上のような電極分割型の半導体基板３は、電流の流
路が複数の領域（金属電極８の領域）に分割されること
で、各々の領域に対して独立に最適な電圧を与えること
ができ、さらに均一かつ高精度な電解エッチングが可能
になる。つまり、第８図の例では、各領域への印加電圧
を個別に制御すればよく、また、第９図（ａ），（ｂ）
の例では、各領域ごとに設けた定電流回路の特性を変え
ればよい。なお、第８図においては各チップごとに定電
流回路を設けるようにしたが、エッチング条件が同一で
ある複数のチップに対して１つの定電流回路を設けるよ
うにしてもよい。In the electrode-divided semiconductor substrate 3 as described above, the current flow path is divided into a plurality of regions (the regions of the metal electrodes 8), so that an optimum voltage can be independently applied to each region. This makes it possible to perform uniform and highly accurate electrolytic etching. That is, in the example of FIG. 8, the applied voltage to each region may be individually controlled, and FIGS. 9 (a) and 9 (b)
In the example, the characteristic of the constant current circuit provided for each region may be changed. Although a constant current circuit is provided for each chip in FIG. 8, one constant current circuit may be provided for a plurality of chips having the same etching condition.
また、本実施例では、半導体基板面内に最適な電位を
与えるためにチップごとあるいは特定領域に分割して電
圧を印加することとしたが、先に説明した第１の実施例
と同様に、第１図における電流制限用の抵抗（16）の値
をあらかじめチップごとに最適化しておき、各電流を共
通の電源に接続しても良い。すなわち、チップごとに電
圧制限をかけずに抵抗（16）のパターンサイズをチップ
ごとに変えることによっても可能である。Further, in the present embodiment, the voltage is applied to each chip or divided into specific regions in order to apply the optimum potential in the semiconductor substrate surface, but similar to the first embodiment described above, The value of the current limiting resistor (16) in FIG. 1 may be optimized for each chip in advance, and each current may be connected to a common power supply. That is, it is also possible to change the pattern size of the resistor (16) for each chip without limiting the voltage for each chip.
−第３の実施例− 第10図（ａ）は、本発明の第３の実施例である半導体
基板を示す断面図および平面図である。この図におい
て、Ｐ型半導体基板６上にはＮ型エピタキシャル成長層
７が形成され、このＮ型エピタキシャル成長層７には、
不純物拡散法により、Ｎ型エピタキシャル成長層７を貫
くようにＰ型拡散層13Aが形成されている。このＰ型拡
散層13Aは、前述の第１、第２の実施例のＰ型拡散層13
よりも広範囲に形成されている。さらに、Ｎ型エピタキ
シャル成長層７の他の部分にはＰ型拡散層14が形成され
ていると共に、Ｐ型拡散層13A内にはＮ型拡散層28が形
成されている。これらの上には、熱酸化法とフォトエッ
チングによりパターニングされた酸化シリコン膜15が形
成され、その上にCVD法によりポリシリコン膜16が形成
されている。ポリシリコン膜16には不純物がドープさ
れ、これにより所定の抵抗値とされる。このポリシリコ
ン膜16もフォトエッチングによりパターニングされる。Third Embodiment FIG. 10A is a cross-sectional view and a plan view showing a semiconductor substrate according to a third embodiment of the present invention. In this figure, an N-type epitaxial growth layer 7 is formed on a P-type semiconductor substrate 6, and the N-type epitaxial growth layer 7 includes
P-type diffusion layer 13A is formed to penetrate N-type epitaxial growth layer 7 by the impurity diffusion method. This P-type diffusion layer 13A is the same as the P-type diffusion layer 13 of the first and second embodiments.
It is formed more extensively. Further, a P-type diffusion layer 14 is formed in another portion of the N-type epitaxial growth layer 7, and an N-type diffusion layer 28 is formed in the P-type diffusion layer 13A. On these, a silicon oxide film 15 patterned by a thermal oxidation method and photoetching is formed, and a polysilicon film 16 is formed thereon by a CVD method. The polysilicon film 16 is doped with an impurity to have a predetermined resistance value. This polysilicon film 16 is also patterned by photoetching.
さらに、CVD法とフォトエッチングによりPSG層17がこ
れらの上に形成され、次いで、第10図（ｂ）に示すよう
な櫛歯状のAl配線層29が真空蒸着とフォトエッチングに
より形成される。そして、再びPSG層30がCVD法とフォト
エッチングにより形成され、Ｐ型拡散層13Aを避けるよ
うにして金属電極８がスパッタ蒸着とフォトエッチング
により形成され、コンタクトホール15′を介してＮ型エ
ピタキシャル成長層７に接続される。以上のような構成
は、上記第２の実施例と同様に、半導体基板３内を複数
の領域に区分し、これら各領域毎にそれぞれ形成され
る。Further, a PSG layer 17 is formed thereon by CVD and photoetching, and then a comb-shaped Al wiring layer 29 as shown in FIG. 10 (b) is formed by vacuum evaporation and photoetching. Then, the PSG layer 30 is formed again by the CVD method and the photoetching, and the metal electrode 8 is formed by the sputter deposition and the photoetching so as to avoid the P-type diffusion layer 13A, and the N-type epitaxial growth layer is formed through the contact hole 15 '. 7 is connected. In the above-described configuration, the inside of the semiconductor substrate 3 is divided into a plurality of regions, and each of these regions is formed, as in the second embodiment.
第11図に示す構成の等価回路を第11図に示す。図中の
接合型FET19のチャネルはＮ型エピタキシャル成長層７
により、ゲートはＰ型拡散層14により構成される。ダイ
オード31は、Ｐ型拡散層13AとＮ型拡散層28とのＰ−Ｎ
接合部により構成される。FIG. 11 shows an equivalent circuit of the configuration shown in FIG. The channel of the junction type FET 19 in FIG.
Accordingly, the gate is constituted by the P-type diffusion layer 14. The diode 31 is a P-N of the P-type diffusion layer 13A and the N-type diffusion layer 28.
It is composed of a joint.
この場合、Ｎ型拡散層28に接続するAl配線層29が、第
10図（ｂ）に示すように櫛歯状に形成されているので、
このAl配線層29上方からダイオード31に光が入射可能と
され、入射する光の照射量によりダイオード31の電導度
が変化するようになっている。従って、第11図の等価回
路に見るように、光の照射量により半導体基板３に流れ
る電流値を制御することができる。In this case, the Al wiring layer 29 connected to the N-type diffusion layer 28 is
10 Since it is formed in a comb shape as shown in FIG.
Light can be incident on the diode 31 from above the Al wiring layer 29, and the electric conductivity of the diode 31 changes according to the irradiation amount of the incident light. Therefore, as seen from the equivalent circuit of FIG. 11, the value of the current flowing through the semiconductor substrate 3 can be controlled by the amount of light irradiation.
第12図は、第10図に示す構成の半導体基板を用いた電
解エッチング装置を示す概略図である。まず、第12図
（ａ）に示す電解エッチング装置において、32は点光
源、33は点光源32からの光を平行光に変換するレンズ、
34はレンズ33により平行にされた光を半導体基板３の金
属電極８に向けて収束させるレンズ、35は不必要な外周
部の光を遮るスリットである。なお、本実施例では、光
は電極36を通過して金属電極８へと至らされるため、こ
の電極36は透明導電材料あるいは継目構造の金属材料で
形成されている。FIG. 12 is a schematic view showing an electrolytic etching apparatus using the semiconductor substrate having the configuration shown in FIG. First, in the electrolytic etching apparatus shown in FIG. 12 (a), 32 is a point light source, 33 is a lens for converting light from the point light source 32 into parallel light,
Reference numeral 34 denotes a lens for converging the light collimated by the lens 33 toward the metal electrode 8 of the semiconductor substrate 3, and reference numeral 35 denotes a slit for blocking unnecessary peripheral light. In this embodiment, since the light passes through the electrode 36 to reach the metal electrode 8, the electrode 36 is formed of a transparent conductive material or a metal material having a joint structure.
点光源32からの光は、レンズ33、34およびスリット35
により、集中的に半導体基板３の中心部に供給される。
従って、前述したダイオード31の電気伝導度の変化によ
り、周辺部に比較して半導体基板３の中心部により高い
電圧が供給され、中心部のエッチング速度が電気化学的
に増大される。これにより、槽内の物理的形状やエッチ
ング液２の流動状態等の影響に起因するエッチング速度
の分布、とりわけ半導体基板３中心部におけるエッチン
グ速度の低下を補い、半導体基板３の全面にわたって均
一なエッチングを得ることができる。Light from the point light source 32 passes through lenses 33 and 34 and a slit 35.
Accordingly, the semiconductor substrate 3 is intensively supplied to the central portion of the semiconductor substrate 3.
Accordingly, a higher voltage is supplied to the central portion of the semiconductor substrate 3 than to the peripheral portion due to the change in the electrical conductivity of the diode 31, and the etching rate of the central portion is electrochemically increased. This compensates for the distribution of the etching rate due to the influence of the physical shape in the bath, the flow state of the etching solution 2, and the like, especially the decrease in the etching rate at the center of the semiconductor substrate 3, and the uniform etching over the entire surface of the semiconductor substrate 3. Can be obtained.
一方、第12図（ｂ）に示す構成では、レーザー光源37
により発生した単一色レーザー光を、ガルバノミラー3
8、39によりＸ軸、Ｙ軸各々に制御し、半導体基板３の
面上の必要領域を走査することで、前述の第12図（ａ）
と同様の効果が得られる。On the other hand, in the configuration shown in FIG.
The single-color laser light generated by the
By controlling the X-axis and the Y-axis respectively by 8 and 39 and scanning the required area on the surface of the semiconductor substrate 3, the above-mentioned FIG.
The same effect can be obtained.
また、上記点光源32をパルス光源と、半導体基板３内
に流れる電流をパルス状に制御することもできる。これ
により、エッチング表面の平坦性等の特性を制御でき
る。特に、本実施例は、外部電源からの電源供給ライン
を直接スイッチングして電流値の制御を行なうような方
式ではなく、電源糸と電圧制御回路とは完全に絶縁され
ており、電源ノイズ等の発生は皆無である。Further, the point light source 32 may be a pulse light source, and the current flowing in the semiconductor substrate 3 may be controlled in a pulse shape. Thereby, characteristics such as flatness of the etched surface can be controlled. In particular, the present embodiment is not a method in which the current value is controlled by directly switching the power supply line from the external power supply, and the power supply line and the voltage control circuit are completely insulated, and the power supply noise and the like can be prevented. There are no outbreaks.
なお、本実施例では、ダイオード31として一般的なPN
接合ダイオードを用いたが、これをPINダイオードとす
ることも当然に可能であり、これにより、パルス駆動時
のスイッチング特性を向上することができる。In this embodiment, a general PN is used as the diode 31.
Although a junction diode is used, it is of course possible to use a PIN diode as the junction diode, thereby improving the switching characteristics at the time of pulse driving.
G.発明の効果 以上詳細に説明したように本発明によれば、電解エッ
チング後に複数のチップに分割される半導体基板におい
て、チップに印加される電流値を制御する定電流回路を
基板中に形成したから、この半導体基板内における電位
分布の均一化を図ることができ、これにより、均一かつ
高精度な電解エッチングが行なえ、製品自体の歩留まり
が向上する。G. Effects of the Invention As described in detail above, according to the present invention, in a semiconductor substrate divided into a plurality of chips after electrolytic etching, a constant current circuit for controlling a current value applied to the chips is formed in the substrate. Therefore, the potential distribution in the semiconductor substrate can be made uniform, whereby uniform and highly accurate electrolytic etching can be performed, and the yield of the product itself can be improved.
第１図〜第７図は本発明による半導体基板の第１の実施
例を示すもので、第１図は半導体基板の構成を示す断面
図、第２図は第１図の等価回路を示す図、第３図は第２
図に示す等価回路のＩ−Ｖ特性の一例を示す図、第４図
は加速度センサの一例を示す図、第５図は第１図に示す
構成を第４図に示す加速度センサの製造に適用した例を
示す断面図、第６図は第１図の変形例を示す断面図、第
７図は第６図の等価回路を示す図である。 第８図および第９図は本発明による半導体基板の第２の
実施例を示すもので、第８図は半導体基板の構成を示す
断面図、第９図は第８図の構成を用いた電解エッチング
装置を示す概略図である。 第10図〜第12図は半導体基板の第３の実施例を示すもの
であって、第10図（ａ）は半導体基板の構成を示す断面
図、第10図（ｂ）はその平面図、第11図は第10図の等価
回路を示す図、第12図は第10図の半導体基板を用いた電
解エッチング装置を示す概略図である。 第13図は電解エッチング装置の従来例を示す概略図、第
14図は従来の半導体基板の二例を示す図、第15図は従来
のエッチング均一化対策を説明する図である。 3:半導体基板、4:対向電極 6:P型半導体基板 7:N型エピタキシャル成長層、13,14:P型拡散 16:ポリシリコン層、ENC:定電流回路1 to 7 show a first embodiment of a semiconductor substrate according to the present invention. FIG. 1 is a sectional view showing the structure of the semiconductor substrate, and FIG. 2 is a diagram showing an equivalent circuit of FIG. And FIG. 3 shows the second
FIG. 4 shows an example of an IV characteristic of the equivalent circuit shown in FIG. 4, FIG. 4 shows an example of an acceleration sensor, and FIG. 5 applies the configuration shown in FIG. 1 to the manufacture of the acceleration sensor shown in FIG. FIG. 6 is a sectional view showing a modification of FIG. 1, and FIG. 7 is a view showing an equivalent circuit of FIG. FIGS. 8 and 9 show a second embodiment of the semiconductor substrate according to the present invention. FIG. 8 is a sectional view showing the configuration of the semiconductor substrate, and FIG. 9 is an electrolysis using the configuration of FIG. It is the schematic which shows an etching apparatus. 10 to 12 show a third embodiment of the semiconductor substrate. FIG. 10 (a) is a sectional view showing the configuration of the semiconductor substrate, FIG. 10 (b) is its plan view, FIG. 11 is a diagram showing an equivalent circuit of FIG. 10, and FIG. 12 is a schematic diagram showing an electrolytic etching apparatus using the semiconductor substrate of FIG. FIG. 13 is a schematic diagram showing a conventional example of an electrolytic etching apparatus,
FIG. 14 is a view showing two examples of a conventional semiconductor substrate, and FIG. 15 is a view for explaining a conventional measure for uniform etching. 3: Semiconductor substrate, 4: Counter electrode 6: P-type semiconductor substrate 7: N-type epitaxial growth layer, 13, 14: P-type diffusion 16: polysilicon layer, ENC: constant current circuit
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3063,21/02 C25F 3/30 ──────────────────────────────────────────────────続 き Continuation of front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21 / 3063,21 / 02 C25F 3/30
Claims (1)
されると所定領域が電解エッチングされ、 電解エッチング後に複数のチップに分割される半導体基
板において、 前記電解エッチング時に前記チップに流れる電流を一定
値に保持する定電流回路を前記半導体基板内に設けたこ
とを特徴とする電解エッチングされる半導体基板。When a voltage is applied in a state of being immersed in an etching solution, a predetermined region is electrolytically etched, and in a semiconductor substrate divided into a plurality of chips after the electrolytic etching, a current flowing through the chip during the electrolytic etching is kept constant. A semiconductor substrate to be electrolytically etched, wherein a constant current circuit for holding a value is provided in the semiconductor substrate.
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Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69330980T2 (en) * | 1992-04-22 | 2002-07-11 | Denso Corp | Method of manufacturing a semiconductor device |
| US6020618A (en) * | 1994-03-30 | 2000-02-01 | Denso Corporation | Semiconductor device in which thin silicon portions are formed by electrochemical stop etching method |
| DE19511596B4 (en) * | 1994-03-30 | 2007-11-22 | Denso Corp., Kariya | Process for etching semiconductor wafers |
| US5646348A (en) | 1994-08-29 | 1997-07-08 | The Charles Stark Draper Laboratory, Inc. | Micromechanical sensor with a guard band electrode and fabrication technique therefor |
| JPH09115978A (en) * | 1995-10-17 | 1997-05-02 | Mitsubishi Electric Corp | Evaluating method for semiconductor device |
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| US6352893B1 (en) * | 1999-06-03 | 2002-03-05 | Infineon Technologies Ag | Low temperature self-aligned collar formation |
| JP5046277B2 (en) * | 2007-04-05 | 2012-10-10 | 独立行政法人 宇宙航空研究開発機構 | Electrochemical etching homogenization technique |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4534100A (en) * | 1982-06-28 | 1985-08-13 | The United States Of America As Represented By The Secretary Of The Air Force | Electrical method of making conductive paths in silicon |
| JPS5946033A (en) * | 1982-09-09 | 1984-03-15 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor device |
| US4703996A (en) * | 1984-08-24 | 1987-11-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | Integrated optical device having integral photodetector |
| US5069749A (en) * | 1986-07-29 | 1991-12-03 | Digital Equipment Corporation | Method of fabricating interconnect layers on an integrated circuit chip using seed-grown conductors |
| US4754312A (en) * | 1987-04-07 | 1988-06-28 | The United States Of America As Represented By The Secretary Of The Air Force | Integratable differential light detector |
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1990
- 1990-09-20 JP JP02250527A patent/JP3143915B2/en not_active Expired - Fee Related
-
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- 1991-08-20 US US07/747,582 patent/US5172207A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPH04129221A (en) | 1992-04-30 |
| US5172207A (en) | 1992-12-15 |
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