JP3136088B2 - データ処理装置及びデータ処理方法 - Google Patents

データ処理装置及びデータ処理方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理装置及
びデータ処理方法に関し、より詳細には、１つ又は複数
の行列やベクトルの積やディジタルニューラルネットの
演算などで、多数の積和演算を高速に処理するためのデ
ータ処理装置、及びその装置を使った積和演算方法に関
する。
【０００２】
【従来の技術】大量のデータを高速に処理するための並
列データ処理装置として、図２７に示すようなＳＩＭＤ
（Single Instruction Multi Data)型並列データ処理装
置がある。図２７に基づいて、このデータ処理装置を説
明すると、これは、複数のローカルメモリ（２７００
１），複数のプロセッサ（２７００２），制御装置（２
７００３），グローバルバス（２７００４），プロセッ
サ間のバス（２７００５）及びローカルメモリ−プロセ
ッサ間のバス（２７００６）より構成され、それぞれの
プロセッサとローカルメモリは、ローカルメモリ−プロ
セッサ間のバスに接続され、プロセッサで演算に使用す
るデータをローカルメモリに格納しておき、バスを介し
て読み出し、書き込みが行なわれる。各プロセッサは、
グローバルバスにより制御装置と接続され、各プロセッ
サで実行される命令や、各プロセッサのローカルメモリ
に格納するデータは、グローバルバスを介して制御装置
より供給される。また、各プロセッサのローカルメモリ
に格納されているデータを読み出す時も、グローバルバ
スを介してプロセッサから制御装置に読み出される。各
プロセッサ間は、各々隣のプロセッサとプロセッサ間の
バスにより接続され、隣のプロセッサ間でのみデータの
転送をすることができる。
【０００３】一方、ＩＣメモリは、通常、マトリクスの
構造を持つことから、図２８に示すようにメモリの行又
は列に、簡単なプロセッサを組み込んだ機能メモリがあ
る。この機能メモリは、メモリ部（２８００１），プロ
セッサ部（２８００２），行デコード／ドライバ部（２
８００３），列デコード／ドライバ部（２８００４），
制御回路部（２８００５）より構成され、通常のメモリ
として使用できる他に、ＩＣ内部に組み込んだＳＩＭＤ
型のプロセッサを使って、メモリ内のデータを行又は列
毎に並列に処理することができる。また、各行又は列に
組み込まれたそれぞれのプロセッサ間は各々隣のプロセ
ッサとデータの転送をすることができる。
【０００４】図２９は、ＣＩＣＣ’９２の“Computatio
nal Ram:A Memory-SIMD Hybrid andits Application to
DSP”において記載されている機能メモリのプロセッサ
部の構造を示す。この機能メモリは、Ｘレジスタ（１４
００１），Ｙレジスタ（１４００２），書き込み許可レ
ジスタ（１４００３），１ビットＡＬＵ（１４００
４），グローバル・インストラクション・ライン（１４
００５）で構成され、Ｘ及びＹレジスタは１ビットの汎
用レジスタであり、左隣のプロセッサのＸレジスタと右
隣のプロセッサのＹレジスタには、このプロセッサから
データを書き込むことができる。また、書き込み許可レ
ジスタは、１ビットで構成されたこのレジスタの値が
“１”の場合にのみメモリに結果を書き込むことができ
る。
【０００５】図３０は、特開平３−１０５５８４号公報
において開示された、リング状に接続されたトレイ付き
の並列データ処理装置の原理構成図を示す。この処理装
置は、複数のデータ処理ユニット（３０００１），複数
のトレイ（３０００２），複数のメモリ（３０００
３），リングの大きさを変えるためのバイパス手段（３
０００４）より構成され、トレイはリング状に接続さ
れ、各々のデータ処理ユニットには１つのトレイと、１
つのメモリが接続されている。また、各トレイを接続す
る線の間にデータを途中からバイパスする選択回路を設
け、リング内に含まれるトレイの数を自由に設定でき
る。この並列データ処理装置において、ｎ×ｍ次の行列
とｎ次のベクトルの積の演算は、ｉ番目のメモリに行列
の第ｉ行目の各要素を代入し（１≦ｉ≦ｍ）、ｊ番目の
トレイにｊ番目のベクトルの要素を代入しておき（１≦
ｊ≦ｎ）、各データのユニットにおいて、ｋ番目の処理
の時にメモリに格納されているｋ列目の要素と、トレイ
に格納されているベクトルの要素の積和を実行する。そ
して、トレイの内容を隣のプロセッサに移動させる。以
上の処理をｎ回行なうことにより、ｎ×ｍ次の行列とｎ
次のベクトルの積を計算することができる。すなわち、
この並列データ処理装置によって任意の大きさの１つの
行列演算またはニューラルネットの演算における積和演
算を効率良く並列で処理することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、図２
７，図２８及び図２９に示した従来の方法による並列デ
ータ処理装置では、各プロセッサは両隣のプロセッサと
しかデータを転送することができない。そのため、行列
の演算やニューラルネットの演算において積和演算を並
列で処理する時に、離れたプロセッサ間でデータを転送
するための処理が必要になり、処理時間のオーバーヘッ
ドとなる。例えば、ｎ個のプロセッサを持つＳＩＭＤ型
並列データ処理装置において、１回の積和演算を１サイ
クル，隣のプロセッサへのデータの転送を１サイクル，
離れたプロセッサ間のデータの転送に１サイクル処理時
間が掛かるとすると、次元がｎ×ｎの２つの行列の積を
求める場合、積和演算はｎ×ｎサイクル，隣のプロセッ
サへのデータの転送はｎ×ｎサイクル，離れたプロセッ
サ間のデータの転送にｎ×ｎサイクル掛かり、トータル
で３ｎ2サイクルの処理時間が掛かる。すなわち１／３
の処理時間がオーバーヘッドとなる。これは、演算をす
る行列やニューラルネットの大きさが数次元程度の小さ
なものならば、大したオーバーヘッドにならないが、数
百次元，数千次元の大きさの演算を行なおうとすると、
離れたプロセッサ間でデータを転送するための処理によ
りオーバーヘッドが無視できなくなる。図３０に示した
従来の方法による並列データ処理装置では、リング状に
接続されたトレイにより、１つの行列演算やニューラル
ネットの演算において積和演算を離れたプロセッサへの
データ転送によるオーバーヘッドなしで行なうことがで
きるが、２つ以上の行列演算やニューラルネットの演算
を行なうには、１つ１つ別々に行なわなければならな
い。本発明は、上記のような従来技術の問題点に鑑み
て、その問題点を解消するためになされたもので、並列
データ処理において、複数の行列の演算やニューラルネ
ットの演算等の演算を高速に処理できる並列データ処理
装置、及びその装置を使ったデータ処理方法を提供する
ことをその目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明は、１つ
又は複数のデータを保持する第２のデータ保持手段（１
００３）及び結合手段（１００４）より成る１つ又は複
数の記憶手段（１００５）と、データを保持する第１の
データ保持手段（１００２）より構成されるプロセッサ
（１００１）を１次元又は多次元に接続するデータ処理
装置において、前記結合手段（１００４）は、少なくと
も２つの入力（１０１１，１０１２）と、少なくとも２
つの出力（１０１３，１０１４）と、入力と出力の接続
状態を決定するための状態変数（１０１０）を持ち、前
記結合手段の第１の入力（１０１１）は、前記プロセッ
サを構成する物理的又は論理的に隣接する第１の隣接プ
ロセッサの前記結合手段の第２の出力（１０１４）に接
続され、前記結合手段の第１の出力（１０１３）は、該
結合手段と同じ記憶手段内にある前記第２のデータ保持
手段の入力（１０１６）と接続され、前記結合手段の第
２の入力（１０１２）は、前記プロセッサを構成する物
理的又は論理的に隣接する第２の隣接プロセッサの前記
第１のデータ保持手段の出力（１０１５）と接続され、
前記結合手段の第２の出力（１０１４）は、前記第２の
隣接プロセッサの前記結合手段の第１の入力（１０１
１）と接続され、前記状態変数の値によって、前記結合
手段の入力と出力の接続を変えることができるように
し、結合手段の状態変数の値により、プロセッサの接続
状態を変化させることができ、物理的又は論理的に離れ
た位置にあるプロセッサにデータを転送することがで
き、また、物理的又は論理的に連続したプロセッサ群の
間でデータをローテーションさせることを可能とするも
のである。
【０００８】請求項２の発明は、請求項１の発明におい
て、前記プロセッサが物理的又は論理的に端点に存在
し、前記第１のデータ保持手段の出力（１０１５）と接
続すべき第１の隣接プロセッサの結合手段が存在しない
場合に、前記プロセッサの前記第１のデータ保持手段の
出力と該プロセッサの前記結合手段の第１の入力を接続
するようにし、端点にあるプロセッサにおいても、物理
的又は論理的に連続したプロセッサ群の中に含めること
ができ、プロセッサ群の間でデータをローテーションさ
せることを可能とするものである。
【０００９】請求項３の発明は、請求項１又は２の発明
において、前記結合手段は、第１並びに第２の入力及び
出力として、それぞれに少くとも２つの入力（１０１
１，１０１２）,（１１０１１，１１０１２）と、少く
とも２つの出力（１０１３，１０１４）,（１１０１
３，１１０１４）を持ち、前記結合手段の第１の入力
（１０１１，１１０１１）及び第２の出力（１０１４，
１１０１４）は、前記第１及び第２の隣接プロセッサの
前記結合手段の第２の出力（１０１４，１１０１４）及
び第１の入力（１０１１，１１０１１）とそれぞれ接続
し、前記第１のデータ保持手段は、出力を２つ持ち、該
第１のデータ保持手段の出力は、前記第１及び第２の隣
接プロセッサの結合手段の第２の入力（１０１２，１１
０１２）と接続するようにし、結合手段の状態変数の値
により、プロセッサの接続状態を変化させることがで
き、物理的又は論理的に離れた位置にあるプロセッサに
データを双方向に転送することを可能とするものであ
る。
【００１０】請求項４の発明は、１つ又は複数のデータ
を保持する第２のデータ保持手段（２００３）及び結合
手段（２００４）より成る１つ又は複数の記憶手段（２
００５）と、データを保持する第１のデータ保持手段
（２００２）より構成されるプロセッサ（２００１）を
１次元又は多次元に接続するデータ処理装置において、
前記結合手段（２００４）は、少なくとも３つの入力
（２０１１，２０１２，２０１３）と、少なくとも３つ
の出力（２０１４，２０１５，２０１６）と、入力と出
力の接続状態を決定するための状態変数（２０１０）を
持ち、前記結合手段の第２の入力（２０１２）及び第２
の出力（２０１５）は、前記プロセッサを構成する物理
的又は論理的に隣接する第１の隣接プロセッサの前記結
合手段の第１の出力（２０１４）及び第１の入力（２０
１１）とそれぞれ接続され、前記結合手段の第１の入力
（２０１１）及び第１の出力（２０１４）は、前記プロ
セッサを構成する物理的又は論理的に隣接する第２の隣
接プロセッサの前記結合手段の第２の出力（２０１５）
及び第２の入力（２０１２）とそれぞれ接続され、前記
結合手段の第３の出力（２０１６）は、該結合手段と同
じ記憶手段内にある第２のデータ保持手段の入力（２０
１８）と接続され、前記結合手段の第３の入力（２０１
３）は、第１のデータ保持手段の出力（２０１７）と接
続され、前記状態変数の値によって、前記結合手段の入
力と出力の接続を変えることができるようにし、結合手
段の状態変数の値により、プロセッサの接続状態を変化
させることができ、物理的又は論理的に離れた位置にあ
るプロセッサにデータを転送することができ、また、物
理的又は論理的に連続したプロセッサ群の間でデータを
ローテーションさせることを可能とするものである。
【００１１】請求項５の発明は、１つ又は複数の第１の
レジスタ手段（３０１２）及び結合手段（３０１４）よ
り成る１つ又は複数の記憶手段（３０１６）と、メモリ
手段（３０１１）と、データ処理手段（３０１３）によ
り構成されるプロセッサ（３０１０）を１次元又は多次
元に接続するＳＩＭＤ型の並列データ処理装置におい
て、前記メモリ手段の出力（３０１１１）は、前記デー
タ処理手段の第１の入力（３０１３６）に接続され、前
記第１のレジスタ手段の出力（３０１２１）は、前記デ
ータ処理手段の第２の入力（３０１３７）に接続され、
前記データ処理手段の第１の出力（３０１３１）は、前
記メモリ手段の入力（３０１１６）に接続され、前記結
合手段の第１の出力（３０１４１）は、該結合手段と同
じ記憶手段内にある前記第１のレジスタ手段の第１の入
力（３０１２６）に接続され、前記結合手段の第２の出
力（３０１４２）は、物理的又は論理的に隣接する第２
の隣接プロセッサの前記結合手段の第１の入力（３０１
４６）に接続され、前記データ処理手段の第２の出力
（３０１３２）は、物理的又は論理的に隣接する第１の
隣接プロセッサの前記結合手段の第２の入力（３０１４
７）に接続され、前記データ処理手段の第４の出力（３
０３１４）は、前記結合手段の第３の入力（３０１４
８）に接続され、前記結合手段の第３の入力の値により
該結合手段の第１，第２の入力と第１，第２の出力の接
続を変えるようにし、結合手段の第３の入力の値によ
り、プロセッサ間の接続状態を変化させることができ、
物理的又は論理的に離れた位置にあるプロセッサにデー
タを転送することができ、また、物理的又は論理的に連
続したプロセッサ群の間でデータをローテーションさせ
ることを可能とするものである。
【００１２】請求項６の発明は、請求項５の発明におい
て、前記プロセッサが物理的又は論理的に端点に存在
し、前記データ処理手段の第２の出力に接続すべき前記
第１の隣接プロセッサの前記結合手段が存在しない場合
に、前記データ処理手段の第２の出力と前記結合手段の
第１の入力を接続するようにし、端点にあるプロセッサ
においても、物理的又は論理的に連続したプロセッサ群
の中に含めることができ、プロセッサ群の間でデータを
ローテーションさせることを可能とするものである。
【００１３】請求項７の発明は、請求項５又は６の発明
において、前記結合手段（３０１４）は、該結合手段の
第３の入力（３０１４３）に接続された第２のレジスタ
手段（５０１１）を持ち、該第２のレジスタ手段は、前
記結合手段の第３の入力の値を保持し、該第２のレジス
タ手段のデータの値により、前記結合手段の第１，第２
の入力と第１，第２の出力の接続を変えるようにし、結
合手段の第２のレジスタの値により、プロセッサ間の接
続状態を変化させることができ、物理的又は論理的に離
れた位置にあるプロセッサにデータを転送することがで
き、また、物理的又は論理的に連続したプロセッサ群の
間でデータをローテーションさせることを可能とするも
のである。
【００１４】請求項８の発明は、請求項５ないし７のい
ずれかの発明において、前記プロセッサ（３０１０）に
おいて、前記データ処理手段の第３の出力（６０１３
３）と、前記第１のレジスタ手段の第２の入力（６０１
２７）を接続するようにし、データ処理手段から同じプ
ロセッサのレジスタ手段へデータを転送する際、結合手
段を通すことなく、転送することを可能とするものであ
る。
【００１５】請求項９の発明は、請求項５ないし８のい
ずれかの発明において、前記プロセッサ（３０１０）
は、前記メモリ手段（３０１１）の入力（３０１１６）
及び出力（３０１１１）に代えて入出力ポート（７０１
１１）を持ち、前記第１のレジスタ手段（３０１２）の
第１，第２の入力（３０１２６，６０１２７）及び出力
（３０１２１）に代えて入出力ポート（７０１２１）を
持ち、前記データ処理手段（３０１３）の第１，第２の
入力（３０１３６，３０１３７）及び第１，第２，第３
の出力（３０１３１，３０１３２，６０１３３）に代え
て入出力ポート（７０１３１）を持ち、前記各入出力ポ
ートと、前記結合手段（３０１４）の第１，第２の入力
（３０１４６，３０１４７）を、共通に利用される第１
のバス（７０１１）に接続するようにし、第１のバスを
介して、データ処理手段とメモリ手段，第１のレジスタ
手段，結合手段との間で、データの転送を行うことを可
能とするものである。
【００１６】請求項１０の発明は、請求項５ないし９の
いずれかの発明において、前記プロセッサ（３０１０）
の中に複数の記憶手段（３０１６）が存在するプロセッ
サにおいて、前記データ処理手段（３０１３）の第４の
出力（３０１３４）と前記結合手段の第３の入力（３０
１４８）を、共通に利用される第２のバス（８０１１）
に接続するようにし、第２のバスを介して、データ処理
手段と結合手段との間でデータの転送を行うことを可能
とするものである。
【００１７】請求項１１の発明は、請求項５ないし請求
項９のいずれかに記載のデータ処理装置を用いて第１の
レイヤｍ個のノードＸi（１≦ｉ≦ｍ）と第２のレイヤ
ｎ個のノードＹj（１≦ｊ≦ｎ）が結合されたニューラ
ルネットの演算をする方法であって、連続する前記ｍと
前記ｎの大きい方の数字の個数（これをＰとする）の前
記プロセッサを使用し、ｋ（１≦ｋ≦Ｐ）番目の前記プ
ロセッサの前記メモリ手段に、前記第１レイヤのノード
Ｘkの出力、又は該当するノードが存在しない場合には
０を格納し、かつ、前記第１のレイヤの各ノードＸ
i（１≦ｉ≦ｍ）と前記第２レイヤのｋ番目のノードＹ
ｋとの結合係数Ｗik（１≦ｉ≦ｍ）を、Ｗpk（ｐは（ｉ
＋ｋ−１）をＰで割った余り、但し０の場合はＰ）が各
前記プロセッサにより同時にアクセスできるアドレスに
格納し、又は該当する結合係数が存在しない場合には０
を格納し、前記データ処理手段の出力を右又は左にロー
テーションするように前記結合手段をセットすることに
より、前記ノードＸの出力を、右又は左にローテーショ
ンしながら、各前記プロセッサ毎に前記ノードＸの出力
と前記結合係数の積和演算を行って、前記ノードＹの出
力を求めるようにし、第１レイヤのｍ個のノードＡ
i（１≦ｉ≦ｍ）と第２レイヤのｎ個のノードＢj（１≦
ｊ≦ｎ）が結合されたニューラルネットにおいて、ノー
ドＢj（１≦ｊ≦ｎ）の出力を求めることを可能とする
ものである。
【００１８】請求項１２の発明は、請求項５ないし請求
項９のいずれかに記載のデータ処理装置を用いて、ｎ×
ｍの大きさの行列Ａとｍ×ｌ(エル)の大きさの行列Ｂの
積を演算する方法であって、連続する前記ｍと前記ｌの
大きい方の数字の個数（これをＰとする）のプロセッサ
を使用し、ｋ（１≦ｋ≦Ｐ）番目の前記プロセッサの前
記メモリ手段に、前記行列Ａのｋ列の要素ａik（１≦ｉ
≦ｎ）、又は該当する該行列Ａの要素がない場合には０
を、同じ行のデータは各前記プロセッサが同時にアクセ
スできるアドレスに格納し、かつ、前記行列Ｂのｊ列の
データｂij（１≦ｉ≦ｍ）を、ｂpj（ｐは（ｉ＋ｊ−
１）をＰで割った余り、但し０の場合はＰ）が各前記プ
ロセッサによって同時にアクセスできるアドレスに格納
し、又は該当する行列Ｂの要素がない場合には０を格納
し、前記データ処理手段の出力を右又は左にローテーシ
ョンするように前記結合手段をセットして、前記行列Ａ
のデータを右又は左にローテーションしながら、各前記
プロセッサ毎に前記行列Ａと前記行列Ｂの要素の積和演
算を行って、前記行列Ａと前記行列Ｂの積を求めるよう
にし、ｎ×ｍとｍ×ｌの大きさの行列の積を求めること
を可能とするものである。
【００１９】
【発明の実施の形態】
（請求項１の実施形態）この発明のデータ処理装置の第
１の実施形態を、図１を参照しながら説明する。この発
明のデータ処理装置の第１の実施形態は、データを保持
する第２のデータ保持手段（１００３）及び結合手段
（１００４）より構成される記憶手段（１００５）と、
データを保持する第１のデータ保持手段（１００２）よ
り構成されるプロセッサ（１００１）を１次元配列状に
接続する。結合手段は、２つの入力（１０１１，１０１
２）と、２つの出力（１０１３，１０１４）と、２つの
状態を持つ状態変数（１０１０）を持ち、第１の入力
（１０１１）は、右のプロセッサの結合手段の第２の出
力（１０１４）に接続され、結合手段の第１の出力（１
０１３）は、第２のデータ保持手段の入力（１０１６）
と接続され、結合手段の第２の入力（１０１２）は、左
のプロセッサの第１のデータ保持手段の出力（１０１
５）と接続され、結合手段の第２の出力（１０１４）
は、左のプロセッサの結合手段の第１の入力（１０１
１）と接続される。状態変数が第１の状態の場合は、第
１の入力と第１の出力及び第２の入力と第２の出力が接
続され、状態変数が第２の状態の場合は、第１の入力と
第２の出力及び第２の入力と第１の出力が接続される。
【００２０】図２は、結合手段の結合状態を示すもの
で、（Ａ）が状態変数が第１の状態であり、（Ｂ）が状
態変数が第２の状態である。プロセッサＳ１及びＳ４の
結合手段Ｋ１及びＫ４の状態変数を第１の状態とし、プ
ロセッサＳ２及びＳ３の結合手段Ｋ２及びＫ３の状態変
数を第２の状態とすると、プロセッサＳ１の第１のデー
タ保持手段Ｙ１の出力は、プロセッサＳ２の第２のデー
タ保持手段Ｘ２の入力と接続され、プロセッサＳ２の第
１のデータ保持手段Ｙ２の出力は、プロセッサＳ３の第
２のデータ保持手段Ｘ３の入力と接続され、プロセッサ
Ｓ３の第１のデータ保持手段Ｙ３の出力は、プロセッサ
Ｓ１の第２のデータ保持手段Ｘ１の入力と接続される。
すなわち、プロセッサＳ１，Ｓ２，Ｓ３は、リング状に
接続され、データは左から右にローテーションされるこ
とになる。この実施形態ではプロセッサの数は４つであ
るが、さらに多数のプロセッサにおいても同様である。
【００２１】図３及び図４は、図１の実施例が電子回路
で構成され、入力（１０１１，１０１２）と出力（１０
１３，１０１４）がそれぞれ２本の線で構成される場合
の結合手段の実施例を示す。これらの実施例ではフリッ
プフロップが状態変数に相当する。フリップフロップ
（Ｆ.Ｆ.）の出力が“１”すなわち、第１の状態の場合
には、第１の入力（１０１１）と第１の出力（１０１
３）及び、第２の入力（１０１２）と第２の出力（１０
１４）が接続され、フリップフロップの出力が“０”す
なわち、第２の状態の場合には、第１の入力（１０１
１）と第２の出力（１０１４）及び、第２の入力（１０
１２）と第１の出力（１０１３）が接続される。
【００２２】この発明のデータ処理装置の第２の実施形
態を、図５を参照しながら説明する。なお、図１と同一
の構成部分には同一の符号を付してその説明を省略す
る。この発明のデータ処理装置の第２の実施形態は、図
１に示す第１の実施形態に比して、プロセッサ（１００
１）を２次元に配置したデータ処理装置であり、各プロ
セッサに第２のデータ保持手段（９００３）が追加さ
れ、この入力（９０１６）は、結合手段の第１の出力
（９０１３）と接続される。また、縦方向のプロセッサ
の接続のため、第１のデータ保持出力（９０１５）は、
結合手段の第２の入力（９０１２）と接続され、結合手
段の第２の出力（９０１４）は、上のプロセッサの結合
手段の第１の入力（９０１１）と接続される。その結
果、結合手段は右・左・上・下のプロセッサの結合手段
と接続される。結合手段の入力と出力の接続の種類は４
×３×２＝２４通りであり、状態変数の状態も２４あ
る。この実施形態では、横のプロセッサの数は４つ、縦
のプロセッサの数は３つであるが、さらに多数のプロセ
ッサにおいても同様である。また、この実施形態では、
プロセッサは２次元に配列されているが、３次元以上の
場合でも同様である。
【００２３】（請求項２の実施形態）この発明のデータ
処理装置の一実施形態を、図６を参照しながら説明す
る。なお、図１と同一の構成部分には同一の符号を付し
てその説明を省略する。この発明のデータ処理装置のこ
の実施形態は、図１に示す実施形態に比して、端点にあ
るプロセッサＳ１及びＳ４が存在するという点、すなわ
ち、プロセッサＳ１の結合手段Ｋ１の第２の出力（１０
１４）及び第２の入力（１０１２）がなく、プロセッサ
Ｓ４の第１のデータ保持手段Ｙ４の出力（１０１５）が
結合手段Ｋ４の第１の入力（１０１１）と接続されてい
る点が異なる。プロセッサＳ１の結合手段Ｋ１の状態変
数を第１の状態とし、プロセッサＳ２，Ｓ３，Ｓ４の結
合手段Ｋ２，Ｋ３，Ｋ４の状態変数を第２の状態とする
と、プロセッサＳ１の第１のデータ保持手段Ｙ１の出力
は、プロセッサＳ２の第２のデータ保持手段Ｘ２の入力
と接続され、プロセッサＳ２の第１のデータ保持手段Ｙ
２の出力は、プロセッサＳ３の第２のデータ保持手段Ｘ
３の入力と接続され、プロセッサＳ２の第１のデータ保
持手段Ｙ３の出力は、プロセッサＳ３の第２のデータ保
持手段Ｘ４の入力と接続され、プロセッサＳ３の第１の
データ保持手段Ｙ４の出力は、プロセッサＳ１の第２の
データ保持手段Ｘ１の入力と接続される。すなわち、プ
ロセッサＳ１，Ｓ２，Ｓ３，Ｓ４はリング状に接続さ
れ、データは左から右にローテーションされることにな
る。また、すべてのプロセッサの結合手段の状態変数を
第１の状態とすると、プロセッサＳ１の第１のデータ保
持手段Ｙ１の出力は、プロセッサＳ２の第２のデータ保
持手段Ｘ１の入力と接続され、プロセッサＳ２の第１の
データ保持手段Ｙ２の出力は、プロセッサＳ３の第２の
データ保持手段Ｘ２の入力と接続され、プロセッサＳ２
の第１のデータ保持手段Ｙ３の出力は、プロセッサＳ３
の第２のデータ保持手段Ｘ３の入力と接続され、プロセ
ッサＳ３の第１のデータ保持手段Ｙ４の出力は、プロセ
ッサＳ１の第２のデータ保持手段Ｘ４の入力と接続され
る。すなわち、それぞれのプロセッサの第１のデータ保
持手段は、同じプロセッサの第２のデータ保持手段と接
続される。また、この実施形態では、プロセッサの数は
４つであるが、さらに多数のプロセッサにおいても同様
である。さらに、この実施形態では、プロセッサは１次
元に配列されているが、２次元以上の場合でも同様であ
る。
【００２４】（請求項３の実施形態）この発明のデータ
処理装置の一実施形態を、図７を参照しながら説明す
る。なお、図１及び図６と同一の構成部分には同一の符
号を付してその説明を省略する。この発明のデータ処理
装置のこの実施形態は、図６に示す実施形態に比して、
各プロセッサに第２のデータ保持手段（１１００３）が
追加され、第１のデータ保持手段の出力（１１０１５）
は、左のプロセッサの結合手段の第２の入力（１１０１
２）と接続され、結合手段の第１の入力（１１０１１）
は、左のプロセッサの結合手段の第２の出力（１１０１
４）と接続され、結合手段の第１の出力（１１０１３）
は、第２のデータ保持手段（１１００３）の入力（１１
０１６）に接続されている。また、プロセッサＳ１の第
１のデータ保持手段Ｙ１の出力（１１０１５）は、プロ
セッサＳ１の結合手段Ｋ１の第１の入力（１１０１１）
と接続されている。結合手段の入力が４つあるので、そ
れぞれを接続する種類は４×３×２＝２４通りあり、状
態変数も２４の状態を持つ。ここで、プロセッサＳ２，
Ｓ３において、１０１１と１０１４，１０１２と１０１
３，１１０１１と１１０１４，１１０１２と１１０１３
が接続され、プロセッサＳ１において、１０１１と１０
１３，１１０１１と１１０１４，１１０１２と１１０１
３が接続され、プロセッサＳ４において、１０１１と１
０１４，１０１２と１０１３，１１０１１と１１０１３
が接続されると、第１のデータ保持手段と第２のデータ
保持手段（１００３）は、右方向にデータをローテーシ
ョンしながら転送することができ、第１のデータ保持手
段と第２のデータ保持手段（１１００３）は、左方向に
データをローテーションしながら転送することができ
る。
【００２５】（請求項４の実施形態）この発明のデータ
処理装置の第１の実施形態を、図８を参照しながら説明
する。この発明のデータ処理装置のこの実施形態は、第
２のデータ保持手段（２００３）及び結合手段（２００
４）より構成される記憶手段（２００５）と、第１のデ
ータ保持手段（２００２）より構成されるプロセッサ
（２００１）を１次元配列状に接続する。結合手段は、
３つの入力，３つの出力，６つの状態を持つ状態変数
（２０１０）を持ち、結合手段の第２の入力（２０１
２）及び第２の出力（２０１５）は、右のプロセッサの
結合手段の第１の出力（２０１４）及び第１の入力（２
０１１）とそれぞれ接続され、結合手段の第１の入力
（２０１１）及び第１の出力（２０１４）は、左のプロ
セッサの結合手段の第２の出力（２０１５）及び第２の
入力（２０１２）とそれぞれ接続され、結合手段の第３
の出力（２０１６）は、第２のデータ保持手段の入力
（２０１８）と接続され、結合手段の第３の入力（２０
１３）は、第１のデータ保持手段の出力（２０１７）と
接続される。状態変数が第１の状態の場合は、第１の入
力（２０１１）と第１の出力（２０１４）及び第２の入
力（２０１２）と第２の出力（２０１５）及び第３の入
力（２０１３）と第３の出力（２０１６）が接続され、
状態変数が第２の状態の場合は、第１の入力と第１の出
力及び第２の入力と第３の出力及び第３の入力と第２の
出力が接続され、状態変数が第３の状態の場合は、第１
の入力と第２の出力及び第２の入力と第１の出力及び第
３の入力と第３の出力が接続され、状態変数が第４の状
態の場合は、第１の入力と第２の出力及び第２の入力と
第３の出力及び第３の入力と第１の出力が接続され、状
態変数が第５の状態の場合は、第１の入力と第３の出力
及び第２の入力と第１の出力及び第３の入力と第２の出
力が接続され、状態変数が第６の状態の場合は、第１の
入力と第３の出力及び第２の入力と第２の出力及び第３
の入力と第１の出力が接続される。
【００２６】すべてのプロセッサの結合手段の状態変数
を第１の状態又は第３の状態とすると、プロセッサＳ１
の第１のデータ保持手段Ｙ１の出力は、同じプロセッサ
の第２のデータ保持手段Ｘ１の入力に接続され、プロセ
ッサＳ２の第１のデータ保持手段Ｙ２の出力は、同じプ
ロセッサの第２のデータ保持手段Ｘ２の入力に接続さ
れ、プロセッサＳ３の第１のデータ保持手段Ｙ３の出力
は、同じプロセッサの第２のデータ保持手段Ｘ３の入力
に接続され、プロセッサＳ４の第１のデータ保持手段Ｙ
４の出力は、同じプロセッサの第２のデータ保持手段Ｘ
４の入力に接続される。すなわち、それぞれのプロセッ
サの第１のデータ保持手段は、同じプロセッサの第２の
データ保持手段と接続される。
【００２７】プロセッサＳ１の結合手段の状態変数を第
２状態に、プロセッサＳ２，Ｓ３の結合手段の状態変数
を第５の状態に、プロセッサＳ４の結合手段の状態変数
を第６の状態にすると、プロセッサＳ１の第１のデータ
保持手段Ｙ１の出力は、プロセッサＳ２の第２のデータ
保持手段Ｘ２の入力に接続され、プロセッサＳ２の第１
のデータ保持手段Ｙ２の出力は、プロセッサＳ３の第２
のデータ保持手段Ｘ３の入力に接続され、プロセッサＳ
３の第１のデータ保持手段Ｙ３の出力は、プロセッサＳ
４の第２のデータ保持手段Ｘ４の入力に接続され、プロ
セッサＳ４の第１のデータ保持手段Ｙ４の出力は、プロ
セッサＳ１の第２のデータ保持手段Ｘ１の入力に接続さ
れる。すなわち、プロセッサＳ１，Ｓ２，Ｓ３，Ｓ４は
リング状に接続され、データは左から右にローテーショ
ンされることになる。
【００２８】プロセッサＳ１の結合手段の状態変数を第
２状態に、プロセッサＳ２，Ｓ３の結合手段の状態変数
を第４の状態に、プロセッサＳ４の結合手段の状態変数
を第６の状態にすると、プロセッサＳ１の第１のデータ
保持手段Ｙ１の出力は、プロセッサＳ４の第２のデータ
保持手段Ｘ４の入力に接続され、プロセッサＳ４の第１
のデータ保持手段Ｙ４の出力は、プロセッサＳ３の第２
のデータ保持手段Ｘ３の入力に接続され、プロセッサＳ
３の第１のデータ保持手段Ｙ３の出力は、プロセッサＳ
２の第２のデータ保持手段Ｘ２の入力に接続され、プロ
セッサＳ２の第１のデータ保持手段Ｙ２の出力は、プロ
セッサＳ１の第２のデータ保持手段Ｘ１の入力に接続さ
れる。すなわち、プロセッサＳ１，Ｓ２，Ｓ３，Ｓ４は
リング状に接続され、データは右から左にローテーショ
ンされることになる。この実施形態では、プロセッサの
数は４つであるが、さらに多数のプロセッサにおいても
同様である。
【００２９】図９及び図１０は、図８の実施形態が電子
回路で構成され、入力（２０１１，２０１２，２０１
３）と出力（２０１４，２０１５，２０１６）がそれぞ
れ２本の線で構成される場合の結合手段の異なる実施例
をそれぞれ示す。これらの実施例では、フリップフロッ
プ（Ｆ.Ｆ.）が状態変数に相当する。フリップフロップ
の出力が“０００”、すなわち、第１の状態の場合に
は、第１の入力（２０１１）と第１の出力（２０１
４），第２の入力（２０１２）と第２の出力（２０１
５），第３の入力（２０１３）と第３の出力（２０１
６）が接続される。フリップフロップの出力が“１０
１”、すなわち、第２の状態の場合には、第１の入力
（２０１１）と第１の出力（２０１４），第２の入力
（２０１２）と第３の出力（２０１６），第３の入力
（２０１２）と第２の出力（２０１５）が接続される。
フリップフロップの出力が“１００”、すなわち、第３
の状態の場合には、第１の入力（２０１１）と第２の出
力（２０１５），第２の入力（２０１２）と第１の出力
（２０１４），第３の入力（２０１３）と第３の出力
（２０１６）が接続される。フリップフロップの出力が
“００１”、すなわち第４の状態の場合には、第１の入
力（２０１１）と第２の出力（２０１５），第２の入力
（２０１２）と第３の出力（２０１６），第３の入力
（２０１３）と第１の出力（２０１４）が接続される。
フリップフロップの出力が“０１０”、すなわち第５の
状態の場合には、第１の入力（２０１１）と第３の出力
（２０１６），第２の入力（２０１２）と第１の出力
（２０１４），第３の入力（２０１３）と第２の出力
（２０１５）が接続される。フリップフロップの出力が
“０１１”、すなわち第６の状態の場合には、第１の入
力（２０１１）と第３の出力（２０１６），第２の入力
（２０１２）と第２の出力（２０１５），第３の入力
（２０１３）と第１の出力（２０１４）が接続される。
【００３０】この発明のデータ処理装置の第２の実施形
態を、図１１を参照しながら説明する。なお、図８と同
一の構成部分には、同一の符号を付してその説明を省略
する。この発明のデータ処理装置のこの実施形態は、図
８に示す実施形態に比して、プロセッサを２次元に配置
したデータ処理装置である。そのため、縦方向のプロセ
ッサの接続のため、結合手段の第１の入力（１２０１
１）及び第１の出力（１２０１４）は、上のプロセッサ
の結合手段の第２の出力（１２０１５）及び第２の入力
（１２０１２）と接続され、結合手段の第２の入力（１
２０１２）及び第２の出力（１２０１５）は、下のプロ
セッサの結合手段の第１の出力（１２０１４）及び第１
の入力（１２０１１）と接続されている。すなわち、結
合手段は、右・左・上・下のプロセッサの結合手段と相
互に接続される。そのため、結合手段の入力と出力の接
続の種類は、５×４×３×２＝１２０通りあり、状態変
数の状態も１２０ある。この実施形態では、横のプロセ
ッサの数は４つ、縦のプロセッサの数は３つであるが、
さらに多数のプロセッサにおいても同様である。また、
この実施形態では、プロセッサは２次元に配列されてい
るが、３次元以上の場合でも同様である。
【００３１】（請求項５の実施形態）この発明のデータ
処理装置の一実施形態を、図１２を参照しながら説明す
る。この発明のデータ処理装置のこの実施形態は、第１
のレジスタ手段（３０１２）及び結合手段（３０１４）
より構成される記憶手段（３０１６）と、メモリ手段
（３０１１）と、データ処理手段（３０１３）により構
成されるプロセッサ（３０１０）を１次元配列状に接続
したＳＩＭＤ型のデータ処理装置である。これらのプロ
セッサの制御手段（３０１５）からのグローバルバス
（３０１５１）は、各プロセッサのデータ処理手段に接
続され、各プロセッサへ命令を供給したり、各プロセッ
サのメモリに格納されているデータを読み書きする。メ
モリ手段の出力（３０１１１）は、データ処理手段の第
１の入力（３０１３６）に接続され、第１のレジスタ手
段の出力（３０１２１）は、データ処理手段の第２の入
力（３０１３７）に接続され、データ処理手段の第１の
出力（３０１３１）は、メモリ手段の入力（３０１１
６）に接続され、結合手段の第１の出力（３０１４１）
は、第１のレジスタ手段の第１の入力（３０１２６）に
接続され、結合手段の第２の出力（３０１４２）は、左
のプロセッサの結合手段の第１の入力（３０１４６）に
接続され、データ処理手段の第２の出力（３０１３２）
は、右のプロセッサの結合手段の第２の入力（３０１４
７）に接続され、データ処理手段の第４の出力（３０１
３４）は、結合手段の第３の入力（３０１４８）に接続
される。
【００３２】結合手段ＸＦの第３の入力の値が“０”の
場合、第１の入力と第１の出力及び第２の入力と第２の
出力が接続され、第３の入力の値が“１”の場合、第１
の入力と第２の出力及び第２の入力と第１の出力が接続
される。すべてのプロセッサにおいて結合手段ＸＦの第
３の入力を“１”にすると、結合手段ＸＦに接続されて
いるデータ処理手段Ｐの第２の出力は、右のプロセッサ
のレジスタ手段Ｘに接続され、データ処理手段Ｐから出
力されるデータを右のプロセッサに転送することができ
る。なお、図１２において、隣接するプロセッサとの接
続を左右反対にすれば、上述のデータの転送を左右反対
にすることができる。この実施形態では、プロセッサの
数が３つであるが、さらに多数のプロセッサにおいても
同様である。また、この実施形態では、プロセッサは１
次元に配列されているが、２次元以上の場合でも同様で
ある。
【００３３】（請求項６の実施形態）この発明のデータ
処理装置の一実施形態を、図１３を参照しながら説明す
る。なお、図１２と同一の構成部分には同一の符号を付
してその説明を省略する。図１３に示す実施形態は、図
１２に示す請求項５の実施形態において、右に隣接する
プロセッサが存在しない場合に、データ処理手段の第２
の出力（３０１３２）と結合手段の第１の入力（３０１
４６）を接続するデータ処理装置である。すべてのプロ
セッサにおいて結合手段ＸＦの第３の入力（３０１４
８）を“０”にすると、結合手段ＸＦに接続されている
データ処理手段Ｐの第２の出力は、同じプロセッサの第
１のレジスタ手段Ｘに接続される。すなわち、データ処
理手段Ｐから出力されるデータを同じプロセッサの第１
のレジスタ手段に転送することができる。プロセッサＳ
１において、結合手段ＸＦ１の第３の入力を“０”に
し、プロセッサＳ２，Ｓ３において結合手段のＸＦ２，
ＸＦ３の第３の入力を“１”にすると、結合手段ＸＦ１
に接続されているデータ処理手段Ｐ１の第２の出力は、
プロセッサＳ２のレジスタ手段Ｘ２に接続され、結合手
段ＸＦ２に接続されているデータ処理手段Ｐ２の第２の
出力は、プロセッサＳ３のレジスタ手段Ｘ３に接続さ
れ、結合手段ＸＦ３に接続されているデータ処理手段Ｐ
３の第２の出力は、プロセッサＳ１のレジスタ手段Ｘ１
に接続される。すなわち、データ処理手段Ｐから出力さ
れるデータを左から右にローテーションすることができ
る。なお、図１３において、隣接するプロセッサとの接
続を左右反対にすれば、上述のデータの転送を右から左
にすることができる。この実施形態では、プロセッサの
数が３つであるが、さらに多数のプロセッサにおいても
同様である。また、この実施形態では、プロセッサは１
次元に配列されているが、２次元以上の場合でも同様で
ある。
【００３４】（請求項７の実施形態）この発明のデータ
処理装置の一実施形態を、図１４を参照しながら説明す
る。なお、図１２及び図１３と同一の構成部分には同一
の符号を付してその説明を省略する。図１４に示すこの
実施形態は、図１３に示す請求項６の実施形態におい
て、結合手段の第３の入力（３０１４８）に接続された
第２のレジスタ手段（５０１１）を持つデータ処理装置
である。あるタイミングの時に、データ処理手段の第４
の出力（３０１３４）の値が、第２のレジスタ手段に書
き込まれ、第２のレジスタ手段の値が“０”の場合、第
１の入力と第１の出力及び第２の入力と第２の出力が接
続され、第２のレジスタ手段の値が“１”の場合、第１
の入力と第２の出力及び第２の入力と第１の出力が接続
される。これによって、請求項３の実施形態と同等の効
果を得ることができる。この実施形態ではプロセッサの
数が３つであるが、さらに多数のプロセッサを用いるよ
うにしたものにおいても同様である。また、この実施形
態では、プロセッサは１次元に配列されているが、２次
元以上の場合でも同様である。
【００３５】（請求項８の実施形態）この発明のデータ
処理装置の一実施形態を、図１５を参照しながら説明す
る。なお、図１２ないし図１４と同一の構成部分には同
一の符号を付してその説明を省略する。図１５に示すこ
の実施形態は、図１４に示す請求項７の実施形態におい
て、データ処理手段の第３の出力（６０１３３）を第１
のレジスタ手段の第２の入力（６０１２７）に接続した
データ処理装置である。図１４に示した請求項７の実施
形態では、データ処理手段の出力を同じプロセッサの第
１のレジスタ手段に書き込むためには、あらかじめ、そ
のレジスタ手段に接続されている結合手段の第２のレジ
スタ手段の値を“１”にしなければならなかった。しか
し、データをプロセッサ間でローテーションしながら演
算を行なう場合に、逐一、第２のレジスタ手段の値を変
更しなければならないので、処理のオーバーヘッドとな
る。そこで、データ処理手段の出力を同じプロセッサの
第１のレジスタ手段に書き込むための手段を用意する。
この実施形態ではプロセッサの数が３つであるが、さら
に多数のプロセッサにおいても同様である。また、この
実施形態では、プロセッサは１次元に配列されている
が、２次元以上の場合でも同様である。
【００３６】（請求項９の実施形態）この発明のデータ
処理装置の一実施形態を、図１６を参照しながら説明す
る。なお、図１２ないし図１５と同一の構成部分には同
一の符号を付してその説明を省略する。図１６に示すこ
の実施形態は、図１５に示す請求項８の実施形態におい
て、メモリ手段（３０１１）の入力（３０１１６）及び
出力（３０１１１）の代りに、入出力ポート（７０１１
１）を持ち、第１のレジスタ手段（３０１２）の第１，
第２の入力（３０１２６，６０１２７）及び出力（３０
１２１）の代りに、入出力ポート（７０１２１）を持
ち、データ処理手段（３０１３）の第１，第２の入力
（３０１３６，３０１３７）及び第１，第２，第３の出
力（３０１３１，３０１３２，６０１３３）の代りに、
入出力ポート（７０１３１）を持ち、これらの入出力ポ
ートと、結合手段（３０１４）の第１，第２の入力（３
０１４６，３０１４７）が、共通に利用される第１のバ
ス（７０１１）に接続されるデータ処理装置である。デ
ータ処理手段と、メモリ手段，第１のレジスタ手段，結
合手段とのデータの転送は、第１のバスを通して行なわ
れる。図１５に示す請求項８の実施形態に比べ、共通に
利用される第１のバスを設けることにより、プロセッサ
の回路全体が簡素化される。この実施形態ではプロセッ
サの数が３つであるが、さらに多数のプロセッサにおい
ても同様である。また、この実施形態では、プロセッサ
は１次元に配列されているが、２次元以上の場合でも同
様である。
【００３７】（請求項１０の実施形態）この発明のデー
タ処理装置の一実施形態を、図１７を参照しながら説明
する。なお、図１２ないし図１６と同一の構成部分には
同一の符号を付してその説明を省略する。図１７に示す
この実施形態は、図１６に示す請求項９の実施形態に比
べ、２つの記憶手段（３０１６）があり、データ処理手
段の第４の出力（３０１３４）と、結合手段（３０１
４）の第３の入力（３０１４８）が共通に利用される第
２のバス（８０１１）に接続されるデータ処理装置であ
る。図１６に示す実施形態では、１つのプロセッサ内に
複数の結合手段が存在する場合、データ処理手段の第４
の出力が複数必要になり、回路構成が複雑になる。そこ
で、データ処理手段の第４の出力と、結合手段の第３の
入力を共通に利用される第２のバスに接続する。この実
施形態ではプロセッサの数が３つであるが、さらに多数
のプロセッサにおいても同様である。また、この実施形
態では、プロセッサは１次元に配列されているが、２次
元以上の場合でも同様である。
【００３８】図１８は、機能メモリのプロセッサ部にこ
の発明を適用した実施例を示す図である。これは、図２
９に示した機能メモリのプロセッサ部にＸレジスタ（１
４００１）及びＹレジスタ（１４００２）に接続される
結合手段（１４００６，１４００７）を組み込んだもの
である。図１９は、図１８で示した機能メモリのプロセ
ッサ部の結合手段の実施例を示す。“Ａ”，“Ｂ”，
“Ｃ”，“Ｄ”，“Ｅ”は、図１８の左から２番目のプ
ロセッサの結合手段“（ＸＦ１，ＹＦ１）に示した。
“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”，“Ｅ”に相当する。
フリップフロップ（Ｆ.Ｆ.）の値が“０”の場合は、
“Ａ”と“Ｄ”及び“Ｃ”と“Ｂ”が接続され、フリッ
プフロップの値が“１”の場合は、“Ａ”と“Ｂ”及び
“Ｃ”と“Ｄ”が接続される。ここで、ＸＦ０からＸＦ
４のフリップフロップを“０”に、ＸＦ５のフリップフ
ロップを“１”に設定すると、データを左方向にローテ
ーションさせることができる。また、ＹＦ１からＹＦ５
のフリップフロップを“０”に、ＹＦ０のフリップフロ
ップを“１”に設定すると、データを右方向にローテー
ションさせることができる。図１８の実施形態ではプロ
セッサの数が６つであるが、さらに多数のプロセッサに
おいても同様である。また、この実施形態では、プロセ
ッサは１次元に配列されているが、２次元以上の場合で
も同様である。
【００３９】（請求項１１の実施形態）本発明によるニ
ューラルネットの演算を行なうデータ演算処理方法の一
実施形態を図２０のフローチャートに示す。ニューラル
ネットは、図２１に示すように一般的に２つのレイヤが
全結合された構造を取る。通常は、２層だけでなく３層
以上の構造を用いるが、ここでは簡単のために２層の図
を示す。このニューラルネットにおける演算は一般的に
以下の式により表現される。
【００４０】
【数１】
【００４１】ここで、ｙjは第２のレイヤのノードｊの
出力，χiは第１のレイヤのノードｉの出力，Ｗijはノ
ードｉからのノードｊへの重み係数である。図２１にお
いて、（ａ）は、第１レイヤと第２レイヤのノード数が
同一である場合、（ｂ）は、第１レイヤの方が第２レイ
ヤよりもノード数が少ない、（ｃ）は、第１レイヤの方
が第２レイヤよりもノード数が多い場合を示す。ここで
は、式（１）に示した演算の内、積和演算の部分、すな
わち、
【００４２】
【数２】
【００４３】についての演算方法を示す。以下に図２０
を参照しながらフローチャートを説明する。ここでは、
第１レイヤのノード数ｍ，第２のレイヤのノード数ｎと
し、ｎとｍの大きい方の数字の個数（これをＰとする）
の連続したプロセッサを用いて演算を行なう。ステップ
Ｓ２００１において、ｋ（１≦ｋ≦Ｐ）番目のプロセッ
サのメモリには第１レイヤのｋ番目のノードＸkの出力
を各プロセッサが同時にアクセスできるアドレスに格納
する。もし、該当する要素が存在しない場合には０を格
納する。ステップＳ２００２において、ｋ（１≦ｋ≦
Ｐ）番目のプロセッサのメモリには第１レイヤの各ｋ番
目のノードＸi（１≦ｉ≦ｎ）と第２レイヤの各ｋ番目
のノードＹkの結合係数Ｗik（１≦ｉ≦ｎ）をＷpk（ｐ
は（ｉ＋ｋ−１）をＰで割った余り、但し０の場合は
Ｐ）が各プロセッサにより同時にアクセスできるアドレ
スに格納する。もし、該当する結合係数が存在しない場
合には０を格納する。ステップＳ２００３において、第
１レイヤの出力がローテーションして各プロセッサをひ
とまわりしたかチェックを行ない、“ＮＯ”と判断され
た場合にはステップＳ２００４を実行する。ステップＳ
２００４において、データ処理手段の出力が同じプロセ
ッサ内のメモリに書き込めるように結合手段をセットす
る。ステップＳ２００５において、第１レイヤの出力と
結合係数の積を各プロセッサで求め、結果をメモリに格
納する。ステップＳ２００６において、データ処理手段
の出力が右にローテーションするように結合手段をセッ
トする。ステップＳ２００７において、第１レイヤの出
力を右にローテーションさせる。もし、ステップＳ２０
０３において、“ＹＥＳ”と判断された場合にはステッ
プＳ２００８を実行する。ステップＳ２００８におい
て、求めた積を各プロセッサ毎に足し、第２レイヤの各
ノードの出力を求める。以上の処理により、行列Ａと行
列Ｂの積を求めることができる。
【００４４】図２２に図２１（ａ）に示すニューラルネ
ットにおける演算状況を示す。ここでは、０から３まで
の４つのプロセッサを持つＳＩＭＤ型データ処理装置を
用い、右から左にローテーションしながらデータを転送
できるようにしておく。左に示した、ＡからＫはメモリ
のアドレスを示す。図２２において、（１）は、第１レ
イヤの出力χiとノード間の重みデータＷijをメモリに
格納した状態を示す。（２）は、アドレスＡとアドレス
Ｂの積を求め、それをアドレスＦに格納している状態を
示す。（３）は、アドレスＡのデータを左にローテーシ
ョンした状態を示す。（４）は、アドレスＡとアドレス
Ｃのデータの積を求め、それをアドレスＧに格納してい
る状態を示す。（５）は、アドレスＡのデータを左にロ
ーテーションした状態を示す。（６）は、アドレスＡと
アドレスＤのデータの積を求め、それをアドレスＨに格
納している状態を示す。（７）は、アドレスＡのデータ
を左にローテーションした状態を示す。（８）は、アド
レスＡとアドレスＥのデータの積を求め、それをアドレ
スＩに格納している状態を示す。最後にアドレスＦから
アドレスＩの内容を足せば、
【００４５】
【数３】
【００４６】の演算を行なうことができる。図２３に図
２１（ｃ）に示すニューラルネットにおける演算状況を
示す。図２２に比べ、Ｗijを格納する方法が異なるのみ
で、演算方法・条件等は、図２２の場合と同様である。
この場合には、プロセッサＰ０及びＰ１にＷijを格納
し、上述した演算を実行すると、プロセッサＰ０及びＰ
１に結果が得られる。図２４に図２１（ｂ）に示すニュ
ーラルネットにおける演算状況を示す。図２２に比べ、
χi，Ｗijを格納する方法が異なるのみで、演算方法・
条件等は、図２２の場合と同様である。この場合には、
プロセッサＰ０及びＰ１にχiを、プロセッサＰ０から
Ｐ４にＷij格納し、上述した演算を実行すると、プロセ
ッサＰ０からＰ４に結果が得られる。
【００４７】（請求項１２の実施形態）この発明による
２つの行列の積を行なうデータ演算処理方法の一実施形
態を図２５のフローチャートに示す。以下に、図２５を
参照しながらフローチャートの説明をする。ここでは、
行列Ａの大きさはｎ×ｍ、行列Ｂの大きさはｍ×ｌ(エ
ル)とし、ｍとｌの大きい方の数字の個数（これをＰと
する）の連続したプロセッサを用いて演算を行なう。ス
テップＳ２１０１において、ｋ（１≦ｋ≦Ｐ）番目のプ
ロセッサのメモリには行列Ａのｋ列の要素ａik（１≦ｉ
≦ｎ）を同じ行のデータは各プロセッサが同時にアクセ
スできるアドレスに格納する。もし、該当する要素が存
在しない場合には０を格納する。ステップＳ２１０２に
おいて、ｋ（１≦ｋ≦Ｐ）番目のプロセッサのメモリに
は行列Ｂのｋ列の要素ｂik（１≦ｉ≦ｍ）を、ｂpk（ｐ
は（ｉ＋ｋ−１）をＰで割った余り、但し０の場合は
Ｐ）が各プロセッサにより同時にアクセスできるアドレ
スに格納する。もし、該当する要素が存在しない場合に
は０を格納する。ステップＳ２１０３において、指定行
を第１とする。ステップＳ２１０４において、行列のす
べての行の演算が終了したかチェックを行ない、“Ｎ
Ｏ”と判断された場合にはステップＳ２１０５を実行す
る。ステップＳ２１０５において、行列Ａの指定行の要
素がローテーションして各プロセッサをひとまわりした
かチェックを行ない、“ＮＯ”と判断された場合にはス
テップＳ２１０６を実行する。ステップＳ２１０６にお
いて、データ処理手段の出力が同じプロセッサ内のメモ
リに書き込めるように結合手段をセットする。ステップ
Ｓ２１０７において、行列Ａの指定行の要素と行列Ｂの
各要素の積を各プロセッサで求め、結果をメモリに格納
する。ステップＳ２１０８において、データ処理手段の
出力が右にローテーションするように結合手段をセット
する。ステップＳ２１０９において、行列Ａの指定行を
右にローテーションさせる。もし、ステップＳ２１０５
において、“ＹＥＳ”と判断された場合にはステップＳ
２１１０を実行する。ステップＳ２１１０において、指
定行を次の行とし、ステップＳ２１０４を実行する。も
し、ステップＳ２１０５において、“ＹＥＳ”と判断さ
れた場合にはステップＳ２１１１を実行する。ステップ
Ｓ２１１１において、求めた積から行列Ａと行列Ｂの積
の行列の各要素を求める。以上の処理により、行列Ａと
行列Ｂの積を求めることができる。
【００４８】図２６に３×３の行列Ａ，Ｂの積を求める
演算状況を示す。ここでは、０から２までの３つのプロ
セッサを持つＳＩＭＤ型データ処理装置を用い、右から
左にローテーションしながらデータを転送できるように
しておく。左に示した、ＡからＱはメモリのアドレスを
示す。図２６において、（１）は、行列Ａ，Ｂの各要素
をメモリに格納した状態を示す。（２）は、アドレスＡ
とアドレスＤのデータの積を求めそれをアドレスＧに、
アドレスＢとアドレスＥのデータの積を求めそれをアド
レスＨに、アドレスＣとアドレスＦのデータの積を求め
それをアドレスＩに格納している状態を示す。（３）
は、アドレスＡ，Ｂ，Ｃのデータを左にローテーション
した状態を示す。（４）は、アドレスＡとアドレスＤの
データの積を求めそれをアドレスＪに、アドレスＢとア
ドレスＥのデータの積を求めそれをアドレスＫに、アド
レスＣとアドレスＦのデータの積を求めそれをアドレス
Ｌに格納している状態を示す。（５）は、アドレスＡ，
Ｂ，Ｃのデータを左にローテーションした状態を示す。
（６）は、アドレスＡとアドレスＤのデータの積を求め
それをアドレスＭに、アドレスＢとアドレスＥのデータ
の積を求めそれをアドレスＮに、アドレスＣとアドレス
Ｆのデータの積を求めそれをアドレスＯに格納している
状態を示す。最後にアドレスＧ，Ｊ，Ｍ及び、Ｈ，Ｋ，
Ｎ及び、Ｉ，Ｌ，Ｏをそれぞれ足せば、行列ＡとＢの積
を求めることができる。
【００４９】
【発明の効果】請求項１ないし請求項１０に記載のデー
タ処理装置によれば、物理的又は論理的に離れた位置に
あるプロセッサに効率良くデータを転送することができ
る。請求項１ないし請求項１０に記載のデータ処理装置
によれば、物理的又は論理的に連続したプロセッサ群の
間で効率良くデータをローテーションしながら転送する
ことができる。請求項１ないし請求項１０に記載のデー
タ処理装置によれば、物理的又は論理的に連続したプロ
セッサ群の間でデータをローテーションしながら転送す
ることができるので、複数の行列の積など、多数の積和
演算を複数組同時に効率良く処理することができる。
【００５０】請求項２又は、請求項６に記載のデータ処
理装置によれば、データ処理装置の端にあるプロセッサ
においても、物理的又は論理的に連続したプロセッサ群
の中に含めることができ、プロセッサ群の間でデータを
ローテーションしながら転送することができるので、プ
ロセッサを有効に活用することができる。請求項３又
は、請求項４に記載のデータ処理装置によれば、物理的
又は論理的に離れたプロセッサ間で効率良くデータを双
方向に転送することができる。
【００５１】請求項７に記載のデータ処理装置によれ
ば、結合手段を介して第１のレジスタ手段にデータを転
送する際、データ処理手段の第４の出力に結合手段の接
続を決定するための出力をする必要がなく、あらかじめ
データ処理手段の第４の出力をとおして、結合手段の第
２のレジスタ手段にデータを格納しておけばよく、デー
タ処理手段の構成がより単純化することができる。請求
項８に記載のデータ処理装置によれば、自分自身の第１
のレジスタ手段にデータを格納する際、わざわざ結合手
段を通す必要がないので、結合手段の接続状態を変更す
ることなく、データを転送することができ、効率よくデ
ータを処理することができる。
【００５２】請求項９に記載のデータ処理装置によれ
ば、メモリ手段，第１のレジスタ手段，データ処理手段
における入出力，及び、結合手段の入力が共通に利用さ
れる第１のバスによって接続され、データの転送を行な
うことにより、プロセッサの構成をより単純化すること
ができる。請求項１０に記載のデータ処理手段によれ
ば、１つのプロセッサ内に複数の結合手段が存在する場
合、結合手段の第３の入力及びデータ処理手段の第４の
出力を共通に利用される第２のバスによって接続され、
データの転送を行なうことにより、プロセッサの構成を
より単純化することができる。
【００５３】請求項１１に記載のデータ演算処理方法に
よれば、複数のプロセッサを使って、ニューラルネット
の演算を効率的に行なうことができ、また、ニューラル
ネットの演算を幾つか同時に実施することができる。請
求項１２に記載のデータ演算処理方法によれば、複数の
プロセッサを使って、２つの行列の積を効率的に求める
ことができ、また、行列の積を幾つか同時に実施するこ
とができる。
【図面の簡単な説明】
【図１】本発明の請求項１に基づくデータ処理装置の第
１の実施形態を示す図である。
【図２】図１において用いられている結合手段の結合状
態を示す図で、状態変数によって（Ａ）及び（Ｂ）の状
態をとることを示すものである。
【図３】図１において用いられている結合手段の第１の
実施例を示す図である。
【図４】図１において用いられている結合手段の第２の
実施例を示す図である。
【図５】本発明の請求項１に基づくデータ処理装置の第
２の実施形態を示す図である。
【図６】本発明の請求項２に基づくデータ処理装置の実
施形態を示す図である。
【図７】本発明の請求項３に基づくデータ処理装置の実
施形態を示す図である。
【図８】本発明の請求項４に基づくデータ処理装置の第
１の実施形態を示す図である。
【図９】図８において用いられている結合手段の第１の
実施例を示す図である。
【図１０】図８において用いられている結合手段の第２
の実施例を示す図である。
【図１１】本発明の請求項４に基づくデータ処理装置の
第２の実施形態を示す図である。
【図１２】本発明の請求項５に基づくデータ処理装置の
実施形態を示す図である。
【図１３】本発明の請求項６に基づくデータ処理装置の
実施形態を示す図である。
【図１４】本発明の請求項７に基づくデータ処理装置の
実施形態を示す図である。
【図１５】本発明の請求項８に基づくデータ処理装置の
実施形態を示す図である。
【図１６】本発明の請求項９に基づくデータ処理装置の
実施形態を示す図である。
【図１７】本発明の請求項１０に基づくデータ処理装置
の実施形態を示す図である。
【図１８】プロセッサを組み込んだ機能メモリに本発明
の請求項１０を適用した実施例を示す図である。
【図１９】図１８に示した機能メモリのプロセッサ部に
用いられている結合手段の実施例を示す図である。
【図２０】本発明の請求項１１に基づきニューラルネッ
トの演算を行うデータ演算処理方法の実施形態を示すフ
ローチャートである。
【図２１】ニューラルネットの構成の異なる例を
（ａ）,（ｂ）及び（ｃ）それぞれに示す図である。
【図２２】本発明によるデータ処理装置を用いた図２１
（ａ）のニューラルネットの演算方法を説明するための
図である。
【図２３】本発明によるデータ処理装置を用いた図２１
（ｃ）のニューラルネットの演算方法を説明するための
図である。
【図２４】本発明によるデータ処理装置を用いた図２１
（ｂ）のニューラルネットの演算方法を説明するための
図である。
【図２５】本発明の請求項１２に基づき２つの行列の積
の演算を行うデータ演算処理方法の実施形態を示すフロ
ーチャートである。
【図２６】本発明によるデータ処理装置を用いた行列の
積の演算方法を説明するための図である。
【図２７】従来の技術によるＳＩＭＤ型並列データ処理
装置の一例を示す図である。
【図２８】従来の技術によるプロセッサを組み込んだ機
能メモリの一例を示す図である。
【図２９】従来の技術による機能メモリのプロセッサ部
の構造の一例を示す図である。
【図３０】従来の技術によるリング型シフトレジスタ付
きの並列データ処理装置の一例の原理構成を示す図であ
る。
【符号の説明】
１００１，２００１，３０１０，２７００２…プロセッ
サ、１００２，２００２…第１のデータ保持手段、１０
０３，２００３，９００３，１１００３…第２のデータ
保持手段、１００４，２００４，２００５，３０１４…
結合手段、１００５…記憶手段、１０１０，２０１０…
状態変数、１０１１，２０１１，９０１１，１１０１
１，１２０１１…結合手段の第１の入力、１０１２，２
０１２，９０１２，１１０１２，１２０１２…結合手段
の第２の入力、１０１３，２０１４，３０１４１，９０
１３，１１０１３，１２０１３…結合手段の第１の出
力、１０１４，２０１５，３０１４２，９０１４，１１
０１４，１２０１４…結合手段の第２の出力、１０１
５，２０１７，９０１５…第１のデータ保持手段の出
力、１０１６…第２のデータ保持手段の出力、２０１
３，３０１４８…結合手段の第３の入力、２０１６…結
合手段の第３の出力、２０１８，９０１６，１１０１６
…第２のデータ保持手段の入力、３０１１…メモリ手
段、３０１２…第１のレジスタ手段、３０１３…データ
処理手段、３０１５…制御手段、３０１１１…メモリ手
段の出力、３０１１６…メモリ手段の入力、３０１２１
…第１のレジスタ手段の出力、３０１２６…第１のレジ
スタ手段の第１の入力、３０１３１…データ処理手段の
第１の出力、３０１３２…データ処理手段の第２の出
力、３０１３４…データ処理手段の第４の出力、３０１
３６…データ処理手段の第１の入力、３０１３７…デー
タ処理手段の第２の入力、３０１４６…結合手段の第１
の入力、３０１４２…結合手段の第２の入力、３０１５
１，１４００５…グローバル・インストラクション・ラ
イン、５０１１…第２のレジスタ手段、６０１３３…デ
ータ処理手段の第３の出力、６０１２７…第１のレジス
タ手段の第２の入力、７０１１…共通に利用される第１
のバス、８０１１…共通に利用される第２のバス、１４
００１Ｘレジスタ、１４００２…Ｙレジスタ、１４００
３…書き込み許可レジスタ、１４００４…１ビットＡＬ
Ｕ、１４００６…Ｘレジスタに接続された結合手段、１
４００７…Ｙレジスタに接続された結合手段、２７００
１…ローカルメモリ、２７００３…制御装置、２７００
４…グローバルバス、２７００５…プロセッサ間のバ
ス、２７００６…ローカルメモリ−プロセッサ間のバ
ス、２８００１…メモリ部、２８００２…プロセッサ
部、２８００３…行デコード／ドライバ部、２８００４
…列デコード／ドライバ部、２８００５…制御回路部、
３０００１…データ処理ユニット、３０００２…トレ
イ、３０００３…メモリ、３０００４…バイパス手段。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/16 610 G06N 3/04 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 １つ又は複数のデータを保持する第２の
    データ保持手段及び結合手段より成る１つ又は複数の記
    憶手段と、データを保持する第１のデータ保持手段より
    構成されるプロセッサを１次元又は多次元に接続するデ
    ータ処理装置において、前記結合手段は、少なくとも２
    つの入力と、少なくとも２つの出力と、入力と出力の接
    続状態を決定するための状態変数を持ち、前記結合手段
    の第１の入力は、前記プロセッサを構成する物理的又は
    論理的に隣接する第１の隣接プロセッサの前記結合手段
    の第２の出力に接続され、前記結合手段の第１の出力
    は、該結合手段と同じ記憶手段内にある前記第２のデー
    タ保持手段の入力と接続され、前記結合手段の第２の入
    力は、前記プロセッサを構成する物理的又は論理的に隣
    接する第２の隣接プロセッサの前記第１のデータ保持手
    段の出力と接続され、前記結合手段の第２の出力は、前
    記第２の隣接プロセッサの前記結合手段の第１の入力と
    接続され、前記状態変数の値によって、前記結合手段の
    入力と出力の接続を変えることができるようにしたこと
    を特徴とするデータ処理装置。
  2. 【請求項２】 前記プロセッサが物理的又は論理的に端
    点に存在し、前記第１のデータ保持手段の出力と接続す
    べき第１の隣接プロセッサの結合手段が存在しない場合
    に、前記プロセッサの前記第１のデータ保持手段の出力
    と該プロセッサの前記結合手段の第１の入力を接続する
    ようにしたことを特徴とする請求項１に記載のデータ処
    理装置。
  3. 【請求項３】 前記結合手段は、第１並びに第２の入力
    及び出力として、それぞれに少くとも２つの入力と、少
    くとも２つの出力を持ち、前記結合手段の第１の入力及
    び第２の出力は、前記第１及び第２の隣接プロセッサの
    前記結合手段の第２の出力及び第１の入力とそれぞれ接
    続し、前記第１のデータ保持手段は、出力を２つ持ち、
    該第１のデータ保持手段の出力は、前記第１及び第２の
    隣接プロセッサの結合手段の第２の入力と接続するよう
    にしたことを特徴とする請求項１又は請求項２に記載の
    データ処理装置。
  4. 【請求項４】 １つ又は複数のデータを保持する第２の
    データ保持手段及び結合手段より成る１つ又は複数の記
    憶手段と、データを保持する第１のデータ保持手段より
    構成されるプロセッサを１次元又は多次元に接続するデ
    ータ処理装置において、前記結合手段は、少なくとも３
    つの入力と、少なくとも３つの出力と、入力と出力の接
    続状態を決定するための状態変数を持ち、前記結合手段
    の第２の入力及び第２の出力は、前記プロセッサを構成
    する物理的又は論理的に隣接する第１の隣接プロセッサ
    の前記結合手段の第１の出力及び第１の入力とそれぞれ
    接続され、前記結合手段の第１の入力及び第１の出力
    は、前記プロセッサを構成する物理的又は論理的に隣接
    する第２の隣接プロセッサの前記結合手段の第２の出力
    及び第２の入力とそれぞれ接続され、前記結合手段の第
    ３の出力は、該結合手段と同じ記憶手段内にある第２の
    データ保持手段の入力と接続され、前記結合手段の第３
    の入力は、第１のデータ保持手段の出力と接続され、前
    記状態変数の値によって、前記結合手段の入力と出力の
    接続を変えることができるようにしたことを特徴とする
    データ処理装置。
  5. 【請求項５】 １つ又は複数の第１のレジスタ手段及び
    結合手段より成る１つ又は複数の記憶手段と、メモリ手
    段と、データ処理手段により構成されるプロセッサを１
    次元又は多次元に接続するＳＩＭＤ型の並列データ処理
    装置において、前記メモリ手段の出力は、前記データ処
    理手段の第１の入力に接続され、前記第１のレジスタ手
    段の出力は、前記データ処理手段の第２の入力に接続さ
    れ、前記データ処理手段の第１の出力は、前記メモリ手
    段の入力に接続され、前記結合手段の第１の出力は、該
    結合手段と同じ記憶手段内にある前記第１のレジスタ手
    段の第１の入力に接続され、前記結合手段の第２の出力
    は、物理的又は論理的に隣接する第２の隣接プロセッサ
    の前記結合手段の第１の入力に接続され、前記データ処
    理手段の第２の出力は、物理的又は論理的に隣接する第
    １の隣接プロセッサの前記結合手段の第２の入力に接続
    され、前記データ処理手段の第４の出力は、前記結合手
    段の第３の入力に接続され、前記結合手段の第３の入力
    の値により該結合手段の第１，第２の入力と第１，第２
    の出力の接続を変えるようにしたことを特徴とするデー
    タ処理装置。
  6. 【請求項６】 前記プロセッサが物理的又は論理的に端
    点に存在し、前記データ処理手段の第２の出力に接続す
    べき前記第１の隣接プロセッサの前記結合手段が存在し
    ない場合に、前記データ処理手段の第２の出力と前記結
    合手段の第１の入力を接続するようにしたことを特徴と
    する請求項５に記載のデータ処理装置。
  7. 【請求項７】 前記結合手段は、該結合手段の第３の入
    力に接続された第２のレジスタ手段を持ち、該第２のレ
    ジスタ手段は、前記結合手段の第３の入力の値を保持
    し、該第２のレジスタ手段のデータの値により、前記結
    合手段の第１，第２の入力と第１，第２の出力の接続を
    変えるようにしたことを特徴とする請求項５又は請求項
    ６に記載のデータ処理装置。
  8. 【請求項８】 前記プロセッサにおいて、前記データ処
    理手段の第３の出力と、前記第１のレジスタ手段の第２
    の入力を接続するようにしたことを特徴とする請求項５
    ないし請求項７のいずれかに記載のデータ処理装置。
  9. 【請求項９】 前記プロセッサは、前記メモリ手段の入
    力及び出力に代えて入出力ポートを持ち、前記第１のレ
    ジスタ手段の第１，第２の入力及び出力に代えて入出力
    ポートを持ち、前記データ処理手段の第１，第２の入力
    及び第１，第２，第３の出力に代えて入出力ポートを持
    ち、前記各入出力ポートと、前記結合手段の第１，第２
    の入力を、共通に利用される第１のバスに接続するよう
    にしたことを特徴とする請求項５ないし請求項８のいず
    れかに記載のデータ処理装置。
  10. 【請求項１０】 前記プロセッサの中に複数の記憶手段
    が存在するプロセッサにおいて、前記データ処理手段の
    第４の出力と前記結合手段の第３の入力を、共通に利用
    される第２のバスに接続するようにしたことを特徴とす
    る請求項５ないし請求項９のいずれかに記載のデータ処
    理装置。
  11. 【請求項１１】 請求項５ないし請求項９のいずれかに
    記載のデータ処理装置を用いて第１のレイヤｍ個のノー
    ドＸi（１≦ｉ≦ｍ）と第２のレイヤｎ個のノードＹ
    j（１≦ｊ≦ｎ）が結合されたニューラルネットの演算
    をする方法であって、連続する前記ｍと前記ｎの大きい
    方の数字の個数（これをＰとする）の前記プロセッサを
    使用し、ｋ（１≦ｋ≦Ｐ）番目の前記プロセッサの前記
    メモリ手段に、前記第１レイヤのノードＸkの出力、又
    は該当するノードが存在しない場合には０を格納し、か
    つ、前記第１のレイヤの各ノードＸi（１≦ｉ≦ｍ）と
    前記第２レイヤのｋ番目のノードＹｋとの結合係数Ｗik
    （１≦ｉ≦ｍ）を、Ｗpk（ｐは（ｉ＋ｋ−１）をＰで割
    った余り、但し０の場合はＰ）が各前記プロセッサによ
    り同時にアクセスできるアドレスに格納し、又は該当す
    る結合係数が存在しない場合には０を格納し、前記デー
    タ処理手段の出力を右又は左にローテーションするよう
    に前記結合手段をセットすることにより、前記ノードＸ
    の出力を、右又は左にローテーションしながら、各前記
    プロセッサ毎に前記ノードＸの出力と前記結合係数の積
    和演算を行って、前記ノードＹの出力を求めるようにし
    たことを特徴とするデータ演算処理方法。
  12. 【請求項１２】 請求項５ないし請求項９のいずれかに
    記載のデータ処理装置を用いて、ｎ×ｍの大きさの行列
    Ａとｍ×ｌ(エル)の大きさの行列Ｂの積を演算する方法
    であって、連続する前記ｍと前記ｌの大きい方の数字の
    個数（これをＰとする）のプロセッサを使用し、ｋ（１
    ≦ｋ≦Ｐ）番目の前記プロセッサの前記メモリ手段に、
    前記行列Ａのｋ列の要素ａik（１≦ｉ≦ｎ）、又は該当
    する該行列Ａの要素がない場合には０を、同じ行のデー
    タは各前記プロセッサが同時にアクセスできるアドレス
    に格納し、かつ、前記行列Ｂのｊ列のデータｂij（１≦
    ｉ≦ｍ）を、ｂpj（ｐは（ｉ＋ｊ−１）をＰで割った余
    り、但し０の場合はＰ）が各前記プロセッサによって同
    時にアクセスできるアドレスに格納し、又は該当する行
    列Ｂの要素がない場合には０を格納し、前記データ処理
    手段の出力を右又は左にローテーションするように前記
    結合手段をセットして、前記行列Ａのデータを右又は左
    にローテーションしながら、各前記プロセッサ毎に前記
    行列Ａと前記行列Ｂの要素の積和演算を行って、前記行
    列Ａと前記行列Ｂの積を求めるようにしたことを特徴と
    するデータ演算処理方法。
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