JP3130569B2 - キャッシュメモリのストア方式 - Google Patents
キャッシュメモリのストア方式Info
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Description
【０００１】
【産業上の利用分野】本発明はストアスルー方式のキャ
ッシュメモリを有する複数の演算処理装置からなるパイ
プライン方式の情報処理装置に関し、特にキャッシュメ
モリのストア方式に関する。
ッシュメモリを有する複数の演算処理装置からなるパイ
プライン方式の情報処理装置に関し、特にキャッシュメ
モリのストア方式に関する。
【０００２】
【従来の技術】従来、この種の情報処理装置は、ある演
算処理装置および入出力処理装置が主記憶のデータを書
換えると、このデータの書換え（ストア）を他の演算処
理装置のキャッシュメモリに反映させるためにキャッシ
ュ一致処理が行なわれる。すなわちシステム制御装置が
全演算処理装置に対して主記憶上の書換えられたデータ
のアドレスを送り、それを受け取った演算処理装置は、
そのアドレスの示すデータを含むブロックがキャッシュ
メモリ上に存在するか否かをアドレスアレイの写しであ
るフラッシュアドレスアレイで検索し、存在すればその
ブロックを消している。しかし、システム制御装置から
のキャッシュ一致処理要求がすぐに処理できない場合に
備えてリクエストアドレスはフラッシュキュー（以下Ｆ
ＬＱと略す）と呼ばれるバッファに貯えられる。一方、
自演算処理装置がストアを行なった場合、自キャッシュ
メモリにも自演算処理装置によるストアを反映させるた
めに、ストアアドレスで示されるデータのブロックが自
キャッシュメモリ上に存在するか否かを検索する必要が
ある。検索にはアドレスアレイで行なう方法が考えられ
るが、アドレスアレイはアクセス頻度が高く、また、デ
ータ読出しのための検索が優先されるため、ストアによ
る検索処理がなかなか選択されない。そのためアドレス
アレイよりアクセス頻度が少ないフラッシュアドレスア
レイで検索する方法を採用している。このフラッシュア
ドレスアレイで検索することの利点は、キャッシュメモ
リのブロックは物理的には、ある大きさの複数のサブブ
ロックに分割し、このサブブロック単位で読出し，書込
みできるようにすることにより、データのリードとスト
アが別サブブロックに対するものであれば、この２つの
処理は並行して行なえる点である。パイプライン方式の
情報処理装置ではストアアドレスとストアデータが得ら
れるタイミングが異なるため、この時間差を吸収する必
要がある。そのためストアアドレスおよびストアデータ
はそれそれストアアドレスバッファ（以下ＳＡＢとい
う），ストアデータバッファ（以下ＳＤＢという）に貯
えられる。もし、キャッシュに対するリードアドレスと
ＳＡＢ内のアドレスが一致した場合、一致したアドレス
に対するデータがキャッシュへ掃出されるまで上述の自
演算処理装置によるストア反映処理が続けられる。その
後、再び同じリードアドレスでキャッシュメモリをアク
セスすることにより最新のデータを取り出している。
算処理装置および入出力処理装置が主記憶のデータを書
換えると、このデータの書換え（ストア）を他の演算処
理装置のキャッシュメモリに反映させるためにキャッシ
ュ一致処理が行なわれる。すなわちシステム制御装置が
全演算処理装置に対して主記憶上の書換えられたデータ
のアドレスを送り、それを受け取った演算処理装置は、
そのアドレスの示すデータを含むブロックがキャッシュ
メモリ上に存在するか否かをアドレスアレイの写しであ
るフラッシュアドレスアレイで検索し、存在すればその
ブロックを消している。しかし、システム制御装置から
のキャッシュ一致処理要求がすぐに処理できない場合に
備えてリクエストアドレスはフラッシュキュー（以下Ｆ
ＬＱと略す）と呼ばれるバッファに貯えられる。一方、
自演算処理装置がストアを行なった場合、自キャッシュ
メモリにも自演算処理装置によるストアを反映させるた
めに、ストアアドレスで示されるデータのブロックが自
キャッシュメモリ上に存在するか否かを検索する必要が
ある。検索にはアドレスアレイで行なう方法が考えられ
るが、アドレスアレイはアクセス頻度が高く、また、デ
ータ読出しのための検索が優先されるため、ストアによ
る検索処理がなかなか選択されない。そのためアドレス
アレイよりアクセス頻度が少ないフラッシュアドレスア
レイで検索する方法を採用している。このフラッシュア
ドレスアレイで検索することの利点は、キャッシュメモ
リのブロックは物理的には、ある大きさの複数のサブブ
ロックに分割し、このサブブロック単位で読出し，書込
みできるようにすることにより、データのリードとスト
アが別サブブロックに対するものであれば、この２つの
処理は並行して行なえる点である。パイプライン方式の
情報処理装置ではストアアドレスとストアデータが得ら
れるタイミングが異なるため、この時間差を吸収する必
要がある。そのためストアアドレスおよびストアデータ
はそれそれストアアドレスバッファ（以下ＳＡＢとい
う），ストアデータバッファ（以下ＳＤＢという）に貯
えられる。もし、キャッシュに対するリードアドレスと
ＳＡＢ内のアドレスが一致した場合、一致したアドレス
に対するデータがキャッシュへ掃出されるまで上述の自
演算処理装置によるストア反映処理が続けられる。その
後、再び同じリードアドレスでキャッシュメモリをアク
セスすることにより最新のデータを取り出している。
【０００３】キャッシュ一致処理要求と自演算装置によ
るストア反映処理要求とが競合する場合が考えられる
が、キャッシュ一致処理要求を待たせると、ＦＬＱ内に
キャッシュ一致処理要求アドレスがいっぱいになり、後
続のキャッシュ一致処理要求が受付けられなくなって、
システム制御装置はこれに接続されている全ての演算処
理装置，入出力処理装置の処理を止めてしまう確率が高
くなる。そのため、従来では、ＦＬＱからのキャッシュ
一致処理アドレスによるフラッシュアドレスアレイの索
引を優先している。ＦＬＱ側でキャッシュ一致処理要求
を受け付けられなくなったことをシステム制御装置に通
知するには、システム制御装置に接続されている全装置
が停止するまで時間がかかるためＦＬＱ内にリクエスト
が１００％入る前にフラッシュビジー信号をシステム制
御装置に送信し続ける。この状態を「フラッシュビジ
ー」と言う。ＦＬＱの全容量の何％でフラッシュビジー
信号を送出するかはハードウェアの構成に依存する。
るストア反映処理要求とが競合する場合が考えられる
が、キャッシュ一致処理要求を待たせると、ＦＬＱ内に
キャッシュ一致処理要求アドレスがいっぱいになり、後
続のキャッシュ一致処理要求が受付けられなくなって、
システム制御装置はこれに接続されている全ての演算処
理装置，入出力処理装置の処理を止めてしまう確率が高
くなる。そのため、従来では、ＦＬＱからのキャッシュ
一致処理アドレスによるフラッシュアドレスアレイの索
引を優先している。ＦＬＱ側でキャッシュ一致処理要求
を受け付けられなくなったことをシステム制御装置に通
知するには、システム制御装置に接続されている全装置
が停止するまで時間がかかるためＦＬＱ内にリクエスト
が１００％入る前にフラッシュビジー信号をシステム制
御装置に送信し続ける。この状態を「フラッシュビジ
ー」と言う。ＦＬＱの全容量の何％でフラッシュビジー
信号を送出するかはハードウェアの構成に依存する。
【０００４】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリのストア方式は、ＦＬＱからのキャッシュ一
致処理がストア反映処理要求に優先してフラッシュアド
レスアレイを使うため、ストアによるフラッシュアドレ
スアレイの索引が遅れ、キャッシュメモリに対するスト
アが遅れる。
シュメモリのストア方式は、ＦＬＱからのキャッシュ一
致処理がストア反映処理要求に優先してフラッシュアド
レスアレイを使うため、ストアによるフラッシュアドレ
スアレイの索引が遅れ、キャッシュメモリに対するスト
アが遅れる。
【０００５】本発明の目的は、キャッシュビジーになる
確率を高くすることなく、後続のリード処理に備えて、
キャッシュメモリへのストア反映処理を高速に行なうこ
とにある。
確率を高くすることなく、後続のリード処理に備えて、
キャッシュメモリへのストア反映処理を高速に行なうこ
とにある。
【０００６】
【課題を解決するための手段】第１の発明のキャッシュ
メモリのストア方式は、複数の演算処理装置，主記憶装
置，入出力処理装置およびシステム制御装置からなる情
報処理装置において、前記演算処理装置内に前記主記憶
のデータの一部のコピーであるストアスルー方式のキャ
ッシュメモリを持ち、自演算処理装置で前記主記憶に対
してデータの書込みがあった場合、書き込みアドレスを
格納するストアアドレスバッファと、書き込みデータを
格納するストアデータバッファと、キャッシュメモリか
らのデータの読出しのために参照されるキャッシュメモ
リに記憶されたデータの主記憶上のアドレスを記憶する
アドレスアレイと、前記アドレスアレイとは別に他演算
処理装置から主記憶への書込みに対し、キャッシュ一致
処理を行なうために参照される前記アドレスアレイの写
しであるフラッシュアドレスアレイと、前記システム制
御装置からの前記キャッシュ一致処理要求アドレスを格
納するバッファであるフラッシュキューとを備え、自演
算処理装置内のキャッシュメモリに対する前記キャッシ
ュ一致処理およびストア反映処理はデータ読み出し処理
よりも優先して行い、前記ストアデータバッファに格納
されているストアデータがキャッシュメモリに登録済み
あるかを調べるために前記ストアアドレスバッファに格
納されているストアアドレスで前記フラッシュアドレス
アレイを参照し、通常フラッシュキューからのキャッシ
ュ一致処理要求はストアアドレスバッファからのストア
反映要求処理より優先してフラッシュアドレスアレイを
参照し、ストアアドレスバッファ内のアドレスとキャッ
シュに対するリード要求アドレスを比較する手段を設
け、前記比較手段が一致を示した場合、前記優先を反転
してストアアドレスバッファからのストア反映処理要求
を優先してフラッシュアドレスアレイを参照する。
メモリのストア方式は、複数の演算処理装置，主記憶装
置，入出力処理装置およびシステム制御装置からなる情
報処理装置において、前記演算処理装置内に前記主記憶
のデータの一部のコピーであるストアスルー方式のキャ
ッシュメモリを持ち、自演算処理装置で前記主記憶に対
してデータの書込みがあった場合、書き込みアドレスを
格納するストアアドレスバッファと、書き込みデータを
格納するストアデータバッファと、キャッシュメモリか
らのデータの読出しのために参照されるキャッシュメモ
リに記憶されたデータの主記憶上のアドレスを記憶する
アドレスアレイと、前記アドレスアレイとは別に他演算
処理装置から主記憶への書込みに対し、キャッシュ一致
処理を行なうために参照される前記アドレスアレイの写
しであるフラッシュアドレスアレイと、前記システム制
御装置からの前記キャッシュ一致処理要求アドレスを格
納するバッファであるフラッシュキューとを備え、自演
算処理装置内のキャッシュメモリに対する前記キャッシ
ュ一致処理およびストア反映処理はデータ読み出し処理
よりも優先して行い、前記ストアデータバッファに格納
されているストアデータがキャッシュメモリに登録済み
あるかを調べるために前記ストアアドレスバッファに格
納されているストアアドレスで前記フラッシュアドレス
アレイを参照し、通常フラッシュキューからのキャッシ
ュ一致処理要求はストアアドレスバッファからのストア
反映要求処理より優先してフラッシュアドレスアレイを
参照し、ストアアドレスバッファ内のアドレスとキャッ
シュに対するリード要求アドレスを比較する手段を設
け、前記比較手段が一致を示した場合、前記優先を反転
してストアアドレスバッファからのストア反映処理要求
を優先してフラッシュアドレスアレイを参照する。
【０００７】第２の発明のキャッシュメモリのストア方
式は、複数の演算処理装置，主記憶装置，入出力処理装
置およびシステム制御装置からなる情報処理装置におい
て、前記演算処理装置内に前記主記憶のデータの一部の
コピーであるストアスルー方式のキャッシュメモリを持
ち、自演算処理装置で前記主記憶に対してデータの書込
みがあった場合、書き込みアドレスを格納するストアア
ドレスバッファと、書き込みデータを格納するストアデ
ータバッファと、キャッシュメモリからのデータの読出
しのために参照されるキャッシュメモリに記憶されたデ
ータの主記憶上のアドレスを記憶するアドレスアレイ
と、前記アドレスアレイとは別に他演算処理装置から主
記憶への書込みに対し、キャッシュ一致処理を行なうた
めに参照される前記アドレスアレイの写しであるフラッ
シュアドレスアレイと、前記システム制御装置からの前
記キャッシュ一致処理要求アドレスを格納するバッファ
であるフラッシュキューとを備え、自演算処理装置内の
キャッシュメモリに対する前記キャッシュ一致処理およ
びストア反映処理はデータ読み出し処理よりも優先して
行い、前記ストアデータバッファに格納されているスト
アデータがキャッシュメモリに登録済みあるかを調べる
ために前記ストアアドレスバッファに格納されているス
トアアドレスで前記フラッシュアドレスアレイを参照
し、通常フラッシュキューからのキャッシュ一致処理要
求はストアアドレスバッファからのストア反映要求処理
より優先してフラッシュアドレスアレイを参照し、フラ
ッシュアドレスアレイの参照を、前記フラッシュキュー
内の前記キャッシュ一致処理アドレスのエントリ数を予
め定めた数とを比較する手段を設け前記比較手段が予め
定めた数より大きいと検出した場合は、前記フラッシュ
キューからの前記キャッシュ一致処理要求が前記ストア
アドレスバッファからの前記ストア反映処理要求より優
先してフラッシュアドレスアレイを参照し、前記比較手
段が予め定めた数より小さいと検出した場合は前記スト
アアドレスバッファからの前記ストア反映処理要求が前
記フラッシュキューからの前記キャッシュ一致処理要求
より優先してフラッシュアドレスアレイを参照する。
式は、複数の演算処理装置，主記憶装置，入出力処理装
置およびシステム制御装置からなる情報処理装置におい
て、前記演算処理装置内に前記主記憶のデータの一部の
コピーであるストアスルー方式のキャッシュメモリを持
ち、自演算処理装置で前記主記憶に対してデータの書込
みがあった場合、書き込みアドレスを格納するストアア
ドレスバッファと、書き込みデータを格納するストアデ
ータバッファと、キャッシュメモリからのデータの読出
しのために参照されるキャッシュメモリに記憶されたデ
ータの主記憶上のアドレスを記憶するアドレスアレイ
と、前記アドレスアレイとは別に他演算処理装置から主
記憶への書込みに対し、キャッシュ一致処理を行なうた
めに参照される前記アドレスアレイの写しであるフラッ
シュアドレスアレイと、前記システム制御装置からの前
記キャッシュ一致処理要求アドレスを格納するバッファ
であるフラッシュキューとを備え、自演算処理装置内の
キャッシュメモリに対する前記キャッシュ一致処理およ
びストア反映処理はデータ読み出し処理よりも優先して
行い、前記ストアデータバッファに格納されているスト
アデータがキャッシュメモリに登録済みあるかを調べる
ために前記ストアアドレスバッファに格納されているス
トアアドレスで前記フラッシュアドレスアレイを参照
し、通常フラッシュキューからのキャッシュ一致処理要
求はストアアドレスバッファからのストア反映要求処理
より優先してフラッシュアドレスアレイを参照し、フラ
ッシュアドレスアレイの参照を、前記フラッシュキュー
内の前記キャッシュ一致処理アドレスのエントリ数を予
め定めた数とを比較する手段を設け前記比較手段が予め
定めた数より大きいと検出した場合は、前記フラッシュ
キューからの前記キャッシュ一致処理要求が前記ストア
アドレスバッファからの前記ストア反映処理要求より優
先してフラッシュアドレスアレイを参照し、前記比較手
段が予め定めた数より小さいと検出した場合は前記スト
アアドレスバッファからの前記ストア反映処理要求が前
記フラッシュキューからの前記キャッシュ一致処理要求
より優先してフラッシュアドレスアレイを参照する。
【０００８】第３の発明のキャッシュメモリのストア方
式は、フラッシュアドレスアレイの参照を、前記ストア
アドレスバッファおよびストアデータバッファ内のリク
エストの数を検出する手段を設け、請求項２記載の比較
手段内の予め定めた数を該検出手段の結果に応じて変更
する。
式は、フラッシュアドレスアレイの参照を、前記ストア
アドレスバッファおよびストアデータバッファ内のリク
エストの数を検出する手段を設け、請求項２記載の比較
手段内の予め定めた数を該検出手段の結果に応じて変更
する。
【０００９】
【実施例】 次に、本発明の実施例について図面を参照
して説明する。図１は第１の発明のキャッシュメモリの
ストア方式の一実施例を示すブロック図である。ここで
は演算処理装置として主記憶とのデータのリプレースメ
ントをブロック単位で行なうキャッシュメモリをもち、
この演算処理装置がストアを行った際、同時に、自演算
処理装置によるストアのキャッシュメモリへの反映を行
なうストアスルー方式を採用し、ストアバッファ内のア
ドレスとキャッシュに対するリード要求アドレスとが一
致を示した場合を想定している。
して説明する。図１は第１の発明のキャッシュメモリの
ストア方式の一実施例を示すブロック図である。ここで
は演算処理装置として主記憶とのデータのリプレースメ
ントをブロック単位で行なうキャッシュメモリをもち、
この演算処理装置がストアを行った際、同時に、自演算
処理装置によるストアのキャッシュメモリへの反映を行
なうストアスルー方式を採用し、ストアバッファ内のア
ドレスとキャッシュに対するリード要求アドレスとが一
致を示した場合を想定している。
【００１０】まずキャッシュへのストア動作について説
明する。キャッシュメモリはデータを登録してあるデー
タアレイ（ＤＡ）１２２，それらのデータのアドレスを
登録してあるアドレスアレイ（ＡＡ）１１４からなる。
自演算処理装置によるストアの反映処理とは、自演算処
理装置が主記憶のデータに対して書換えを行なった場
合、それを主記憶のデータの一部のコピーであるキャッ
シュメモリに反映させるために行なうものである。従っ
てストアアドレスで示されるブロックがキャッシュ上に
存在するか否かを検索する必要があるが、本実施例では
ＡＡ１１４のコピーでキャッシュ一致処理の際、フラッ
シュアドレスが参照するフラッシュアドレスアレイ（Ｆ
ＡＡ）１１３によって検索している。アドレスレジスタ
（ＦＡＡＲ）１１１に格納されたストアアドレスは、Ｆ
ＡＡＲ１１１の下位でＦＡＡ１１３を索引し、読出しデ
ータをＦＡＡＲ１１１の残り上位とを比較器１１５で比
較し、ヒットなら比較器１１５は１を出力し、ビット信
号用レジスタ（ＦＨＲ）１１８に１が格納される。ま
た、ストアデータはＦＡＡＲにストアアドレスが格納さ
れると同時にストアデータ用レジスタ（ＳＤＢＲ）１１
０に格納される。選択回路１２０には、アドレスレジス
タ（ＡＡＲ）１１２からのリクエストとＦＡＡＲ１１１
からのリクエストが競合する場合、ＦＡＡＲ１１１から
のリクエストを選択し、そうでない場合、ＡＡＲ１１２
からのリクエストを選択する。ＦＨＲ１１８に１がセッ
トされると同時にＦＡＡＲ１１１のストアリクエストは
アドレスレジスタ（ＤＡＲ）１２１に、ＳＤＢＲ１１０
のストアデータは書込データレジスタ（ＤＷＲ）１１７
に格納される。ＤＡ１２２はライトイネーブル信号が１
になることでデータ書込可となるＲＡＭで、この場合、
ＦＨＲ１１８が１になると、ＤＡＲ１２２で示されるア
ドレスにＤＷＲ１１７のストアデータが書込まれること
になる。ストアアドレスおよびストアデータは自演算処
理装置内の演算ユニットより送られて来、それを蓄えて
おくストアアドレスバッファ（ＳＡＢ）１０２，ストア
データバッファ（ＳＤＢ）１０１に蓄えられる。ＳＡＢ
１０２とＳＤＢ１０１は同ワード数で演算ユニットから
のストアアドレス，ストアデータは書込みポインタ（Ｓ
ＩＲ）１０３で示されるアドレスに格納される。比較器
群１０８は命令処理ユニットからのリードアドレスとＳ
ＡＢ１０２内の各ストアアドレスとを比較し、１アドレ
スとでも一致を示したなら信号線１５０に１を出力する
回路である。ＳＡＢ１０２とＳＤＢ１０１内のストアア
ドレスとストアデータは、通常、読出しポインタ（ＳＯ
Ｒ）１０４で示されるストアアドレス，ストアデータが
掃出されるが、信号線１５０が１の時は、ＳＡＢ１０２
からリードアドレスと一致を示したアドレスが掃出さ
れ、ＳＤＢ１０１から、そのアドレスに対応したデータ
が掃出されるまでキャッシュに対して自演算処理装置に
ストアの反映処理が続けられる。フラッシュキュー（Ｆ
ＬＱ）１０５は、システム制御装置からのフラッシュア
ドレスを蓄えておくバッファで、書込ポインタ（ＦＩ
Ｒ）１０６で示されるアドレスに格納されて、読出しは
読出しポインタ（ＦＯＲ）１０７で示されるフラッシュ
アドレスが読出される。優先回路１０９は、信号線１５
０が０のときＳＡＢ１０２からのストア要求とＦＬＱ１
０５からのフラッシュ要求がＦＡＡ１１３に対して競合
した場合、ＦＬＱ１０５からのフラッシュ要求を優先し
フラッシュアドレスをアドレスレジスタ（ＦＡＡＲ）１
１１に送り出し、信号線１５０が１の時は、ＳＡＢ１０
２からのストアアドレスを優先してＦＡＡＲ１１１に送
り出す回路である。ライトアドレスがＦＡＡＲ１１１に
格納されＦＡＡ１１３を索引しミスヒットを検出すると
比較器１１５は０を出力するのでＦＨＲ１１８を経由し
てＤＡ１２２のライトイネーブルは０となりのでライト
アドレスに対応するデータはキャッシュメモリに書き込
まれない。
明する。キャッシュメモリはデータを登録してあるデー
タアレイ（ＤＡ）１２２，それらのデータのアドレスを
登録してあるアドレスアレイ（ＡＡ）１１４からなる。
自演算処理装置によるストアの反映処理とは、自演算処
理装置が主記憶のデータに対して書換えを行なった場
合、それを主記憶のデータの一部のコピーであるキャッ
シュメモリに反映させるために行なうものである。従っ
てストアアドレスで示されるブロックがキャッシュ上に
存在するか否かを検索する必要があるが、本実施例では
ＡＡ１１４のコピーでキャッシュ一致処理の際、フラッ
シュアドレスが参照するフラッシュアドレスアレイ（Ｆ
ＡＡ）１１３によって検索している。アドレスレジスタ
（ＦＡＡＲ）１１１に格納されたストアアドレスは、Ｆ
ＡＡＲ１１１の下位でＦＡＡ１１３を索引し、読出しデ
ータをＦＡＡＲ１１１の残り上位とを比較器１１５で比
較し、ヒットなら比較器１１５は１を出力し、ビット信
号用レジスタ（ＦＨＲ）１１８に１が格納される。ま
た、ストアデータはＦＡＡＲにストアアドレスが格納さ
れると同時にストアデータ用レジスタ（ＳＤＢＲ）１１
０に格納される。選択回路１２０には、アドレスレジス
タ（ＡＡＲ）１１２からのリクエストとＦＡＡＲ１１１
からのリクエストが競合する場合、ＦＡＡＲ１１１から
のリクエストを選択し、そうでない場合、ＡＡＲ１１２
からのリクエストを選択する。ＦＨＲ１１８に１がセッ
トされると同時にＦＡＡＲ１１１のストアリクエストは
アドレスレジスタ（ＤＡＲ）１２１に、ＳＤＢＲ１１０
のストアデータは書込データレジスタ（ＤＷＲ）１１７
に格納される。ＤＡ１２２はライトイネーブル信号が１
になることでデータ書込可となるＲＡＭで、この場合、
ＦＨＲ１１８が１になると、ＤＡＲ１２２で示されるア
ドレスにＤＷＲ１１７のストアデータが書込まれること
になる。ストアアドレスおよびストアデータは自演算処
理装置内の演算ユニットより送られて来、それを蓄えて
おくストアアドレスバッファ（ＳＡＢ）１０２，ストア
データバッファ（ＳＤＢ）１０１に蓄えられる。ＳＡＢ
１０２とＳＤＢ１０１は同ワード数で演算ユニットから
のストアアドレス，ストアデータは書込みポインタ（Ｓ
ＩＲ）１０３で示されるアドレスに格納される。比較器
群１０８は命令処理ユニットからのリードアドレスとＳ
ＡＢ１０２内の各ストアアドレスとを比較し、１アドレ
スとでも一致を示したなら信号線１５０に１を出力する
回路である。ＳＡＢ１０２とＳＤＢ１０１内のストアア
ドレスとストアデータは、通常、読出しポインタ（ＳＯ
Ｒ）１０４で示されるストアアドレス，ストアデータが
掃出されるが、信号線１５０が１の時は、ＳＡＢ１０２
からリードアドレスと一致を示したアドレスが掃出さ
れ、ＳＤＢ１０１から、そのアドレスに対応したデータ
が掃出されるまでキャッシュに対して自演算処理装置に
ストアの反映処理が続けられる。フラッシュキュー（Ｆ
ＬＱ）１０５は、システム制御装置からのフラッシュア
ドレスを蓄えておくバッファで、書込ポインタ（ＦＩ
Ｒ）１０６で示されるアドレスに格納されて、読出しは
読出しポインタ（ＦＯＲ）１０７で示されるフラッシュ
アドレスが読出される。優先回路１０９は、信号線１５
０が０のときＳＡＢ１０２からのストア要求とＦＬＱ１
０５からのフラッシュ要求がＦＡＡ１１３に対して競合
した場合、ＦＬＱ１０５からのフラッシュ要求を優先し
フラッシュアドレスをアドレスレジスタ（ＦＡＡＲ）１
１１に送り出し、信号線１５０が１の時は、ＳＡＢ１０
２からのストアアドレスを優先してＦＡＡＲ１１１に送
り出す回路である。ライトアドレスがＦＡＡＲ１１１に
格納されＦＡＡ１１３を索引しミスヒットを検出すると
比較器１１５は０を出力するのでＦＨＲ１１８を経由し
てＤＡ１２２のライトイネーブルは０となりのでライト
アドレスに対応するデータはキャッシュメモリに書き込
まれない。
【００１１】次にリード動作について説明する。命令処
理ユニットからのリードアドレスは、ＡＡＲ１１２に格
納され、そのアドレスで示されるデータがＤＡ１２２に
存在するかどうかを検索するためにＡＡＲ１１２の下位
で示されるＡＡ１１４の内容とＡＡＲ１１２の上位とを
比較器１１６で比較し、ヒットすれば比較器１１６は１
を出力し、ヒット信号用レジスタ（ＡＨＲ）１１９に１
がセットされる。それと同時にＡＡＲ１１２のアドレス
は選択回路１２０を通りＤＡＲ１２１に格納され、それ
で示されるＤＡ１２２の内容が出力される。読出しデー
タ用レジスタ（ＣＲＲ）１２３は、ストローブ信号が１
になると、ＤＡ１２２の出力データを格納するレジスタ
であり、ＡＨＲ１１９が１になるとＣＲＲ１２３にＤＡ
Ｒ１２２で示されるデータが格納される。しかし、比較
器群１０８によりＳＡＢ１０２内のアドレスのいずれか
と一致を示した場合、前述のように信号線１５０が１に
なり、一致したアドレス、すなわち、リードアドレスと
それに対応するデータがそれぞれＳＡＢ１０２，ＳＢＢ
１０１より掃出されるまで自演算処理装置によるストア
の反映処理が続けられる。すなわち、優先回路１０９を
通りストアアドレスがＦＡＡＲ１１１に格納されそれと
同時にＡＡＲ１１２にも同じアドレスが格納されれが選
択回路１２０によりＦＡＡＲ１１１側のストアアドレス
がＤＡＲ１２１に格納され、同時に比較器１１５の出力
がＦＨＲ１１８にストアデータがＳＤＢＲ１１０からＤ
ＷＲ１１７に格納されＤＡ１２２にデータが書込まれ
る。その後、ＡＡＲ１１２内の先程のストアアドレスと
同じアドレスでＤＡ１２２をリードする。
理ユニットからのリードアドレスは、ＡＡＲ１１２に格
納され、そのアドレスで示されるデータがＤＡ１２２に
存在するかどうかを検索するためにＡＡＲ１１２の下位
で示されるＡＡ１１４の内容とＡＡＲ１１２の上位とを
比較器１１６で比較し、ヒットすれば比較器１１６は１
を出力し、ヒット信号用レジスタ（ＡＨＲ）１１９に１
がセットされる。それと同時にＡＡＲ１１２のアドレス
は選択回路１２０を通りＤＡＲ１２１に格納され、それ
で示されるＤＡ１２２の内容が出力される。読出しデー
タ用レジスタ（ＣＲＲ）１２３は、ストローブ信号が１
になると、ＤＡ１２２の出力データを格納するレジスタ
であり、ＡＨＲ１１９が１になるとＣＲＲ１２３にＤＡ
Ｒ１２２で示されるデータが格納される。しかし、比較
器群１０８によりＳＡＢ１０２内のアドレスのいずれか
と一致を示した場合、前述のように信号線１５０が１に
なり、一致したアドレス、すなわち、リードアドレスと
それに対応するデータがそれぞれＳＡＢ１０２，ＳＢＢ
１０１より掃出されるまで自演算処理装置によるストア
の反映処理が続けられる。すなわち、優先回路１０９を
通りストアアドレスがＦＡＡＲ１１１に格納されそれと
同時にＡＡＲ１１２にも同じアドレスが格納されれが選
択回路１２０によりＦＡＡＲ１１１側のストアアドレス
がＤＡＲ１２１に格納され、同時に比較器１１５の出力
がＦＨＲ１１８にストアデータがＳＤＢＲ１１０からＤ
ＷＲ１１７に格納されＤＡ１２２にデータが書込まれ
る。その後、ＡＡＲ１１２内の先程のストアアドレスと
同じアドレスでＤＡ１２２をリードする。
【００１２】図２は第２の発明のキャッシュメモリのス
トア方式の一実施例を示すブロック図である。ここで図
２の２０１〜２０７，２０９〜２２３は図１の１０１〜
１０７，１０９〜１２３に対応し、ＦＬＱ２０５として
総容量１６ワードでＦＬＱ２０５内のキャッシュ一致処
理リクエストアドレスが８ワードになったらフラッシュ
ビジーとなるものを想定している。第２の発明の特徴
は、通常、キャッシュ一致処理リクエストアドレスの方
がストアアドレスより優先してＦＡＡ２１３を索引する
が、後続のリードに備えて、ＳＤＢ２０１内の最新デー
タを早くキャッシュに反映する必要もあるため、ＦＬＱ
２０５内のキャッシュ一致処理リクエストアドレスがＦ
ＬＱ２０５の容量の１／４以下である４ワード以下な
ら、ストアアドレスが優先してＦＡＡ２１３を索引する
ようにしたところである。比較回路２０８はＦＬＱ２０
５内のフラッシュアドレスのエントリ数をＦＩＲ２０６
とＦＯＲ２０７とから求め、その数が４以下なら信号線
２５０に１を出力する回路である。従ってＦＬＱ２０５
内のキャッシュ一致処理リクエストアドレスが少なくて
フラッシュビジーになる可能性が少ない時、ＦＡＡ２１
３を自演算処理装置のストアの反映処理のための索引に
優先して使え、早くキャッシュメモリにストアデータが
掃き出せる。
トア方式の一実施例を示すブロック図である。ここで図
２の２０１〜２０７，２０９〜２２３は図１の１０１〜
１０７，１０９〜１２３に対応し、ＦＬＱ２０５として
総容量１６ワードでＦＬＱ２０５内のキャッシュ一致処
理リクエストアドレスが８ワードになったらフラッシュ
ビジーとなるものを想定している。第２の発明の特徴
は、通常、キャッシュ一致処理リクエストアドレスの方
がストアアドレスより優先してＦＡＡ２１３を索引する
が、後続のリードに備えて、ＳＤＢ２０１内の最新デー
タを早くキャッシュに反映する必要もあるため、ＦＬＱ
２０５内のキャッシュ一致処理リクエストアドレスがＦ
ＬＱ２０５の容量の１／４以下である４ワード以下な
ら、ストアアドレスが優先してＦＡＡ２１３を索引する
ようにしたところである。比較回路２０８はＦＬＱ２０
５内のフラッシュアドレスのエントリ数をＦＩＲ２０６
とＦＯＲ２０７とから求め、その数が４以下なら信号線
２５０に１を出力する回路である。従ってＦＬＱ２０５
内のキャッシュ一致処理リクエストアドレスが少なくて
フラッシュビジーになる可能性が少ない時、ＦＡＡ２１
３を自演算処理装置のストアの反映処理のための索引に
優先して使え、早くキャッシュメモリにストアデータが
掃き出せる。
【００１３】図３は、第３の発明のキャッシュメモリの
ストア方式の一実施例を示すブロック図である。ここで
図３の３０１〜３２３は図２の２０１〜２２３に対応す
る。
ストア方式の一実施例を示すブロック図である。ここで
図３の３０１〜３２３は図２の２０１〜２２３に対応す
る。
【００１４】第２の発明の実施例においても、キャッシ
ュ一致処理と自演算処理によるストア反映処理とはやは
り競合するが、ストアデータをより早くキャッシュに反
映させるために、キャッシュ一致処理との優先順位変更
の基準となるＦＬＱ３０５内のキャッシュ一致処理リク
エスト数を４ワードより大きくしようとすると、今度は
フラッシュビジーになる確率が高くなる。それを改善す
るために第３の発明の実施例ではＳＡＢ３０２，ＳＤＢ
３０１内のストアアドレス，ストアデータが一杯になっ
たら、上記優先順位変更基準を４ワードから８ワードに
変更する。検出回路３３０は、ＳＩＲ３０３とＳＯＲ３
０４とからＳＡＢ３０２，ＳＤＢ３１０内のストアアド
レス，ストアデータのエントリ数を求めＳＡＢ３０２，
ＳＤＢ３０１の容量一杯なら信号線３５１に１を出力す
る。比較回路３０８は、信号線３５１が０の時、ＦＬＱ
内のキャッシュ一致処理リクエストアドレスのエントリ
数が容量の１／４の４ワード以下の時、信号線３５０に
１を出力し、信号線３５１が１の時、ＦＬＱ内のキャッ
シュ一致処理アドレスのエントリ数が容量の半分の８ワ
ード以下の時、信号線３５１に１を出力する回路であ
る。従ってＳＡＢ１０２，ＳＤＢ１０１がビジーになり
そうで、ＦＬＱがビジーになる可能性が比較的低い時、
ストアアドレスが優先してＦＡＡ３１３を索引する。
ュ一致処理と自演算処理によるストア反映処理とはやは
り競合するが、ストアデータをより早くキャッシュに反
映させるために、キャッシュ一致処理との優先順位変更
の基準となるＦＬＱ３０５内のキャッシュ一致処理リク
エスト数を４ワードより大きくしようとすると、今度は
フラッシュビジーになる確率が高くなる。それを改善す
るために第３の発明の実施例ではＳＡＢ３０２，ＳＤＢ
３０１内のストアアドレス，ストアデータが一杯になっ
たら、上記優先順位変更基準を４ワードから８ワードに
変更する。検出回路３３０は、ＳＩＲ３０３とＳＯＲ３
０４とからＳＡＢ３０２，ＳＤＢ３１０内のストアアド
レス，ストアデータのエントリ数を求めＳＡＢ３０２，
ＳＤＢ３０１の容量一杯なら信号線３５１に１を出力す
る。比較回路３０８は、信号線３５１が０の時、ＦＬＱ
内のキャッシュ一致処理リクエストアドレスのエントリ
数が容量の１／４の４ワード以下の時、信号線３５０に
１を出力し、信号線３５１が１の時、ＦＬＱ内のキャッ
シュ一致処理アドレスのエントリ数が容量の半分の８ワ
ード以下の時、信号線３５１に１を出力する回路であ
る。従ってＳＡＢ１０２，ＳＤＢ１０１がビジーになり
そうで、ＦＬＱがビジーになる可能性が比較的低い時、
ストアアドレスが優先してＦＡＡ３１３を索引する。
【００１５】上記３実施例において、ストア反映処理の
直後、ストアアドレスと同一アドレスに対してＦＬＱよ
りキャッシュ一致処理が行なわれた場合、キャッシュメ
モリ上のデータは無効化されるが、リード処理が行なわ
れても、ミスヒットし、必要なデータは主記憶より得ら
れ、同時にキャッシュメモリにも登録されるので、キャ
ッシュメモリ上のデータは、常に保証されている。ま
た、ミスヒットし、主記憶よりデータを得るとなると、
それだけリード処理に時間がかかることになるが、上述
のようなことでミスヒットになる頻度は、フラッシュビ
ジーになる頻度やストア反映処理の頻度に比べればかな
り低く、演算処理装置の処理能力への影響は少ないと考
えられる。
直後、ストアアドレスと同一アドレスに対してＦＬＱよ
りキャッシュ一致処理が行なわれた場合、キャッシュメ
モリ上のデータは無効化されるが、リード処理が行なわ
れても、ミスヒットし、必要なデータは主記憶より得ら
れ、同時にキャッシュメモリにも登録されるので、キャ
ッシュメモリ上のデータは、常に保証されている。ま
た、ミスヒットし、主記憶よりデータを得るとなると、
それだけリード処理に時間がかかることになるが、上述
のようなことでミスヒットになる頻度は、フラッシュビ
ジーになる頻度やストア反映処理の頻度に比べればかな
り低く、演算処理装置の処理能力への影響は少ないと考
えられる。
【００１６】
【発明の効果】以上、説明したように、第１の発明によ
れば、最新のデータを読出したい時に、第２の発明によ
れば、ＦＬＱがビジーになる可能性が低い時に、第３の
発明によればＦＬＱがビジーになる可能性が比較的低く
ＳＡＢおよびＳＤＢがビジーになる可能性が高い時にそ
れぞれＦＬＱからのキャッシュ一致処理より優先させて
ストアアドレクフラッシュアドレスを索引させるので、
高速にキャッシュへのストア処理ができる。
れば、最新のデータを読出したい時に、第２の発明によ
れば、ＦＬＱがビジーになる可能性が低い時に、第３の
発明によればＦＬＱがビジーになる可能性が比較的低く
ＳＡＢおよびＳＤＢがビジーになる可能性が高い時にそ
れぞれＦＬＱからのキャッシュ一致処理より優先させて
ストアアドレクフラッシュアドレスを索引させるので、
高速にキャッシュへのストア処理ができる。
【図１】第１の発明のキャッシュメモリのストア方式の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】第２の発明のキャッシュメモリのストア方式の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図３】第３の発明のキャッシュメモリのストア方式の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
１０１，２０１，３０１ ストアデータバッファ（Ｓ
ＤＢ） １０２，２０２，３０２ ストアドレスバッファ（Ｓ
ＡＢ） １０３，２０３，３０３ 書込ポインタ（ＳＩＲ） １０４，２０４，３０４ 読出ポインタ（ＳＯＲ） １０５，２０５，３０５ フラッシュキュー（ＦＬ
Ｑ） １０６，２０６，３０６ 書込ポインタ（ＦＩＲ） １０７，２０７，３０７ 読出ポインタ（ＦＯＲ） １０８ 比較器群 ２０８，３０８ 比較回路 １０９，２０９，３０９ 優先回路 １１０，２１０，３１０ ストアデータ用レジスタ
（ＳＤＢＲ） １１１，２１１，３１１ アドレスレジスタ（ＦＡＡ
Ｒ） １１２，２１２，３１２ アドレスレジスタ（ＡＡ
Ｒ） １１３，２１３，３１３ フラッシュアドレスアレイ
（ＦＡＡ） １１４，２１４，３１４ アドレスアレイ（ＡＡ） １１５，２１５，３１５，１１６，２１６，３１６
比較器 １１７，２１７，３１７ 書込データレジスタ（ＤＷ
Ｒ） １１８，２１８，３１８ ヒット信号用レジスタ（Ｆ
ＨＲ） １１９，２１９，３１９ ヒット信号用レジスタ（Ａ
ＨＲ） １２０，２２０，３２０ 選択回路 １２１，２２１，３２１ アドレスレジスタ（ＤＡ
Ｒ） １２２，２２２，３２２ データアレイ（ＤＡ） １２３，２２３，３２３ 読出しデータ用レジスタ
（ＣＲＲ） ３３０ 検出回路 １５０，２５０，３５０，３５１ 信号線
ＤＢ） １０２，２０２，３０２ ストアドレスバッファ（Ｓ
ＡＢ） １０３，２０３，３０３ 書込ポインタ（ＳＩＲ） １０４，２０４，３０４ 読出ポインタ（ＳＯＲ） １０５，２０５，３０５ フラッシュキュー（ＦＬ
Ｑ） １０６，２０６，３０６ 書込ポインタ（ＦＩＲ） １０７，２０７，３０７ 読出ポインタ（ＦＯＲ） １０８ 比較器群 ２０８，３０８ 比較回路 １０９，２０９，３０９ 優先回路 １１０，２１０，３１０ ストアデータ用レジスタ
（ＳＤＢＲ） １１１，２１１，３１１ アドレスレジスタ（ＦＡＡ
Ｒ） １１２，２１２，３１２ アドレスレジスタ（ＡＡ
Ｒ） １１３，２１３，３１３ フラッシュアドレスアレイ
（ＦＡＡ） １１４，２１４，３１４ アドレスアレイ（ＡＡ） １１５，２１５，３１５，１１６，２１６，３１６
比較器 １１７，２１７，３１７ 書込データレジスタ（ＤＷ
Ｒ） １１８，２１８，３１８ ヒット信号用レジスタ（Ｆ
ＨＲ） １１９，２１９，３１９ ヒット信号用レジスタ（Ａ
ＨＲ） １２０，２２０，３２０ 選択回路 １２１，２２１，３２１ アドレスレジスタ（ＤＡ
Ｒ） １２２，２２２，３２２ データアレイ（ＤＡ） １２３，２２３，３２３ 読出しデータ用レジスタ
（ＣＲＲ） ３３０ 検出回路 １５０，２５０，３５０，３５１ 信号線
Claims (3)
- 【請求項１】 複数の演算処理装置，主記憶装置，入出
力処理装置およびシステム制御装置からなる情報処理装
置において、 前記演算処理装置内に前記主記憶のデータの一部のコピ
ーであるストアスルー方式のキャッシュメモリを持ち、 自演算処理装置で前記主記憶に対してデータの書込みが
あった場合、書き込みアドレスを格納するストアアドレ
スバッファと、書き込みデータを格納するストアデータ
バッファと、 キャッシュメモリからのデータの読出しのために参照さ
れるキャッシュメモリに記憶されたデータの主記憶上の
アドレスを記憶するアドレスアレイと、 前記アドレスアレイとは別に他演算処理装置から主記憶
への書込みに対し、キャッシュ一致処理を行なうために
参照される前記アドレスアレイの写しであるフラッシュ
アドレスアレイと、 前記システム制御装置からの前記キャッシュ一致処理要
求アドレスを格納するバッファであるフラッシュキュー
と、キャッシュメモリへの書き込み許可を与える書き込みフ
ラグと、 前記ストアアドレスバッファ内のアドレスとキャッシュ
に対するリード要求アドレスを比較する手段とを含み、 前記ストアデータバッファに格納されているストアデー
タがキャッシュメモリに登録済みであるかを調べるため
に前記ストアアドレスバッファに格納されているストア
アドレスで前記フラッシュアドレスアレイを参照し、登
録済みであれば前記書き込みフラグを書込可能とし、登
録済みでなければ書き込み不可とし、 前記比較手段が不一致を示した場合、フラッシュキュー
からのキャッシュ一致処理要求をストアアドレスバッフ
ァからのストア反映要求処理より優先してフラッシュア
ドレスアレイに参照し、かつ、キャッシュメモリに対す
る前記キャッシュ一致処理をデータ読み出し処理よりも
優先して行い、 前記比較手段が一致を示した場合、前記ストアアドレス
バッファの先頭の要求から該一致を示した要求までの各
ストア反映処理要求をキャッシュ一致処理要求よりも優
先してフラッシュアドレスアレイに参照し、かつ、キャ
ッシュメモリに 対する前記ストア反映処理をデータ読み
出し処理よりも優先して行った後に当該読み出し処理を
行うことを特徴とするキャッシュメモリ。 - 【請求項２】 複数の演算処理装置，主記憶装置，入出
力処理装置およびシステム制御装置からなる情報処理装
置において、 前記演算処理装置内に前記主記憶のデータの一部のコピ
ーであるストアスルー方式のキャッシュメモリを持ち、 自演算処理装置で前記主記憶に対してデータの書込みが
あった場合、書き込みアドレスを格納するストアアドレ
スバッファと、書き込みデータを格納するストアデータ
バッファと、 キャッシュメモリからのデータの読出しのために参照さ
れるキャッシュメモリに記憶されたデータの主記憶上の
アドレスを記憶するアドレスアレイと、 前記アドレスアレイとは別に他演算処理装置から主記憶
への書込みに対し、キャッシュ一致処理を行なうために
参照される前記アドレスアレイの写しであるフラッシュ
アドレスアレイと、 前記システム制御装置からの前記キャッシュ一致処理要
求アドレスを格納するバッファであるフラッシュキュー
と、キャッシュメモリへの書き込み許可を与える書き込みフ
ラグとを含み、 前記ストアデータバッファに格納されているストアデー
タがキャッシュメモリに登録済みであるかを調べるため
に前記ストアアドレスバッファに格納されているストア
アドレスで前記フラッシュアドレスアレイを参照し、登
録済みであれば前記書き込みフラグを書込可能とし、登
録済みでなければ書き込み不可とし、 通常フラッシュキューからのキャッシュ一致処理要求は
ストアアドレスバッファからのストア反映要求処理より
優先してフラッシュアドレスアレイを参照し、 前記フラッシュキュー内の前記キャッシュ一致処理アド
レスのエントリ数を予め定めた数とを比較する手段を設
け前記比較手段が予め定めた数より大きいと検出した場
合は、前記フラッシュキューからの前記キャッシュ一致
処理要求が前記ストアアドレスバッファからの前記スト
ア反映処理要求より優先してフラッシュアドレスアレイ
を参照し、前記比較手段が予め定めた数より小さいと検
出した場合は前記ストアアドレスバッファからの前記ス
トア反映処理要求が前記フラッシュキューからの前記キ
ャッシュ一致処理要求より優先してフラッシュアドレス
アレイを参照することを特徴とするキャッシュメモリ。 - 【請求項３】 フラッシュアドレスアレイの参照を、前
記ストアアドレスバッファおよびストアデータバッファ
内のリクエストの数を検出する手段を設け、請求項２記
載の比較手段内の予め定めた数を該検出手段の結果に応
じて変更するようにしたことを特徴とする請求項２記載
のキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03176436A JP3130569B2 (ja) | 1991-07-17 | 1991-07-17 | キャッシュメモリのストア方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03176436A JP3130569B2 (ja) | 1991-07-17 | 1991-07-17 | キャッシュメモリのストア方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520192A JPH0520192A (ja) | 1993-01-29 |
| JP3130569B2 true JP3130569B2 (ja) | 2001-01-31 |
Family
ID=16013676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03176436A Expired - Fee Related JP3130569B2 (ja) | 1991-07-17 | 1991-07-17 | キャッシュメモリのストア方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130569B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146330A (ja) * | 1993-11-22 | 1995-06-06 | Nec Corp | バーンイン試験装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3164732B2 (ja) | 1994-07-04 | 2001-05-08 | 富士通株式会社 | データ処理装置 |
| JP2010160544A (ja) * | 2009-01-06 | 2010-07-22 | Core Micro Systems Inc | キャッシュメモリシステム及びキャッシュメモリの制御方法 |
-
1991
- 1991-07-17 JP JP03176436A patent/JP3130569B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146330A (ja) * | 1993-11-22 | 1995-06-06 | Nec Corp | バーンイン試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520192A (ja) | 1993-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |