JP3129880B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Microelectronics & Electronic Packaging (AREA)
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に階層的なカラムデコーダを２段以上設けたランダム
アクセス型の半導体記憶装置に関する。
特に階層的なカラムデコーダを２段以上設けたランダム
アクセス型の半導体記憶装置に関する。
【０００２】
【従来の技術】ランダムにデータの書き込み、読み出し
が可能なランダムアクセスメモリ（ＲＡＭ）では、メモ
リセルを２次元状（マトリクス状）に配列し、選択され
たワード線とビット線の交点のメモリセルに、外部より
与えられたデータを書き込んだり、このメモリセルから
センスアンプリファイアを通じてデータを読み出したり
する機能を有する。
が可能なランダムアクセスメモリ（ＲＡＭ）では、メモ
リセルを２次元状（マトリクス状）に配列し、選択され
たワード線とビット線の交点のメモリセルに、外部より
与えられたデータを書き込んだり、このメモリセルから
センスアンプリファイアを通じてデータを読み出したり
する機能を有する。
【０００３】つまり、データの書き込み時には、まず外
部より入力されたアドレス信号によりワード線が選択さ
れ、そのワード線に接続されているメモリセルが選択さ
れる。ここで、外部より入力されたデータは、書き込み
回路により共通データ線を通じて選択されたビット線対
上に出力され、メモリセルに書き込まれる。
部より入力されたアドレス信号によりワード線が選択さ
れ、そのワード線に接続されているメモリセルが選択さ
れる。ここで、外部より入力されたデータは、書き込み
回路により共通データ線を通じて選択されたビット線対
上に出力され、メモリセルに書き込まれる。
【０００４】一方、データの読み出し時には、まず外部
より入力されたアドレス信号によりワード線が選択さ
れ、そのワード線に接続されているメモリセルが選択さ
れる。次に、選択されたメモリセルは、自己が記憶して
いるデータに応じたデータをビット線対に出力する。ビ
ット線上に出力されたデータは、カラムデコーダを介し
て共通ビット線対上を伝わり、センスアンプリファイア
により増幅されて外部に出力される。
より入力されたアドレス信号によりワード線が選択さ
れ、そのワード線に接続されているメモリセルが選択さ
れる。次に、選択されたメモリセルは、自己が記憶して
いるデータに応じたデータをビット線対に出力する。ビ
ット線上に出力されたデータは、カラムデコーダを介し
て共通ビット線対上を伝わり、センスアンプリファイア
により増幅されて外部に出力される。
【０００５】ここで、４ＭＳＲＡＭを例にとって従来の
半導体記憶装置を説明する。図３は従来の半導体記憶装
置の部分回路構成図である。図において示すように、ビ
ット線ＢＬとビット線ＮＢＬ（ビット線ＢＬの反転信号
線）より構成されるビット線対にはデータを格納するた
めの複数のセル１，１，…が接続される。セル１は、例
えば図６に示すスタティック型のメモリセルを用い、そ
れらをマトリクス状に配置してメモリセルアレイを構成
している。このメモリセルアレイの中で同一の列（カラ
ム）に配置される複数のメモリセル１，１，…がビット
線ＢＬ，ＮＢＬに接続され、同一の行（ロウ）に配置さ
れた複数のメモリセルが複数のワード線ＷＬ（１），Ｗ
Ｌ（２），…によって選択されることになる。図では、
１つのビット線対と、２本のワード線ＷＬ（１），ＷＬ
（２）のみを示している。さて、セル１（１）はワード
線ＷＬ（１）により選択される。このセル（１）が接続
されたビット線対には、カラムデコード信号ＣＤとＣＤ
Ｉ（カラムデコード信号ＣＤの反転信号）が与えられる
第１のカラムデコーダＦＣＤと、カラムデコード信号Ｃ
ＤＰとＣＤＰＩ（カラムデコード信号ＣＤＰの反転信
号）が与えられる第２のカラムデコーダＳＣＤが接続さ
れる。そして、ビット線ＢＬ，ＮＢＬは、第１のカラム
デコーダＦＣＤ、第２のカラムデコーダＳＣＤを介して
共通データ線ＤＬ，ＮＤＬからなるデータ線対に接続さ
れる。この共通データ線ＤＬ，ＮＤＬには、データ入力
線ＤＩＮとデータ入力線ＤＩＮＩ（データ入力線ＤＩＮ
の反転信号）が入力される、書き込みトランジスタ２が
接続されている。
半導体記憶装置を説明する。図３は従来の半導体記憶装
置の部分回路構成図である。図において示すように、ビ
ット線ＢＬとビット線ＮＢＬ（ビット線ＢＬの反転信号
線）より構成されるビット線対にはデータを格納するた
めの複数のセル１，１，…が接続される。セル１は、例
えば図６に示すスタティック型のメモリセルを用い、そ
れらをマトリクス状に配置してメモリセルアレイを構成
している。このメモリセルアレイの中で同一の列（カラ
ム）に配置される複数のメモリセル１，１，…がビット
線ＢＬ，ＮＢＬに接続され、同一の行（ロウ）に配置さ
れた複数のメモリセルが複数のワード線ＷＬ（１），Ｗ
Ｌ（２），…によって選択されることになる。図では、
１つのビット線対と、２本のワード線ＷＬ（１），ＷＬ
（２）のみを示している。さて、セル１（１）はワード
線ＷＬ（１）により選択される。このセル（１）が接続
されたビット線対には、カラムデコード信号ＣＤとＣＤ
Ｉ（カラムデコード信号ＣＤの反転信号）が与えられる
第１のカラムデコーダＦＣＤと、カラムデコード信号Ｃ
ＤＰとＣＤＰＩ（カラムデコード信号ＣＤＰの反転信
号）が与えられる第２のカラムデコーダＳＣＤが接続さ
れる。そして、ビット線ＢＬ，ＮＢＬは、第１のカラム
デコーダＦＣＤ、第２のカラムデコーダＳＣＤを介して
共通データ線ＤＬ，ＮＤＬからなるデータ線対に接続さ
れる。この共通データ線ＤＬ，ＮＤＬには、データ入力
線ＤＩＮとデータ入力線ＤＩＮＩ（データ入力線ＤＩＮ
の反転信号）が入力される、書き込みトランジスタ２が
接続されている。
【０００６】図３の半導体記憶装置は入出力のビット数
が８ビットである。ワード線選択方式としては２重ワー
ド線方式が採用されており、メインワード線としてはア
ドレスＸ１〜Ｘ９により選択される５１２本が設けられ
る。また、セクションは３２に分割されており、１セク
ションは１６本Ｘ８ビット＝１２８本のカラムにより構
成されている。そして、図３に示すように、カラム選択
は階層的に構成された第１、第２のカラムデコーダＦＣ
Ｄ，ＳＣＤにより行なわれる。つまり、第１のカラムデ
コーダＦＣＤは４本づつのカラムを単位とし、第２のカ
ラムデコーダも４本づつのカラムを単位として配置され
る。すなわち、カラムデコード信号ＣＤ，ＣＤＩおよび
カラムデコード信号ＣＤＰ，ＣＤＰＩにより１６本のカ
ラムのうちの１本が選択されることになる。このように
すれば、第１，第２のカラムデコーダＦＣＤ，ＳＣＤに
よりカラム選択を階層的に行うことによりカラムデコー
ド信号の本数が少なくなる、センスアンプのレイアウト
が容易になりパターン面積が小さくなる等の利点があ
る。例えば、１段のカラムデコーダの場合デコード信号
は３２本必要であるが、２段のカラムデコーダにより１
６本のカラムを階層的に選択するとカラムデコード信号
は１６本あればよい。この時カラムデコード信号線に付
くゲート容量も減るためアクセスタイムも速くなる。
が８ビットである。ワード線選択方式としては２重ワー
ド線方式が採用されており、メインワード線としてはア
ドレスＸ１〜Ｘ９により選択される５１２本が設けられ
る。また、セクションは３２に分割されており、１セク
ションは１６本Ｘ８ビット＝１２８本のカラムにより構
成されている。そして、図３に示すように、カラム選択
は階層的に構成された第１、第２のカラムデコーダＦＣ
Ｄ，ＳＣＤにより行なわれる。つまり、第１のカラムデ
コーダＦＣＤは４本づつのカラムを単位とし、第２のカ
ラムデコーダも４本づつのカラムを単位として配置され
る。すなわち、カラムデコード信号ＣＤ，ＣＤＩおよび
カラムデコード信号ＣＤＰ，ＣＤＰＩにより１６本のカ
ラムのうちの１本が選択されることになる。このように
すれば、第１，第２のカラムデコーダＦＣＤ，ＳＣＤに
よりカラム選択を階層的に行うことによりカラムデコー
ド信号の本数が少なくなる、センスアンプのレイアウト
が容易になりパターン面積が小さくなる等の利点があ
る。例えば、１段のカラムデコーダの場合デコード信号
は３２本必要であるが、２段のカラムデコーダにより１
６本のカラムを階層的に選択するとカラムデコード信号
は１６本あればよい。この時カラムデコード信号線に付
くゲート容量も減るためアクセスタイムも速くなる。
【０００７】ここで、セル１（１）に対するデータの書
き込みの動作を説明する。先ず、ワード線ＷＬ（１）が
選択されると、これに接続されたセル１（１）が選択さ
れる。また、第１のカラムデコーダＦＣＤのカラムデコ
ード信号ＣＤ，ＣＤＩと第２のカラムデコーダＳＣＤの
カラムデコード信号ＣＤＰ，ＣＤＰＩにより、１６本の
カラムのうちの１本が選択される。外部から入力された
書き込みデータに応じて生成されデータ入力線ＤＩＮ，
ＤＩＮＩに入力される１組の書き込みデータは図４
（Ａ）の波形図に示すように、一方が高電位、他方が低
電位として与えられる。ここで、セクションデコード信
号ＳＤと書き込み信号ＷＥの論理積信号が与えられる
と、書き込みトランジスタ２が選択される。書き込みト
ランジスタ２は、データ入力線ＤＩＮ，ＤＩＮＩのデー
タに基づき、共通データ線ＤＬ，ＮＤＬのデータ線対に
それぞれ高電位と低電位を与える。この共通データ線Ｄ
Ｌ，ＮＤＬのデータは、第１のカラムデコーダ、第２の
カラムデコーダを介して、ビット線ＢＬ，ＮＢＬに伝え
られる。
き込みの動作を説明する。先ず、ワード線ＷＬ（１）が
選択されると、これに接続されたセル１（１）が選択さ
れる。また、第１のカラムデコーダＦＣＤのカラムデコ
ード信号ＣＤ，ＣＤＩと第２のカラムデコーダＳＣＤの
カラムデコード信号ＣＤＰ，ＣＤＰＩにより、１６本の
カラムのうちの１本が選択される。外部から入力された
書き込みデータに応じて生成されデータ入力線ＤＩＮ，
ＤＩＮＩに入力される１組の書き込みデータは図４
（Ａ）の波形図に示すように、一方が高電位、他方が低
電位として与えられる。ここで、セクションデコード信
号ＳＤと書き込み信号ＷＥの論理積信号が与えられる
と、書き込みトランジスタ２が選択される。書き込みト
ランジスタ２は、データ入力線ＤＩＮ，ＤＩＮＩのデー
タに基づき、共通データ線ＤＬ，ＮＤＬのデータ線対に
それぞれ高電位と低電位を与える。この共通データ線Ｄ
Ｌ，ＮＤＬのデータは、第１のカラムデコーダ、第２の
カラムデコーダを介して、ビット線ＢＬ，ＮＢＬに伝え
られる。
【０００８】以上のようにして、ビット線ＢＬ，ＮＢＬ
にデータが与えられると、ワード線ＷＬ（１）により選
択されているセル１（１）にデータが書き込まれること
になる。
にデータが与えられると、ワード線ＷＬ（１）により選
択されているセル１（１）にデータが書き込まれること
になる。
【０００９】一方、データの読み出しについても全く同
様のプロセスでセル１（１）とビット線ＢＬ，ＮＢＬが
選択され、共通データ線ＤＬ，ＮＤＬにセル１（１）か
らのデータが導出され、図示しないセンスアンプリファ
イアを介してデータの読み出しが行なわれる。
様のプロセスでセル１（１）とビット線ＢＬ，ＮＢＬが
選択され、共通データ線ＤＬ，ＮＤＬにセル１（１）か
らのデータが導出され、図示しないセンスアンプリファ
イアを介してデータの読み出しが行なわれる。
【００１０】
【発明が解決しようとする課題】ここで、データの書き
込み動作について考えるに、データ入力線ＤＩＮ，ＤＩ
ＮＩのデータは、書き込みトランジスタ２およびオン動
作している第１、第２のカラムデコーダＦＣＤ，ＳＣＤ
を介してビット線ＢＬ，ＮＢＬの一方に伝送され、セル
１に与えられる。しかし、書き込みトランジスタ２と第
１、第２のカラムデコーダのトランジスタにオン抵抗が
あるため、ビット線ＢＬ，ＮＢＬの線対の低電位側の電
位がデータ入力線ＤＩＮ，ＤＩＮＩの低電位側の電位よ
りもかなり高くなってしまう。つまり、図４（Ｂ）に示
すように、ビット線ＢＬ，ＮＢＬに伝達されるデータの
低電位は、データ入力線ＤＩＮ，ＤＩＮＩに与えられた
データの低電位よりも、ΔＶ１だけ高くなる。
込み動作について考えるに、データ入力線ＤＩＮ，ＤＩ
ＮＩのデータは、書き込みトランジスタ２およびオン動
作している第１、第２のカラムデコーダＦＣＤ，ＳＣＤ
を介してビット線ＢＬ，ＮＢＬの一方に伝送され、セル
１に与えられる。しかし、書き込みトランジスタ２と第
１、第２のカラムデコーダのトランジスタにオン抵抗が
あるため、ビット線ＢＬ，ＮＢＬの線対の低電位側の電
位がデータ入力線ＤＩＮ，ＤＩＮＩの低電位側の電位よ
りもかなり高くなってしまう。つまり、図４（Ｂ）に示
すように、ビット線ＢＬ，ＮＢＬに伝達されるデータの
低電位は、データ入力線ＤＩＮ，ＤＩＮＩに与えられた
データの低電位よりも、ΔＶ１だけ高くなる。
【００１１】ビット線対の低電位側の電位が上記のよう
に高くなると、セル１には寄生抵抗の影響などによる非
対称性があるために、セル１にデータが書き込みにくく
なってしまうという問題が生じる。
に高くなると、セル１には寄生抵抗の影響などによる非
対称性があるために、セル１にデータが書き込みにくく
なってしまうという問題が生じる。
【００１２】このように、従来の半導体記憶装置で、カ
ラムデコーダを２段以上備えたものの場合は、カラムデ
コーダのトランジスタのオン抵抗により低電位側の電位
が高くなってしまい、セル１にデータを書き込みにくく
なるという欠点があり、アクセス速度向上の妨げになる
ばかりでなく、信頼性低下の原因ともなっていた。
ラムデコーダを２段以上備えたものの場合は、カラムデ
コーダのトランジスタのオン抵抗により低電位側の電位
が高くなってしまい、セル１にデータを書き込みにくく
なるという欠点があり、アクセス速度向上の妨げになる
ばかりでなく、信頼性低下の原因ともなっていた。
【００１３】更に、従来の半導体記憶装置は、入出力の
ビット数は同じ（例えば共に８ビット）であり、入力の
ビット数と出力のビット数が異なる構成、特に入力ビッ
ト数が出力ビット数よりも多い構成を設計することは困
難であり、アクセス速度の向上のための設計の自由度が
低いという問題があった。
ビット数は同じ（例えば共に８ビット）であり、入力の
ビット数と出力のビット数が異なる構成、特に入力ビッ
ト数が出力ビット数よりも多い構成を設計することは困
難であり、アクセス速度の向上のための設計の自由度が
低いという問題があった。
【００１４】本発明は上記従来技術の問題点を解消し、
動作の高速化が可能になると共に安定した信頼性の高い
動作が可能となり、書き込みビット数を読み出しビット
数よりも増やすことができ設計の自由度の高い半導体記
憶装置を得ることを目的とする。
動作の高速化が可能になると共に安定した信頼性の高い
動作が可能となり、書き込みビット数を読み出しビット
数よりも増やすことができ設計の自由度の高い半導体記
憶装置を得ることを目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、マトリクス状に配置されたメモリセルアレイの同一
行の複数のメモリセルを選択する複数のワード線と、前
記メモリセルアレイの同一の列の複数のメモリセルに共
通に接続され、前記ワード線によって選択されたメモリ
セルとの間でデータの授受を行う、複数のビット線対
と、予め決めた数の前記ビット線対のうちの１つを選択
的に、複数の第１の共通データ線対のうちの対応する１
つのものに接続可能な第１のカラムデコーダと、前記各
第１の共通データ線対に接続され、外部より各データ入
力線対を介して入力されたデータに基づいて、選択され
たメモリセルにデータを書き込むための複数の書き込み
手段と、前記複数の第１の共通データ線対のうちの１つ
を選択的に第２の共通データ線対に接続可能な第２のカ
ラムデコーダと、前記第２の共通データ線対と接続さ
れ、選択されたメモリセルからのデータを第１の共通デ
ータ線対及び第２の共通データ線対を介して読み出すセ
ンスアンプリファイアと、を備えるものとして構成され
る。
は、マトリクス状に配置されたメモリセルアレイの同一
行の複数のメモリセルを選択する複数のワード線と、前
記メモリセルアレイの同一の列の複数のメモリセルに共
通に接続され、前記ワード線によって選択されたメモリ
セルとの間でデータの授受を行う、複数のビット線対
と、予め決めた数の前記ビット線対のうちの１つを選択
的に、複数の第１の共通データ線対のうちの対応する１
つのものに接続可能な第１のカラムデコーダと、前記各
第１の共通データ線対に接続され、外部より各データ入
力線対を介して入力されたデータに基づいて、選択され
たメモリセルにデータを書き込むための複数の書き込み
手段と、前記複数の第１の共通データ線対のうちの１つ
を選択的に第２の共通データ線対に接続可能な第２のカ
ラムデコーダと、前記第２の共通データ線対と接続さ
れ、選択されたメモリセルからのデータを第１の共通デ
ータ線対及び第２の共通データ線対を介して読み出すセ
ンスアンプリファイアと、を備えるものとして構成され
る。
【００１６】
【作用】データを書き込む場合に、第１の共通データ線
対とビット線対の間に１つのカラムデコーダ（第１のカ
ラムデコーダ）しか介在しないので、低電位データの電
圧の浮き上がりが抑制されデータの書き込みが確実に行
われる。さらに、書き込み手段によって、第１の共通デ
ータ線対に対応したビット数のデータ書き込みができる
ようにしたので、書き込みデータのビット数を出力デー
タビット数よりも大きく取ることができるようになる。
対とビット線対の間に１つのカラムデコーダ（第１のカ
ラムデコーダ）しか介在しないので、低電位データの電
圧の浮き上がりが抑制されデータの書き込みが確実に行
われる。さらに、書き込み手段によって、第１の共通デ
ータ線対に対応したビット数のデータ書き込みができる
ようにしたので、書き込みデータのビット数を出力デー
タビット数よりも大きく取ることができるようになる。
【００１７】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１８】図１は本発明の一実施例に係る半導体記憶
装置の部分回路構成図である。図において示すように、
カラムデコード信号ＣＤ，ＣＤＩが入力される第１のカ
ラムデコーダＦＣＤは、セル１の接続されるビット線Ｂ
Ｌ，ＮＢＬと、書き込みトランジスタ２が接続される共
通データ線ＤＬ，ＮＤＬとの間に接続されている。一
方、カラムデコード信号ＣＤＰ，ＣＤＰＩが入力される
第２のカラムデコーダは、共通データ線ＤＬ，ＮＤＬに
接続された第２の共通データ線ＳＤＬ，ＳＮＤＬに接続
されている。なお、書き込みトランジスタ２に対して
は、セクションデコード信号ＳＤとカラムデコード信号
ＣＤＰと書き込み信号ＷＥの論理積信号とが与えられ
る。ちなみに、図示しないが、第２の共通データ線ＳＤ
Ｌ，ＳＮＤＬには、セル１（図６参照）からのデータを
センス、増幅するための、センスアンプリファイアが接
続される。このほか、図３の構成と同様に、カラムデコ
ード信号ＣＤ，ＣＤＩが与えられる第１のカラムデコー
ダＦＣＤはビット線ＢＬ，ＮＢＬを含む４つのビット線
対の中からビット線ＢＬ，ＮＢＬを選択するものであ
る。カラムデコード信号ＣＤＰ，ＣＤＰＩが与えられる
第２のカラムデコーダは、共通データ線ＤＬ，ＮＤＬを
含む４つのデータ線対の中から共通データ線ＤＬ，ＮＤ
Ｌを選択するものである。ここで、図１において図示し
ていないが書き込みトランジスタ２の数は従来例の回路
に比べて４倍になるが、カラムデコード信号ＣＤ・ＣＤ
Ｉ，ＣＤＰ・ＣＤＰＩおよびデータ入力線ＤＩＮ・ＤＩ
ＮＩの本数は同じであるため従来例とほぼ同じレイアウ
トパターン面積で図１の回路を実現することができる。
装置の部分回路構成図である。図において示すように、
カラムデコード信号ＣＤ，ＣＤＩが入力される第１のカ
ラムデコーダＦＣＤは、セル１の接続されるビット線Ｂ
Ｌ，ＮＢＬと、書き込みトランジスタ２が接続される共
通データ線ＤＬ，ＮＤＬとの間に接続されている。一
方、カラムデコード信号ＣＤＰ，ＣＤＰＩが入力される
第２のカラムデコーダは、共通データ線ＤＬ，ＮＤＬに
接続された第２の共通データ線ＳＤＬ，ＳＮＤＬに接続
されている。なお、書き込みトランジスタ２に対して
は、セクションデコード信号ＳＤとカラムデコード信号
ＣＤＰと書き込み信号ＷＥの論理積信号とが与えられ
る。ちなみに、図示しないが、第２の共通データ線ＳＤ
Ｌ，ＳＮＤＬには、セル１（図６参照）からのデータを
センス、増幅するための、センスアンプリファイアが接
続される。このほか、図３の構成と同様に、カラムデコ
ード信号ＣＤ，ＣＤＩが与えられる第１のカラムデコー
ダＦＣＤはビット線ＢＬ，ＮＢＬを含む４つのビット線
対の中からビット線ＢＬ，ＮＢＬを選択するものであ
る。カラムデコード信号ＣＤＰ，ＣＤＰＩが与えられる
第２のカラムデコーダは、共通データ線ＤＬ，ＮＤＬを
含む４つのデータ線対の中から共通データ線ＤＬ，ＮＤ
Ｌを選択するものである。ここで、図１において図示し
ていないが書き込みトランジスタ２の数は従来例の回路
に比べて４倍になるが、カラムデコード信号ＣＤ・ＣＤ
Ｉ，ＣＤＰ・ＣＤＰＩおよびデータ入力線ＤＩＮ・ＤＩ
ＮＩの本数は同じであるため従来例とほぼ同じレイアウ
トパターン面積で図１の回路を実現することができる。
【００１９】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【００２０】先ず、データの書き込みについて説明す
る。先ずワード線ＷＬ（１）が選択され、このワード線
ＷＬ（１）に接続されるセル１（１）が選択される。次
に、第２のカラムデコーダＳＣＤに与えられるカラムデ
コード信号ＣＤＰ，ＣＤＰＩにより、第２の共通データ
線ＳＤＬ，ＳＮＤＬが選択され、共通データ線ＤＬ，Ｎ
ＤＬに接続される。この時、書き込みトランジスタ２が
オン状態となる。更に、第１のカラムデコーダＦＣＤに
与えられるカラムデコード信号ＣＤ，ＣＤＩにより、ビ
ット線ＢＬ，ＮＢＬと共通データ線ＤＬ，ＮＤＬとが接
続される。この時点で、書き込みトランジスタ２とセル
１が接続され、且つ外部からデータ入力線ＤＩＮ，ＤＩ
ＮＩに入力されたデータに基づき共通データ線ＤＬ，Ｎ
ＤＬが高電位および低電位になる。そして、選択された
セル１に外部からのデータが書き込まれる。
る。先ずワード線ＷＬ（１）が選択され、このワード線
ＷＬ（１）に接続されるセル１（１）が選択される。次
に、第２のカラムデコーダＳＣＤに与えられるカラムデ
コード信号ＣＤＰ，ＣＤＰＩにより、第２の共通データ
線ＳＤＬ，ＳＮＤＬが選択され、共通データ線ＤＬ，Ｎ
ＤＬに接続される。この時、書き込みトランジスタ２が
オン状態となる。更に、第１のカラムデコーダＦＣＤに
与えられるカラムデコード信号ＣＤ，ＣＤＩにより、ビ
ット線ＢＬ，ＮＢＬと共通データ線ＤＬ，ＮＤＬとが接
続される。この時点で、書き込みトランジスタ２とセル
１が接続され、且つ外部からデータ入力線ＤＩＮ，ＤＩ
ＮＩに入力されたデータに基づき共通データ線ＤＬ，Ｎ
ＤＬが高電位および低電位になる。そして、選択された
セル１に外部からのデータが書き込まれる。
【００２１】さて、以上のような動作の結果、図２
（Ａ）に示すように、データ入力線ＤＩＮ，ＤＩＮＩの
データの高電位、低電位に対して、データの書き込みに
際しては第１のカラムデコーダしか存在しないので、図
２（Ｂ）に示すように、トランジスタのオン抵抗による
共通データ線ＤＬ，ＮＤＬの低電位側の電位の浮上がり
をΔＶ２まで抑制することが可能であり、セル１への書
き込みを確実に行なわせることができる。ちなみに、図
２（Ｂ）と図４（Ｂ）を比較すると判かるように、低電
位側の電位の浮上がりΔＶ２は従来の低電位の浮上がり
ΔＶ１に比べて第２のカラムデコーダが存在しない分だ
け十分に抑制されたものとなっている。
（Ａ）に示すように、データ入力線ＤＩＮ，ＤＩＮＩの
データの高電位、低電位に対して、データの書き込みに
際しては第１のカラムデコーダしか存在しないので、図
２（Ｂ）に示すように、トランジスタのオン抵抗による
共通データ線ＤＬ，ＮＤＬの低電位側の電位の浮上がり
をΔＶ２まで抑制することが可能であり、セル１への書
き込みを確実に行なわせることができる。ちなみに、図
２（Ｂ）と図４（Ｂ）を比較すると判かるように、低電
位側の電位の浮上がりΔＶ２は従来の低電位の浮上がり
ΔＶ１に比べて第２のカラムデコーダが存在しない分だ
け十分に抑制されたものとなっている。
【００２２】また、データの読み出し時にはセル１
（１）に接続されるビット線ＢＬ，ＮＢＬを第１のカラ
ムデコーダＦＣＤにより選択して共通データ線ＤＬ，Ｎ
ＤＬに接続する。更に共通データ線ＤＬ，ＮＤＬを第２
のカラムデコーダＳＣＤにより選択して第２の共通デー
タ線ＳＤＬ，ＳＮＤＬに接続する。これにより、セル１
（１）を図示しないセンスアンプリファイアに接続し、
セル１（１）のデータを増幅して外部に導出する。
（１）に接続されるビット線ＢＬ，ＮＢＬを第１のカラ
ムデコーダＦＣＤにより選択して共通データ線ＤＬ，Ｎ
ＤＬに接続する。更に共通データ線ＤＬ，ＮＤＬを第２
のカラムデコーダＳＣＤにより選択して第２の共通デー
タ線ＳＤＬ，ＳＮＤＬに接続する。これにより、セル１
（１）を図示しないセンスアンプリファイアに接続し、
セル１（１）のデータを増幅して外部に導出する。
【００２３】以上のように、階層的に複数設けられたカ
ラムデコーダを分散して配置し、書き込みトランジスタ
２とセル１との間に介在するカラムデコーダを１つとし
たことにより、書き込みデータの低電位の浮き上がりを
抑止でき、高速での確実なデータの書き込みを可能にす
ることができる。
ラムデコーダを分散して配置し、書き込みトランジスタ
２とセル１との間に介在するカラムデコーダを１つとし
たことにより、書き込みデータの低電位の浮き上がりを
抑止でき、高速での確実なデータの書き込みを可能にす
ることができる。
【００２４】図５は本発明の他の実施例に係る半導体記
憶装置の部分回路構成図である。図において示すよう
に、セル１を含むカラムのビット線ＢＬ，ＮＢＬには複
数のメモリセルが接続される。メモリセルはワード線Ｗ
Ｌ１，ＷＬ２…を選択することにより選択される。セン
スアンプリファイア４には、それぞれ第２の共通データ
線ＳＤＬ，ＳＮＤＬが接続される。なお、センスアンプ
リファイア４は、出力８ビットに対応して８組設けられ
ているので、共通データ線対の数は合計８組となる。こ
の共通データ線対には、カラムデコード信号ＣＤＰ１，
ＣＤＰＩ１，ＣＤＰ２，ＣＤＰＩ２…によって選択動作
する４組の第２のカラムデコーダＳＣＤが接続され、共
通データ線ＤＬ，ＮＤＬを含む４組のデータ線対のうち
の１組を、それぞれ１つのセンスアンプリファイア４に
接続する。つまりセクション全体では８組のデータ線対
が選択される。ちなみに、セクション全体では３２組の
共通データ線が設けられる。さて、この３２組の共通デ
ータ線対には、データ入力線ＤＩＮ１−１，ＤＩＮＩ１
−１，ＤＩＮ１−２，ＤＩＮＩ１−２…を通じて４組の
データが入力され、データ入力線ＤＩＮ２−１，ＤＩＮ
Ｉ２−１，ＤＩＮ２−２，ＤＩＮＩ２−２…を通じて４
組のデータが入力され、同様にして更に４組Ｘ６＝２４
組のデータが入力され、各共通データ線対毎に対応して
設けられる３２組の書き込み回路３に与えられる。各書
き込み回路３は、カラムデコード信号ＣＤ１，ＣＤＩ
１，ＣＤ２，ＣＤＩ２…が与えられる４組の第１のカラ
ムデコーダＦＣＤに接続され、ビット線ＢＬ，ＮＢＬを
含むビット線対に接続される。つまり、３２組設けられ
る書き込み回路３にはすべて異なるデータ入力線が接続
されており、それぞれが共通ビット線対に対応している
ので、３２ビット単位の書き込みを行なうことを可能と
している。
憶装置の部分回路構成図である。図において示すよう
に、セル１を含むカラムのビット線ＢＬ，ＮＢＬには複
数のメモリセルが接続される。メモリセルはワード線Ｗ
Ｌ１，ＷＬ２…を選択することにより選択される。セン
スアンプリファイア４には、それぞれ第２の共通データ
線ＳＤＬ，ＳＮＤＬが接続される。なお、センスアンプ
リファイア４は、出力８ビットに対応して８組設けられ
ているので、共通データ線対の数は合計８組となる。こ
の共通データ線対には、カラムデコード信号ＣＤＰ１，
ＣＤＰＩ１，ＣＤＰ２，ＣＤＰＩ２…によって選択動作
する４組の第２のカラムデコーダＳＣＤが接続され、共
通データ線ＤＬ，ＮＤＬを含む４組のデータ線対のうち
の１組を、それぞれ１つのセンスアンプリファイア４に
接続する。つまりセクション全体では８組のデータ線対
が選択される。ちなみに、セクション全体では３２組の
共通データ線が設けられる。さて、この３２組の共通デ
ータ線対には、データ入力線ＤＩＮ１−１，ＤＩＮＩ１
−１，ＤＩＮ１−２，ＤＩＮＩ１−２…を通じて４組の
データが入力され、データ入力線ＤＩＮ２−１，ＤＩＮ
Ｉ２−１，ＤＩＮ２−２，ＤＩＮＩ２−２…を通じて４
組のデータが入力され、同様にして更に４組Ｘ６＝２４
組のデータが入力され、各共通データ線対毎に対応して
設けられる３２組の書き込み回路３に与えられる。各書
き込み回路３は、カラムデコード信号ＣＤ１，ＣＤＩ
１，ＣＤ２，ＣＤＩ２…が与えられる４組の第１のカラ
ムデコーダＦＣＤに接続され、ビット線ＢＬ，ＮＢＬを
含むビット線対に接続される。つまり、３２組設けられ
る書き込み回路３にはすべて異なるデータ入力線が接続
されており、それぞれが共通ビット線対に対応している
ので、３２ビット単位の書き込みを行なうことを可能と
している。
【００２５】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【００２６】先ず、データの書き込みに当たっては、ワ
ード線ＷＬ（１），ＷＬ（２）…の内の一本が選択さ
れ、選択したワード線に接続されたメモリセル１，１，
…が選択される。この時、書き込み回路３に入力されて
いる信号により、選択されたセクション内の全ての書き
込みトランジスタ２がオンとなる。さらに、第１のカラ
ムデコーダＦＣＤに与えられるカラムデコード信号ＣＤ
１，ＣＤＩ１，ＣＤ２，ＣＤＩ２…により第１のカラム
デコーダＦＣＤを介して共通データ線対に接続されるビ
ット線対の一本が選択される。ここで共通データ線対は
４本あるので、結局１６本のカラムのうちの４本が選択
されることになる。そして、１セクション内では４本Ｘ
８＝３２本のカラムが選択される。この時、３２ビット
のデータが外部から入力されると、入力されたデータに
基づき共通データ線対が高電位、低電位になり選択され
たメモリセルにデータの書き込みが行なわれる。以上の
ようにして、３２ビットのデータが同時に書き込まれる
ことになる。
ード線ＷＬ（１），ＷＬ（２）…の内の一本が選択さ
れ、選択したワード線に接続されたメモリセル１，１，
…が選択される。この時、書き込み回路３に入力されて
いる信号により、選択されたセクション内の全ての書き
込みトランジスタ２がオンとなる。さらに、第１のカラ
ムデコーダＦＣＤに与えられるカラムデコード信号ＣＤ
１，ＣＤＩ１，ＣＤ２，ＣＤＩ２…により第１のカラム
デコーダＦＣＤを介して共通データ線対に接続されるビ
ット線対の一本が選択される。ここで共通データ線対は
４本あるので、結局１６本のカラムのうちの４本が選択
されることになる。そして、１セクション内では４本Ｘ
８＝３２本のカラムが選択される。この時、３２ビット
のデータが外部から入力されると、入力されたデータに
基づき共通データ線対が高電位、低電位になり選択され
たメモリセルにデータの書き込みが行なわれる。以上の
ようにして、３２ビットのデータが同時に書き込まれる
ことになる。
【００２７】一方、データの読み出し時には、第１のカ
ラムデコーダＦＣＤにより４本のビット線対の一本が選
択され、共通データ線に接続される。同様に、第２のカ
ラムデコーダＳＣＤにより４本の共通データ線の一本が
選択され第２の共通データ線に接続される。そして、第
２の共通データ線に接続されたセンスアンプリファイア
４を通じてメモリセルのデータの増幅と読み出しが行な
われるので、結局８ビットのデータが読み出されること
になる。
ラムデコーダＦＣＤにより４本のビット線対の一本が選
択され、共通データ線に接続される。同様に、第２のカ
ラムデコーダＳＣＤにより４本の共通データ線の一本が
選択され第２の共通データ線に接続される。そして、第
２の共通データ線に接続されたセンスアンプリファイア
４を通じてメモリセルのデータの増幅と読み出しが行な
われるので、結局８ビットのデータが読み出されること
になる。
【００２８】以上のように、書き込み時には３２ビット
のデータを同時に書き込むことができるので、書き込み
動作の高速化が可能となり、メモリセルの高速でのアク
セスが可能となる。
のデータを同時に書き込むことができるので、書き込み
動作の高速化が可能となり、メモリセルの高速でのアク
セスが可能となる。
【００２９】
【発明の効果】以上述べたように、本発明の半導体記憶
装置によれば、カラムデコーダを階層化したメモリセル
アレイにおいてデータの書き込みを確実にすることがで
きるので、アクセスの高速化と高信頼化が計れ、更に読
み出しデータのビット数に対して書き込みデータのビッ
ト数を大きくすることが可能なので、動作の更なる高速
化を実現できるという効果がある。
装置によれば、カラムデコーダを階層化したメモリセル
アレイにおいてデータの書き込みを確実にすることがで
きるので、アクセスの高速化と高信頼化が計れ、更に読
み出しデータのビット数に対して書き込みデータのビッ
ト数を大きくすることが可能なので、動作の更なる高速
化を実現できるという効果がある。
【図１】本発明の一実施例に係る半導体記憶装置の部分
回路構成図である。
回路構成図である。
【図２】図１の構成の動作を説明するための波形図であ
る。
る。
【図３】従来の半導体記憶装置の部分回路構成図であ
る。
る。
【図４】図３の構成の動作を説明するための波形図であ
る。
る。
【図５】本発明の他の実施例に係る半導体記憶装置の部
分回路構成図である。
分回路構成図である。
【図６】スタティック型メモリセルの一例である。
１ セル ２ 書き込みトランジスタ ３ 書き込み回路 ４ センスアンプリファイア ＢＬ，ＮＢＬ ビット線 ＷＬ，ＷＬ１，ＷＬ２ ワード線 ＤＬ，ＮＤＬ 共通データ線 ＳＤＬ，ＳＮＤＬ 第２の共通データ線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419
Claims (6)
- 【請求項１】マトリクス状に配置されたメモリセルアレ
イの同一行の複数のメモリセルを選択する複数のワード
線と、 前記メモリセルアレイの同一の列の複数のメモリセルに
共通に接続され、前記ワード線によって選択されたメモ
リセルとの間でデータの授受を行う、複数のビット線対
の複数と、 予め決めた数の前記ビット線対のうちの１つを選択的
に、複数の第１の共通データ線対のうちの対応する１つ
のものに接続可能な第１のカラムデコーダと、 前記各第１の共通データ線対に接続され、外部より各デ
ータ入力線対を介して入力されたデータに基づいて、選
択されたメモリセルにデータを書き込むための複数の書
き込み手段の複数と、 前記複数の第１の共通データ線対のうちの１つを選択的
に第２の共通データ線対に接続可能な第２のカラムデコ
ーダと、 前記第２の共通データ線対と接続され、選択されたメモ
リセルからのデータを第１の共通データ線対及び第２の
共通データ線対を介して読み出すセンスアンプリファイ
アと、 を備えることを特徴とする半導体記憶装置。 - 【請求項２】前記書き込み手段の制御は、前記第１のカ
ラムデコーダに入力されるデコード信号に基づく制御信
号により行われる、請求項１記載の装置。 - 【請求項３】前記データ入力線対の数が、外部にデータ
を出力する出力バッファの数より多い、請求項１又は２
記載の装置。 - 【請求項４】予め定めた数のメモリセルブロックを有す
る半導体記憶装置であって、前記各ブロックは、選択さ
れたメモリセルから１ビットデータを出力し、予め決め
た数のビットのデータを予め決めた数のメモリセルへ同
時に書き込まれ、前記各メモリセルブロックは、 複数のメモリセルがマトリクス状に配列されているメモ
リアレイと、 それぞれ、前記メモリセルアレイ中の同一行に並ぶ複数
のメモリセルを選択する複数のワード線と、 それぞれ、前記メモリセルアレイ中の同一列に並ぶ複数
のメモリセルに共通に接続され、１つの前記ワード線に
よって選択された１つの前記メモリセルとの間でデータ
の送受を行う複数のビット線と、 それぞれ、予め決めた数の前記複数のビット線のうちの
１つを、選択的に、予め決めた数の第１の共通データ線
の１つに接続する、予め決めた数の複数の第１のカラム
デコーダユニットと、 それぞれ、予め決めた数の前記第１の共通データ線の１
つに設けられており、それぞれ、外部からのデータを入
力させるデータ入力線を有し、前記各データ入力線を介
して外部から入力されたデータは、前記予め決めた数の
複数のビット線のうちの１つに接続された前記１つのメ
モリセルのうちの選択されたものに書き込まれ、これに
より、予め決めた数のビットのデータが同時に書き込ま
れる、予め決めた数の複数の書き込み手段と、 前記予め決めた数の第１の複数の共通データ線の１つを
選択的に第２の共通データ線に接続する、予め決めた数
の第２のカラムデコーダと、 前記第２の共通データ線に接続されており、選択された
メモリセルからのデータを前記ビット線、前記第１の共
通データ線及び前記第２の共通データ線を介して読み出
し、１ビットデータとして外部に出力する、センスアン
プと、 を有することを特徴とする半導体記憶装置。 - 【請求項５】前記各第１カラムデコーダユニットは、 前記複数のビット線は前記第１の共通データ線に共通に
接続されており、前記各ビット線と前記第１の共通デー
タ線との間に第１スイッチ手段が接続されており、前記
各第１スイッチ手段は、外部からの第１カラムデコーダ
信号によってオン、オフされて、予め定めた数の前記複
数のビット線の１つが前記第１の共通データ線に接続さ
れるものとして構成されている、請求項４に記載の半導
体記憶装置。 - 【請求項６】前記第２のカラムデコーダは、 前記第１の複数の共通データラインは前記第２の共通デ
ータラインに共通に接続されており、前記各第１の共通
データラインと前記第２の共通データランイとの間に第
２スイッチ手段が接続されており、前記各第２スイッチ
手段は、外部からの第２カラムデコーダ信号によってオ
ン、オフされて、前記第１の複数の共通データラインの
１つが前記第２の共通データ線に接続されるものとして
構成されている、請求項４又は５に記載の半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14766693A JP3129880B2 (ja) | 1993-06-18 | 1993-06-18 | 半導体記憶装置 |
| US08/259,973 US5479373A (en) | 1993-06-18 | 1994-06-17 | Semiconductor memory device having a plurality of blocks |
| EP94109409A EP0630025B1 (en) | 1993-06-18 | 1994-06-17 | Semiconductor memory device |
| KR1019940013683A KR0164879B1 (ko) | 1993-06-18 | 1994-06-17 | 반도체 기억 장치 |
| DE69420195T DE69420195T2 (de) | 1993-06-18 | 1994-06-17 | Halbleiterspeicheranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14766693A JP3129880B2 (ja) | 1993-06-18 | 1993-06-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141885A JPH07141885A (ja) | 1995-06-02 |
| JP3129880B2 true JP3129880B2 (ja) | 2001-01-31 |
Family
ID=15435532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14766693A Expired - Fee Related JP3129880B2 (ja) | 1993-06-18 | 1993-06-18 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5479373A (ja) |
| EP (1) | EP0630025B1 (ja) |
| JP (1) | JP3129880B2 (ja) |
| KR (1) | KR0164879B1 (ja) |
| DE (1) | DE69420195T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6085283A (en) * | 1993-11-19 | 2000-07-04 | Kabushiki Kaisha Toshiba | Data selecting memory device and selected data transfer device |
| KR0179097B1 (ko) * | 1995-04-07 | 1999-04-15 | 김주용 | 데이타 리드/라이트 방법 및 장치 |
| JP3786708B2 (ja) * | 1996-06-18 | 2006-06-14 | クランベリー、プロパティーズ、リミテッド、ライアビリティー、カンパニー | 音声、ファクシミリ、電子メール統合メッセージ・システム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161061A (ja) * | 1983-02-10 | 1984-09-11 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02292647A (ja) * | 1989-05-02 | 1990-12-04 | Toshiba Corp | 半導体記憶装置 |
| JP2531829B2 (ja) * | 1990-05-01 | 1996-09-04 | 株式会社東芝 | スタティック型メモリ |
| US5285414A (en) * | 1990-09-26 | 1994-02-08 | Hitachi, Ltd. | Semiconductor memory having transistors which drive data lines in accordance with values of write data and column select signal |
| JPH04325991A (ja) * | 1991-04-26 | 1992-11-16 | Fujitsu Ltd | 半導体記憶装置 |
| JP3057836B2 (ja) * | 1991-08-19 | 2000-07-04 | 日本電気株式会社 | 半導体記憶装置 |
-
1993
- 1993-06-18 JP JP14766693A patent/JP3129880B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-17 US US08/259,973 patent/US5479373A/en not_active Expired - Lifetime
- 1994-06-17 EP EP94109409A patent/EP0630025B1/en not_active Expired - Lifetime
- 1994-06-17 DE DE69420195T patent/DE69420195T2/de not_active Expired - Fee Related
- 1994-06-17 KR KR1019940013683A patent/KR0164879B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0630025B1 (en) | 1999-08-25 |
| JPH07141885A (ja) | 1995-06-02 |
| DE69420195T2 (de) | 2000-01-05 |
| EP0630025A2 (en) | 1994-12-21 |
| US5479373A (en) | 1995-12-26 |
| EP0630025A3 (en) | 1995-09-20 |
| DE69420195D1 (de) | 1999-09-30 |
| KR950001765A (ko) | 1995-01-03 |
| KR0164879B1 (ko) | 1999-02-01 |
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