JP3098762B2 - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JP3098762B2 JP3098762B2 JP02172418A JP17241890A JP3098762B2 JP 3098762 B2 JP3098762 B2 JP 3098762B2 JP 02172418 A JP02172418 A JP 02172418A JP 17241890 A JP17241890 A JP 17241890A JP 3098762 B2 JP3098762 B2 JP 3098762B2
- Authority
- JP
- Japan
- Prior art keywords
- basic
- wiring
- cells
- channel
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、半導体集積回路装置に関する。Description: TECHNICAL FIELD The present invention relates to a semiconductor integrated circuit device.
＜従来の技術＞ 以下、半導体集積回路装置の例としてゲートアレイ装
置を挙げて説明する。<Prior Art> Hereinafter, a gate array device will be described as an example of a semiconductor integrated circuit device.
ゲートアレイ装置は、トランジスタ等の素子からなる
ベーシックセルが予め多数形成されており、当該ベーシ
ックセルを接続することによってNANDゲート等の特定の
機能を有する基本マクロセルを構成し、この基本マクロ
セルを相互に接続することによって要求される機能を発
揮させるようにしている。In the gate array device, a large number of basic cells including elements such as transistors are formed in advance, and a basic macro cell having a specific function such as a NAND gate is formed by connecting the basic cells. The required functions are exhibited by connecting.
かかるゲートアレイ装置では、基本マクロセルを構成
するためのベーシックセル内部或いは間を接続する配線
と、基本マクロセルを相互に接続する配線とが必要にな
る。In such a gate array device, wiring for connecting the inside or between the basic cells for forming the basic macro cell and wiring for connecting the basic macro cells to each other are required.
後者の配線は、基本マクロセルに予め設けられた配線
可能領域としてのチャネル領域を通過するように行われ
る。The latter wiring is performed so as to pass through a channel region as a wirable region provided in advance in the basic macro cell.
＜発明が解決しようとする課題＞ かかるゲートアレイ装置の欠点について第４図を参照
しつつ説明する。<Problem to be Solved by the Invention> The disadvantage of such a gate array device will be described with reference to FIG.
第４図には、一例に並んだ８つの基本マクロセルＡ〜
Ｈが示されており、基本マクロセルＡの端子APと基本マ
クロセルＨの端子HPとが配線300で接続されるようにな
っている。FIG. 4 shows eight basic macrocells A to
H is shown, and the terminal AP of the basic macro cell A and the terminal HP of the basic macro cell H are connected by the wiring 300.
各基本マクロセルＡ〜Ｈに設けられたチャネル領域
は、各基本マクロセルＡ〜Ｈ内における最良の内部配線
等を決定した後の空き領域として得られるので、基本マ
クロセルＡ〜Ｈによってチャネル領域の位置が異なる。
従って、第４図に示すように配線300が縦横には途中で
折れ曲がって形成されることがある。The channel area provided in each of the basic macro cells A to H is obtained as an empty area after determining the best internal wiring and the like in each of the basic macro cells A to H, so that the position of the channel area is determined by the basic macro cells A to H. different.
Therefore, as shown in FIG. 4, the wiring 300 may be formed to bend vertically and horizontally in the middle.
このため、配線300の配線長が必要以上に長くなっ
て、抵抗が増大する等の電気的劣化が生ずる。特に、ベ
ーシックセルが基盤目状に敷き詰められたシーオブゲー
ト型のゲートアレイ装置には、固有のチャネル領域がな
いので、基本マクロセルを横切る配線は折れ曲がって長
くなる傾向にある。For this reason, the wiring length of the wiring 300 becomes unnecessarily long, and electrical deterioration such as an increase in resistance occurs. In particular, in a sea-of-gate type gate array device in which basic cells are laid in a matrix pattern, since there is no inherent channel region, the wiring crossing the basic macro cell tends to be bent and lengthened.
本発明は上記事情に鑑みて創案されたもので、基本マ
クロセルを相互に接続する配線の長さを極力短くするこ
とができる半導体集積回路装置を提供することを目的と
している。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor integrated circuit device capable of minimizing the length of a wiring connecting basic macrocells to each other.
＜課題を解決するための手段＞ 本発明に係る半導体集積回路装置は、複数の基本マク
ロセルにより構成されており、基本マクロセルを構成す
る複数のベーシックセルの同一位置に、複数の基本マク
ロセルにわたる回路信号用配線のチャネル領域となるチ
ャネル予定領域が各々設けられていることを特徴として
いる。<Means for Solving the Problems> A semiconductor integrated circuit device according to the present invention includes a plurality of basic macrocells, and a circuit signal extending over a plurality of basic macrocells at the same position of a plurality of basic cells constituting the basic macrocell. It is characterized in that a planned channel region to be a channel region of the use wiring is provided.
＜作用＞ 基本マクロセルを構成する複数のベーシックセルを各
々設けられたチャネル予定領域が複数の基本マクロセル
にわたって直線状に連なり、このようなチャネル予定領
域の中から所望のチャネル予定領域を選択し、当該チャ
ネル予定領域に信号用配線を作成すると、これが特定の
基本マクロセル間にわたる回路信号用配線のチャネル領
域となる。<Operation> A planned channel region provided with a plurality of basic cells constituting a basic macro cell is linearly connected across the plurality of basic macro cells, and a desired channel planned region is selected from such a planned channel region. When a signal wiring is created in the channel planned area, this becomes a channel area of a circuit signal wiring extending between specific basic macrocells.
＜実施例＞ 以下、図面を参照して本発明に係る一実施例を説明す
る。Embodiment An embodiment according to the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例に係るゲートアレイ装置に
おける各基本マクロセルを相互に配線を示す説明図、第
２図はこのゲートアレイ装置におけるベーシックセルの
チャネル予定領域を示す説明図、第３図は６つのベーシ
ックセルからなる基本マクロセルのチャネル領域を示す
説明図である。FIG. 1 is an explanatory diagram showing interconnections between basic macrocells in a gate array device according to an embodiment of the present invention, FIG. 2 is an explanatory diagram showing a planned channel region of a basic cell in the gate array device, and FIG. The figure is an explanatory diagram showing a channel region of a basic macro cell composed of six basic cells.
本実施例に係るゲートアレイ装置は、所定の機能を有
する基本マクロセル100を構成するベーシックセル200の
所定位置に基本マクロセル100を相互に接続する配線300
が通過するチャネル領域110となるチャネル予定領域210
が設けられている。The gate array device according to the present embodiment includes a wiring 300 for interconnecting the basic macro cells 100 at predetermined positions of the basic cells 200 constituting the basic macro cells 100 having a predetermined function.
Channel expected area 210 to be the channel area 110 through which
Is provided.
ゲートアレイ装置に設けられたベーシックセル200に
は、第２図に一点鎖線で示すように、基本マクロセル10
0においてチャネル領域110となるべき２つのチャネル予
定領域210a、210bが設けられている。The basic cell 200 provided in the gate array device has a basic macro cell 10 as shown by a dashed line in FIG.
There are provided two scheduled channel regions 210a and 210b to be the channel regions 110 at zero.
基本マクロセル100は、かかるベーシックセル200を組
み合わせてNANDゲート等の特定の機能を有するように構
成されている。この基本マクロセル100を構成するため
の配線（図示省略）は、ベーシックセル200の上に１層
メタル配線として重ねて形成される。The basic macro cell 100 is configured to have a specific function such as a NAND gate by combining the basic cells 200. A wiring (not shown) for configuring the basic macrocell 100 is formed on the basic cell 200 as a single-layer metal wiring.
基本マクロセル100は、幾つかの隣接するベーシック
セル200から構成されたものであるから、各ベーシック
セル200のチャネル予定領域210a、210bは連なって、基
本マクロセル100のチャネル領域110となる。例えば、第
３図に示すように３×２のベーシックセル200a〜200fか
ら構成される基本マクロセル100にあっては、合計４つ
のチャネル領域110a〜110dが形成される。Since the basic macro cell 100 is composed of several adjacent basic cells 200, the planned channel regions 210a and 210b of each basic cell 200 are connected to form the channel region 110 of the basic macro cell 100. For example, as shown in FIG. 3, in a basic macro cell 100 composed of 3 × 2 basic cells 200a to 200f, a total of four channel regions 110a to 110d are formed.
従って、どのような基本マクロセル100を構成したと
しても、チャネル領域110は隣接する基本マクロセル100
のチャネル領域110と連なることになる。Therefore, no matter what basic macro cell 100 is configured, the channel region 110 is adjacent to the basic macro cell 100.
Channel region 110.
ここで、上述したようなベーシックセルからなる基本
マクロセルを相互に接続する配線300の具体例について
説明する。Here, a specific example of the wiring 300 that connects the basic macro cells including the basic cells described above to each other will be described.
８つの基本マクロセル100a〜100hが第１図に示すよう
にならび、左端の基本マクロセル100aの端子120aと、右
端の基本マクロセル100hの端子120hとが配線300で接続
されるものとし、この配線300は、前記１層メタル配線
の上に積層された図示しない絶縁膜の上に積層される２
層メタル配線として形成されるものとする。The eight basic macrocells 100a to 100h are arranged as shown in FIG. Stacked on an insulating film (not shown) stacked on the one-layer metal wiring.
It shall be formed as a layer metal wiring.
８つの基本マクロセル100a〜100hは、それぞれ同一の
ベーシックセル200を組み合わせて構成されているの
で、各基本マクロセル100a〜100hのチャネル領域110a〜
110dは基本マクロセル100a〜100hを貫くように連結して
いる。Since the eight basic macro cells 100a to 100h are configured by combining the same basic cells 200, the channel regions 110a to 100h of the respective basic macro cells 100a to 100h
110d is connected to penetrate the basic macro cells 100a to 100h.
基本マクロセル100aの端子120aと基本マクロセル100h
の端子120hとを接続する配線300は、端子120aからはチ
ャネル領域110bに下がり、チャネル領域110bを通過して
端子120hまで形成される。Terminal 120a of basic macrocell 100a and basic macrocell 100h
The wiring 300 connecting the terminal 120h to the terminal 120h extends from the terminal 120a to the channel region 110b, passes through the channel region 110b, and is formed up to the terminal 120h.
すなわち、端子120aと端子120hとを接続する配線300
は、配線長が最も短くなるようなチャネル領域（図示の
場合は、チャネル領域110bがこれに相当する）に形成さ
れるのである。That is, the wiring 300 connecting the terminal 120a and the terminal 120h
Is formed in a channel region having the shortest wiring length (in the case of the drawing, the channel region 110b corresponds to this).
すなわち、残りのチャネル領域100a、100c及び100d
は、配線300の形成には使用されないのである。That is, the remaining channel regions 100a, 100c and 100d
Are not used for forming the wiring 300.
なお、上述した説明ではベーシックセル200には２つ
のチャネル予定領域210a、210bが形成されているとした
が、１つであっても３つ以上であってもよい。この場合
には、基本マクロセル100に形成されるチャネル領域110
の数もチャネル予定領域210の数によって変わるのは言
うまでもない。In the above description, the basic cell 200 is formed with the two planned channel regions 210a and 210b, but the number may be one or three or more. In this case, the channel region 110 formed in the basic macro cell 100
It is needless to say that the number also varies depending on the number of the planned channel regions 210.
また、上述した実施例では、半導体集積回路装置の例
としてゲートアレイ装置を挙げて説明したが、本発明が
これに限定されるわけではない。例えば、スタンダード
セル型の半導体集積回路装置にも応用することができる
のは勿論である。In the above-described embodiments, the gate array device has been described as an example of the semiconductor integrated circuit device. However, the present invention is not limited to this. For example, it goes without saying that the present invention can be applied to a standard cell type semiconductor integrated circuit device.
＜発明の効果＞ 以上、本発明に係る半導体集積回路装置による場合、
基本マクロセルを構成する複数のベーシックセルに各々
設けられたチャネル予定領域が複数の基本マクロセルに
わたって直線状に連なり、このようなチャネル予定領域
の中から所望のチャネル予定領域を選択し、当該チャネ
ル予定領域に信号用配線を作成すると、これが特定の基
本マクロセル間にわたる回路信号用配線のチャネル領域
となる構成となっている。このため、基本マクロセルを
相互に接続する配線は、従来のように折れ曲がった状態
で形成されることがないので、配線長が極力短くするこ
とができる。これに伴って、配線の抵抗を減少させるこ
とができる。また、基本マクロセルの相互の接続が容易
になるために、基本マクロセルの利用率が高くても、配
線を行うことができるので、ベーシックセルの使用効率
を向上させることができる。特に、シーオブゲート型の
ゲートアレイ装置にとってその効果は絶大である。<Effects of the Invention> As described above, in the case of the semiconductor integrated circuit device according to the present invention,
The planned channel regions respectively provided in the plurality of basic cells constituting the basic macro cell are linearly connected across the plurality of basic macro cells, and a desired channel planned region is selected from such a planned channel region, and the channel planned region is selected. When a signal wiring is created in the above-mentioned configuration, this becomes a channel region of a circuit signal wiring extending between specific basic macrocells. For this reason, the wiring connecting the basic macrocells to each other is not formed in a bent state as in the related art, so that the wiring length can be reduced as much as possible. Accordingly, the resistance of the wiring can be reduced. In addition, since the basic macro cells are easily connected to each other, wiring can be performed even when the utilization rate of the basic macro cells is high, so that the use efficiency of the basic cells can be improved. In particular, the effect is remarkable for a sea-of-gate type gate array device.
第１図は本発明の一実施例に係るゲートアレイ装置にお
ける各基本マクロセルを相互に接続する配線を示す説明
図、第２図はこのゲートアレイ装置におけるベーシック
セルのチャネル予定領域を示す説明図、第３図は６つの
ベーシックセルからなる基本マクロセルのチャネル領域
を示す説明図、第４図は従来のゲートアレイ装置におけ
る各基本マクロセルを相互に接続する配線を示す説明図
である。 100……基本マクロセル、110……チャネル領域、200…
…ベーシックセル、210……チャネル予定領域、300……
（基本マクロセルを相互に接続する）配線。FIG. 1 is an explanatory view showing interconnections for connecting respective basic macrocells in a gate array device according to an embodiment of the present invention, FIG. 2 is an explanatory diagram showing a planned channel region of a basic cell in this gate array device, FIG. 3 is an explanatory diagram showing a channel region of a basic macro cell composed of six basic cells, and FIG. 4 is an explanatory diagram showing wiring interconnecting each basic macro cell in a conventional gate array device. 100: Basic macro cell, 110: Channel area, 200:
… Basic cell, 210 …… Channel planned area, 300 ……
Wiring (connecting basic macrocells to each other).
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増井 捷宏 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 今井 繁規 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 昭63−104444（ＪＰ，Ａ) 特開 昭50−134385（ＪＰ，Ａ) 特開 昭60−167444（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Katsuhiro Masui 22-22, Nagaikecho, Abeno-ku, Osaka-shi, Osaka Inside Sharp Corporation (72) Inventor Shigenori Imai 22-22, Nagaikecho, Abeno-ku, Osaka-shi, Osaka Sharp shares In-company (56) References JP-A-63-104444 (JP, A) JP-A-50-134385 (JP, A) JP-A-60-167444 (JP, A)
Claims (1)
導体集積回路装置において、上記基本マクロセルを構成
する複数のベーシックセルの同一位置に、複数の基本マ
クロセルにわたる回路信号用配線のチャネル領域となる
チャネル予定領域が各々設けられており、該チャネル予
定領域が連なって形成される複数の直線状チャネル領域
の内、接続すべき基本マクロセル間の配線長が最短とな
る、上記複数の直線状チャネル領域中の選択されたチャ
ネル領域に、上記接続すべき基本マクロセル間の接続配
線が形成されて成ることを特徴とする半導体集積回路装
置。In a semiconductor integrated circuit device constituted by a plurality of basic macro cells, a channel plan to be a channel region of a circuit signal wiring extending over a plurality of basic macro cells at the same position of a plurality of basic cells constituting said basic macro cells. Regions are provided, and among the plurality of linear channel regions formed by connecting the predetermined channel regions, the wiring length between the basic macrocells to be connected is the shortest. A semiconductor integrated circuit device, wherein a connection wiring between the basic macro cells to be connected is formed in a selected channel region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02172418A JP3098762B2 (en) | 1990-06-28 | 1990-06-28 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02172418A JP3098762B2 (en) | 1990-06-28 | 1990-06-28 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461275A JPH0461275A (en) | 1992-02-27 |
| JP3098762B2 true JP3098762B2 (en) | 2000-10-16 |
Family
ID=15941597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02172418A Expired - Fee Related JP3098762B2 (en) | 1990-06-28 | 1990-06-28 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3098762B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4313053C1 (en) * | 1993-04-21 | 1994-10-06 | Siemens Ag | Integrated semiconductor arrangement with connecting lines which are insensitive to parasitic effects due to doping regions |
| JPH1167923A (en) | 1997-08-25 | 1999-03-09 | Nec Corp | Semiconductor integrated circuit, wiring routing method thereof and recording medium recording the method |
| JP4876290B1 (en) * | 2010-09-15 | 2012-02-15 | 株式会社ティーピーパック | Cold storage container with stopper for both water and drainage |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104444A (en) * | 1986-10-22 | 1988-05-09 | Nec Corp | Semiconductor integrated logic circuit |
| JPH01283847A (en) * | 1988-05-10 | 1989-11-15 | Seiko Epson Corp | Master slice system integrated circuit device |
| JPH02283050A (en) * | 1989-04-25 | 1990-11-20 | Nec Corp | Semiconductor integrated circuit |
-
1990
- 1990-06-28 JP JP02172418A patent/JP3098762B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461275A (en) | 1992-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6331733B1 (en) | Semiconductor device | |
| US5917224A (en) | Compact ROM matrix | |
| EP0133958B1 (en) | A masterslice semiconductor device | |
| JP3154411B2 (en) | Two metal layer integrated circuit gate array laid out by CAD | |
| US4811073A (en) | Gate array arrangement | |
| JPS5819144B2 (en) | read-only storage | |
| JP3098762B2 (en) | Semiconductor integrated circuit device | |
| JP2003078040A5 (en) | Semiconductor integrated circuit device | |
| US4750026A (en) | C MOS IC and method of making the same | |
| JP3068378B2 (en) | Semiconductor storage device | |
| JPH03166762A (en) | Semiconductor memory | |
| US6696712B1 (en) | Semicustom IC having adjacent macrocells | |
| US4737836A (en) | VLSI integrated circuit having parallel bonding areas | |
| JPS63228641A (en) | Semiconductor integrated circuit device | |
| JPS59117132A (en) | Master slice lsi substrate | |
| JP2839722B2 (en) | Integrated circuit device | |
| JP2770341B2 (en) | Semiconductor device | |
| JPS6135535A (en) | Master slice ic device | |
| JPH06196479A (en) | Semiconductor connector | |
| KR960003002B1 (en) | Semiconductor memory device | |
| JPH0560666B2 (en) | ||
| JPH0555533A (en) | Semiconductor integrated circuit | |
| JPH0519826B2 (en) | ||
| JPH0218967A (en) | Thin film semiconductor device | |
| JPS60134462A (en) | Integrated semiconductor logic circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070811 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080811 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |