JP3068593B1 - シリアル―パラレル変換回路 - Google Patents
シリアル―パラレル変換回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
【要約】
【課題】 クロック周波数を高くした場合においても、
セットアップ時間を十分に確保することができるシリア
ル−パラレル変換回路の提供。 【解決手段】 シリアルデータＤＩＮのビット値を４ク
ロック周期ごとに抽出し、かつ、次のラッチまでそのビ
ット値を保持したデータ信号ＤＴ１〜ＤＴ４を生成する
ための、Ｄフリップフロップ２４ａ〜２４ｄと、その出
力ＤＴ１〜ＤＴ４又はシリアルデータのビット値を選択
して当該Ｄフリップフロップに入力するセレクタ２２ａ
〜２２ｂとにより構成されたデータ抽出部２０ａ〜２０
ｄと、各データ信号を遅延させ、互いに同期した遅延信
号ＤＳ１〜ＤＳ４を生成する遅延部２６と、各遅延信号
を、ロード信号ＬＤにより取込みラッチし、パラレルデ
ータＤＯ１〜ＤＯ４を出力するパラレルレジスタ２８を
備える。
セットアップ時間を十分に確保することができるシリア
ル−パラレル変換回路の提供。 【解決手段】 シリアルデータＤＩＮのビット値を４ク
ロック周期ごとに抽出し、かつ、次のラッチまでそのビ
ット値を保持したデータ信号ＤＴ１〜ＤＴ４を生成する
ための、Ｄフリップフロップ２４ａ〜２４ｄと、その出
力ＤＴ１〜ＤＴ４又はシリアルデータのビット値を選択
して当該Ｄフリップフロップに入力するセレクタ２２ａ
〜２２ｂとにより構成されたデータ抽出部２０ａ〜２０
ｄと、各データ信号を遅延させ、互いに同期した遅延信
号ＤＳ１〜ＤＳ４を生成する遅延部２６と、各遅延信号
を、ロード信号ＬＤにより取込みラッチし、パラレルデ
ータＤＯ１〜ＤＯ４を出力するパラレルレジスタ２８を
備える。
Description
【０００１】
【発明の属する技術分野】本発明は、時間的に直列に入
力されるシリアルデータをパラレルデータに並列化する
シリアル−パラレル変換回路に関し、特に、高速動作時
におけるタイミング制約を緩和したシリアル−パラレル
変換回路に関する。
力されるシリアルデータをパラレルデータに並列化する
シリアル−パラレル変換回路に関し、特に、高速動作時
におけるタイミング制約を緩和したシリアル−パラレル
変換回路に関する。
【０００２】
【従来の技術】従来のシリアル−パラレル変換回路の一
例が、特開平４−３８０１７号公報に開示されている。
以下、図４を参照して、この公報に開示のシリアル−パ
ラレル変換回路の構成例につき簡単に説明する。図３
は、従来のシリアル−パラレル変換回路の構成を示すブ
ロック図である。
例が、特開平４−３８０１７号公報に開示されている。
以下、図４を参照して、この公報に開示のシリアル−パ
ラレル変換回路の構成例につき簡単に説明する。図３
は、従来のシリアル−パラレル変換回路の構成を示すブ
ロック図である。
【０００３】図４に示すように、このシリアル−パラレ
ル変換回路は、クロックに同期したシリアルデータＤＩ
Ｎを複数ビットのパラレルデータＤＯ１〜ＤＯ４に変換
するために、ラッチタイミング発生用のシフトレジスタ
１０と、フリップフロップ群１２と、トランジットレジ
スタ１４と、出力段レジスタ１６とを備えている。以
下、各構成成分について説明する。
ル変換回路は、クロックに同期したシリアルデータＤＩ
Ｎを複数ビットのパラレルデータＤＯ１〜ＤＯ４に変換
するために、ラッチタイミング発生用のシフトレジスタ
１０と、フリップフロップ群１２と、トランジットレジ
スタ１４と、出力段レジスタ１６とを備えている。以
下、各構成成分について説明する。
【０００４】このラッチタイミング発生用シフトレジス
タ１０は、同期信号をシフトレジスタに書き込みシフト
動作をさせることにより、クロックの１周期ずつずれた
パルス状のラッチ信号Ｌ１〜Ｌ４をパラレルデータのビ
ット数分（ここでは４ビット分）だけ出力する。続い
て、フリップフロップ群１２の各フリップフロップ１２
１〜１２４は、入力されたシリアルデータＤＩＮを、こ
のシフトレジスタ１０の各出力信号Ｌ１〜Ｌ４をクロッ
クとしてそれぞれラッチする。
タ１０は、同期信号をシフトレジスタに書き込みシフト
動作をさせることにより、クロックの１周期ずつずれた
パルス状のラッチ信号Ｌ１〜Ｌ４をパラレルデータのビ
ット数分（ここでは４ビット分）だけ出力する。続い
て、フリップフロップ群１２の各フリップフロップ１２
１〜１２４は、入力されたシリアルデータＤＩＮを、こ
のシフトレジスタ１０の各出力信号Ｌ１〜Ｌ４をクロッ
クとしてそれぞれラッチする。
【０００５】さらに、トランジットレジスタ１４は、フ
リップフロップ群１２のうちの半数のフリップフロップ
１２１及び１２２について、そのデータ出力ＤＴ０１及
びＤＴ０２をラッチする。そして、出力段レジスタ１６
は、このトランジットレジスタ１４のデータ出力ＤＴ１
１及びＤＴ１２と、フリップフロップ群１２のうちの残
り半数のフリップフロップ１２３及び１２４のデータ出
力ＤＴ１３及びＤＴ１４とをそれぞれラッチし、最終的
なパラレルデータ出力ＤＯ１〜ＤＯ４を生成する。
リップフロップ群１２のうちの半数のフリップフロップ
１２１及び１２２について、そのデータ出力ＤＴ０１及
びＤＴ０２をラッチする。そして、出力段レジスタ１６
は、このトランジットレジスタ１４のデータ出力ＤＴ１
１及びＤＴ１２と、フリップフロップ群１２のうちの残
り半数のフリップフロップ１２３及び１２４のデータ出
力ＤＴ１３及びＤＴ１４とをそれぞれラッチし、最終的
なパラレルデータ出力ＤＯ１〜ＤＯ４を生成する。
【０００６】次に、図５のタイムチャートを参照して、
図４に示した変換回路の動作例について説明する。ま
ず、外部からクロックＣＬＫに同期したシリアル信号が
フリップフロップ群１２に入力されているときに、それ
をビットごとにラッチするためのラッチ信号Ｌ１〜Ｌ４
が、タイミング発生用シフトレジスタからフリップフロ
ップ群１２にクロックとして入力される。その結果、フ
リップフロップ群１２の各フリップフロップ１２１〜１
２４からは、それぞれ出力信号ＤＴ０１、ＤＴ０２、Ｄ
Ｔ１３及びＤＴ１４が順次に出力される。
図４に示した変換回路の動作例について説明する。ま
ず、外部からクロックＣＬＫに同期したシリアル信号が
フリップフロップ群１２に入力されているときに、それ
をビットごとにラッチするためのラッチ信号Ｌ１〜Ｌ４
が、タイミング発生用シフトレジスタからフリップフロ
ップ群１２にクロックとして入力される。その結果、フ
リップフロップ群１２の各フリップフロップ１２１〜１
２４からは、それぞれ出力信号ＤＴ０１、ＤＴ０２、Ｄ
Ｔ１３及びＤＴ１４が順次に出力される。
【０００７】続いて、フリップフロップ群１２の全出力
信号のうち、前半のフリップフロップ１２１及び１２２
からの出力信号ＤＴ０１及びＤＴ０２は、トランジット
レジスタ１４により、タイミング発生用シフトレジスタ
の出力信号Ｌ３でラッチされ、トランジットレジスタ１
４の出力信号ＤＴ１１〜ＤＴ１２として出力される。
信号のうち、前半のフリップフロップ１２１及び１２２
からの出力信号ＤＴ０１及びＤＴ０２は、トランジット
レジスタ１４により、タイミング発生用シフトレジスタ
の出力信号Ｌ３でラッチされ、トランジットレジスタ１
４の出力信号ＤＴ１１〜ＤＴ１２として出力される。
【０００８】さらに、トランジットレジスタ１４の出力
ＤＴ１１〜ＤＴ１２、及び、後半のフリップフロップ１
２３及び１２４からの出力ＤＴ１３〜ＤＴ１４は、それ
ぞれ出力段レジスタ１６に入力され、ここでタイミング
発生用シフトレジスタ１０の出力したラッチ信号Ｌ２で
ラッチされて、パラレルデータＤＯ１〜ＤＯ４として出
力される。
ＤＴ１１〜ＤＴ１２、及び、後半のフリップフロップ１
２３及び１２４からの出力ＤＴ１３〜ＤＴ１４は、それ
ぞれ出力段レジスタ１６に入力され、ここでタイミング
発生用シフトレジスタ１０の出力したラッチ信号Ｌ２で
ラッチされて、パラレルデータＤＯ１〜ＤＯ４として出
力される。
【０００９】この従来技術においては、高速動作を必要
とするのはラッチタイミング発生用のシフトレジスタ１
０だけであり、フリップフロップ群１２等の他の回路
は、入力クロックの８分周の周期のタイミングで動作可
能である。したがって、上述の公報に開示の技術は、タ
イミングマージンが拡大されて、高速動作が可能となる
という点で優れていた。
とするのはラッチタイミング発生用のシフトレジスタ１
０だけであり、フリップフロップ群１２等の他の回路
は、入力クロックの８分周の周期のタイミングで動作可
能である。したがって、上述の公報に開示の技術は、タ
イミングマージンが拡大されて、高速動作が可能となる
という点で優れていた。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、図５に示したタイムチャートから
も明らかなように、トランジットレジスタ１４のデータ
出力ＤＴ１１〜ＤＴ１２、及び、各フリップフロップ１
２１〜１２４の出力ＤＴ１３〜ＤＴ１４が出力されてか
ら、出力段レジスタ１６へラッチ信号Ｌ２が入力される
までの時間が限定されている。このため、この時間内で
の、入力データとクロック間のタイミングであるセット
アップ時間（Ｓｅｔｕｐ時間）が限定される。
従来技術においては、図５に示したタイムチャートから
も明らかなように、トランジットレジスタ１４のデータ
出力ＤＴ１１〜ＤＴ１２、及び、各フリップフロップ１
２１〜１２４の出力ＤＴ１３〜ＤＴ１４が出力されてか
ら、出力段レジスタ１６へラッチ信号Ｌ２が入力される
までの時間が限定されている。このため、この時間内で
の、入力データとクロック間のタイミングであるセット
アップ時間（Ｓｅｔｕｐ時間）が限定される。
【００１１】例えば、この変換回路の例では、出力段レ
ジスタ１６のセットアップ時間として図５に示した時刻
ｔ２からｔ３までの期間、すなわち、入力クロックＣＬ
Ｋの２周期分しかとることができない。その結果、さら
なる高速動作を実現するためにクロック周波数を一層高
くすると、クロックの１周期の時間がさらに短くなっ
て、セットアップ時間を十分に確保することが困難とな
るおそれがあるため、技術的に改良する余地があった。
ジスタ１６のセットアップ時間として図５に示した時刻
ｔ２からｔ３までの期間、すなわち、入力クロックＣＬ
Ｋの２周期分しかとることができない。その結果、さら
なる高速動作を実現するためにクロック周波数を一層高
くすると、クロックの１周期の時間がさらに短くなっ
て、セットアップ時間を十分に確保することが困難とな
るおそれがあるため、技術的に改良する余地があった。
【００１２】本発明は、上記の事態にかんがみなされた
ものであり、クロック周波数を高くした場合において
も、セットアップ時間を十分に確保することができるシ
リアル−パラレル変換回路の提供を目的とする。
ものであり、クロック周波数を高くした場合において
も、セットアップ時間を十分に確保することができるシ
リアル−パラレル変換回路の提供を目的とする。
【００１３】
【課題を解決するための手段】この目的の達成を図るた
め、本発明の請求項１に係るシリアル−パラレル変換回
路によれば、クロック信号に同期したシリアルデータの
互いに異なるビットのビット値を順次に抽出するｎ（ｎ
は、２以上の整数）個のデータ抽出部であって、各々
が、当該シリアルデータのビット値を前記クロック信号
のｎ周期ごとに抽出し、かつ、次のビット値を抽出する
まで直前のビット値を保持したデータ信号を生成する複
数のデータ抽出部と、各データ信号をそれぞれ遅延させ
て、互いに同期した遅延信号を生成する遅延部と、遅延
信号をロードして、パラレルデータとして一斉に出力す
るパラレルレジスタ（並列入力並列出力型レジスタ）と
を備えた構成としてある。
め、本発明の請求項１に係るシリアル−パラレル変換回
路によれば、クロック信号に同期したシリアルデータの
互いに異なるビットのビット値を順次に抽出するｎ（ｎ
は、２以上の整数）個のデータ抽出部であって、各々
が、当該シリアルデータのビット値を前記クロック信号
のｎ周期ごとに抽出し、かつ、次のビット値を抽出する
まで直前のビット値を保持したデータ信号を生成する複
数のデータ抽出部と、各データ信号をそれぞれ遅延させ
て、互いに同期した遅延信号を生成する遅延部と、遅延
信号をロードして、パラレルデータとして一斉に出力す
るパラレルレジスタ（並列入力並列出力型レジスタ）と
を備えた構成としてある。
【００１４】このように、本発明のシリアル−パラレル
変換回路によれば、各データ抽出部において、次のラッ
チまでの間、ビット値をそれぞれ自己保持し、さらに、
遅延部において、これらビット値のデータ信号を遅延し
て互いに同期させた遅延信号を生成する。その結果、遅
延信号が出力されてから、これら信号がパラレルレジス
タでラッチされるまでのセットアップ時間として、最
長、データ抽出部の段数と同数のクロック周期分の時間
を確保することが可能となる。したがって、本発明のシ
リアル−パラレル変換回路によれば、クロック周波数を
高くした場合においても、セットアップ時間を十分に確
保することができる。
変換回路によれば、各データ抽出部において、次のラッ
チまでの間、ビット値をそれぞれ自己保持し、さらに、
遅延部において、これらビット値のデータ信号を遅延し
て互いに同期させた遅延信号を生成する。その結果、遅
延信号が出力されてから、これら信号がパラレルレジス
タでラッチされるまでのセットアップ時間として、最
長、データ抽出部の段数と同数のクロック周期分の時間
を確保することが可能となる。したがって、本発明のシ
リアル−パラレル変換回路によれば、クロック周波数を
高くした場合においても、セットアップ時間を十分に確
保することができる。
【００１５】また、請求項２記載の発明によれば、各デ
ータ抽出部として、クロック信号に同期したフリップフ
ロップと、当該フリップフロップの出力値又はシリアル
データのビット値を選択して当該フリップフロップに入
力するセレクタとを設けた構成としてある。
ータ抽出部として、クロック信号に同期したフリップフ
ロップと、当該フリップフロップの出力値又はシリアル
データのビット値を選択して当該フリップフロップに入
力するセレクタとを設けた構成としてある。
【００１６】このように、各データ抽出部を、フリップ
フロップとセレクタとにより構成すれば、セレクタがシ
リアルデータのビット値を選択してフリップフロップに
入力してビットデータを抽出した後、次のビット値を抽
出するまでの間、セレクタは、当該フリップフロップの
出力を選択して入力する。このため、各データ抽出部
は、いったん抽出したビット値を、次のビット値を抽出
するまでの間それぞれ保持することができる。
フロップとセレクタとにより構成すれば、セレクタがシ
リアルデータのビット値を選択してフリップフロップに
入力してビットデータを抽出した後、次のビット値を抽
出するまでの間、セレクタは、当該フリップフロップの
出力を選択して入力する。このため、各データ抽出部
は、いったん抽出したビット値を、次のビット値を抽出
するまでの間それぞれ保持することができる。
【００１７】また、請求項３記載の発明によれば、セレ
クタは、シリアルデータのビット値を選択した場合に、
フリップフロップの出力値が当該ビット値に変化した後
に、当該フリップフロップの出力値を選択する構成とし
てある。
クタは、シリアルデータのビット値を選択した場合に、
フリップフロップの出力値が当該ビット値に変化した後
に、当該フリップフロップの出力値を選択する構成とし
てある。
【００１８】このようなタイミングでセレクタによる入
力の選択を切替えれば、確実に次のビット値を抽出する
までの間、いったん抽出したビット値を保持することが
できる。
力の選択を切替えれば、確実に次のビット値を抽出する
までの間、いったん抽出したビット値を保持することが
できる。
【００１９】また、請求項４記載の発明によれば、遅延
部は、各データ信号のうち、最も遅れたデータ信号に同
期して、データ信号を遅延させる構成としてある。
部は、各データ信号のうち、最も遅れたデータ信号に同
期して、データ信号を遅延させる構成としてある。
【００２０】このように、ｎ個のデータ抽出部がそれぞ
れ抽出した一組のデータ信号を、その組の中で最も遅く
抽出されたデータ信号に合わせて遅延させれば、最低限
の遅延量で、各データ信号を同期させることができる。
れ抽出した一組のデータ信号を、その組の中で最も遅く
抽出されたデータ信号に合わせて遅延させれば、最低限
の遅延量で、各データ信号を同期させることができる。
【００２１】また、請求項５記載の発明によれば、各デ
ータ抽出部が順次にシリアルデータのビット値を抽出す
るトリガとなる、クロック信号に同期したラッチ信号生
成し、かつ、パラレルレジスタが各遅延データをロード
するトリガとなるロード信号を生成するトリガ生成部を
備えた構成としてある。
ータ抽出部が順次にシリアルデータのビット値を抽出す
るトリガとなる、クロック信号に同期したラッチ信号生
成し、かつ、パラレルレジスタが各遅延データをロード
するトリガとなるロード信号を生成するトリガ生成部を
備えた構成としてある。
【００２２】このようにトリガ生成部によりラッチ信号
を生成すれば、このラッチ信号をトリガとして、各デー
タ抽出部において、シリアルデータの互いに異なるビッ
トのビット値を順次に抽出することができる。また、こ
のロード信号をトリガとして、パラレルレジスタが各デ
ータ信号を一斉にラッチすることができる。
を生成すれば、このラッチ信号をトリガとして、各デー
タ抽出部において、シリアルデータの互いに異なるビッ
トのビット値を順次に抽出することができる。また、こ
のロード信号をトリガとして、パラレルレジスタが各デ
ータ信号を一斉にラッチすることができる。
【００２３】また、請求項６記載の発明によれば、トリ
ガ生成部として、クロック信号をカウントして、バイナ
リ値を生成するカウンタと、シリアルデータをフリップ
フロップに取り込むタイミングを生成するためのカウン
タと、バイナリ値をデコードして、ラッチ信号及びロー
ド信号を生成するデコーダとを備えた構成としてある。
ガ生成部として、クロック信号をカウントして、バイナ
リ値を生成するカウンタと、シリアルデータをフリップ
フロップに取り込むタイミングを生成するためのカウン
タと、バイナリ値をデコードして、ラッチ信号及びロー
ド信号を生成するデコーダとを備えた構成としてある。
【００２４】このように、カウンタ及びデコーダとを用
いれば、容易にラッチ信号及びロード信号を生成するこ
とができる。なお、カウンタ及びデコーダの構成は、従
来周知の任意好適なものを用いることができる。
いれば、容易にラッチ信号及びロード信号を生成するこ
とができる。なお、カウンタ及びデコーダの構成は、従
来周知の任意好適なものを用いることができる。
【００２５】また、請求項７記載の発明によれば、トリ
ガ生成部として、シフトレジスタを設けた構成としてあ
る。
ガ生成部として、シフトレジスタを設けた構成としてあ
る。
【００２６】このように、シフトレジスタを用いれば、
容易にラッチ信号を及びロード信号を生成することがで
きる。なお、シフトレジスタの構成は、従来周知の任意
好適なものを用いることができる。
容易にラッチ信号を及びロード信号を生成することがで
きる。なお、シフトレジスタの構成は、従来周知の任意
好適なものを用いることができる。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。 ［第一実施形態］まず、図１を参照して、シリアル−パ
ラレル変換回路の第一実施形態について説明する。図１
は、第一実施形態のシリアル−パラレル変換回路の構成
を示すブロック図である。
て、図面を参照して説明する。 ［第一実施形態］まず、図１を参照して、シリアル−パ
ラレル変換回路の第一実施形態について説明する。図１
は、第一実施形態のシリアル−パラレル変換回路の構成
を示すブロック図である。
【００２８】図１に示すように、第一実施形態のシリア
ル−パラレル変換回路は、四つのデータ抽出部２０ａ〜
２０ｄと、遅延部２６と、パラレルレジスタ２８と、ト
リガ生成部３０とにより構成されている。
ル−パラレル変換回路は、四つのデータ抽出部２０ａ〜
２０ｄと、遅延部２６と、パラレルレジスタ２８と、ト
リガ生成部３０とにより構成されている。
【００２９】これらデータ抽出部２０ａ〜２０ｄは、ク
ロック信号に同期したシリアルデータＤＩＮの互いに異
なるビットのビット値を順次に抽出する。そして、各デ
ータ抽出部２０ａ〜２０ｄは、それぞれ、シリアルデー
タＤＩＮのビット値をクロック信号の４周期ごとに抽出
し、かつ、次のビット値を抽出するまで直前のビット値
を、４クロック周期分保持したデータ信号ＤＴ１〜ＤＴ
４を生成する。その結果、各データ信号において、一つ
のビット値が４クロック周期の間維持される。
ロック信号に同期したシリアルデータＤＩＮの互いに異
なるビットのビット値を順次に抽出する。そして、各デ
ータ抽出部２０ａ〜２０ｄは、それぞれ、シリアルデー
タＤＩＮのビット値をクロック信号の４周期ごとに抽出
し、かつ、次のビット値を抽出するまで直前のビット値
を、４クロック周期分保持したデータ信号ＤＴ１〜ＤＴ
４を生成する。その結果、各データ信号において、一つ
のビット値が４クロック周期の間維持される。
【００３０】そして、この実施形態では、各データ抽出
部２０ａ〜２０ｄは、それぞれ、クロック信号に同期し
たＤフリップフロップ２４ａ〜２４ｄと、当該Ｄフリッ
プフロップ２４ａ〜２４ｄの出力値ＤＴ１〜ＤＴ４又は
シリアルデータＤＩＮのビット値を選択して当該Ｄフリ
ップフロップ２４ａ〜２４ｄに入力するセレクタ２２ａ
〜２２ｂとにより構成されている。
部２０ａ〜２０ｄは、それぞれ、クロック信号に同期し
たＤフリップフロップ２４ａ〜２４ｄと、当該Ｄフリッ
プフロップ２４ａ〜２４ｄの出力値ＤＴ１〜ＤＴ４又は
シリアルデータＤＩＮのビット値を選択して当該Ｄフリ
ップフロップ２４ａ〜２４ｄに入力するセレクタ２２ａ
〜２２ｂとにより構成されている。
【００３１】そして、各セレクタ２２ａ〜２２ｄは、シ
リアルデータＤＩＮのビット値を選択した場合に、フリ
ップフロップ２４ａ〜２４ｄの出力値が当該ビット値に
変化した後に、当該フリップフロップ２４ａ〜２４ｄの
出力値ＤＴ１〜ＤＴ４を選択する。
リアルデータＤＩＮのビット値を選択した場合に、フリ
ップフロップ２４ａ〜２４ｄの出力値が当該ビット値に
変化した後に、当該フリップフロップ２４ａ〜２４ｄの
出力値ＤＴ１〜ＤＴ４を選択する。
【００３２】各データ抽出部２０ａ〜２０ｄから出力さ
れたデータ信号ＤＴ１〜ＤＴ４は、遅延部の２６の第一
〜第四遅延ブロック２６ａ〜２６ｄへそれぞれ入力され
る。そして、遅延部２６は、各データ信号ＤＴ１〜ＤＴ
４をそれぞれ遅延させて、互いに同期した遅延信号ＤＳ
１〜ＤＳ４を生成する。本実施形態では、遅延部２６
は、各データ信号ＤＴ１〜ＤＴ４のうち最も遅れたデー
タ信号ＤＴ１に、他のデータ信号を同期させてデータ信
号ＤＴ１〜ＤＴ３を遅延させ、遅延信号ＤＳ１〜ＤＳ４
を生成する。
れたデータ信号ＤＴ１〜ＤＴ４は、遅延部の２６の第一
〜第四遅延ブロック２６ａ〜２６ｄへそれぞれ入力され
る。そして、遅延部２６は、各データ信号ＤＴ１〜ＤＴ
４をそれぞれ遅延させて、互いに同期した遅延信号ＤＳ
１〜ＤＳ４を生成する。本実施形態では、遅延部２６
は、各データ信号ＤＴ１〜ＤＴ４のうち最も遅れたデー
タ信号ＤＴ１に、他のデータ信号を同期させてデータ信
号ＤＴ１〜ＤＴ３を遅延させ、遅延信号ＤＳ１〜ＤＳ４
を生成する。
【００３３】また、第一〜第四遅延ブロック２６ａ〜２
６ｄの構成としては、従来周知の信号遅延装置を用いる
ことができる。例えば、各遅延ブロック２６ａ〜２６ｄ
の構成として、直列に接続した複数のバッファをそれぞ
れ用いるとよい。その場合、第一〜第四遅延ブロック２
６ａ〜２６ｄにおいて、それぞれ互いに異なる数のバッ
ファを接続することにより、それぞれ所望の時間だけデ
ータ信号を遅延させた遅延信号を生成することができ
る。
６ｄの構成としては、従来周知の信号遅延装置を用いる
ことができる。例えば、各遅延ブロック２６ａ〜２６ｄ
の構成として、直列に接続した複数のバッファをそれぞ
れ用いるとよい。その場合、第一〜第四遅延ブロック２
６ａ〜２６ｄにおいて、それぞれ互いに異なる数のバッ
ファを接続することにより、それぞれ所望の時間だけデ
ータ信号を遅延させた遅延信号を生成することができ
る。
【００３４】次に、各遅延部２６ａ〜２６ｄから出力さ
れた遅延信号ＤＳ１〜ＤＳ４は、パラレルレジスタ２８
のデータ入力端子Ｄ１〜Ｄ４へそれぞれ入力される。そ
して、パラレルレジスタ２８は、これらの遅延信号ＤＳ
１〜ＤＳ４を、ロード信号をトリガとしてラッチして、
パラレルデータＤＯ１〜ＤＯ４として一斉に出力する。
れた遅延信号ＤＳ１〜ＤＳ４は、パラレルレジスタ２８
のデータ入力端子Ｄ１〜Ｄ４へそれぞれ入力される。そ
して、パラレルレジスタ２８は、これらの遅延信号ＤＳ
１〜ＤＳ４を、ロード信号をトリガとしてラッチして、
パラレルデータＤＯ１〜ＤＯ４として一斉に出力する。
【００３５】このように、本発明のシリアル−パラレル
変換回路によれば、各データ抽出部２０ａ〜２０ｄにお
いて、次のラッチまでの間、ビット値をそれぞれ自己保
持し、さらに、遅延部２６において、これらビット値の
データ信号を遅延して互いに同期させた遅延信号ＤＳ１
〜ＤＳ４を生成する。その結果、遅延信号ＤＳ１〜ＤＳ
４が出力されてから、これら信号がパラレルレジスタ２
８でラッチされるまでのセットアップ時間として、最
長、データ抽出部の段数と同数の４クロック周期分の時
間を確保することができる。したがって、クロック周波
数を高くした場合においても、セットアップ時間を十分
に確保することができる。そして、データ抽出部の数を
多くするほど、セットアップ時間も長くすることができ
る。
変換回路によれば、各データ抽出部２０ａ〜２０ｄにお
いて、次のラッチまでの間、ビット値をそれぞれ自己保
持し、さらに、遅延部２６において、これらビット値の
データ信号を遅延して互いに同期させた遅延信号ＤＳ１
〜ＤＳ４を生成する。その結果、遅延信号ＤＳ１〜ＤＳ
４が出力されてから、これら信号がパラレルレジスタ２
８でラッチされるまでのセットアップ時間として、最
長、データ抽出部の段数と同数の４クロック周期分の時
間を確保することができる。したがって、クロック周波
数を高くした場合においても、セットアップ時間を十分
に確保することができる。そして、データ抽出部の数を
多くするほど、セットアップ時間も長くすることができ
る。
【００３６】また、トリガ生成部３０は、各データ抽出
部が順次にシリアルデータのビット値を抽出するトリガ
となる、クロック信号ＣＬＫに同期したラッチ信号ＥＮ
１〜ＥＮ４を順次に生成する。さらにこのトリガ生成部
３０は、パラレルレジスタ２８が各遅延データＤＳ１〜
ＤＳ４をロードするトリガとなるロード信号ＬＤも生成
する。
部が順次にシリアルデータのビット値を抽出するトリガ
となる、クロック信号ＣＬＫに同期したラッチ信号ＥＮ
１〜ＥＮ４を順次に生成する。さらにこのトリガ生成部
３０は、パラレルレジスタ２８が各遅延データＤＳ１〜
ＤＳ４をロードするトリガとなるロード信号ＬＤも生成
する。
【００３７】そして、本実施形態では、トリガ生成部３
０を、クロック信号をカウントして、バイナリ値を生成
するカウンタ３２と、シリアルデータをフリップフロッ
プに取り込むタイミングを生成するためのカウンタと、
そのバイナリ値をデコードして、ラッチ信号及びロード
信号を生成するデコーダ３４とにより構成している。
０を、クロック信号をカウントして、バイナリ値を生成
するカウンタ３２と、シリアルデータをフリップフロッ
プに取り込むタイミングを生成するためのカウンタと、
そのバイナリ値をデコードして、ラッチ信号及びロード
信号を生成するデコーダ３４とにより構成している。
【００３８】カウンタ３２は、１クロック周期ごとに変
化するバイナリコードＣ１と、２クロック周期ごとに変
化するバイナリコードＣ２を出力する。そして、これら
バイナリコードＣ１及びＣ２は、デコーダ３４の入力さ
れる、デコーダ３４は、これらバイナリコードＣ１及び
Ｃ２に基づいて、セレクタ２２ａ〜２２ｄへデータ取り
込みタイミングを指示するラッチ信号ＥＮ１〜ＥＮ４
を、ＥＮ４、ＥＮ３、ＥＮ２及びＥＮ１の順に１クロッ
ク周期ずつずらして順次に出力する。なお、カウンタ及
びデコーダの構成は、従来周知の任意好適なものを用い
ることができるので、その詳細な説明を省略する。
化するバイナリコードＣ１と、２クロック周期ごとに変
化するバイナリコードＣ２を出力する。そして、これら
バイナリコードＣ１及びＣ２は、デコーダ３４の入力さ
れる、デコーダ３４は、これらバイナリコードＣ１及び
Ｃ２に基づいて、セレクタ２２ａ〜２２ｄへデータ取り
込みタイミングを指示するラッチ信号ＥＮ１〜ＥＮ４
を、ＥＮ４、ＥＮ３、ＥＮ２及びＥＮ１の順に１クロッ
ク周期ずつずらして順次に出力する。なお、カウンタ及
びデコーダの構成は、従来周知の任意好適なものを用い
ることができるので、その詳細な説明を省略する。
【００３９】次に、図２を参照して、第一実施形態のシ
リアル−パラレル変換回路の動作例について説明する。
図２は、この動作例を説明するためのタイムチャートで
ある。このシリアル−パラレル変換回路においては、ク
ロック信号ＣＬＫに同期したシリアルデータＤＩＮが、
各データ抽出部２０ａ〜２０ｄのセレクタ２２ａ〜２２
ｄにそれぞれ供給されている。また、クロック信号ＣＬ
Ｋが、外部から各フリップフロップ２４ａ〜２４ｄ、カ
ウンタ３２及びパラレルレジスタ２８にそれぞれ入力さ
れている。このため、この変換回路は、一つのクロック
信号によって動作する。
リアル−パラレル変換回路の動作例について説明する。
図２は、この動作例を説明するためのタイムチャートで
ある。このシリアル−パラレル変換回路においては、ク
ロック信号ＣＬＫに同期したシリアルデータＤＩＮが、
各データ抽出部２０ａ〜２０ｄのセレクタ２２ａ〜２２
ｄにそれぞれ供給されている。また、クロック信号ＣＬ
Ｋが、外部から各フリップフロップ２４ａ〜２４ｄ、カ
ウンタ３２及びパラレルレジスタ２８にそれぞれ入力さ
れている。このため、この変換回路は、一つのクロック
信号によって動作する。
【００４０】さらに、各セレクタ２２ａ〜２２ｄには、
シリアルデータＤＩＮ取り込みタイミングを指示するラ
ッチ信号ＥＮ１〜ＥＮ４が、デコーダ３４から入力され
ている。そして、これらラッチ信号ＥＮ１〜ＥＮ４は、
１クロック周期ずつずれて、順次に１クロック周期の間
イネーブルとなる。したがって、この実施形態では、各
ラッチ信号ＥＮ１〜ＥＮ４は、それぞれ４クロック周期
ごとにイネーブルとなる。
シリアルデータＤＩＮ取り込みタイミングを指示するラ
ッチ信号ＥＮ１〜ＥＮ４が、デコーダ３４から入力され
ている。そして、これらラッチ信号ＥＮ１〜ＥＮ４は、
１クロック周期ずつずれて、順次に１クロック周期の間
イネーブルとなる。したがって、この実施形態では、各
ラッチ信号ＥＮ１〜ＥＮ４は、それぞれ４クロック周期
ごとにイネーブルとなる。
【００４１】イネーブルのラッチ信号ＥＮ１〜ＥＮ４が
順有に入力された各セレクタ２２ａ〜２２ｄは、その時
のシリアルデータＤＩＮのビット値を選択し、それらの
ビット値を順次に出力ＳＯ１〜ＳＯ４として、フリップ
フロップ２４ａ〜２４ｄにそれぞれ入力する。
順有に入力された各セレクタ２２ａ〜２２ｄは、その時
のシリアルデータＤＩＮのビット値を選択し、それらの
ビット値を順次に出力ＳＯ１〜ＳＯ４として、フリップ
フロップ２４ａ〜２４ｄにそれぞれ入力する。
【００４２】さらに、各ラッチ信号ＥＮ１〜ＥＮ４がイ
ネーブル（アクティブ）となってから１クロック周期経
過後に再び非アクティブとなると、各セレクタ２２ａ〜
２２ｄは、フリップフロップ２４ａ〜２４ｄの出力であ
るデータ信号のビット値を再び選択し、これらビット値
を順次に出力ＳＯ１〜ＳＯ４として、当該フリップフロ
ップ２４ａ〜２４ｄにそれぞれ入力する。
ネーブル（アクティブ）となってから１クロック周期経
過後に再び非アクティブとなると、各セレクタ２２ａ〜
２２ｄは、フリップフロップ２４ａ〜２４ｄの出力であ
るデータ信号のビット値を再び選択し、これらビット値
を順次に出力ＳＯ１〜ＳＯ４として、当該フリップフロ
ップ２４ａ〜２４ｄにそれぞれ入力する。
【００４３】ところで、ラッチ信号によって、セレクタ
２２ａ〜２２ｄがシリアルデータＤＩＮのビット値を選
択してから、再び、フリップフロップ２４ａ〜２４ｄの
出力を選択するまでの時間差は、１クロック周期よりも
十分に短い。このため、各セレクタ２２ａ〜２２ｄが、
再びフリップフロップ２４ａ〜２４ｄの出力をそれぞれ
選択するときには、フリップフロップ２４ａ〜２４ｄの
出力は、それぞれ直前に取り込んだシリアルデータＤＩ
Ｎのビット値となっている。
２２ａ〜２２ｄがシリアルデータＤＩＮのビット値を選
択してから、再び、フリップフロップ２４ａ〜２４ｄの
出力を選択するまでの時間差は、１クロック周期よりも
十分に短い。このため、各セレクタ２２ａ〜２２ｄが、
再びフリップフロップ２４ａ〜２４ｄの出力をそれぞれ
選択するときには、フリップフロップ２４ａ〜２４ｄの
出力は、それぞれ直前に取り込んだシリアルデータＤＩ
Ｎのビット値となっている。
【００４４】したがって、フリップフロップ２４ａ〜２
４ｄは、次にラッチ信号ＥＮ１〜ＥＮ４がイネーブルと
なるまでの間、直前のビット値を保持したデータ信号Ｄ
Ｔ１〜ＤＴ４を生成することとなる。すなわち、各フリ
ップフロップ２４ａ〜２４ｄを有する第一〜第四データ
抽出部２０ａ〜２０ｄは、それぞれ、４クロック周期の
間ずつビットデータを保持してデータ信号ＤＴ１〜ＤＴ
４として出力する。
４ｄは、次にラッチ信号ＥＮ１〜ＥＮ４がイネーブルと
なるまでの間、直前のビット値を保持したデータ信号Ｄ
Ｔ１〜ＤＴ４を生成することとなる。すなわち、各フリ
ップフロップ２４ａ〜２４ｄを有する第一〜第四データ
抽出部２０ａ〜２０ｄは、それぞれ、４クロック周期の
間ずつビットデータを保持してデータ信号ＤＴ１〜ＤＴ
４として出力する。
【００４５】ただし、本実施形態では、各ラッチ信号Ｅ
Ｎ１〜ＥＮ４は、逆順のＥＮ４、ＥＮ３、ＥＮ２及びＥ
Ｎ１の順にイネーブルとなる。したがって、ここでは、
まず、第四データ抽出部２０ｄにより、シリアルデータ
ＤＩＮの１ビット目のビット値（１）が抽出され、デー
タ信号ＤＮ４として、出力される。次に、第三データ抽
出部２０ｃにより、２ビット目のビット値（２）が抽出
され、データ信号ＤＮ３として出力される。続いて、第
二データ抽出部２０ｂにより、３ビット目のビット値
（３）が抽出され、データ信号ＤＮ２として出力され
る。さらに、第一データ抽出部２０ａにより、４ビット
目のビット値（４）が抽出され、データ信号ＤＮ１とし
て出力される。以下、シリアルデータＤＩＮの５ビット
目以降のビット値についても、１〜４ビット目と同様
に、４ビットずつに繰り返し抽出される。
Ｎ１〜ＥＮ４は、逆順のＥＮ４、ＥＮ３、ＥＮ２及びＥ
Ｎ１の順にイネーブルとなる。したがって、ここでは、
まず、第四データ抽出部２０ｄにより、シリアルデータ
ＤＩＮの１ビット目のビット値（１）が抽出され、デー
タ信号ＤＮ４として、出力される。次に、第三データ抽
出部２０ｃにより、２ビット目のビット値（２）が抽出
され、データ信号ＤＮ３として出力される。続いて、第
二データ抽出部２０ｂにより、３ビット目のビット値
（３）が抽出され、データ信号ＤＮ２として出力され
る。さらに、第一データ抽出部２０ａにより、４ビット
目のビット値（４）が抽出され、データ信号ＤＮ１とし
て出力される。以下、シリアルデータＤＩＮの５ビット
目以降のビット値についても、１〜４ビット目と同様
に、４ビットずつに繰り返し抽出される。
【００４６】各データ抽出部２０ａ〜２０ｄから１クロ
ック周期ずつずれて順次に出力された各データ信号ＤＴ
１〜ＤＴ４は、それぞれ遅延部２６の第一〜第四遅延ブ
ロック２６ａ〜２６ｄへ入力される。そして、各データ
信号ＤＴ１〜ＤＴ４は、遅延部２６おいて、タイミング
を調整されて、互いに同期した遅延信号ＤＳ１〜ＤＳ４
として図２に示す時刻Ｔ１に一斉に出力される。
ック周期ずつずれて順次に出力された各データ信号ＤＴ
１〜ＤＴ４は、それぞれ遅延部２６の第一〜第四遅延ブ
ロック２６ａ〜２６ｄへ入力される。そして、各データ
信号ＤＴ１〜ＤＴ４は、遅延部２６おいて、タイミング
を調整されて、互いに同期した遅延信号ＤＳ１〜ＤＳ４
として図２に示す時刻Ｔ１に一斉に出力される。
【００４７】具体的には、第四遅延ブロック２６ｄにお
いて、データ信号ＤＴ４を三クロック周期分だけ遅延さ
せて遅延信号ＤＳ４を生成し、第二遅延ブロック２６ｂ
において、データ信号ＤＴ２を二クロック周期分だけ遅
延させて遅延信号ＤＳ２を生成し、かつ、第三遅延ブロ
ック２６ｃにおいて、データ信号ＤＴ３を１クロック周
期分だけ遅延させて遅延信号ＤＳ３を生成する。一方、
第四遅延ブロック２６ｄでは、データ信号ＤＴ４をその
まま遅延信号ＤＳ４として出力する。その結果、遅延信
号ＤＳ１〜ＤＳ４は、最低限の遅延量で、互いに同期す
る。なお、この実施の形態では、第四遅延ブロック２６
ｄにおけるデータ信号ＤＴ４の遅延時間をゼロとした
が、本発明では、遅延時間はこれに限定されるものでは
ない。
いて、データ信号ＤＴ４を三クロック周期分だけ遅延さ
せて遅延信号ＤＳ４を生成し、第二遅延ブロック２６ｂ
において、データ信号ＤＴ２を二クロック周期分だけ遅
延させて遅延信号ＤＳ２を生成し、かつ、第三遅延ブロ
ック２６ｃにおいて、データ信号ＤＴ３を１クロック周
期分だけ遅延させて遅延信号ＤＳ３を生成する。一方、
第四遅延ブロック２６ｄでは、データ信号ＤＴ４をその
まま遅延信号ＤＳ４として出力する。その結果、遅延信
号ＤＳ１〜ＤＳ４は、最低限の遅延量で、互いに同期す
る。なお、この実施の形態では、第四遅延ブロック２６
ｄにおけるデータ信号ＤＴ４の遅延時間をゼロとした
が、本発明では、遅延時間はこれに限定されるものでは
ない。
【００４８】各遅延信号ＤＳ１〜ＤＳ４は、パラレルレ
ジスタ２８の入力段Ｄ１〜Ｄ４にそれぞれ入力される。
パラレルレジスタ２８は、遅延信号の他に、クロック信
号ＣＬＫと、デコーダ３４からのロード信号ＬＤとが入
力されている。そして、このパラレルレジスタ２８は、
ロード信号ＬＤにより、図２の示す時刻Ｔ２に、入力段
Ｄ１〜Ｄ４を開いて各遅延信号ＤＳ１〜ＤＳ４を取り込
む。続いて、その直後の時刻Ｔ３のクロック信号ＣＬＫ
により各遅延信号ＤＳ１〜ＤＳ４をラッチして、パラレ
ルデータとして一斉に出力する。
ジスタ２８の入力段Ｄ１〜Ｄ４にそれぞれ入力される。
パラレルレジスタ２８は、遅延信号の他に、クロック信
号ＣＬＫと、デコーダ３４からのロード信号ＬＤとが入
力されている。そして、このパラレルレジスタ２８は、
ロード信号ＬＤにより、図２の示す時刻Ｔ２に、入力段
Ｄ１〜Ｄ４を開いて各遅延信号ＤＳ１〜ＤＳ４を取り込
む。続いて、その直後の時刻Ｔ３のクロック信号ＣＬＫ
により各遅延信号ＤＳ１〜ＤＳ４をラッチして、パラレ
ルデータとして一斉に出力する。
【００４９】なお、本実施形態では、ＤＯ４がビット値
（１）を有し、ＤＯ３がビット値（２）を有し、ＤＯ２
がビット値（３）を有し、そして、ＤＯ１がビット値
（４）を有する。
（１）を有し、ＤＯ３がビット値（２）を有し、ＤＯ２
がビット値（３）を有し、そして、ＤＯ１がビット値
（４）を有する。
【００５０】したがって、本実施形態では、時刻Ｔ２に
遅延信号ＤＳ１〜ＤＳ４が一斉に出力されてから、時刻
Ｔ３にパラレルレジスタ２８がこれらデータを取り込む
までの期間がセットアップ時間となる。さらに、本実施
形態では、セットアップ時間を最長、４クロック周期
分、すなわち、各遅延信号が、ビット値（１）〜（４）
をそれぞれ保持している期間だけ確保することができ
る。これにより、クロックＣＬＫが高速となり１クロッ
ク周期の時間が短くなった場合でもパラレルレジスタ２
８による遅延データＤＳ１〜ＤＳ４のラッチが可能とな
る。なお、シリアルデータＤＩＮの５ビット目以降のビ
ット値についても、同様にして、四ビットずつパラレル
データに変換される。
遅延信号ＤＳ１〜ＤＳ４が一斉に出力されてから、時刻
Ｔ３にパラレルレジスタ２８がこれらデータを取り込む
までの期間がセットアップ時間となる。さらに、本実施
形態では、セットアップ時間を最長、４クロック周期
分、すなわち、各遅延信号が、ビット値（１）〜（４）
をそれぞれ保持している期間だけ確保することができ
る。これにより、クロックＣＬＫが高速となり１クロッ
ク周期の時間が短くなった場合でもパラレルレジスタ２
８による遅延データＤＳ１〜ＤＳ４のラッチが可能とな
る。なお、シリアルデータＤＩＮの５ビット目以降のビ
ット値についても、同様にして、四ビットずつパラレル
データに変換される。
【００５１】［第二実施形態］次に、図３を参照して、
本発明の第二実施形態について説明する。図３は、第二
実施形態のシリアル−パラレル変換部の構成を説明する
ための回路図である。なお、第二実施形態においては、
第一実施形態と同一の構成成分には同一の符号を付し、
その詳細な説明を省略する。
本発明の第二実施形態について説明する。図３は、第二
実施形態のシリアル−パラレル変換部の構成を説明する
ための回路図である。なお、第二実施形態においては、
第一実施形態と同一の構成成分には同一の符号を付し、
その詳細な説明を省略する。
【００５２】第二実施形態においては、データ抽出部を
ｎ個（ｎは、２以上の整数）設けている。したがって、
各データ抽出部においては、ｎクロック周期の間、ビッ
ト値を保持する。そして、第二実施形態においては、シ
リアルデータＤＩＮのうち、先頭からｎビットずつのビ
ット値が一組のパラレルデータに変換される。
ｎ個（ｎは、２以上の整数）設けている。したがって、
各データ抽出部においては、ｎクロック周期の間、ビッ
ト値を保持する。そして、第二実施形態においては、シ
リアルデータＤＩＮのうち、先頭からｎビットずつのビ
ット値が一組のパラレルデータに変換される。
【００５３】また、第二実施形態では、トリガ生成部と
して、シフトレジスタ４０を用いる。シフトレジスタの
１段目のフリップフロップＦＦ１へ入力されたクロック
信号ＣＬＫは、１クロック周期ずつずれて、それぞれ、
１段目〜ｎ段目のフリップフロップＦＦ１〜ＦＦｎか
ら、順次にラッチ信号ＥＮ１〜ＥＮｎとして出力され
る。第二実施形態では、第一実施形態での順序とは逆
に、ＥＮ１、ＥＮ２、…、ＥＮｎの順序でラッチ信号が
出力される。
して、シフトレジスタ４０を用いる。シフトレジスタの
１段目のフリップフロップＦＦ１へ入力されたクロック
信号ＣＬＫは、１クロック周期ずつずれて、それぞれ、
１段目〜ｎ段目のフリップフロップＦＦ１〜ＦＦｎか
ら、順次にラッチ信号ＥＮ１〜ＥＮｎとして出力され
る。第二実施形態では、第一実施形態での順序とは逆
に、ＥＮ１、ＥＮ２、…、ＥＮｎの順序でラッチ信号が
出力される。
【００５４】さらに、第二実施形態では、シフトレジス
タ４０の最終段ＦＦｚからパラレルレジスタ２８へロー
ド信号ＬＤが入力される。なお、最終段とｎ段目との段
差は、ｎ以下であることが望ましい。以下、第一実施形
態の場合と同様にして、シリアル−パラレル変換が行わ
れる。ただし、第二実施形態では、第一実施形態の順序
とは逆に、ＤＯ１がビット値（１）を有し、ＤＯ２がビ
ット値（２）を有し、ＤＯ３がビット値（３）を有し、
以下同様にして、ＤＯｎがビット値（ｎ）を有する。そ
して、シリアルデータＤＩＮの（ｎ＋１）ビット目以降
についても、１〜ｎビット目と同様にして、変換され
る。
タ４０の最終段ＦＦｚからパラレルレジスタ２８へロー
ド信号ＬＤが入力される。なお、最終段とｎ段目との段
差は、ｎ以下であることが望ましい。以下、第一実施形
態の場合と同様にして、シリアル−パラレル変換が行わ
れる。ただし、第二実施形態では、第一実施形態の順序
とは逆に、ＤＯ１がビット値（１）を有し、ＤＯ２がビ
ット値（２）を有し、ＤＯ３がビット値（３）を有し、
以下同様にして、ＤＯｎがビット値（ｎ）を有する。そ
して、シリアルデータＤＩＮの（ｎ＋１）ビット目以降
についても、１〜ｎビット目と同様にして、変換され
る。
【００５５】上述した実施の形態においては、本発明を
特定の条件で構成した例について説明したが、本発明
は、種々の変更を行うことができる。例えば、上述した
実施の形態においては、トリガ生成部によりラッチ信号
及びロード信号を生成した例について説明したが、本発
明では、ラッチ信号及びロード信号は、外部から入力し
てもよい。
特定の条件で構成した例について説明したが、本発明
は、種々の変更を行うことができる。例えば、上述した
実施の形態においては、トリガ生成部によりラッチ信号
及びロード信号を生成した例について説明したが、本発
明では、ラッチ信号及びロード信号は、外部から入力し
てもよい。
【００５６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、各データ抽出部で次のラッチまでの間ビット値
をそれぞれ自己保持し、さらに、遅延部でこれらビット
値のデータ信号を遅延して互いに同期させた遅延信号を
生成する。その結果、遅延信号が生成されてから、これ
ら信号がパラレルレジスタでラッチされるまでのセット
アップ時間として、最長、データ抽出部の数と同数のク
ロック周期分の時間を確保することができる。したがっ
て、本発明によれば、クロック周波数を高くした場合に
おいても、セットアップ時間を十分に確保することがで
きる。
よれば、各データ抽出部で次のラッチまでの間ビット値
をそれぞれ自己保持し、さらに、遅延部でこれらビット
値のデータ信号を遅延して互いに同期させた遅延信号を
生成する。その結果、遅延信号が生成されてから、これ
ら信号がパラレルレジスタでラッチされるまでのセット
アップ時間として、最長、データ抽出部の数と同数のク
ロック周期分の時間を確保することができる。したがっ
て、本発明によれば、クロック周波数を高くした場合に
おいても、セットアップ時間を十分に確保することがで
きる。
【図１】本発明の第一実施形態のシリアル−パラレル回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図２】本発明の第一実施形態のシリアル−パラレル回
路の動作を示すタイムチャートである。
路の動作を示すタイムチャートである。
【図３】本発明の第二実施形態のシリアル−パラレル回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図４】従来例におけるシリアル−パラレル変換回路の
構成を示す回路図である。
構成を示す回路図である。
【図５】従来例におけるシリアル−パラレル変換回路の
動作を示すタイムチャートである。
動作を示すタイムチャートである。
２０ａ〜２０ｄ データ抽出部 ２２ａ〜２２ｄ セレクタ ２４ａ〜２４ｄ フリップフロップ ２６ 遅延部 ２６ａ〜２６ｄ 遅延ブロック ２８ パラレルレジスタ ３０ トリガ生成部 ３２ カウンタ ３４ デコーダ ４０ シフトレジスタ
フロントページの続き (56)参考文献 特開 昭54−150940（ＪＰ，Ａ) 特開 昭58−92130（ＪＰ，Ａ) 特開 昭59−108421（ＪＰ，Ａ) 特開 昭60−186123（ＪＰ，Ａ) 特開 昭62−126717（ＪＰ，Ａ) 特開 平１−177221（ＪＰ，Ａ) 特開 昭63−221717（ＪＰ，Ａ) 特開 平４−38017（ＪＰ，Ａ) 特開 平５−257640（ＪＰ，Ａ) 特開 平７−7438（ＪＰ，Ａ) 特開 昭62−289017（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 9/00
Claims (7)
- 【請求項１】 クロック信号に同期したシリアルデータ
の互いに異なるビットのビット値を順次に抽出するｎ
（ｎは、２以上の整数）個のデータ抽出部であって、各
々が、当該シリアルデータのビット値を前記クロック信
号のｎ周期ごとに抽出し、かつ、次のビット値を抽出す
るまで直前のビット値を保持したデータ信号を生成する
複数のデータ抽出部と、 各前記データ信号をそれぞれ遅延させて、互いに同期し
た遅延信号を生成する遅延部と、 前記遅延信号をロードして、パラレルデータとして出力
するパラレルレジスタとを備えてなることを特徴とする
シリアル−パラレル変換回路。 - 【請求項２】 各前記データ抽出部として、 前記クロック信号に同期したフリップフロップと、 当該フリップフロップの出力値又は前記シリアルデータ
のビット値を選択して当該フリップフロップに入力する
セレクタとを設けたことを特徴とする請求項１記載のシ
リアル−パラレル変換回路。 - 【請求項３】 前記セレクタは、前記シリアルデータの
ビット値を選択した場合に、前記フリップフロップの出
力値が当該ビット値に変化した後に、当該フリップフロ
ップの出力値を選択することを特徴とする請求項１又は
２記載のシリアル−パラレル変換回路。 - 【請求項４】 前記遅延部は、各前記データ信号のう
ち、最も遅れたデータ信号に同期して、前記データ信号
を遅延させることを特徴とする請求項１、２又は３記載
のシリアル−パラレル変換回路。 - 【請求項５】 各前記データ抽出部が順次に前記シリア
ルデータのビット値を抽出するトリガとなる、前記クロ
ック信号に同期したラッチ信号生成し、かつ、前記パラ
レルレジスタが各前記遅延データをロードするトリガと
なるロード信号を生成するトリガ生成部を備えたことを
特徴とする請求項１、２、３又は４記載のシリアル−パ
ラレル変換回路。 - 【請求項６】 前記トリガ生成部として、 前記クロック信号をカウントして、バイナリ値を生成す
るカウンタと、前記シリアルデータを前記フリップフロ
ップに取り込むタイミングを生成するためのカウンタ
と、 前記バイナリ値をデコードして、前記ラッチ信号及び前
記ロード信号を生成するデコーダとを備えたことを特徴
とする請求項５記載のシリアル−パラレル変換回路。 - 【請求項７】 前記トリガ生成部として、シフトレジス
タを設けたことを特徴とする請求項６記載のシリアル−
パラレル変換回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11043188A JP3068593B1 (ja) | 1999-02-22 | 1999-02-22 | シリアル―パラレル変換回路 |
| US09/507,045 US6259387B1 (en) | 1999-02-22 | 2000-02-22 | Serial-parallel converter circuit |
| KR1020000008500A KR100328333B1 (ko) | 1999-02-22 | 2000-02-22 | 직병렬 변환 회로 |
| EP00103370A EP1032134B1 (en) | 1999-02-22 | 2000-02-22 | Serial-parallel converter circuit |
| TW089103199A TW457783B (en) | 1999-02-22 | 2000-02-22 | Serial-parallel converter circuit |
| DE60019834T DE60019834T2 (de) | 1999-02-22 | 2000-02-22 | Serien-Parallel-Umsetzerschaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11043188A JP3068593B1 (ja) | 1999-02-22 | 1999-02-22 | シリアル―パラレル変換回路 |
Publications (2)
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