JP3026695B2 - Clock pulse generator - Google Patents

Clock pulse generator

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JP3026695B2
JP3026695B2 JP5115933A JP11593393A JP3026695B2 JP 3026695 B2 JP3026695 B2 JP 3026695B2 JP 5115933 A JP5115933 A JP 5115933A JP 11593393 A JP11593393 A JP 11593393A JP 3026695 B2 JP3026695 B2 JP 3026695B2
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clock
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burst signal
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隆夫 鈴木
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、テレビジョン信号のデ
ジタル信号処理装置におけるクロックパルス発生装置に
関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock pulse generator in a digital signal processor for television signals.

【0002】[0002]

【従来の技術】従来、テレビジョン信号のデジタル信号
処理装置におけるクロックパルス発生手段として、例え
ば図6に示すバーストロック方式と図7に示すラインロ
ック方式がある。
2. Description of the Related Art Conventionally, as a clock pulse generating means in a digital signal processing apparatus for a television signal, for example, there are a burst lock system shown in FIG. 6 and a line lock system shown in FIG.

【0003】図6に示すバーストロック方式おいては、
入力テレビジョン映像信号中のカラーバースト信号をバ
ースト分離回路601にて分離後、このカラーバースト
信号をコンパレータ602において特定の閾値で2値化
する。2値化後の信号は次段のデジタル位相比較器60
3に入力される。該デジタル位相比較器603は、ルー
プフィルタ604、電圧制御型発振器(VCO)60
5、分周回路606と共に位相ロックループ(PLL)
を構成しており、この位相ロックループがカラーバース
ト信号に位相ロックしたクロック信号を発生する。
In the burst lock system shown in FIG.
After the color burst signal in the input television video signal is separated by a burst separation circuit 601, the color burst signal is binarized by a comparator 602 at a specific threshold. The binarized signal is supplied to the next-stage digital phase comparator 60.
3 is input. The digital phase comparator 603 includes a loop filter 604, a voltage controlled oscillator (VCO) 60
5. Phase locked loop (PLL) with frequency divider 606
The phase locked loop generates a clock signal phase locked to the color burst signal.

【0004】また、図7に示すラインロック方式におい
ては、入力テレビジョン映像信号中の水平同期信号を分
離回路701にて分離後、この水平同期信号をコンパレ
ータ702において特定の閾値で2値化する。2値化後
の水平同期信号は基準信号として次段のデジタル位相比
較器703に入力される。該デジタル位相比較器703
は、ループフィルタ704、電圧制御型発振器(VC
O)705、分周回路706と共に位相ロックループ
(PLL)を構成しており、この位相ロックループが水
平同期信号に位相ロックしたクロック信号を発生する。
In the line lock method shown in FIG. 7, a horizontal synchronizing signal in an input television video signal is separated by a separating circuit 701, and the horizontal synchronizing signal is binarized by a comparator 702 at a specific threshold. . The binarized horizontal synchronizing signal is input to the next-stage digital phase comparator 703 as a reference signal. The digital phase comparator 703
Is a loop filter 704, a voltage controlled oscillator (VC
O) 705 and a frequency divider 706 constitute a phase locked loop (PLL), and this phase locked loop generates a clock signal phase-locked to the horizontal synchronization signal.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、従来の
デジタル位相比較器を用いた位相ロックループ(PL
L)回路では、カラーバースト信号或いは水平同期信号
を2値化する際に、電圧変動、ノイズ或るは回路系の非
線形歪み等により位相変動を発生したり、或いは位相比
較器の基準信号が電圧変動、ノイズ或いは回路系の非線
形歪み等の理由により位相変動成分を含むという問題点
がある。このため、上記基準信号をもとに発振するクロ
ック信号にジッタが発生するという問題点があった。
However, a phase locked loop (PL) using a conventional digital phase comparator
L) In the circuit, when the color burst signal or the horizontal synchronizing signal is binarized, phase fluctuation occurs due to voltage fluctuation, noise or non-linear distortion of the circuit system, or the reference signal of the phase comparator is There is a problem that a phase fluctuation component is included due to fluctuation, noise, or nonlinear distortion of a circuit system. For this reason, there has been a problem that a jitter occurs in a clock signal oscillating based on the reference signal.

【0006】本発明は、前記従来の問題点を解消するべ
くなされたものであって、その目的は、簡単なハードウ
ェア構成で、位相変動のない精密なクロックパルスを発
生できるクロックパルス発生装置を提供することであ
る。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a clock pulse generator capable of generating a precise clock pulse without a phase change with a simple hardware configuration. To provide.

【0007】[0007]

【課題を解決するための手段】本発明は、前記目的を達
成するため次の構成を有する。すなわち、本発明は、テ
レビジョン信号のデジタル信号処理装置におけるクロッ
クパルスを発生する装置において、入力テレビジョン映
像信号中のカラーバースト信号或いは水平同期信号を分
離する手段と、上記カラーバースト信号或いは水平同期
信号を基準信号として第1のクロック信号を発生する手
段と、上記カラーバースト信号をサイクル毎に複数の点
でサンプリングし、各サンプリング点レベルの比に基づ
き位相誤差を検出する手段と、上記第1のクロック信号
を分周したクロック信号を発生する分周手段と、第1の
クロック信号および前記分周したクロック信号を入力し
て第1のクロック信号により前記分周したクロック信号
を切り換え信号に変換する手段と、予め位相誤差検出信
号に対応する係数を記憶する手段と、上記切り換え信号
と位相誤差検出信号の入力により、前記記憶された係数
を読み出し、前記カラーバースト信号に該係数を与えて
補正することにより第2のカラーバースト信号を発生す
る手段と、上記発生した第2のカラーバースト信号をあ
る特定の閾値で2値化する手段と、上記2値化した第2
のカラーバースト信号を基準信号として第2のクロック
信号を発生する手段と、を有することを特徴とするクロ
ックパルス発生装置である。
The present invention has the following structure to achieve the above object. That is, the present invention relates to a device for generating a clock pulse in a digital signal processing device for a television signal, comprising: means for separating a color burst signal or a horizontal synchronization signal in an input television video signal; Means for generating a first clock signal using the signal as a reference signal, means for sampling the color burst signal at a plurality of points per cycle, and detecting a phase error based on a ratio of each sampling point level; Frequency dividing means for generating a clock signal obtained by dividing the clock signal of the first embodiment, a first clock signal and the frequency-divided clock signal, and converting the frequency-divided clock signal into a switching signal by the first clock signal Means for preliminarily storing a coefficient corresponding to the phase error detection signal; Means for generating the second color burst signal by reading the stored coefficient by inputting the signal and the phase error detection signal, and applying the coefficient to the color burst signal and correcting the color burst signal; Means for binarizing the color burst signal with a specific threshold value;
And a means for generating a second clock signal using the color burst signal as a reference signal.

【0008】また本発明においては、第2のカラーバー
スト信号を2値化する手段として、カラーバースト信号
の平均値、或いは最大値及び最小値を基準に2値化する
手段を有することができる。また本発明においては、さ
らに第2のクロック信号でアナログ/デジタル或いはデ
ジタル/アナログ変換する手段を有することができる。
Further, in the present invention, means for binarizing the second color burst signal may include means for binarizing the second color burst signal based on an average value, or a maximum value and a minimum value of the color burst signal. Further, in the present invention, there can be further provided a means for performing analog / digital or digital / analog conversion with the second clock signal.

【0009】[0009]

【作用】本発明によれば、第1の作用として、基準クロ
ック信号の位相に関して、数クロック並びにクロック周
期以下の時間軸誤差の補正が可能となる。また、第2の
作用として、第2のカラーバースト信号を2値化する手
段としてカラーバースト信号の平均値等を基準に2値化
しているため、ノイズに強い。また、第3の作用とし
て、位相補正精度に関しても、高いクロック周波数を使
用せず、またパルスディレイ等クロック遅延素子をデー
タセレクタに多数接続して適宜クロック信号の切り換え
を行う位相変調方式に比べ簡単なハードウェアで、精密
化が可能である。
According to the present invention, as a first operation, it is possible to correct a time axis error of several clocks and a clock cycle or less with respect to the phase of the reference clock signal. As a second operation, since the second color burst signal is binarized based on the average value or the like of the color burst signal as means for binarizing the second color burst signal, it is resistant to noise. As a third effect, the phase correction accuracy is simpler than that of a phase modulation method in which a high clock frequency is not used, and a clock delay element such as a pulse delay is connected to a data selector and a clock signal is appropriately switched. Refinement is possible with simple hardware.

【0010】[0010]

【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。本発明の第1の実施例に係るクロックパルス
発生装置を図1に示す。図1において、入力端子100
に入来の映像信号は、第1のカラーバースト分離回路1
01、同期分離回路102、及び、アナログ(A)/デ
ジタル(D)変換器104の各回路部に入力される。
Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 shows a clock pulse generator according to a first embodiment of the present invention. In FIG. 1, an input terminal 100
The video signal coming into the first color burst separation circuit 1
01, the sync separation circuit 102, and the analog (A) / digital (D) converter 104.

【0011】第1のカラーバースト分離回路101では
バーストフラグパルス発生器103から出力されるバー
ストゲート信号により、入力映像信号中のカラーバース
ト信号を分離する。分離されたカラーバースト信号はコ
ンパレータ105に入力される。該コンパレータ105
は上記カラーバースト信号を特定の閾値で2値化する。
上記2値化されたカラーバースト信号は、デジタル位相
比較器106、ループフィルタ107、電圧制御型発振
器(VCO)108、分周回路109からなる第1の位
相ロックループ(PLL1)に基準信号として入力され
る。上記第1の位相ロックループ(PLL1)は入力基
準信号に基づき、例えば4fsc(fscは色副搬送波
の周波数)のクロック信号を発生する。発生されたクロ
ック信号は出力端子110から出力される。なお、以下
において、上記クロック信号をW-4fscと称する。
また、上記クロック信号W-4fscを分周回路109
で4分周した色副搬送波周波数のクロック信号をW-
scと称する。
A first color burst separation circuit 101 separates a color burst signal in an input video signal by a burst gate signal output from a burst flag pulse generator 103. The separated color burst signal is input to the comparator 105. The comparator 105
Binarizes the color burst signal with a specific threshold value.
The binarized color burst signal is input as a reference signal to a first phase locked loop (PLL1) including a digital phase comparator 106, a loop filter 107, a voltage controlled oscillator (VCO) 108, and a frequency divider 109. Is done. The first phase locked loop (PLL1) generates a clock signal of, for example, 4 fsc (fsc is the frequency of the color subcarrier) based on the input reference signal. The generated clock signal is output from output terminal 110. In the following, the clock signal is referred to as W - 4fsc.
Further, the clock signal W - 4fsc is divided by the frequency dividing circuit 109.
The clock signal of the chrominance subcarrier frequency divided by 4 by W - f
Called sc.

【0012】なお、クロック信号を発生する回路とし
て、図1に示すような、バースト信号による位相ロック
ループ(PLL)を構成することに限定されず、その
他、前記図7に示すような、水平同期信号を基準に位相
ロックループ(PLL)を構成してもよい。
The circuit for generating the clock signal is not limited to a phase locked loop (PLL) based on a burst signal as shown in FIG. 1; A phase locked loop (PLL) may be configured based on the signal.

【0013】上記A/D変換器104は、先のクロック
信号W−4fscで入力映像信号を標本化し、デジタル
映像信号に変換する。上記変換されたデジタル映像信号
は次段の第2のカラーバースト分離回路111に入力さ
れる。次段の第2のカラーバースト分離回路111は、
バーストフラグパルス発生器103から出力されるバー
ストゲート信号により、上記デジタル映像信号中のカラ
ーバースト信号を分離する。上記分離されたカラーバー
スト信号は次段の積分器112により中央部のみ積分さ
れる。上記積分器112は図2に示すように、加算器4
01とDフリップフロップ402〜405で構成され、
入力されたカラーバースト信号とクロック前のカラーバ
ースト信号を加算する巡回型フィルタになっている。
The A / D converter 104 samples the input video signal using the clock signal W-4fsc and converts it into a digital video signal. The converted digital video signal is input to the second color burst separation circuit 111 at the next stage. The second-stage second color burst separation circuit 111
The color burst signal in the digital video signal is separated by the burst gate signal output from the burst flag pulse generator 103. The separated color burst signal is integrated only at the center by the integrator 112 at the next stage. The integrator 112, as shown in FIG.
01 and D flip-flops 402 to 405,
This is a recursive filter that adds the input color burst signal and the color burst signal before the clock.

【0014】上記積分されたカラーバースト信号は次段
の位相誤差検出回路113に入力される。位相誤差検出
回路113では振幅Aのカラーバースト信号の1サイク
ルを4点でサンプリングした場合、カラーバースト信号
と最初のサンプリング点との位相角θとすると、各サン
プリング点のレベルEsc1〜4は、 Esc1=Asinθ Esc2=Asin(θ+90°)=Acosθ Esc3=Asin(θ+180°)=−Asinθ Esc4=Asin(θ+270°)=−Acosθ となるため、図3に示すように、Dフリップフロップ5
01〜504で前記カラーバースト信号を遅延後、加算
器505〜506においてEsc1−Esc3及びEsc
2−Esc4の演算を行い、sinθ成分とcosθ成分
を検出する。
The integrated color burst signal is input to a phase error detection circuit 113 at the next stage. In the phase error detection circuit 113, when one cycle of the color burst signal of amplitude A is sampled at four points, and assuming that the phase angle θ between the color burst signal and the first sampling point is, the levels Esc 1-4 of each sampling point are Esc 1 = A sin θ Esc 2 = A sin (θ + 90 °) = A cos θ Esc 3 = A sin (θ + 180 °) = − A sin θ Esc 4 = A sin (θ + 270 °) = − A cos θ As shown in FIG. 5
After delaying the color burst signal at 01 to 504, Esc 1 -Esc 3 and Esc at adders 505 to 506.
The calculation of 2- Esc 4 is performed to detect a sin θ component and a cos θ component.

【0015】次段の位相角検出回路507は、上記si
nθとcosθの比 (tanθ=sinθ/cosθ) を求め、位相角θ (=tan-1(sinθ/cosθ)) を検出する。検出された位相角θは位相誤差検出信号と
して次段のカラーバースト発生回路114に入力され
る。なお、上記位相検出回路507は、例えばsinθ
信号とcosθ信号を入力とし、予め位相角θ(=ta
-1(sinθ/cosθ))を演算して記憶されたR
OMを用いて構成できる。
The phase angle detection circuit 507 at the next stage uses the si
The ratio (tan θ = sin θ / cos θ) of nθ and cos θ is obtained, and the phase angle θ (= tan −1 (sin θ / cos θ)) is detected. The detected phase angle θ is input to the next-stage color burst generation circuit 114 as a phase error detection signal. Note that the phase detection circuit 507 is, for example, sin θ
Signal and the cos θ signal are input, and the phase angle θ (= ta
n -1 (sin θ / cos θ))
It can be configured using OM.

【0016】次いで、カラーバースト発生回路114で
は上記位相誤差検出信号θに基づき、前記カラーバース
ト分離回路111で分離されたカラーバースト信号を位
相補正した第2のカラーバースト信号を発生する。上記
カラーバースト信号発生回路114の構成を図4に示
す。
Next, the color burst generation circuit 114 generates a second color burst signal obtained by correcting the phase of the color burst signal separated by the color burst separation circuit 111 based on the phase error detection signal θ. FIG. 4 shows the configuration of the color burst signal generation circuit 114.

【0017】図4において、カウンタ301にはクロッ
ク信号W-4fscと4分周された色副搬送波周波数の
クロック信号W-fscが入力され、クロック信号W-
fscにより当該色副搬送波周波数のクロック信号W-
fscを4相の切り換え信号に変換する。次いで、RO
M302では上記4相の切り換え信号と上記位相誤差検
出信号θを入力とし、予め上記位相誤差信号θに対応す
る係数を記憶させておき、切替え信号と位相誤差信号θ
の入力により適宜係数を読み出して、前記カラーバース
ト分離回路111で分離されたカラーバースト信号を位
相補正することにより第2のカラーバースト信号を発生
する。上記第2のカラーバースト信号は2値化変換器1
15により、2値化される。
In FIG. 4, a clock signal W - 4fsc and a clock signal W - fsc of the chrominance subcarrier frequency divided by 4 are input to the counter 301, and the clock signal W - 4
The clock signal W of the color subcarrier frequency is determined by fsc.
fsc is converted into a four-phase switching signal. Then RO
In M302, the four-phase switching signal and the phase error detection signal θ are input, a coefficient corresponding to the phase error signal θ is stored in advance, and the switching signal and the phase error signal θ are stored.
The second color burst signal is generated by appropriately reading out the coefficient by the input of (1) and correcting the phase of the color burst signal separated by the color burst separation circuit 111. The second color burst signal is converted to a binary converter 1
15 is binarized.

【0018】上記2値化された第2のカラーバースト信
号は次段のデジタル位相比較器116、ループフィルタ
117、電圧制御型発振器(VCO)118、分周回路
119からなる第2の位相ロックループ(PLL2)に
基準信号として入力される。上記第2の位相ロックルー
プ(PLL2)において電圧制御型発振器(VCO)1
18は上記基準信号に基づき、例えば4fsc或いは8
fscのクロック信号を発生する。発生されたクロック
信号はそれぞれ出力端子119或いは120から出力さ
れる。(上記クロック信号4fsc或いは8fscをR
-4fsc並びにR-8fscと称する。)
The binarized second color burst signal is supplied to a second phase locked loop comprising a digital phase comparator 116, a loop filter 117, a voltage controlled oscillator (VCO) 118, and a frequency divider 119 at the next stage. (PLL2) is input as a reference signal. In the second phase locked loop (PLL2), a voltage controlled oscillator (VCO) 1
Reference numeral 18 denotes, for example, 4 fsc or 8 based on the reference signal.
Generate a clock signal of fsc. The generated clock signal is output from the output terminal 119 or 120, respectively. (The clock signal 4fsc or 8fsc is set to R
- referred 8 fsc - 4 fsc and R. )

【0019】最後に、A/D変換器121では上記クロ
ック信号R-4fscにより、上記位相誤差信号θ=0
の点でサンプリングして、位相補正することが可能とな
る。なお、位相補正の手段として上記構成以外に、例え
ばD/A変換器のクロック信号に上記クロック信号R-
4fscを使用して回路の簡略化を図る構成も考えられ
る。
Finally, the A / D converter 121 uses the clock signal R - 4fsc to generate the phase error signal θ = 0.
And the phase can be corrected. In addition, in addition to the above-described configuration, the clock signal of the D / A converter may be added to the clock signal R as a means for phase correction.
A configuration for simplifying the circuit using 4fsc is also conceivable.

【0020】次に、本発明の第2の実施例を説明する。
この第2の実施例においては、カラーバースト信号を2
値化する手段が、図5(a)に示すように、カラーバー
スト信号の平均値を閾値として2値化したり、或いは、
図5(b)に示すよう、カラーバースト信号の最大値及
び最小値を閾値として2値化したりする構成とされてい
るものである。上記2値化手段は、前記第2のカラーバ
ースト信号を入力とし、予め該第2のカラーバースト信
号に対応するデータを記憶させたROM等を用いて構成
できる。
Next, a second embodiment of the present invention will be described.
In the second embodiment, the color burst signal is
As shown in FIG. 5 (a), the binarizing means binarizes using the average value of the color burst signal as a threshold, or
As shown in FIG. 5B, the maximum value and the minimum value of the color burst signal are used as thresholds to binarize. The binarizing means can be configured using a ROM or the like which receives the second color burst signal as input and stores data corresponding to the second color burst signal in advance.

【0021】[0021]

【発明の効果】以上説明した通り、本発明によれば、テ
レビジョン信号等のデジタル信号処理装置における基準
クロック信号の位相に関して、数クロック周期程度並び
にクロック周期以下の時間軸誤差の補正が可能となる。
また、補正すべき位相精度に関しても、従来のパルスデ
ィレイ等のクロック遅延素子をデータセレクタに多数接
続し、時間軸誤差検出信号に基づきクロック信号を選択
する構成に比べ、精密化が可能である。また、上記構成
に比べ、クロック位相の補正を簡単なハードウェアで実
現できる。
As described above, according to the present invention, it is possible to correct the time axis error of about several clock cycles and less than the clock cycle with respect to the phase of the reference clock signal in the digital signal processing device for television signals and the like. Become.
Further, the phase accuracy to be corrected can be further refined as compared with a conventional configuration in which a number of clock delay elements such as a pulse delay are connected to a data selector and a clock signal is selected based on a time axis error detection signal. Further, compared with the above configuration, the correction of the clock phase can be realized with simple hardware.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1実施例に係るクロックパルス発生
装置を示すブロック図である。
FIG. 1 is a block diagram showing a clock pulse generator according to a first embodiment of the present invention.

【図2】図1の積分回路の詳細ブロック図である。FIG. 2 is a detailed block diagram of the integration circuit of FIG. 1;

【図3】図1の位相誤差検出回路の詳細ブロック図であ
る。
FIG. 3 is a detailed block diagram of the phase error detection circuit of FIG. 1;

【図4】図1のカラーバースト発生回路の詳細ブロック
図である。
FIG. 4 is a detailed block diagram of the color burst generation circuit of FIG. 1;

【図5】本発明の第2の実施例に係るクロックパルス発
生装置の2値化手段の説明波形図である。
FIG. 5 is an explanatory waveform diagram of a binarizing means of the clock pulse generator according to the second embodiment of the present invention.

【図6】従来のバーストロック方式のクロックパルス発
生回路のブロック図である。
FIG. 6 is a block diagram of a conventional burst lock type clock pulse generation circuit.

【図7】従来のラインロック方式のクロックパルス発生
回路のブロック図である。
FIG. 7 is a block diagram of a conventional line-locked clock pulse generation circuit.

【符号の説明】[Explanation of symbols]

101 第1のカラーバースト分離回路 102 同期分離回路 103 バーストフラグパルス発生器 104 アナログ(A)/デジタル(D)変換器 105 コンパレータ 106、116 デジタル位相比較器 107、117 ロープフィルタ 108、118 電圧制御型発振器(VCO) 109、119 分周回路 111 第2のカラーバースト分離回路 112 積分回路 113 位相誤差検出回路 114 カラーバースト発生回路 115 2値化変換器 PLL1 第1の位相ロックループ PLL2 第2の位相ロックループ Reference Signs List 101 First color burst separation circuit 102 Synchronization separation circuit 103 Burst flag pulse generator 104 Analog (A) / digital (D) converter 105 Comparator 106, 116 Digital phase comparator 107, 117 Rope filter 108, 118 Voltage control type Oscillator (VCO) 109, 119 frequency divider circuit 111 second color burst separation circuit 112 integration circuit 113 phase error detection circuit 114 color burst generation circuit 115 binarization converter PLL1 first phase lock loop PLL2 second phase lock loop

フロントページの続き (56)参考文献 特開 平1−177794(JP,A) 特開 昭61−157095(JP,A) 特開 平2−188086(JP,A) 特開 平3−82291(JP,A) 特開 昭62−268288(JP,A) 特開 昭57−14265(JP,A) 特開 平4−139992(JP,A) 実開 昭63−33281(JP,U) (58)調査した分野(Int.Cl.7,DB名) H04N 9/44 Continuation of the front page (56) References JP-A-1-177794 (JP, A) JP-A-61-157095 (JP, A) JP-A-2-188086 (JP, A) JP-A-3-82291 (JP) JP-A-62-268288 (JP, A) JP-A-57-14265 (JP, A) JP-A-4-1399992 (JP, A) JP-A-63-33281 (JP, U) (58) Field surveyed (Int.Cl. 7 , DB name) H04N 9/44

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 テレビジョン信号のデジタル信号処理装
置におけるクロックパルスを発生する装置において、 入力テレビジョン映像信号中のカラーバースト信号或い
は水平同期信号を分離する手段と、 上記カラーバースト信号或いは水平同期信号を基準信号
として第1のクロック信号を発生する手段と、 上記カラーバースト信号をサイクル毎に複数の点でサン
プリングし、各サンプリング点レベルの比に基づき位相
誤差を検出する手段と、 上記第1のクロック信号を分周したクロック信号を発生
する分周手段と、 第1のクロック信号および前記分周したクロック信号を
入力して第1のクロック信号により前記分周したクロッ
ク信号を切り換え信号に変換する手段と、 予め位相誤差検出信号に対応する係数を記憶する手段
と、 上記切り換え信号と位相誤差検出信号の入力により、前
記記憶された係数を読み出し、前記カラーバースト信号
に該 係数を与えて補正することにより第2のカラーバー
スト信号を発生する手段と、 上記発生した第2のカラーバースト信号をある特定の閾
値で2値化する手段と、 上記2値化した第2のカラーバースト信号を基準信号と
して第2のクロック信号を発生する手段と、 を有することを特徴とするクロックパルス発生装置。
An apparatus for generating a clock pulse in a digital signal processing apparatus for a television signal, comprising: means for separating a color burst signal or a horizontal synchronization signal in an input television video signal; means for generating a first clock signal as a reference signal, San at multiple points of the color burst signal in each cycle
And phase based on the ratio of each sampling point level
Means for detecting an error, and generating a clock signal obtained by dividing the first clock signal
A first clock signal and the divided clock signal.
Input and the divided clock by the first clock signal.
And a means for storing in advance a coefficient corresponding to the phase error detection signal.
And the input of the switching signal and the phase error detection signal,
The stored coefficient is read out, and the color burst signal is read out.
Means for generating a second color burst signal by correcting giving the coefficients, and means for binarizing at certain threshold a second color burst signal described above occurs, the binarized above Means for generating a second clock signal using the second color burst signal as a reference signal.
【請求項2】 第2のカラーバースト信号を2値化する
手段として、カラーバースト信号の平均値、或いは最大
値及び最小値を基準に2値化する手段を有することを特
徴とする請求項1記載のクロックパルス発生装置。
2. The apparatus according to claim 1, wherein said means for binarizing the second color burst signal includes means for binarizing the second color burst signal based on an average value, a maximum value and a minimum value of the color burst signal. A clock pulse generator as described.
【請求項3】 さらに第2のクロック信号でアナログ/
デジタル或いはデジタル/アナログ変換する手段を有す
ることを特徴とする請求項1または請求項2に記載のク
ロックパルス発生装置。
3. The method according to claim 1, further comprising the step of:
3. The clock pulse generator according to claim 1, further comprising means for performing digital or digital / analog conversion.
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