JP3006524B2 - 双方向遷移数削減インターフェース回路 - Google Patents
双方向遷移数削減インターフェース回路Info
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/003—Modifications for increasing the reliability for protection
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Description
【０００１】
【発明の属する技術分野】本発明は、インターフェース
信号のコーディングによる、Ｉ／Ｏノイズおよびパワー
の削減を実現するシステムに関するものである。
信号のコーディングによる、Ｉ／Ｏノイズおよびパワー
の削減を実現するシステムに関するものである。
【０００２】
【従来の技術】ＬＳＩのインターフェースでやり取りさ
れる２進数の信号において、そのコード中に含まれる
“１”（ハイレベル）の占める割合いや、０と１の間で
信号が遷移する割合を、冗長ビットを付加することで操
作し、ノイズや電力を削減する低重心コーディング法が
提案されている。たとえば、ＣＭＯＳ型インターフェー
ス回路では、回路の特性上、信号がローレベルからハイ
レベル、あるいは、ハイレベルからローレベルに遷移す
る時のみ、バスの負荷を充放電するために電流が流れ
る。よって、ＣＭＯＳ型インターフェース回路では、よ
り頻繁に信号の遷移（スイッチング）が起こる場合ほ
ど、消費電流が大きくなる。また、複数ビットのバスラ
インで、一般に同時スイッチングノイズといわれてい
る、同時に全てのビットがスイッチングするようなケー
スでは、電源から流れ出る電流や、グランドに流れ込む
電流が、瞬間的に最大となり、電源線自身の寄生インダ
クタンス成分による誘起電圧（ノイズ）が発生する。こ
の同時スイッチングノイズは、ＬＳＩの動作マージンを
劣化させる要因となる。これは、信号のローレベル
（“０”）とハイレベル（“１”）の遷移が少なくなる
ようなコーディングを行うことによって、回避すること
ができる。
れる２進数の信号において、そのコード中に含まれる
“１”（ハイレベル）の占める割合いや、０と１の間で
信号が遷移する割合を、冗長ビットを付加することで操
作し、ノイズや電力を削減する低重心コーディング法が
提案されている。たとえば、ＣＭＯＳ型インターフェー
ス回路では、回路の特性上、信号がローレベルからハイ
レベル、あるいは、ハイレベルからローレベルに遷移す
る時のみ、バスの負荷を充放電するために電流が流れ
る。よって、ＣＭＯＳ型インターフェース回路では、よ
り頻繁に信号の遷移（スイッチング）が起こる場合ほ
ど、消費電流が大きくなる。また、複数ビットのバスラ
インで、一般に同時スイッチングノイズといわれてい
る、同時に全てのビットがスイッチングするようなケー
スでは、電源から流れ出る電流や、グランドに流れ込む
電流が、瞬間的に最大となり、電源線自身の寄生インダ
クタンス成分による誘起電圧（ノイズ）が発生する。こ
の同時スイッチングノイズは、ＬＳＩの動作マージンを
劣化させる要因となる。これは、信号のローレベル
（“０”）とハイレベル（“１”）の遷移が少なくなる
ようなコーディングを行うことによって、回避すること
ができる。
【０００３】このコーディング手法は、本発明者らが、
初めてＬＳＩ化し、ＬＳＩのインターフェースの性能改
善に効果があることを確認し、学会で発表した（１９９
６ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃ
ｉｒｃｕｉｔｓ、議事録：１４４−１４５頁）。この遷
移数を削減するコーディング回路を図５に示す。
初めてＬＳＩ化し、ＬＳＩのインターフェースの性能改
善に効果があることを確認し、学会で発表した（１９９
６ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃ
ｉｒｃｕｉｔｓ、議事録：１４４−１４５頁）。この遷
移数を削減するコーディング回路を図５に示す。
【０００４】図５は原信号が８ｂの場合を示しており、
Ｃｈｉｐ−Ａ（チップＡ）にはＥｎｃｏｄｅｒ（エンコ
ーダ）、Ｃｈｉｐ−Ｂ（チップＢ）にはそのエンコーダ
から送られた信号をデコードするＤｅｃｏｄｅｒ（デコ
ーダ）がある。このコーディング法では８ｂの情報を伝
送するために、９本の信号線を用いる、すなわち、Ｃｈ
ｉｐ−ＡとＣｈｉｐ−Ｂの間のバスは、１ｂの冗長ビッ
トを付加して９ｂとなっている。図５中の信号線に付加
された＼８、＼９は、その信号線がそれぞれ、８ビッ
ト、９ビットのビット幅のバスであることを示し、ま
た、回路に付加された、×８や×９は、その回路が、複
数ビットのバスに接続されており、８個あるいは９個存
在することを示すものである。
Ｃｈｉｐ−Ａ（チップＡ）にはＥｎｃｏｄｅｒ（エンコ
ーダ）、Ｃｈｉｐ−Ｂ（チップＢ）にはそのエンコーダ
から送られた信号をデコードするＤｅｃｏｄｅｒ（デコ
ーダ）がある。このコーディング法では８ｂの情報を伝
送するために、９本の信号線を用いる、すなわち、Ｃｈ
ｉｐ−ＡとＣｈｉｐ−Ｂの間のバスは、１ｂの冗長ビッ
トを付加して９ｂとなっている。図５中の信号線に付加
された＼８、＼９は、その信号線がそれぞれ、８ビッ
ト、９ビットのビット幅のバスであることを示し、ま
た、回路に付加された、×８や×９は、その回路が、複
数ビットのバスに接続されており、８個あるいは９個存
在することを示すものである。
【０００５】次に、Ｅｎｃｏｄｅｒ回路部の動作を説明
する。まず、８ｂの原信号に最上位ビット（ＭＳＢ）と
して“０”を付加し、９ｂとする。その９ｂの信号を、
現在出力中のコード、すなわち、バス駆動回路ＯＢ（Ｏ
ｕｔｐｕｔ Ｂｕｆｆｅｒ）の入力信号であり、出力レ
ジスタＲの出力信号、と比較する。比較は、排他的論理
和（ＸＯＲ）回路のＸＯＲ１を用いる。ＸＯＲをとるこ
とで、両者のビット単位の相違を得ることができる。た
とえば、“０１０１０１０１０”と、“１０１０１０１
０１”では、全てのビットが、異なっているために、Ｘ
ＯＲの結果は、“１１１１１１１１１”であり、また、
両者が、同一のコードの場合は、結果は“００００００
０００”となる。これにより、現在バス上に出力されて
いるコードと、次に出力しようとするコードのビット単
位の相違を求め、この相違数が、ビット数の半数以上と
なっているかどうかを、過半数判定回路でテストする。
ここで、もし、相違数がビット数の半数以上となってい
れば、次に出力しようとするコードをビット単位で全て
反転させ、それを出力コードとして用いる。この操作に
より、現在バス上に出力されているコードとの相違数
は、半数以下となる。過半数判定回路の結果により、コ
ードの反転／非反転をおこなう回路がＸＯＲ２である。
このような処理により、バス上の９ｂの信号の遷移数
を、常時ビット数の半数以下（図５の場合では、４以
下）に制限できる。ちなみに、本発明者らが、前記学会
において、発表した過半数判定回路の回路例を図４に示
す。
する。まず、８ｂの原信号に最上位ビット（ＭＳＢ）と
して“０”を付加し、９ｂとする。その９ｂの信号を、
現在出力中のコード、すなわち、バス駆動回路ＯＢ（Ｏ
ｕｔｐｕｔ Ｂｕｆｆｅｒ）の入力信号であり、出力レ
ジスタＲの出力信号、と比較する。比較は、排他的論理
和（ＸＯＲ）回路のＸＯＲ１を用いる。ＸＯＲをとるこ
とで、両者のビット単位の相違を得ることができる。た
とえば、“０１０１０１０１０”と、“１０１０１０１
０１”では、全てのビットが、異なっているために、Ｘ
ＯＲの結果は、“１１１１１１１１１”であり、また、
両者が、同一のコードの場合は、結果は“００００００
０００”となる。これにより、現在バス上に出力されて
いるコードと、次に出力しようとするコードのビット単
位の相違を求め、この相違数が、ビット数の半数以上と
なっているかどうかを、過半数判定回路でテストする。
ここで、もし、相違数がビット数の半数以上となってい
れば、次に出力しようとするコードをビット単位で全て
反転させ、それを出力コードとして用いる。この操作に
より、現在バス上に出力されているコードとの相違数
は、半数以下となる。過半数判定回路の結果により、コ
ードの反転／非反転をおこなう回路がＸＯＲ２である。
このような処理により、バス上の９ｂの信号の遷移数
を、常時ビット数の半数以下（図５の場合では、４以
下）に制限できる。ちなみに、本発明者らが、前記学会
において、発表した過半数判定回路の回路例を図４に示
す。
【０００６】９ｂの入力信号（Ｘ０、Ｘ１、、、Ｘ８）
のそれぞれのビットの正転信号（ｘ０，ｘ１，・・・，
ｘ８）と反転信号（ｘ０＿，ｘ１＿，・・・，ｘ８＿）
を、演算増幅器型の図４の回路の入力端子に印加するこ
とで、コードに含まれるハイレベルの数分だけ、正転入
力側のｎＭＯＳＦＥＴ（ＭＮ１０，ＭＮ１１，・・・，
ＭＮ１８）をオンさせ、また“０”の数の分だけ、反転
入力側のｎＭＯＳＦＥＴ（ＭＮ１０＿，ＭＮ１１＿，・
・・，ＭＮ１８＿）をオンさせることで、“１”と
“０”の数の比較を行い、正転側と反転側のＭＯＳＦＥ
Ｔのトータルのオン抵抗の差により、コード中の“１”
の数と“０”の数のどちらが多いかの判定を行うもので
ある。このコーディング法においては、この過半数判定
回路部が、最も複雑な回路で、また、最も処理に時間を
要するものである。
のそれぞれのビットの正転信号（ｘ０，ｘ１，・・・，
ｘ８）と反転信号（ｘ０＿，ｘ１＿，・・・，ｘ８＿）
を、演算増幅器型の図４の回路の入力端子に印加するこ
とで、コードに含まれるハイレベルの数分だけ、正転入
力側のｎＭＯＳＦＥＴ（ＭＮ１０，ＭＮ１１，・・・，
ＭＮ１８）をオンさせ、また“０”の数の分だけ、反転
入力側のｎＭＯＳＦＥＴ（ＭＮ１０＿，ＭＮ１１＿，・
・・，ＭＮ１８＿）をオンさせることで、“１”と
“０”の数の比較を行い、正転側と反転側のＭＯＳＦＥ
Ｔのトータルのオン抵抗の差により、コード中の“１”
の数と“０”の数のどちらが多いかの判定を行うもので
ある。このコーディング法においては、この過半数判定
回路部が、最も複雑な回路で、また、最も処理に時間を
要するものである。
【０００７】一方、図５において、信号を受信するＣＨ
ＩＰ−Ｂ側のデコーダ部（Ｄｅｃｏｄｅｒ）では、受信
した９ｂの信号のＭＳＢをチェックし、ＭＳＢが“０”
であれば、下位８ｂの信号をそのまま用い、ＭＳＢが
“１”となっていれば、下位８ｂの全てのビットを反転
させることで、原信号を取り出すことができる。このＭ
ＳＢにより、下位８ｂの信号を反転／非反転させる処理
は、８個のＸＯＲ３回路により行うことができる。この
方法では、バスの幅は９ｂと、冗長ビットの１ｂ分だけ
増えてしまうことになるが、同時に遷移するビット数
を、半数以下に制限できるので、同時スイッチングノイ
ズや、スイッチング時に発生するパワーを、最大で半分
に削減することができる。
ＩＰ−Ｂ側のデコーダ部（Ｄｅｃｏｄｅｒ）では、受信
した９ｂの信号のＭＳＢをチェックし、ＭＳＢが“０”
であれば、下位８ｂの信号をそのまま用い、ＭＳＢが
“１”となっていれば、下位８ｂの全てのビットを反転
させることで、原信号を取り出すことができる。このＭ
ＳＢにより、下位８ｂの信号を反転／非反転させる処理
は、８個のＸＯＲ３回路により行うことができる。この
方法では、バスの幅は９ｂと、冗長ビットの１ｂ分だけ
増えてしまうことになるが、同時に遷移するビット数
を、半数以下に制限できるので、同時スイッチングノイ
ズや、スイッチング時に発生するパワーを、最大で半分
に削減することができる。
【０００８】
【発明が解決しようとする課題】しかるに、この方法で
は、ＣＨＩＰ−Ａ側からＣＨＩＰ−Ｂへ単方向でデータ
が流れる場合は、Ａ側で、現在出力中のデータを出力レ
ジスタに保持しているために、それを参照して、遷移数
の少ないコードを連続して出力できるが、しかし、同じ
バスラインを、データがＢからＡに流れるケースも存在
する双方向バスの場合には、ＢからＡへの信号の流れか
ら、ＡからＢへ信号の流れに変わるようなときに、コー
ディングがつながらず、この瞬間、ノイズやパワーの削
減効果が得られない。この現象を図６を用いて説明す
る。
は、ＣＨＩＰ−Ａ側からＣＨＩＰ−Ｂへ単方向でデータ
が流れる場合は、Ａ側で、現在出力中のデータを出力レ
ジスタに保持しているために、それを参照して、遷移数
の少ないコードを連続して出力できるが、しかし、同じ
バスラインを、データがＢからＡに流れるケースも存在
する双方向バスの場合には、ＢからＡへの信号の流れか
ら、ＡからＢへ信号の流れに変わるようなときに、コー
ディングがつながらず、この瞬間、ノイズやパワーの削
減効果が得られない。この現象を図６を用いて説明す
る。
【０００９】図６は、図５の回路を双方向バスに用いる
ために、単純に、ＣＨＩＰ−ＡとＣＨＩＰ−Ｂの双方に
エンコーダ回路とデコーダ回路を搭載し、双方向バスに
接続したものである。この双方向バス構成では、たとえ
ば、ＣＨＩＰ−Ａは、ＣＨＩＰ−Ｂから、信号を受信
し、その後に、ＣＨＩＰ−Ｂに対して信号を送るとい
う、信号方向の切り替わりを考慮する必要がある。ＣＨ
ＩＰ−Ｂから連続で、信号列を受信している状態では、
ＣＨＩＰ−Ｂ側で、直前のサイクルでバス上に出力され
ていたコードに対して、遷移数の少ないコードに適切に
エンコードが行われているために、送られてくる信号列
の間では、最大でも、ビット数の半数以下のスイッチン
グしか起きない。しかし、信号列が終わり、次にＣＨＩ
Ｐ−Ａ側から信号をＣＨＩＰ−Ｂへ送信しようとすると
き、ＣＨＩＰ−Ａのエンコーダ回路では、直前サイクル
のバス上のコードを知ることができないために、この時
にはＣＨＩＰ−Ａ側では、遷移数が半数以下となるよう
なコードを作成できず、結局、最悪では、９ｂ全てのス
イッチングが起こり、何もコーディングを行わず８ｂの
信号をそのまま伝送する場合よりも、むしろ発生するノ
イズは大きくなってしまう。
ために、単純に、ＣＨＩＰ−ＡとＣＨＩＰ−Ｂの双方に
エンコーダ回路とデコーダ回路を搭載し、双方向バスに
接続したものである。この双方向バス構成では、たとえ
ば、ＣＨＩＰ−Ａは、ＣＨＩＰ−Ｂから、信号を受信
し、その後に、ＣＨＩＰ−Ｂに対して信号を送るとい
う、信号方向の切り替わりを考慮する必要がある。ＣＨ
ＩＰ−Ｂから連続で、信号列を受信している状態では、
ＣＨＩＰ−Ｂ側で、直前のサイクルでバス上に出力され
ていたコードに対して、遷移数の少ないコードに適切に
エンコードが行われているために、送られてくる信号列
の間では、最大でも、ビット数の半数以下のスイッチン
グしか起きない。しかし、信号列が終わり、次にＣＨＩ
Ｐ−Ａ側から信号をＣＨＩＰ−Ｂへ送信しようとすると
き、ＣＨＩＰ−Ａのエンコーダ回路では、直前サイクル
のバス上のコードを知ることができないために、この時
にはＣＨＩＰ−Ａ側では、遷移数が半数以下となるよう
なコードを作成できず、結局、最悪では、９ｂ全てのス
イッチングが起こり、何もコーディングを行わず８ｂの
信号をそのまま伝送する場合よりも、むしろ発生するノ
イズは大きくなってしまう。
【００１０】本発明の目的は、コーディング法の適用に
よりノイズとパワーの削減を図ったインターフェース
の、双方向化を実現するものである。
よりノイズとパワーの削減を図ったインターフェース
の、双方向化を実現するものである。
【００１１】
【課題を解決するための手段】第１の発明は、複数のビ
ットからなるクロック信号に同期したバスの信号に、冗
長ビットを付加して、この信号と直前の外部バスへの出
力信号との排他的論理和を取ることにより信号遷移数を
削減するコーディングを行うエンコード回路と、信号遷
移数が削減されて外部へ出力するコードを外部バスへ出
力するための駆動回路と、前記外部バスの信号を取り込
む入力回路と、前記入力回路から出力されたコードか
ら、原信号を復元するデコード回路を同一チップ上に備
え、前記外部バスの信号を受信中に、前記入力回路の出
力を、前記エンコード回路に対し前記直前の外部バスへ
の出力信号として入力することが可能な双方向遷移数削
減インターフェース回路である。
ットからなるクロック信号に同期したバスの信号に、冗
長ビットを付加して、この信号と直前の外部バスへの出
力信号との排他的論理和を取ることにより信号遷移数を
削減するコーディングを行うエンコード回路と、信号遷
移数が削減されて外部へ出力するコードを外部バスへ出
力するための駆動回路と、前記外部バスの信号を取り込
む入力回路と、前記入力回路から出力されたコードか
ら、原信号を復元するデコード回路を同一チップ上に備
え、前記外部バスの信号を受信中に、前記入力回路の出
力を、前記エンコード回路に対し前記直前の外部バスへ
の出力信号として入力することが可能な双方向遷移数削
減インターフェース回路である。
【００１２】第２の発明は、複数のビットからなるクロ
ック信号に同期したバスの信号に、冗長ビットを付加し
て、ハイレベルの出現比率が半数以下となるようにコー
ディングして出力するエンコード回路と、前記エンコー
ド回路の出力を、１サイクル前のタイミングで出力され
ている信号との排他的論理和をとることで、遷移数が削
減されたコードに変換する信号変換回路と、前記信号変
換回路から出力されるコードを、外部バスへ出力するた
めの駆動回路と、前記外部バスの信号を取り込む入力回
路と、この入力回路から出力された遷移数が削減された
コードを、再び、ハイレベルが削減されたコードへ復元
する信号復元回路と、ハイレベルが削減されたコードか
ら、原信号を復元するデコード回路を同一チップ上に備
え、前記外部バスからの信号を受信中に、前記入力回路
の出力を、前記信号変換回路に対し前記１サイクル前の
タイミングで出力された信号として入力することが可能
な、双方向遷移数削減インターフェース回路である。
ック信号に同期したバスの信号に、冗長ビットを付加し
て、ハイレベルの出現比率が半数以下となるようにコー
ディングして出力するエンコード回路と、前記エンコー
ド回路の出力を、１サイクル前のタイミングで出力され
ている信号との排他的論理和をとることで、遷移数が削
減されたコードに変換する信号変換回路と、前記信号変
換回路から出力されるコードを、外部バスへ出力するた
めの駆動回路と、前記外部バスの信号を取り込む入力回
路と、この入力回路から出力された遷移数が削減された
コードを、再び、ハイレベルが削減されたコードへ復元
する信号復元回路と、ハイレベルが削減されたコードか
ら、原信号を復元するデコード回路を同一チップ上に備
え、前記外部バスからの信号を受信中に、前記入力回路
の出力を、前記信号変換回路に対し前記１サイクル前の
タイミングで出力された信号として入力することが可能
な、双方向遷移数削減インターフェース回路である。
【００１３】本発明によれば、Ｄｅｃｏｄｅｒ側で受信
中の信号を、Ｅｎｃｏｄｅｒ側へバイパスする回路を設
けることで、信号方向の切り替わり時においても、直前
にバスに出力されていた信号に対して連続的にノイズ・
パワーの削減できるコードを作成可能となる。また、第
２の発明によれば、遷移数削減のコーディング方式を、
１の数を減らすコーディングと、１の数を遷移数に変換
するコーディングの２段階に分ける。直前のサイクルの
バスのコードを参照する必要があるのは、後者のコーデ
ィング時であり、このようにすれば、バイパス経路が短
くなり、信号方向が切り替わるときのコーディングに要
する時間を削減でき、高速化を達成できる。
中の信号を、Ｅｎｃｏｄｅｒ側へバイパスする回路を設
けることで、信号方向の切り替わり時においても、直前
にバスに出力されていた信号に対して連続的にノイズ・
パワーの削減できるコードを作成可能となる。また、第
２の発明によれば、遷移数削減のコーディング方式を、
１の数を減らすコーディングと、１の数を遷移数に変換
するコーディングの２段階に分ける。直前のサイクルの
バスのコードを参照する必要があるのは、後者のコーデ
ィング時であり、このようにすれば、バイパス経路が短
くなり、信号方向が切り替わるときのコーディングに要
する時間を削減でき、高速化を達成できる。
【００１４】
【発明の実施の形態】図１に第１の発明の実施の形態を
示す。図１の回路では、図６の回路に対して、Ｄｅｃｏ
ｄｅｒ側で受信した信号を、Ｅｎｃｏｄｅｒ側へバイパ
ス経路（太線）を設けている。ＣＨＩＰ−Ｂ側の回路の
詳細は記載していないが、バス側から見てＣＨＩＰ−Ａ
側と同じ回路が搭載されている。以下、ＣＨＩＰ−Ａ側
の回路を用いて説明する。バスからの信号を受信する入
力バッファ回路（ＩＢ）の出力を分岐させ、図中のスイ
ッチＳＷを側に接続してエンコーダ回路のＸＯＲ１の
入力へバイパスする。このバイパス経路は、Ｃｈｉｐ−
Ａがデータをバスから受信している間、機能する。これ
により、受信中もバス上の信号が、エンコード回路のＸ
ＯＲ１の入力へ印加され、次にデータを出力するとき
に、受信した最後のコードに対して、遷移数の少ないコ
ードを出力できるようになる。
示す。図１の回路では、図６の回路に対して、Ｄｅｃｏ
ｄｅｒ側で受信した信号を、Ｅｎｃｏｄｅｒ側へバイパ
ス経路（太線）を設けている。ＣＨＩＰ−Ｂ側の回路の
詳細は記載していないが、バス側から見てＣＨＩＰ−Ａ
側と同じ回路が搭載されている。以下、ＣＨＩＰ−Ａ側
の回路を用いて説明する。バスからの信号を受信する入
力バッファ回路（ＩＢ）の出力を分岐させ、図中のスイ
ッチＳＷを側に接続してエンコーダ回路のＸＯＲ１の
入力へバイパスする。このバイパス経路は、Ｃｈｉｐ−
Ａがデータをバスから受信している間、機能する。これ
により、受信中もバス上の信号が、エンコード回路のＸ
ＯＲ１の入力へ印加され、次にデータを出力するとき
に、受信した最後のコードに対して、遷移数の少ないコ
ードを出力できるようになる。
【００１５】Ｃｈｉｐ−Ａ側からバスを駆動していると
きは、ＳＷを側に接続して自分自身の出力レジスタＲ
内の信号を、ＸＯＲ１の入力へ印加するように信号経路
を切り替える。バスをＣｈｉｐ−Ａ自身が駆動していな
いときは、受信しているコードをＸＯＲ１の入力へバイ
パスするように、ＳＷをに接続すればよい。
きは、ＳＷを側に接続して自分自身の出力レジスタＲ
内の信号を、ＸＯＲ１の入力へ印加するように信号経路
を切り替える。バスをＣｈｉｐ−Ａ自身が駆動していな
いときは、受信しているコードをＸＯＲ１の入力へバイ
パスするように、ＳＷをに接続すればよい。
【００１６】図２に、バス上の信号の遷移数を削減する
コーディング法の第２の従来方式を示す。これは、図５
に示す従来方式（第１の方式）と同じ効果が得られる
が、若干回路構成が異なる。図２の方式では、エンコー
ドとデコードを２段階で行う。
コーディング法の第２の従来方式を示す。これは、図５
に示す従来方式（第１の方式）と同じ効果が得られる
が、若干回路構成が異なる。図２の方式では、エンコー
ドとデコードを２段階で行う。
【００１７】図２中には、それぞれ、Ｅｎｃｏｄｅｒ
１、Ｅｎｃｏｄｅｒ２，Ｄｅｃｏｄｅｒ１，Ｄｅｃｏｄ
ｅｒ２と示した。ここで、Ｅｎｃｏｄｅｒ１とＤｅｃｏ
ｄｅｒ１、Ｅｎｃｏｄｅｒ２とＤｅｃｏｄｅｒ２がそれ
ぞれ対をなすものである。Ｅｎｃｏｄｅｒ１では、ま
ず、原入力信号にＭＳＢとして“０”を付加し、その９
ｂのコードに含まれるハイレベルの数が過半数かどうか
を判定し、過半数以上なら、すべてのビットを反転す
る。この処理は、図５の回路にも用いている過半数判定
回路とＸＯＲ回路を用いる。このような操作により、冗
長ビットの１ｂ分だけはビット幅が増えるが、ハイレベ
ル（“１”）が、ビット数の必ず半数以下となるコード
が得られる。
１、Ｅｎｃｏｄｅｒ２，Ｄｅｃｏｄｅｒ１，Ｄｅｃｏｄ
ｅｒ２と示した。ここで、Ｅｎｃｏｄｅｒ１とＤｅｃｏ
ｄｅｒ１、Ｅｎｃｏｄｅｒ２とＤｅｃｏｄｅｒ２がそれ
ぞれ対をなすものである。Ｅｎｃｏｄｅｒ１では、ま
ず、原入力信号にＭＳＢとして“０”を付加し、その９
ｂのコードに含まれるハイレベルの数が過半数かどうか
を判定し、過半数以上なら、すべてのビットを反転す
る。この処理は、図５の回路にも用いている過半数判定
回路とＸＯＲ回路を用いる。このような操作により、冗
長ビットの１ｂ分だけはビット幅が増えるが、ハイレベ
ル（“１”）が、ビット数の必ず半数以下となるコード
が得られる。
【００１８】次に、この“１”が必ず半数以下となった
９ｂのコードを、ＸＯＲとレジスタからなるＥｎｃｏｄ
ｅｒ２へ入力する。Ｅｎｃｏｄｅｒ２は、入力が“０”
なら、出力は変化せず、入力が“１”ならば、クロック
信号のタイミングで、出力が“０”、“１”、“０”，
“１”と、反転していく信号列が得られる。このＥｎｃ
ｏｄｅｒ２の入力信号として、コード中に含まれる
“１”の数が少ないコード、すなわちＥｎｃｏｄｅｒ１
の出力信号を入力すれば、結果的に、バスへの出力とし
て、遷移数の少ないコードが、図５の方式と同様に得ら
れる。受信側では、Ｅｎｃｏｄｅｒ２に対応して、Ｄｅ
ｃｏｄｅｒ２により、まず、クロック信号に同期して信
号遷移が起こった場合は“１”、信号に変化が起こらな
かった場合は“０”とするデコードを行い、次に、Ｅｎ
ｃｏｄｅｒ１に対応して、Ｄｅｃｏｄｅｒ１で、ＭＳＢ
ビットをチェックし、ＭＳＢビットが“１”なら、下位
８ｂを反転し、ＭＳＢビットが“０”なら、下位８ｂを
そのまま出力するというデコードを行う。これにより、
原信号を取り出すことができる。
９ｂのコードを、ＸＯＲとレジスタからなるＥｎｃｏｄ
ｅｒ２へ入力する。Ｅｎｃｏｄｅｒ２は、入力が“０”
なら、出力は変化せず、入力が“１”ならば、クロック
信号のタイミングで、出力が“０”、“１”、“０”，
“１”と、反転していく信号列が得られる。このＥｎｃ
ｏｄｅｒ２の入力信号として、コード中に含まれる
“１”の数が少ないコード、すなわちＥｎｃｏｄｅｒ１
の出力信号を入力すれば、結果的に、バスへの出力とし
て、遷移数の少ないコードが、図５の方式と同様に得ら
れる。受信側では、Ｅｎｃｏｄｅｒ２に対応して、Ｄｅ
ｃｏｄｅｒ２により、まず、クロック信号に同期して信
号遷移が起こった場合は“１”、信号に変化が起こらな
かった場合は“０”とするデコードを行い、次に、Ｅｎ
ｃｏｄｅｒ１に対応して、Ｄｅｃｏｄｅｒ１で、ＭＳＢ
ビットをチェックし、ＭＳＢビットが“１”なら、下位
８ｂを反転し、ＭＳＢビットが“０”なら、下位８ｂを
そのまま出力するというデコードを行う。これにより、
原信号を取り出すことができる。
【００１９】この方式は、図５の方式に比べて、必要な
ＸＯＲ回路やレジスタの数が多く、図２に示したよう
な、単に、単方向のバスで使用する場合は、図５の方式
に対して優位であるとは言えない。しかし、これを双方
向化し、バイパス経路を図１と同様に設けた場合を図３
に示す。これが第２の発明の実施形態である。
ＸＯＲ回路やレジスタの数が多く、図２に示したよう
な、単に、単方向のバスで使用する場合は、図５の方式
に対して優位であるとは言えない。しかし、これを双方
向化し、バイパス経路を図１と同様に設けた場合を図３
に示す。これが第２の発明の実施形態である。
【００２０】図３の方式では、太い線で示したバイパス
経路は、に接続したＳＷを経由してＥｎｃｏｄｅｒ２
の中のＸＯＲ２の入力へつながる。この図３の構成で
は、バイパスした信号は、Ｅｎｃｏｄｅｒ２の中にある
レジスタＲに至るまでに、ＸＯＲ２の回路だけしか経由
しない。バスの入出力の方向が切り替わり、ＣＨＩＰ−
Ｂから受信した信号をバイパスして、次のクロックタイ
ミングで出力しようとしたとき、このバイパス経路を通
る信号が、次のクロックタイミングまでに、出力のレジ
スタＲに至らなければならない。この出力レジスタＲま
での経路を、図１の回路と図３を比較すると、図１の方
式では、ＸＯＲ１、過半数判定回路、ＸＯＲ２の３つの
回路を経由するのに対して、図３の方式では、ＸＯＲ２
の回路だけである。すなわち、図１の方式では、これら
のコーディングでもっとも遅延時間を要する過半数判定
回路を、バイパスされた信号が経由することになってし
まう。このため、図１の方式では、このバイパス経路の
遅延時間によって、Ｉ／Ｏ回路のサイクル時間がリミッ
トされる恐れがある。しかし図３では、ＸＯＲ回路１段
分の遅延時間のみなので、２つのＸＯＲ回路（ＸＯＲ
１，ＸＯＲ２）と過半数判定回路を経由しなければなら
ない図１の方式に対して高速であり、このバイパス経路
を設けたことによってサイクル時間を増大させることは
ない。
経路は、に接続したＳＷを経由してＥｎｃｏｄｅｒ２
の中のＸＯＲ２の入力へつながる。この図３の構成で
は、バイパスした信号は、Ｅｎｃｏｄｅｒ２の中にある
レジスタＲに至るまでに、ＸＯＲ２の回路だけしか経由
しない。バスの入出力の方向が切り替わり、ＣＨＩＰ−
Ｂから受信した信号をバイパスして、次のクロックタイ
ミングで出力しようとしたとき、このバイパス経路を通
る信号が、次のクロックタイミングまでに、出力のレジ
スタＲに至らなければならない。この出力レジスタＲま
での経路を、図１の回路と図３を比較すると、図１の方
式では、ＸＯＲ１、過半数判定回路、ＸＯＲ２の３つの
回路を経由するのに対して、図３の方式では、ＸＯＲ２
の回路だけである。すなわち、図１の方式では、これら
のコーディングでもっとも遅延時間を要する過半数判定
回路を、バイパスされた信号が経由することになってし
まう。このため、図１の方式では、このバイパス経路の
遅延時間によって、Ｉ／Ｏ回路のサイクル時間がリミッ
トされる恐れがある。しかし図３では、ＸＯＲ回路１段
分の遅延時間のみなので、２つのＸＯＲ回路（ＸＯＲ
１，ＸＯＲ２）と過半数判定回路を経由しなければなら
ない図１の方式に対して高速であり、このバイパス経路
を設けたことによってサイクル時間を増大させることは
ない。
【００２１】
【発明の効果】本発明によれば、コーディング法の適用
によりノイズとパワーの削減を図ったインターフェース
の双方向化、およびその高速化を実現するという目的が
達成される。
によりノイズとパワーの削減を図ったインターフェース
の双方向化、およびその高速化を実現するという目的が
達成される。
【図１】第１の発明の実施例で、双方向遷移数削減コー
ディング回路である。
ディング回路である。
【図２】従来の単方向の遷移数削減コーディング回路で
ある。
ある。
【図３】第２の発明の実施例で、高速双方向遷移数削減
コーディング回路である。
コーディング回路である。
【図４】過半数判定回路である。
【図５】従来の単方向の遷移数削減コーディング回路で
ある。
ある。
【図６】不完全な双方向の遷移数削減コーディング回路
である。
である。
ＸＯＲ、ＸＯＲ１，ＸＯＲ２、ＸＯＲ３、ＸＯＲ４ 排
他的論理和回路 Ｒ クロック同期のレジスタ ＣＬＫ クロック信号 ｉｎ 入力端子 ｏｕｔ 出力端子 Ｃｈｉｐ−Ａ、Ｃｈｉｐ−Ｂ 半導体チップ Ｅｎｃｏｄｅｒ、Ｅｎｃｏｄｅｒ１、Ｅｎｃｏｄｅｒ２
信号変換回路 Ｄｅｃｏｄｅｒ、Ｄｅｃｏｄｅｒ１，Ｄｅｃｏｄｅｒ２
信号復元回路 ＩＢ 入力バッファ回路 ＯＢ 出力バッファ回路 ＭＳＢ バスの最上位ビット
他的論理和回路 Ｒ クロック同期のレジスタ ＣＬＫ クロック信号 ｉｎ 入力端子 ｏｕｔ 出力端子 Ｃｈｉｐ−Ａ、Ｃｈｉｐ−Ｂ 半導体チップ Ｅｎｃｏｄｅｒ、Ｅｎｃｏｄｅｒ１、Ｅｎｃｏｄｅｒ２
信号変換回路 Ｄｅｃｏｄｅｒ、Ｄｅｃｏｄｅｒ１，Ｄｅｃｏｄｅｒ２
信号復元回路 ＩＢ 入力バッファ回路 ＯＢ 出力バッファ回路 ＭＳＢ バスの最上位ビット
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/00 H04L 5/16 G06F 3/00
Claims (2)
- 【請求項１】複数のビットからなるクロック信号に同期
したバスの信号に、冗長ビットを付加して、この信号と
直前の外部バスへの出力信号との排他的論理和を取るこ
とにより信号遷移数を削減するコーディングを行うエン
コード回路と、信号遷移数が削減されて外部へ出力する
コードを外部バスへ出力するための駆動回路と、前記外
部バスの信号を取り込む入力回路と、前記入力回路から
出力されたコードから、原信号を復元するデコード回路
を同一チップ上に備え、前記外部バスの信号を受信中
に、前記入力回路の出力を、前記エンコード回路に対し
前記直前の外部バスへの出力信号として入力することが
可能な双方向遷移数削減インターフェース回路。 - 【請求項２】複数のビットからなるクロック信号に同期
したバスの信号に、冗長ビットを付加して、ハイレベル
の出現比率が半数以下となるようにコーディングして出
力するエンコード回路と、前記エンコード回路の出力
を、１サイクル前のタイミングで出力されている信号と
の排他的論理和をとることで、遷移数が削減されたコー
ドに変換する信号変換回路と、前記信号変換回路から出
力されるコードを、外部バスへ出力するための駆動回路
と、前記外部バスの信号を取り込む入力回路と、この入
力回路から出力された遷移数が削減されたコードを、再
び、ハイレベルが削減されたコードへ復元する信号復元
回路と、ハイレベルが削減されたコードから、原信号を
復元するデコード回路を同一チップ上に備え、前記外部
バスからの信号を受信中に、前記入力回路の出力を、前
記信号変換回路に対し前記１サイクル前のタイミングで
出力された信号として入力することが可能な、双方向遷
移数削減インターフェース回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8344866A JP3006524B2 (ja) | 1996-12-25 | 1996-12-25 | 双方向遷移数削減インターフェース回路 |
| US08/997,664 US5917364A (en) | 1996-12-25 | 1997-12-23 | Bi-directional interface circuit of reduced signal alteration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8344866A JP3006524B2 (ja) | 1996-12-25 | 1996-12-25 | 双方向遷移数削減インターフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10190751A JPH10190751A (ja) | 1998-07-21 |
| JP3006524B2 true JP3006524B2 (ja) | 2000-02-07 |
Family
ID=18372604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8344866A Expired - Fee Related JP3006524B2 (ja) | 1996-12-25 | 1996-12-25 | 双方向遷移数削減インターフェース回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5917364A (ja) |
| JP (1) | JP3006524B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222922B1 (en) | 1997-04-22 | 2001-04-24 | Silicon Laboratories, Inc. | Loop current monitor circuitry and method for a communication system |
| US6289070B1 (en) | 1997-04-22 | 2001-09-11 | Silicon Laboratories, Inc. | Digital isolation system with ADC offset calibration including coarse offset |
| US6442271B1 (en) | 1997-04-22 | 2002-08-27 | Silicon Laboratories, Inc. | Digital isolation system with low power mode |
| US6385235B1 (en) * | 1997-04-22 | 2002-05-07 | Silicon Laboratories, Inc. | Direct digital access arrangement circuitry and method for connecting to phone lines |
| US6516024B1 (en) | 1997-04-22 | 2003-02-04 | Silicon Laboratories Inc. | Digital access arrangement circuitry and method for connecting to phone lines having a DC holding circuit with low distortion and current limiting |
| US6498825B1 (en) * | 1997-04-22 | 2002-12-24 | Silicon Laboratories Inc. | Digital access arrangement circuitry and method for connecting to phone lines having a DC holding circuit with programmable current limiting |
| US6167132A (en) * | 1997-04-22 | 2000-12-26 | Silicon Laboratories, Inc. | Analog successive approximation (SAR) analog-to-digital converter (ADC) |
| US6587560B1 (en) | 1997-04-22 | 2003-07-01 | Silicon Laboratories Inc. | Low voltage circuits powered by the phone line |
| US6480602B1 (en) | 1997-04-22 | 2002-11-12 | Silicon Laboratories, Inc. | Ring-detect interface circuitry and method for a communication system |
| US6456712B1 (en) | 1997-04-22 | 2002-09-24 | Silicon Laboratories Inc. | Separation of ring detection functions across isolation barrier for minimum power |
| US6442213B1 (en) | 1997-04-22 | 2002-08-27 | Silicon Laboratories Inc. | Digital isolation system with hybrid circuit in ADC calibration loop |
| US5870046A (en) | 1997-04-22 | 1999-02-09 | Silicon Laboratories Inc. | Analog isolation system with digital communication across a capacitive barrier |
| US6137827A (en) | 1997-04-22 | 2000-10-24 | Silicon Laboratories, Inc. | Isolation system with digital communication across a capacitive barrier |
| US6307891B1 (en) | 1997-04-22 | 2001-10-23 | Silicon Laboratories, Inc. | Method and apparatus for freezing a communication link during a disruptive event |
| US6160885A (en) * | 1997-04-22 | 2000-12-12 | Silicon Laboratories, Inc. | Caller ID circuit powered through hookswitch devices |
| US6408034B1 (en) | 1997-04-22 | 2002-06-18 | Silicon Laboratories, Inc. | Framed delta sigma data with unlikely delta sigma data patterns |
| US6339048B1 (en) * | 1999-12-23 | 2002-01-15 | Elementis Specialties, Inc. | Oil and oil invert emulsion drilling fluids with improved anti-settling properties |
| US6298133B1 (en) | 1997-04-22 | 2001-10-02 | Silicon Laboratories, Inc. | Telephone line interface architecture using ringer inputs for caller ID data |
| US6430229B1 (en) | 1997-04-22 | 2002-08-06 | Silicon Laboratories Inc. | Capacitive isolation system with digital communication and power transfer |
| US6389134B1 (en) | 1997-04-22 | 2002-05-14 | Silicon Laboratories, Inc. | Call progress monitor circuitry and method for a communication system |
| US6504864B1 (en) | 1997-04-22 | 2003-01-07 | Silicon Laboratories Inc. | Digital access arrangement circuitry and method for connecting to phone lines having a second order DC holding circuit |
| US6167134A (en) * | 1997-04-22 | 2000-12-26 | Silicon Laboratories, Inc. | External resistor and method to minimize power dissipation in DC holding circuitry for a communication system |
| US6144326A (en) | 1997-04-22 | 2000-11-07 | Silicon Laboratories, Inc. | Digital isolation system with ADC offset calibration |
| US6359983B1 (en) | 1997-04-22 | 2002-03-19 | Silicon Laboratories, Inc. | Digital isolation system with data scrambling |
| KR100296787B1 (ko) | 1998-11-06 | 2001-10-26 | 구본준, 론 위라하디락사 | 액정표시장치용러쉬커런트방지회로 |
| KR100313243B1 (ko) | 1998-12-31 | 2002-06-20 | 구본준, 론 위라하디락사 | 데이터 전송 장치 및 그 방법 |
| KR100669095B1 (ko) | 1999-12-28 | 2007-01-16 | 엘지.필립스 엘시디 주식회사 | 데이터 송/수신 방법 및 장치와 이를 이용한 액정표시장치와 그 구동방법 |
| GB0024226D0 (en) * | 2000-10-04 | 2000-11-15 | Lsi Logic Corp | Improvements in or relating to the reduction of simultaneous switching noise in integrated circuits |
| DE60221235T2 (de) * | 2001-02-24 | 2008-04-10 | International Business Machines Corp. | Datenerfassungstechnik für die schnelle zeichengabe |
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| US6765410B2 (en) * | 2001-12-20 | 2004-07-20 | Sun Microsystems, Inc. | Method and apparatus for performing a hazard-free multi-bit comparison |
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| US7646649B2 (en) * | 2003-11-18 | 2010-01-12 | International Business Machines Corporation | Memory device with programmable receivers to improve performance |
| DE102004041729A1 (de) * | 2004-08-28 | 2005-11-03 | Infineon Technologies Ag | Integrierter Baustein mit mehreren Ausgangsanschlüssen und Verfahren zum Ausgeben von Ausgangssignalen |
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| US20210004347A1 (en) * | 2020-09-23 | 2021-01-07 | Intel Corporation | Approximate data bus inversion technique for latency sensitive applications |
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|---|---|---|---|---|
| GB9127112D0 (en) * | 1991-12-20 | 1992-02-19 | Schlumberger Ind Ltd | Smart displacement sensor |
| US5384808A (en) * | 1992-12-31 | 1995-01-24 | Apple Computer, Inc. | Method and apparatus for transmitting NRZ data signals across an isolation barrier disposed in an interface between adjacent devices on a bus |
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-
1996
- 1996-12-25 JP JP8344866A patent/JP3006524B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-23 US US08/997,664 patent/US5917364A/en not_active Expired - Lifetime
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|---|---|
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