JP2973231B2 - Power circuit - Google Patents

Power circuit

Info

Publication number
JP2973231B2
JP2973231B2 JP2507640A JP50764090A JP2973231B2 JP 2973231 B2 JP2973231 B2 JP 2973231B2 JP 2507640 A JP2507640 A JP 2507640A JP 50764090 A JP50764090 A JP 50764090A JP 2973231 B2 JP2973231 B2 JP 2973231B2
Authority
JP
Japan
Prior art keywords
circuit
power supply
voltage
control signal
liquid crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2507640A
Other languages
Japanese (ja)
Inventor
秀明 横内
辰夫 西牧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2507640A priority Critical patent/JP2973231B2/en
Priority claimed from PCT/JP1990/000672 external-priority patent/WO1990014625A1/en
Application granted granted Critical
Publication of JP2973231B2 publication Critical patent/JP2973231B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Liquid Crystal Display Device Control (AREA)

Description

【発明の詳細な説明】 技術分野 本発明は、液晶表示装置に用いられる電源回路のよう
に、異なった電圧値の複数の出力電圧を負荷に出力する
電源回路、特に電源電圧の低下時における対策に関す
る。
Description: TECHNICAL FIELD The present invention relates to a power supply circuit that outputs a plurality of output voltages having different voltage values to a load, such as a power supply circuit used in a liquid crystal display device, and in particular, measures against a decrease in the power supply voltage. About.

発明の背景 例えば従来の液晶表示回路の電源回路は、電源電圧の
高低に関わらず一定の出力電圧を送出する定電圧回路と
定電圧回路の出力電圧を昇降圧して異なった電圧値の複
数の出力電圧を送出する昇降圧回路から構成され、この
複数の出力電圧を駆動電圧として液晶表示パネルに供給
して駆動していた。
BACKGROUND OF THE INVENTION For example, a conventional power supply circuit of a liquid crystal display circuit includes a constant voltage circuit that sends out a constant output voltage regardless of the level of the power supply voltage, and a plurality of outputs having different voltage values by stepping up and down the output voltage of the constant voltage circuit. It is composed of a step-up / step-down circuit for transmitting a voltage, and the plurality of output voltages are supplied as driving voltages to a liquid crystal display panel to be driven.

しかし、従来の液晶表示回路の電源回路では、広い電
源電圧範囲にわたって低消費電力で液晶表示品質を保つ
ことができなかった。
However, the power supply circuit of the conventional liquid crystal display circuit cannot maintain the liquid crystal display quality with low power consumption over a wide power supply voltage range.

例えば、0V,1V,2V,3V,4Vの5値の電圧を必要とする液
晶表示パネルを駆動する場合について考えてみる。定電
圧回路で2Vの液晶駆動電圧を発生させ、昇降圧回路でこ
の2Vの液晶駆動電圧を基準として1V,3V,4Vの液晶駆動電
圧を発生させる場合においては、電源電圧が2Vより低く
なったときは定電圧回路が2Vの液晶駆動電圧を発生させ
ることができなくなり、その結果昇降圧回路も上記の液
晶駆動電圧を発生させることができなくなる。従って、
液晶駆動電圧は電源電圧の低下に応じて低くなってしま
い、液晶表示のコントラストが劣化してしまうという問
題点があった。
For example, consider the case of driving a liquid crystal display panel that requires five values of voltages of 0V, 1V, 2V, 3V, and 4V. When a constant voltage circuit generates a 2V liquid crystal drive voltage, and a buck-boost circuit generates a 1V, 3V, 4V liquid crystal drive voltage based on this 2V liquid crystal drive voltage, the power supply voltage is lower than 2V At this time, the constant voltage circuit cannot generate the liquid crystal driving voltage of 2 V, and as a result, the step-up / step-down circuit cannot generate the liquid crystal driving voltage. Therefore,
There is a problem that the liquid crystal driving voltage decreases as the power supply voltage decreases, and the contrast of the liquid crystal display deteriorates.

また、定電圧回路で1Vの液晶駆動電圧を発生させ、昇
降圧回路で2V,3V,4Vの液晶駆動電圧を発生させるような
場合には、電源電圧が1Vに低下するまでは液晶パネルの
表示品質は確保されるが、コンデンサの充放電による電
荷の損失が大きく消費電流が大きくなってしまい、電源
を構成する電池の寿命が短くなるという問題点があっ
た。
If the constant voltage circuit generates a 1V liquid crystal drive voltage and the buck / boost circuit generates a 2V, 3V, or 4V liquid crystal drive voltage, the display on the liquid crystal panel will remain until the power supply voltage drops to 1V. Although quality is ensured, there is a problem that charge loss due to charge and discharge of the capacitor is large, current consumption is increased, and the life of a battery constituting a power supply is shortened.

発明の開示 本発明は電源電圧の変動、特に電源電圧の低下に対し
て適切に対応し、かつ消費電流の増大を防ぐことを可能
にした電源回路を提供することを目的とする。
DISCLOSURE OF THE INVENTION It is an object of the present invention to provide a power supply circuit capable of appropriately coping with fluctuations in power supply voltage, particularly a decrease in power supply voltage, and preventing an increase in current consumption.

本発明に係る電源回路は、所定のモード制御信号に対
応した電圧を出力する定電圧回路と、所定のモード制御
信号に基づいた割合で定電圧回路の出力電圧を、昇圧又
は降圧して異なった複数の出力電圧を送出する昇降圧回
路とを有する。そして、この定電圧回路及び/又は昇降
圧回路の出力は負荷、例えば液晶表示パネルを駆動する
液晶駆動回路に液晶駆動電圧として供給される。
The power supply circuit according to the present invention has a constant voltage circuit that outputs a voltage corresponding to a predetermined mode control signal, and an output voltage of the constant voltage circuit at a rate based on the predetermined mode control signal. A step-up / step-down circuit for transmitting a plurality of output voltages. The output of the constant voltage circuit and / or the step-up / step-down circuit is supplied as a liquid crystal driving voltage to a load, for example, a liquid crystal driving circuit for driving a liquid crystal display panel.

ここで、所定のモード制御信号を発生する手段として
は、電源電圧判定回路又は重負荷検出回路がある。電源
電圧判定回路は電源電圧と所定の基準電圧とを比較し
て、その比較結果に対応したモード制御信号を出力す
る。
Here, the means for generating the predetermined mode control signal includes a power supply voltage determination circuit or a heavy load detection circuit. The power supply voltage determination circuit compares the power supply voltage with a predetermined reference voltage and outputs a mode control signal corresponding to the comparison result.

例えば、電源電圧が基準電圧に比べて同じか或いは高
いと判断された場合には、それに対応したモード制御信
号を定電圧回路及び昇降圧回路に送出する。定電圧回路
はそのモード制御信号に対応した高い電圧を出力し、ま
た昇降圧回路はその高い出力電圧を所定の割合で昇圧又
は降圧して複数の電圧を出力する。
For example, when it is determined that the power supply voltage is equal to or higher than the reference voltage, a corresponding mode control signal is sent to the constant voltage circuit and the step-up / step-down circuit. The constant voltage circuit outputs a high voltage corresponding to the mode control signal, and the step-up / step-down circuit boosts or steps down the high output voltage at a predetermined ratio to output a plurality of voltages.

また、電源電圧が低いと判断された場合には定電圧回
路はそのときのモード制御信号に対応した低い電圧を出
力し、また、昇降圧回路は低い出力電圧を上記の場合と
は異なった割合で昇圧又は降圧して複数の電圧を出力す
る。そして、このときの定電圧回路及び昇降圧回路の全
体の出力は、電源電圧が同じか或いは高いと判断された
ときと同一になる。
When it is determined that the power supply voltage is low, the constant voltage circuit outputs a low voltage corresponding to the mode control signal at that time, and the step-up / step-down circuit outputs the low output voltage at a different rate from the above case. To output a plurality of voltages. Then, the outputs of the whole of the constant voltage circuit and the step-up / down circuit at this time are the same as when it is determined that the power supply voltage is the same or higher.

また、重負荷検出回路は、電源に接続されている負荷
は予め分っているので、重負荷に相当するような負荷が
駆動される場合にはそれに対応したモード制御信号を出
力する。つまり、重負荷が駆動される場合というのはそ
の消費電流は大であり、電源即ち電池の内部抵抗による
電圧降下が大となって電源電圧が低下するのは必須であ
るから、上述の場合のように電源電圧が低下してからそ
れを検出するのではなく、電源電圧が実際に低下する前
に、電源電圧が低下した場合と同様な処理をする。
Further, since the load connected to the power supply is known in advance, when the load corresponding to the heavy load is driven, the heavy load detection circuit outputs a mode control signal corresponding thereto. In other words, when a heavy load is driven, the current consumption is large, and it is essential that the voltage drop due to the internal resistance of the power supply, that is, the battery, increases and the power supply voltage decreases. Instead of detecting after the power supply voltage has dropped, the same processing as when the power supply voltage drops before the power supply voltage actually drops is performed.

従って、本発明においては電源電圧が高い場合には定
電圧回路の出力を高くし、また、電源電圧が低い場合又
は重負荷が駆動される場合にはは定電圧回路の出力を低
くして昇降圧回路の昇降圧の割合を前記の場合と異なら
せ、負荷に供給する電圧を同一にするようにしたので、
電源電圧の変動にかかわらず負荷を安定して駆動させる
ことができる。そして、定電圧回路が低い電圧を出力す
るのは、電源電圧が基準電圧より低い場合或いは重負荷
が駆動する場合だけであり、それ以外は高い電圧を出力
するようにしているので全体として低消費電力で負荷を
駆動させることができ、電源として電池を用いた場合に
は長寿命化が可能になっている。
Therefore, in the present invention, the output of the constant voltage circuit is increased when the power supply voltage is high, and the output of the constant voltage circuit is decreased when the power supply voltage is low or heavy load is driven. Since the ratio of the step-up / step-down of the voltage circuit is made different from the above case, and the voltage supplied to the load is made the same,
The load can be driven stably irrespective of fluctuations in the power supply voltage. The constant voltage circuit outputs a low voltage only when the power supply voltage is lower than the reference voltage or when a heavy load is driven. In other cases, the constant voltage circuit outputs a high voltage. The load can be driven by electric power, and the life can be extended when a battery is used as a power supply.

図面の簡単な説明 第1図は本発明の一実施例に係る電源回路を液晶表示
パネルの駆動用電源として用いた例を示すブロック図で
ある。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an example in which a power supply circuit according to one embodiment of the present invention is used as a power supply for driving a liquid crystal display panel.

第2図は前記実施例の定電圧回路の回路図である。 FIG. 2 is a circuit diagram of the constant voltage circuit of the embodiment.

第3図は前記実施例の昇降圧回路の回路図である。 FIG. 3 is a circuit diagram of the step-up / step-down circuit of the embodiment.

第4図は第3図の昇降圧回路の動作説明図である。 FIG. 4 is an explanatory diagram of the operation of the step-up / step-down circuit of FIG.

発明を実施するための最良の形態 第1図に示す液晶表示パネルの駆動用電源回路は1チ
ップ半導体50に内蔵されており、定電圧回路1は1Vを出
力するモードと2Vを出力するモードを備えている。昇降
圧回路2は定電圧回路1の出力7を昇降圧するために電
荷を充放電するためのコンデンサ6を外付けしている。
昇降圧回路2は定電圧回路1の出力7が2Vのときは定電
圧回路1の出力7を降圧して出力端子8に1Vを出力し、
定電圧回路1の出力7を昇圧して出力端子10,11にそれ
ぞれ3V、4Vを出力する。このとき出力端子9には定電圧
回路出力7と同じ電位の2Vが出力される。
BEST MODE FOR CARRYING OUT THE INVENTION A driving power supply circuit for a liquid crystal display panel shown in FIG. 1 is built in a one-chip semiconductor 50, and a constant voltage circuit 1 has a mode of outputting 1V and a mode of outputting 2V. Have. The step-up / step-down circuit 2 is externally provided with a capacitor 6 for charging and discharging an electric charge in order to step-up / step-down the output 7 of the constant voltage circuit 1.
When the output 7 of the constant voltage circuit 1 is 2V, the step-up / step-down circuit 2 steps down the output 7 of the constant voltage circuit 1 and outputs 1V to the output terminal 8,
The output 7 of the constant voltage circuit 1 is boosted to output 3V and 4V to output terminals 10 and 11, respectively. At this time, 2 V of the same potential as the constant voltage circuit output 7 is output to the output terminal 9.

なお、ここで「1V」、「2V」、「3V」及び「4V」は絶
対値を示すものであり、例えば正極を接地電位とした場
合には負の値を示すことになる。
Here, “1V”, “2V”, “3V” and “4V” indicate absolute values, and for example, indicate a negative value when the positive electrode is set to the ground potential.

また、定電圧回路1の出力7が1Vのときは、昇降圧回
路2は定電圧回路1の出力7を昇圧して出力端子9,10,1
1にそれぞれ2V,3V,4Vが出力され、出力端子8には定電
圧回路1の出力7と同じ電位の1Vが出力される。
When the output 7 of the constant voltage circuit 1 is 1 V, the step-up / step-down circuit 2 boosts the output 7 of the constant voltage circuit 1 to output terminals 9, 10, and 1.
1 outputs 2 V, 3 V, and 4 V, respectively, and an output terminal 8 outputs 1 V having the same potential as the output 7 of the constant voltage circuit 1.

電源電圧判定回路3は電源電圧が2Vより高いか低いか
を判定する。この電源電圧判定回路3は図示のように電
源電圧を抵抗R1とR2とで分圧し、その分圧電位と基準電
圧発生回路31の基準電圧とを比較回路32で比較して、そ
の比較結果を出力している。
The power supply voltage determination circuit 3 determines whether the power supply voltage is higher or lower than 2V. The power supply voltage determination circuit 3 divides the power supply voltage by resistors R1 and R2 as shown in the figure, compares the divided potential with a reference voltage of a reference voltage generation circuit 31 by a comparison circuit 32, and compares the comparison result. Output.

重負荷検出回路4は例えば外付ブザーのような重負荷
回路が動作するときにその動作を検出する。ここで重負
荷回路について説明する。CPU部15は所定の負荷、ここ
ではブザーを鳴鐘させるときにはブザー制御レジスタ16
のD端子に“1"を書き込む。このブザー制御レジスタ16
の出力はアンドゲート17を開き、アンドゲート17からは
ブザークロック信号18が送出される。このブザークロッ
ク信号18は通常2kHz〜8kHzの周波数であり、ブザードラ
イバ19及びトランジスタ20を介して圧電ブザー21を鳴鐘
させる。圧電ブザー21に並列接続された昇圧コイル22は
電源電圧(VDD−VSS間電圧)が低いと圧電ブザー21の音
圧が小さくなってしまうために、そのインダクタンスの
逆起電力を利用して圧電ブザー21に印加される電圧を上
昇させ、圧電ブザー21の音圧を大きくする。この圧電ブ
ザー21の鳴鐘時には類mAの電流が流れ、電池が疲弊して
いるときなどのように、電池の内部インピーダンスが高
い場合には、電池の内部インピーダンスによる電圧降下
により電池の出力電圧が下がってしまう。
The heavy load detection circuit 4 detects the operation of a heavy load circuit such as an external buzzer when it operates. Here, the heavy load circuit will be described. The CPU section 15 has a predetermined load, here, the buzzer control register 16 when the buzzer sounds.
"1" is written to the D terminal. This buzzer control register 16
Opens an AND gate 17, from which a buzzer clock signal 18 is sent. The buzzer clock signal 18 has a frequency of usually 2 kHz to 8 kHz, and causes the piezoelectric buzzer 21 to ring through a buzzer driver 19 and a transistor 20. When the power supply voltage (voltage between V DD and V SS ) is low, the sound pressure of the piezoelectric buzzer 21 decreases because the boost coil 22 connected in parallel to the piezoelectric buzzer 21 uses the back electromotive force of the inductance. The voltage applied to the piezoelectric buzzer 21 is increased to increase the sound pressure of the piezoelectric buzzer 21. When the piezoelectric buzzer 21 rings, a current of about mA flows and when the internal impedance of the battery is high, such as when the battery is exhausted, the output voltage of the battery is reduced due to the voltage drop due to the internal impedance of the battery. Will go down.

従って、ブザーの鳴鐘時のように重負荷が駆動される
ときには、CPU部15から重負荷検出回路4を構成してい
る重負荷モード設定レジスタのD端子に“1"を書き込
み、その出力を“1"として送出する。勿論、ブザーの駆
動を停止するときには重負荷モード設定レジスタに“0"
を書き込んで、通常のモードに戻す必要がある。
Therefore, when a heavy load is driven, such as when a buzzer sounds, "1" is written from the CPU unit 15 to the D terminal of the heavy load mode setting register constituting the heavy load detection circuit 4, and its output is output. Transmit as "1". Of course, when stopping driving of the buzzer, “0” is set in the heavy load mode setting register.
To return to the normal mode.

液晶電源制御手段5はオア回路からなり、電源電圧判
定回路3の出力と重負荷検出回路4の出力とのオア論理
を求めてモード制御信号を定電圧回路1及び昇降圧回路
2に出力する。
The liquid crystal power supply control means 5 comprises an OR circuit, obtains an OR logic between the output of the power supply voltage determination circuit 3 and the output of the heavy load detection circuit 4, and outputs a mode control signal to the constant voltage circuit 1 and the step-up / step-down circuit 2.

液晶電源制御手段5は、例えば電源電圧判定回路3
が、電源電圧が2Vより高いと判定した場合、定電圧回路
1の出力を2Vにし昇降圧回路2の動作も[1V降圧・3V,4
V昇圧]モードにし、電源電圧が2Vより低いと判定した
場合には定電圧回路1の出力を1Vに切り替えるとともに
昇降圧回路2の動作を[2V,3V,4V昇圧]モードに切り替
えさせる。
The liquid crystal power supply control means 5 includes, for example, the power supply voltage determination circuit 3
However, if it is determined that the power supply voltage is higher than 2V, the output of the constant voltage circuit 1 is set to 2V, and the operation of the step-up / step-down circuit 2 is also [1V step-down / 3V, 4
When the power supply voltage is determined to be lower than 2 V, the output of the constant voltage circuit 1 is switched to 1 V and the operation of the step-up / step-down circuit 2 is switched to the [2 V, 3 V, 4 V boost] mode.

また、液晶電源制御手段5は重負荷検出回路4より出
力されるモード制御信号に応じて通常動作時すなわち重
負荷時ではないときは定電圧回路1の出力を2Vにし昇降
圧回路2の動作も[1V降圧・3V,4V昇圧]モードにし、
重負荷動作時には定電圧回路1の出力を1Vに切り替える
とともに昇降圧回路2の動作を[2V,3V,4V昇圧]モード
に切り替える。
Further, the liquid crystal power supply control means 5 sets the output of the constant voltage circuit 1 to 2 V during normal operation, that is, when the load is not heavy, in response to the mode control signal output from the heavy load detection circuit 4, and also operates the step-up / step-down circuit 2. Set to [1V step-down / 3V, 4V step-up] mode,
At the time of heavy load operation, the output of the constant voltage circuit 1 is switched to 1V and the operation of the step-up / step-down circuit 2 is switched to the [2V, 3V, 4V step-up] mode.

液晶駆動回路12は昇降圧回路2からの液晶駆動電圧1
V,2V,3V,4Vを入力すると共にCPU部15からの画像情報25
を入力し、画像情報25に基づいて適宜液晶駆動電圧を選
択して液晶表示信号13を液晶表示パネル14に出力し、液
晶表示パネル14はその液晶表示信号13に基づいて画像を
表示する。
The liquid crystal drive circuit 12 receives the liquid crystal drive voltage 1 from the step-up / step-down circuit 2.
V, 2V, 3V, 4V and image information 25 from CPU unit 15
Is input, a liquid crystal driving voltage is appropriately selected based on the image information 25, and a liquid crystal display signal 13 is output to the liquid crystal display panel 14. The liquid crystal display panel 14 displays an image based on the liquid crystal display signal 13.

第2図は定電圧回路1の一例を示す回路図である。 FIG. 2 is a circuit diagram showing an example of the constant voltage circuit 1.

接続点103にはPMOS−FET101と102のしきい値電圧の差
が基準電圧として出力される。ここで、PMOS−FET101は
デプレッション型FETであり、PMOS−FET102はエンハン
スメント型FETである。PMOS−FET101と102のしきい値電
圧の差をポリシリコンゲートの仕事関数差でつくる場合
には安定して約1Vを発生させることが可能である。な
お、接続点103の基準電圧はVDDに対する一定電圧として
出力される。5つのMOS−FET104,105,106,107,108はオ
ペアンプの差動増幅回路であり、差動バッファ回路を構
成している。
The difference between the threshold voltages of the PMOS-FETs 101 and 102 is output to the connection point 103 as a reference voltage. Here, the PMOS-FET 101 is a depression type FET, and the PMOS-FET 102 is an enhancement type FET. When the difference between the threshold voltages of the PMOS-FETs 101 and 102 is created by the work function difference of the polysilicon gate, it is possible to stably generate about 1V. Note that the reference voltage at the connection point 103 is output as a constant voltage with respect to VDD . The five MOS-FETs 104, 105, 106, 107, and 108 are differential amplifier circuits of an operational amplifier, and constitute a differential buffer circuit.

モード制御信号HVLD113は定電圧回路1の出力モード
を制御する信号であり、HVLDがLOWのときは基準電圧が
帰還抵抗109と110によって増幅され基準電圧の2倍の電
圧が端子112よりVL2として出力される。また、HVLDがHI
GHのときは基準電圧と同じ電位の電圧が端子111よりVL1
として出力される。
The mode control signal HVLD113 is a signal for controlling the output mode of the constant voltage circuit 1. When HVLD is LOW, the reference voltage is amplified by the feedback resistors 109 and 110, and a voltage twice the reference voltage is output as VL2 from the terminal 112. Is done. HVLD is HI
At the time of GH, the voltage of the same potential as the reference voltage
Is output as

このように基準電圧がVDD(零電位)に対して−1Vと
設定された場合、HVLDがLOWのときVL2に−2Vが出力さ
れ、HVLDがHIGHのときはVL1に−1Vが出力される。
Thus, when the reference voltage is set to -1 V with respect to V DD (zero potential), -2 V is output to VL2 when HVLD is LOW, and -1 V is output to VL1 when HVLD is HIGH .

第3図は昇降圧回路2の一例を示す回路図である。20
1のfAと202のfBはクロック信号であり、そのタイミング
チャートは第4図に示した通りである。なお、充放電の
タイミングが重なるのを防ぐために、クロック信号fA
立下がりとfBの立上がりとの間に時間差Δtを設けてい
る。レベル変換器204,205,206,207,208,209,210および2
11は上述のクロック信号を含む制御信号をより高い振幅
の信号に変換するレベル変換回路である。
FIG. 3 is a circuit diagram showing an example of the step-up / step-down circuit 2. 20
F B of 1 f A and 202 is a clock signal, the timing chart is as shown in Figure 4. In order to prevent the overlap timing of the charging and discharging, and a time difference Δt between the rising of falling and f B of the clock signal f A. Level translators 204, 205, 206, 207, 208, 209, 210 and 2
Reference numeral 11 denotes a level conversion circuit for converting a control signal including the above-described clock signal into a signal having a higher amplitude.

この昇降圧回路2においては、クロック信号fAがHIG
H、クロック信号fBがLOWのタイミングAとfAがLOW、fB
がHIGHのタイミングBとで、電荷のトランスファ・コン
デンサ(第3図の212,213,214)とVDDからVL4までの電
源端子との接続状態を変化させることで昇降圧動作を実
現している。HVLDがLOWのときは VL2を1/2降圧してVL1を、 VL2を1.5倍昇圧してVL3を、 VL2を2倍昇圧してVL4を それぞれ発生している。
In the step-up / step-down circuit 2, the clock signal f A
H, the clock signal f B is LOW timing A and f A the LOW, f B
At the timing B of HIGH, the step-up / step-down operation is realized by changing the connection state between the charge transfer capacitors (212, 213, 214 in FIG. 3) and the power supply terminals from VDD to VL4. When HVLD is LOW, VL2 is reduced by 1/2 to generate VL1, VL2 is increased by 1.5 times to generate VL3, and VL2 is doubled to generate VL4.

また、HVLDがHIGHのときは VL1を2倍昇圧してVL2を、 VL1を3倍昇圧してVL3を、 VL1を4倍昇圧してVL4を それぞれ発生している。 When HVLD is HIGH, VL1 is boosted twice to generate VL2, VL1 is boosted three times to generate VL3, and VL1 is boosted four times to generate VL4.

それぞれのモードでのトランスファ・コンデンサの接
続状態については第4図に示すとおりである。
The connection state of the transfer capacitor in each mode is as shown in FIG.

液晶電源制御手段5は直接電源電圧判定回路3の出力
や重負荷制御回路4からの出力を受けて液晶電源を制御
する場合もあれば、マイクロコンピュータなどのように
ソフトウェアで制御するようにしてもよい。
The liquid crystal power supply control means 5 may control the liquid crystal power supply by directly receiving the output of the power supply voltage determination circuit 3 or the output of the heavy load control circuit 4, or may control the liquid crystal power supply by software such as a microcomputer. Good.

なお、上述の実施例においては重負荷検出回路4とし
てD型フリップフロップ回路を用いた例を示したが、他
の型式のフリップフロップ回路でもよいし、また、ブザ
ー回路のブザー制御レジスタ16を構成しているフリップ
フロップ回路をそのまま利用してもよい。
In the above-described embodiment, an example in which a D-type flip-flop circuit is used as the heavy load detection circuit 4 has been described. However, another type of flip-flop circuit may be used, or the buzzer control register 16 of the buzzer circuit may be configured. The flip-flop circuit used may be used as it is.

産業上の利用可能性 この発明に係る電源回路は液晶表示装置用の電源回路
だけでなく、定電圧回路と昇降圧回路との組合せにより
多値電圧を出力する必要があるものであれば同様に適用
される。
INDUSTRIAL APPLICABILITY The power supply circuit according to the present invention is not limited to a power supply circuit for a liquid crystal display device, but may be any other power supply circuit that needs to output a multi-level voltage by a combination of a constant voltage circuit and a step-up / down circuit. Applied.

フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G05F 1/00 - 5/00 H02M 3/00 - 3/44 Continuation of the front page (58) Field surveyed (Int.Cl. 6 , DB name) G05F 1/00-5/00 H02M 3/00-3/44

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】モード制御信号に対応した電圧を出力する
定電圧回路と、 前記定電圧回路の出力電圧を入力し、前記モード制御信
号に基づいた割合で、入力電圧を昇圧又は降圧して複数
の出力電圧を送出する昇降圧回路と を有することを特徴とする電源回路。
1. A constant voltage circuit for outputting a voltage corresponding to a mode control signal, and an output voltage of the constant voltage circuit is input, and a plurality of input voltages are stepped up or down at a rate based on the mode control signal. And a step-up / step-down circuit for transmitting the output voltage of the power supply.
【請求項2】電源電圧と所定の基準電圧とを比較して、
その比較結果に対応したモード制御信号を送出する電源
電圧判定回路を有する請求の範囲第1項記載の電源回
路。
2. A power supply voltage is compared with a predetermined reference voltage.
2. The power supply circuit according to claim 1, further comprising a power supply voltage determination circuit for transmitting a mode control signal corresponding to the comparison result.
【請求項3】外付けされた所定の負荷が駆動されると
き、その駆動を検出し、その検出結果に対応したモード
制御信号を送出する重負荷検出回路を有する請求の範囲
第1項記載の電源回路。
3. A heavy load detection circuit according to claim 1, further comprising a heavy load detection circuit for detecting a drive when a predetermined external load is driven and transmitting a mode control signal corresponding to the detection result. Power circuit.
【請求項4】外付けされた所定の負荷が駆動されると
き、その駆動を検出し、その検出結果に対応したモード
制御信号を送出する重負荷検出回路を有する請求の範囲
第2項記載の電源回路。
4. A heavy load detecting circuit according to claim 2, further comprising a heavy load detecting circuit for detecting a drive when a predetermined external load is driven and transmitting a mode control signal corresponding to the detected result. Power circuit.
【請求項5】電源電圧判定回路からのモード制御信号及
び重負荷検出回路からのモード制御信号のオア論理を求
めて、モード制御信号として定電圧回路及び昇降圧回路
に出力する請求の範囲第4項記載の電源回路。
5. A mode control signal from a power supply voltage judgment circuit and an OR logic of a mode control signal from a heavy load detection circuit are obtained and output to a constant voltage circuit and a step-up / step-down circuit as a mode control signal. Power supply circuit described in the paragraph.
【請求項6】画像情報を出力するCPUと、定電圧回路及
び昇降圧回路の出力電圧を液晶駆動用電圧として入力す
ると共に、CPUから画像情報を入力して、外付された液
晶表示パネルに表示信号を送出する液晶表示駆動回路と
を備え、液晶表示装置用の電源回路として用いた請求の
範囲第5項記載の電源回路。
6. A CPU for outputting image information, an output voltage of a constant voltage circuit and an output voltage of a step-up / step-down circuit are input as a liquid crystal driving voltage, and image information is input from the CPU to an external liquid crystal display panel. 6. The power supply circuit according to claim 5, further comprising a liquid crystal display drive circuit for transmitting a display signal, wherein the power supply circuit is used as a power supply circuit for a liquid crystal display device.
【請求項7】各部材を1チップの半導体装置で構成して
なる請求の範囲第5項記載の電源回路。
7. The power supply circuit according to claim 5, wherein each member is constituted by a one-chip semiconductor device.
【請求項8】昇降圧回路の外付コンデンサ用の端子を設
けた請求の範囲第7項記載の電源回路。
8. The power supply circuit according to claim 7, wherein a terminal for an external capacitor of the step-up / step-down circuit is provided.
JP2507640A 1989-05-26 1990-05-25 Power circuit Expired - Lifetime JP2973231B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2507640A JP2973231B2 (en) 1989-05-26 1990-05-25 Power circuit

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP1-133020 1989-05-26
JP13301989 1989-05-26
JP13302089 1989-05-26
JP1-133019 1989-05-26
JP12260690 1990-05-11
JP2-122606 1990-05-11
JP2507640A JP2973231B2 (en) 1989-05-26 1990-05-25 Power circuit
PCT/JP1990/000672 WO1990014625A1 (en) 1989-05-26 1990-05-25 Power source circuit

Publications (1)

Publication Number Publication Date
JP2973231B2 true JP2973231B2 (en) 1999-11-08

Family

ID=27470868

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2507640A Expired - Lifetime JP2973231B2 (en) 1989-05-26 1990-05-25 Power circuit

Country Status (1)

Country Link
JP (1) JP2973231B2 (en)

Similar Documents

Publication Publication Date Title
KR0151839B1 (en) Power source circuit
US6456154B2 (en) Drive control circuit of charged pump circuit
CN100390853C (en) Efficient liquid crystal display drive voltage generating circuit and its method
JP3147395B2 (en) Integrated circuits and electronic equipment
JP3666805B2 (en) DC / DC converter
US7986131B2 (en) Booster power supply circuit and control method therefor and driver IC
JP4823604B2 (en) Soft start circuit, power supply, electrical equipment
US6617832B1 (en) Low ripple scalable DC-to-DC converter circuit
US7099167B2 (en) Step-down circuit, power supply circuit, and semiconductor integrated circuit
JP4689394B2 (en) Semiconductor integrated circuit
US6304256B1 (en) Display unit
JP2003348822A (en) Voltage conversion control circuit and method
JP3732173B2 (en) Power supply device and liquid crystal display device using the same
US5861735A (en) Switching power supply circuit
WO2010106723A1 (en) Semiconductor apparatus and method of controlling operation thereof
US20050012542A1 (en) Power supply
JP3148070B2 (en) Voltage conversion circuit
JP2004341574A (en) Power supply circuit
JP2006050778A (en) Charge pump circuit
JP3281290B2 (en) Voltage generating circuit and liquid crystal display device having the same
US20050180227A1 (en) Booster circuit
JP2973231B2 (en) Power circuit
JP4357698B2 (en) Reset circuit and power supply device
JP2912498B2 (en) Semiconductor storage device
JP2002272091A (en) Voltage doubler dc/dc converter

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080903

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080903

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090903

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090903

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100903

Year of fee payment: 11

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100903

Year of fee payment: 11