JP2953438B2 - ハイウェイスイッチ制御方式および方法 - Google Patents
ハイウェイスイッチ制御方式および方法Info
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- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電子交換機の時分
割スイッチに関し、特にマルチプロセッサ方式の電子交
換機における、Ｔ−Ｓ−Ｔ３段構成のスイッチの時分割
多重のハイウェイスイッチ制御方式および方法に関する
ものである。
割スイッチに関し、特にマルチプロセッサ方式の電子交
換機における、Ｔ−Ｓ−Ｔ３段構成のスイッチの時分割
多重のハイウェイスイッチ制御方式および方法に関する
ものである。
【０００２】
【従来の技術】従来、マルチプロセッサ方式の電子交換
機では、負荷分散の目的で一定の端末収容毎にプロセッ
サを設ける方式がー般的に用いられている（例えば、特
開昭６１−５８３９７号公報など参照）。このようなマ
ルチプロセッサ方式の電子交換機で、大容量のスイッチ
を構成する際には、一般によく知られているＴ−Ｓ−Ｔ
３段構成の時分割スイッチを構成し、分散設置された複
数の１段目のＴ段と３段目のＴ段を対応して分散設置さ
れた複数のプロセッサがそれぞれ制御し、２段目のＳ段
については、前述のプロセッサとは別のプロセッサが集
中して制御する方式が採用されていた。
機では、負荷分散の目的で一定の端末収容毎にプロセッ
サを設ける方式がー般的に用いられている（例えば、特
開昭６１−５８３９７号公報など参照）。このようなマ
ルチプロセッサ方式の電子交換機で、大容量のスイッチ
を構成する際には、一般によく知られているＴ−Ｓ−Ｔ
３段構成の時分割スイッチを構成し、分散設置された複
数の１段目のＴ段と３段目のＴ段を対応して分散設置さ
れた複数のプロセッサがそれぞれ制御し、２段目のＳ段
については、前述のプロセッサとは別のプロセッサが集
中して制御する方式が採用されていた。
【０００３】図１０は従来の時分割スイッチの構成例を
示すブロック図である。図１０では、従来のＴ−Ｓ−Ｔ
３段構成の時分割スイッチ系は、１次スイッチ１１，１
２〜１ｎ、２次スイッチ２１，２２〜２ｎ、３次スイッ
チ３１，３２〜３ｎ、１次スイッチと３次スイッチとを
制御するプロセッサ４１，４２〜４ｎ、２次スイッチ２
１，２２〜２ｎを制御するプロセッサ４０、そしてプロ
セッサ４０，４１，４２〜４ｎの間を接続するプロセッ
サ間バス６０から成っている。
示すブロック図である。図１０では、従来のＴ−Ｓ−Ｔ
３段構成の時分割スイッチ系は、１次スイッチ１１，１
２〜１ｎ、２次スイッチ２１，２２〜２ｎ、３次スイッ
チ３１，３２〜３ｎ、１次スイッチと３次スイッチとを
制御するプロセッサ４１，４２〜４ｎ、２次スイッチ２
１，２２〜２ｎを制御するプロセッサ４０、そしてプロ
セッサ４０，４１，４２〜４ｎの間を接続するプロセッ
サ間バス６０から成っている。
【０００４】プロセッサ４０は、２次スイッチ２１，２
２〜２ｎを制御するため、各々の２次スイッチの空きタ
イムスロット情報をメモリ９０に記憶している。１次ス
イッチ１１，１２〜１ｎからは、各々出力ハイウェイ７
１，７２〜７ｎが、全ての２次スイッチ２１，２２〜２
ｎに接続されている。また２次スイッチ２１，２２〜２
ｎからは、各々出力ハイウェイ８１，８２〜８ｎが各々
に対応した３次スイッチ３１，３２〜３ｎにそれぞれ接
続されている。
２〜２ｎを制御するため、各々の２次スイッチの空きタ
イムスロット情報をメモリ９０に記憶している。１次ス
イッチ１１，１２〜１ｎからは、各々出力ハイウェイ７
１，７２〜７ｎが、全ての２次スイッチ２１，２２〜２
ｎに接続されている。また２次スイッチ２１，２２〜２
ｎからは、各々出力ハイウェイ８１，８２〜８ｎが各々
に対応した３次スイッチ３１，３２〜３ｎにそれぞれ接
続されている。
【０００５】ここで、プロセッサ４２の配下の端末Ｂか
ら、プロセッサ４１の配下の端末Ａへのスイッチの接続
を考える。この接続では、端末Ｂから１次スイッチ１
２、２次スイッチ２１、および３次スイッチ３１を経由
して、端末Ａに至る経路を接続することが必要である。
また、２次スイッチでハイウェイの入れ替えを行えるよ
うにするためには、１次スイッチの出側のタイムスロッ
トと３次スイッチの入側のタイムスロットとを一致させ
る事が必要である。
ら、プロセッサ４１の配下の端末Ａへのスイッチの接続
を考える。この接続では、端末Ｂから１次スイッチ１
２、２次スイッチ２１、および３次スイッチ３１を経由
して、端末Ａに至る経路を接続することが必要である。
また、２次スイッチでハイウェイの入れ替えを行えるよ
うにするためには、１次スイッチの出側のタイムスロッ
トと３次スイッチの入側のタイムスロットとを一致させ
る事が必要である。
【０００６】このため、当該接続の入側となるプロセッ
サ４２は、プロセッサ間バス６０を経由して、プロセッ
サ４０に対し、接続相手先の端末Ａを収容している３次
スイッチ３１との接続に使用する事のできる空きタイム
スロットを問い合わせる。プロセッサ４０は、接続に使
用される１次スイッチ１２の出力ハイウェイ７２の空き
タイムスロットと、２次スイッチ１２の出力ハイウェイ
８１の空きタイムスロットとの比較を行い、共に空きの
タイムスロットを選択して、当該ハイウェイの接続を行
うとともに、プロセッサ４２に対して選択したタイムス
ロット番号ｍを通知する。
サ４２は、プロセッサ間バス６０を経由して、プロセッ
サ４０に対し、接続相手先の端末Ａを収容している３次
スイッチ３１との接続に使用する事のできる空きタイム
スロットを問い合わせる。プロセッサ４０は、接続に使
用される１次スイッチ１２の出力ハイウェイ７２の空き
タイムスロットと、２次スイッチ１２の出力ハイウェイ
８１の空きタイムスロットとの比較を行い、共に空きの
タイムスロットを選択して、当該ハイウェイの接続を行
うとともに、プロセッサ４２に対して選択したタイムス
ロット番号ｍを通知する。
【０００７】プロセッサ４２は、１次スイッチ１２にお
いて、端末Ａの収容タイムスロットとタイムスロットｍ
との間を接続する。また、プロセッサ４２はプロセッサ
間バス６０を経由して、プロセッサ４１に対してタイム
スロットｍを使用しての端末Ａとの接続を要求する。プ
ロセッサ４１は、３次スイッチ３１において、端末Ｂの
収容タイムスロットとタイムスロットｍとの間を接続す
る。この結果、端末Ａから端末Ｂへの接続が完成され
る。
いて、端末Ａの収容タイムスロットとタイムスロットｍ
との間を接続する。また、プロセッサ４２はプロセッサ
間バス６０を経由して、プロセッサ４１に対してタイム
スロットｍを使用しての端末Ａとの接続を要求する。プ
ロセッサ４１は、３次スイッチ３１において、端末Ｂの
収容タイムスロットとタイムスロットｍとの間を接続す
る。この結果、端末Ａから端末Ｂへの接続が完成され
る。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の方式では、ハイウェイスイッチを特定のプロ
セッサが制御する方式であることから、この特定のプロ
セッサに故障が発生するとＴ段側を制御するプロセッサ
に異常がない場合でも、システム全体のスイッチングが
できなくなる不具合があった。特に、特開昭６１−５８
３９７号公報には、分散構成された時分割スイッチを複
数設置することで、共通制御部分の故障の影響を全体に
及ぼさないための方式が述べられているが、この方式で
は、冗長構成の部分の割合が増大することと、Ｔ−Ｓ−
Ｔ構成のような比較的大規模のスイッチ構成には適用で
きないという問題点があった。本発明はこのような課題
を解決するためのものであり、Ｔ−Ｓ−Ｔ３段構成の時
分割スイッチにおいて、共通制御部分の割合を低減し、
分散制御に適した信頼度の高いハイウェイスイッチ制御
方式および方法を提供することを目的としている。
うな従来の方式では、ハイウェイスイッチを特定のプロ
セッサが制御する方式であることから、この特定のプロ
セッサに故障が発生するとＴ段側を制御するプロセッサ
に異常がない場合でも、システム全体のスイッチングが
できなくなる不具合があった。特に、特開昭６１−５８
３９７号公報には、分散構成された時分割スイッチを複
数設置することで、共通制御部分の故障の影響を全体に
及ぼさないための方式が述べられているが、この方式で
は、冗長構成の部分の割合が増大することと、Ｔ−Ｓ−
Ｔ構成のような比較的大規模のスイッチ構成には適用で
きないという問題点があった。本発明はこのような課題
を解決するためのものであり、Ｔ−Ｓ−Ｔ３段構成の時
分割スイッチにおいて、共通制御部分の割合を低減し、
分散制御に適した信頼度の高いハイウェイスイッチ制御
方式および方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明によるハイウェイスイッチ制御方式
は、分散制御方式の電子交換機の複数のプロセッサに２
次スイッチを制御するための手段を設け、スイッチング
に際しては、１次スイッチを制御するプロセッサと３次
スイッチを制御するプロセッサとがプロセッサ間相互通
信手段により、使用するタイムスロットの整合を行い、
３次スイッチを制御するプロセッサが整合された結果の
タイムスロットの２次スイッチを接続することによっ
て、２次スイッチを制御する共通のプロセッサを要する
ことなく時分割スイッチの制御を行うことができる。
るために、本発明によるハイウェイスイッチ制御方式
は、分散制御方式の電子交換機の複数のプロセッサに２
次スイッチを制御するための手段を設け、スイッチング
に際しては、１次スイッチを制御するプロセッサと３次
スイッチを制御するプロセッサとがプロセッサ間相互通
信手段により、使用するタイムスロットの整合を行い、
３次スイッチを制御するプロセッサが整合された結果の
タイムスロットの２次スイッチを接続することによっ
て、２次スイッチを制御する共通のプロセッサを要する
ことなく時分割スイッチの制御を行うことができる。
【００１０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の一実施の形態であるハイ
ウェイスイッチ制御方式のブロック図である。本発明に
よる時分割スイッチ系は、１次スイッチ１１，１２〜１
ｎ、２次スイッチ２１，２２〜２ｎ、３次スイッチ３
１，３２〜３ｎ、これらを制御するプロセッサ４１，４
２〜４ｎ、プロセッサ４１，４２〜４ｎの間を接続する
プロセッサ間バス６０、プロセッサ４１，４２〜４ｎの
各々のメモリ９１，９２〜９ｎとを有するシステムを前
提とする。
して説明する。図１は本発明の一実施の形態であるハイ
ウェイスイッチ制御方式のブロック図である。本発明に
よる時分割スイッチ系は、１次スイッチ１１，１２〜１
ｎ、２次スイッチ２１，２２〜２ｎ、３次スイッチ３
１，３２〜３ｎ、これらを制御するプロセッサ４１，４
２〜４ｎ、プロセッサ４１，４２〜４ｎの間を接続する
プロセッサ間バス６０、プロセッサ４１，４２〜４ｎの
各々のメモリ９１，９２〜９ｎとを有するシステムを前
提とする。
【００１１】このシステムにおいて、これらのプロセッ
サ４１，４２〜４ｎが１対１対応する２次スイッチ２
１，２２〜２ｎをそれぞれ制御するための手段に相当す
るＩ／０バス５１，５２〜５ｎを有している。さらに、
プロセッサ４１，４２〜４ｎは、各々のメモリ９１，９
２〜９ｎに、１次スイッチ１１，１２〜１ｎと３次スイ
ッチ３１，３２〜３ｎのうちの１対１対応しているスイ
ッチの空きタイムスロット情報を記憶する。
サ４１，４２〜４ｎが１対１対応する２次スイッチ２
１，２２〜２ｎをそれぞれ制御するための手段に相当す
るＩ／０バス５１，５２〜５ｎを有している。さらに、
プロセッサ４１，４２〜４ｎは、各々のメモリ９１，９
２〜９ｎに、１次スイッチ１１，１２〜１ｎと３次スイ
ッチ３１，３２〜３ｎのうちの１対１対応しているスイ
ッチの空きタイムスロット情報を記憶する。
【００１２】そして、スイッチ接続に関与するプロセッ
サ４１，４２〜４ｎのうちの２台が、プロセッサ間バス
６０を経由して、各々のメモリに記憶している空きタイ
ムスロット情報の比較を行って、接続に使用するタイム
スロットを決定し、当該接続に使用する２次スイッチの
うちの一つの接続制御を行う。１次スイッチ１１，１２
〜１ｎからは、各々出力ハイウェイ７１，７２〜７ｎ
が、全ての２次スイッチ２１，２２〜２ｎに接続されて
いる。また２次スイッチ２１，２２〜２ｎからは、各々
出力ハイウェイ８１，８２〜８ｎが各々に対応した３次
スイッチ３１，３２〜３ｎにそれぞれ接続されている。
サ４１，４２〜４ｎのうちの２台が、プロセッサ間バス
６０を経由して、各々のメモリに記憶している空きタイ
ムスロット情報の比較を行って、接続に使用するタイム
スロットを決定し、当該接続に使用する２次スイッチの
うちの一つの接続制御を行う。１次スイッチ１１，１２
〜１ｎからは、各々出力ハイウェイ７１，７２〜７ｎ
が、全ての２次スイッチ２１，２２〜２ｎに接続されて
いる。また２次スイッチ２１，２２〜２ｎからは、各々
出力ハイウェイ８１，８２〜８ｎが各々に対応した３次
スイッチ３１，３２〜３ｎにそれぞれ接続されている。
【００１３】以下、１次スイッチ１１，１２〜１ｎと３
次スイッチ３１，３２〜３ｎとが２０４８チャンネル多
重の時分割スイッチの場合を例にとって、本発明の動作
を説明するが、他の多重度であっても本発明の効果には
影響を与えない。１次スイッチ１１，１２〜１ｎと３次
スイッチ３１，３２〜３ｎとは、時分割スイッチであ
り、その構成は一般によく知られたものである。図２に
時分割スイッチの構成の一例を示す。
次スイッチ３１，３２〜３ｎとが２０４８チャンネル多
重の時分割スイッチの場合を例にとって、本発明の動作
を説明するが、他の多重度であっても本発明の効果には
影響を与えない。１次スイッチ１１，１２〜１ｎと３次
スイッチ３１，３２〜３ｎとは、時分割スイッチであ
り、その構成は一般によく知られたものである。図２に
時分割スイッチの構成の一例を示す。
【００１４】図２の時分割スイッチは、通話路メモリ２
００、制御メモリ２０１、タイミング発生回路２０２、
選択回路２０３、２０４から構成されている。通話路メ
モリ２００は、時分割交換を行うためのＰＣＭ信号がー
時的に貯えられるメモリであり、データ入力２１１とデ
ータ出力２１２は、それぞれ時分割多重された信号であ
る。
００、制御メモリ２０１、タイミング発生回路２０２、
選択回路２０３、２０４から構成されている。通話路メ
モリ２００は、時分割交換を行うためのＰＣＭ信号がー
時的に貯えられるメモリであり、データ入力２１１とデ
ータ出力２１２は、それぞれ時分割多重された信号であ
る。
【００１５】時分割スイッチが１次スイッチとして使用
される場合、データ入力２１１は端末からの時分割多重
入力であり、データ出力２１２は２次スイッチヘ接続さ
れる出力ハイウェイである。また、時分割スイッチが３
次スイッチとして使用される場合、データ入力２１１は
２次スイッチの出力ハイウェイであり、データ出力２１
２は端末への時分割多重出力である。
される場合、データ入力２１１は端末からの時分割多重
入力であり、データ出力２１２は２次スイッチヘ接続さ
れる出力ハイウェイである。また、時分割スイッチが３
次スイッチとして使用される場合、データ入力２１１は
２次スイッチの出力ハイウェイであり、データ出力２１
２は端末への時分割多重出力である。
【００１６】通話路メモリ２００のアドレス入力には選
択回路２０３が接続されている。選択回路２０３は、タ
イミング発生回路２０２の切り換え信号２０８によっ
て、タイミング発生回路２０２のタイムスロット番号情
報２０９と制御メモリ２０１のデータ出力２１０とを切
り替えている。制御メモリ２０１のデータ入力には、こ
の時分割スイッチを制御するプロセッサから供給される
接続入タイムスロット番号情報２０５が接続されてい
る。
択回路２０３が接続されている。選択回路２０３は、タ
イミング発生回路２０２の切り換え信号２０８によっ
て、タイミング発生回路２０２のタイムスロット番号情
報２０９と制御メモリ２０１のデータ出力２１０とを切
り替えている。制御メモリ２０１のデータ入力には、こ
の時分割スイッチを制御するプロセッサから供給される
接続入タイムスロット番号情報２０５が接続されてい
る。
【００１７】制御メモリ２０１のアドレス入力には、選
択回路２０４が接続されている。選択回路２０４は、タ
イミング発生回路２０２の切り換え信号２０８によっ
て、この時分割スイッチを制御するプロセッサから供給
される接続出タイムスロット番号情報２０７とタイミン
グ発生回路２０２のタイムスロット番号情報２０９とを
切り替えている。
択回路２０４が接続されている。選択回路２０４は、タ
イミング発生回路２０２の切り換え信号２０８によっ
て、この時分割スイッチを制御するプロセッサから供給
される接続出タイムスロット番号情報２０７とタイミン
グ発生回路２０２のタイムスロット番号情報２０９とを
切り替えている。
【００１８】図３に動作タイムチャートを示す。タイミ
ング発生回路２０２は、一種のカウンタであり、０から
２０４７まで順次増加するタイムスロット番号情報２０
９をくり返し発生している。また、切り換え信号２０８
は、タイムスロット番号情報２０９の１／２の周期で０
と１とに変化する信号である。
ング発生回路２０２は、一種のカウンタであり、０から
２０４７まで順次増加するタイムスロット番号情報２０
９をくり返し発生している。また、切り換え信号２０８
は、タイムスロット番号情報２０９の１／２の周期で０
と１とに変化する信号である。
【００１９】切り換え信号２０８が０のタイミングで
は、選択回路２０３はタイムスロット番号情報２０９を
通話路メモリ２００のアドレス信号として供給し、選択
回路２０４は接続出タイムスロット番号情報２０７を制
御メモリ２０１のアドレス信号として供給している。通
話路メモリ２００のデータ入力２１１には、タイムスロ
ット番号情報２０９が示すタイムスロットに対応したＰ
ＣＭ信号が印加されており、通話路メモリ２００のタイ
ムスロット番号に対応したアドレスにＰＣＭ信号が順次
書き込まれる。
は、選択回路２０３はタイムスロット番号情報２０９を
通話路メモリ２００のアドレス信号として供給し、選択
回路２０４は接続出タイムスロット番号情報２０７を制
御メモリ２０１のアドレス信号として供給している。通
話路メモリ２００のデータ入力２１１には、タイムスロ
ット番号情報２０９が示すタイムスロットに対応したＰ
ＣＭ信号が印加されており、通話路メモリ２００のタイ
ムスロット番号に対応したアドレスにＰＣＭ信号が順次
書き込まれる。
【００２０】一方、この時分割スイッチを制御するプロ
セッサは、接続を行う接続入タイムスロット番号情報２
０５と接続出タイ、ムスロット番号情報２０７とを設定
し、書き込み信号２０６により制御メモリ２０１に対し
て書き込みを行う。この結果として、制御メモリ２０１
には、出タイムスロット番号に対応したアドレスに入タ
イムスロット番号が書き込まれる。切り換え信号２０８
が１のタイミングでは、選択回路２０３は制御メモリ２
０１の出力を通話賂メモリ２００のアドレス信号として
供給し、選択回路２０４はタイムスロット情報２０９を
制御メモリのアドレス信号として供給する。
セッサは、接続を行う接続入タイムスロット番号情報２
０５と接続出タイ、ムスロット番号情報２０７とを設定
し、書き込み信号２０６により制御メモリ２０１に対し
て書き込みを行う。この結果として、制御メモリ２０１
には、出タイムスロット番号に対応したアドレスに入タ
イムスロット番号が書き込まれる。切り換え信号２０８
が１のタイミングでは、選択回路２０３は制御メモリ２
０１の出力を通話賂メモリ２００のアドレス信号として
供給し、選択回路２０４はタイムスロット情報２０９を
制御メモリのアドレス信号として供給する。
【００２１】この結果、制御メモリ２０１の当該アドレ
スに貯えられていた入タイムスロット情報が読み出され
て、通話路メモリ２００のアドレス信号として供給さ
れ、最終的に出タイムスロットのタイミングで入タイム
スロットのＰＣＭデータが読み出される。即ち時分割交
換動作が行われる。また、２次スイッチ２１，２２〜２
ｎは、時分割多重型の空間分割スイッチであり、これも
またよく一般に知られたものである。図４に空間分割ス
イッチの構成例を示す。
スに貯えられていた入タイムスロット情報が読み出され
て、通話路メモリ２００のアドレス信号として供給さ
れ、最終的に出タイムスロットのタイミングで入タイム
スロットのＰＣＭデータが読み出される。即ち時分割交
換動作が行われる。また、２次スイッチ２１，２２〜２
ｎは、時分割多重型の空間分割スイッチであり、これも
またよく一般に知られたものである。図４に空間分割ス
イッチの構成例を示す。
【００２２】図４の空間分割スイッチは、選択回路３０
０、制御メモリ３０１、タイミング発生回路３０２、選
択回路３０３から構成されている。選択回路３００は空
間分割スイッチングを行うための選択回路で、入力側に
接続されている３１１から３１ｎまでのｎ本の入力ハイ
ウェイの信号を出力ハイウェイ３２０に接続する。選択
回路３００の選択信号には、制御メモリ３０１の出力デ
ータが接続されている。
０、制御メモリ３０１、タイミング発生回路３０２、選
択回路３０３から構成されている。選択回路３００は空
間分割スイッチングを行うための選択回路で、入力側に
接続されている３１１から３１ｎまでのｎ本の入力ハイ
ウェイの信号を出力ハイウェイ３２０に接続する。選択
回路３００の選択信号には、制御メモリ３０１の出力デ
ータが接続されている。
【００２３】制御メモリ３０１のデータ入力には、この
時分割スイッチを制御するプロセッサから供給される接
続入ハイウェイ番号情報３０４が接続されている。制御
メモリ３０１のアドレス入力には、選択回路３０３が接
続されている。選択回路３０３は、タイミング発生回路
３０２の発生する切り換え信号３０７によって、この時
分割スイッチを制御するプロセッサから供給される接続
タイムスロット番号情報３０６と、タイミング発生回路
３０２の発生するタイムスロット番号情報３０８とを切
り替えている。
時分割スイッチを制御するプロセッサから供給される接
続入ハイウェイ番号情報３０４が接続されている。制御
メモリ３０１のアドレス入力には、選択回路３０３が接
続されている。選択回路３０３は、タイミング発生回路
３０２の発生する切り換え信号３０７によって、この時
分割スイッチを制御するプロセッサから供給される接続
タイムスロット番号情報３０６と、タイミング発生回路
３０２の発生するタイムスロット番号情報３０８とを切
り替えている。
【００２４】図５に動作タイムチャートを示す。切り換
え信号３０７が０のタイミングでは、選択回路３０３は
接続タイムスロット番号情報３０６を制御メモリ３０１
のアドレス信号として供給し、接続入ハイウエイ番号情
報３０４を書き込めるようにする。切り換え信号３０７
が１のタイミングでは、選択回路３０３はタイムスロッ
ト情報番号３０８を制御メモリ３０１のアドレス信号と
して供給する。
え信号３０７が０のタイミングでは、選択回路３０３は
接続タイムスロット番号情報３０６を制御メモリ３０１
のアドレス信号として供給し、接続入ハイウエイ番号情
報３０４を書き込めるようにする。切り換え信号３０７
が１のタイミングでは、選択回路３０３はタイムスロッ
ト情報番号３０８を制御メモリ３０１のアドレス信号と
して供給する。
【００２５】この結果、制御メモリ３０１のタイムスロ
ット番号に対応したアドレスに貯えられていた入ハイウ
ェイ情報が読み出されて、選択回路３００に供給され
る。これにより、当該タイムスロットに対応したタイミ
ングで入力ハイウェイ３１１〜３１ｎのうちの選択され
た入ハイウェイのＰＣＭ信号を出力ハイウェイ３２０に
出力することができる。即ち、ハイウェイスイッチ動作
が行われる。
ット番号に対応したアドレスに貯えられていた入ハイウ
ェイ情報が読み出されて、選択回路３００に供給され
る。これにより、当該タイムスロットに対応したタイミ
ングで入力ハイウェイ３１１〜３１ｎのうちの選択され
た入ハイウェイのＰＣＭ信号を出力ハイウェイ３２０に
出力することができる。即ち、ハイウェイスイッチ動作
が行われる。
【００２６】さらに、プロセッサ間バス６０は、プロセ
ッサ４０，４１，４２〜４ｎの間で情報の伝達を行うた
めに使用されるバスで、各種の方法が知られている。具
体的には、ＥｔｈｅｒＮｅｔ、Ｔｏｋｅｎ Ｒｉｎｇな
どのＬＡＮによる接続がー般的であるが、複数のプロセ
ッサ間相互でデータの通信が出来る機構であれば、本発
明の効果に影響を与えない。
ッサ４０，４１，４２〜４ｎの間で情報の伝達を行うた
めに使用されるバスで、各種の方法が知られている。具
体的には、ＥｔｈｅｒＮｅｔ、Ｔｏｋｅｎ Ｒｉｎｇな
どのＬＡＮによる接続がー般的であるが、複数のプロセ
ッサ間相互でデータの通信が出来る機構であれば、本発
明の効果に影響を与えない。
【００２７】プロセッサ４１，４２〜４ｎは、各々のメ
モリに各々の時分割スイッチの空きタイムスロット情報
を貯えている。一例として、図６に示されるように、１
バイトの各ビットに空きならば０、話中ならば１が記憶
されている。ここでは、時分割スイッチのチャンネルは
２０４８チャンネルであるので、２５６バイトのデータ
として貯えられている。なお、この実施例では０を空
き、１を使用中としているが、１を空き、０を使用中と
しても本発明の効果には影響を与えない。
モリに各々の時分割スイッチの空きタイムスロット情報
を貯えている。一例として、図６に示されるように、１
バイトの各ビットに空きならば０、話中ならば１が記憶
されている。ここでは、時分割スイッチのチャンネルは
２０４８チャンネルであるので、２５６バイトのデータ
として貯えられている。なお、この実施例では０を空
き、１を使用中としているが、１を空き、０を使用中と
しても本発明の効果には影響を与えない。
【００２８】次に、具体的な動作説明として、プロセッ
サ４２の配下の端末Ｂからプロセッサ４１の配下の端末
Ａへのスイッチの接続を考える。この接続においては、
端末Ｂから１次スイッチ１２、２次スイッチ２１、およ
び３次スイッチ３１を経由して、端末Ａに至る経路を接
続することが必要であり、２次スイッチでハイウェイの
入れ替えを行えるようにするためには、１次スイッチの
山側のタイムスロットと３次スイッチの入側のタイムス
ロットとを一致させる事が必要である。
サ４２の配下の端末Ｂからプロセッサ４１の配下の端末
Ａへのスイッチの接続を考える。この接続においては、
端末Ｂから１次スイッチ１２、２次スイッチ２１、およ
び３次スイッチ３１を経由して、端末Ａに至る経路を接
続することが必要であり、２次スイッチでハイウェイの
入れ替えを行えるようにするためには、１次スイッチの
山側のタイムスロットと３次スイッチの入側のタイムス
ロットとを一致させる事が必要である。
【００２９】まず、当該接続の入側となるプロセッサ４
２は、自身が管理する１次スイッチ１２の空きタイムス
ロット情報１１２をプロセッサ間バス６０を経由してプ
ロセッサ４１に対して通知する。タイムスロット情報１
１２の例を図７に示す。プロセッサ４１は受け取った空
きタイムスロット情報１１２と、自身が管理する３次ス
イッチ３１の空きタイムスロット情報１３１とを比較す
る。
２は、自身が管理する１次スイッチ１２の空きタイムス
ロット情報１１２をプロセッサ間バス６０を経由してプ
ロセッサ４１に対して通知する。タイムスロット情報１
１２の例を図７に示す。プロセッサ４１は受け取った空
きタイムスロット情報１１２と、自身が管理する３次ス
イッチ３１の空きタイムスロット情報１３１とを比較す
る。
【００３０】タイムスロット情報１３１の例を図８に示
す。タイムスロット情報１１２とタイムスロット情報１
３１とを比較して、両者が空きであるタイムスロットを
発見するためには、両者のビット毎の論理和をとり、両
者共に０であるタイムスロットｍを選択する。
す。タイムスロット情報１１２とタイムスロット情報１
３１とを比較して、両者が空きであるタイムスロットを
発見するためには、両者のビット毎の論理和をとり、両
者共に０であるタイムスロットｍを選択する。
【００３１】両者の論理和をとった結果を図９に示す。
ビット毎の論理和をとることは、プロセッサの論理和命
令によっても実行することができ、また、論理和を得る
ためのハードウェアを別に設けることによっても得るこ
とができる。
ビット毎の論理和をとることは、プロセッサの論理和命
令によっても実行することができ、また、論理和を得る
ためのハードウェアを別に設けることによっても得るこ
とができる。
【００３２】なお、この実施例では、タイムスロットの
空き状態を０で表わしているが、タイムスロットの空き
状態を１で表わしている場合には、両者の論理積をとる
ことは言うまでもない。プロセッサ４１はこのタイムス
ロットｍを選択した旨を、プロセッサ４２にプロセッサ
間バス６０を経由して通知する。
空き状態を０で表わしているが、タイムスロットの空き
状態を１で表わしている場合には、両者の論理積をとる
ことは言うまでもない。プロセッサ４１はこのタイムス
ロットｍを選択した旨を、プロセッサ４２にプロセッサ
間バス６０を経由して通知する。
【００３３】プロセッサ４２は、１次スイッチ１２にお
いて、端末Ａの収容タイムスロットとタイムスロットｍ
との間を接続するとともに、メモリ９２のタイムスロッ
ト情報１１２の当該ビットを１にする。プロセッサ４１
は、３次スイッチ３１において、端末Ｂの収容タイムス
ロットとタイムスロットｍとの間を接続するとともに、
メモリ９１のタイムスロット情報１３１の当該ビットを
１にする。
いて、端末Ａの収容タイムスロットとタイムスロットｍ
との間を接続するとともに、メモリ９２のタイムスロッ
ト情報１１２の当該ビットを１にする。プロセッサ４１
は、３次スイッチ３１において、端末Ｂの収容タイムス
ロットとタイムスロットｍとの間を接続するとともに、
メモリ９１のタイムスロット情報１３１の当該ビットを
１にする。
【００３４】さらに、プロセッサ４１は、ｌ／Ｏバス５
１を経由して２次スイッチ２１を制御して、タイムスロ
ットｍのタイミングで、１次スイッチ１２の出力ハイウ
ェイ７２が２次スイッチ２１の出力ハイウェイ８１と接
続され、端末Ａから端末Ｂへの接続を完成する。
１を経由して２次スイッチ２１を制御して、タイムスロ
ットｍのタイミングで、１次スイッチ１２の出力ハイウ
ェイ７２が２次スイッチ２１の出力ハイウェイ８１と接
続され、端末Ａから端末Ｂへの接続を完成する。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
２次スイッチの制御を行う共通部のプロセッサ無しにＴ
−Ｓ−Ｔ３段の時分割スイッチの制御を行うことがで
き、２次スイッチを制御するプロセッサの故障によって
システム全体のスイッチングができなくなるという不具
合を回避することができる。
２次スイッチの制御を行う共通部のプロセッサ無しにＴ
−Ｓ−Ｔ３段の時分割スイッチの制御を行うことがで
き、２次スイッチを制御するプロセッサの故障によって
システム全体のスイッチングができなくなるという不具
合を回避することができる。
【図１】 本発明の一実施の形態によるハイウェイスイ
ッチ制御方式のブロック図である。
ッチ制御方式のブロック図である。
【図２】 １次および３次スイッチの構成例を示すブロ
ック図である。
ック図である。
【図３】 １次スイッチおよび３次スイッチの動作を示
すタイムチャートである。
すタイムチャートである。
【図４】 ２次スイッチの構成例を示すブロック図であ
る。
る。
【図５】 ２次スイッチの動作を示すタイムチャートで
ある。
ある。
【図６】 空きタイムスロット情報を示す説明図であ
る。
る。
【図７】 プロセッサ４２の１次スイッチの空きタイム
スロット情報を示す説明図である。
スロット情報を示す説明図である。
【図８】 プロセッサ４１の３次スイッチの空きタイム
スロット情報を示す説明図である。
スロット情報を示す説明図である。
【図９】 図７，８の比較結果を示す説明図である。
【図１０】 ハイウェイスイッチ制御方式のブロック図
である。
である。
１１，１２〜１ｎ…１次スイッチ、２１，２２〜２ｎ…
２次スイッチ、３１，３２〜３ｎ…３次スイッチ、４
０，４１，４２〜４ｎ…プロセッサ、５１，５２〜５ｎ
…Ｉ／Ｏバス、６０…プロセッサ間バス、７１，７２〜
７ｎ…１次スイッチ出力ハイウェイ、８１，８２〜８ｎ
…２次スイッチ出力ハイウェイ、９１，９２〜９ｎ…メ
モリ、２００…通話路メモリ、２０１…制御メモリ、２
０２…タイミング発生回路、２０３，２０４…選択回
路、２０５…接続入タイムスロット番号情報、２０６…
書き込み信号、２０７…接続出タイムスロット番号情
報、２０８…切り換え信号、２０９…タイムスロット番
号情報、２１０…データ出力、２１１…データ入力、２
１２…データ出力、３００…選択回路、３０１…制御メ
モリ、３０２…タイミング発生回路、３０３…選択回
路、３０４…接続入ハイウェイ番号情報、３０５…書き
込み信号、３０６…接続タイムスロット番号情報、３０
７…切り換え信号、３０８…タイムスロット番号情報、
３０９…データ出力、３１１〜３１ｎ…入力ハイウェ
イ、３２０…出力ハイウェイ。
２次スイッチ、３１，３２〜３ｎ…３次スイッチ、４
０，４１，４２〜４ｎ…プロセッサ、５１，５２〜５ｎ
…Ｉ／Ｏバス、６０…プロセッサ間バス、７１，７２〜
７ｎ…１次スイッチ出力ハイウェイ、８１，８２〜８ｎ
…２次スイッチ出力ハイウェイ、９１，９２〜９ｎ…メ
モリ、２００…通話路メモリ、２０１…制御メモリ、２
０２…タイミング発生回路、２０３，２０４…選択回
路、２０５…接続入タイムスロット番号情報、２０６…
書き込み信号、２０７…接続出タイムスロット番号情
報、２０８…切り換え信号、２０９…タイムスロット番
号情報、２１０…データ出力、２１１…データ入力、２
１２…データ出力、３００…選択回路、３０１…制御メ
モリ、３０２…タイミング発生回路、３０３…選択回
路、３０４…接続入ハイウェイ番号情報、３０５…書き
込み信号、３０６…接続タイムスロット番号情報、３０
７…切り換え信号、３０８…タイムスロット番号情報、
３０９…データ出力、３１１〜３１ｎ…入力ハイウェ
イ、３２０…出力ハイウェイ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 11/04
Claims (2)
- 【請求項１】 複数のプロセッサと、時分割スイッチ方
式の複数の１次スイッチと、ハイウェイスイッチ方式の
複数の２次スイッチと、時分割スイッチ方式の複数の３
次スイッチと、各プロセッサ間で通信を行うためのプロ
セッサ間相互通信手段とを有し、各１次スイッチと各２
次スイッチと各３次スイッチとが、各プロセッサに１対
１対応している構成の電子交換機において、 各プロセッサは、各２次スイッチのうちの１対１対応し
ている２次スイッチを制御するための手段を有し、 各プロセッサは、各々のメモリに各１次スイッチおよび
各３次スイッチのうちの１対１対応しているスイッチの
空きタイムスロット情報を記憶し、 各プロセッサのうち所望のスイッチ接続に関与する２つ
のプロセッサが、プロセッサ間相互通信手段により、各
々のメモリに記憶している空きタイムスロット情報の比
較を行って、接続に使用するタイムスロットを決定し、
各２次スイッチのうち当該接続に使用する１つの２次ス
イッチの接続制御を行うことを特徴とするハイウェイス
イッチ制御方式。 - 【請求項２】 複数のプロセッサと、時分割スイッチ
方式の複数の１次スイッチと、ハイウェイスイッチ方式
の複数の２次スイッチと、時分割スイッチ方式の複数の
３次スイッチと、各プロセッサ間で通信を行うためのプ
ロセッサ間相互通信手段とを有し、各１次スイッチと各
２次スイッチと各３次スイッチとが、各プロセッサに１
対１対応している構成の電子交換機において、 各プロセッサのうち所望のスイッチ接続に関与する１次
スイッチおよび３次スイッチを制御する２つのプロセッ
サは、 プロセッサ間相互通信手段を介して、相互に記憶してい
る空きタイムスロット情報の比較を行って、接続に使用
するタイムスロットを決定し、 決定されたタイムスロットに対応する２次スイッチの接
続制御を行うことを特徴とするハイウェイスイッチ制御
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9182204A JP2953438B2 (ja) | 1997-07-08 | 1997-07-08 | ハイウェイスイッチ制御方式および方法 |
| AU75039/98A AU749380B2 (en) | 1997-07-08 | 1998-07-07 | Time division multiplex highway switch control system and control method of T-S-T three-stage switches in electronic switching system |
| US09/112,716 US6470011B1 (en) | 1997-07-08 | 1998-07-08 | Time division multiplex highway switch control system and control method of T-S-T three-stage switches in electronic switching system |
| CN98102830A CN1126422C (zh) | 1997-07-08 | 1998-07-08 | 电子交换机中的时分多路通信高速切换控制系统和控制方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9182204A JP2953438B2 (ja) | 1997-07-08 | 1997-07-08 | ハイウェイスイッチ制御方式および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1127771A JPH1127771A (ja) | 1999-01-29 |
| JP2953438B2 true JP2953438B2 (ja) | 1999-09-27 |
Family
ID=16114184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9182204A Expired - Lifetime JP2953438B2 (ja) | 1997-07-08 | 1997-07-08 | ハイウェイスイッチ制御方式および方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6470011B1 (ja) |
| JP (1) | JP2953438B2 (ja) |
| CN (1) | CN1126422C (ja) |
| AU (1) | AU749380B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11355869A (ja) * | 1998-06-05 | 1999-12-24 | Nec Corp | 大容量電子交換装置及び方法 |
| SE9901607L (sv) * | 1999-05-04 | 2000-11-05 | Net Insight Ab | Växel |
| US6876650B2 (en) * | 2000-05-04 | 2005-04-05 | Pmc-Sierra, Inc. | Bipartite graphical connecting scheduling in time and space switch fabrics |
| US7796514B2 (en) * | 2008-12-11 | 2010-09-14 | At&T Intellectual Property I, L.P. | System and method for multi-services packet network traffic engineering |
| US9802347B2 (en) | 2015-02-02 | 2017-10-31 | Colgate-Palmolive Company | Method of forming an oral care implement |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158397A (ja) | 1984-08-29 | 1986-03-25 | Nec Corp | 時分割通話路制御装置 |
| US5043979A (en) * | 1986-09-16 | 1991-08-27 | Hitachi, Ltd. | Time-division channel arrangement |
| JPH0548560A (ja) * | 1991-08-16 | 1993-02-26 | Fujitsu Ltd | Ｐｃｍ伝送路におけるデータのフレーム遅延補正方式 |
| KR0161759B1 (ko) * | 1995-12-23 | 1998-12-01 | 양승택 | 종속 유니트(tu) 신호의 교차연결장치 |
-
1997
- 1997-07-08 JP JP9182204A patent/JP2953438B2/ja not_active Expired - Lifetime
-
1998
- 1998-07-07 AU AU75039/98A patent/AU749380B2/en not_active Expired
- 1998-07-08 US US09/112,716 patent/US6470011B1/en not_active Expired - Lifetime
- 1998-07-08 CN CN98102830A patent/CN1126422C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| AU7503998A (en) | 1999-01-21 |
| CN1126422C (zh) | 2003-10-29 |
| AU749380B2 (en) | 2002-06-27 |
| US6470011B1 (en) | 2002-10-22 |
| JPH1127771A (ja) | 1999-01-29 |
| CN1204935A (zh) | 1999-01-13 |
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