JP2950569B2 - MOS type field effect transistor - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は電力制御に用いられるMOS型電界効果トラン
ジスタに関するもので、特にモータ制御におけるドレイ
ン及びソース間に内蔵されたダイオードを積極的に使用
するトランジスタに係わる。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial application field) The present invention relates to a MOS field effect transistor used for power control, and particularly relates to a diode built in between a drain and a source in motor control. It relates to transistors that are actively used.
（従来の技術） 一般に、電力制御に用いられるMOS型電界効果トラン
ジスタ（以下「MOSFET」と略記する。）としては、二重
拡散型MOSFET（以下「Ｄ−MOSFET」と略記する。）が多
く使用されている。また、このＤ−MOSFETは、複数の単
位MOSFETセルを並列に接続した構造が採用されている。(Prior Art) In general, a double diffusion type MOSFET (hereinafter abbreviated as “D-MOSFET”) is often used as a MOS field effect transistor (hereinafter abbreviated as “MOSFET”) used for power control. Have been. The D-MOSFET employs a structure in which a plurality of unit MOSFET cells are connected in parallel.
第５図は、従来のＤ−MOSFETのチップ全体を示した平
面図である。また、第６図は、前記第５図のＡ−Ａ′線
に沿う断面図である。ここで、１はN+型高濃度シリコン
基板、２はN-型低濃度シリコンエピタキシャル層、３は
ドレイン電極、４はＰ型ベース領域、５はN+型ソース領
域、６はゲート絶縁膜、6aはゲート電極、７は層間絶縁
膜、８はソース接続用パッド、8aはソース配線、９はＰ
型不純物拡散領域、10はゲート接続用パッド、10aはゲ
ート配線である。FIG. 5 is a plan view showing the entire chip of a conventional D-MOSFET. FIG. 6 is a sectional view taken along the line AA 'in FIG. Here, 1 is an N + type high concentration silicon substrate, 2 is an N − type low concentration silicon epitaxial layer, 3 is a drain electrode, 4 is a P type base region, 5 is an N + type source region, 6 is a gate insulating film, 6a is a gate electrode, 7 is an interlayer insulating film, 8 is a source connection pad, 8a is a source wiring, 9 is P
Reference numeral 10 denotes a gate connection pad, and 10a denotes a gate wiring.
即ち、N+型高濃度シリコン基板１上には、N-型低濃度
シリコンエピタキシャル層２が形成されており、N+型高
濃度シリコン基板１及びN-型低濃度シリコンエピタキシ
ャル層２によって、Ｄ−MOSFETのドレイン領域が形成さ
れている。また、N-型低濃度シリコンエピタキシャル層
２内にはＰ型ベース領域４が形成され、又Ｐ型ベース領
域４内にはN+型ソース領域５が形成されている。さら
に、N-型低濃度シリコンエピタキシャル層２及びＰ型ベ
ース領域４上には、N+型ソース領域５の一部表面上まで
延在するゲート絶縁膜６と、これを介してゲート電極6a
が形成されている。ゲート電極6a上には、層間絶縁膜７
が形成されている。また、FETセルの全てのＰ型ベース
領域４及びN+型ソース領域５には、層間絶縁膜７の所定
の位置に形成されたコンタクトホールを介してソース配
線8aが接続されている。このソース配線8aは、ソース接
続用パッド８に接続されている。また、ゲート電極6aに
は、層間絶縁膜７の一部に形成されたコンタクトホール
を介してゲート配線10aに接続されている。また、この
ゲート配線10aは、ゲート接続用パッド10に接続されて
いる。なお、ゲート接続用パッド10には、外囲器のゲー
ト端子に接続されるAlワイヤ等がボンディングされる。
さらに、ゲート接続用パッド10直下のN-型低濃度シリコ
ンエピタキシャル層２内には、Ｐ型不純物拡散領域９が
形成されている。Ｐ型不純物拡散領域９には、層間絶縁
膜７のチップ縁部に形成されたコンタクトホールを介し
てソース配線8aが接続されている。なお、Ｐ型不純物拡
散領域９は、ドレイン電極３が逆バイアスされたときに
生じる空乏層をチップ縁部まで伸ばし、リバース特性、
特に耐圧特性を改善するために形成されるものである。That is, on N + -type highly-doped silicon substrate 1, N - -type low concentration silicon epitaxial layer 2 is formed, N + -type highly-doped silicon substrate 1 and N - by type low concentration silicon epitaxial layer 2, D -The drain region of the MOSFET is formed. A P-type base region 4 is formed in the N − -type low-concentration silicon epitaxial layer 2, and an N + -type source region 5 is formed in the P-type base region 4. Further, on the N − -type low-concentration silicon epitaxial layer 2 and the P-type base region 4, a gate insulating film 6 extending to a part of the surface of the N + -type source region 5, and a gate electrode 6 a is interposed therebetween.
Are formed. On the gate electrode 6a, an interlayer insulating film 7
Are formed. A source wiring 8a is connected to all the P-type base regions 4 and the N + -type source regions 5 of the FET cell via contact holes formed at predetermined positions in the interlayer insulating film 7. The source wiring 8a is connected to the source connection pad 8. The gate electrode 6a is connected to a gate wiring 10a via a contact hole formed in a part of the interlayer insulating film 7. The gate wiring 10a is connected to the gate connection pad 10. Note that an Al wire or the like connected to the gate terminal of the envelope is bonded to the gate connection pad 10.
Further, a P-type impurity diffusion region 9 is formed in the N − -type low-concentration silicon epitaxial layer 2 immediately below the gate connection pad 10. The source wiring 8a is connected to the P-type impurity diffusion region 9 via a contact hole formed at a chip edge portion of the interlayer insulating film 7. The P-type impurity diffusion region 9 extends a depletion layer generated when the drain electrode 3 is reverse-biased to the edge of the chip, and has a reverse characteristic,
In particular, it is formed to improve the breakdown voltage characteristics.
このような構成のＤ−MOSFETでは、ドレイン領域がカ
ソード、Ｐ型ベース領域４及びＰ型不純物拡散領域９が
アノードとなる寄生ダイオードD1、D2…が形成されてい
る。第７図は寄生ダイオードを内蔵したＤ−MOSFETの等
価回路を示すものである。即ち、このような寄生ダイオ
ードを内蔵したＤ−MOSFETでは、例えばこれをモータ制
御回路に使用する場合、前記寄生ダイオードをフライホ
イールダイオードとして使用できる。このため、ダイオ
ードをあえて外付けする必要がなく、部品点数の削減が
可能となる。In the D-MOSFET having such a structure, parasitic diodes D 1 , D 2, ... Having the cathode as the drain region and the anode as the P-type base region 4 and the P-type impurity diffusion region 9 are formed. FIG. 7 shows an equivalent circuit of a D-MOSFET incorporating a parasitic diode. That is, in a D-MOSFET incorporating such a parasitic diode, for example, when this is used in a motor control circuit, the parasitic diode can be used as a flywheel diode. Therefore, there is no need to externally attach a diode, and the number of components can be reduced.
しかしながら、上述の寄生ダイオードを内蔵したＤ−
MOSFETには以下に示すような欠点がある。However, the D-
MOSFETs have the following disadvantages.
即ち、第８図の回路図に示すように、Ｄ−MOSFETを例
えばモータ制御用インバータ回路に用いた場合、使用条
件によってはＤ−MOSFETを破壊することがある。なお、
この破壊は、種々の実験結果によりゲート接続用パッド
に隣接したMOSFET素子に集中していることが知られてい
る。具体的には、Ｄ−MOSFETQM1,QM4がオン状態（Ｄ−M
OSFETQM2,QM3はオフ状態）からオフ状態へ変化すると
き、内蔵ダイオードD2,D3には回生電流IDRが流れる。こ
の状態において、Ｄ−MOSFETQM2,QM3がオン状態となる
と、内蔵ダイオードD2,D3には急激なリカバリー電流が
流れる。このため、Ｄ−MOSFETQM2,QM3には、リカバリ
ー期間の途中から急激に電圧が加わり破壊が生じる。That is, as shown in the circuit diagram of FIG. 8, when the D-MOSFET is used in, for example, an inverter circuit for motor control, the D-MOSFET may be destroyed depending on use conditions. In addition,
It is known from various experimental results that this breakdown is concentrated on the MOSFET element adjacent to the gate connection pad. Specifically, the D-MOSFETs Q M1 and Q M4 are turned on (D-M
OSFETQ M2, Q M3 is when changing from the off state) to the OFF state, the internal diode D 2, D 3 regenerative current I DR flows. In this state, when the D-MOSFETs Q M2 and Q M3 are turned on, a rapid recovery current flows through the built-in diodes D 2 and D 3 . For this reason, a voltage is suddenly applied to the D-MOSFETs Q M2 and Q M3 in the middle of the recovery period, resulting in destruction.
第９図はゲート接続用パッドに隣接するFETセル近傍
を示すものである。以下、同図を参照しながら具体的に
Ｄ−MOSFETが破壊するメカニズムを説明する。FIG. 9 shows the vicinity of the FET cell adjacent to the gate connection pad. Hereinafter, the mechanism of destruction of the D-MOSFET will be specifically described with reference to FIG.
回生電流IDRが流れているときは、寄生ダイオードDS
と共に、ゲート接続用パッド10直下のダイオードDPも動
作し、Ｐ型ベース領域４及びＰ型不純物拡散領域９から
N-型低濃度シリコンエピタキシャル層２へキャリアが注
入される（同図中破線で示す）。このキャリアは、MOSF
ETQM2,QM3がオフ状態からオン状態になると、Ｐ型不純
物拡散領域９を通ってソース配線8aに導出され、リカバ
リー電流Irrが流れる。この時、Ｐ型不純物拡散領域９
は、FETセルの数百個分の面積があるにも拘らず、ソー
ス配線8aとの接続は、ゲート接続用パッド10があるため
にチップ縁部でしかとられていない。このため、Ｐ型不
純物拡散領域９から注入されたキャリアは、リカバリー
時にＰ型不純物拡散領域９に隣接するFETセルを通って
ソース接続用パッド８に導出される（同図中１点破線で
示す）。ここで、FETセルには、N-型低濃度シリコンエ
ピタキシャル層（コレクタに相当）２、Ｐ型ベース領域
（ベースに相当）４及びN+型ソース領域（エミッタに相
当）５からなる寄生バイポーラトランジスタTrが形成さ
れている。また、トランジスタTrのベースは、ベース抵
抗RBを介してソース接続用パッド８に接続されている。
よって、N-型低濃度シリコンエピタキシャル層２へ注入
されたキャリアが、リカバリー時にFETセルを通ってソ
ース接続用パッド８に抜けていく際、ベース抵抗RBの存
在によりトランジスタTrのエミッタに対し、ベース電位
が高くなる。これにより、トランジスタTrが順バイアス
状態となるため、これがオン状態となり、N+型ソース領
域５直下に電流集中が生じ、破壊に至ってしまう。When the regenerative current IDR is flowing, the parasitic diode D S
At the same time, the diode D P directly below the gate connection pad 10 also operates, and the P-type base region 4 and the P-type impurity diffusion region 9
Carriers are injected into the N − -type low-concentration silicon epitaxial layer 2 (indicated by broken lines in the figure). This carrier is MOSF
When the ETQ M2 and Q M3 change from the off state to the on state, the ETQ M2 and Q M3 are led to the source wiring 8a through the P-type impurity diffusion region 9 and the recovery current Irr flows. At this time, the P-type impurity diffusion region 9
Although there is an area for several hundred FET cells, the connection to the source wiring 8a is established only at the chip edge because of the presence of the gate connection pad 10. For this reason, the carriers injected from the P-type impurity diffusion region 9 are led out to the source connection pad 8 through the FET cell adjacent to the P-type impurity diffusion region 9 at the time of recovery (indicated by a dashed line in FIG. 3). ). Here, the FET cell has a parasitic bipolar transistor composed of an N − type low concentration silicon epitaxial layer (corresponding to a collector) 2, a P type base region (corresponding to a base) 4 and an N + type source region (corresponding to an emitter) 5. Tr is formed. The base of the transistor Tr is connected to the source connection pad 8 through a base resistor R B.
Thus, N - -type low concentration carriers injected into the silicon epitaxial layer 2 is, when the escapes to the source connection pad 8 through the FET cell during recovery, the presence of a base resistor R B to the emitter of the transistor Tr, The base potential increases. This causes the transistor Tr to be in a forward-biased state, which is turned on, causing current concentration to occur immediately below the N + -type source region 5 and leading to destruction.
（発明が解決しようとする課題） このように、従来は、Ｄ−MOSFETに構造的に存在する
寄生トランジスタに起因し、これを例えばモータ制御用
インバータ回路に用いた場合、使用条件によってはＤ−
MOSFETを破壊してしまうという欠点があった。(Problems to be Solved by the Invention) As described above, conventionally, a parasitic transistor which is structurally present in the D-MOSFET is used.
There was a disadvantage of destroying the MOSFET.
そこで、本発明は、いかなる使用条件によっても、構
造的に存在する寄生トランジスタに起因するＤ−MOSFET
の破壊を招くことがない、破壊耐量の大きなMOS型電界
効果トランジスタを提供することを目的とする。Therefore, the present invention provides a D-MOSFET which is caused by a structurally existing parasitic transistor under any usage conditions.
It is an object of the present invention to provide a MOS field-effect transistor having a high breakdown strength, which does not cause destruction.
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明のMOS型電界効果
トランジスタは、複数の単位セルのゲート電極に接続さ
れるゲート配線及びゲート接続用パッドと、前記ゲート
接続用パッド下の基板中に形成される不純物拡散領域
と、前記複数の単位セルのソース領域に接続されたソー
ス接続用パッドと、前記ソース接続用パッドに接続さ
れ、前記ゲート接続用パッドからゲート配線を引き出す
引出部を除く、前記ゲート接続用パッドの周囲に配置さ
れ、前記不純物拡散領域の周囲でこれに接続されるソー
ス配線とを有する。[Constitution of the Invention] (Means for Solving the Problems) In order to achieve the above object, a MOS field effect transistor according to the present invention comprises a gate wiring and a gate connection pad connected to the gate electrodes of a plurality of unit cells. An impurity diffusion region formed in the substrate below the gate connection pad, a source connection pad connected to the source regions of the plurality of unit cells, and a gate connection connected to the source connection pad. And a source line connected to the periphery of the impurity diffusion region and arranged around the gate connection pad except for a lead-out portion for drawing out the gate line from the connection pad.
（作用） このような構成によれば、ゲート接続用パッド下の基
板中に形成される不純物拡散領域の周囲には、複数の単
位セルのソース領域に接続されるソース配線が接続され
ている。このため、フォワードバイアス時に、不純物拡
散領域と基板とで形成される寄生ダイオードにより、前
記基板へ注入されるキャリアは、リカバリー時には、前
記不純物拡散領域を介してソース配線へ抜けることがで
きる。即ち、前記キャリアが、前記不純物拡散領域に隣
接する単位セルへ注入されるので防止することができ
る。(Operation) According to such a configuration, the source wiring connected to the source regions of the plurality of unit cells is connected around the impurity diffusion region formed in the substrate below the gate connection pad. Therefore, at the time of forward bias, carriers injected into the substrate can escape to the source wiring via the impurity diffusion region due to the parasitic diode formed by the impurity diffusion region and the substrate at the time of recovery. That is, the carriers can be prevented from being injected into the unit cell adjacent to the impurity diffusion region.
（実施例） 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。なお、この説明において、全図にわた
り共通部分には共通の参照符号を用いることで重複説明
を避けることにする。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings. In this description, common reference numerals will be used for common parts throughout the drawings to avoid redundant description.
第１図は本発明の一実施例に係わるＤ−MOSFETのチッ
プ全体を示す平面図である。また、第２図は前記第１図
のＢ−Ｂ′線に沿う断面図、第３図は前記第１図のＣ−
Ｃ′線に沿う断面図である。さらに、第４図は前記第１
図のゲート接続用パッド21付近を詳細に示すものであ
る。ここで、11はN+型高濃度シリコン基板、12はN-型低
濃度シリコンエピタキシャル層、13はドレイン電極、14
はＰ型ベース領域、15はN+型ソース領域、16はゲート絶
縁膜、17はゲート電極、18は層間絶縁膜、19はソース接
続用パッド、19aはソース配線、20はＰ型不純物拡散領
域、21はゲート接続用パッド、21aはゲート配線であ
る。FIG. 1 is a plan view showing an entire D-MOSFET chip according to an embodiment of the present invention. FIG. 2 is a sectional view taken along the line BB 'of FIG. 1, and FIG. 3 is a sectional view taken along line C-B of FIG.
It is sectional drawing which follows the C 'line. Further, FIG.
The vicinity of the gate connection pad 21 in the figure is shown in detail. Here, 11 is an N + type high concentration silicon substrate, 12 is an N − type low concentration silicon epitaxial layer, 13 is a drain electrode, 14
Is a P-type base region, 15 is an N + type source region, 16 is a gate insulating film, 17 is a gate electrode, 18 is an interlayer insulating film, 19 is a source connection pad, 19a is a source wiring, and 20 is a P-type impurity diffusion region. , 21 are gate connection pads, and 21a is a gate wiring.
N+型高濃度シリコン基板11上には、N-型低濃度シリコ
ンエピタキシャル層12が形成されており、N+型高濃度シ
リコン基板11及びN-型低濃度シリコンエピタキシャル層
12によって、Ｄ−MOSFETのドレイン領域が形成されてい
る。また、N-型低濃度シリコンエピタキシャル層12内に
はＰ型ベース領域14が形成され、又Ｐ型ベース領域14内
にはN+型ソース領域15が形成されている。さらに、N-型
低濃度シリコンエピタキシャル層12及びＰ型ベース領域
14上には、N+型ソース領域15の一部表面上まで延在する
ゲート絶縁膜16と、これを介してゲート電極17が形成さ
れている。ゲート電極17上には、層間絶縁膜18が形成さ
れている。また、FETセルの全てのＰ型ベース領域14及
びN+型ソース領域15は、層間絶縁膜18の所定の位置に形
成されたコンタクトホールを介してソース接続用パッド
19に接続されている。このソース接続用パッド19は、ソ
ース配線19aに接続されている。また、ゲート電極17
は、層間絶縁膜18の一部に形成されたコンタクトホール
を介してゲート配線21a及びゲート接続用パッド21に接
続されている。さらに、ゲート接続用パッド21直下及び
チップ縁部のN-型低濃度シリコンエピタキシャル層12内
には、Ｐ型不純物拡散領域20が形成されている。チップ
縁部のＰ型不純物拡散領域20上、及びゲート接続用パッ
ド21からのゲート配線21aの引出部22を除き、ゲート接
続用パッド21を取り囲むようにソース配線19aが配線さ
れている。なお、ソース配線19aは、チップ縁部でＰ型
不純物拡散領域20にコンタクトされると共に、ゲート接
続用パッド21直下のＰ型不純物拡散領域20の周囲でこれ
にコンタクトされている（第４図において、コンタクト
部を一点破線で示す。）。N + -type highly-on concentration silicon substrate 11, N - type low concentration silicon and epitaxial layer 12 is formed, N + -type highly-doped silicon substrate 11 and the N - type low concentration silicon epitaxial layer
12, the drain region of the D-MOSFET is formed. A P-type base region 14 is formed in the N − -type low-concentration silicon epitaxial layer 12, and an N + -type source region 15 is formed in the P-type base region 14. Further, the N - type low concentration silicon epitaxial layer 12 and the P type base region
On 14, a gate insulating film 16 extending to a part of the surface of the N + type source region 15 and a gate electrode 17 are formed via the gate insulating film 16. On the gate electrode 17, an interlayer insulating film 18 is formed. All the P-type base regions 14 and the N + -type source regions 15 of the FET cell are connected to source connection pads via contact holes formed at predetermined positions in the interlayer insulating film 18.
Connected to 19. The source connection pad 19 is connected to the source wiring 19a. Also, the gate electrode 17
Is connected to the gate wiring 21a and the gate connection pad 21 via a contact hole formed in a part of the interlayer insulating film 18. Further, a P-type impurity diffusion region 20 is formed immediately below the gate connection pad 21 and in the N − -type low-concentration silicon epitaxial layer 12 at the edge of the chip. Except for the P-type impurity diffusion region 20 at the edge of the chip and the lead-out portion 22 of the gate wiring 21a from the gate connection pad 21, the source wiring 19a is wired so as to surround the gate connection pad 21. The source wiring 19a is in contact with the P-type impurity diffusion region 20 at the edge of the chip, and is also in contact with the P-type impurity diffusion region 20 immediately below the gate connection pad 21 (see FIG. 4). , And the contact portion is indicated by a dashed line).
このような構成のＤ−MOSFETでは、Ｐ型不純物拡散領
域20とN-型低濃度シリコンエピタキシャル層12とで形成
されるダイオードDRにおいて、フォワードバイアス時に
は、Ｐ型不純物拡散領域20からN-型低濃度シリコンエピ
タキシャル層12へキャリアが注入される（第３図中破線
で示す。）。また、リバースバイアス時には、N-型低濃
度シリコンエピタキシャル層12に注入されたキャリア
が、Ｐ型不純物拡散領域20を介してソース配線19aへ抜
けていく（第３図中一点破線で示す。）。即ち、リカバ
リー時、Ｐ型不純物拡散領域20に隣接したFETセルへの
キャリアの注入を防止できる。このため、N+型ソース領
域15直下に電流集中が生じることもなく、破壊耐量の大
きなＤ−MOSFETが得られる。In D-MOSFET having such a structure, P-type impurity diffusion region 20 and the N - -type at low concentrations silicon epitaxial layer 12 and the diode D R formed of, at the time of the forward bias, the P-type impurity diffusion regions 20 N - type Carriers are injected into the low-concentration silicon epitaxial layer 12 (shown by broken lines in FIG. 3). At the time of reverse bias, carriers injected into the N − -type low-concentration silicon epitaxial layer 12 pass through the P-type impurity diffusion region 20 to the source wiring 19a (indicated by a dashed line in FIG. 3). That is, at the time of recovery, injection of carriers into the FET cell adjacent to the P-type impurity diffusion region 20 can be prevented. For this reason, a current concentration does not occur immediately below the N + type source region 15, and a D-MOSFET having a large breakdown strength can be obtained.
なお、本発明では、ゲート接続用パッド21の位置は重
要ではない。即ち、ゲート接続用パッド21の設けられる
位置にとらわれず本発明を適用できる。In the present invention, the position of the gate connection pad 21 is not important. That is, the present invention can be applied regardless of the position where the gate connection pad 21 is provided.
また、上記実施例では、Ｎチャネル型のＤ−MOSFETに
ついて述べてきたが、Ｐチャネル型のＤ−MOSFETについ
ても本発明が適用できることは言うまでもない。Further, in the above embodiment, the N-channel D-MOSFET has been described, but it is needless to say that the present invention can be applied to a P-channel D-MOSFET.
［発明の効果］ 以上、説明したように、本発明のMOS型電界効果トラ
ンジスタによれば、次のような効果を奏する。[Effects of the Invention] As described above, according to the MOS type field effect transistor of the present invention, the following effects can be obtained.
ゲート接続用パッドの直下には、基板と逆導電型の不
純物拡散領域が形成されている。また、ソース配線は、
ゲート接続用パッドからのゲート配線の引出部を除き、
ゲート接続用パッドを取り囲むように配線されている。
さらに、ソース配線は、前記不純物拡散領域の周囲でこ
れにコンタクトされている。このため、フォワードバイ
アス時に基板へ注入されたキャリアは、リカバリー時に
前記不純物拡散領域を介してソース配線へ抜けていくこ
とができ、前記不純物拡散領域に隣接するFETセルへの
キャリアの注入を防止できる。従って、前記FETセルの
ソース領域直下に電流集中が生じることもなく、破壊耐
量の大きなＤ−MOSFETを提供することができる。Immediately below the gate connection pad, an impurity diffusion region of a conductivity type opposite to that of the substrate is formed. The source wiring is
Except for the part where the gate wiring is drawn out from the gate connection pad,
It is wired so as to surround the gate connection pad.
Further, the source wiring is in contact with the periphery of the impurity diffusion region. For this reason, carriers injected into the substrate at the time of forward bias can escape to the source wiring via the impurity diffusion region at the time of recovery, and injection of carriers into the FET cell adjacent to the impurity diffusion region can be prevented. . Therefore, it is possible to provide a D-MOSFET having a high breakdown strength without causing current concentration immediately below the source region of the FET cell.
【図面の簡単な説明】 第１図は本発明の一実施例に係わるＤ−MOSFETのチップ
全体を示す平面図、第２図は前記第１図のＢ−Ｂ′線に
沿う断面図、第３図は前記第１図のＣ−Ｃ′線に沿う断
面図、第４図は前記第１図のゲート接続用パッド21付近
を詳細に示す平面図、第５図は従来のＤ−MOSFETのチッ
プ全体を示す平面図、第６図は前記第５図のＡ−Ａ′線
に沿う断面図、第７図は寄生ダイオードを内蔵したＤ−
MOSFETの等価回路を示す回路図、第８図はＤ−MOSFETを
例えばモータ制御用インバータ回路に用いた場合の等価
回路を示す回路図、第９図はゲート接続用パッドに隣接
するFETセル近傍を示す断面図である。 11……N+型高濃度シリコン基板、12……N-型低濃度シリ
コンエピタキシャル層、13……ドレイン電極、14……Ｐ
型ベース領域、15……N+型ソース領域、16……ゲート絶
縁膜、17……ゲート電極、18……層間絶縁膜、19……ソ
ース接続用パッド、19a……ソース配線、20……Ｐ型不
純物拡散領域、21……ゲート接続用パッド、21a……ゲ
ート配線。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a plan view showing an entire chip of a D-MOSFET according to an embodiment of the present invention, FIG. 2 is a sectional view taken along the line BB 'of FIG. 3 is a sectional view taken along the line CC 'of FIG. 1, FIG. 4 is a plan view showing the vicinity of the gate connection pad 21 of FIG. 1 in detail, and FIG. 5 is a conventional D-MOSFET. FIG. 6 is a plan view showing the entire chip, FIG. 6 is a sectional view taken along the line AA 'in FIG. 5, and FIG.
FIG. 8 is a circuit diagram showing an equivalent circuit when a D-MOSFET is used in, for example, an inverter circuit for motor control, and FIG. 9 is a circuit diagram showing the vicinity of an FET cell adjacent to a gate connection pad. FIG. 11 ...... N + -type highly-doped silicon substrate, 12 ...... N - -type low concentration silicon epitaxial layer, 13 ...... drain electrode, 14 ...... P
Type base region, 15 N + type source region, 16 Gate insulating film, 17 Gate electrode, 18 Interlayer insulating film, 19 Source connection pad, 19a Source wiring, 20 P-type impurity diffusion region, 21: gate connection pad, 21a: gate wiring.
Claims (1)
ランジスタであって、前記複数の単位セルのゲート電極
に接続されるゲート配線及びゲート接続用パッドと、前
記ゲート接続用パッド下の基板中に形成される不純物拡
散領域と、前記複数の単位セルのソース領域に接続され
たソース接続用パッドと、前記ソース接続用パッドに接
続され、前記ゲート接続用パッドからゲート配線を引き
出す引出部を除く、前記ゲート接続用パッドの周囲に配
置され、前記不純物拡散領域の周囲でこれに接続される
ソース配線とを具備することを特徴とするMOS型電界効
果トランジスタ。1. A MOS field-effect transistor having a plurality of unit cells, comprising: a gate wiring and a gate connection pad connected to a gate electrode of the plurality of unit cells; and a substrate under the gate connection pad. Excluding an impurity diffusion region formed on the substrate, a source connection pad connected to the source regions of the plurality of unit cells, and a lead portion connected to the source connection pad and leading a gate wiring from the gate connection pad. And a source line connected around the pad for gate connection and connected to the periphery of the impurity diffusion region.
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