JP2932540B2 - Semiconductor memory device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置特にDRAM（ダイナミック・
ランダム・アクセス・メモリ）に係わる。The present invention relates to a semiconductor memory device, especially a DRAM (Dynamic Memory).
(Random access memory).
本発明は、半導体メモリ装置に係わり、第１及び第２
のソースドレイン領域とゲート部を有するスイッチング
トランジスタと容量とから成るメモリセルを有する半導
体メモリ装置において、このスイッチングトランジスタ
が形成された半導体基板上に絶縁層が形成され、この絶
縁層の上記スイッチングトランジスタのほぼ第１のソー
スないしはドレイン領域上に対応する部分に凹部が設け
られ、この凹部内には第１の電極層と誘電体層と第２の
電極層とが積層された容量が構成され、これら容量が構
成された絶縁層上に層間絶縁層を介してビット線を構成
する導電層が設けられ、上記第１のソース／ドレイン領
域上の上記絶縁層に導電材が埋込まれた第１のコンタク
ト窓が設けられて、上記容量の第１の電極と第１のソー
ス／ドレイン領域の電気的コンタクトがなされ、前記第
２のソース／ドレイン領域上の上記絶縁層と上記層間絶
縁層に差し渡って導電材が埋込まれた第２のコンタクト
窓が設けられて、前記ビット線と第２のソース／ドレイ
ン領域の電気的コンタクトがなされ、一つの容量を構成
する上記隣り合う凹部間に形成された第１の壁部に比
し、各凹部を構成する第１の壁部とは反対側の第２の壁
部は高く形成されて成り、第１および第２の電極層が第
２の壁部より内側に位置して配置されたことにより、メ
モリ素子の微細化をはかり、かつ充分大きな容量を安定
な構造をもって形成することができ、信頼性及び生産性
の向上をはかる。The present invention relates to a semiconductor memory device and includes first and second semiconductor memory devices.
In a semiconductor memory device having a memory cell including a switching transistor having a source / drain region and a gate portion and a capacitor, an insulating layer is formed on a semiconductor substrate on which the switching transistor is formed, and the insulating layer is formed of the switching transistor. A concave portion is provided in a portion substantially corresponding to the first source or drain region, and a capacitor in which a first electrode layer, a dielectric layer, and a second electrode layer are stacked is formed in the concave portion. A conductive layer forming a bit line is provided on an insulating layer having a capacitor via an interlayer insulating layer, and a conductive material is embedded in the insulating layer on the first source / drain region. A contact window is provided to make electrical contact between the first electrode of the capacitor and the first source / drain region, and the second source / drain A second contact window in which a conductive material is buried across the insulating layer on the contact region and the interlayer insulating layer is provided to make electrical contact between the bit line and a second source / drain region. The second wall portion on the opposite side to the first wall portion forming each concave portion is formed to be higher than the first wall portion formed between the adjacent concave portions forming one capacitor. Since the first and second electrode layers are disposed inside the second wall, the memory element can be miniaturized and a sufficiently large capacitance can be formed with a stable structure. Improve reliability and productivity.
半導体メモリ装置のDRAMは、スイッチング・トランジ
スタを構成するMOS（絶縁ゲート型電界効果トランジス
タ）と容量とより成るメモリセルが配列されて成る。A DRAM of a semiconductor memory device is configured by arranging memory cells each including a MOS (insulated gate field effect transistor) constituting a switching transistor and a capacitor.
近年、半導体メモリ装置の大メモリ容量化がはから
れ、それに伴ってメモリセル面積の縮小化が益々要求さ
れている。例えば16MビットDRAMや64MビットDRAMを実現
するためには、１メモリセルの面積を４μm2以下とする
必要があり、この様な極めて小さい面積内で各メモリセ
ルを構成する容量として充分大きな電気容量を確保する
ための様々な製造方法及び構造の提案がなされている。In recent years, the memory capacity of semiconductor memory devices has been increased, and accordingly, a reduction in the memory cell area has been increasingly required. For example, in order to realize a 16-Mbit DRAM or a 64-Mbit DRAM, the area of one memory cell needs to be 4 μm 2 or less, and a sufficiently large electric capacity is required to constitute each memory cell in such an extremely small area. Various manufacturing methods and structures have been proposed to ensure the above.
例えばインターナショナル・エレクトロン・デバイス
・ミーティング，テクニカル・ダイジェスト（Internat
ional Electorn Device Meeting,Technical Digest）P
592（1988）に報告されている方法ではストレージ・エ
レクトロードを複数枚の積層したフィン（ひれ）構造と
してその実質的面積を大とし、これにより大容量化をは
かっている。しかしながらこの場合、これらフィンを形
成した直後の工程では、積層したフィンの間が空洞とな
るため、機械的強度に劣り、流水後の乾燥処理として例
えばスピンドライヤーにより微小水滴を除去する際にフ
ィンの一部が破壊され、不良品発生の一因となるという
問題がある。For example, International Electron Device Meeting, Technical Digest (Internat
ional Electorn Device Meeting, Technical Digest) P
According to the method reported in 592 (1988), a storage electrode is formed as a fin (fin) structure in which a plurality of storage electrodes are stacked to increase the substantial area, thereby achieving a large capacity. However, in this case, in the step immediately after the formation of these fins, the space between the stacked fins becomes a cavity, so that the mechanical strength is inferior. There is a problem that a part is destroyed and causes a defective product.
一方、このような複雑な構造及び製造方法に対して、
比較的簡単な工程で大容量のキャパシタを得る方法が例
えばシンポジウム・オン・VLSI・テクノロジー，テクニ
カル・ダイジェスト（Symposium on VLSI（Very Large
Scale Integrated Circuit:超LSI）Tehnology,Technica
l Digest）P 69（1989）に報告されている。この方法
は、ストレージ・ノードを円筒形とするものであるがこ
の場合も前述したフィン部を形成する方法と同様に、円
筒形のストレージ・ノードを形成した直後の工程におい
て、その円筒形のストレージ・ノードの高さに比して厚
みが小であるため機械的強度に劣る。On the other hand, for such a complicated structure and manufacturing method,
Methods of obtaining large-capacity capacitors by relatively simple processes include, for example, Symposium on VLSI technology and Symposium on VLSI (Very Large).
Scale Integrated Circuit: Super LSI) Tehnology, Technica
l Digest) P 69 (1989). In this method, the storage node is made cylindrical. In this case, similarly to the above-described method of forming the fin portion, in the process immediately after forming the cylindrical storage node, the cylindrical storage node is formed. -Since the thickness is smaller than the height of the node, the mechanical strength is inferior.
本発明は上述したような半導体メモリ装置においてメ
モリ素子の微細化をはかり、かつ充分大きな容量を安定
な構造をもって形成することができ、信頼性及び生産性
の向上をはかる。According to the present invention, in the semiconductor memory device as described above, a memory element can be miniaturized and a sufficiently large capacity can be formed with a stable structure, thereby improving reliability and productivity.
本発明は、例えばその略線的拡大断面図を第１図Ｇに
示すように、第１及び第２のソース／ドレイン領域（5
a）及び（5b）とゲート電極（４）を有するスイッチン
グトランジスタ（６）と容量（15）から成るメモリセル
を有する半導体メモリ装置において、スイッチングトラ
ンジスタ（６）が形成された半導体基板（１）の、隣り
合うスイッチングトランジスタ間に、素子分離層（２）
が形成され、半導体基体（１）上に絶縁層（７）が形成
され絶縁層（７）のスイッチングトランジスタ（６）の
ほぼ第１のソース／ドレイン領域（5a）上に対応する部
分に凹部（10）が設けられ、凹部（10）内には第１の電
極層（11）と誘電体層（13）と第２の電極層（14）とが
積層された容量（15）が構成され、これら容量（15）が
構成された絶縁層（７）上に層間絶縁層（16）を介して
ビット線を構成する導電層（17）が設けられ、第１のソ
ース／ドレイン領域（5a）上の絶縁層（７）に導電材
（９）が埋込まれた第１のコンタクト窓（8a）が設けら
れて、容量（15）の第１の電極層（11）と第１のソース
／ドレイン領域（5a）の電気的コンタクトがなされ、第
２のソース／ドレイン領域（5b）上の絶縁層（７）と層
間絶縁層（16）に差し渡って導電材（９）が埋込まれた
第２のコンタクト窓（8b）が設けられて、ビット線（1
8）と第２のソース／ドレイン領域（5b）の電気的コン
タクトがなされ、一つの容量（15）を構成する隣り合う
凹部（10）間に形成された第１の壁部（37）に比し、各
凹部を構成する第１の壁部（37）とは反対側の第２の壁
部（370）は高く形成されて成り、第１および第２の電
極層（11）および（14）が第２の壁部（370）より内側
に位置して配置される。In the present invention, for example, as shown in a schematic enlarged sectional view of FIG. 1G, first and second source / drain regions (5
a) and (5b), in a semiconductor memory device having a memory cell including a switching transistor (6) having a gate electrode (4) and a capacitor (15), a semiconductor substrate (1) on which the switching transistor (6) is formed. An element isolation layer (2) between adjacent switching transistors
And an insulating layer (7) is formed on the semiconductor substrate (1), and a concave portion () is formed in a portion of the insulating layer (7) substantially corresponding to the first source / drain region (5a) of the switching transistor (6). 10) is provided, and a capacitor (15) in which a first electrode layer (11), a dielectric layer (13), and a second electrode layer (14) are laminated is formed in the recess (10); A conductive layer (17) forming a bit line is provided on the insulating layer (7) on which these capacitors (15) are formed via an interlayer insulating layer (16), and is formed on the first source / drain region (5a). A first contact window (8a) in which a conductive material (9) is buried in an insulating layer (7) is provided, and a first electrode layer (11) of a capacitor (15) and a first source / drain are formed. An electrical contact is made in the region (5a), and the electrical contact is made across the insulating layer (7) and the interlayer insulating layer (16) on the second source / drain region (5b). A second contact window (8b) in which a material (9) is embedded is provided, and a bit line (1
8) and the second source / drain region (5b) are in electrical contact with each other, compared to the first wall (37) formed between adjacent recesses (10) constituting one capacitor (15). The second wall (370) opposite to the first wall (37) constituting each recess is formed to be higher, and the first and second electrode layers (11) and (14) are formed. Are located inside the second wall (370).
上述したように本発明による半導体メモリ装置は、第
１図Ｇに示すようにその容量（15）が第１のソース／ド
レイン領域（5a）の上方に配置されるようにしたので、
メモリセル面積の縮小化をはかることができる。またそ
の容量（15）の配置部を凹部（10）の存在によって凹凸
面としたので大容量化をはかることができる。さらに、
この容量（15）を構成する電極層（11）すなわちストレ
ージ・ノードは、絶縁層（７）及び層間絶縁層（16）中
に埋込まれるので安定な構造を有し、製造過程において
充分な機械的強度を保つことができる。As described above, in the semiconductor memory device according to the present invention, the capacitance (15) is arranged above the first source / drain region (5a) as shown in FIG. 1G.
The memory cell area can be reduced. In addition, the arrangement of the capacitor (15) is made uneven by the presence of the concave portion (10), so that the capacity can be increased. further,
The electrode layer (11) constituting the capacitor (15), that is, the storage node has a stable structure because it is buried in the insulating layer (7) and the interlayer insulating layer (16). Target strength can be maintained.
本発明による半導体メモリ装置の一実施例を、その理
解を容易にするために製造方法の一例を、第１図の製造
工程図を参照して説明する。An embodiment of a semiconductor memory device according to the present invention will be described with reference to a manufacturing process diagram of FIG.
この例においては、第１導電型例えばｐ型のシリコン
単結晶半導体基体（１）に、第２導電型例えばｎ型のソ
ース／ドレイン領域（5a）及び（5b）を有するMOSが形
成され、対のメモリセルを構成するMOSの一方のソース
／ドレイン領域を共通に形成した場合を示す。（２）は
例えば熱酸化によって形成したSiO2より成る、各メモリ
セル間を分離する絶縁分離層すなわち素子分離層いわゆ
るLOCOS（Local Oxidation of Silicon）、（３）は同
様に例えば熱酸化によって形成した薄膜SiO2より成るゲ
ート絶縁層、（４）は例えば多結晶シリコン層を所要の
パターンにパターニングして形成したゲート電極で、こ
のゲート電極（４）をマスクとしてｎ型不純物例えばひ
素（As）をイオン注入して第１及び第２のソース／ドレ
イン領域（5a）及び（5b）を形成する。In this example, a MOS having a second conductivity type, for example, n-type source / drain regions (5a) and (5b) is formed on a first conductivity type, for example, a p-type silicon single crystal semiconductor substrate (1). The case where one of the source / drain regions of the MOS constituting the memory cell of FIG. (2) is an insulating isolation layer made of, for example, SiO 2 formed by thermal oxidation and separates each memory cell, that is, an element isolation layer, so-called LOCOS (Local Oxidation of Silicon). (3) is similarly formed by thermal oxidation, for example. A gate insulating layer made of a thin film SiO 2 , (4) is a gate electrode formed by patterning a polycrystalline silicon layer into a required pattern, for example, and n-type impurities such as arsenic (As) are formed using the gate electrode (4) as a mask. Ion implantation is performed to form first and second source / drain regions (5a) and (5b).
第１図Ｂに示すように、全面的に厚い絶縁層（７）を
例えばSiO2をCVD（化学的気相成長）法等により被着形
成したのち、フォトリソグラフィの適用により、それぞ
れ第１及び第２のソース／ドレイン領域（5a）及び（5
b）に達する第１及び第２のコンタクト窓（8a）及び（8
b）を形成する。その後このコンタクト窓（8a）及び（8
b）を埋込むように導電材（９）を被着形成する。この
導電材（９）の形成は、例えば多結晶シリコンをCVD法
等により第１及び第２のコンタクト窓（8a）及び（8b）
内を含んで全面的に被着形成した後、半導体基板（１）
の主面に対して垂直な方向に作用するRIE（反応性イオ
ンエッチング）等の異方性エッチング（以下単に異方性
エッチングという）を絶縁層（７）の表面が露出するま
で行い、その後第１及び第２のソース／ドレイン領域と
同導電型の例えばりん（Ｐ）等のｎ型不純物注入を行
い、低比抵抗化して形成する。As shown in FIG. 1B, a thick insulating layer (7) is formed on the entire surface by depositing, for example, SiO 2 by a CVD (chemical vapor deposition) method or the like, and then, by applying photolithography, the first and the second layers are respectively formed. Second source / drain regions (5a) and (5
b) first and second contact windows (8a) and (8)
Form b). The contact windows (8a) and (8
A conductive material (9) is deposited so as to embed b). The conductive material (9) is formed by, for example, first and second contact windows (8a) and (8b) made of polycrystalline silicon by a CVD method or the like.
After forming the entire surface including the inside, the semiconductor substrate (1)
Anisotropic etching (hereinafter simply referred to as anisotropic etching) such as RIE (reactive ion etching) acting in a direction perpendicular to the main surface of the insulating layer (7) is performed until the surface of the insulating layer (7) is exposed. An n-type impurity such as phosphorus (P) of the same conductivity type as that of the first and second source / drain regions is implanted to reduce the specific resistance.
次に所要のパターンのエッチングレジストを例えばフ
ォトリソグラフィの適用により被着形成した後、絶縁層
（７）すなわちSiO2層と、導電材（９）すなわち多結晶
シリコン層とに同時に作用するような異方性エッチング
を行い、第１のコンタクト窓（8a）に対してそれぞれこ
れら窓（8a）上に所要の深さをもった凹部（10）を形成
する。さらに隣り合う凹部（10）間の素子分離層（２）
上の、第１の壁部（37）の上面のみ異方性エッチングを
行い、第１図Ｃに示すように、第１の壁部（37）の上面
（7b）を絶縁層（７）の上面（7a）より後退させる。一
方、これにより、第１の壁部（37）に比し、上記各凹部
（10）を構成する第１の壁部（37）とは反対側の第２の
壁部（370）は高く形成される。Next, after an etching resist having a required pattern is formed by, for example, applying photolithography, a different resist which simultaneously acts on the insulating layer (7), ie, the SiO 2 layer, and the conductive material (9), ie, the polycrystalline silicon layer, is formed. Anisotropic etching is performed to form a recess (10) having a required depth on each of the first contact windows (8a) on these windows (8a). Device isolation layer (2) between adjacent recesses (10)
Anisotropic etching is performed only on the upper surface of the first wall portion (37), and as shown in FIG. 1C, the upper surface (7b) of the first wall portion (37) is covered with the insulating layer (7). Retract from the upper surface (7a). On the other hand, as a result, the second wall portion (370) on the opposite side to the first wall portion (37) constituting each recess (10) is formed higher than the first wall portion (37). Is done.
次に第１図Ｄに示すように、この凹部（10）を含んで
全面的に例えば多結晶シリコンをCVD法等により被着形
成した後、第１及び第２のソース／ドレイン領域と同読
電型のりん（Ｐ）等のｎ型不純物注入を行い低比抵抗化
して第１の導電層となる導電層（11a）を形成し、さら
に凹部（10）内の導電層（11a）を覆うようにフォトレ
ジスト等のエッチングレジスト（12）を充填する。次に
絶縁層（７）の上面（7a）及び（7b）が露出するまで導
電層（11a）をRIE等により異方性エッチングを行い、第
１図Ｅに示すように第１のソース／ドレイン領域（5a）
上の第１のコンタクト窓（8a）内の導電材（９）に連結
され、かつ互いに絶縁層（７）の壁部（37）によって分
離され、第２のソース／ドレイン領域（5b）上の第２の
コンタクト窓（8b）内の導電材（９）と分離された第１
の電極層（11）を形成する。Next, as shown in FIG. 1D, for example, polycrystalline silicon is deposited and formed on the entire surface including the concave portion (10) by a CVD method or the like, and is read in the same manner as the first and second source / drain regions. A conductive layer (11a) serving as a first conductive layer is formed by injecting an n-type impurity such as electric phosphorus (P) to reduce the specific resistance, and further covers the conductive layer (11a) in the concave portion (10). Is filled with an etching resist (12) such as a photoresist. Next, the conductive layer (11a) is anisotropically etched by RIE or the like until the upper surfaces (7a) and (7b) of the insulating layer (7) are exposed, and the first source / drain is formed as shown in FIG. 1E. Area (5a)
The upper source / drain region (5b) is connected to the conductive material (9) in the upper first contact window (8a) and separated from each other by walls (37) of the insulating layer (7). The first contact material separated from the conductive material (9) in the second contact window (8b)
The electrode layer (11) is formed.
次に第１図Ｅに示すように第１の電極層（11）の表面
に熱酸化等により例えばSiO2より成る誘電体層（13）を
形成する。Next, as shown in FIG. 1E, a dielectric layer (13) made of, for example, SiO 2 is formed on the surface of the first electrode layer (11) by thermal oxidation or the like.
次にCVD法等により例えば多結晶シリコン層を全面的
に誘電体層（13）を埋込むように被着形成した後、絶縁
層（７）の上面（7a）が露出するまでRIE等の異方性エ
ッチングを行う。その後りん（Ｐ）等の不純物注入を行
い低比抵抗化して第２の電極層（14）を形成し、この電
極層（14）と、これに誘電体層（13）を介して対向する
第１の電極層（13）とにより容量（15）を形成する。Next, for example, a polycrystalline silicon layer is deposited by CVD or the like so as to completely embed the dielectric layer (13), and then a different process such as RIE is performed until the upper surface (7a) of the insulating layer (7) is exposed. Perform isotropic etching. Thereafter, an impurity such as phosphorus (P) is implanted to lower the specific resistance to form a second electrode layer (14). The second electrode layer (14) is opposed to the second electrode layer (14) via a dielectric layer (13). The capacitance (15) is formed with the one electrode layer (13).
次にビット・コンタクトを形成する第２のコンタクト
窓（8b）内の導電材（９）の上面に形成した誘電体層
（13）をライトエッチング等により除去した後、導電材
（９）、絶縁層（７）及び第２の電極層（14）を覆って
全面的に例えばCVD等によりSiO2を被着形成して層線絶
縁層（16）を形成する。その後第１図Ｇに示すようにフ
ォトリソグラフィの適用により第２のコンタクト窓（8
b）の上部にビット線のコンタクト窓を穿設する。この
後ビット線のコンタクト窓（16a）を含んで全面的に例
えばAlより成る導電層（17）をCVD等により被着形成し
フォトリソグラフィによるパターンエッチングを行って
第２図Ａ及びＢにその平面図を示すように、ビット線
（27）を形成する。Next, after removing the dielectric layer (13) formed on the upper surface of the conductive material (9) in the second contact window (8b) for forming the bit contact by light etching or the like, the conductive material (9) and the insulating material are removed. forming a layer (7) and a second electrode layer (14) of SiO 2 was coated formed by totally example, CVD or the like over the layer line insulating layer (16). Thereafter, as shown in FIG. 1G, the second contact window (8
A contact window for the bit line is formed in the upper part of b). Thereafter, a conductive layer (17) made of, for example, Al is formed on the entire surface including the contact window (16a) of the bit line by CVD or the like, and pattern etching is performed by photolithography. As shown, a bit line (27) is formed.
第２図Ａ及びＢは本発明をそれぞれオープンビット線
型及び折返しビット線型半導体メモリ装置に適用した場
合の各要部を示した略線的拡大平面図である。第１図Ｇ
で示した断面図は第２図Ａ及びＢの平面図のQQ′線上の
断面を示す。FIGS. 2A and 2B are enlarged schematic plan views showing essential parts when the present invention is applied to an open bit line type and a folded bit line type semiconductor memory device, respectively. FIG. 1G
The cross-sectional view indicated by indicates a cross-section on the line QQ ′ in the plan views of FIGS. 2A and 2B.
第２図Ａ及びＢにおいて（24）は、ワード線を示しこ
のワード線（24）はほぼ共通の列上に配列された各メモ
リセルのゲート電極（４）自体を延長して共通に形成し
得る。In FIGS. 2A and 2B, (24) indicates a word line, which is formed by extending the gate electrode (4) itself of each memory cell arranged on a substantially common column. obtain.
上述したように本発明による半導体メモリ装置は、第
１図Ｇに示すようにその容量（15）が第１のソース／ド
レイン領域（5a）の上方に配置されるようにしたのでメ
モリセル面積の縮小化をはかることができる。また、そ
の容量（15）の配置部を凹部（10）の存在によって凹凸
面としたので大容量化をはかることができる。さらに、
この容量（15）を構成する電極層（11）すなわちストレ
ージ・ノードは、絶縁層（７）及び層間絶縁層（16）中
に埋込まれるので安定な構造を有し、製造過程において
充分な機械的強度を保つことができる。また、第１図Ｂ
に示すように、容量（15）と第１のソース／ドレイン領
域（5a）との電気的コンタクトをなす第１のコンタクト
窓（8a）と、ビット線（27）となる導電層（17）と第２
のソース／ドレイン領域（5b）との電気的コンタクトを
なす第２のコンタクト窓（8b）とを同時に形成するた
め、マスク合せ回数を低減化し、すなわち合せ裕度を低
減化することができ、不良品の発生を抑制し、信頼性及
び生産性の向上をはかることができる。As described above, in the semiconductor memory device according to the present invention, the capacity (15) is arranged above the first source / drain region (5a) as shown in FIG. It can be scaled down. In addition, since the arrangement of the capacitor (15) is made uneven by the presence of the concave portion (10), the capacity can be increased. further,
The electrode layer (11) constituting the capacitor (15), that is, the storage node has a stable structure because it is buried in the insulating layer (7) and the interlayer insulating layer (16). Target strength can be maintained. FIG. 1B
As shown in FIG. 1, a first contact window (8a) for making electrical contact between the capacitor (15) and the first source / drain region (5a), and a conductive layer (17) for forming a bit line (27). Second
And the second contact window (8b) for making electrical contact with the source / drain region (5b) of the gate electrode are formed at the same time. The generation of non-defective products can be suppressed, and the reliability and productivity can be improved.
第１図Ａ〜Ｇは、本発明による半導体メモリ装置の製造
工程を示す略線的拡大断面図、第２図Ａは本発明による
オープンビット線型半導体メモリ装置の略線的拡大平面
図、第２図Ｂは本発明による折返しビット線型半導体メ
モリ装置の略線的拡大平面図である。 （１）は半導体基体、（２）は絶縁分離層（素子分離
層）、（３）はゲート絶縁層、（４）はゲート電極、
（5a）及び（5b）は第１及び第２のソース／ドレイン領
域、（６）はスイッチングトランジスタ、（７）は絶縁
層、（7a）及び（7b）は上面、（37）は壁部、（8a）及
び（8b）は第１及び第２のコンタクト窓、（９）は導電
材、（10）は凹部、（11a）は導電層、（11）は第１の
電極層、（12）はエッチングレジスト、（13）は誘電体
層、（14）は第２の電極層、（15）は容量、（16）は層
間絶縁層、（16a）はビット線のコンタクト窓、（17）
は導電層、（18）はメモリセル、（24）はワード線、
（27）はビット線である。1A to 1G are schematic enlarged cross-sectional views showing a manufacturing process of a semiconductor memory device according to the present invention. FIG. 2A is a schematic enlarged plan view of an open bit line type semiconductor memory device according to the present invention. FIG. B is a schematic enlarged plan view of a folded bit line type semiconductor memory device according to the present invention. (1) is a semiconductor substrate, (2) is an insulating isolation layer (element isolation layer), (3) is a gate insulating layer, (4) is a gate electrode,
(5a) and (5b) are first and second source / drain regions, (6) is a switching transistor, (7) is an insulating layer, (7a) and (7b) are upper surfaces, (37) is a wall portion, (8a) and (8b) are the first and second contact windows, (9) is a conductive material, (10) is a recess, (11a) is a conductive layer, (11) is a first electrode layer, (12) Is an etching resist, (13) is a dielectric layer, (14) is a second electrode layer, (15) is a capacitor, (16) is an interlayer insulating layer, (16a) is a contact window of a bit line, (17)
Is a conductive layer, (18) is a memory cell, (24) is a word line,
(27) is a bit line.
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242 Continued on the front page (58) Fields surveyed (Int.Cl. 6 , DB name) H01L 27/108 H01L 21/8242
Claims (1)
域とゲート部を有するスイッチングトランジスタと、容
量とから成るメモリセルを有する半導体メモリ装置にお
いて、 上記スイッチングトランジスタが形成された半導体基板
の、隣り合うスイッチングトランジスタ間に、素子分離
層が形成され、 上記半導体基体上に絶縁層が形成され、 該絶縁層の上記隣り合うスイッチングトランジスタの隣
り合う第１のソースないしはドレイン領域上にほぼ対応
する部分に凹部が設けられ、 該凹部内には第１の電極層と誘電体層と第２の電極層と
が積層された容量が構成され、 これら容量が構成された上記絶縁層上に層間絶縁層を介
してビット線を構成する導電層が設けられ、 上記第１のソースないしはドレイン領域上の上記絶縁層
に導電材が埋め込まれた第１のコンタクト窓が設けられ
て、上記容量の第１の電極層と上記第１のソースないし
はドレイン領域の電気的コンタクトがなされ、 上記第２のソースないしはドレイン領域上の上記絶縁層
と上記層間絶縁層に差し渡って導電材が埋め込まれた第
２のコンタクト窓が設けられて、上記ビット線と上記第
２のソースないしはドレイン領域の電気的コンタクトが
なされ、 一つの容量を構成する上記隣り合う凹部間に形成された
第１の壁部に比し、上記各凹部を構成する上記第１の壁
部とは反対側の第２の壁部は高く形成されて成り、 上記第１および第２の電極層が上記第２の壁部より内側
に位置して配置されて成ることを特徴とする半導体メモ
リ装置。1. A semiconductor memory device having a memory cell comprising a switching transistor having first and second source or drain regions and a gate portion, and a capacitor, wherein the semiconductor substrate on which the switching transistor is formed is adjacent. An element isolation layer is formed between the switching transistors, an insulating layer is formed on the semiconductor substrate, and a concave portion is formed in a portion of the insulating layer substantially corresponding to an adjacent first source or drain region of the adjacent switching transistor. A capacitor in which a first electrode layer, a dielectric layer, and a second electrode layer are laminated is formed in the concave portion, and an interlayer insulating layer is formed on the insulating layer on which the capacitor is formed. A conductive layer forming a bit line, and a conductive material is buried in the insulating layer on the first source or drain region. A first contact window is provided to make electrical contact between the first electrode layer of the capacitor and the first source or drain region; and the insulating layer on the second source or drain region. And a second contact window in which a conductive material is embedded is provided across the interlayer insulating layer, and an electrical contact is made between the bit line and the second source or drain region to form one capacitor. The second wall portion on the side opposite to the first wall portion constituting each of the concave portions is formed to be higher than the first wall portion formed between the adjacent concave portions, and And a second electrode layer disposed inside the second wall portion.
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-
1989
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